JP2004056047A - リードフレーム及びこれを用いた半導体装置 - Google Patents
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Abstract
【解決手段】半導体素子14を搭載する素子搭載部12及びその周囲に設けられた複数のリード11を有し、しかも、素子搭載部12に格子片25〜31で仕切られる複数のスリット17〜24を設けると共に、隣り合う格子片25〜31は厚み方向にその位置を変えて配置されているリードフレーム13、及びこのリードフレーム13に半導体素子14を載せてワイヤボンディングを行い、樹脂封止した半導体装置10。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体素子等を搭載するリードフレーム及びこのリードフレームを用いた半導体装置に関する。
【0002】
【従来の技術】
IC、LSI等の半導体装置の実装に用いられるリードフレームは、鉄系あるいは銅系の金属材料からなる板状体を、プレス加工又はエッチング加工によって、所望のパターンに成形することによって製造されている。
ところで、近年半導体装置の大型化に伴い、リードフレームの半導体チップ搭載部であるパッドも大型化し、これによって、半導体装置の樹脂封止領域に対するパッドの占有率も大きくなっている。
【0003】
【発明が解決しようとする課題】
しかしながら、リードフレーム材料と封止樹脂の密着性はそれほど十分ではなく、更には材料間の熱膨張の差もあることから、熱サイクルテスト時や鑞付け作業時の温度上昇に伴い、封止樹脂と素子搭載部との熱膨張の差に起因するパッケージクラックが発生し易く、これが半導体装置の信頼性の低下に繋がっていた。
従来、このようなクラックを防止するために、素子搭載部の裏面に複数の凹部や貫通孔を形成し、これらの凹部や貫通孔に樹脂を流し込むことが行われていたが、十分に効果を発揮することができなかった。
本発明はかかる事情に鑑みてなされたもので、素子搭載部と封止樹脂との密着性を向上し、これによってパッケージクラックを積極的に防止することが可能となったリードフレーム及びこれを用いた半導体装置を提供することを目的とする。
【0004】
【課題を解決するための手段】
前記目的に沿う第1の発明に係るリードフレームは、半導体素子を搭載する素子搭載部及びその周囲に設けられた複数のリードを有するリードフレームにおいて、前記素子搭載部に格子片で仕切られる複数のスリットを設けると共に、隣り合う前記格子片は厚み方向にその位置を変えて配置されている。
第2の発明に係るリードフレームは、第1の発明に係るリードフレームにおいて、前記隣り合う格子片は、交互に表裏からハーフエッチング加工されている。
また、第3の発明に係るリードフレームは、半導体素子を搭載する素子搭載部及びその周囲に設けられた複数のリードを有するリードフレームにおいて、前記素子搭載部の前記半導体素子が直接搭載される領域を除く部分に、格子片で仕切られる複数のスリットを設けている。
【0005】
第4の発明に係る半導体装置は、素子搭載部を中央にその周囲に複数のリードを有し、前記素子搭載部には格子片で仕切られる複数のスリットが設けられていると共に、隣り合う前記格子片は厚み方向にその位置を変えて配置されているリードフレームと、前記素子搭載部に載置されている半導体素子と、前記半導体素子の各電極端子部とその周囲にある前記各リードを連結する導体回路と、前記リードフレームの所定領域、前記半導体素子及び前記導体回路を封止する封止樹脂とを有する。
また、第5の発明に係る半導体装置は、第4の発明に係る半導体装置において、前記隣り合う格子片は、交互に表裏からハーフエッチング加工されて、その位置が厚み方向に異なっている。
第6の発明に係る半導体装置は、素子搭載部を中央にその周囲に複数のリードを有し、前記素子搭載部の半導体素子が直接搭載されている領域を除く部分には、格子片で仕切られる複数のスリットが設けられていると共に、隣り合う前記格子片は厚み方向にその位置を変えて配置されているリードフレームと、前記素子搭載部に載置されている前記半導体素子と、前記半導体素子の各電極端子部とその周囲にある前記各リードを連結する導体回路と、前記リードフレームの所定領域、前記半導体素子及び前記導体回路を封止する封止樹脂とを有する。
【0006】
第1、第2の発明に係るリードフレーム、及び第4、第5の発明に係る半導体装置においては、複数のスリットの間を樹脂が流れ込むと共に、隣り合う格子片の厚み方向の高さ位置が異なっているので、封止樹脂とリードフレームに凹凸が発生し、これによって封止樹脂と素子搭載部との馴染みが良くなる。従って、封止樹脂に囲まれる半導体素子と素子搭載部との接合性が向上し、熱サイクルによるクラックが生じにくくなる。
特に、第2の発明に係るリードフレーム及び第5の発明に係る半導体装置においては、隣り合う格子片は、交互に表裏からハーフエッチング加工されているので、格子片の厚みを更に表裏から減じて凹凸を形成することができ、これによって、最終的には封止樹脂に格子片を固定することができる。
第3の発明に係るリードフレーム及び第6の発明に係る半導体装置においては、半導体素子は素子搭載部に密着させることができるので、半導体素子の冷却性を維持しながら、封止樹脂と素子搭載部の馴染みを向上できる。
【0007】
【発明の実施の形態】
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
ここに、図1は本発明の一実施の形態に係る半導体装置の断面図、図2(A)は同半導体装置に使用する本発明の第1の実施の形態に係るリードフレームの一部省略平面図、(B)は矢視A−A断面図、図3(A)、(B)はそれぞれ本発明の第2の実施の形態に係るリードフレームの平面図、一部省略平面図、図4は本発明の第3の実施の形態に係るリードフレームの一部省略平面図、図5(A)は本発明の第4の実施の形態に係るリードフレームの一部省略平面図、(B)は矢視B−B断面図である。
【0008】
図1、図2(A)、(B)に示すように、本発明の一実施の形態に係る半導体装置10は、周囲四方にそれぞれ複数のリード11が突出したQFP型の半導体装置であって、中央部に素子搭載部12を有するリードフレーム13(第1の実施の形態に係るリードフレーム)と、その上に搭載された半導体素子14と、半導体素子14の各パッド部(電極端子部)34と各リード11をそれぞれ連結する導体回路の一例であるボンディングワイヤ16とを有している。以下、これらについて説明する。
リードフレーム13は鉄系又は銅系の薄板金属材料(厚みが、例えば0.1〜0.3mm)をエッチング加工及び/又はプレス加工によって製造され、中央に素子搭載部12をその周囲に複数のリード11を備えている。リードフレーム13の中央部はリードフレーム13の厚みの0.5〜5倍程度の範囲で、又は搭載する半導体素子14の厚みに合わせて、その周囲より下方にプレス加工によって押し下げられて、窪み部を形成している。素子搭載部12はこの窪み部の中又は窪み部に一致して形成されている。
【0009】
素子搭載部12には、複数のスリット17〜24が形成され、隣り合うスリット17〜24を仕切る格子片25〜31が設けられている。格子片25、27、29、31は裏側が減肉し、格子片26、28、30は表側が減肉して、それぞれ元のリードフレーム基材の約1/2の厚みになっている。このスリット17〜24はエッチング処理(又はプレス加工)によって、格子片25〜31の表裏からの減肉はハーフエッチング加工によって形成されている。なお、32は素子搭載部12の枠を、33は支持リードを示す。図2においてリード11は省略されている。
図1に示すように、このようにスリット加工された素子搭載部12上に半導体素子14が搭載されている。半導体素子14は下側がハーフエッチングされた格子片25、27、29、31の上に接着剤等を介して搭載されている。このようにして隣り合う格子片25〜31の上下方向(厚み方向)の位置が異なり、素子搭載部12上にスリット17〜24及びハーフエッチングによる凹凸を形成している。
【0010】
そして、半導体素子14の各パッド部34と各リード11の内側端子部はボンディングワイヤ16によって連結されている。そして、各リード11の外側部分を露出させるようにして樹脂封止が行われている。この樹脂封止はリードフレーム13上に半導体素子14が搭載されてワイヤボンディングが完了した後に行う。これによって、リードフレーム13の所定領域、ボンディングワイヤ16、半導体素子14を保護している。封止樹脂36は素子搭載部12においては、スリット18〜23内を通って半導体素子14の裏面側一部に直接接合される他、枠32、格子片26、28、30を巻き込むので、結果として半導体素子14とリードフレーム13との接合性が向上することになる。従って、ヒート繰り返しテストを行って半導体素子14及びリードフレーム13に繰り返し熱応力を与えても、クラック等が発生しにくくなる。この実施の形態ではリードフレーム13はエッチング加工とプレス加工(素子搭載部12の押し下げ加工のみ)とを併用したが、全部をプレス加工によって行ってもよい。この場合、各格子片を薄くしてもよいし、厚みを変えないで交互にその板厚方向の位置を変えてもよい。
【0011】
続いて、図3〜図5に示す本発明の第2〜第4の実施の形態に係るリードフレーム37〜39について説明する。これらのリードフレーム37〜39の素子搭載部の上に半導体素子が搭載され、ワイヤボンディングを行った後、樹脂封止されて半導体装置となるが、これらの工程については本発明の一実施の形態に係る半導体装置10と同一であるので、詳しい説明を省略する。
図3(A)に示すリードフレーム37は、中央に素子搭載部40を有し、その周囲にインナーリード41及びアウターリード42(それぞれリードの一例)と、支持リード43とを有する。これらは薄板金属材料にプレス加工又はエッチング加工によって形成されている。図3(B)に示すように、素子搭載部40の中央には半導体素子が直接載置される領域44を有し、この領域44の外側の素子搭載部40に、複数のスリット45〜52が設けられている。隣り合うスリット45〜52の間の格子片53〜56(図にハッチングで示す)は表面側(又は裏面側)からハーフエッチングされている。
【0012】
これによって、素子搭載部40上に半導体素子を搭載すると、半導体素子が直接搭載される領域44は半導体素子に接着剤(例えば、導電性接着剤)を介して当接するので、半導体素子冷却性は従来通り維持される。そして、半導体素子の周囲の素子搭載部40には複数のスリット45〜52が設けられているので、この部分が封止樹脂に拘束され、結局は封止樹脂と素子搭載部40との馴染みが良くなり、全体的な接合強度が向上する。特に、格子片53〜56がハーフエッチングされているので、封止樹脂と素子搭載部40との横方向のずれ移動荷重を高めることができる。図3(A)において57はパイロット孔を示す。
【0013】
図4に示す本発明の第3の実施の形態に係るリードフレーム38においては、素子搭載部58に半導体素子が直接搭載される領域59以外の部分であって、対向する位置のみにスリット60〜63が設けられている。そして、スリット60〜63を仕切る格子片64、65は表面側又は裏面側からハーフエッチングされている。これによって、半導体素子の冷却性を維持しながら素子搭載部58と封止樹脂との接合強度が向上する。このリードフレーム38は、特にDIP型の半導体装置のリードフレームに最適に用いることができる。
【0014】
図5には、本発明の第4の実施の形態に係るリードフレーム39を示すが、素子搭載部66の周辺部、即ち、半導体素子が直接搭載される領域67を除く部分にには、4つのスリット群68〜71が設けられている。各スリット群68〜71は、それぞれ格子片72〜75によって形成されるスリット76〜78を備えている。なお、79は枠を示す。各格子片72〜75は交互に表裏からハーフエッチングされて、隣り合う格子片72〜75の高さ位置が異なるようになっている。これによって、半導体素子は素子搭載部66に密着して搭載され、その周辺の封止樹脂はリードフレーム39、即ち素子搭載部66の周辺部に強固に接合され、半導体素子の熱放散性とリードフレーム39と封止樹脂の馴染み性を向上することができる。
【0015】
本発明は前記実施の形態に限定されるものではなく、前記実施の形態に係る発明を組み合わせて発明を構成する場合にも適用される。
また、本発明はスリットや格子片の数、寸法、形状に限定されるものではなく、半導体素子の大きさ及び形状に合わせて適宜選択できる。
なお、第2〜第4の実施の形態において、格子片のハーフエッチングは必須の用件ではなく、格子片のハーフエッチングをしないで、プレスによる押し潰し加工によって格子片を薄くする場合も本発明は適用される。
【0016】
【発明の効果】
請求項1、2記載のリードフレーム、及び請求項4、5記載の半導体装置においては、素子搭載部に複数のスリットを設けているので、この間に樹脂が流れ込むと共に、隣り合う格子片の厚み方向の高さ位置が異なっているので、封止樹脂とリードフレームに凹凸が発生し、これによって封止樹脂と素子搭載部との接合強度が向上する。
従って、熱サイクルによるクラックが生じにくくなり、不良製品の少ないしかも長寿命を有する製品を提供できる。
請求項3記載のリードフレーム及び第6記載の半導体装置においては、半導体素子は素子搭載部に密着させることができるので、半導体素子から発生する熱は面積の広い素子搭載部に伝わりより効果的に放熱を確保できると共に、半導体素子の周囲の素子搭載部には複数のスリットが設けられているので、封止樹脂とリードフレームとの接合性が向上し、製品となる半導体装置の不良品が少なくなり、更に寿命が伸びる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る半導体装置の断面図である。
【図2】(A)は同半導体装置に使用する本発明の第1の実施の形態に係るリードフレームの一部省略平面図、(B)は矢視A−A断面図である。
【図3】(A)、(B)はそれぞれ本発明の第2の実施の形態に係るリードフレームの平面図、一部省略平面図である。
【図4】本発明の第3の実施の形態に係るリードフレームの一部省略平面図である。
【図5】(A)は本発明の第4の実施の形態に係るリードフレームの一部省略平面図、(B)は矢視B−B断面図である。
【符号の説明】
10:半導体装置、11:リード、12:素子搭載部、13:リードフレーム、14:半導体素子、16:ボンディングワイヤ、17〜24:スリット、25〜31:格子片、32:枠、33:支持リード、34:パッド部、36:封止樹脂、37〜39:リードフレーム、40:素子搭載部、41:インナーリード、42:アウターリード、43:支持リード、44:領域、45〜52:スリット、53〜56:格子片、57:パイロット孔、58:素子搭載部、59:領域、60〜63:スリット、64、65:格子片、66:素子搭載部、67:領域、68〜71:スリット群、72〜75:格子片、76〜78:スリット、79:枠
Claims (6)
- 半導体素子を搭載する素子搭載部及びその周囲に設けられた複数のリードを有するリードフレームにおいて、
前記素子搭載部に格子片で仕切られる複数のスリットを設けると共に、隣り合う前記格子片は厚み方向にその位置を変えて配置されていることを特徴とするリードフレーム。 - 請求項1記載のリードフレームにおいて、前記隣り合う格子片は、交互に表裏からハーフエッチング加工されていることを特徴とするリードフレーム。
- 半導体素子を搭載する素子搭載部及びその周囲に設けられた複数のリードを有するリードフレームにおいて、
前記素子搭載部の前記半導体素子が直接搭載される領域を除く部分に、格子片で仕切られる複数のスリットを設けたことを特徴とするリードフレーム。 - 素子搭載部を中央にその周囲に複数のリードを有し、前記素子搭載部には格子片で仕切られる複数のスリットが設けられていると共に、隣り合う前記格子片は厚み方向にその位置を変えて配置されているリードフレームと、
前記素子搭載部に載置されている半導体素子と、
前記半導体素子の各電極端子部とその周囲にある前記各リードを連結する導体回路と、
前記リードフレームの所定領域、前記半導体素子及び前記導体回路を封止する封止樹脂とを有することを特徴とする半導体装置。 - 請求項4記載の半導体装置において、前記隣り合う格子片は、交互に表裏からハーフエッチング加工されて、その位置が厚み方向に異なることを特徴とする半導体装置。
- 素子搭載部を中央にその周囲に複数のリードを有し、前記素子搭載部の半導体素子が直接搭載されている領域を除く部分には、格子片で仕切られる複数のスリットが設けられていると共に、隣り合う前記格子片は厚み方向にその位置を変えて配置されているリードフレームと、
前記素子搭載部に載置されている前記半導体素子と、
前記半導体素子の各電極端子部とその周囲にある前記各リードを連結する導体回路と、
前記リードフレームの所定領域、前記半導体素子及び前記導体回路を封止する封止樹脂とを有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002215003A JP3998528B2 (ja) | 2002-07-24 | 2002-07-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002215003A JP3998528B2 (ja) | 2002-07-24 | 2002-07-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004056047A true JP2004056047A (ja) | 2004-02-19 |
JP3998528B2 JP3998528B2 (ja) | 2007-10-31 |
Family
ID=31937140
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Application Number | Title | Priority Date | Filing Date |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2021121042A (ja) * | 2020-03-13 | 2021-08-19 | ローム株式会社 | 半導体装置 |
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- 2002-07-24 JP JP2002215003A patent/JP3998528B2/ja not_active Expired - Fee Related
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---|---|
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070807 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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