JP2004040029A

JP2004040029A - 厚膜回路基板およびその製造方法

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Publication number: JP2004040029A
Application number: JP2002198497A
Authority: JP
Inventors: Hiroshi Kasugai; 春日井　浩; Toru Nomura; 野村　徹
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-07-08
Filing date: 2002-07-08
Publication date: 2004-02-05

Abstract

【課題】導体ペーストや抵抗体ペーストの塗布回数を減少させることにより、細線化による小型化かつ低コスト化を可能とする厚膜回路基板を提供する。
【解決手段】本発明の厚膜回路基板は、厚膜抵抗体と、厚膜抵抗体と他の電子部品とを電気的に接続する厚膜導体２とによりセラミック基板１上に所定の配線パターン状の回路が形成されている。そして、セラミック基板１は、厚膜導体２や厚膜抵抗体の配線パターンに沿って形成された凹部４を有する。厚膜導体や厚膜抵抗体は、スクリーン印刷法により導体ペーストや抵抗体ペーストを凹部４の内部およびセラミック基板表面上に塗布する塗布工程と、塗布した導体ペーストや抵抗体ペーストを乾燥する乾燥工程と、乾燥した導体ペーストや抵抗体ペーストを焼成する焼成工程とから形成される。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、ハイブリッドＩＣ等の厚膜回路基板およびその製造方法に関するものである。
【０００２】
【従来の技術】
ハイブリッドＩＣ等に使用されている厚膜回路基板は、アルミナ系のセラミック基板上に、厚膜抵抗体と、厚膜抵抗体と他の部品とを電気的に接続する厚膜導体とにより回路が形成されている。そして、近年における厚膜回路基板の小型化の要請に伴い、配線の細線化のために、厚膜導体として銀白金を主成分とする２元素合金に換わって、導体抵抗が低くかつ安価である銅を主成分とするものが使用されるようになってきた。
【０００３】
ここで、従来の厚膜回路基板を図４および図５に示す。図４は、従来の厚膜回路基板の斜視図であり、図５は厚膜回路基板のＢ−Ｂ断面図である。図４に示すように、従来の厚膜回路基板は、セラミック基板１上に銅を主成分とする厚膜導体２が所定の配線パターン状に形成されている。そして、厚膜抵抗体３および他の電子部品（図示せず）がセラミック基板１上に設けられることで回路を形成している。なお、厚膜導体２および厚膜抵抗体３は、スクリーン印刷法によりセラミック基板１上にパターンニングされている。
【０００４】
ところで、このように形成される厚膜回路に大電流を流せるようにするためには、厚膜導体２や厚膜抵抗体３の断面積を大きくする必要がある。そのため、厚膜導体２や厚膜抵抗体３の線幅ｗを広くせざるを得ず、結果として厚膜回路基板全体が大型化することになる。
【０００５】
そこで、この問題を解決するために、以下の方策が考えられる。第１の方策は、図６に示すように、導体ペーストや抵抗体ペーストの塗布工程を複数回行って厚膜回路基板を形成することである。具体的には、まず、導体ペースト等をスクリーン印刷法によりセラミック基板１上に同一箇所に複数回塗布する。そして、塗布された導体ペースト等を乾燥し、焼成する。このように、複数回の塗布工程を行うことにより、厚膜導体２や厚膜抵抗体３の膜厚ｔを大きくすることができる。すなわち、膜厚ｔを大きくすることにより、必要な断面積を確保しつつ、線幅ｗを狭くする方策である。
【０００６】
第２の方策は、特開平５−２１６３５号公報に記載されているように、セラミック基板を多層構成とすることである。そして、各層のセラミック基板に設けられたスルーホール内に導体ペーストを充填しておき、セラミック基板の表面上に厚膜導体や厚膜抵抗体を配置している。すなわち、多層構成とし、スルーホールを設けることで、厚膜導体の必要な断面積を確保しつつ、セラミック基板表面上の厚膜導体の線幅を狭くする方策である。
【０００７】
【発明が解決しようとする課題】
しかし、第１および第２の方策は、何れも厚膜導体等の塗布を複数回行っている。すなわち、工程数を増加させることになる。さらに、第２の方策の多層構成からなる厚膜回路基板は、単層構成のものに比べ非常に高価なものであると共に、スルーホール内への導体ペーストの塗布は多工程を要する。このように、何れの方策も高コスト化となる。
【０００８】
また、導体ペースト等が塗布される位置やスルーホールの位置を合わせることは困難である。そのため、塗布される位置がずれた分だけ線幅ｗが広くなることになる。
【０００９】
本発明は、このような事情に鑑みて為されたものであり、導体ペーストや抵抗体ペーストの塗布回数を減少させることにより、小型化かつ低コスト化を可能とする厚膜回路基板を提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで、本発明者はこの課題を解決すべく鋭意研究し、試行錯誤を重ねた結果、セラミック基板に凹部を設け、導体ペーストや抵抗体ペーストの塗布工程をそれぞれ１回で行うことを思いつき、本発明を完成するに至った。
【００１１】
すなわち、本発明の厚膜回路基板は、厚膜抵抗体と、厚膜抵抗体と他の電子部品とを電気的に接続する厚膜導体とによりセラミック基板上に所定の配線パターン状の回路が形成されている。そして、セラミック基板は、厚膜導体および／または厚膜抵抗体の配線パターンに沿って形成された凹部を有している。厚膜導体および／または厚膜抵抗体は、塗布工程と、乾燥工程と、焼成工程とから形成される。ここで、塗布工程は、スクリーン印刷法により厚膜導体および／または厚膜抵抗体となり得るペースト（導体ペーストおよび／または抵抗体ペースト）をセラミック基板の凹部の内部およびセラミック基板表面上に塗布する工程である。乾燥工程は、塗布した厚膜導体および／または厚膜抵抗体となり得るペーストを乾燥する工程である。焼成工程は、乾燥した厚膜導体および／または厚膜抵抗体となり得るペーストを焼成する工程である。なお、厚膜とは、膜厚が１〜１００μｍのものをいうが、１０〜２０μｍのものが多い。
【００１２】
つまり、導体ペーストや抵抗体ペーストの塗布工程をそれぞれ１回のみ行うことで、セラミック基板の凹部の内部とセラミック基板表面上に導体ペーストや抵抗体ペーストが塗布される。これにより、セラミック基板表面上に塗布される導体ペーストおよび抵抗体ペーストの量を減少させつつ、厚膜導体および厚膜抵抗体の必要な断面積を確保することができる。その結果、厚膜導体および厚膜抵抗体の細線化が可能となる。さらに、塗布工程数減少によりコストダウンが可能となる。さらに、多層構成とすることなく、単層構成で確実に配線の細線化が可能となる。
【００１３】
また、本発明の厚膜回路基板のセラミック基板は、分割前基板を分割用溝に沿って複数に分割されて形成されている。分割前基板は、セラミック基板より大きく、分割用溝が形成されている。そして、セラミック基板に形成される凹部の深さは、分割前基板の分割用溝の深さの２分の１以下とするとよい。一般に、セラミック基板は、大きな基板（分割前基板）を分割することにより形成される。そして、分割前基板からセラミック基板を分割するために、分割前基板は分割用溝が形成されている。つまり、この分割用溝に沿って分割することにより、所定の大きさのセラミック基板が形成されることになる。そして、上述のように、凹部の深さを分割用溝の深さの２分の１以下とすることで、凹部に沿って分割前基板が分割されることを防止でき、確実に分割用溝に沿って分割することができる。
【００１４】
また、セラミック基板に形成される凹部の深さは、１００μｍ以下とするとよい。例えば、分割前基板の厚さが約８００μｍとすると、分割用溝は約１００μｍとしている。すなわち、凹部の深さを１００μｍ以下にすることで、凹部に沿って分割前基板若しくは分割後のセラミック基板が分割されるのを防止できる。さらに、分割前基板若しくは分割後のセラミック基板の厚さが、８００μｍ以上の場合であっても、凹部の深さを１００μｍ以下とすることで、上述と同様の効果を奏する。すなわち、分割前基板や分割後のセラミック基板の厚さを厚くしたとしても、１００μｍより深い溝が形成されていると、その溝に沿って分割される場合が生ずる。分割されないとしても、クラックが発生して、溝の深さが深くなるおそれが生ずる。つまり、凹部に沿って分割若しくは溝の深さの拡大を防止できる。すなわち、セラミック基板の強度を低下することを防止できる。
【００１５】
また、セラミック基板に形成される凹部に充填する厚膜導体は、銅を主成分としてもよい。さらに、この場合の厚膜導体の焼成温度は、６００〜９００度の温度範囲内とするとよい。これにより、焼成による厚膜導体の収縮を防止することができる。
【００１６】
また、セラミック基板に形成される凹部は、セラミック基板の成形時若しくは分割前基板の成形時に金型により成形してもよい。通常、セラミック基板若しくは分割前基板の成形には、金型を用いている。例えば、分割前基板の外形の形成と、分割前基板に形成される分割用溝とを金型により形成する場合がある。このような場合に、金型形状を変更することのみで凹部を形成することができる。すなわち、凹部形成に新たな設備等が不要である。
【００１７】
また、その凹部は、セラミック基板若しくは分割前基板にレーザーにより成形してもよい。分割前基板に形成される分割用溝は、レーザーにより形成することがある。このような場合には、分割用溝の形成時に、同時に凹部を形成することができる。すなわち、容易に凹部を形成することができる。
【００１８】
また、セラミック基板に形成される凹部の幅は、セラミック基板表面上に形成される厚膜導体および／または厚膜抵抗体の線幅より狭くするとよい。これにより、凹部の内部に導体ペーストや抵抗体ペーストを確実に塗布することができると共に、セラミック基板表面上にも一定の膜厚で一定の線幅の導体ペーストおよび抵抗体ペーストを塗布することができる。仮に、凹部の幅を厚膜導体や厚膜抵抗体の線幅と同等若しくはその線幅より広くすると、セラミック基板表面上の厚膜導体や厚膜抵抗体の形状が一定に保つことができない。このことは、他の電子部品等の厚膜導体への接続が正確に行えなくなるおそれがある。すなわち、この状態を確実に回避することができる。
【００１９】
また、本発明の厚膜回路基板の製造方法は、凹部形成工程と、塗布工程と、乾燥工程と、焼成工程とからなる。ここで、凹部形成工程は、セラミック基板に厚膜導体および／または厚膜抵抗体の配線パターンに沿って凹部を形成する工程である。なお、塗布工程、乾燥工程および焼成工程は、上述のもの同様である。
【００２０】
つまり、導体ペーストや抵抗体ペーストの塗布工程をそれぞれ１回のみ行うことで、セラミック基板の凹部の内部とセラミック基板表面上に導体ペーストや抵抗体ペーストが塗布される。これにより、セラミック基板表面上に塗布される導体ペーストや抵抗体ペーストの量を減少させつつ、厚膜導体および厚膜抵抗体の必要な断面積を確保することができる。その結果、厚膜導体および厚膜抵抗体の細線化が可能となる。さらに、塗布工程数減少によりコストダウンが可能となる。さらに、多層構成とすることなく、単層構成で確実に配線の細線化が可能となる。
【００２１】
【発明の実施の形態】
次に、実施形態を挙げ、本発明をより詳しく説明する。本発明の厚膜回路基板は、例えばハイブリッドＩＣ等に使用される。この厚膜回路基板は、アルミナ系のセラミック基板上に、厚膜抵抗体と、厚膜抵抗体と他の電子部品とを電気的に接続する厚膜導体とにより回路が形成されている。厚膜導体には、銅を主成分とするものを使用している。なお、厚膜とは、一般に膜厚ｔが約１〜１００μｍのものをいうが、１０〜２０μｍのものが多い。また、本実施形態では、スクリーン印刷法により行っているので、厚膜導体や厚膜抵抗体は、約１００〜３００Ｐａ・ｓの粘度のものを使用している。この厚膜導体を使用する厚膜回路基板の製造方法について、図面を参照してより詳しく説明する。
【００２２】
（第１実施形態）
本実施形態の厚膜回路基板の斜視図を図１に示す。図１に示すように、単層の分割前基板６に形成された分割用溝７に沿って分割することにより、複数のセラミック基板１が形成される。なお、本実施形態では、分割前基板６を４つのセラミック基板１に分割している。そして、分割されるそれぞれのセラミック基板１上には、厚膜導体２が設計された配線パターン状に形成されている。そして、厚膜抵抗体３および他の電子部品（図示せず）がセラミック基板１上に設けられることで回路を形成している。なお、厚膜導体２および厚膜抵抗体３は、スクリーン印刷法により印刷されている。また、分割前基板６は１００ｍｍ×１００ｍｍ×８００μｍである。セラミック基板１は、５０ｍｍ×５０ｍｍ×８００μｍである。
【００２３】
次に、図１のＡ−Ａ断面図を図２に示す。図２に示すように、それぞれのセラミック基板１には、凹部４が形成されている。この凹部４は、図１に示す厚膜導体２および厚膜抵抗体３の配線パターンに沿って形成されている。凹部４の形状は、深さが約２０〜３０μｍ、幅が約１００μｍである。セラミック基板１の表面上に形成される厚膜導体２は、膜厚ｔが約１０〜２０μｍ、線幅ｗが約２００μｍである。なお、セラミック基板１の表面上に形成される厚膜抵抗体３についても同様の形状である。また、分割前基板６に形成される分割用溝７は、深さが約１００μｍである。
【００２４】
このように形成される厚膜回路基板の製造方法について説明する。まず、セラミックのペーストを分割前基板６の大きさにプレス加工により成形する。このプレス加工に使用される金型には、転写される分割前基板６に形成される分割用溝７及びそれぞれのセラミック基板１に形成される配線パターンに沿って凸部が形成されている。金型の凸部がセラミックのペーストに転写されることにより、分割前基板６を形成するセラミックのペーストに分割用溝７及び凹部が形成される。その後、セラミックのペーストを焼成して、分割前基板６を成形する。
【００２５】
続いて、成形された分割前基板６上に厚膜銅導体２となり得る銅を主成分とする銅導体ペーストをスクリーン印刷法により塗布する。すなわち、まず、スクリーンを分割前基板６の表面から僅かに離れた位置に設置する。そして、そのスクリーン上を銅導体ペーストをスキージングすることにより行われる。ここで、このスクリーン印刷に用いられるスクリーンには、厚膜銅導体２の配線パターン状に貫通穴が形成されている。このようなスクリーン印刷法により行うことで、分割前基板６上に形成された凹部４の内部と分割前基板６の表面上に銅導体ペーストが塗布される。その後、銅導体ペーストを乾燥させて、約６００〜９００度の温度範囲内で焼成する。このようにして厚膜銅導体２が成形される。
【００２６】
続いて、厚膜抵抗体３となり得る抵抗体ペーストをスクリーン印刷法により塗布する。これは、上述の厚膜銅導体の塗布と同様の方法である。ただし、ここで用いられるスクリーンには、厚膜抵抗体３の配線パターン状に貫通穴が形成されている。その後、抵抗体ペーストを乾燥させて、約９００度の温度で焼成する。このようにして厚膜抵抗体３を成形する。
【００２７】
そして、分割前基板６上に他の電子部品等を取付けた後、分割前基板６を分割用溝７に沿って分割することにより、複数のセラミック基板１を成形する。
【００２８】
なお、上述の製造方法は、厚膜銅導体２を成形した後、厚膜抵抗体３を成形しているが、厚膜銅導体２の成形より前に厚膜抵抗体３の成形を行ってもよい。また、銅導体ペーストの焼成と抵抗体ペーストの焼成を同時に行ってもよい。
【００２９】
このように、銅導体ペーストや抵抗体ペーストの塗布工程をそれぞれ１回のみ行うことで、セラミック基板１の凹部の内部とセラミック基板１の表面上に塗布される。その結果、セラミック基板１の表面上に塗布される銅導体ペーストを減少させつつ、厚膜銅導体２や厚膜抵抗体３の必要な断面積を確保することができる。その結果、厚膜銅導体２や厚膜抵抗体３の細線化が可能となる。さらに、塗布工程数減少によりコストダウンが可能となる。さらに、多層構成とすることなく、単層構成で確実に配線の細線化が可能となる。また、凹部４はセラミック基板１の成形時に金型により成形されているため、その金型形状を変更することのみで凹部４を形成することができる。すなわち、金型以外の新たな設備等を設けることなく凹部４を成形することができる。
【００３０】
（第２実施形態）
次に、本発明の第２実施形態について図３を用いて説明する。図３は、図１のＡ−Ａ断面図である。図３に示すように、セラミック基板１には、凹部５が形成されている。この凹部５は、図１に示す厚膜銅導体２および厚膜抵抗体３の配線パターンに沿って形成されている。そして、この凹部５の深さは約２０〜３０μｍである。また、セラミック基板１のサイズ、セラミック基板１の表面上に形成される厚膜銅導体２および厚膜抵抗体３の膜厚ｔおよび線幅ｗは第１実施形態のものと同様である。また、分割前基板６に形成される分割用溝７は、深さが約１００μｍである。
【００３１】
続いて、この厚膜回路基板の製造方法について説明する。まず、セラミックのペーストを分割前基板６の大きさにプレス加工により成形する。ここで成形される分割前基板６は、表面に凹凸のない板状の形状であり、第１実施形態と同様にセラミック基板１を複数得ることができる大きさとしている。その後、この分割前基板６を焼成する。次に、レーザー加工により、分割前基板６から所定の大きさのセラミック基板１に分割可能とする分割用溝７と共に、厚膜銅導体２および厚膜抵抗体３の配線パターンに沿って凹部５を形成する。なお、図３は、凹部５の断面形状が二山の三角形状としているが、これに限られるものではなく、レーザー加工により形成される形状を模式的に示すものである。
【００３２】
続いて、成形された分割前基板６上に厚膜銅導体２となり得る銅を主成分とする銅導体ペーストを塗布し、乾燥し、６００〜９００度の温度範囲内で焼成する。続いて、分割前基板６上に厚膜抵抗体３となり得る抵抗体ペーストを塗布し、乾燥し、約９００度の温度で焼成する。このようにして厚膜銅導体２および厚膜抵抗体３を成形する。この塗布、乾燥および焼成は、第１実施形態に記載したものと同様であるので説明を省略する。
【００３３】
その後、分割前基板６上に他の電子部品等を取付けた後、分割前基板６を分割用溝７に沿って分割することにより、複数のセラミック基板１を成形する。
【００３４】
このように凹部５を形成した場合も、第１実施形態の場合と同様の効果を得ることができる。さらに、本実施形態による製造方法によれば、従来の金型を用いることができ、新たな設備は何ら必要ではない。
【００３５】
なお、凹部５は２箇所形成しているが、１箇所でもよいし、３箇所以上であってもよい。すなわち、厚膜導体２と厚膜抵抗体３のそれぞれの必要な断面積を確保できる形状であればよい。
【００３６】
（その他）
なお、厚膜銅導体２および厚膜抵抗体３の線幅ｗと、セラミック基板１に形成された凹部４の幅とは、上記に限られるものではない。厚膜導体２等が形成可能な最小幅以上であればよい。例えば、約０．２μｍ以上であれば可能である。また、厚膜導体２および厚膜抵抗体３の膜厚ｔについても、用途に応じて１〜１００μｍの範囲内に適宜変更可能である。
【００３７】
また、セラミック基板１上に形成される図２に示す凹部４および図３に示す凹部５の深さは、導体ペーストや抵抗体ペーストの粘度、凹部４、５の幅に応じて適宜変更可能である。例えば、粘度を小さくした場合や凹部４、５の幅を広くした場合には、凹部４、５の深さは深くすることができる。なお、粘度を１００〜３００Ｐａ・ｓの導体ペーストや抵抗体ペーストを使用し、凹部４、５の幅を０．２〜１．０μｍの場合には、凹部４、５の深さは３０μｍ以下とすればよい。
【００３８】
また、セラミック基板１上に形成される図２に示す凹部４および図３に示す凹部５の深さは、図１に示す分割用溝７の深さの２分の１以下とするとよい。さらに、凹部４、５の深さは、１００μｍ以下とするとよい。このことにより、凹部に沿って分割前基板が分割されることを防止でき、確実に分割用溝に沿って分割することができる。
【００３９】
また、セラミック基板１上に形成される図２に示す凹部４および図３に示す凹部５の形状は、厚膜導体２が形成される位置と厚膜抵抗体３が形成される位置とを同様の形状としているが、異なる形状としてもよい。すなわち、厚膜導体２と厚膜抵抗体３のそれぞれの必要な断面積を確保できる凹部形状とすればよい。
【００４０】
【発明の効果】
本発明の厚膜回路基板によれば、厚膜導体や厚膜抵抗体の塗布回数を減少させることにより、細線化による小型化かつ低コスト化を可能とすることができる。
【図面の簡単な説明】
【図１】本発明の厚膜回路基板を示す斜視図である。
【図２】第１実施形態における図１のＡ−Ａ断面図である。
【図３】第２実施形態における図１のＡ−Ａ断面図である。
【図４】従来の厚膜回路基板を示す斜視図である。
【図５】従来の図４のＢ−Ｂ断面図である。
【図６】従来の図４のＢ−Ｂ断面図である。
【符号の説明】
１　・・・　セラミック基板
２　・・・　厚膜導体
３　・・・　厚膜抵抗体
４、５　・・・　凹部
６　・・・　分割前基板
７　・・・　分割用溝

Claims

厚膜抵抗体と、該厚膜抵抗体と他の電子部品とを電気的に接続する厚膜導体とによりセラミック基板上に所定の配線パターン状の回路が形成された厚膜回路基板において、
前記セラミック基板は、前記厚膜導体および／または前記厚膜抵抗体の前記配線パターンに沿って形成された凹部を有し、
前記厚膜導体および／または前記厚膜抵抗体は、
スクリーン印刷法により前記厚膜導体および／または前記厚膜抵抗体となり得るペーストを該凹部の内部および前記セラミック基板表面上に塗布する塗布工程と、
塗布した前記厚膜導体および／または前記厚膜抵抗体となり得るペーストを乾燥する乾燥工程と、
乾燥した前記厚膜導体および／または前記厚膜抵抗体となり得るペーストを焼成する焼成工程とから形成されることを特徴とする厚膜回路基板。
前記セラミック基板は、前記セラミック基板より大きな分割前基板を該分割前基板に形成された分割用溝に沿って複数に分割されて成形されており、
前記凹部の深さは、該分割用溝の深さの２分の１以下であることを特徴とする請求項１記載の厚膜回路基板。
前記凹部の深さは、１００μｍ以下であることを特徴とする請求項１又は２に記載の厚膜回路基板。
前記凹部に充填する前記厚膜導体は、銅を主成分とすることを特徴とする請求項１〜３の何れかに記載の厚膜回路基板。
前記厚膜導体の焼成温度は、６００〜９００度の範囲内であることを特徴とする請求項４に記載の厚膜回路基板。
前記凹部は、前記セラミック基板の成形時若しくは前記分割前基板の成形時に金型により成形されることを特徴とする請求項１〜５の何れかに記載の厚膜回路基板。
前記凹部は、前記セラミック基板若しくは前記分割前基板にレーザーにより成形されることを特徴とする請求項１〜５の何れかに記載の厚膜回路基板。
前記凹部の幅は、前記セラミック基板表面上に形成される前記厚膜導体および／または前記厚膜抵抗体の幅より狭いことを特徴とする請求項１〜７の何れかに記載の厚膜回路基板。
厚膜抵抗体と、該厚膜抵抗体と他の電子部品とを電気的に接続する厚膜導体とによりセラミック基板上に所定の配線パターン状の回路が形成された厚膜回路基板の製造方法において、
前記セラミック基板に前記厚膜導体および／または前記厚膜抵抗体の前記配線パターンに沿って凹部を形成する凹部形成工程と、
前記厚膜導体および／または前記厚膜抵抗体となり得るペーストをスクリーン印刷法により該凹部の内部および前記セラミック基板表面上に塗布する塗布工程と、
塗布した前記厚膜導体および／または前記厚膜抵抗体となり得るペーストを乾燥する乾燥工程と、
乾燥した前記厚膜導体および／または前記厚膜抵抗体となり得るペーストを焼成する焼成工程とからなることを特徴とする厚膜回路基板の製造方法。