JP2004031595A - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
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Abstract
【課題】回路基板で発生する熱の半導体素子に対する影響を抑制でき、基体内に低周波数の共振点が生じるのを防ぐことができるようにすること。
【解決手段】上面に第一，第二の凹部２ａ，２ｂが隣接形成された基体１と、第一，第二の凹部２ａ，２ｂの隣接した側面間に底面を第一，第二の凹部２ａ，２ｂの底面と同じに形成された貫通孔４ａと、第一の凹部２ａ、貫通孔４ａ及び第二の凹部２ｂに亘って載置され、第一の凹部２ａ内の上面に半導体素子Ａの搭載部が、第二の凹部２ｂ内の部位から搭載部に配線導体３ａが形成された回路基板３と、貫通孔４ａを塞ぐ壁部材５ｃとを具備し、回路基板３は第二の凹部２ｂ側の端面が第二の凹部２ｂの貫通孔４ａ側の側面に対向する側面にロウ付けされ、第二の凹部２ｂは貫通孔４ａ側の側面とこれに対向する側面との間隔が第一の凹部２ａの貫通孔４ａ側の側面とこれに対向する側面との間隔の２／５〜２／３である。
【選択図】 図１
【解決手段】上面に第一，第二の凹部２ａ，２ｂが隣接形成された基体１と、第一，第二の凹部２ａ，２ｂの隣接した側面間に底面を第一，第二の凹部２ａ，２ｂの底面と同じに形成された貫通孔４ａと、第一の凹部２ａ、貫通孔４ａ及び第二の凹部２ｂに亘って載置され、第一の凹部２ａ内の上面に半導体素子Ａの搭載部が、第二の凹部２ｂ内の部位から搭載部に配線導体３ａが形成された回路基板３と、貫通孔４ａを塞ぐ壁部材５ｃとを具備し、回路基板３は第二の凹部２ｂ側の端面が第二の凹部２ｂの貫通孔４ａ側の側面に対向する側面にロウ付けされ、第二の凹部２ｂは貫通孔４ａ側の側面とこれに対向する側面との間隔が第一の凹部２ａの貫通孔４ａ側の側面とこれに対向する側面との間隔の２／５〜２／３である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）などの半導体素子を載置する半導体素子収納用パッケージおよび半導体装置に関する。
【０００２】
【従来の技術】
従来、ＦＥＴなどの大きな直流の電源電流を必要とし、高周波帯域で作動する半導体素子を収容する半導体素子収納用パッケージ（以下、半導体パッケージともいう）を図２（ａ），（ｂ）の平面図，断面図に示す。同図に示すように、上面に隣接して平面視形状が略四角形の第一の凹部１２ａ，第二の凹部１２ｂが形成された金属製の基体１１において、第一の凹部１２ａの底面に導体層から成る半導体素子Ａの載置部１１ａが形成され、第二の凹部１２ｂの底面に回路基板１３が載置され、第一の凹部１２ａと第二の凹部１２ｂとの間には壁１４が形成されている。この回路基板１３の上面には直流の電源電流入力用の配線導体１３ａを含む回路配線１３ｃが形成されており、回路基板１３の下面には電源電流入力用および高周波信号入力用の複数のピン１３ｂが接続されており、ピン１３ｂは貫通導体を介して配線導体１３ａに電気的に接続されている。
【０００３】
図２のような壁１４を有する基体１１を用いることにより、回路基板１３の高周波信号を伝送させる回路配線１３ｃに発生する電磁波の影響が半導体素子Ａに大きく及ばないように工夫している。
【０００４】
また、放熱用フィン（図示せず）が基体１１の底面に取着され、回路基板１３および半導体素子Ａが発する熱を外部に放散させる構造となっている。
【０００５】
壁１４の下端部には貫通孔１４ａが形成されており、貫通孔１４ａに回路基板１３と半導体素子Ａとを電気的に接続するための入出力端子１５が嵌着されている。入出力端子１５に設けられた線路導体１５ａにより半導体素子Ａと回路基板１３とがワイヤを介して電気的に接続される。この入出力端子１５は、セラミックグリーンシート積層法で作製され、線路導体１５ａを上面に有する平板部１５ｂと、平板部１５ｂ上に接合されるとともに線路導体１５ａを挟持する立壁部１５ｃとからなる。入出力端子１５をセラミックグリーンシート積層法で作製するのは、多数個取りができるとともに線路導体１５ａをスクリーン印刷法で容易に形成できるからである。なお、回路基板１３も入出力端子１５と同様にセラミックグリーンシート積層法で作製される。
【０００６】
回路基板１３上にはコンデンサ、コイル、抵抗などを備える回路配線１３ｃが配置され、回路配線１３ｃにおいて、外部電気回路（図示せず）から伝送される高周波信号を半導体素子Ａに伝送する際の信号処理やインピーダンス整合等が行われる。また、回路基板１３の下面の電極には、基体１１の底板部の貫通孔を通してピン１３ｂが接合され、さらにワイヤを介して入出力端子１５に電気的に接続される。
【０００７】
基体１１は鉄（Ｆｅ）−ニッケル（Ｎｉ）−コバルト（Ｃｏ）合金やＦｅ−Ｎｉ合金からなり、その熱膨張係数は１１×１０−６〜１２×１０−６／℃程度であることから、回路基板１３の絶縁基板の材料として一般的に用いられているアルミナセラミックスの熱膨張係数（７×１０−６〜９×１０−６／℃）に近い熱膨張係数を有している。これは、銅（Ｃｕ：熱膨張係数１９×１０−６／℃）やＦｅ−Ｃｒ（クロム）−Ｎｉ合金（ステンレス：熱膨張係数１９×１０−６／℃）などに比べて、よりアルミナセラミックスの熱膨張係数に近い値である。このため、基体１１と回路基板１３との接合界面に大きな熱応力が発生することが無く、回路基板１３を信頼性良く接合させることができる。
【０００８】
この半導体パッケージの第一の凹部１２ａの載置部１１ａに半導体素子Ａが金（Ａｕ）−錫（Ｓｎ）合金などの低温ロウ材で接合され、また第二の凹部１２ｂの底面にはアルミナセラミックからなる回路基板１３が銀ロウなどのロウ材により接合されている。そして、半導体素子Ａ上の電極と入出力端子１５の線路導体１５ａとをワイヤ（ボンディングワイヤ等）で接続し、さらにワイヤを介して回路基板１３の回路配線１３ｃに接続し、次に基体１１および壁１４の上面に蓋体（図示せず）を接合することにより、半導体装置が作製される。この半導体装置は、半導体素子Ａが外部電気回路装置（図示せず）に電気的に接続され、通信用として用いられる場合、たとえば外部電気回路装置から伝送される高周波信号を増幅する半導体装置として使用される。
【０００９】
このとき、金属製の基体１１を用いることにより、外部からの電磁波の影響が半導体素子Ａに大きく及ばないようにできる。また、アルミナセラミックス等からなる入出力端子１５を用いることにより、貫通孔１４ａにおいて気密性が良好で信頼性の良いものとなり、第一の凹部１２ａに載置された半導体素子Ａと第二の凹部１２ｂに設けられた回路基板１３とを電気的に容易かつ信頼性良く接続することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体素子収納用パッケージにおいては、回路配線１３ｃから入出力端子１５への電気的接続をワイヤを介して行なっていることにより、回路基板１３と入出力端子１５との間に所定以上の距離が必要となり、その結果回路基板１３が設けられる第二の凹部１２ｂの底面の面積が大きくなって第二の凹部１２ｂの幅が大きくなり、またワイヤを使用することによるインダクタンスが発生することから、回路配線１３ｃの高周波信号伝送用の配線導体やワイヤ等で発生した電磁波が第二の凹部１２ｂ内で容易に共振し、低い周波数（５００〜８００ＭＨｚ程度）の共振点が生じるという問題が発生していた。このような低周波数の共振点が生じると、半導体装置の作動が止まってしまうという問題が発生する場合があった。
【００１１】
そこで、これらの不具合を改善する為に、図３に示すように入出力端子と回路基板とを一体化させることが考えられる。これにより、線路導体１５ａと回路配線１３ｃとをワイヤを介することなく接続することができ、またワイヤボンディングを行なうのに必要なスペースが省かれるので、その分半導体パッケージを短くすることができる。しかしながら、この構成では、入出力端子と回路基板とが一体化されているため、ピン１３ｂから入力される電源電流（１０Ａ程度）によって発生する熱が第一の凹部１２ａに載置される半導体素子Ａに伝わり易くなり、半導体素子Ａが加熱されて誤動作を起こすという問題が発生していた。
【００１２】
従って、本発明は上記従来の問題点に鑑みて完成されたものであり、その目的は、回路基板で発生する熱の半導体素子に対する影響を抑制でき、また低い周波数で共振点が発生するのを有効に防ぐことができる半導体パッケージを提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上面に側面同士を対向させて略直方体状で同じ深さの第一および第二の凹部が隣接して形成された金属製の基体と、前記第一および第二の凹部の隣接した側面間に断面形状が略四角形で底面を前記第一および第二の凹部の底面と同一面として形成された貫通孔と、前記第一の凹部から前記貫通孔を通して前記第二の凹部にわたってこれらの底面上に載置され、前記第一の凹部内に位置する上面に導体層から成る半導体素子の搭載部が設けられているとともに前記第二の凹部内に位置する部位から前記搭載部にかけて配線導体が形成されている回路基板と、前記貫通孔を塞ぐように前記回路基板と前記貫通孔の内面との間に設けられた誘電体から成る壁部材とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、前記第二の凹部側の端面が前記第二の凹部の前記貫通孔が形成された側面に対向する側面にロウ付けされており、前記第二の凹部は、前記貫通孔が形成された側面とこれに対向する側面との間隔が前記第一の凹部の前記貫通孔が形成された側面とこれに対向する側面との間隔の２／５〜２／３であることを特徴とする。
【００１４】
本発明の半導体素子収納用パッケージは、回路基板は、第二の凹部側の端面が第二の凹部の貫通孔が形成された側面に対向する側面にロウ付けされており、第二の凹部は、貫通孔が形成された側面とこれに対向する側面との間隔が第一の凹部の貫通孔が形成された側面とこれに対向する側面との間隔の２／５〜２／３であることから、回路基板の配線導体において発生した熱が第一の凹部の半導体素子側よりもロウ付けされた回路基板の端面から基体側へ伝わり易くなるため、半導体素子の加熱が抑制されて半導体素子に誤作動が発生するのを抑えることができる。
【００１５】
また、従来の別体の入出力端子が不要となったため、入出力端子と回路基板とを接続するワイヤがなくなってワイヤで発生していたインダクタンスを解消することができ、またワイヤボンディングに必要なスペースを省くことができるため、第二の凹部はの貫通孔が形成された側面とこれに対向する側面との間隔を小さくすることができる。その結果、ワイヤによる電磁波の発生がないため第二の凹部内で電磁波の共振が発生するのを抑えることができ、たとえ共振が発生してもその共振点を高くすることができる。
【００１６】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、前記搭載部に搭載されるとともに前記配線導体に電気的に接続された半導体素子と、前記基体の上面の前記第一および第二の凹部の周囲に接合された蓋体とを具備したことを特徴とする。
【００１７】
本発明の半導体装置は、上記の構成により、高周波信号増幅用等の半導体素子の熱による誤作動が抑制され、また電磁波の共振が発生するのを抑えられ、さらに共振が発生してもその共振点を高くすることができる信頼性の高い高性能のものとなる。
【００１８】
【発明の実施の形態】
本発明の半導体素子収納用パッケージについて以下に詳細に説明する。本発明の半導体パッケージについて実施の形態の例を図１（ａ），（ｂ）に示す。同図（ａ）は本発明の半導体パッケージの平面図、（ｂ）は（ａ）の断面図である。図１において、１は基体、１ａは回路基板３の載置部、２ａは第一の凹部、２ｂは第二の凹部、３ａは配線導体、３ｂはピン、３ｃは回路配線、４は壁、４ａは貫通孔、５ａは線路導体、５ｂは絶縁基板、５ｃは壁部材、６はロウ材、Ａは半導体素子である。
【００１９】
本発明の半導体パッケージは、上面に側面同士を対向させて略直方体状で同じ深さの第一および第二の凹部２ａ，２ｂが隣接して形成された金属製の基体１と、第一および第二の凹部２ａ，２ｂの隣接した側面間に断面形状が略四角形で底面を第一および第二の凹部２ａ，２ｂの底面と同一面として形成された貫通孔４ａと、第一の凹部２ａから貫通孔４ａを通して第二の凹部２ｂにわたってこれらの底面上に載置され、第一の凹部２ａ内に位置する上面に導体層から成る半導体素子Ａの搭載部が設けられているとともに第二の凹部２ｂ内に位置する部位から搭載部にかけて配線導体３ａが形成されている回路基板３と、貫通孔４ａを塞ぐように回路基板３と貫通孔４ａの内面との間に設けられた誘電体から成る壁部材５ｃとを具備し、回路基板３は、第二の凹部２ｂ側の端面が第二の凹部２ｂの貫通孔４ａが形成された側面に対向する側面にロウ付けされており、第二の凹部２ｂは、貫通孔４ａが形成された側面とこれに対向する側面との間隔が第一の凹部２ａの貫通孔４ａが形成された側面とこれに対向する側面との間隔の２／５〜２／３である。
【００２０】
本発明において、第二の凹部２ｂは、貫通孔４ａが形成された側面とこれに対向する側面との間隔（Ｂ２）が第一の凹部２ａの貫通孔４ａが形成された側面とこれに対向する側面との間隔（Ｂ１）の２／５〜２／３であることにより、回路基板３の壁部材５ｃから第二の凹部２ｂ側の長さが壁部材５ｃから第一の凹部２ａ側の長さの２／５〜２／３程度となる。これにより、回路配線３ｃやピン３ｂの部位で発生した熱は、壁部材５ｃに対向する基体１の内側面側へロウ材６を介して放熱され易くなる。
【００２１】
また、回路基板３で発生する熱は、電源電流の入力部である第二の凹部２ｂ側で比較的大きく、また第一の凹部２ａ側では回路基板３下面を除いて外部に放熱させることが難しいことから、第二の凹部２ｂ側で放熱させるのがよい。従って、上記本発明の構成とすることにより、回路基板３で発生した熱は、第二の凹部２ｂで、基体１の下面から直接放散される経路、側部を介して基体１の下面に伝熱されて放散される経路の両方の経路により放散される。したがって、第二の凹部２ｂ側で熱が良好に外部に放散され、第一の凹部２ａに載置した半導体素子Ａへの熱の影響を小さくすることができる。
【００２２】
また、第二の凹部２ｂの壁４からそれに対向する側面までの長さが短いことから、回路基板３の高周波信号が伝送される配線導体３ａで発生する電磁波が低周波数（５００〜８００ＭＨｚ程度）で共振しにくくなり、共振点を高周波数側（１ＧＨｚ程度以上）にずらすことができ、電磁波の共振による半導体素子Ａの作動停止といった不具合が解消される。また、第２の凹部２ｂ側の回路基板３ではボンディングワイヤを使用していないため、ボンディングワイヤで電磁波が発生することがないため、上記の電磁波の共振の発生も抑えられる。
【００２３】
上記間隔Ｂ２が上記間隔Ｂ１の２／５未満では、回路基板３の第二の凹部２ｂ側で発生した熱はロウ付け部へ速やかに伝わるが、第二の凹部２ｂ側の熱容量が小さくなるため第一の凹部２ａ側へも伝わり易くなり、半導体素子Ａに対する熱の影響が大きくなる。２／３を超えると、回路基板３の第二の凹部２ｂ側で発生した熱はロウ付け部側へ伝わりにくくなり、第一の凹部２ａ側へ伝わり易くなるため、半導体素子Ａに対する熱の影響が大きくなる。
【００２４】
間隔Ｂ２は具体的には５〜１１ｍｍ程度である。また、第二の凹部２ｂの壁４に平行な方向の長さは２〜５ｍｍ程度がよい。２ｍｍ未満では、共振を発生させないという点では良いが小さすぎて製造するが困難になる。５ｍｍを超えると、共振が低周波帯域で発生してしまう。
【００２５】
この回路基板３はセラミックグリーンシート積層法によって作製される。回路基板３が酸化アルミニウム（Ａｌ２Ｏ３）質焼結体から成る場合、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２），マグネシア（ＭｇＯ），カルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダ、溶剤および可塑剤を添加し、これらの混合物を混練してスラリー状となす。次に、従来周知のドクターブレード法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
【００２６】
このセラミックグリーンシートを用いて以下の［１］〜［６］の工程により基体１を作製する。
【００２７】
［１］複数枚のセラミックグリーンシートの所定位置にスリット状の貫通穴、貫通導体用の貫通孔を打ち抜き法によって形成する。これにより、個々の回路基板３の領域が形成されたセラミックグリーンシートが得られる。
【００２８】
［２］線路導体５ａを形成するための金属ペーストを、セラミックグリーンシートの所定個所にスクリーン印刷法により塗布して印刷導体を形成する。このとき、回路配線３ｃとなる印刷導体や電源電流入力配線となる印刷導体を第二の凹部２ｂ側の絶縁基板５ｂ上に形成する。また、貫通導体形成用の貫通孔への金属ペーストの充填は、スクリーン印刷法で行なわずに圧入してもよい。この金属ペーストは、ＷやＭｏ（モリブデン）を主成分とする金属粉末に適当なバインダ、溶剤および可塑剤を添加し、これらの混合物を混練して作製される。
【００２９】
［３］セラミックグリーンシートを積層してセラミックグリーンシート積層体を作製する。
【００３０】
［４］このセラミックグリーンシート積層体を個々の回路基板３となる個々の積層体に切断分離する。このとき、積層体の側面および絶縁基板５ｂの壁部材５ｃに対向する第２の凹部の側面に接する端面に、金属ペーストを被着する。この場合、スクリーン印刷法を用いて個々の回路基板３となる積層体に印刷することができる。そして、これらを例えば還元雰囲気中、約１６００℃の温度で２時間焼成して各導体層を有する焼結体を得る。
【００３１】
［５］導体層を保護して酸化防止するとともにロウ付けを容易にするための金属メッキ層を各導体層の表面に被着する。金属メッキ層としては、厚さが０．５〜９μｍのＮｉメッキ層や厚さが０．５〜５μｍのＡｕメッキ層などである。
【００３２】
上記工程［５］により、Ａｕメッキ層が回路配線３ａおよび線路導体５ａの露出表面に被着されるので、線路導体５ａの抵抗値を小さくすることができ、よって高周波信号の挿入損失を小さくすることができる。
【００３３】
［６］回路基板３を基体１の壁４の貫通孔４ａに挿通し、回路基板３の上面にロウ材や接着剤で固定された壁部材５ｃの上面および側面をＡｇロウにより貫通孔４ａに接合する。このとき、壁部材５ｃに対向する第二の凹部２ｂの側面に、絶縁基板５ｂの端面をＡｇロウ等のロウ材６により接合する。
【００３４】
本発明の基体１は、Ｆｅ−Ｎｉ−Ｃｏ合金、Ｆｅ−Ｎｉ合金、Ｃｕ−Ｗ合金等の金属からなる。また、壁部材５ｃは、絶縁基板５ｂと同じ酸化アルミニウム質焼結体等からなるのがよく、絶縁基板５ｂとの熱膨張係数差がなく好ましい。絶縁基板５ｂが樹脂やガラスセラミックスからなる場合、壁部材５ｃも同様の樹脂やガラスセラミックスからなるのがよい。さらに、壁部材５ｃは絶縁基板５ｂと同じ材料から成っていなくてもよく、例えば、絶縁基板５ｂと基体１との中間の熱膨張係数を有する誘電体から成っていてもよい。
【００３５】
本発明において、第一の凹部２ａおよび第二の凹部２ｂの隣接したそれぞれの側面は、図１のように互いに略平行であってもよいし傾斜していてもよい。
【００３６】
また、配線導体３ａを含む回路配線３ｃは、絶縁基板５ｂの上面以外の部位、例えば下面や内部に形成されていてもよい。また、回路基板３は、その底面の略全面が第一の凹部２ａおよび第二の凹部２ｂの底面に接しておらず、支持部材等を介して載置されていてもよい。即ち、回路基板３はその大部分が宙に浮いた状態であってもよい。
【００３７】
さらに、壁部材５ｃは、回路基板３と貫通孔４ａの内面との間を気密に塞いでいればよい。例えば回路基板３が貫通孔４ａの底面に接しており回路基板３の幅が貫通孔４ａの幅と同じであれば、回路基板３の上方の貫通孔４ａの隙間を塞ぐように壁部材５ｃが設けられる。回路基板３が貫通孔４ａの底面に接しており回路基板３の幅が貫通孔４ａの幅よりも小さければ、回路基板３の上方および側方の貫通孔４ａの隙間を塞ぐように壁部材５ｃが設けられる。回路基板３が貫通孔４ａで宙に浮いている場合、回路基板３の上方、下方および側方の貫通孔４ａの隙間を塞ぐように壁部材５ｃが設けられる。また、壁部材５ｃの厚さは貫通孔４ａの軸方向の長さと略同じか短くてもよいし、壁部材５ｃは貫通孔４ａ内において第一の凹部２ａ側か第二の凹部２ｂ側のいずれかに近い位置に設けられていてもよい。
【００３８】
【実施例】
本発明の半導体素子収納用パッケージおよび半導体装置の実施例を以下に説明する。
【００３９】
図１の本発明の半導体パッケージおよび半導体装置を以下のように構成した。Ｆｅ−Ｎｉ−Ｃｏ合金からなる基体１を、ＭＩＭ（Ｍｅｔａｌ Ｉｎｊｅｃｔｉｏｎ Ｍｏｌｄ）法により作製し、第一および第二の凹部２ａ，２ｂと壁４を有する縦１２ｍｍ×横２４ｍｍ×高さ８ｍｍの基体１を得た。基体１の底部、壁４および側壁の厚さをそれぞれ１ｍｍとし、壁４の下端部に幅が６ｍｍで高さが３ｍｍの貫通孔４ａを設けた。
【００４０】
また回路基板３を上述したセラミック多層技術により作製した。さらに、回路基板３の各導体層の表面に厚さ２μｍのＮｉメッキ層および厚さ１μｍのＡｕメッキ層を順次被着させた。
【００４１】
このとき、第二の凹部２ｂの貫通孔４ａが形成された側面とこれに対向する側面との間隔Ｂ２を５，８，１１ｍｍとし、第一の凹部２ａの貫通孔４ａが形成された側面とこれに対向する側面との間隔Ｂ１を、Ｂ２が５ｍｍでは４，５，６，７．５，１０，１２．５，１４ｍｍとし、Ｂ２が８ｍｍでは９，１０，１１，１２，１４，１６，２０，２１ｍｍとし、Ｂ２が１１ｍｍでは１０，１３，１５，２０，２２，２５，２７．５，２９ｍｍとした。回路基板３の壁４に直交する方向の長さについても上記と同様にし、回路基板３をそれぞれの場合に１０個ずつ作製して、回路基板３上にＡｇロウで接合した壁部材５ｃを貫通孔４ａにＡｇロウを用いて嵌着し接合するとともに、回路基板３の端面を第二の凹部２ｂの側面にＡｇロウのロウ材６でロウ付けした。
【００４２】
次に、半導体素子ＡとしてＦＥＴを回路基板３のＷから成る搭載部にＡｇロウで接合し搭載したサンプルＡ１を用意し、このサンプルＡ１を作動させた場合の半導体素子Ａの温度上昇による誤動作の有無を評価した。入力する直流の電源電流の大きさを１０Ａ（アンペア）、高周波信号の周波数を１０ＧＨｚとし、評価はＦＥＴを２４０時間作動させた時の動作不良（波形の乱れなど）の発生の有無を評価することで行った。
【００４３】
また、比較例として、回路基板３の端面を第二の凹部２ｂの側面にロウ付けしていないサンプルＡ２を上記の各条件について１０個ずつ作製して、同様に誤動作の有無を評価した。それらの結果を表１に示す。
【００４４】
【表１】
【００４５】
表１より、サンプルＡ１において、間隔Ｂ２が間隔Ｂ１の２／３を超える場合、回路基板の第二の凹部２ｂ側で多く発生した熱が第一の凹部２ａ側に少なからず導かれてしまい、半導体素子Ａの温度が上昇して動作不良が発生することが判明した。また、間隔Ｂ２が間隔Ｂ１の２／５未満の場合にも、第二の凹部２ｂ側で多く発生した熱が第一の凹部２ａ側に影響を与えて、半導体素子Ａの温度が上昇して動作不良が発生することが判明した。
【００４６】
さらに、回路基板３の端面をロウ付けしていないサンプルＡ２では、誤作動の発生率が高くなることが判明した。
【００４７】
なお、本発明は上記実施の形態および実施例に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更を行うことは何等支障ない。
【００４８】
【発明の効果】
本発明の半導体素子収納用パッケージは、上面に側面同士を対向させて略直方体状で同じ深さの第一および第二の凹部が隣接して形成された金属製の基体と、第一および第二の凹部の隣接した側面間に断面形状が略四角形で底面を第一および第二の凹部の底面と同一面として形成された貫通孔と、第一の凹部から貫通孔を通して第二の凹部にわたってこれらの底面上に載置され、第一の凹部内に位置する上面に導体層から成る半導体素子の搭載部が設けられているとともに第二の凹部内に位置する部位から搭載部にかけて配線導体が形成されている回路基板と、貫通孔を塞ぐように回路基板と貫通孔の内面との間に設けられた誘電体から成る壁部材とを具備し、回路基板は、第二の凹部側の端面が第二の凹部の貫通孔が形成された側面に対向する側面にロウ付けされており、第二の凹部は、貫通孔が形成された側面とこれに対向する側面との間隔が第一の凹部の貫通孔が形成された側面とこれに対向する側面との間隔の２／５〜２／３であることにより、回路基板の配線導体において発生した熱が第一の凹部の半導体素子側よりもロウ付けされた回路基板の端面から基体側へ伝わり易くなるため、半導体素子の加熱が抑制されて半導体素子に誤作動が発生するのを抑えることができる。
【００４９】
また、従来の別体の入出力端子が不要となるため、入出力端子と回路基板とを接続するワイヤがなくなってワイヤで発生していたインダクタンスを解消することができ、またワイヤボンディングに必要なスペースを省くことができるため、第二の凹部の壁に直交する方向の長さを短くすることができる。その結果、ワイヤによる電磁波の発生がないため第二の凹部内で電磁波の共振が発生するのを抑えることができ、たとえ共振が発生してもその共振点を高くすることができる。
【００５０】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、搭載部に搭載されるとともに配線導体に電気的に接続された半導体素子と、基体の上面の第一および第二の凹部の周囲に接合された蓋体とを具備したことにより、高周波信号増幅用等の半導体素子の熱による誤作動が抑制され、また電磁波の共振が発生するのを抑えられ、さらに共振が発生してもその共振点を高くすることができる信頼性の高い高性能のものとなる。
【図面の簡単な説明】
【図１】（ａ）は本発明の半導体素子収納用パッケージについて実施の形態の一例を示す平面図、（ｂ）は（ａ）の半導体素子収納用パッケージの断面図である。
【図２】（ａ）は従来の半導体素子収納用パッケージの一例を示す平面図、（ｂ）は（ａ）の半導体素子収納用パッケージの断面図である。
【図３】従来の入出力端子と回路基板とを一体化させた半導体素子収納用パッケージの一例を示す断面図である。
【符号の説明】
１：基体
１ａ：載置部
２ａ：第一の凹部
２ｂ：第二の凹部
３：回路基板
４：壁
４ａ：貫通孔
５ａ：線路導体
５ｂ：絶縁基板
５ｃ：壁部材
６：ロウ材
Ａ：半導体素子
【発明の属する技術分野】
本発明は、電界効果型トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）などの半導体素子を載置する半導体素子収納用パッケージおよび半導体装置に関する。
【０００２】
【従来の技術】
従来、ＦＥＴなどの大きな直流の電源電流を必要とし、高周波帯域で作動する半導体素子を収容する半導体素子収納用パッケージ（以下、半導体パッケージともいう）を図２（ａ），（ｂ）の平面図，断面図に示す。同図に示すように、上面に隣接して平面視形状が略四角形の第一の凹部１２ａ，第二の凹部１２ｂが形成された金属製の基体１１において、第一の凹部１２ａの底面に導体層から成る半導体素子Ａの載置部１１ａが形成され、第二の凹部１２ｂの底面に回路基板１３が載置され、第一の凹部１２ａと第二の凹部１２ｂとの間には壁１４が形成されている。この回路基板１３の上面には直流の電源電流入力用の配線導体１３ａを含む回路配線１３ｃが形成されており、回路基板１３の下面には電源電流入力用および高周波信号入力用の複数のピン１３ｂが接続されており、ピン１３ｂは貫通導体を介して配線導体１３ａに電気的に接続されている。
【０００３】
図２のような壁１４を有する基体１１を用いることにより、回路基板１３の高周波信号を伝送させる回路配線１３ｃに発生する電磁波の影響が半導体素子Ａに大きく及ばないように工夫している。
【０００４】
また、放熱用フィン（図示せず）が基体１１の底面に取着され、回路基板１３および半導体素子Ａが発する熱を外部に放散させる構造となっている。
【０００５】
壁１４の下端部には貫通孔１４ａが形成されており、貫通孔１４ａに回路基板１３と半導体素子Ａとを電気的に接続するための入出力端子１５が嵌着されている。入出力端子１５に設けられた線路導体１５ａにより半導体素子Ａと回路基板１３とがワイヤを介して電気的に接続される。この入出力端子１５は、セラミックグリーンシート積層法で作製され、線路導体１５ａを上面に有する平板部１５ｂと、平板部１５ｂ上に接合されるとともに線路導体１５ａを挟持する立壁部１５ｃとからなる。入出力端子１５をセラミックグリーンシート積層法で作製するのは、多数個取りができるとともに線路導体１５ａをスクリーン印刷法で容易に形成できるからである。なお、回路基板１３も入出力端子１５と同様にセラミックグリーンシート積層法で作製される。
【０００６】
回路基板１３上にはコンデンサ、コイル、抵抗などを備える回路配線１３ｃが配置され、回路配線１３ｃにおいて、外部電気回路（図示せず）から伝送される高周波信号を半導体素子Ａに伝送する際の信号処理やインピーダンス整合等が行われる。また、回路基板１３の下面の電極には、基体１１の底板部の貫通孔を通してピン１３ｂが接合され、さらにワイヤを介して入出力端子１５に電気的に接続される。
【０００７】
基体１１は鉄（Ｆｅ）−ニッケル（Ｎｉ）−コバルト（Ｃｏ）合金やＦｅ−Ｎｉ合金からなり、その熱膨張係数は１１×１０−６〜１２×１０−６／℃程度であることから、回路基板１３の絶縁基板の材料として一般的に用いられているアルミナセラミックスの熱膨張係数（７×１０−６〜９×１０−６／℃）に近い熱膨張係数を有している。これは、銅（Ｃｕ：熱膨張係数１９×１０−６／℃）やＦｅ−Ｃｒ（クロム）−Ｎｉ合金（ステンレス：熱膨張係数１９×１０−６／℃）などに比べて、よりアルミナセラミックスの熱膨張係数に近い値である。このため、基体１１と回路基板１３との接合界面に大きな熱応力が発生することが無く、回路基板１３を信頼性良く接合させることができる。
【０００８】
この半導体パッケージの第一の凹部１２ａの載置部１１ａに半導体素子Ａが金（Ａｕ）−錫（Ｓｎ）合金などの低温ロウ材で接合され、また第二の凹部１２ｂの底面にはアルミナセラミックからなる回路基板１３が銀ロウなどのロウ材により接合されている。そして、半導体素子Ａ上の電極と入出力端子１５の線路導体１５ａとをワイヤ（ボンディングワイヤ等）で接続し、さらにワイヤを介して回路基板１３の回路配線１３ｃに接続し、次に基体１１および壁１４の上面に蓋体（図示せず）を接合することにより、半導体装置が作製される。この半導体装置は、半導体素子Ａが外部電気回路装置（図示せず）に電気的に接続され、通信用として用いられる場合、たとえば外部電気回路装置から伝送される高周波信号を増幅する半導体装置として使用される。
【０００９】
このとき、金属製の基体１１を用いることにより、外部からの電磁波の影響が半導体素子Ａに大きく及ばないようにできる。また、アルミナセラミックス等からなる入出力端子１５を用いることにより、貫通孔１４ａにおいて気密性が良好で信頼性の良いものとなり、第一の凹部１２ａに載置された半導体素子Ａと第二の凹部１２ｂに設けられた回路基板１３とを電気的に容易かつ信頼性良く接続することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体素子収納用パッケージにおいては、回路配線１３ｃから入出力端子１５への電気的接続をワイヤを介して行なっていることにより、回路基板１３と入出力端子１５との間に所定以上の距離が必要となり、その結果回路基板１３が設けられる第二の凹部１２ｂの底面の面積が大きくなって第二の凹部１２ｂの幅が大きくなり、またワイヤを使用することによるインダクタンスが発生することから、回路配線１３ｃの高周波信号伝送用の配線導体やワイヤ等で発生した電磁波が第二の凹部１２ｂ内で容易に共振し、低い周波数（５００〜８００ＭＨｚ程度）の共振点が生じるという問題が発生していた。このような低周波数の共振点が生じると、半導体装置の作動が止まってしまうという問題が発生する場合があった。
【００１１】
そこで、これらの不具合を改善する為に、図３に示すように入出力端子と回路基板とを一体化させることが考えられる。これにより、線路導体１５ａと回路配線１３ｃとをワイヤを介することなく接続することができ、またワイヤボンディングを行なうのに必要なスペースが省かれるので、その分半導体パッケージを短くすることができる。しかしながら、この構成では、入出力端子と回路基板とが一体化されているため、ピン１３ｂから入力される電源電流（１０Ａ程度）によって発生する熱が第一の凹部１２ａに載置される半導体素子Ａに伝わり易くなり、半導体素子Ａが加熱されて誤動作を起こすという問題が発生していた。
【００１２】
従って、本発明は上記従来の問題点に鑑みて完成されたものであり、その目的は、回路基板で発生する熱の半導体素子に対する影響を抑制でき、また低い周波数で共振点が発生するのを有効に防ぐことができる半導体パッケージを提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上面に側面同士を対向させて略直方体状で同じ深さの第一および第二の凹部が隣接して形成された金属製の基体と、前記第一および第二の凹部の隣接した側面間に断面形状が略四角形で底面を前記第一および第二の凹部の底面と同一面として形成された貫通孔と、前記第一の凹部から前記貫通孔を通して前記第二の凹部にわたってこれらの底面上に載置され、前記第一の凹部内に位置する上面に導体層から成る半導体素子の搭載部が設けられているとともに前記第二の凹部内に位置する部位から前記搭載部にかけて配線導体が形成されている回路基板と、前記貫通孔を塞ぐように前記回路基板と前記貫通孔の内面との間に設けられた誘電体から成る壁部材とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、前記第二の凹部側の端面が前記第二の凹部の前記貫通孔が形成された側面に対向する側面にロウ付けされており、前記第二の凹部は、前記貫通孔が形成された側面とこれに対向する側面との間隔が前記第一の凹部の前記貫通孔が形成された側面とこれに対向する側面との間隔の２／５〜２／３であることを特徴とする。
【００１４】
本発明の半導体素子収納用パッケージは、回路基板は、第二の凹部側の端面が第二の凹部の貫通孔が形成された側面に対向する側面にロウ付けされており、第二の凹部は、貫通孔が形成された側面とこれに対向する側面との間隔が第一の凹部の貫通孔が形成された側面とこれに対向する側面との間隔の２／５〜２／３であることから、回路基板の配線導体において発生した熱が第一の凹部の半導体素子側よりもロウ付けされた回路基板の端面から基体側へ伝わり易くなるため、半導体素子の加熱が抑制されて半導体素子に誤作動が発生するのを抑えることができる。
【００１５】
また、従来の別体の入出力端子が不要となったため、入出力端子と回路基板とを接続するワイヤがなくなってワイヤで発生していたインダクタンスを解消することができ、またワイヤボンディングに必要なスペースを省くことができるため、第二の凹部はの貫通孔が形成された側面とこれに対向する側面との間隔を小さくすることができる。その結果、ワイヤによる電磁波の発生がないため第二の凹部内で電磁波の共振が発生するのを抑えることができ、たとえ共振が発生してもその共振点を高くすることができる。
【００１６】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、前記搭載部に搭載されるとともに前記配線導体に電気的に接続された半導体素子と、前記基体の上面の前記第一および第二の凹部の周囲に接合された蓋体とを具備したことを特徴とする。
【００１７】
本発明の半導体装置は、上記の構成により、高周波信号増幅用等の半導体素子の熱による誤作動が抑制され、また電磁波の共振が発生するのを抑えられ、さらに共振が発生してもその共振点を高くすることができる信頼性の高い高性能のものとなる。
【００１８】
【発明の実施の形態】
本発明の半導体素子収納用パッケージについて以下に詳細に説明する。本発明の半導体パッケージについて実施の形態の例を図１（ａ），（ｂ）に示す。同図（ａ）は本発明の半導体パッケージの平面図、（ｂ）は（ａ）の断面図である。図１において、１は基体、１ａは回路基板３の載置部、２ａは第一の凹部、２ｂは第二の凹部、３ａは配線導体、３ｂはピン、３ｃは回路配線、４は壁、４ａは貫通孔、５ａは線路導体、５ｂは絶縁基板、５ｃは壁部材、６はロウ材、Ａは半導体素子である。
【００１９】
本発明の半導体パッケージは、上面に側面同士を対向させて略直方体状で同じ深さの第一および第二の凹部２ａ，２ｂが隣接して形成された金属製の基体１と、第一および第二の凹部２ａ，２ｂの隣接した側面間に断面形状が略四角形で底面を第一および第二の凹部２ａ，２ｂの底面と同一面として形成された貫通孔４ａと、第一の凹部２ａから貫通孔４ａを通して第二の凹部２ｂにわたってこれらの底面上に載置され、第一の凹部２ａ内に位置する上面に導体層から成る半導体素子Ａの搭載部が設けられているとともに第二の凹部２ｂ内に位置する部位から搭載部にかけて配線導体３ａが形成されている回路基板３と、貫通孔４ａを塞ぐように回路基板３と貫通孔４ａの内面との間に設けられた誘電体から成る壁部材５ｃとを具備し、回路基板３は、第二の凹部２ｂ側の端面が第二の凹部２ｂの貫通孔４ａが形成された側面に対向する側面にロウ付けされており、第二の凹部２ｂは、貫通孔４ａが形成された側面とこれに対向する側面との間隔が第一の凹部２ａの貫通孔４ａが形成された側面とこれに対向する側面との間隔の２／５〜２／３である。
【００２０】
本発明において、第二の凹部２ｂは、貫通孔４ａが形成された側面とこれに対向する側面との間隔（Ｂ２）が第一の凹部２ａの貫通孔４ａが形成された側面とこれに対向する側面との間隔（Ｂ１）の２／５〜２／３であることにより、回路基板３の壁部材５ｃから第二の凹部２ｂ側の長さが壁部材５ｃから第一の凹部２ａ側の長さの２／５〜２／３程度となる。これにより、回路配線３ｃやピン３ｂの部位で発生した熱は、壁部材５ｃに対向する基体１の内側面側へロウ材６を介して放熱され易くなる。
【００２１】
また、回路基板３で発生する熱は、電源電流の入力部である第二の凹部２ｂ側で比較的大きく、また第一の凹部２ａ側では回路基板３下面を除いて外部に放熱させることが難しいことから、第二の凹部２ｂ側で放熱させるのがよい。従って、上記本発明の構成とすることにより、回路基板３で発生した熱は、第二の凹部２ｂで、基体１の下面から直接放散される経路、側部を介して基体１の下面に伝熱されて放散される経路の両方の経路により放散される。したがって、第二の凹部２ｂ側で熱が良好に外部に放散され、第一の凹部２ａに載置した半導体素子Ａへの熱の影響を小さくすることができる。
【００２２】
また、第二の凹部２ｂの壁４からそれに対向する側面までの長さが短いことから、回路基板３の高周波信号が伝送される配線導体３ａで発生する電磁波が低周波数（５００〜８００ＭＨｚ程度）で共振しにくくなり、共振点を高周波数側（１ＧＨｚ程度以上）にずらすことができ、電磁波の共振による半導体素子Ａの作動停止といった不具合が解消される。また、第２の凹部２ｂ側の回路基板３ではボンディングワイヤを使用していないため、ボンディングワイヤで電磁波が発生することがないため、上記の電磁波の共振の発生も抑えられる。
【００２３】
上記間隔Ｂ２が上記間隔Ｂ１の２／５未満では、回路基板３の第二の凹部２ｂ側で発生した熱はロウ付け部へ速やかに伝わるが、第二の凹部２ｂ側の熱容量が小さくなるため第一の凹部２ａ側へも伝わり易くなり、半導体素子Ａに対する熱の影響が大きくなる。２／３を超えると、回路基板３の第二の凹部２ｂ側で発生した熱はロウ付け部側へ伝わりにくくなり、第一の凹部２ａ側へ伝わり易くなるため、半導体素子Ａに対する熱の影響が大きくなる。
【００２４】
間隔Ｂ２は具体的には５〜１１ｍｍ程度である。また、第二の凹部２ｂの壁４に平行な方向の長さは２〜５ｍｍ程度がよい。２ｍｍ未満では、共振を発生させないという点では良いが小さすぎて製造するが困難になる。５ｍｍを超えると、共振が低周波帯域で発生してしまう。
【００２５】
この回路基板３はセラミックグリーンシート積層法によって作製される。回路基板３が酸化アルミニウム（Ａｌ２Ｏ３）質焼結体から成る場合、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２），マグネシア（ＭｇＯ），カルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダ、溶剤および可塑剤を添加し、これらの混合物を混練してスラリー状となす。次に、従来周知のドクターブレード法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
【００２６】
このセラミックグリーンシートを用いて以下の［１］〜［６］の工程により基体１を作製する。
【００２７】
［１］複数枚のセラミックグリーンシートの所定位置にスリット状の貫通穴、貫通導体用の貫通孔を打ち抜き法によって形成する。これにより、個々の回路基板３の領域が形成されたセラミックグリーンシートが得られる。
【００２８】
［２］線路導体５ａを形成するための金属ペーストを、セラミックグリーンシートの所定個所にスクリーン印刷法により塗布して印刷導体を形成する。このとき、回路配線３ｃとなる印刷導体や電源電流入力配線となる印刷導体を第二の凹部２ｂ側の絶縁基板５ｂ上に形成する。また、貫通導体形成用の貫通孔への金属ペーストの充填は、スクリーン印刷法で行なわずに圧入してもよい。この金属ペーストは、ＷやＭｏ（モリブデン）を主成分とする金属粉末に適当なバインダ、溶剤および可塑剤を添加し、これらの混合物を混練して作製される。
【００２９】
［３］セラミックグリーンシートを積層してセラミックグリーンシート積層体を作製する。
【００３０】
［４］このセラミックグリーンシート積層体を個々の回路基板３となる個々の積層体に切断分離する。このとき、積層体の側面および絶縁基板５ｂの壁部材５ｃに対向する第２の凹部の側面に接する端面に、金属ペーストを被着する。この場合、スクリーン印刷法を用いて個々の回路基板３となる積層体に印刷することができる。そして、これらを例えば還元雰囲気中、約１６００℃の温度で２時間焼成して各導体層を有する焼結体を得る。
【００３１】
［５］導体層を保護して酸化防止するとともにロウ付けを容易にするための金属メッキ層を各導体層の表面に被着する。金属メッキ層としては、厚さが０．５〜９μｍのＮｉメッキ層や厚さが０．５〜５μｍのＡｕメッキ層などである。
【００３２】
上記工程［５］により、Ａｕメッキ層が回路配線３ａおよび線路導体５ａの露出表面に被着されるので、線路導体５ａの抵抗値を小さくすることができ、よって高周波信号の挿入損失を小さくすることができる。
【００３３】
［６］回路基板３を基体１の壁４の貫通孔４ａに挿通し、回路基板３の上面にロウ材や接着剤で固定された壁部材５ｃの上面および側面をＡｇロウにより貫通孔４ａに接合する。このとき、壁部材５ｃに対向する第二の凹部２ｂの側面に、絶縁基板５ｂの端面をＡｇロウ等のロウ材６により接合する。
【００３４】
本発明の基体１は、Ｆｅ−Ｎｉ−Ｃｏ合金、Ｆｅ−Ｎｉ合金、Ｃｕ−Ｗ合金等の金属からなる。また、壁部材５ｃは、絶縁基板５ｂと同じ酸化アルミニウム質焼結体等からなるのがよく、絶縁基板５ｂとの熱膨張係数差がなく好ましい。絶縁基板５ｂが樹脂やガラスセラミックスからなる場合、壁部材５ｃも同様の樹脂やガラスセラミックスからなるのがよい。さらに、壁部材５ｃは絶縁基板５ｂと同じ材料から成っていなくてもよく、例えば、絶縁基板５ｂと基体１との中間の熱膨張係数を有する誘電体から成っていてもよい。
【００３５】
本発明において、第一の凹部２ａおよび第二の凹部２ｂの隣接したそれぞれの側面は、図１のように互いに略平行であってもよいし傾斜していてもよい。
【００３６】
また、配線導体３ａを含む回路配線３ｃは、絶縁基板５ｂの上面以外の部位、例えば下面や内部に形成されていてもよい。また、回路基板３は、その底面の略全面が第一の凹部２ａおよび第二の凹部２ｂの底面に接しておらず、支持部材等を介して載置されていてもよい。即ち、回路基板３はその大部分が宙に浮いた状態であってもよい。
【００３７】
さらに、壁部材５ｃは、回路基板３と貫通孔４ａの内面との間を気密に塞いでいればよい。例えば回路基板３が貫通孔４ａの底面に接しており回路基板３の幅が貫通孔４ａの幅と同じであれば、回路基板３の上方の貫通孔４ａの隙間を塞ぐように壁部材５ｃが設けられる。回路基板３が貫通孔４ａの底面に接しており回路基板３の幅が貫通孔４ａの幅よりも小さければ、回路基板３の上方および側方の貫通孔４ａの隙間を塞ぐように壁部材５ｃが設けられる。回路基板３が貫通孔４ａで宙に浮いている場合、回路基板３の上方、下方および側方の貫通孔４ａの隙間を塞ぐように壁部材５ｃが設けられる。また、壁部材５ｃの厚さは貫通孔４ａの軸方向の長さと略同じか短くてもよいし、壁部材５ｃは貫通孔４ａ内において第一の凹部２ａ側か第二の凹部２ｂ側のいずれかに近い位置に設けられていてもよい。
【００３８】
【実施例】
本発明の半導体素子収納用パッケージおよび半導体装置の実施例を以下に説明する。
【００３９】
図１の本発明の半導体パッケージおよび半導体装置を以下のように構成した。Ｆｅ−Ｎｉ−Ｃｏ合金からなる基体１を、ＭＩＭ（Ｍｅｔａｌ Ｉｎｊｅｃｔｉｏｎ Ｍｏｌｄ）法により作製し、第一および第二の凹部２ａ，２ｂと壁４を有する縦１２ｍｍ×横２４ｍｍ×高さ８ｍｍの基体１を得た。基体１の底部、壁４および側壁の厚さをそれぞれ１ｍｍとし、壁４の下端部に幅が６ｍｍで高さが３ｍｍの貫通孔４ａを設けた。
【００４０】
また回路基板３を上述したセラミック多層技術により作製した。さらに、回路基板３の各導体層の表面に厚さ２μｍのＮｉメッキ層および厚さ１μｍのＡｕメッキ層を順次被着させた。
【００４１】
このとき、第二の凹部２ｂの貫通孔４ａが形成された側面とこれに対向する側面との間隔Ｂ２を５，８，１１ｍｍとし、第一の凹部２ａの貫通孔４ａが形成された側面とこれに対向する側面との間隔Ｂ１を、Ｂ２が５ｍｍでは４，５，６，７．５，１０，１２．５，１４ｍｍとし、Ｂ２が８ｍｍでは９，１０，１１，１２，１４，１６，２０，２１ｍｍとし、Ｂ２が１１ｍｍでは１０，１３，１５，２０，２２，２５，２７．５，２９ｍｍとした。回路基板３の壁４に直交する方向の長さについても上記と同様にし、回路基板３をそれぞれの場合に１０個ずつ作製して、回路基板３上にＡｇロウで接合した壁部材５ｃを貫通孔４ａにＡｇロウを用いて嵌着し接合するとともに、回路基板３の端面を第二の凹部２ｂの側面にＡｇロウのロウ材６でロウ付けした。
【００４２】
次に、半導体素子ＡとしてＦＥＴを回路基板３のＷから成る搭載部にＡｇロウで接合し搭載したサンプルＡ１を用意し、このサンプルＡ１を作動させた場合の半導体素子Ａの温度上昇による誤動作の有無を評価した。入力する直流の電源電流の大きさを１０Ａ（アンペア）、高周波信号の周波数を１０ＧＨｚとし、評価はＦＥＴを２４０時間作動させた時の動作不良（波形の乱れなど）の発生の有無を評価することで行った。
【００４３】
また、比較例として、回路基板３の端面を第二の凹部２ｂの側面にロウ付けしていないサンプルＡ２を上記の各条件について１０個ずつ作製して、同様に誤動作の有無を評価した。それらの結果を表１に示す。
【００４４】
【表１】
表１より、サンプルＡ１において、間隔Ｂ２が間隔Ｂ１の２／３を超える場合、回路基板の第二の凹部２ｂ側で多く発生した熱が第一の凹部２ａ側に少なからず導かれてしまい、半導体素子Ａの温度が上昇して動作不良が発生することが判明した。また、間隔Ｂ２が間隔Ｂ１の２／５未満の場合にも、第二の凹部２ｂ側で多く発生した熱が第一の凹部２ａ側に影響を与えて、半導体素子Ａの温度が上昇して動作不良が発生することが判明した。
【００４６】
さらに、回路基板３の端面をロウ付けしていないサンプルＡ２では、誤作動の発生率が高くなることが判明した。
【００４７】
なお、本発明は上記実施の形態および実施例に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更を行うことは何等支障ない。
【００４８】
【発明の効果】
本発明の半導体素子収納用パッケージは、上面に側面同士を対向させて略直方体状で同じ深さの第一および第二の凹部が隣接して形成された金属製の基体と、第一および第二の凹部の隣接した側面間に断面形状が略四角形で底面を第一および第二の凹部の底面と同一面として形成された貫通孔と、第一の凹部から貫通孔を通して第二の凹部にわたってこれらの底面上に載置され、第一の凹部内に位置する上面に導体層から成る半導体素子の搭載部が設けられているとともに第二の凹部内に位置する部位から搭載部にかけて配線導体が形成されている回路基板と、貫通孔を塞ぐように回路基板と貫通孔の内面との間に設けられた誘電体から成る壁部材とを具備し、回路基板は、第二の凹部側の端面が第二の凹部の貫通孔が形成された側面に対向する側面にロウ付けされており、第二の凹部は、貫通孔が形成された側面とこれに対向する側面との間隔が第一の凹部の貫通孔が形成された側面とこれに対向する側面との間隔の２／５〜２／３であることにより、回路基板の配線導体において発生した熱が第一の凹部の半導体素子側よりもロウ付けされた回路基板の端面から基体側へ伝わり易くなるため、半導体素子の加熱が抑制されて半導体素子に誤作動が発生するのを抑えることができる。
【００４９】
また、従来の別体の入出力端子が不要となるため、入出力端子と回路基板とを接続するワイヤがなくなってワイヤで発生していたインダクタンスを解消することができ、またワイヤボンディングに必要なスペースを省くことができるため、第二の凹部の壁に直交する方向の長さを短くすることができる。その結果、ワイヤによる電磁波の発生がないため第二の凹部内で電磁波の共振が発生するのを抑えることができ、たとえ共振が発生してもその共振点を高くすることができる。
【００５０】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、搭載部に搭載されるとともに配線導体に電気的に接続された半導体素子と、基体の上面の第一および第二の凹部の周囲に接合された蓋体とを具備したことにより、高周波信号増幅用等の半導体素子の熱による誤作動が抑制され、また電磁波の共振が発生するのを抑えられ、さらに共振が発生してもその共振点を高くすることができる信頼性の高い高性能のものとなる。
【図面の簡単な説明】
【図１】（ａ）は本発明の半導体素子収納用パッケージについて実施の形態の一例を示す平面図、（ｂ）は（ａ）の半導体素子収納用パッケージの断面図である。
【図２】（ａ）は従来の半導体素子収納用パッケージの一例を示す平面図、（ｂ）は（ａ）の半導体素子収納用パッケージの断面図である。
【図３】従来の入出力端子と回路基板とを一体化させた半導体素子収納用パッケージの一例を示す断面図である。
【符号の説明】
１：基体
１ａ：載置部
２ａ：第一の凹部
２ｂ：第二の凹部
３：回路基板
４：壁
４ａ：貫通孔
５ａ：線路導体
５ｂ：絶縁基板
５ｃ：壁部材
６：ロウ材
Ａ：半導体素子
Claims (2)
- 上面に側面同士を対向させて略直方体状で同じ深さの第一および第二の凹部が隣接して形成された金属製の基体と、前記第一および第二の凹部の隣接した側面間に断面形状が略四角形で底面を前記第一および第二の凹部の底面と同一面として形成された貫通孔と、前記第一の凹部から前記貫通孔を通して前記第二の凹部にわたってこれらの底面上に載置され、前記第一の凹部内に位置する上面に導体層から成る半導体素子の搭載部が設けられているとともに前記第二の凹部内に位置する部位から前記搭載部にかけて配線導体が形成されている回路基板と、前記貫通孔を塞ぐように前記回路基板と前記貫通孔の内面との間に設けられた誘電体から成る壁部材とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、前記第二の凹部側の端面が前記第二の凹部の前記貫通孔が形成された側面に対向する側面にロウ付けされており、前記第二の凹部は、前記貫通孔が形成された側面とこれに対向する側面との間隔が前記第一の凹部の前記貫通孔が形成された側面とこれに対向する側面との間隔の２／５〜２／３であることを特徴とする半導体素子収納用パッケージ。
- 請求項１記載の半導体素子収納用パッケージと、前記搭載部に搭載されるとともに前記配線導体に電気的に接続された半導体素子と、前記基体の上面の前記第一および第二の凹部の周囲に接合された蓋体とを具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002185067A JP2004031595A (ja) | 2002-06-25 | 2002-06-25 | 半導体素子収納用パッケージおよび半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002185067A JP2004031595A (ja) | 2002-06-25 | 2002-06-25 | 半導体素子収納用パッケージおよび半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031595A true JP2004031595A (ja) | 2004-01-29 |
Family
ID=31180819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002185067A Pending JP2004031595A (ja) | 2002-06-25 | 2002-06-25 | 半導体素子収納用パッケージおよび半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004031595A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008849A (ja) * | 2011-06-24 | 2013-01-10 | Denso Corp | 電子装置 |
| US11973312B2 (en) | 2019-07-02 | 2024-04-30 | Mitsubishi Electric Corporation | Semiconductor laser device |
-
2002
- 2002-06-25 JP JP2002185067A patent/JP2004031595A/ja active Pending
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