JP2004022701A - 半導体装置 - Google Patents
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Abstract
【課題】従来での半導体装置では、電流駆動型の半導体素子であったため駆動調整が困難であり、また、半導体市場では電圧駆動型の半導体素子に需要があるという問題があった。
【解決手段】本発明の半導体装置では、可変電位絶縁電極5とゲート領域9とをAl層16を介して同電位に保ち、主に、電圧駆動型の半導体素子として用いることに特徴を有する。つまり、可変電位絶縁電極5にゲート電極Gを介して電圧を可変とすることで、チャネル領域8に反転層を形成しON動作を成す。そして、ゲート領域9からは自由キャリア(正孔)を注入し、ドレイン領域3での電導度変調をもたらすことで、寄生抵抗を低減し、ON時での低抵抗を実現している。
【選択図】 図2
【解決手段】本発明の半導体装置では、可変電位絶縁電極5とゲート領域9とをAl層16を介して同電位に保ち、主に、電圧駆動型の半導体素子として用いることに特徴を有する。つまり、可変電位絶縁電極5にゲート電極Gを介して電圧を可変とすることで、チャネル領域8に反転層を形成しON動作を成す。そして、ゲート領域9からは自由キャリア(正孔)を注入し、ドレイン領域3での電導度変調をもたらすことで、寄生抵抗を低減し、ON時での低抵抗を実現している。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明の半導体装置は、低ON抵抗および突入電流保護機能を備えた主に電圧駆動より成る素子である。
【0002】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平06−252408号公報に示す構造が知られている。
【0003】
図3(A)は従来の半導体素子の構造を示す斜視図であり、図3(B)は従来の半導体素子の構造を示す平面図である。図3(A)に示す如く、N+型の半導体基板51上にはN−型のエピタキシャル層52が堆積されている。このエピタキシャル層52には、表面から等間隔をなして互いに平行に複数のトレンチ57が形成されている。そして、基板51はドレイン取り出し領域として用いられており、主に、エピタキシャル層52はドレイン領域53として用いられる。また、トレンチ57はエピタキシャル層52表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜56が形成されている。更に、トレンチ57には、P型不純物が注入された、例えば、多結晶シリコン(ポリシリコン)が堆積されている。そして、トレンチ57内のポリシリコンは、エピタキシャル層52表面で、例えば、アルミニウム(Al)を介してソース領域54と電気的に接続されている。そのことで、トレンチ57内のP型のポリシリコンは、ソース電極Sと同電位からなる固定電位絶縁電極55として用いられる。一方、複数のトレンチ57間に位置するエピタキシャル層52はチャネル領域58として用いられる。
【0004】
図3(A)および図3(B)に示す如く、ゲート領域59はソース領域54と離間され、且つ絶縁膜56に接するエピタキシャル層52に一定の間隔を置いて複数設けられている。そして、図3(B)に示す如く、固定電位絶縁電極55は櫛歯形状をしており、Y軸方向の固定電位絶縁電極55(以下軸部分と称する)を中心として左右のX軸方向に櫛歯が延在している。つまり、ゲート領域59は固定電位絶縁電極55の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜56と当接するように形成されている。
【0005】
次に、図4を参照として従来の半導体素子の断面構造およびその動作について説明する。図4(A)は図3(B)のX−X線方向での断面図であり、図4(B)は図3(B)のY−Y線方向での断面図である。
【0006】
図4(A)に示す如く、エピタキシャル層52の表面領域のなかでトレンチ57に囲まれた領域がチャネル領域58であり、矢印Hをチャネル厚み、矢印Lをチャネル長とする。また、ドレイン取り出し領域として用いるN+型の基板51の裏面には、例えば、Al層60がオーミックコンタクトしており、このAl層60を介してドレイン電極Dが形成されている。一方、エピタキシャル層52表面にはAl層61がソース領域54と固定電位絶縁電極55にオーミックコンタクトし、固定電位絶縁電極55の電位はソース電極Sの電位と固定されている。
【0007】
図4(B)に示す如く、ゲート領域59上を含めエピタキシャル層52表面にはシリコン酸化膜62が堆積されている。そして、ゲート領域59上には、シリコン酸化膜62に設けられたコンタクトホールを介して、例えば、Alから成るゲート電極Gが形成されている。尚、図中の破線は固定電位絶縁電極55の存在を示している。
【0008】
次に、従来の半導体素子の動作原理を説明する。
【0009】
先ず、半導体素子のOFF状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるN+型の基板51、N−型のエピタキシャル層52から成るドレイン領域53、エピタキシャル層52の表面領域で複数のトレンチ57間に位置するN−型のチャネル領域58およびN−型のチャネル領域58表面に形成されたソース領域54とから構成される。つまり、全ての領域がN型領域から構成されており、一見、ドレイン電極Dに正の電圧を印加し、ソース電極Sを接地した状態で動作するとOFF状態を成すことができないようにみられる。
【0010】
しかしながら、上述の如く、ソース領域54及びチャネル領域58から成るN型領域と固定電位絶縁電極55であるP型領域とはAl層61を介して接続され、同電位となっている。そのため、固定電位絶縁電極55周辺のチャネル領域58では、P+型のポリシリコンとN−型のエピタキシャル層52との仕事関数差により、固定電位絶縁電極55を囲むように空乏層が広がる。つまり、固定電位絶縁電極55を形成するトレンチ57間の幅、つまり、チャネル幅Hを調整することで、両側の固定電位絶縁電極55から延びる空乏層によりチャネル領域58は埋め尽くされることとなる。この空乏層で埋め尽くされたチャネル領域58は、擬似的なP型領域となっている。
【0011】
この構造により、N−型のドレイン領域53とN+型のソース領域54とを擬似的なP型領域であるチャネル領域58をもってPN接合分離構造を形成することとなる。つまり、従来の半導体素子は、チャネル領域58に擬似的なP型領域を形成することで、初めから遮断状態(OFF状態)となっている。
【0012】
次に、半導体素子のOFF時からON時へと転じる状態について説明する。先ず、ゲート電極Gに接地状態から正の電圧を印加する。このとき、ゲート領域59からは自由キャリア(正孔)が導入されるが、上述の如く、自由キャリア(正孔)はイオン化アクセプタにひかれて絶縁膜56界面に流れ込む。そして、チャネル領域58の絶縁膜56界面に自由キャリア(正孔)が充填されることで、P+型のポリシリコン領域内のイオン化アクセプタと自由キャリア(正孔)のみで対となり電界を形成する。そのことで、チャネル領域58での絶縁膜6と最も遠い領域、つまり、チャネル領域8中央領域から、自由キャリア(電子)が存在するようになり、中性領域が出現する。その結果、チャネル領域58の空乏層が減退し、中央領域からチャネルが開き、ソース領域54からドレイン領域53へ自由キャリア(電子)が移動し、主電流が流れる。
【0013】
つまり、自由キャリア(正孔)は、トレンチ57壁面を通路として瞬時に行き渡り、固定電位絶縁電極55からチャネル領域58へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Gが所定値以上の電圧が印加されると、ゲート領域59とチャネル領域58ならびにドレイン領域53の形成するPN接合が順バイアスとなる。そして、自由キャリア(正孔)がチャネル領域58ならびにドレイン領域53に直接注入される。その結果、チャネル領域58ならびにドレイン領域53に自由キャリア(正孔)が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【0014】
最後に、半導体素子のON時からOFF時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Gの電位を接地状態(0V)、もしくは負電位にする。すると伝導度変調によりドレイン領域53およびチャネル領域58に大量に存在していた自由キャリア(正孔)は消滅するか、もしくはゲート領域59を通して素子外に排除される。そのことで、再びチャネル領域58は空乏層で満たされ、再び擬似的なP型領域となり、耐圧を維持し、主電流は止まる。
【0015】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、ゲート領域59から自由キャリア(正孔)を流入および流出を行うことで従来の半導体装置を動作させており、電流駆動型の半導体装置であった。しかしながら、電流駆動型の半導体装置の場合、駆動回路部での電力損失が大きい等の問題により駆動が困難であるため、今日の半導体市場では、MOSFET(Metal Oxide Semiconductor Filed Effect Transister)等の電圧駆動型の半導体装置が求められていた。そのため、従来での半導体装置は低電圧駆動、低ON抵抗等のメリットはあるが、電流駆動であるため、顧客の要請を満足し難いという問題があった。
【0016】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、前記トレンチの内壁には絶縁膜を有し、且つ前記トレンチ内を充填する逆導電型の半導体材料から成る可変電位絶縁電極と、前記一主表面の前記トレンチ間に位置する一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、前記半導体基体には前記トレンチ間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記チャネル領域は逆導電型の拡散領域から成り、且つ前記ゲート領域と前記可変電位絶縁電極とは同電位に保たれることを特徴とする。
【0017】
本発明の半導体装置は、好適には、前記可変電位絶縁電極に印加される電圧は前記ゲート領域と前記ドレイン領域とによる順方向電圧により最大電圧が制御されることを特徴とする。
【0018】
更に、本発明の半導体装置は、好適には、前記トレンチ間の前記一主表面には第2の逆導電型の拡散領域が形成されており、前記ソース領域と前記第2の逆導電型の拡散領域は同電位に保たれることを特徴とする。
【0019】
更に、本発明の半導体装置は、好適には、前記可変電位絶縁電極周囲に形成される前記絶縁膜と隣接する前記チャネル領域には一導電型の反転層が形成されることを特徴とする。
【0020】
【発明の実施の形態】
以下に、本発明の半導体装置について、図1および図2を参照にして詳細に説明する。
【0021】
図1(A)は本発明の半導体素子の構造を示す斜視図であり、図1(B)は本発明の半導体素子の構造を示す上面図である。図1(A)に示す如く、N+型の半導体基板1上にはN−型のエピタキシャル層2が堆積されている。このエピタキシャル層2には、表面から等間隔をなして互いに平行に複数のトレンチ7が形成されている。そして、基板1はドレイン取り出し領域として用いられており、主に、エピタキシャル層2はドレイン領域3として用いられる。また、トレンチ7はエピタキシャル層2表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜6が形成されている。更に、トレンチ7には、P型不純物が注入された、例えば、多結晶シリコン(ポリシリコン)が堆積されている。そして、詳細は後述するが、トレンチ7内のポリシリコンは、エピタキシャル層2表面で、例えば、アルミニウム(Al)を介してゲート領域9と電気的に接続されている。そのことで、トレンチ7内のP型のポリシリコンは、ゲート電極Gにより電圧が変化する可変電位絶縁電極5として用いられる。一方、複数のトレンチ7間に位置するエピタキシャル層2はチャネル領域8として用いられる。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板1およびエピタキシャル層2とにより構成する。
【0022】
そして、本実施の形態では、チャネル領域8はP型の不純物をイオン注入し拡散して形成されている。そして、チャネル領域8の一部にはN型の不純物をイオン注入し拡散して成るソース領域4が重畳して形成されている。つまり、チャネル領域8の表面にはソース領域4となるN型の拡散領域とチャネル領域8を形成するP型の拡散領域が露出している。そして、図1(A)に示す如く、チャネル領域として用いるP−型の拡散領域をバックゲート領域としても用い、ソース領域4とチャネル領域8とを同電位に保っている。そのことで、ドレイン領域3であるN−型のエピタキシャル層2、チャネル領域8であるP−型の拡散領域およびソース領域4であるN+拡散領域とで形成される寄生NPNトランジスタによる寄生効果を防止している。尚、ソース領域4とP型の拡散領域との配置関係は本実施の形態に限定する必要はない。つまり、ソース領域4とP型の拡散領域とがAl層15(図2参照)を介して接地している構造であれば、寄生効果を抑制でき問題はない。
【0023】
また、図1(A)および図1(B)に示す如く、ゲート領域9はソース領域4と離間され、且つ絶縁膜6に接するエピタキシャル層2に一定の間隔を置いて複数設けられている。そして、図1(B)に示す如く、可変電位絶縁電極5は櫛歯形状をしており、Y軸方向の可変電位絶縁電極5(以下軸部分と称する)を中心として左右のX軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域9は可変電位絶縁電極5の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜6と隣接するように形成されている。言い換えると、可変電位絶縁電極5の軸部分は隣接する2つのゲート領域9から等距離にあり、軸部分の両側に所望の距離で離間してソース領域4を設けることとなる。
【0024】
次に、図2を参照として本発明の半導体素子の断面構造およびその動作について説明する。図2(A)は図1(B)のA−A線方向での断面図であり、図2(B)は図1(B)のB−B線方向での断面図であり、図2(C)は図1(B)のC−C線方向での断面図である。
【0025】
図2(A)に示す如く、エピタキシャル層2の表面領域のなかでトレンチ7に囲まれた領域で、且つP−型の拡散領域から成る領域がチャネル領域8である。そして、チャネル領域8に図示した矢印Hをチャネル厚み、矢印Lをチャネル長とする。また、ドレイン取り出し領域として用いるN+型の基板1の裏面には、例えば、Al層10がオーミックコンタクトしており、このAl層10を介してドレイン電極Dが形成されている。一方、エピタキシャル層2表面には絶縁層としてのシリコン酸化膜12が形成されている。そして、このシリコン酸化膜12に設けられたコンタクトホール13を介して、Al層11がソース領域4にオーミックコンタクトしている。尚、チャネル領域8に形成される反転層により電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する可変電位絶縁電極5の形状、ソース領域4の形状などは任意である。
【0026】
図2(B)に示す如く、ゲート領域9上を含めエピタキシャル層2表面にはシリコン酸化膜12が堆積されている。そして、ゲート領域9においてもシリコン酸化膜12上にAl層16が形成されており、シリコン酸化膜12に設けられたコンタクトホール14を介してゲート電極Gが形成されている。一方、上述したように、ソース領域4近傍にはチャネル領域8を形成するP−型の拡散領域が露出している。このP−型の拡散領域上のシリコン酸化膜12にもコンタクトホール15が形成されている。そして、本実施の形態では、Al層11はコンタクトホール15を介してP−型の拡散領域ともオーミックコンタクトしており、ソース領域4とチャネル領域8とは同電位に保たれている。尚、図中の破線は可変電位絶縁電極5の存在を示している。そして、図示の如く、断面図および平面図における絶縁膜6の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【0027】
図2(C)に示す如く、ゲート領域9上を含めエピタキシャル層2表面にはシリコン酸化膜12が堆積されている。そして、この断面でのシリコン酸化膜12にはゲート領域9上に形成されるコンタクトホール14および可変電位絶縁電極5上に形成されるコンタクトホール17が存在する。つまり、図1(B)に示す如く、ゲート領域9はY軸方向に延在して形成されるが、Al層16も同様にゲート領域9と平行して形成される。そして、Al層16はコンタクトホール14、17を介して可変電位絶縁電極5およびゲート領域9とオーミックコンタクトしており、可変電位絶縁電極5およびゲート領域9とは同電位に保たれている。
【0028】
本実施の形態では、図2(A)から図2(C)に説明したように、エピタキシャル層2表面には、シリコン酸化膜12を介してソース領域4とほぼ平行して配置されるAl層11およびゲート領域9とほぼ平行して配置されるAl層16とが形成されている。尚、詳細は動作原理で後述するが、本発明の半導体装置では、Al層10を介したドレイン端子、Al層11を介したソース端子およびAl層16を介したゲート端子が外部端子として成る。
【0029】
次に、本発明の半導体素子の動作原理を説明する。
【0030】
先ず、半導体素子のOFF状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるN+型の基板1、N−型のエピタキシャル層2から成るドレイン領域3、複数のトレンチ7間に位置するP−型の拡散領域から成るチャネル領域8、エピタキシャル層2の表面領域で複数のトレンチ7間に位置するN+型の拡散領域から成るソース領域4とから構成される。つまり、この構造により、N−型のドレイン領域3とP−型のチャネル領域8とによるPN接合分離構造により、遮断状態(OFF状態)を成している。また、半導体素子がOFF時ではドレイン電極Dには正の電圧が印加され、ソース電極Sおよびゲート電極Gが接地されている。このとき、P型領域であるチャネル領域8とN型領域であるドレイン領域3との境界面からは、逆バイアスが印加されることで紙面上下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体素子の耐圧特性を左右する。この構造は、一般のMOSFETと同様の構造である。
【0031】
次に、半導体素子のOFF時からON時へと転じる状態について説明する。先ず、ゲート電極Gに接地状態から正の電圧を印加する。このとき、図2(C)に示したように、Al層16はコンタクトホール14、17を介して可変電位絶縁電極5およびゲート領域9とオーミックコンタクトしている。そのため、可変電位絶縁電極5にはゲート電極Gを介して電圧が印加される。そして、P−型の拡散領域から成るチャネル領域8では絶縁膜6を絶縁層として用い、可変電位絶縁電極5と隣接するチャネル領域8に反転層を形成する。そのことで、ドレイン領域3とソース領域4とはチャネル領域8の反転層を介して導通し、ソース領域4からドレイン領域3へ自由キャリア(電子)が移動し、主電流が流れる。
【0032】
そして、本発明の半導体素子では、上述したON時の動作と併せて、ゲート電極Gに接地状態から正の電圧を印加し、更に、ゲート電極Gに所定値以上の電圧を印加することで、ゲート領域9からは自由キャリア(正孔)が導入される。つまり、ゲート領域9とドレイン領域3とにより形成するPN接合が順方向バイアスとなる。そして、自由キャリア(正孔)がドレイン領域3に直接注入され、ドレイン領域3に自由キャリア(正孔)が多く分布することで伝導度変調が起こり、主電流は低いON抵抗で流れるようになる。詳細は後述するが、このON時の動作により、本発明の半導体素子では、主に電圧駆動であるが、電流駆動機能も合わせ持った素子であると言うことができる。
【0033】
最後に、半導体素子のON時からOFF時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Gの電位を接地状態(0V)、もしくは負電位にする。このとき、一般のMOSFETと同様に、チャネル領域8に形成された反転層は消滅し、再び、ドレイン領域3とチャネル領域8とによるPN接合分離構造により、遮断状態(OFF状態)となる。一方、ドレイン領域3では伝導度変調により大量に存在していた自由キャリア(正孔)は消滅するか、もしくはゲート領域9を通して素子外に排除される。
【0034】
本発明では、上述した構造を有することで、ON時での抵抗が低抵抗であるという効果、ゲート領域とソース領域との間にPN接合を形成することより突入電流保護機能を有するという効果を得ることができる。
【0035】
第1に、本発明のON時での抵抗が低抵抗であるという効果について説明する。図2(B)に示す如く、本発明の半導体装置では、P型のチャネル領域8の絶縁膜6と隣接する面に反転層を形成することで、ソース領域4とドレイン領域3とを導通することでON時の動作を成す。そして、主電流は自由キャリア(電子)が反転層を介してソース領域4からドレイン領域3へ移動することで発生する。このとき、一般のトレンチゲート型のMOSFETではトレンチ領域下部に位置するドレイン領域、つまり、ドリフト領域での寄生抵抗によりON時での抵抗が一定値以下に下がらない構造であった。
【0036】
しかしながら、本発明の半導体装置では、上述したように、ゲート電極Gに所定値以上の電圧を印加することで、ゲート領域9からは自由キャリア(正孔)が導入される。そして、ゲート領域9とドレイン領域3とにより形成するPN接合が順方向バイアスとなり、自由キャリア(正孔)がドレイン領域3に直接注入される。そのことで、ドリフト領域であるドレイン領域3に自由キャリア(正孔)が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。つまり、本発明では、チャネル領域8に形成される反転層でのON時での寄生抵抗は通常のMOSFETと同様に発生するが、最も寄生抵抗に起因するドリフト領域での寄生抵抗の低減を実現することができる。その結果、本発明では、主に電圧駆動であるが、電流駆動の特性を併せもつことで、ON時での抵抗が低抵抗であるという効果を実現できる。
【0037】
第2に、本発明のゲート領域とソース領域との間にPN接合を形成することより突入電流保護機能を有するという効果を説明する。先ず、通常のMOSFETのように電圧駆動型の半導体素子では、ゲート−ソース間に印加する電圧に応じて主電流を調整している。そして、ゲート−ソース間に過剰な電圧が印加されることにより、突入電流が発生し半導体デバイスを破壊してしまう問題がある。そのため、通常のMOSFET等の半導体素子では、ヒューズ等の保護回路と併用することで、突入電流に対して対処している。
【0038】
しかしながら、本発明の半導体素子では、上述したように、Al層16を介して可変電位絶縁電極5およびゲート領域9とオーミックコンタクトし、可変電位絶縁電極5はゲート電極Gに印加される電圧により電圧が変動する。図2(C)に示すように、ゲート領域9とドレイン領域3とで形成されるPN接合領域と絶縁膜6を介して可変電位絶縁電極5とゲート領域9とが対峙する領域とは並列回路を成している。つまり、可変電位絶縁電極5には、ある一定値まではゲート電極Gに印加される電圧により電圧が印加されるが、PN接合での順方向バイアス値以上では、その値以上の電圧は印加されないこととなる。そのことで、可変電位絶縁電極5には一定電圧以上の電圧は印加されず、チャネル領域8に形成される反転層幅にも一定の制限がかかる。その結果、反転層を介してソース領域4とドレイン領域3とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【0039】
尚、主電流は絶縁膜6の膜厚、チャネル領域8でのチャネル長L、つまり、反転層の長さ等によっても調整することができ、必要用途に応じて任意の設計変更により対処することができる。
【0040】
更に、第3に、本発明の半導体装置では、バックゲート領域を形成するP−型の拡散領域を図1(B)でのX軸方向に形成することにも特徴を有する。本実施の形態では、例えば、トレンチ7間の幅はそれぞれ0.8〜1.2μm程度の幅で形成されている。上述したように、バックゲート電極をとることでチャネル領域8での寄生NPNトランジスタの動作を抑制している。ここで、バックゲート領域を、例えば、図1(B)でのY軸方向のソース領域4形成領域に形成した場合を考える。この場合、例えば、トレンチ7間の0.8〜1.2μm程度の幅にソース領域4のコンタクトホール13およびバックゲート領域のコンタクトホール15をシリコン酸化膜12に形成しなければならない。そのため、コンタクトホール形成作業は大変困難な作業となる。また、0.8〜1.2μm程度の幅にソース領域4およびバックゲート領域を形成することも大変困難な作業である。
【0041】
しかしながら、本発明の半導体素子では、上述したように、ソース領域4およびバックゲート領域を、図1(B)でのX軸方向にそれぞれ0.8〜1.2μm程度の幅を利用して形成している。そのことで、トレンチ7間の0.8〜1.2μm程度の幅にソース領域4およびバックゲート領域を形成する作業の容易性を実現できる。また、コンタクトホール13、15を形成する作業の容易性およびコンタクト合わせの容易性を実現できる。そして、図2(B)に示す如く、本実施の形態ではAl層11がソース領域4およびバックゲート領域と接続し、それぞれ同電位に保たれている。
【0042】
尚、本実施の形態では、チャネル領域8とバックゲート領域とを同じP−型の拡散領域により形成しているが、特に限定する必要は無い。つまり、それぞれ別に形成したP型の拡散領域により形成した場合でも、それぞれの拡散領域が連結していれば同様な効果を得ることができる。また、本実施の形態では、特許請求の範囲に記載した一導電型をN型、逆導電型をP型として説明したが、逆に、一導電型をP型、逆導電型をN型としても同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0043】
【発明の効果】
上述したように、第1に、本発明の半導体装置では、可変電位絶縁電極およびゲート領域とは同一のAl層がオーミックコンタクトしていため、可変電位絶縁電極はゲート電極に印加される電圧により電圧が変動する。そして、可変電位絶縁電極周囲を覆う絶縁膜と隣接するチャネル領域に反転層を形成することで、ソース領域とドレイン領域とを導通させ、ON動作させる。このとき、ゲート領域から自由キャリア(正孔)をドリフト領域であるドレイン領域に注入し、ドレイン領域で電導度変調を起こすことに特徴を有する。そのことで、本発明では、ドレイン領域での寄生抵抗を大幅に抑制することができるので、半導体素子全体としてもON時での低抵抗動作を実現できる。
【0044】
第2に、本発明の半導体装置では、可変電位絶縁電極にはゲート電極に印加される電圧とは異なり、一定値以上の電圧は印加されないことに特徴を有する。つまり、ゲート領域とドレイン領域とで形成されるPN接合領域と絶縁膜を介して可変電位絶縁電極部とゲート領域が対峙する領域は並列回路を成している。そして、可変電位絶縁電極に印加される電圧はこのPN接合での順方向バイアスにより制御され、可変電位絶縁電極にはPN接合の順方向バイアス以上は印加されない構造となっている。そのことで、可変電位絶縁電極には一定電圧以上の電圧は印加されず、チャネル領域に形成される反転層幅にも一定の制限がかかる。その結果、反転層を介してソース領域とドレイン領域とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【0045】
第3に、本発明の半導体装置では、ソース領域およびバックゲート領域をそれぞれトレンチ間の幅を利用して形成していることに特徴を有する。そのことで、トレンチ間の幅にソース領域およびバックゲート領域を形成する作業の容易性およびコンタクトホールを形成する作業の容易性およびコンタクト合わせの容易性を実現できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を説明するための(A)斜視図、(B)平面図である。
【図2】本発明の半導体装置を説明するための(A)断面図、(B)断面図、(C)断面図である。
【図3】従来の半導体装置を説明するための(A)斜視図、(B)平面図である。
【図4】従来の半導体装置を説明するための(A)断面図、(B)断面図である。
【発明の属する技術分野】
本発明の半導体装置は、低ON抵抗および突入電流保護機能を備えた主に電圧駆動より成る素子である。
【0002】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平06−252408号公報に示す構造が知られている。
【0003】
図3(A)は従来の半導体素子の構造を示す斜視図であり、図3(B)は従来の半導体素子の構造を示す平面図である。図3(A)に示す如く、N+型の半導体基板51上にはN−型のエピタキシャル層52が堆積されている。このエピタキシャル層52には、表面から等間隔をなして互いに平行に複数のトレンチ57が形成されている。そして、基板51はドレイン取り出し領域として用いられており、主に、エピタキシャル層52はドレイン領域53として用いられる。また、トレンチ57はエピタキシャル層52表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜56が形成されている。更に、トレンチ57には、P型不純物が注入された、例えば、多結晶シリコン(ポリシリコン)が堆積されている。そして、トレンチ57内のポリシリコンは、エピタキシャル層52表面で、例えば、アルミニウム(Al)を介してソース領域54と電気的に接続されている。そのことで、トレンチ57内のP型のポリシリコンは、ソース電極Sと同電位からなる固定電位絶縁電極55として用いられる。一方、複数のトレンチ57間に位置するエピタキシャル層52はチャネル領域58として用いられる。
【0004】
図3(A)および図3(B)に示す如く、ゲート領域59はソース領域54と離間され、且つ絶縁膜56に接するエピタキシャル層52に一定の間隔を置いて複数設けられている。そして、図3(B)に示す如く、固定電位絶縁電極55は櫛歯形状をしており、Y軸方向の固定電位絶縁電極55(以下軸部分と称する)を中心として左右のX軸方向に櫛歯が延在している。つまり、ゲート領域59は固定電位絶縁電極55の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜56と当接するように形成されている。
【0005】
次に、図4を参照として従来の半導体素子の断面構造およびその動作について説明する。図4(A)は図3(B)のX−X線方向での断面図であり、図4(B)は図3(B)のY−Y線方向での断面図である。
【0006】
図4(A)に示す如く、エピタキシャル層52の表面領域のなかでトレンチ57に囲まれた領域がチャネル領域58であり、矢印Hをチャネル厚み、矢印Lをチャネル長とする。また、ドレイン取り出し領域として用いるN+型の基板51の裏面には、例えば、Al層60がオーミックコンタクトしており、このAl層60を介してドレイン電極Dが形成されている。一方、エピタキシャル層52表面にはAl層61がソース領域54と固定電位絶縁電極55にオーミックコンタクトし、固定電位絶縁電極55の電位はソース電極Sの電位と固定されている。
【0007】
図4(B)に示す如く、ゲート領域59上を含めエピタキシャル層52表面にはシリコン酸化膜62が堆積されている。そして、ゲート領域59上には、シリコン酸化膜62に設けられたコンタクトホールを介して、例えば、Alから成るゲート電極Gが形成されている。尚、図中の破線は固定電位絶縁電極55の存在を示している。
【0008】
次に、従来の半導体素子の動作原理を説明する。
【0009】
先ず、半導体素子のOFF状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるN+型の基板51、N−型のエピタキシャル層52から成るドレイン領域53、エピタキシャル層52の表面領域で複数のトレンチ57間に位置するN−型のチャネル領域58およびN−型のチャネル領域58表面に形成されたソース領域54とから構成される。つまり、全ての領域がN型領域から構成されており、一見、ドレイン電極Dに正の電圧を印加し、ソース電極Sを接地した状態で動作するとOFF状態を成すことができないようにみられる。
【0010】
しかしながら、上述の如く、ソース領域54及びチャネル領域58から成るN型領域と固定電位絶縁電極55であるP型領域とはAl層61を介して接続され、同電位となっている。そのため、固定電位絶縁電極55周辺のチャネル領域58では、P+型のポリシリコンとN−型のエピタキシャル層52との仕事関数差により、固定電位絶縁電極55を囲むように空乏層が広がる。つまり、固定電位絶縁電極55を形成するトレンチ57間の幅、つまり、チャネル幅Hを調整することで、両側の固定電位絶縁電極55から延びる空乏層によりチャネル領域58は埋め尽くされることとなる。この空乏層で埋め尽くされたチャネル領域58は、擬似的なP型領域となっている。
【0011】
この構造により、N−型のドレイン領域53とN+型のソース領域54とを擬似的なP型領域であるチャネル領域58をもってPN接合分離構造を形成することとなる。つまり、従来の半導体素子は、チャネル領域58に擬似的なP型領域を形成することで、初めから遮断状態(OFF状態)となっている。
【0012】
次に、半導体素子のOFF時からON時へと転じる状態について説明する。先ず、ゲート電極Gに接地状態から正の電圧を印加する。このとき、ゲート領域59からは自由キャリア(正孔)が導入されるが、上述の如く、自由キャリア(正孔)はイオン化アクセプタにひかれて絶縁膜56界面に流れ込む。そして、チャネル領域58の絶縁膜56界面に自由キャリア(正孔)が充填されることで、P+型のポリシリコン領域内のイオン化アクセプタと自由キャリア(正孔)のみで対となり電界を形成する。そのことで、チャネル領域58での絶縁膜6と最も遠い領域、つまり、チャネル領域8中央領域から、自由キャリア(電子)が存在するようになり、中性領域が出現する。その結果、チャネル領域58の空乏層が減退し、中央領域からチャネルが開き、ソース領域54からドレイン領域53へ自由キャリア(電子)が移動し、主電流が流れる。
【0013】
つまり、自由キャリア(正孔)は、トレンチ57壁面を通路として瞬時に行き渡り、固定電位絶縁電極55からチャネル領域58へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Gが所定値以上の電圧が印加されると、ゲート領域59とチャネル領域58ならびにドレイン領域53の形成するPN接合が順バイアスとなる。そして、自由キャリア(正孔)がチャネル領域58ならびにドレイン領域53に直接注入される。その結果、チャネル領域58ならびにドレイン領域53に自由キャリア(正孔)が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【0014】
最後に、半導体素子のON時からOFF時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Gの電位を接地状態(0V)、もしくは負電位にする。すると伝導度変調によりドレイン領域53およびチャネル領域58に大量に存在していた自由キャリア(正孔)は消滅するか、もしくはゲート領域59を通して素子外に排除される。そのことで、再びチャネル領域58は空乏層で満たされ、再び擬似的なP型領域となり、耐圧を維持し、主電流は止まる。
【0015】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、ゲート領域59から自由キャリア(正孔)を流入および流出を行うことで従来の半導体装置を動作させており、電流駆動型の半導体装置であった。しかしながら、電流駆動型の半導体装置の場合、駆動回路部での電力損失が大きい等の問題により駆動が困難であるため、今日の半導体市場では、MOSFET(Metal Oxide Semiconductor Filed Effect Transister)等の電圧駆動型の半導体装置が求められていた。そのため、従来での半導体装置は低電圧駆動、低ON抵抗等のメリットはあるが、電流駆動であるため、顧客の要請を満足し難いという問題があった。
【0016】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、前記トレンチの内壁には絶縁膜を有し、且つ前記トレンチ内を充填する逆導電型の半導体材料から成る可変電位絶縁電極と、前記一主表面の前記トレンチ間に位置する一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、前記半導体基体には前記トレンチ間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記チャネル領域は逆導電型の拡散領域から成り、且つ前記ゲート領域と前記可変電位絶縁電極とは同電位に保たれることを特徴とする。
【0017】
本発明の半導体装置は、好適には、前記可変電位絶縁電極に印加される電圧は前記ゲート領域と前記ドレイン領域とによる順方向電圧により最大電圧が制御されることを特徴とする。
【0018】
更に、本発明の半導体装置は、好適には、前記トレンチ間の前記一主表面には第2の逆導電型の拡散領域が形成されており、前記ソース領域と前記第2の逆導電型の拡散領域は同電位に保たれることを特徴とする。
【0019】
更に、本発明の半導体装置は、好適には、前記可変電位絶縁電極周囲に形成される前記絶縁膜と隣接する前記チャネル領域には一導電型の反転層が形成されることを特徴とする。
【0020】
【発明の実施の形態】
以下に、本発明の半導体装置について、図1および図2を参照にして詳細に説明する。
【0021】
図1(A)は本発明の半導体素子の構造を示す斜視図であり、図1(B)は本発明の半導体素子の構造を示す上面図である。図1(A)に示す如く、N+型の半導体基板1上にはN−型のエピタキシャル層2が堆積されている。このエピタキシャル層2には、表面から等間隔をなして互いに平行に複数のトレンチ7が形成されている。そして、基板1はドレイン取り出し領域として用いられており、主に、エピタキシャル層2はドレイン領域3として用いられる。また、トレンチ7はエピタキシャル層2表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜6が形成されている。更に、トレンチ7には、P型不純物が注入された、例えば、多結晶シリコン(ポリシリコン)が堆積されている。そして、詳細は後述するが、トレンチ7内のポリシリコンは、エピタキシャル層2表面で、例えば、アルミニウム(Al)を介してゲート領域9と電気的に接続されている。そのことで、トレンチ7内のP型のポリシリコンは、ゲート電極Gにより電圧が変化する可変電位絶縁電極5として用いられる。一方、複数のトレンチ7間に位置するエピタキシャル層2はチャネル領域8として用いられる。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板1およびエピタキシャル層2とにより構成する。
【0022】
そして、本実施の形態では、チャネル領域8はP型の不純物をイオン注入し拡散して形成されている。そして、チャネル領域8の一部にはN型の不純物をイオン注入し拡散して成るソース領域4が重畳して形成されている。つまり、チャネル領域8の表面にはソース領域4となるN型の拡散領域とチャネル領域8を形成するP型の拡散領域が露出している。そして、図1(A)に示す如く、チャネル領域として用いるP−型の拡散領域をバックゲート領域としても用い、ソース領域4とチャネル領域8とを同電位に保っている。そのことで、ドレイン領域3であるN−型のエピタキシャル層2、チャネル領域8であるP−型の拡散領域およびソース領域4であるN+拡散領域とで形成される寄生NPNトランジスタによる寄生効果を防止している。尚、ソース領域4とP型の拡散領域との配置関係は本実施の形態に限定する必要はない。つまり、ソース領域4とP型の拡散領域とがAl層15(図2参照)を介して接地している構造であれば、寄生効果を抑制でき問題はない。
【0023】
また、図1(A)および図1(B)に示す如く、ゲート領域9はソース領域4と離間され、且つ絶縁膜6に接するエピタキシャル層2に一定の間隔を置いて複数設けられている。そして、図1(B)に示す如く、可変電位絶縁電極5は櫛歯形状をしており、Y軸方向の可変電位絶縁電極5(以下軸部分と称する)を中心として左右のX軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域9は可変電位絶縁電極5の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜6と隣接するように形成されている。言い換えると、可変電位絶縁電極5の軸部分は隣接する2つのゲート領域9から等距離にあり、軸部分の両側に所望の距離で離間してソース領域4を設けることとなる。
【0024】
次に、図2を参照として本発明の半導体素子の断面構造およびその動作について説明する。図2(A)は図1(B)のA−A線方向での断面図であり、図2(B)は図1(B)のB−B線方向での断面図であり、図2(C)は図1(B)のC−C線方向での断面図である。
【0025】
図2(A)に示す如く、エピタキシャル層2の表面領域のなかでトレンチ7に囲まれた領域で、且つP−型の拡散領域から成る領域がチャネル領域8である。そして、チャネル領域8に図示した矢印Hをチャネル厚み、矢印Lをチャネル長とする。また、ドレイン取り出し領域として用いるN+型の基板1の裏面には、例えば、Al層10がオーミックコンタクトしており、このAl層10を介してドレイン電極Dが形成されている。一方、エピタキシャル層2表面には絶縁層としてのシリコン酸化膜12が形成されている。そして、このシリコン酸化膜12に設けられたコンタクトホール13を介して、Al層11がソース領域4にオーミックコンタクトしている。尚、チャネル領域8に形成される反転層により電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する可変電位絶縁電極5の形状、ソース領域4の形状などは任意である。
【0026】
図2(B)に示す如く、ゲート領域9上を含めエピタキシャル層2表面にはシリコン酸化膜12が堆積されている。そして、ゲート領域9においてもシリコン酸化膜12上にAl層16が形成されており、シリコン酸化膜12に設けられたコンタクトホール14を介してゲート電極Gが形成されている。一方、上述したように、ソース領域4近傍にはチャネル領域8を形成するP−型の拡散領域が露出している。このP−型の拡散領域上のシリコン酸化膜12にもコンタクトホール15が形成されている。そして、本実施の形態では、Al層11はコンタクトホール15を介してP−型の拡散領域ともオーミックコンタクトしており、ソース領域4とチャネル領域8とは同電位に保たれている。尚、図中の破線は可変電位絶縁電極5の存在を示している。そして、図示の如く、断面図および平面図における絶縁膜6の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【0027】
図2(C)に示す如く、ゲート領域9上を含めエピタキシャル層2表面にはシリコン酸化膜12が堆積されている。そして、この断面でのシリコン酸化膜12にはゲート領域9上に形成されるコンタクトホール14および可変電位絶縁電極5上に形成されるコンタクトホール17が存在する。つまり、図1(B)に示す如く、ゲート領域9はY軸方向に延在して形成されるが、Al層16も同様にゲート領域9と平行して形成される。そして、Al層16はコンタクトホール14、17を介して可変電位絶縁電極5およびゲート領域9とオーミックコンタクトしており、可変電位絶縁電極5およびゲート領域9とは同電位に保たれている。
【0028】
本実施の形態では、図2(A)から図2(C)に説明したように、エピタキシャル層2表面には、シリコン酸化膜12を介してソース領域4とほぼ平行して配置されるAl層11およびゲート領域9とほぼ平行して配置されるAl層16とが形成されている。尚、詳細は動作原理で後述するが、本発明の半導体装置では、Al層10を介したドレイン端子、Al層11を介したソース端子およびAl層16を介したゲート端子が外部端子として成る。
【0029】
次に、本発明の半導体素子の動作原理を説明する。
【0030】
先ず、半導体素子のOFF状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるN+型の基板1、N−型のエピタキシャル層2から成るドレイン領域3、複数のトレンチ7間に位置するP−型の拡散領域から成るチャネル領域8、エピタキシャル層2の表面領域で複数のトレンチ7間に位置するN+型の拡散領域から成るソース領域4とから構成される。つまり、この構造により、N−型のドレイン領域3とP−型のチャネル領域8とによるPN接合分離構造により、遮断状態(OFF状態)を成している。また、半導体素子がOFF時ではドレイン電極Dには正の電圧が印加され、ソース電極Sおよびゲート電極Gが接地されている。このとき、P型領域であるチャネル領域8とN型領域であるドレイン領域3との境界面からは、逆バイアスが印加されることで紙面上下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体素子の耐圧特性を左右する。この構造は、一般のMOSFETと同様の構造である。
【0031】
次に、半導体素子のOFF時からON時へと転じる状態について説明する。先ず、ゲート電極Gに接地状態から正の電圧を印加する。このとき、図2(C)に示したように、Al層16はコンタクトホール14、17を介して可変電位絶縁電極5およびゲート領域9とオーミックコンタクトしている。そのため、可変電位絶縁電極5にはゲート電極Gを介して電圧が印加される。そして、P−型の拡散領域から成るチャネル領域8では絶縁膜6を絶縁層として用い、可変電位絶縁電極5と隣接するチャネル領域8に反転層を形成する。そのことで、ドレイン領域3とソース領域4とはチャネル領域8の反転層を介して導通し、ソース領域4からドレイン領域3へ自由キャリア(電子)が移動し、主電流が流れる。
【0032】
そして、本発明の半導体素子では、上述したON時の動作と併せて、ゲート電極Gに接地状態から正の電圧を印加し、更に、ゲート電極Gに所定値以上の電圧を印加することで、ゲート領域9からは自由キャリア(正孔)が導入される。つまり、ゲート領域9とドレイン領域3とにより形成するPN接合が順方向バイアスとなる。そして、自由キャリア(正孔)がドレイン領域3に直接注入され、ドレイン領域3に自由キャリア(正孔)が多く分布することで伝導度変調が起こり、主電流は低いON抵抗で流れるようになる。詳細は後述するが、このON時の動作により、本発明の半導体素子では、主に電圧駆動であるが、電流駆動機能も合わせ持った素子であると言うことができる。
【0033】
最後に、半導体素子のON時からOFF時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Gの電位を接地状態(0V)、もしくは負電位にする。このとき、一般のMOSFETと同様に、チャネル領域8に形成された反転層は消滅し、再び、ドレイン領域3とチャネル領域8とによるPN接合分離構造により、遮断状態(OFF状態)となる。一方、ドレイン領域3では伝導度変調により大量に存在していた自由キャリア(正孔)は消滅するか、もしくはゲート領域9を通して素子外に排除される。
【0034】
本発明では、上述した構造を有することで、ON時での抵抗が低抵抗であるという効果、ゲート領域とソース領域との間にPN接合を形成することより突入電流保護機能を有するという効果を得ることができる。
【0035】
第1に、本発明のON時での抵抗が低抵抗であるという効果について説明する。図2(B)に示す如く、本発明の半導体装置では、P型のチャネル領域8の絶縁膜6と隣接する面に反転層を形成することで、ソース領域4とドレイン領域3とを導通することでON時の動作を成す。そして、主電流は自由キャリア(電子)が反転層を介してソース領域4からドレイン領域3へ移動することで発生する。このとき、一般のトレンチゲート型のMOSFETではトレンチ領域下部に位置するドレイン領域、つまり、ドリフト領域での寄生抵抗によりON時での抵抗が一定値以下に下がらない構造であった。
【0036】
しかしながら、本発明の半導体装置では、上述したように、ゲート電極Gに所定値以上の電圧を印加することで、ゲート領域9からは自由キャリア(正孔)が導入される。そして、ゲート領域9とドレイン領域3とにより形成するPN接合が順方向バイアスとなり、自由キャリア(正孔)がドレイン領域3に直接注入される。そのことで、ドリフト領域であるドレイン領域3に自由キャリア(正孔)が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。つまり、本発明では、チャネル領域8に形成される反転層でのON時での寄生抵抗は通常のMOSFETと同様に発生するが、最も寄生抵抗に起因するドリフト領域での寄生抵抗の低減を実現することができる。その結果、本発明では、主に電圧駆動であるが、電流駆動の特性を併せもつことで、ON時での抵抗が低抵抗であるという効果を実現できる。
【0037】
第2に、本発明のゲート領域とソース領域との間にPN接合を形成することより突入電流保護機能を有するという効果を説明する。先ず、通常のMOSFETのように電圧駆動型の半導体素子では、ゲート−ソース間に印加する電圧に応じて主電流を調整している。そして、ゲート−ソース間に過剰な電圧が印加されることにより、突入電流が発生し半導体デバイスを破壊してしまう問題がある。そのため、通常のMOSFET等の半導体素子では、ヒューズ等の保護回路と併用することで、突入電流に対して対処している。
【0038】
しかしながら、本発明の半導体素子では、上述したように、Al層16を介して可変電位絶縁電極5およびゲート領域9とオーミックコンタクトし、可変電位絶縁電極5はゲート電極Gに印加される電圧により電圧が変動する。図2(C)に示すように、ゲート領域9とドレイン領域3とで形成されるPN接合領域と絶縁膜6を介して可変電位絶縁電極5とゲート領域9とが対峙する領域とは並列回路を成している。つまり、可変電位絶縁電極5には、ある一定値まではゲート電極Gに印加される電圧により電圧が印加されるが、PN接合での順方向バイアス値以上では、その値以上の電圧は印加されないこととなる。そのことで、可変電位絶縁電極5には一定電圧以上の電圧は印加されず、チャネル領域8に形成される反転層幅にも一定の制限がかかる。その結果、反転層を介してソース領域4とドレイン領域3とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【0039】
尚、主電流は絶縁膜6の膜厚、チャネル領域8でのチャネル長L、つまり、反転層の長さ等によっても調整することができ、必要用途に応じて任意の設計変更により対処することができる。
【0040】
更に、第3に、本発明の半導体装置では、バックゲート領域を形成するP−型の拡散領域を図1(B)でのX軸方向に形成することにも特徴を有する。本実施の形態では、例えば、トレンチ7間の幅はそれぞれ0.8〜1.2μm程度の幅で形成されている。上述したように、バックゲート電極をとることでチャネル領域8での寄生NPNトランジスタの動作を抑制している。ここで、バックゲート領域を、例えば、図1(B)でのY軸方向のソース領域4形成領域に形成した場合を考える。この場合、例えば、トレンチ7間の0.8〜1.2μm程度の幅にソース領域4のコンタクトホール13およびバックゲート領域のコンタクトホール15をシリコン酸化膜12に形成しなければならない。そのため、コンタクトホール形成作業は大変困難な作業となる。また、0.8〜1.2μm程度の幅にソース領域4およびバックゲート領域を形成することも大変困難な作業である。
【0041】
しかしながら、本発明の半導体素子では、上述したように、ソース領域4およびバックゲート領域を、図1(B)でのX軸方向にそれぞれ0.8〜1.2μm程度の幅を利用して形成している。そのことで、トレンチ7間の0.8〜1.2μm程度の幅にソース領域4およびバックゲート領域を形成する作業の容易性を実現できる。また、コンタクトホール13、15を形成する作業の容易性およびコンタクト合わせの容易性を実現できる。そして、図2(B)に示す如く、本実施の形態ではAl層11がソース領域4およびバックゲート領域と接続し、それぞれ同電位に保たれている。
【0042】
尚、本実施の形態では、チャネル領域8とバックゲート領域とを同じP−型の拡散領域により形成しているが、特に限定する必要は無い。つまり、それぞれ別に形成したP型の拡散領域により形成した場合でも、それぞれの拡散領域が連結していれば同様な効果を得ることができる。また、本実施の形態では、特許請求の範囲に記載した一導電型をN型、逆導電型をP型として説明したが、逆に、一導電型をP型、逆導電型をN型としても同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0043】
【発明の効果】
上述したように、第1に、本発明の半導体装置では、可変電位絶縁電極およびゲート領域とは同一のAl層がオーミックコンタクトしていため、可変電位絶縁電極はゲート電極に印加される電圧により電圧が変動する。そして、可変電位絶縁電極周囲を覆う絶縁膜と隣接するチャネル領域に反転層を形成することで、ソース領域とドレイン領域とを導通させ、ON動作させる。このとき、ゲート領域から自由キャリア(正孔)をドリフト領域であるドレイン領域に注入し、ドレイン領域で電導度変調を起こすことに特徴を有する。そのことで、本発明では、ドレイン領域での寄生抵抗を大幅に抑制することができるので、半導体素子全体としてもON時での低抵抗動作を実現できる。
【0044】
第2に、本発明の半導体装置では、可変電位絶縁電極にはゲート電極に印加される電圧とは異なり、一定値以上の電圧は印加されないことに特徴を有する。つまり、ゲート領域とドレイン領域とで形成されるPN接合領域と絶縁膜を介して可変電位絶縁電極部とゲート領域が対峙する領域は並列回路を成している。そして、可変電位絶縁電極に印加される電圧はこのPN接合での順方向バイアスにより制御され、可変電位絶縁電極にはPN接合の順方向バイアス以上は印加されない構造となっている。そのことで、可変電位絶縁電極には一定電圧以上の電圧は印加されず、チャネル領域に形成される反転層幅にも一定の制限がかかる。その結果、反転層を介してソース領域とドレイン領域とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【0045】
第3に、本発明の半導体装置では、ソース領域およびバックゲート領域をそれぞれトレンチ間の幅を利用して形成していることに特徴を有する。そのことで、トレンチ間の幅にソース領域およびバックゲート領域を形成する作業の容易性およびコンタクトホールを形成する作業の容易性およびコンタクト合わせの容易性を実現できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を説明するための(A)斜視図、(B)平面図である。
【図2】本発明の半導体装置を説明するための(A)断面図、(B)断面図、(C)断面図である。
【図3】従来の半導体装置を説明するための(A)斜視図、(B)平面図である。
【図4】従来の半導体装置を説明するための(A)断面図、(B)断面図である。
Claims (7)
- ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、
前記トレンチの内壁には絶縁膜を有し、且つ前記トレンチ内を充填する逆導電型の半導体材料から成る可変電位絶縁電極と、
前記一主表面の前記トレンチ間に位置する一導電型のソース領域と、
前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、
前記半導体基体には前記トレンチ間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、
前記チャネル領域は逆導電型の拡散領域から成り、且つ前記ゲート領域と前記可変電位絶縁電極とは同電位に保たれることを特徴とする半導体装置。 - 前記可変電位絶縁電極に印加される電圧は前記ゲート領域と前記ドレイン領域とによる順方向電圧により最大電圧が制御されることを特徴とする請求項1記載の半導体装置。
- 前記ドレイン領域は伝導度変調することを特徴とする請求項2記載の半導体装置。
- 前記ゲート領域と前記可変電位絶縁電極とは前記一主表面上で金属材料を介して接続していることを特徴とする請求項1記載の半導体装置。
- 前記トレンチ間の前記一主表面には逆導電型の拡散領域が形成されており、前記ソース領域と前記逆導電型の拡散領域は金属材料を介して同電位に保たれることを特徴とする請求項1記載の半導体装置。
- 前記ソース領域は前記逆導電型の拡散領域表面に少なくとも一部を重畳するように形成されていることを特徴とする請求項5記載の半導体装置。
- 前記可変電位絶縁電極周囲に形成される前記絶縁膜と隣接する前記チャネル領域には一導電型の反転層が形成されることを特徴とする請求項1記載の半導体装置。
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2002
- 2002-06-14 JP JP2002173775A patent/JP2004022701A/ja active Pending
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