JP2004014669A

JP2004014669A - 不揮発性半導体記憶装置及びその製造方法と駆動方法

Info

Publication number: JP2004014669A
Application number: JP2002163949A
Authority: JP
Inventors: Yoshinari Moriyama; 守山　善也
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-05
Filing date: 2002-06-05
Publication date: 2004-01-15

Abstract

【課題】トランジスタのコンダクタンスが低下することを防止できる高エンデュランス特性の不揮発性半導体記憶装置を、製造工数を増やすことなく提供する。
【解決手段】サイドウォール８を備えた浮遊ゲート型不揮発性半導体記憶装置において、ドレイン拡散層７が浮遊ゲート電極３と部分的にオーバーラップしている。また、浮遊ゲート電極から半導体基板１へ電子を除去する際に、ゲート絶縁膜２の全面を電子が通過するトンネル電流を用いる。また、読み出し動作時に、半導体基板表面において、半導体基板とドレイン拡散層との接合部分に生じる空乏層９が浮遊ゲート電極のエッジおよびサイドウォール直下に達しないように、ドレイン拡散層の不純物濃度が設定されている。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、特に浮遊ゲート型ＥＥＰＲＯＭ（電気的に書き込み及び消去が可能な不揮発性半導体記憶装置）に関するものである。
【０００２】
【従来の技術】
近年、エンデュランス特性（書き換え回数特性）に優れたＥＥＰＲＯＭの要望が強くなっている。このようなＥＥＰＲＯＭは、音楽・画像・動画などを記録するメディアとして使用されたり、ＩＣカードにおいて個人情報等の履歴などを記録するメモリーとして使用されたりする。
【０００３】
なお、本明細書においてＥＥＰＲＯＭの容量は限定されるものではないが、特に、消去単位が数百ｋ〜数Ｍｂｉｔ程の大ブロック、或いは数ｋｂｉｔ程の中ブロックであるＥＥＰＲＯＭと、１Ｂｙｔｅ（８ｂｉｔ）程の小ブロックであるＥＥＰＲＯＭとに限定され、その区別が明確な場合のみ、前者をフラッシュＥＥＰＲＯＭ、後者をフルファンクションＥＥＰＲＯＭと表記することとする。
【０００４】
高エンデュランス特性を実現するには、とりわけ書き換え方式が重要となる。これを実現する書き換え方式として、書き込み・消去ともにゲート絶縁膜の全面を介して浮遊ゲート電極と半導体基板間で電子をトンネリングさせる方式がある。
【０００５】
図５は、この書き換え方式を実現するＥＥＰＲＯＭのゲート長方向における断面を示している。この装置は、図５に示されるように、第１導電型の半導体基板１０１上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成された浮遊ゲート電極１０３と、浮遊ゲート電極１０３上に形成された電極間絶縁膜１０４と、電極間絶縁膜１０４上に形成された制御ゲート電極１０５と、浮遊ゲート電極１０３の両端に位置し半導体基板１０１内に形成された第２導電型のソース拡散層１０６およびドレイン拡散層１０７と、ゲート絶縁膜１０２と浮遊ゲート電極１０３と電極間絶縁膜１０４と制御ゲート電極１０５とからなる積層ゲート電極の側壁に形成されたサイドウォール１０８と、半導体基板１０１中の積層ゲート電極の両側に設けられた第２導電型のソース拡散層１０６およびドレイン拡散層１０７とを備えている。ここで、ゲート絶縁膜１０２には、通常、酸化膜が用いられる。
【０００６】
図６は書き込み動作を示しており、この動作において電子は、半導体基板１０１からゲート絶縁膜１０２の全面を介して浮遊ゲート電極１０３にトンネリングする。
【０００７】
図７は消去動作を示しており、この動作において電子は、浮遊ゲート電極１０３からゲート絶縁膜１０２の全面を介して半導体基板１０１へトンネリングする。
【０００８】
このような書き込み動作と消去動作を組み合わせた書き換え方式においては、信頼性を劣化させるホールがほとんど発生しないので書き換え回数１万回程度の高エンデュランス特性を実現できる。
【０００９】
なお、この書き換え方式は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ、或いは、１セルが選択トランジスタとメモリトランジスタの２トランジスタから成るフラッシュＥＥＰＲＯＭやフルファンクションＥＥＰＲＯＭ（特開２０００−２９４６５８）、等で実現されている。
【００１０】
しかし、この書き換え方式においても、数万回あるいは数十万回と書き換えを行っていくと、エンデュランス特性の劣化が見られる。その劣化現象の一つは、電子トラップの発生によりトランジスタのコンダクタンスが低下するというものである。
【００１１】
１回の書き換え動作では、この電子トラップはトランジスタにとって非常に微小なダメージであるが、数万回あるいは数十万回の書き換え後ではダメージは蓄積され、無視できないほどのコンダクタンスの低下を引き起こす。その結果、消去状態にあるセルを読み出す際に、読み出し電流が小さくなるという問題を発生する。
【００１２】
以下に、この電子トラップの発生メカニズムを説明する。
【００１３】
この電子トラップは、書き込み動作よりも、電子が浮遊ゲート電極からゲート絶縁膜の全面を介して半導体基板へトンネリングする消去動作において多く発生する。
【００１４】
また、発生箇所としては、浮遊ゲート電極１０３のゲート長方向における中心よりもエッジ近傍において多く発生する。これは、電子が浮遊ゲート電極１０３から半導体基板１０１へトンネリングする際に、浮遊ゲート電極１０３のエッジ部分が角張っているために形状起因による電界集中が起こり、その高電界で加速された電子がそのエッジ近傍のゲート絶縁膜１０２やサイドウォール１０８にトラップされるからである。
【００１５】
以上のように、消去動作において浮遊ゲート電極１０３からゲート絶縁膜１０２の全面を介して半導体基板１０１へ電子をトンネリングさせる方法を利用する従来の不揮発性半導体記憶装置では、浮遊ゲート電極１０３のエッジ近傍において電子トラップが生じるために、例えば、書き換え回数１万回以上のエンデュランス特性を実現することが難しかった。
【００１６】
そこで、このような構造の第１の従来型装置におけるエンデュランス特性の劣化を改善するために、図８および図９に示したような、書き換え時の電子トラップを抑制する第２の従来型装置が考えられている。
【００１７】
図８に示す装置は、ゲート絶縁膜１０２のエッジ部を酸窒化することで、この箇所の浮遊ゲート電極１０３および半導体基板１０１とゲート絶縁膜１０２の界面に窒化酸化シリコン層１０２ａを形成し、ゲート絶縁膜のエッジ部における劣化を抑制できるようにしたものである（特開平８−１８１２２９号）。
【００１８】
図９に示す装置は、トンネル絶縁膜１０２を浮遊ゲート電極のエッジ近傍において局所的に厚膜化した構造を有しており、書き換え時のゲートエッジ部における電界集中を緩和することができ、その結果ゲート絶縁膜のエッジ部での劣化を抑制できるようにしたものである（特開平１１−１５４７１１号）。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記した第２の従来型の不揮発性半導体記憶装置では、その製造において製造工数が増えるという課題を有している。
【００２０】
図８に示す装置においては、浮遊ゲート電極１０３とゲート絶縁膜１０２のゲート端における界面、および、半導体基板１０１とゲート絶縁膜１０２のゲート端における界面に、窒化酸化シリコン層１０２ａを形成するために、積層ゲート電極形成後に酸窒化工程を追加する必要がある。
【００２１】
図９に示す装置においては、浮遊ゲート電極１０３のエッジ部のみを酸化する工程を追加する必要があり、かつ、この工程を追加することによって微細化への対応が難しくなる。
【００２２】
また、上記した第２の従来型装置では、書き換え動作時に発生するダメージの低減方法について対策されたものであるが、読み出し動作においてそのダメージがどのように作用するかについては考慮されていない。
【００２３】
以下に、読み出し動作において、書き換えによりゲートエッジ近傍に発生した電子トラップがどのように作用してトランジスタのコンダクタンスの低下を引き起こすかについて説明する。
【００２４】
図１０は、読み出し状態に関して図示したものであり、図５に示された浮遊ゲート電極１０３のドレイン拡散層１０７側におけるエッジ近傍の拡大図を示している。
【００２５】
図１０に示すように、読み出し動作においてドレイン拡散層１０７と半導体基板１０１の境界であるｐｎ接合部分は逆バイアス状態にあるので、その境界には半導体基板１０１側とドレイン拡散層１０７側に空乏層１０９が生じる。ここで、書き換えによりゲートエッジ近傍のゲート酸化膜１０２およびサイドウォール１０８に電子トラップ１１０が発生すると、半導体基板１０１表面において浮遊ゲート電極１０３のエッジ近傍に存在する空乏層１０９は、ドレイン拡散層１０７側のドレイン拡散層内部に拡がり、ドレイン拡散層１０７の抵抗上昇を引き起こす。この結果、トランジスタのコンダクタンスが低下することになる。
【００２６】
本発明は上記事情を鑑みてなされたものであり、読み出し動作において、ドレイン拡散層側に生じる空乏層がドレイン拡散層内部に拡がらず、トランジスタのコンダクタンスが低下することを防止できる高エンデュランス特性の不揮発性半導体記憶装置を、製造工数を増やすことなく提供することにある。
【００２７】
【課題を解決するための手段】
上記の課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板上に、ゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極と順次積層して形成された積層ゲート電極と、積層ゲート電極の両側の半導体基板内に形成されたソース拡散層およびドレイン拡散層と、積層ゲート電極の側壁に形成されたサイドウォールとを備え、ドレイン拡散層は浮遊ゲート電極と部分的にオーバーラップしており、浮遊ゲート電極から半導体基板へ電子を除去する際に、ゲート絶縁膜の全面を電子が通過するトンネル電流を用い、読み出し動作時に、半導体基板表面において、半導体基板とドレイン拡散層との接合部分に生じる空乏層が浮遊ゲート電極のエッジおよびサイドウォール直下に達しないように、ドレイン拡散層の不純物濃度が設定されている。
【００２８】
また、本発明の不揮発性半導体記憶装置において、浮遊ゲート電極とドレイン拡散層とのオーバーラップ部分におけるゲート長方向の長さが５０ｎｍ以上であることが好ましい。
【００２９】
また、本発明の不揮発性半導体記憶装置において、浮遊ゲート電極のエッジ直下におけるドレイン拡散層の不純物濃度が１．０×１０^１８〜１．０×１０^１９／ｃｍ^３の範囲内であることが好ましい。
【００３０】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極と順次積層して積層ゲート電極を形成する工程と、積層ゲート電極の両側の半導体基板内にソース拡散層およびドレイン拡散層を、少なくともドレイン拡散層が浮遊ゲート電極と部分的にオーバーラップするように形成する工程と、積層ゲート電極の側壁にサイドウォールを形成する工程とを備え、ゲート絶縁膜を形成する工程では、ゲート絶縁膜を、浮遊ゲート電極から半導体基板へ電子を除去する際にゲート絶縁膜の全面を電子が通過するトンネル電流を用いることが可能なように形成し、ドレイン拡散層を形成する工程では、ドレイン拡散層を、読み出し動作時に、半導体基板表面において、半導体基板とドレイン拡散層との接合部分に生じる空乏層が浮遊ゲート電極のエッジおよびサイドウォール直下に達しないような不純物濃度で形成する。
【００３１】
また、本発明の不揮発性半導体記憶装置の製造方法において、ドレイン拡散層を形成する工程は、イオン注入法を用い、ドーズ量が２．０×１０^１３〜１．０×１０^１４／ｃｍ^２の範囲内で行うことが好ましい。
【００３２】
また、本発明の不揮発性半導体記憶装置の駆動方法は、半導体基板上に、ゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極と順次積層して形成された積層ゲート電極と、積層ゲート電極の両側の半導体基板内に形成されたソース拡散層およびドレイン拡散層と、積層ゲート電極の側壁に形成されたサイドウォールとを備え、ドレイン拡散層は浮遊ゲート電極と部分的にオーバーラップしており、浮遊ゲート電極から半導体基板へ電子を除去する際に、ゲート絶縁膜の全面を電子が通過するトンネル電流を用いる不揮発性半導体記憶装置の駆動方法であって、読み出し動作時に、半導体基板表面において、半導体基板とドレイン拡散層との接合部分に生じる空乏層のうち、ドレイン拡散層側に延びる空乏層の幅が５０ｎｍ以下となるように、ドレイン電圧を設定する。
【００３３】
上記のような構成とすることにより、読み出し時に半導体基板とドレイン拡散層との境界に生じる空乏層が、書き換え時に発生し浮遊ゲート電極のエッジ近傍のゲート絶縁膜およびサイドウォールに存在する電子トラップとオーバーラップすることを抑えることができる。その結果、読み出しにおけるドレイン拡散層７の抵抗上昇を抑えることができ、トランジスタのコンダクタンスの低下を抑えることができる。特に、この電子トラップは高書き換え回数後に顕在化するので、高エンデュランス特性を実現できることになる。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら本発明の一実施形態について説明する。なお、本実施形態における不揮発性半導体記憶装置は、消去動作が浮遊ゲート電極からゲート絶縁膜の全面を介して半導体基板へ電子をトンネリングさせることによりなされるものを想定している。
【００３５】
図１は、本実施形態によるＥＥＰＲＯＭのゲート長方向における断面を示している。図１において、ｐ型半導体基板１上に、ゲート絶縁膜２と浮遊ゲート電極３と電極間絶縁膜４と制御ゲート電極５がこの順に形成されて積層ゲート電極を構成し、この積層ゲート電極の側壁にはサイドウォール８が形成されている。さらに、ｐ型半導体基板１内にはｎ型ソース拡散層６とドレイン拡散層７とが形成されている。
【００３６】
ここで、メモリーのデータ読み出しの際には、ｐ型半導体基板１とドレイン拡散層７とのｐｎ接合部分において、半導体基板１側とドレイン拡散層７側に空乏層９が発生する。
【００３７】
図２は、図１に示された浮遊ゲート電極３とドレイン拡散層７とのオーバーラップ部分における拡大図、およびドレイン拡散層７のｐ型半導体基板表面における不純物濃度（Ｎｄ）の分布を示している。
【００３８】
図２において、ドレイン拡散層７と浮遊ゲート電極３とのオーバーラップのゲート長方向のサイズ（Ｌ_ＯＶＲ）は５０ｎｍ以上であることが望ましい。これは、筆者らの実験の結果、書き換えにより浮遊ゲート電極３のエッジ近傍で発生する電子トラップは、ゲート絶縁膜２中においては浮遊ゲート電極のエッジより中心方向へ５０ｎｍ程度の範囲まで拡がる可能性があることが明らかになったことによる。
【００３９】
また、図２において、浮遊ゲート電極３のエッジ直下におけるドレイン拡散層７の不純物濃度（Ｎｄ）は１．０×１０^１８〜１．０×１０^１９／ｃｍ^３の範囲内にあることが望ましい。ここで、ドレイン拡散層７の不純物濃度（Ｎｄ）が１．０×１０^１８／ｃｍ^３以上であることが望ましいのは、ドレイン拡散層７側の空乏層９がゲートエッジからサイドウォール８方向に延びていくのを、ドレイン拡散層７の不純物濃度（Ｎｄ）を高くすることで抑えるためである。
【００４０】
しかしながら、ドレイン拡散層７の不純物濃度（Ｎｄ）を高くしすぎると、消去動作時にゲートエッジ近傍のドレイン拡散層７がほとんど空乏化しなくなり、この箇所における電界集中が顕著になる。これを防止するためには、ドレイン拡散層７の不純物濃度（Ｎｄ）を１．０×１０^１９／ｃｍ^３以下にすることが望ましい。これは、筆者らの実験の結果、ドレイン拡散層７の不純物濃度（Ｎｄ）を１．０×１０^１９／ｃｍ^３程度以下にすることで、消去動作時のゲートエッジ近傍における電界集中を十分に抑えられることが明らかになったためである。
【００４１】
また、半導体基板１とドレイン拡散層７との境界に生じる空乏層９は、読み出し時のドレイン電圧にも大きく左右される。例えば、図２に示すようにＬ_ＯＶＲを５０ｎｍ以上に設定した場合、書き換えにより発生する電子トラップ１０は浮遊ゲート電極３のエッジ直下に特に集中して存在するため、読み出し時にドレイン拡散層７側に生じる空乏層９の幅が５０ｎｍ以下となるようにドレイン電圧を設定すれば良い。
【００４２】
具体的に、読み出し時において、図２に示した空乏層９の拡がりを与えるようなドレイン電圧を設定することで、読み出し時に半導体基板１とドレイン拡散層７との境界に生じる空乏層９が、書き換え時に発生し浮遊ゲート電極３のエッジ近傍のゲート絶縁膜２およびサイドウォール８に存在する電子トラップ１０とオーバーラップすることを抑えることができる。その結果、読み出しにおけるドレイン拡散層７の抵抗上昇を抑えることができ、トランジスタのコンダクタンスの低下を抑えることができる。特に、この電子トラップ１０は高書き換え回数後に顕在化するので、高エンデュランス特性を実現できることになる。
【００４３】
図３は、本実施形態によるＥＥＰＲＯＭの製造方法を示している。
【００４４】
まず図３（ａ）に示すように、ｐ型半導体基板１上に、ゲート絶縁膜２、浮遊ゲート電極３、電極間絶縁膜４、制御ゲート電極５からなる積層ゲート電極を形成する。
【００４５】
次に、図３（ｂ）に示すように、ｎ型不純物イオンを注入した後、このｎ型不純物を活性化させてソース拡散層６およびドレイン拡散層７を形成する。このときドーズ量を２．０×１０^１３／ｃｍ^２以上とすることで、図２に示すようにＬ_ＯＶＲを５０ｎｍに設定することが可能である。
【００４６】
また、ソース拡散層６およびドレイン拡散層７の深さを基板厚み方向において１００ｎｍ程度とする場合には、ｎ型不純物イオン注入のドーズ量を２．０×１０^１３〜１．０×１０^１４／ｃｍ^２とすることで、図２に示すように、ドレイン拡散層７の不純物濃度（Ｎｄ）を１．０×１０^１８〜１．０×１０^１９／ｃｍ^３に設定することが可能である。
【００４７】
次に、図３（ｃ）に示すように、積層ゲート電極の側壁にサイドウォール８を形成し、その後、ソース拡散層６およびドレイン拡散層７内にｎ型の高濃度不純物をイオン注入して、配線とのコンタクト領域１１を設ける。
【００４８】
次に、本実施形態によって作製されたＥＥＰＲＯＭのエンデュランス特性について説明する。
【００４９】
図４では、横軸をドーズ量、縦軸を１０万回書き換え後コンダクタンスの低下率（ΔＧｍ）とし、パラメーターとして図３（ｂ）におけるイオン注入のドーズ量をとっている。パラメーターにイオン注入のドーズ量をとっているのは、上記したように、ドーズ量により図２に示すドレイン拡散層７と浮遊ゲート電極３とのオーバーラップのゲート長方向のサイズ（Ｌ_ＯＶＲ）およびドレイン拡散層７の不純物濃度（Ｎｄ）を調整できるからである。
【００５０】
図４は、エンデュランス特性を示すものであり、横軸にドーズ量、縦軸を１０万回書き換え後のコンダクタンスの低下率（ΔＧｍ）をとっている。パラメーターにイオン注入のドーズ量をとっているのは、前述したように、ドーズ量により図２に示すＬ_ＯＶＲおよびＮｄを調整できるからである。
【００５１】
図４に示すように、ほぼ２．０×１０^１３／ｃｍ^２を境としてそれ以上のドーズ量ではΔＧｍが小さく、かつドーズ量依存性も小さいが、ほぼ２．０×１０^１３／ｃｍ^２よりドーズ量が少なくなると、ΔＧｍが大きく、かつドーズ量依存性も急激に大きくなる。
【００５２】
このことから、ドーズ量が２．０×１０^１３／ｃｍ^２以上であればΔＧｍが小さく、エンデュランス特性が優れたＥＥＰＲＯＭを得ることができることがわかる。
【００５３】
なお、先に説明したように、ドーズ量が１．０×１０^１５／ｃｍ^２程度まで増加するとＮｄが１．０×１０^１９／ｃｍ^３以上になるために、消去時にゲートエッジで電界集中が起こりエッジ近傍でのダメージが大きくなることから、ドーズ量の最適値は２．０×１０^１３〜１．０×１０^１４／ｃｍ^２の範囲内である。
【００５４】
以上のように、本実施形態の不揮発性半導体記憶装置は、上記した第２の従来型の不揮発性半導体記憶装置のような複雑かつ工程数の多い製造方法を適用する必要がなく、ドレイン拡散層の不純物濃度の制御のみでトランジスタのコンダクタンスが低下することを防止できる高エンデュランス特性を得ることができる。
【００５５】
【発明の効果】
以上のように、本発明に係る不揮発性半導体記憶装置及びその製造方法と駆動方法によれば、読み出し動作において、ドレイン拡散層側に生じる空乏層がドレイン拡散層内部に拡がらず、トランジスタのコンダクタンスが低下することを防止できる高エンデュランス特性の不揮発性半導体記憶装置を、製造工数を増やすことなく提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＥＥＰＲＯＭの断面図
【図２】本発明の一実施形態におけるＥＥＰＲＯＭのドレイン近傍の断面およびドレイン拡散層の不純物濃度のプロファイルを示す図
【図３】本発明の一実施形態におけるＥＥＰＲＯＭの製造方法を示す図
【図４】本発明の一実施形態におけるエンデュランス特性を示す図
【図５】第１の従来型装置におけるＥＥＰＲＯＭの断面図
【図６】第１の従来型装置におけるＥＥＰＲＯＭの書き込み動作を示す図
【図７】第１の従来型装置におけるＥＥＰＲＯＭの消去動作を示す図
【図８】第２の従来型装置におけるＥＥＰＲＯＭの断面図
【図９】
第２の従来型装置におけるＥＥＰＲＯＭの断面図
【図１０】第１の従来型装置におけるＥＥＰＲＯＭの、読み出し時におけるドレイン拡散層近傍の断面図
【符号の説明】
１　ｐ型半導体基板
２　ゲート絶縁膜
３　浮遊ゲート電極
４　電極間絶縁膜
５　制御ゲート電極
６　ｎ型のソース拡散層
７　ｎ型のドレイン拡散層
８　サイドウォール
９　読み出し時のｐ型半導体基板−ドレイン拡散層間空乏層
１０　電子トラップ
１１　コンタクト領域

Claims

半導体基板上に、ゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極と順次積層して形成された積層ゲート電極と、前記積層ゲート電極の両側の半導体基板内に形成されたソース拡散層およびドレイン拡散層と、前記積層ゲート電極の側壁に形成されたサイドウォールとを備え、
前記ドレイン拡散層は前記浮遊ゲート電極と部分的にオーバーラップしており、
前記浮遊ゲート電極から前記半導体基板へ電子を除去する際に、前記ゲート絶縁膜の全面を電子が通過するトンネル電流を用い、
読み出し動作時に、前記半導体基板表面において、前記半導体基板と前記ドレイン拡散層との接合部分に生じる空乏層が前記浮遊ゲート電極のエッジおよび前記サイドウォール直下に達しないように、前記ドレイン拡散層の不純物濃度が設定されていることを特徴とする不揮発性半導体記憶装置。
前記浮遊ゲート電極と前記ドレイン拡散層とのオーバーラップ部分におけるゲート長方向の長さが５０ｎｍ以上であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記浮遊ゲート電極のエッジ直下における前記ドレイン拡散層の不純物濃度が１．０×１０^１８〜１．０×１０^１９／ｃｍ^３の範囲内であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
半導体基板上に、ゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極と順次積層して積層ゲート電極を形成する工程と、前記積層ゲート電極の両側の半導体基板内にソース拡散層およびドレイン拡散層を、少なくとも前記ドレイン拡散層が前記浮遊ゲート電極と部分的にオーバーラップするように形成する工程と、前記積層ゲート電極の側壁にサイドウォールを形成する工程とを備え、
前記ゲート絶縁膜を形成する工程では、前記ゲート絶縁膜を、前記浮遊ゲート電極から前記半導体基板へ電子を除去する際に前記ゲート絶縁膜の全面を電子が通過するトンネル電流を用いることが可能なように形成し、
前記ドレイン拡散層を形成する工程では、前記ドレイン拡散層を、読み出し動作時に、前記半導体基板表面において、前記半導体基板と前記ドレイン拡散層との接合部分に生じる空乏層が前記浮遊ゲート電極のエッジおよび前記サイドウォール直下に達しないような不純物濃度で形成することを特徴とする不揮発性半導体記憶装置の製造方法。
前記ドレイン拡散層を形成する工程は、イオン注入法を用い、ドーズ量が２．０×１０^１３〜１．０×１０^１４／ｃｍ^２の範囲内で行うことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
半導体基板上に、ゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極と順次積層して形成された積層ゲート電極と、前記積層ゲート電極の両側の半導体基板内に形成されたソース拡散層およびドレイン拡散層と、前記積層ゲート電極の側壁に形成されたサイドウォールとを備え、
前記ドレイン拡散層は前記浮遊ゲート電極と部分的にオーバーラップしており、
前記浮遊ゲート電極から前記半導体基板へ電子を除去する際に、前記ゲート絶縁膜の全面を電子が通過するトンネル電流を用いる不揮発性半導体記憶装置の駆動方法であって、
読み出し動作時に、前記半導体基板表面において、前記半導体基板と前記ドレイン拡散層との接合部分に生じる空乏層のうち、前記ドレイン拡散層側に延びる空乏層の幅が５０ｎｍ以下となるように、ドレイン電圧を設定することを特徴とする不揮発性半導体記憶装置の駆動方法。