JP2004007131A - チョッパ型コンパレータ - Google Patents
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Abstract
【課題】インバータのＭＯＳＴｒ耐圧より高い入力電圧が入力された場合でも参照電圧との比較動作が可能となるチョッパ型コンパレータを提供する。
【解決手段】入力電圧変換入力部へ入力される入力電圧と参照電圧入力部へ入力される参照電圧との大きさを比較増幅部で比較，増幅して出力するチョッパ型コンパレータにおいて，入力電圧変換入力部は，入力電圧を比較増幅部内に具備されたインバータのＭＯＳトランジスタの耐圧以下にレベル変換することを特徴とする。
【選択図】 図１
【解決手段】入力電圧変換入力部へ入力される入力電圧と参照電圧入力部へ入力される参照電圧との大きさを比較増幅部で比較，増幅して出力するチョッパ型コンパレータにおいて，入力電圧変換入力部は，入力電圧を比較増幅部内に具備されたインバータのＭＯＳトランジスタの耐圧以下にレベル変換することを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体回路にかかり，特に相補型金属酸化膜半導体回路（ＣＭＯＳ回路）におけるアナログ電圧レベル比較器である，チョッパ型コンパレータ回路に関する。
【０００２】
【従来の技術】
一般に，ＣＭＯＳ高速Ａ／Ｄコンバータとして，アナログからデジタルへのデータ変換を並列に配置したチョッパ型コンパレータと呼ばれる回路が使用されている。
【０００３】
図４は，従来のチョッパ型コンパレータ回路の構成図である。図４で示されたチョッパ型コンパレータ５００は，入力側から順に直列接続された第１のキャパシタ５０２，第１のインバータ５０４，第２のキャパシタ５０６，第２のインバータ５０８と，第１のキャパシタ５０２に，アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆを交互に入力するための第１及び第２のスイッチ手段５１０，５１２と，第１及び第２のスイッチ手段５１０，５１２と連動して，第１及び第２のインバータ５０４，５０８の入力と出力を短絡して同電位に固定させるための第３及び第４のスイッチ手段５１４，５１６を具備している。
【０００４】
次に，動作について説明する。チョッパ型コンパレータ５００は，参照電圧Ｖｒｅｆと入力電圧Ｖｉｎとの大小関係を判定するために，まず初期化を行なう。初期化期間では，第２，第３，及び第４スイッチ手段５１２，５１４，５１６をオンにし，第１スイッチ手段５１０をオフにする。このとき第１及び第２のインバータ５０４，５０８の入出力電圧が第３及び第４のスイッチ手段を介して同電位に固定されるため，第１のインバータ５０４の入力側及び出力側の電圧は，第１のインバータ５０４の閾値電圧Ｖｔｈ１となり，第２のインバータ５０８の入力側及び出力側の電圧は，第２のインバータ５０８の閾値電圧Ｖｔｈ２となる。そのため第１のキャパシタ５０２は，参照電圧Ｖｒｅｆと第１のインバータ５０４の閾値電圧Ｖｔｈ１との差で，第２のキャパシタ５０６は，第１のインバータ５０４の閾値電圧Ｖｔｈ１と第２のインバータ５０８の閾値電圧Ｖｔｈ２の差で充電が行なわれる。充電後は，第１のキャパシタ５０２の入力側の電極の電位は，参照電圧Ｖｒｅｆとなり，第１のインバータ５０４の入力側の電位は第１のインバータ５０４の閾値電圧Ｖｔｈ１となり，安定する。
【０００５】
初期化した後に，比較期間では第２，第３，及び第４のスイッチ手段５１０，５１４，５１６をオフにし，第１のスイッチ手段５１０をオンにして参照電圧Ｖｒｅｆが供給され，第１のコンデンサ５０２が初期化期間にＶｉｎ−Ｖｔｈ１の電位差で蓄えられた電荷を保持するように充放電を行なうため，第１のインバータ５０４の入力電圧は，Ｖｔｈ１＋Ｖｒｅｆ−Ｖｉｎとなる。
【０００６】
このとき，アナログ入力信号Ｖｉｎのレベルが参照電圧Ｖｒｅｆより高い場合には，第１のインバータ５０４の入力電圧が第１のインバータ５０４の閾値電圧Ｖｔｈ１より低くなるため，第１のインバータ５０４からの出力信号は，反転されて第１のインバータ５０４の閾値電圧Ｖｔｈ１より高くなり，第２のインバータ５０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【０００７】
一方，入力電圧Ｖｉｎのレベルが参照電圧Ｖｒｅｆより低い場合には，第１のインバータ５０４の入力電圧が第１のインバータ５０４の閾値電圧Ｖｔｈ１より高くなるため，第１のインバータ５０４からの出力信号は，反転されて第１のインバータ５０４の閾値電圧Ｖｔｈ１より低くなり，第２のインバータ５０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【０００８】
上記のように，第１のインバータ５０４で比較動作が実行され，かかる出力結果が，第２のインバータ５０８で増幅され，出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら，従来のチョッパ型コンパレータでは，増幅器として使用されるインバータの金属酸化膜半導体トランジスタ（以下ＭＯＳＴｒと称する）耐圧以下の範囲のみ，入力電圧の受け入れが可能であり，インバータのＭＯＳＴｒ耐圧よりも高い電圧においては，増幅器として使用できない。
【００１０】
また，インバータのＭＯＳＴｒ耐圧より高電圧の電圧レベルの比較を前提とした場合，かかる要求を満たす高耐圧のＭＯＳＴｒで新たに回路を構成する必要がある。
【００１１】
更に，上記の場合，ＬＳＩ内部電源電圧より外部入力電圧の方が高い場合に，外部高電圧を内部へ別に供給する必要がある。
【００１２】
本発明は，従来のチョッパ型コンパレータが有する上記問題点に鑑みてなされたものであり，本発明の目的は，インバータのＭＯＳＴｒ耐圧より高い入力電圧の受け入れの可能な，新規かつ改良されたチョッパ型コンパレータを提供することである。
【００１３】
さらに，本発明の別の目的は，インバータのＭＯＳＴｒ耐圧より高い電圧レベルの比較の可能な，新規かつ改良されたチョッパ型コンパレータを提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，入力電圧変換入力部へ入力される入力電圧と参照電圧入力部へ入力される参照電圧との大きさを比較増幅部で比較，増幅して出力するチョッパ型コンパレータにおいて，入力電圧変換入力部は，入力電圧を比較増幅部内に具備されたインバータのＭＯＳトランジスタの耐圧以下にレベル変換することを特徴とする。
【００１５】
このとき，比較増幅部は，第１のキャパシタと第１のインバータが直列接続され，第１のインバータの入力及び出力ノードを第３のスイッチ手段で接続可能とすることが好ましい。
【００１６】
また，入力電圧変換入力部において，入力電圧入力端子から入力される入力電圧を接続させる第１のスイッチ手段と第１のキャパシタの入力側の第１の接続ノードとの間に第３のキャパシタ及び第５のスイッチ手段を設け，第１のスイッチ手段と第３のキャパシタの間の第２の接続ノードに第６のスイッチ手段を介して外部フルスケール電圧入力端子が接続され，第３のキャパシタと第５のスイッチ手段の間の第３の接続ノードに第７のスイッチ手段を介して内部フルスケール電圧入力端子が接続され，第３の接続ノードは第４のキャパシタを介して接地されていることが好ましい。
【００１７】
かかる構成とすることにより，入力電圧を入力させる前に，第３及び第４のスイッチ手段を導通状態とすることにより第１及び第２のインバータをリセットし，第５，第６，及び第７スイッチ手段を導通状態とすることにより外部フルスケール電圧と内部フルスケール電圧を入力させて，第１，第３及び第４のキャパシタに電荷分配した後に，第６及び第７スイッチ手段を非導通状態にして，第１のスイッチ手段を導通状態とすることにより，アナログ信号として入力される入力電圧が，外部フルスケール電圧と内部フルスケール電圧の比率で入力電圧をインバータのＭＯＳＴｒの耐圧より低くなるようにレベル変換されるので，入力電圧が比較増幅部に具備されたインバータのＭＯＳＴｒの耐圧を超える場合，内部フルスケール電圧のレベルの範囲で比較動作を行なうことが実現される。
【００１８】
また，このとき入力電圧変換入力部において，入力電圧入力端子から入力される入力電圧を接続させる第１のスイッチ手段と第１のキャパシタの入力側の第１の接続ノードとの間に第５のスイッチ手段を設け，第１のスイッチ手段と第５のスイッチ手段の間の第２のノードは，第３のキャパシタを介して接地され，第１の接続ノードと参照電圧入力部の間の第３のノードは，第６のスイッチ手段及び第４のキャパシタを介して接地されていること特徴とするチョッパ型コンパレータを提供することも可能である。
【００１９】
かかる構成とすることにより，第３，第４，及び第５スイッチ手段を導通状態とした後に，第１のスイッチ手段を導通状態とすることにより入力電圧を入力させると，第１，第３及び第４のキャパシタの容量比により電荷分配されることにより，入力電圧が比較増幅部に具備されたインバータのＭＯＳＴｒの耐圧を超える場合でも，入力電圧をインバータのＭＯＳＴｒの耐圧より低くなるようにレベル変換してインバータに入力させることにより，比較動作を行なうことが可能となる。
【００２０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に略同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２１】
（第１の実施の形態）
図１は，本発明の第１の実施の形態の回路構成図である。本実施形態のチョッパ型コンパレータ１００の比較増幅部Ｕ１４は，上記の従来のチョッパ型コンパレータと同様に，入力側から順に第１のキャパシタ１０２，第１のインバータ１０４，第２のキャパシタ１０６，及び第２のインバータ１０８が直列接続されることにより構成されている。
【００２２】
第１のキャパシタ１０２の入力側にアナログ信号となる入力電圧Ｖｉｎと参照電圧Ｖｒｅｆが交互に入力されるように，入力電圧変換入力部Ｕ１０には，入力端子１１０から入力電圧Ｖｉｎを入力させるための第１のスイッチ手段１１２が設けられ，参照電圧入力部Ｕ１２には，入力端子１１４から参照電圧Ｖｒｅｆを入力するための第２のスイッチ手段１１６が設けられている。
【００２３】
また，比較増幅部Ｕ１４には，第１及び第２のスイッチ手段１１２，１１６と連動して，第１のインバータ１０４の入力と出力を短絡してリセットするための第３のスイッチ手段１１８，及び第２のインバータ１０８の入力と出力を短絡してリセットするための第４のスイッチ手段１２０が設けられている。
【００２４】
本実施形態のチョッパ型コンパレータ１００は，入力電圧Ｖｉｎの入力端子１１０から第１のキャパシタ１０２の入力側にある第１のノードＮＤ１０に至るまでの回路構成が，以下に記載するように上記の従来のチョッパ型コンパレータと異なる形で，入力電圧変換入力部Ｕ１０として構成されている。
【００２５】
本実施形態の入力電圧変換入力部Ｕ１０において，第１のスイッチ手段１１２と第１のキャパシタ１０２の入力側の第１の接続ノードＮＤ１０との間に第３のキャパシタ１２２及び第５のスイッチ手段１２４が設けられ，第１のスイッチ手段１１２と第３のキャパシタ１２２の間の第２の接続ノードＮＤ１２に，第６のスイッチ手段１２６を介して外部フルスケール電圧入力端子１２８が接続され，第３のキャパシタ１２２と第５のスイッチ手段１２４の間の第３の接続ノードＮＤ１４に第７のスイッチ手段１３０を介して内部フルスケール電圧入力端子１３２が接続され，第３の接続ノードＮＤ１４は第４のキャパシタ１３４を介して接地されている。
【００２６】
次に，本実施形態の動作について説明する。図１で示された本実施形態の入力電圧Ｖｉｎが外部フルスケール電圧ＨＶｆｓ，内部フルスケール電圧Ｖｆｓ，及び第１，第３及び第４のキャパシタ１０２，１２２，１３４によりレベル変換される動作を，図２に示す補足説明図で，まず説明する。
【００２７】
図２は，図１で示された実施形態の入力電圧Ｖｉｎが，外部フルスケール電圧ＨＶｆｓ及び内部フルスケール電圧Ｖｆｓの比でレベル変換される動作を説明するための補足説明図である。
【００２８】
図２において，電圧Ｖ１は本実施形態での外部フルスケール電圧ＨＶｆｓ，電圧Ｖ２は入力電圧Ｖｉｎ，電圧Ｖ３は内部フルスケール電圧Ｖｆｓ，及び電圧Ｖ４は第１のインバータ１０４への入力側の電圧に該当する。また，キャパシタ１５６は本実施形態の第３のキャパシタ１２２，キャパシタ１６２は第４のキャパシタ１３４，及びキャパシタ１６４は第１のキャパシタ１０２に該当し，キャパシタ１５６，１６２，１６４の電気容量を各々Ｃ１，Ｃ２，Ｃ３とする。更に一のノードＮＤ１５は，本実施形態の第３のノードＮＤ１４及び第１のノードＮＤ１０に該当する。
【００２９】
まず，スイッチ１５０を電圧Ｖ１を入力させるために電圧Ｖ１側に，スイッチ１６０を電圧Ｖ３を入力させるために接続させる。
【００３０】
このとき，キャパシタ１５６は電圧Ｖ１と電圧Ｖ３の電位差で充電されＣ１（Ｖ１−Ｖ３）の電荷Ｑ１が蓄積され，キャパシタ１６２は電圧Ｖ３で充電されＣ２Ｖ３の電荷Ｑ２が蓄積され，キャパシタ１６４は電圧Ｖ３と電圧Ｖ４の電位差で充電されＣ３（Ｖ３−Ｖ４）の電荷Ｑ３が蓄積される。
【００３１】
次に，スイッチ１６０をオフにして、スイッチ１５０を電圧Ｖ２側に接続させる。
【００３２】
このとき，一のノードＮＤ１５の電位をＶｘとすると，キャパシタ１５６にはＣ１（Ｖ２−Ｖｘ）の電荷Ｑ１’，キャパシタ１６２にはＣ２Ｖｘの電荷Ｑ２’，及びキャパシタ１６４にはＣ３（Ｖｘ−Ｖ４）の電荷Ｑ３’が蓄積される。
【００３３】
一のノードＮＤ１５における各キャパシタの電荷保存則より−Ｑ１＋Ｑ２＋Ｑ３＝−Ｑ１’＋Ｑ２’＋Ｑ３’（式（１）とする）となる。よって式（１）に各電荷を代入して展開し整理すると，−Ｃ１Ｖ１＋（Ｃ１＋Ｃ２＋Ｃ３）Ｖ３＝−Ｃ１Ｖ２＋（Ｃ１＋Ｃ２＋Ｃ３）Ｖｘ（式（２）とする）となる。
【００３４】
ここで，一のノードＮＤ１５の電位Ｖｘを電圧Ｖ３から０まで変化させることを考えたとき，各キャパシタの容量比の関係式条件として電圧Ｖ１から電圧Ｖ２の変位に対する電位Ｖｘの変位を設定する必要がある。本願発明者が上記式（２）をシミュレーションした結果，電圧Ｖ２が０の場合での電圧Ｖ１から電圧Ｖ２への変位に対して，ＶｘはＶ３から近似的に０へと変位することが確認された。そこで，式（２）において，Ｖ２＝Ｖｘ＝０として整理すると，Ｖ１／Ｖ３＝（Ｃ１＋Ｃ２＋Ｃ３）／Ｃ１（式（３）とする）となる。
【００３５】
従って，式（２）及び式（３）を整理するとＶｘ＝Ｖ２・（Ｖ３／Ｖ１）（式（４）とする）が成立する。つまり式（３）に従って初期電圧Ｖ３／Ｖ１の比からキャパシタの容量を任意に設定することで，電圧Ｖ１から任意の電圧Ｖ２に変化した場合，Ｖｘ電位の変化を一のノードＮＤ１５の電圧の初期値Ｖ３からＶ３／Ｖ１の比率をもって電圧Ｖ４に関係なく，初期値Ｖ３から０の範囲で変化させることが可能となる。例えば，Ｖ１＝５Ｖ，Ｖ３＝３Ｖであった場合に，各キャパシタの容量比を式（３）に従い，Ｃ１：Ｃ２：Ｃ３＝９：４：２の比率に設定すると，Ｖ１が初期値５Ｖから２Ｖに変化すると，Ｖｘの電位は式（３）及び式（４）よりＶｘ＝２Ｖ×（３Ｖ／５Ｖ）＝１．２Ｖとなり，Ｖ２＝０Ｖに変化するとＶｘ＝０Ｖとなる。
【００３６】
次に，上記の図２による補足説明を前提として，本実施形態の動作について図１に沿って説明する。
【００３７】
まず，初期状態として第１〜第７スイッチ手段１１２，１１６，１１８，１２０，１２４，１２６，１３０の全てをオフ状態にする。このとき外部フルスケール電圧入力端子１２８には，入力電圧Ｖｉｎより大きい外部フルスケール電圧ＨＶｆｓが印加され，内部フルスケール電圧入力端子１３２には，内部電源電圧と同様の大きさの内部フルスケール電圧Ｖｆｓが印加されているものとする。
【００３８】
次に，第３，第４，第５，第６及び第７スイッチ手段１１８，１２０，１２４，１２６及び１３０を導通状態として，第３及び第４のキャパシタ１２２，１３４間の第３のノードＮＤ１４及び第１のノードＮＤ１０の電位を内部フルスケール電圧Ｖｆｓの大きさとし，第３のキャパシタ１２２の第２のノードＮＤ１２側の電極の電位を外部フルスケール電圧ＨＶｆｓの大きさとする。なお，このとき外部フルスケール電圧ＨＶｆｓは，外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの比率と入力電圧Ｖｉｎの積（Ｖｆｓ／ＨＶｆｓ）・Ｖｉｎが，インバータのＭＯＳＴｒの耐圧より低くすることが実現される大きさとする。
【００３９】
このとき第４のキャパシタ１３４には，内部フルスケール電圧Ｖｆｓの電位まで電荷が蓄積され，第３のキャパシタ１２２には外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの電位差で電荷が保存され，第１のキャパシタ１０２には，内部フルスケール電圧Ｖｆｓと第１のインバータ１０４の閾値電圧Ｖｔｈ１の電位差で電荷が蓄積される。
【００４０】
次に，第６及び第７スイッチ手段１２６，１３０を非導通状態とした後に，第１のスイッチ手段１１２を導通状態とすることによりアナログ信号となる入力電圧Ｖｉｎの入力期間が開始される。
【００４１】
このとき，第１及び第３のノードＮＤ１０，ＮＤ１４の電位Ｖｘ１は，前述の図２の補足説明図での式（４）に従って，入力電圧Ｖｉｎが外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの比率と乗算されて，Ｖｘ１＝Ｖｉｎ・（Ｖｆｓ／ＨＶｆｓ）と，第１のインバータ１０４のＭＯＳＴｒの耐圧より低くなるようにレベル変換される。
【００４２】
従って，かかる入力期間で，第３のキャパシタ１２２には入力電圧Ｖｉｎと第３のノードＮＤ１４の電位Ｖｘ１の電位差で電荷が蓄積され，第４のキャパシタ１３４には，第３のノードＮＤ１４の電位Ｖｘ１まで電荷が蓄積され，第１のキャパシタ１０２には第１のノードＮＤ１０の電位Ｖｘ１と第１のインバータ１０４の閾値電圧Ｖｔｈ１の電位差で電荷が蓄積される。
【００４３】
入力電圧Ｖｉｎを比較動作部Ｕ１４への入力前に，第１のインバータ１０４のＭＯＳＴｒの耐圧より低くなるようにレベル変換した後，第１，第３，第４，及び第５のスイッチ手段１１２，１１８，１２０，１２４を非導通状態にし，第２のスイッチ手段１１６を導通状態とすることにより参照電圧Ｖｒｅｆが入力され，第１のコンデンサ１０２がレベル変換後の入力電圧（第１のノードＮＤ１０の電位）Ｖｘ１と第１のインバータ１０４の閾値電圧Ｖｔｈ１の電位差で蓄えられた電荷を保持するように充放電を行なうため，第１のインバータ１０４の入力電圧は，Ｖｔｈ１＋Ｖｒｅｆ−Ｖｘ１となる。
【００４４】
このとき，レベル変換後の入力電圧Ｖｘ１の大きさが参照電圧Ｖｒｅｆより高い場合には，第１のインバータ１０４の入力電圧が第１のインバータ１０４の閾値電圧Ｖｔｈ１より低くなるため，第１のインバータ１０４からの出力信号は，反転されて第１のインバータ１０４の閾値電圧Ｖｔｈ１より高くなり，第２のインバータ１０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００４５】
一方，レベル変換後の入力電圧Ｖｘ１の大きさが参照電圧Ｖｒｅｆより低い場合には，第１のインバータ１０４の入力電圧が第１のインバータ１０４の閾値電圧Ｖｔｈ１より高くなるため，第１のインバータ１０４からの出力信号は，反転されて第１のインバータ１０４の閾値電圧Ｖｔｈ１より低くなり，第２のインバータ１０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００４６】
上記のように，第１のインバータ１０４で比較動作が実行され，かかる出力結果が，第２のインバータ１０８で増幅され，出力される。
【００４７】
以上のように第１のインバータ１０４及び第２のインバータ１０８が増幅器として働き，外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの比率（Ｖｆｓ／ＨＶｆｓ）により変換された入力電圧Ｖｘ１と参照電圧Ｖｒｅｆの電位差が増幅され，比較動作が実行される。
【００４８】
つまり，第１のインバータ１０４のＭＯＳＴｒの耐圧以上のアナログ入力電圧Ｖｉｎは，ＭＯＳＴｒの耐圧電圧以下のアナログ電圧Ｖｉｎ・（Ｖｆｓ／ＨＶｆｓ）にレベル変換され，内部フルスケール電圧のレベルの範囲で比較動作を行なうことが可能となる。
【００４９】
（第２の実施の形態）
図３は，本発明の第２の実施の形態の回路構成図である。本実施形態のチョッパ型コンパレータ２００は，上記の従来のチョッパ型コンパレータと同様に，比較増幅部Ｕ２４は，入力側から順に第１のキャパシタ２０２，第１のインバータ２０４，第２のキャパシタ２０６，及び第２のインバータ２０８が直列接続されて構成されている。
【００５０】
第１のキャパシタ２０２の入力側にアナログ信号となる入力電圧Ｖｉｎと参照電圧Ｖｒｅｆが交互に入力されるように，入力電圧変換入力部Ｕ２０には，入力端子２１０から入力電圧Ｖｉｎを入力させるための第１のスイッチ手段２１２が設けられ，参照電圧入力部Ｕ２２には，入力端子２１４から参照電圧Ｖｒｅｆを入力するための第２のスイッチ手段２１６が設けられている。
【００５１】
また，比較増幅部Ｕ２４には，第１及び第２のスイッチ手段２１２，２１６と連動して，第１のインバータ２０４の入力と出力を短絡してリセットするための第３のスイッチ手段２１８，及び第２のインバータ２０８の入力と出力を短絡してリセットするための第４のスイッチ手段２２０が設けられている。
【００５２】
本実施形態のチョッパ型コンパレータ２００は，入力電圧Ｖｉｎの入力端子２１０から第１のキャパシタ２０２の入力側にある第１のノードＮＤ２０に至るまでの回路構成が，以下に記載するように上記の従来のチョッパ型コンパレータと異なる形で，入力電圧変換入力部Ｕ２０として構成されている。
【００５３】
本実施形態の入力電圧変換入力部Ｕ２０において，第１のキャパシタ２０２の入力側にある第１のノードＮＤ２０と第１のスイッチ手段２１２の間に第５のスイッチ手段２２２が設けられ，第１のスイッチ手段２１２と第５のスイッチ手段２２２の間の第２のノードＮＤ２２は，第３のキャパシタ２２４を介して接地され，第１のノードＮＤ２０と参照電圧入力部Ｕ２２の間の第３のノードＮＤ２４は，第６のスイッチ手段２２６及び第４のキャパシタ２２８を介して接地されている。
【００５４】
次に，本実施形態の動作について図３に沿って説明する。
【００５５】
まず，初期状態として第１〜第６スイッチ手段２１２，２１６，２１８，２２０，２２２，２２６の全てをオフ状態にする。
【００５６】
次に，第３，第４，及び第５スイッチ手段２１８，２２０，２２２を導通状態とした後に，第１のスイッチ手段２１２を導通状態とすることによりアナログ信号となる入力電圧Ｖｉｎの入力期間が開始される。
【００５７】
かかる入力期間で，第３のキャパシタ２２４に入力電圧Ｖｉｎの電位まで電荷が蓄積され，第１のキャパシタ２０２に入力電圧Ｖｉｎと第１のインバータ２０４の閾値電圧Ｖｔｈ１の差の電位差で電荷が蓄積される。
【００５８】
入力電圧Ｖｉｎの入力期間終了後，第１のスイッチ手段２１２を非導通状態にし，第６のスイッチ手段２２６を導通状態とすることによりホールド期間が開始される。
【００５９】
かかるホールド期間で，入力期間で第１及び第３のキャパシタ２０２、２２４に蓄積された電荷は，第１，第３及び第４のキャパシタ２０２，２２４，２２８の容量比に応じて分配される。入力電圧レベルがＶｉｎであるときに，第１，第３及び第４のキャパシタ２０２，２２４，２２８の容量比がＣ１：Ｃ３：Ｃ４であるとすると，ホールド期間において上記各キャパシタに電荷分配されることにより，第１のノードＮＤ２０の電圧Ｖｘ２は，（Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３＋Ｃ４）・Ｖｉｎとなる。つまり，第３及び第４のキャパシタ２２４，２２８により，入力電圧Ｖｉｎを各キャパシタの容量比により任意の電圧レベルに下げることができる。
【００６０】
ホールド期間で，第１のノードＮＤ２０の電圧Ｖｘ２を入力電圧Ｖｉｎの大きさＶｉｎからＶｘ２＝（Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３＋Ｃ４）・Ｖｉｎに低下させ，第１のキャパシタ１０２には第１のノードＮＤ２０の電圧Ｖｘ２と第１のインバータ１０４の閾値電圧Ｖｔｈ１との電位差で電荷が保存される。
【００６１】
第３，第４，第５，及び第６のスイッチ手段２１８，２２０，２２２，２２６を非導通状態とした後に，第２のスイッチ手段２１６が導通状態とすることにより参照電圧Ｖｒｅｆが入力され，第１のコンデンサ２０２がレベル変換後の入力電圧（第１のノードＮＤ２０の電位）Ｖｘ２と第１のインバータ２０４の閾値電圧Ｖｔｈ１の電位差で蓄えられた電荷を保持するように充放電を行なうため，第１のインバータ２０４の入力電圧は，Ｖｔｈ１＋Ｖｒｅｆ−Ｖｘ２となる。
【００６２】
このとき，レベル変換後の入力電圧Ｖｘ２の大きさが参照電圧Ｖｒｅｆより高い場合には，第１のインバータ２０４の入力電圧が第１のインバータ２０４の閾値電圧Ｖｔｈ１より低くなるため，第１のインバータ２０４からの出力信号は，反転されて第１のインバータ２０４の閾値電圧Ｖｔｈ１より高くなり，第２のインバータ２０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００６３】
一方，レベル変換後の入力電圧Ｖｘ２の大きさが参照電圧Ｖｒｅｆより低い場合には，第１のインバータ２０４の入力電圧が第１のインバータ２０４の閾値電圧Ｖｔｈ１より高くなるため，第１のインバータ２０４からの出力信号は，反転されて第１のインバータ２０４の閾値電圧Ｖｔｈ１より低くなり，第２のインバータ２０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００６４】
上記のように，第１のインバータ２０４で比較動作が実行され，かかる出力結果が，第２のインバータ２０８で増幅され，出力される。
【００６５】
以上のように第１のインバータ２０４及び第２のインバータ２０８が増幅器として働き，キャパシタにより変換された入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの電位差が増幅され，比較動作が実行される。
【００６６】
つまり，第１のインバータ２０４のＭＯＳＴｒの耐圧以上のアナログ入力電圧Ｖｉｎは，各キャパシタの容量比で電荷分配されることにより，ＭＯＳＴｒの耐圧電圧以下のアナログ電圧（Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３＋Ｃ４）・Ｖｉｎにレベル変換され，比較動作を行なうことが可能となる。
【００６７】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６８】
例えば，第１の実施の形態においては，チョッパ型コンパレータに関して説明したが，ハイインピーダンスのＣＭＯＳの論理入力にも適用可能である。
【００６９】
また，第２の実施の形態においては，チョッパ型コンパレータの比較動作を１つの入力電圧に対して行なうことの説明をしているが，第５のスイッチ手段に至るまでに並列で複数の入力電圧入力端子，入力スイッチ手段，及び入力スイッチ手段から第５のスイッチ手段の間の一のノードＮＤから接地させる間に介在させる容量を変えたキャパシタを設けることにより，一つの参照電圧Ｖｒｅｆで複数の入力電圧Ｖｉｎを随時比較動作を行なえるアナログ・デジタル変換として適用することも可能である。
【００７０】
更に，第１及び第２の実施の形態において，サンプルホールド容量として使用されるキャパシタの容量を大きくすることにより容量アレイ型アナログ・デジタル変換として適用することも可能である。
【００７１】
【発明の効果】
以上説明したように，本発明によれば，インバータのＭＯＳＴｒ耐圧より高い入力電圧が入力された場合に，入力電圧をインバータのＭＯＳＴｒ耐圧より低くレベル変換することにより，参照電圧との比較動作が可能となるチョッパ型コンパレータが実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路構成図である。
【図２】本発明の第１の実施の形態の補足説明図である。
【図３】本発明の第２の実施の形態の回路構成図である。
【図４】従来のチョッパ型コンパレータの回路構成図である。
【符号の説明】
Ｕ１０，Ｕ２０ 入力電圧変換入力部
Ｕ１２，Ｕ２２ 参照電圧入力部
Ｕ１４，Ｕ２４ 比較増幅部
【発明の属する技術分野】
本発明は半導体回路にかかり，特に相補型金属酸化膜半導体回路（ＣＭＯＳ回路）におけるアナログ電圧レベル比較器である，チョッパ型コンパレータ回路に関する。
【０００２】
【従来の技術】
一般に，ＣＭＯＳ高速Ａ／Ｄコンバータとして，アナログからデジタルへのデータ変換を並列に配置したチョッパ型コンパレータと呼ばれる回路が使用されている。
【０００３】
図４は，従来のチョッパ型コンパレータ回路の構成図である。図４で示されたチョッパ型コンパレータ５００は，入力側から順に直列接続された第１のキャパシタ５０２，第１のインバータ５０４，第２のキャパシタ５０６，第２のインバータ５０８と，第１のキャパシタ５０２に，アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆを交互に入力するための第１及び第２のスイッチ手段５１０，５１２と，第１及び第２のスイッチ手段５１０，５１２と連動して，第１及び第２のインバータ５０４，５０８の入力と出力を短絡して同電位に固定させるための第３及び第４のスイッチ手段５１４，５１６を具備している。
【０００４】
次に，動作について説明する。チョッパ型コンパレータ５００は，参照電圧Ｖｒｅｆと入力電圧Ｖｉｎとの大小関係を判定するために，まず初期化を行なう。初期化期間では，第２，第３，及び第４スイッチ手段５１２，５１４，５１６をオンにし，第１スイッチ手段５１０をオフにする。このとき第１及び第２のインバータ５０４，５０８の入出力電圧が第３及び第４のスイッチ手段を介して同電位に固定されるため，第１のインバータ５０４の入力側及び出力側の電圧は，第１のインバータ５０４の閾値電圧Ｖｔｈ１となり，第２のインバータ５０８の入力側及び出力側の電圧は，第２のインバータ５０８の閾値電圧Ｖｔｈ２となる。そのため第１のキャパシタ５０２は，参照電圧Ｖｒｅｆと第１のインバータ５０４の閾値電圧Ｖｔｈ１との差で，第２のキャパシタ５０６は，第１のインバータ５０４の閾値電圧Ｖｔｈ１と第２のインバータ５０８の閾値電圧Ｖｔｈ２の差で充電が行なわれる。充電後は，第１のキャパシタ５０２の入力側の電極の電位は，参照電圧Ｖｒｅｆとなり，第１のインバータ５０４の入力側の電位は第１のインバータ５０４の閾値電圧Ｖｔｈ１となり，安定する。
【０００５】
初期化した後に，比較期間では第２，第３，及び第４のスイッチ手段５１０，５１４，５１６をオフにし，第１のスイッチ手段５１０をオンにして参照電圧Ｖｒｅｆが供給され，第１のコンデンサ５０２が初期化期間にＶｉｎ−Ｖｔｈ１の電位差で蓄えられた電荷を保持するように充放電を行なうため，第１のインバータ５０４の入力電圧は，Ｖｔｈ１＋Ｖｒｅｆ−Ｖｉｎとなる。
【０００６】
このとき，アナログ入力信号Ｖｉｎのレベルが参照電圧Ｖｒｅｆより高い場合には，第１のインバータ５０４の入力電圧が第１のインバータ５０４の閾値電圧Ｖｔｈ１より低くなるため，第１のインバータ５０４からの出力信号は，反転されて第１のインバータ５０４の閾値電圧Ｖｔｈ１より高くなり，第２のインバータ５０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【０００７】
一方，入力電圧Ｖｉｎのレベルが参照電圧Ｖｒｅｆより低い場合には，第１のインバータ５０４の入力電圧が第１のインバータ５０４の閾値電圧Ｖｔｈ１より高くなるため，第１のインバータ５０４からの出力信号は，反転されて第１のインバータ５０４の閾値電圧Ｖｔｈ１より低くなり，第２のインバータ５０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【０００８】
上記のように，第１のインバータ５０４で比較動作が実行され，かかる出力結果が，第２のインバータ５０８で増幅され，出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら，従来のチョッパ型コンパレータでは，増幅器として使用されるインバータの金属酸化膜半導体トランジスタ（以下ＭＯＳＴｒと称する）耐圧以下の範囲のみ，入力電圧の受け入れが可能であり，インバータのＭＯＳＴｒ耐圧よりも高い電圧においては，増幅器として使用できない。
【００１０】
また，インバータのＭＯＳＴｒ耐圧より高電圧の電圧レベルの比較を前提とした場合，かかる要求を満たす高耐圧のＭＯＳＴｒで新たに回路を構成する必要がある。
【００１１】
更に，上記の場合，ＬＳＩ内部電源電圧より外部入力電圧の方が高い場合に，外部高電圧を内部へ別に供給する必要がある。
【００１２】
本発明は，従来のチョッパ型コンパレータが有する上記問題点に鑑みてなされたものであり，本発明の目的は，インバータのＭＯＳＴｒ耐圧より高い入力電圧の受け入れの可能な，新規かつ改良されたチョッパ型コンパレータを提供することである。
【００１３】
さらに，本発明の別の目的は，インバータのＭＯＳＴｒ耐圧より高い電圧レベルの比較の可能な，新規かつ改良されたチョッパ型コンパレータを提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，入力電圧変換入力部へ入力される入力電圧と参照電圧入力部へ入力される参照電圧との大きさを比較増幅部で比較，増幅して出力するチョッパ型コンパレータにおいて，入力電圧変換入力部は，入力電圧を比較増幅部内に具備されたインバータのＭＯＳトランジスタの耐圧以下にレベル変換することを特徴とする。
【００１５】
このとき，比較増幅部は，第１のキャパシタと第１のインバータが直列接続され，第１のインバータの入力及び出力ノードを第３のスイッチ手段で接続可能とすることが好ましい。
【００１６】
また，入力電圧変換入力部において，入力電圧入力端子から入力される入力電圧を接続させる第１のスイッチ手段と第１のキャパシタの入力側の第１の接続ノードとの間に第３のキャパシタ及び第５のスイッチ手段を設け，第１のスイッチ手段と第３のキャパシタの間の第２の接続ノードに第６のスイッチ手段を介して外部フルスケール電圧入力端子が接続され，第３のキャパシタと第５のスイッチ手段の間の第３の接続ノードに第７のスイッチ手段を介して内部フルスケール電圧入力端子が接続され，第３の接続ノードは第４のキャパシタを介して接地されていることが好ましい。
【００１７】
かかる構成とすることにより，入力電圧を入力させる前に，第３及び第４のスイッチ手段を導通状態とすることにより第１及び第２のインバータをリセットし，第５，第６，及び第７スイッチ手段を導通状態とすることにより外部フルスケール電圧と内部フルスケール電圧を入力させて，第１，第３及び第４のキャパシタに電荷分配した後に，第６及び第７スイッチ手段を非導通状態にして，第１のスイッチ手段を導通状態とすることにより，アナログ信号として入力される入力電圧が，外部フルスケール電圧と内部フルスケール電圧の比率で入力電圧をインバータのＭＯＳＴｒの耐圧より低くなるようにレベル変換されるので，入力電圧が比較増幅部に具備されたインバータのＭＯＳＴｒの耐圧を超える場合，内部フルスケール電圧のレベルの範囲で比較動作を行なうことが実現される。
【００１８】
また，このとき入力電圧変換入力部において，入力電圧入力端子から入力される入力電圧を接続させる第１のスイッチ手段と第１のキャパシタの入力側の第１の接続ノードとの間に第５のスイッチ手段を設け，第１のスイッチ手段と第５のスイッチ手段の間の第２のノードは，第３のキャパシタを介して接地され，第１の接続ノードと参照電圧入力部の間の第３のノードは，第６のスイッチ手段及び第４のキャパシタを介して接地されていること特徴とするチョッパ型コンパレータを提供することも可能である。
【００１９】
かかる構成とすることにより，第３，第４，及び第５スイッチ手段を導通状態とした後に，第１のスイッチ手段を導通状態とすることにより入力電圧を入力させると，第１，第３及び第４のキャパシタの容量比により電荷分配されることにより，入力電圧が比較増幅部に具備されたインバータのＭＯＳＴｒの耐圧を超える場合でも，入力電圧をインバータのＭＯＳＴｒの耐圧より低くなるようにレベル変換してインバータに入力させることにより，比較動作を行なうことが可能となる。
【００２０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に略同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２１】
（第１の実施の形態）
図１は，本発明の第１の実施の形態の回路構成図である。本実施形態のチョッパ型コンパレータ１００の比較増幅部Ｕ１４は，上記の従来のチョッパ型コンパレータと同様に，入力側から順に第１のキャパシタ１０２，第１のインバータ１０４，第２のキャパシタ１０６，及び第２のインバータ１０８が直列接続されることにより構成されている。
【００２２】
第１のキャパシタ１０２の入力側にアナログ信号となる入力電圧Ｖｉｎと参照電圧Ｖｒｅｆが交互に入力されるように，入力電圧変換入力部Ｕ１０には，入力端子１１０から入力電圧Ｖｉｎを入力させるための第１のスイッチ手段１１２が設けられ，参照電圧入力部Ｕ１２には，入力端子１１４から参照電圧Ｖｒｅｆを入力するための第２のスイッチ手段１１６が設けられている。
【００２３】
また，比較増幅部Ｕ１４には，第１及び第２のスイッチ手段１１２，１１６と連動して，第１のインバータ１０４の入力と出力を短絡してリセットするための第３のスイッチ手段１１８，及び第２のインバータ１０８の入力と出力を短絡してリセットするための第４のスイッチ手段１２０が設けられている。
【００２４】
本実施形態のチョッパ型コンパレータ１００は，入力電圧Ｖｉｎの入力端子１１０から第１のキャパシタ１０２の入力側にある第１のノードＮＤ１０に至るまでの回路構成が，以下に記載するように上記の従来のチョッパ型コンパレータと異なる形で，入力電圧変換入力部Ｕ１０として構成されている。
【００２５】
本実施形態の入力電圧変換入力部Ｕ１０において，第１のスイッチ手段１１２と第１のキャパシタ１０２の入力側の第１の接続ノードＮＤ１０との間に第３のキャパシタ１２２及び第５のスイッチ手段１２４が設けられ，第１のスイッチ手段１１２と第３のキャパシタ１２２の間の第２の接続ノードＮＤ１２に，第６のスイッチ手段１２６を介して外部フルスケール電圧入力端子１２８が接続され，第３のキャパシタ１２２と第５のスイッチ手段１２４の間の第３の接続ノードＮＤ１４に第７のスイッチ手段１３０を介して内部フルスケール電圧入力端子１３２が接続され，第３の接続ノードＮＤ１４は第４のキャパシタ１３４を介して接地されている。
【００２６】
次に，本実施形態の動作について説明する。図１で示された本実施形態の入力電圧Ｖｉｎが外部フルスケール電圧ＨＶｆｓ，内部フルスケール電圧Ｖｆｓ，及び第１，第３及び第４のキャパシタ１０２，１２２，１３４によりレベル変換される動作を，図２に示す補足説明図で，まず説明する。
【００２７】
図２は，図１で示された実施形態の入力電圧Ｖｉｎが，外部フルスケール電圧ＨＶｆｓ及び内部フルスケール電圧Ｖｆｓの比でレベル変換される動作を説明するための補足説明図である。
【００２８】
図２において，電圧Ｖ１は本実施形態での外部フルスケール電圧ＨＶｆｓ，電圧Ｖ２は入力電圧Ｖｉｎ，電圧Ｖ３は内部フルスケール電圧Ｖｆｓ，及び電圧Ｖ４は第１のインバータ１０４への入力側の電圧に該当する。また，キャパシタ１５６は本実施形態の第３のキャパシタ１２２，キャパシタ１６２は第４のキャパシタ１３４，及びキャパシタ１６４は第１のキャパシタ１０２に該当し，キャパシタ１５６，１６２，１６４の電気容量を各々Ｃ１，Ｃ２，Ｃ３とする。更に一のノードＮＤ１５は，本実施形態の第３のノードＮＤ１４及び第１のノードＮＤ１０に該当する。
【００２９】
まず，スイッチ１５０を電圧Ｖ１を入力させるために電圧Ｖ１側に，スイッチ１６０を電圧Ｖ３を入力させるために接続させる。
【００３０】
このとき，キャパシタ１５６は電圧Ｖ１と電圧Ｖ３の電位差で充電されＣ１（Ｖ１−Ｖ３）の電荷Ｑ１が蓄積され，キャパシタ１６２は電圧Ｖ３で充電されＣ２Ｖ３の電荷Ｑ２が蓄積され，キャパシタ１６４は電圧Ｖ３と電圧Ｖ４の電位差で充電されＣ３（Ｖ３−Ｖ４）の電荷Ｑ３が蓄積される。
【００３１】
次に，スイッチ１６０をオフにして、スイッチ１５０を電圧Ｖ２側に接続させる。
【００３２】
このとき，一のノードＮＤ１５の電位をＶｘとすると，キャパシタ１５６にはＣ１（Ｖ２−Ｖｘ）の電荷Ｑ１’，キャパシタ１６２にはＣ２Ｖｘの電荷Ｑ２’，及びキャパシタ１６４にはＣ３（Ｖｘ−Ｖ４）の電荷Ｑ３’が蓄積される。
【００３３】
一のノードＮＤ１５における各キャパシタの電荷保存則より−Ｑ１＋Ｑ２＋Ｑ３＝−Ｑ１’＋Ｑ２’＋Ｑ３’（式（１）とする）となる。よって式（１）に各電荷を代入して展開し整理すると，−Ｃ１Ｖ１＋（Ｃ１＋Ｃ２＋Ｃ３）Ｖ３＝−Ｃ１Ｖ２＋（Ｃ１＋Ｃ２＋Ｃ３）Ｖｘ（式（２）とする）となる。
【００３４】
ここで，一のノードＮＤ１５の電位Ｖｘを電圧Ｖ３から０まで変化させることを考えたとき，各キャパシタの容量比の関係式条件として電圧Ｖ１から電圧Ｖ２の変位に対する電位Ｖｘの変位を設定する必要がある。本願発明者が上記式（２）をシミュレーションした結果，電圧Ｖ２が０の場合での電圧Ｖ１から電圧Ｖ２への変位に対して，ＶｘはＶ３から近似的に０へと変位することが確認された。そこで，式（２）において，Ｖ２＝Ｖｘ＝０として整理すると，Ｖ１／Ｖ３＝（Ｃ１＋Ｃ２＋Ｃ３）／Ｃ１（式（３）とする）となる。
【００３５】
従って，式（２）及び式（３）を整理するとＶｘ＝Ｖ２・（Ｖ３／Ｖ１）（式（４）とする）が成立する。つまり式（３）に従って初期電圧Ｖ３／Ｖ１の比からキャパシタの容量を任意に設定することで，電圧Ｖ１から任意の電圧Ｖ２に変化した場合，Ｖｘ電位の変化を一のノードＮＤ１５の電圧の初期値Ｖ３からＶ３／Ｖ１の比率をもって電圧Ｖ４に関係なく，初期値Ｖ３から０の範囲で変化させることが可能となる。例えば，Ｖ１＝５Ｖ，Ｖ３＝３Ｖであった場合に，各キャパシタの容量比を式（３）に従い，Ｃ１：Ｃ２：Ｃ３＝９：４：２の比率に設定すると，Ｖ１が初期値５Ｖから２Ｖに変化すると，Ｖｘの電位は式（３）及び式（４）よりＶｘ＝２Ｖ×（３Ｖ／５Ｖ）＝１．２Ｖとなり，Ｖ２＝０Ｖに変化するとＶｘ＝０Ｖとなる。
【００３６】
次に，上記の図２による補足説明を前提として，本実施形態の動作について図１に沿って説明する。
【００３７】
まず，初期状態として第１〜第７スイッチ手段１１２，１１６，１１８，１２０，１２４，１２６，１３０の全てをオフ状態にする。このとき外部フルスケール電圧入力端子１２８には，入力電圧Ｖｉｎより大きい外部フルスケール電圧ＨＶｆｓが印加され，内部フルスケール電圧入力端子１３２には，内部電源電圧と同様の大きさの内部フルスケール電圧Ｖｆｓが印加されているものとする。
【００３８】
次に，第３，第４，第５，第６及び第７スイッチ手段１１８，１２０，１２４，１２６及び１３０を導通状態として，第３及び第４のキャパシタ１２２，１３４間の第３のノードＮＤ１４及び第１のノードＮＤ１０の電位を内部フルスケール電圧Ｖｆｓの大きさとし，第３のキャパシタ１２２の第２のノードＮＤ１２側の電極の電位を外部フルスケール電圧ＨＶｆｓの大きさとする。なお，このとき外部フルスケール電圧ＨＶｆｓは，外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの比率と入力電圧Ｖｉｎの積（Ｖｆｓ／ＨＶｆｓ）・Ｖｉｎが，インバータのＭＯＳＴｒの耐圧より低くすることが実現される大きさとする。
【００３９】
このとき第４のキャパシタ１３４には，内部フルスケール電圧Ｖｆｓの電位まで電荷が蓄積され，第３のキャパシタ１２２には外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの電位差で電荷が保存され，第１のキャパシタ１０２には，内部フルスケール電圧Ｖｆｓと第１のインバータ１０４の閾値電圧Ｖｔｈ１の電位差で電荷が蓄積される。
【００４０】
次に，第６及び第７スイッチ手段１２６，１３０を非導通状態とした後に，第１のスイッチ手段１１２を導通状態とすることによりアナログ信号となる入力電圧Ｖｉｎの入力期間が開始される。
【００４１】
このとき，第１及び第３のノードＮＤ１０，ＮＤ１４の電位Ｖｘ１は，前述の図２の補足説明図での式（４）に従って，入力電圧Ｖｉｎが外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの比率と乗算されて，Ｖｘ１＝Ｖｉｎ・（Ｖｆｓ／ＨＶｆｓ）と，第１のインバータ１０４のＭＯＳＴｒの耐圧より低くなるようにレベル変換される。
【００４２】
従って，かかる入力期間で，第３のキャパシタ１２２には入力電圧Ｖｉｎと第３のノードＮＤ１４の電位Ｖｘ１の電位差で電荷が蓄積され，第４のキャパシタ１３４には，第３のノードＮＤ１４の電位Ｖｘ１まで電荷が蓄積され，第１のキャパシタ１０２には第１のノードＮＤ１０の電位Ｖｘ１と第１のインバータ１０４の閾値電圧Ｖｔｈ１の電位差で電荷が蓄積される。
【００４３】
入力電圧Ｖｉｎを比較動作部Ｕ１４への入力前に，第１のインバータ１０４のＭＯＳＴｒの耐圧より低くなるようにレベル変換した後，第１，第３，第４，及び第５のスイッチ手段１１２，１１８，１２０，１２４を非導通状態にし，第２のスイッチ手段１１６を導通状態とすることにより参照電圧Ｖｒｅｆが入力され，第１のコンデンサ１０２がレベル変換後の入力電圧（第１のノードＮＤ１０の電位）Ｖｘ１と第１のインバータ１０４の閾値電圧Ｖｔｈ１の電位差で蓄えられた電荷を保持するように充放電を行なうため，第１のインバータ１０４の入力電圧は，Ｖｔｈ１＋Ｖｒｅｆ−Ｖｘ１となる。
【００４４】
このとき，レベル変換後の入力電圧Ｖｘ１の大きさが参照電圧Ｖｒｅｆより高い場合には，第１のインバータ１０４の入力電圧が第１のインバータ１０４の閾値電圧Ｖｔｈ１より低くなるため，第１のインバータ１０４からの出力信号は，反転されて第１のインバータ１０４の閾値電圧Ｖｔｈ１より高くなり，第２のインバータ１０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００４５】
一方，レベル変換後の入力電圧Ｖｘ１の大きさが参照電圧Ｖｒｅｆより低い場合には，第１のインバータ１０４の入力電圧が第１のインバータ１０４の閾値電圧Ｖｔｈ１より高くなるため，第１のインバータ１０４からの出力信号は，反転されて第１のインバータ１０４の閾値電圧Ｖｔｈ１より低くなり，第２のインバータ１０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００４６】
上記のように，第１のインバータ１０４で比較動作が実行され，かかる出力結果が，第２のインバータ１０８で増幅され，出力される。
【００４７】
以上のように第１のインバータ１０４及び第２のインバータ１０８が増幅器として働き，外部フルスケール電圧ＨＶｆｓと内部フルスケール電圧Ｖｆｓの比率（Ｖｆｓ／ＨＶｆｓ）により変換された入力電圧Ｖｘ１と参照電圧Ｖｒｅｆの電位差が増幅され，比較動作が実行される。
【００４８】
つまり，第１のインバータ１０４のＭＯＳＴｒの耐圧以上のアナログ入力電圧Ｖｉｎは，ＭＯＳＴｒの耐圧電圧以下のアナログ電圧Ｖｉｎ・（Ｖｆｓ／ＨＶｆｓ）にレベル変換され，内部フルスケール電圧のレベルの範囲で比較動作を行なうことが可能となる。
【００４９】
（第２の実施の形態）
図３は，本発明の第２の実施の形態の回路構成図である。本実施形態のチョッパ型コンパレータ２００は，上記の従来のチョッパ型コンパレータと同様に，比較増幅部Ｕ２４は，入力側から順に第１のキャパシタ２０２，第１のインバータ２０４，第２のキャパシタ２０６，及び第２のインバータ２０８が直列接続されて構成されている。
【００５０】
第１のキャパシタ２０２の入力側にアナログ信号となる入力電圧Ｖｉｎと参照電圧Ｖｒｅｆが交互に入力されるように，入力電圧変換入力部Ｕ２０には，入力端子２１０から入力電圧Ｖｉｎを入力させるための第１のスイッチ手段２１２が設けられ，参照電圧入力部Ｕ２２には，入力端子２１４から参照電圧Ｖｒｅｆを入力するための第２のスイッチ手段２１６が設けられている。
【００５１】
また，比較増幅部Ｕ２４には，第１及び第２のスイッチ手段２１２，２１６と連動して，第１のインバータ２０４の入力と出力を短絡してリセットするための第３のスイッチ手段２１８，及び第２のインバータ２０８の入力と出力を短絡してリセットするための第４のスイッチ手段２２０が設けられている。
【００５２】
本実施形態のチョッパ型コンパレータ２００は，入力電圧Ｖｉｎの入力端子２１０から第１のキャパシタ２０２の入力側にある第１のノードＮＤ２０に至るまでの回路構成が，以下に記載するように上記の従来のチョッパ型コンパレータと異なる形で，入力電圧変換入力部Ｕ２０として構成されている。
【００５３】
本実施形態の入力電圧変換入力部Ｕ２０において，第１のキャパシタ２０２の入力側にある第１のノードＮＤ２０と第１のスイッチ手段２１２の間に第５のスイッチ手段２２２が設けられ，第１のスイッチ手段２１２と第５のスイッチ手段２２２の間の第２のノードＮＤ２２は，第３のキャパシタ２２４を介して接地され，第１のノードＮＤ２０と参照電圧入力部Ｕ２２の間の第３のノードＮＤ２４は，第６のスイッチ手段２２６及び第４のキャパシタ２２８を介して接地されている。
【００５４】
次に，本実施形態の動作について図３に沿って説明する。
【００５５】
まず，初期状態として第１〜第６スイッチ手段２１２，２１６，２１８，２２０，２２２，２２６の全てをオフ状態にする。
【００５６】
次に，第３，第４，及び第５スイッチ手段２１８，２２０，２２２を導通状態とした後に，第１のスイッチ手段２１２を導通状態とすることによりアナログ信号となる入力電圧Ｖｉｎの入力期間が開始される。
【００５７】
かかる入力期間で，第３のキャパシタ２２４に入力電圧Ｖｉｎの電位まで電荷が蓄積され，第１のキャパシタ２０２に入力電圧Ｖｉｎと第１のインバータ２０４の閾値電圧Ｖｔｈ１の差の電位差で電荷が蓄積される。
【００５８】
入力電圧Ｖｉｎの入力期間終了後，第１のスイッチ手段２１２を非導通状態にし，第６のスイッチ手段２２６を導通状態とすることによりホールド期間が開始される。
【００５９】
かかるホールド期間で，入力期間で第１及び第３のキャパシタ２０２、２２４に蓄積された電荷は，第１，第３及び第４のキャパシタ２０２，２２４，２２８の容量比に応じて分配される。入力電圧レベルがＶｉｎであるときに，第１，第３及び第４のキャパシタ２０２，２２４，２２８の容量比がＣ１：Ｃ３：Ｃ４であるとすると，ホールド期間において上記各キャパシタに電荷分配されることにより，第１のノードＮＤ２０の電圧Ｖｘ２は，（Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３＋Ｃ４）・Ｖｉｎとなる。つまり，第３及び第４のキャパシタ２２４，２２８により，入力電圧Ｖｉｎを各キャパシタの容量比により任意の電圧レベルに下げることができる。
【００６０】
ホールド期間で，第１のノードＮＤ２０の電圧Ｖｘ２を入力電圧Ｖｉｎの大きさＶｉｎからＶｘ２＝（Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３＋Ｃ４）・Ｖｉｎに低下させ，第１のキャパシタ１０２には第１のノードＮＤ２０の電圧Ｖｘ２と第１のインバータ１０４の閾値電圧Ｖｔｈ１との電位差で電荷が保存される。
【００６１】
第３，第４，第５，及び第６のスイッチ手段２１８，２２０，２２２，２２６を非導通状態とした後に，第２のスイッチ手段２１６が導通状態とすることにより参照電圧Ｖｒｅｆが入力され，第１のコンデンサ２０２がレベル変換後の入力電圧（第１のノードＮＤ２０の電位）Ｖｘ２と第１のインバータ２０４の閾値電圧Ｖｔｈ１の電位差で蓄えられた電荷を保持するように充放電を行なうため，第１のインバータ２０４の入力電圧は，Ｖｔｈ１＋Ｖｒｅｆ−Ｖｘ２となる。
【００６２】
このとき，レベル変換後の入力電圧Ｖｘ２の大きさが参照電圧Ｖｒｅｆより高い場合には，第１のインバータ２０４の入力電圧が第１のインバータ２０４の閾値電圧Ｖｔｈ１より低くなるため，第１のインバータ２０４からの出力信号は，反転されて第１のインバータ２０４の閾値電圧Ｖｔｈ１より高くなり，第２のインバータ２０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００６３】
一方，レベル変換後の入力電圧Ｖｘ２の大きさが参照電圧Ｖｒｅｆより低い場合には，第１のインバータ２０４の入力電圧が第１のインバータ２０４の閾値電圧Ｖｔｈ１より高くなるため，第１のインバータ２０４からの出力信号は，反転されて第１のインバータ２０４の閾値電圧Ｖｔｈ１より低くなり，第２のインバータ２０８を介して増幅され，論理値Ｖｏｕｔとして出力される。
【００６４】
上記のように，第１のインバータ２０４で比較動作が実行され，かかる出力結果が，第２のインバータ２０８で増幅され，出力される。
【００６５】
以上のように第１のインバータ２０４及び第２のインバータ２０８が増幅器として働き，キャパシタにより変換された入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの電位差が増幅され，比較動作が実行される。
【００６６】
つまり，第１のインバータ２０４のＭＯＳＴｒの耐圧以上のアナログ入力電圧Ｖｉｎは，各キャパシタの容量比で電荷分配されることにより，ＭＯＳＴｒの耐圧電圧以下のアナログ電圧（Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３＋Ｃ４）・Ｖｉｎにレベル変換され，比較動作を行なうことが可能となる。
【００６７】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６８】
例えば，第１の実施の形態においては，チョッパ型コンパレータに関して説明したが，ハイインピーダンスのＣＭＯＳの論理入力にも適用可能である。
【００６９】
また，第２の実施の形態においては，チョッパ型コンパレータの比較動作を１つの入力電圧に対して行なうことの説明をしているが，第５のスイッチ手段に至るまでに並列で複数の入力電圧入力端子，入力スイッチ手段，及び入力スイッチ手段から第５のスイッチ手段の間の一のノードＮＤから接地させる間に介在させる容量を変えたキャパシタを設けることにより，一つの参照電圧Ｖｒｅｆで複数の入力電圧Ｖｉｎを随時比較動作を行なえるアナログ・デジタル変換として適用することも可能である。
【００７０】
更に，第１及び第２の実施の形態において，サンプルホールド容量として使用されるキャパシタの容量を大きくすることにより容量アレイ型アナログ・デジタル変換として適用することも可能である。
【００７１】
【発明の効果】
以上説明したように，本発明によれば，インバータのＭＯＳＴｒ耐圧より高い入力電圧が入力された場合に，入力電圧をインバータのＭＯＳＴｒ耐圧より低くレベル変換することにより，参照電圧との比較動作が可能となるチョッパ型コンパレータが実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路構成図である。
【図２】本発明の第１の実施の形態の補足説明図である。
【図３】本発明の第２の実施の形態の回路構成図である。
【図４】従来のチョッパ型コンパレータの回路構成図である。
【符号の説明】
Ｕ１０，Ｕ２０ 入力電圧変換入力部
Ｕ１２，Ｕ２２ 参照電圧入力部
Ｕ１４，Ｕ２４ 比較増幅部
Claims (4)
- 入力電圧変換入力部へ入力される入力電圧と参照電圧入力部へ入力される参照電圧との大きさを比較増幅部で比較，増幅して出力するチョッパ型コンパレータにおいて；
前記入力電圧変換入力部は，前記入力電圧を前記比較増幅部内に具備されたインバータのＭＯＳトランジスタの耐圧以下にレベル変換することを特徴とする，チョッパ型コンパレータ。 - 前記比較増幅部は，第１のキャパシタと第１のインバータが直列接続され，前記第１のインバータの入力及び出力ノードを第３のスイッチ手段で接続可能とすることを特徴とする，請求項１に記載のチョッパ型コンパレータ。
- 前記入力電圧変換入力部において；
入力電圧入力端子から入力される前記入力電圧を接続させる第１のスイッチ手段と前記第１のキャパシタの入力側の第１の接続ノードとの間に第３のキャパシタ及び第５のスイッチ手段を設け，
前記第１のスイッチ手段と前記第３のキャパシタの間の第２の接続ノードに第６のスイッチ手段を介して外部フルスケール電圧入力端子が接続され，
前記第３のキャパシタと前記第５のスイッチ手段の間の第３の接続ノードに第７のスイッチ手段を介して内部フルスケール電圧入力端子が接続され，
前記第３の接続ノードは第４のキャパシタを介して接地されていることを特徴とする，請求項１又は２のいずれか１項に記載のチョッパ型コンパレータ。 - 前記入力電圧変換入力部において；
入力電圧入力端子から入力される前記入力電圧を接続させる第１のスイッチ手段と前記第１のキャパシタの入力側の第１の接続ノードとの間に第５のスイッチ手段を設け，
前記第１のスイッチ手段と前記第５のスイッチ手段の間の第２のノードは，第３のキャパシタを介して接地され，
前記第１の接続ノードと前記参照電圧入力部の間の第３のノードは，第６のスイッチ手段及び第４のキャパシタを介して接地されていること特徴とする，請求項１又は２のいずれか１項に記載のチョッパ型コンパレータ。
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