JP2004005740A

JP2004005740A - 映像データ転送を行うコンピュータシステム

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Publication number: JP2004005740A
Application number: JP2003292823A
Authority: JP
Inventors: Kesatoshi Takeuchi; 竹内　啓佐敏
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1994-03-07
Filing date: 2003-08-13
Publication date: 2004-01-08
Anticipated expiration: 2022-03-14
Also published as: JP3894173B2

Abstract

　
【課題】　映像データを映像メモリに高速に転送する。
【解決手段】　ＤＭＡ転送時のアドレスは、ＤＭＡコントローラ２２０内のＤＭＡアドレス演算部３１２において簡単な算術演算によって算出され、このアドレスを用いて映像データがＶＲＡＭ２１２内の任意の位置に高速に転送される。また、ＦＩＦＯメモリユニット３１８では、映像を転送する際に垂直方向と水平方向に任意の倍率で拡大・縮小する。
【選択図】　図２

Description

　本発明は、映像データを映像メモリに転送するための映像データ転送装置およびこれを備えたコンピュータシステムに関する。

　外部から与えられた映像データをパーソナルコンピュータの映像メモリに転送する方法として、いわゆるＤＭＡ（Direct Memory Access）転送を利用することができる。

　図２５は、映像データをビデオＲＡＭに転送するためのＤＭＡコントローラを備えた従来のコンピュータシステムを示すブロック図である。３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）に色相分解された色データＤr ，Ｄg ，Ｄb がそれぞれ記憶されている。これらの色データＤr ，Ｄg ，Ｄb は、例えばディザ法で予め２値化されている。ＤＭＡコントローラ５５は、アドレスバス５３と、データバス５２と、制御バス５４の使用権をＣＰＵ５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂに記憶された２値色データＤr ，Ｄg ，Ｄb をリアルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６Ｂにそれぞれ転送する。転送された２値色データＤr ，Ｄg ，Ｄb は、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じてモニタ−制御部５７に送られ、モニタ−５８に映像を表示させる。

　ＤＭＡ転送の際には、まず、ＣＰＵ５９が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動する。ＤＭＡコントローラ５５は、バスの使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の２値色データＤr をＲ成分用のＶＲＡＭ５６Ｒに転送し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動すると、Ｒ成分と同様に２値色データＤg の転送が行なわれる。さらに、Ｂ成分も同様に転送される。２ライン目の映像データを転送する際には、ＣＰＵ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２ライン目の表示開始アドレスを算出してこれをＤＭＡコントローラ５５に送り、ＲＧＢ各色の２値色データＤr ，Ｄg ，Ｄb を順次転送する。

　このように、ＣＰＵ５９は各ライン毎にＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算出してＤＭＡコントローラ５５に教示し、ＤＭＡコントローラ５５がこれに応じて各ラインの色データＤr ，Ｄg ，Ｄb を順次ＤＭＡ転送していくことにより、１フィ−ルド分の色データがＶＲＡＭ５６に転送される。なお、「１フィールド」とは、画面の左上隅から右下隅までの１回の走査でカバーされる画像を言う。多くの場合には、２：１のインターレス（飛び越し走査）が行なわれており、２フィールドで１フレーム（１画面）の画像を構成している。こうして、１秒間に約６０フィ−ルド分の２値色データを順次ＤＭＡ転送していくことによって、動画がモニタ−５８に表示される。

　ＮＴＳＣ（National Television System Commmittee ）方式による映像信号を利用した場合、水平１ラインの走査期間は６３μｓである。一方、図２５のシステムにおいて、ＣＰＵ５９が表示開始アドレスを計算してＤＭＡコントローラ５５に転送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９から各バスの使用権を取得する時間と、各２値色データＤr ，Ｄg ，Ｄb の１ライン分をＤＭＡ転送する時間とを合計すると、１秒間に数フィ−ルド分のデータしか転送できない。これはＣＰＵ５９が表示開始アドレスを計算したり、ＤＭＡコントローラ５５に表示開始アドレスを設定したりするための時間が必要以上にかかるためと考えられる。このように、従来の装置では、１秒間に数フィールド分のデータしか転送できないため、スム−ズな動画を表示することは不可能であった。

　本発明は、従来技術における上述の課題を解決するためになされたものであり、映像データを映像メモリに高速に転送することを目的とする。

　この発明の請求項１に記載されたコンピュータシステムでは、ＣＰＵと、映像データを記憶する第１の映像メモリと、前記第１の映像メモリへの前記映像データの書込みと読み出しを制御するビデオアクセラレータと、前記第１の映像メモリと前記ビデオアクセラレータとの間を電気的に接続するローカルバスと、前記映像データを前記第１の映像メモリ内の所望のメモリ領域に転送する映像データ転送手段とを備える。前記映像データ転送手段は、前記第１の映像メモリ内における前記所望のメモリ領域の開始位置を示すオフセットアドレス値を記憶する第１のメモリと、前記第１の映像メモリ内における隣接する走査線同士のアドレスの差を示す加算アドレス値を記憶する第２のメモリと、前記映像データに同期した垂直同期信号と水平同期信号とに応じて、与えられた前記水平同期信号のパルス数に基づいて特定される走査線の順番を示す走査線番号と、前記加算アドレス値とを乗算した値に等しい垂直アドレス値を算出する第１の演算手段と、映像内の各走査線上において、各走査線の始点から各走査線上の各画素までのアドレスの差を示す水平アドレス値を生成する水平カウンタと、前記オフセットアドレス値と前記垂直アドレス値と前記水平アドレス値とを加算することによって、各走査線上における各画素の位置に相当する前記第１の映像メモリ内のアドレスを示す転送アドレスを生成し、前記ローカルバス上に前記転送アドレスを出力する第２の演算手段と、前記転送アドレスに応じて前記第１の映像メモリに転送する前記映像データを、前記ローカルバス上に出力するデータ出力手段とを備える。

　転送アドレスは第１の演算手段と第２の演算手段とによる算術演算によって算出されるので、転送アドレスが高速に算出される。

　請求項２に記載されたコンピュータシステムでは、前記第１の演算手段は、与えられた前記水平同期信号のパルス数に応じて前記走査線番号を生成する走査線番号生成手段と、前記走査線番号と前記加算アドレス値とを乗算することによって、前記垂直アドレス値を生成する乗算器と、を備える。

こうすれば、１つの乗算器によって垂直アドレス値を簡単に算出できる。

　請求項３に記載されたコンピュータシステムでは、前記第１の演算手段は、与えられた前記水平同期信号のパルス数と等しい回数だけ前記加算アドレス値を累算することによって、前記垂直アドレス値を生成する加算器、を備える。

　こうすれば、１つの加算器によって垂直アドレス値を算出できるので、回路構成がさらに簡単になり、また、より高速に垂直アドレス値を求めることができる。

　請求項４に記載されたコンピュータシステムでは、前記映像データ転送手段は、さらに、前記ローカルバスの使用権を前記ビデオアクセラレータから取得し、前記使用権を前記ビデオアクセラレータに返還するバス制御手段を備える。

　こうすれば、いわゆるＤＭＡ転送によって映像データを高速に転送できる。

　請求項５に記載されたコンピュータシステムでは、さらに、外部から与えられたコンポジット映像信号をデコードすることによって、コンポーネント映像信号と前記垂直同期信号と前記水平同期信号とを生成するデコーダ手段と、前記コンポーネント映像信号をＡ−Ｄ変換することによって前記映像データを生成するＡ−Ｄ変換器と、を備える。

　こうすれば、外部から与えられたコンポジット映像信号の映像を表わす映像データを第１の映像メモリに高速に転送できる。

　請求項６に記載されたコンピュータシステムでは、前記データ出力手段は、前記映像データを所定量ずつ記憶可能な複数の映像データバッファと、前記複数の映像データバッファの中で、前記映像データが書込まれる少なくとも１つの映像データバッファと、前記映像データが読み出される少なくとも１つの他の映像データバッファとを所定の順序で選択して動作させるバッファ制御手段と、を備える。

　こうすれば、複数の映像データバッファを用いて映像データの転送のタイミングを調整できる。

　請求項７に記載されたコンピュータシステムでは、前記バッファ制御手段は、前記垂直同期信号と前記水平同期信号の少なくとも一方に基づいて、前記垂直同期信号のＮV 倍の周期を有するラインインクリメント信号を生成するラインインクリメント信号生成手段を備え、前記第１の演算手段は、前記水平同期信号の各パルスに応じて、前記水平同期信号の最新の２パルスの間に発生した前記ラインインクリメント信号のパルス数を前記走査線番号の値に加算していく手段を備えている。そして、前記ラインインクリメント信号生成手段における前記ＮV の値を調整することによって、前記第１の映像メモリに転送される前記映像データで表わされる映像を垂直方向に縮小可能である。

　請求項８に記載されたコンピュータシステムでは、前記バッファ制御手段は、水平同期信号の周波数のＮH0倍の周波数を有する入力クロック信号を生成し、前記映像データが書込まれる映像データバッファに書込み同期信号として供給する入力クロック生成手段と、入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周波数を有する出力クロック信号を生成し、前記映像データが読出される映像データバッファに読出し同期信号として供給する出力クロック生成手段と、を備える。そして、前記出力クロック生成手段における前記ＨＸの値を調整することによって、前記複数の映像データバッファから読み出された前記映像データによって表わされる映像を垂直方向に拡大可能である。

　請求項９に記載されたコンピュータシステムでは、前記バッファ制御手段は、さらに、前記水平同期信号のＮH 倍の周波数を有するドットクロック信号を、前記複数の映像データバッファから読み出された前記映像データを前記第１の映像メモリに書き込む際の同期信号として生成するドットクロック生成手段を備える。そして、前記ドットクロック生成手段における前記ＮH の値を調整することによって前記第１の映像メモリに転送される前記映像データで表わされる映像を水平方向に拡大および縮小可能である。

　この発明の請求項１０に記載されたコンピュータシステムは、映像データを記憶する映像メモリと、前記映像メモリへの前記映像データの書込みと読み出しを制御するマイクロプロセッサと、前記映像メモリと前記マイクロプロセッサとの間を電気的に接続するバスと、前記バスの使用権を前記マイクロプロセッサから獲得するとともに、前記映像メモリ内の所望のメモリ領域に対応する前記転送アドレスと前記映像データとを前記バス上に出力することによって、前記映像データを前記映像メモリにＤＭＡ転送するＤＭＡ転送手段と、を備える。また、前記ＤＭＡ転送手段は、前記映像データで表わされる映像を垂直方向に変倍可能な第１の変倍手段と、前記映像データで表わされる映像を水平方向に変倍可能な第２の変倍手段と、を備える。

　また、この発明の請求項１６に記載した映像データ転送装置は、映像データを記憶する映像メモリと、前記映像メモリへの前記映像データの書込みと読み出しを制御するマイクロプロセッサと、前記映像メモリと前記マイクロプロセッサとの間を電気的に接続するバスと、を備えるコンピュータシステムに使用され、前記映像データを前記映像メモリ内の所望のメモリ領域に転送する映像データ転送装置であって、前記映像メモリ内における前記所望のメモリ領域の開始位置を示すオフセットアドレス値を記憶する第１のメモリと、前記映像メモリ内における隣接する走査線同士のアドレスの差を示す加算アドレス値を記憶する第２のメモリと、前記映像データに同期した垂直同期信号と水平同期信号とに応じて、与えられた前記水平同期信号の数に基づいて特定される走査線の順番を示す走査線番号と、前記加算アドレス値とを乗算した値に等しい垂直アドレス値を算出する第１の演算手段と、映像内の各走査線上において、各走査線の始点から各走査線上の各画素までのアドレスの差を示す水平アドレス値を生成する水平カウンタと、前記オフセットアドレス値と前記垂直アドレス値と前記水平アドレス値とを加算することによって、各走査線上における各画素の位置に相当する前記映像メモリ内のアドレスを示す転送アドレスを生成し、前記バス上に前記転送アドレスを出力する第２の演算手段と、前記転送アドレスに応じて前記映像メモリに転送する前記映像データを、前記バス上に出力するデータ出力手段と、前記映像データで表わされる映像を垂直方向に変倍可能な第１の変倍手段と、前記映像データで表わされる映像を水平方向に変倍可能な第２の変倍手段と、
を備えることを特徴とする。

　請求項２１に記載されたコンピュータシステムでは、さらに、前記第１の映像メモリとは異なるデータ形式の映像データを記憶するための第２の映像メモリと、前記第２の映像メモリに記憶された前記映像データを、前記第１の映像メモリに記憶される映像データの形式に変換するとともに、変換後の映像データを前記ＤＭＡ転送手段に供給する映像データ変換手段と、を備える。

　こうすれば、第２の映像メモリに記憶された映像データを第１の映像メモリに高速に転送できる。

　請求項１に記載した発明によれば、転送アドレスが第１の演算手段と第２の演算手段とによる算術演算によって高速に算出されるので、この転送アドレスに基づいて映像データを映像メモリに高速に転送することができるという効果がある。

　請求項２に記載した発明によれば、乗算器によって垂直アドレス値を簡単に算出できるという効果がある。

　請求項３に記載した発明によれば、加算器によって垂直アドレス値を算出できるので、回路構成がさらに簡単になり、また、より高速に垂直アドレス値を求めることができるという効果がある。

　請求項４に記載した発明によれば、いわゆるＤＭＡ転送によって映像データを高速に転送できるという効果がある。

　請求項５に記載した発明によれば、外部から与えられたコンポジット映像信号の映像を表わす映像データを、映像メモリに高速に転送できるという効果がある。

　請求項６に記載した発明によれば、複数の映像データバッファを用いて映像データの転送のタイミングを調整できるという効果がある。

　請求項７に記載した発明によれば、ラインインクリメント信号生成手段におけるＮV の値を調整することによって、映像を垂直方向に縮小できるという効果がある。

　請求項８に記載した発明によれば、出力クロック生成手段におけるＨＸの値を調整することによって、映像を垂直方向に拡大できるという効果がある。

　請求項９に記載した発明によれば、ドットクロック生成手段におけるＮH の値を調整することによって映像を水平方向に拡大および縮小できるという効果がある。

　請求項１０に記載した発明によれば、映像を垂直方向と水平方向に変倍しつつ映像データを転送できるという効果がある。

　請求項１１および１６に記載した発明によれば、転送アドレスが第１の演算手段と第２の演算手段とによる算術演算によって高速に算出されるので、この転送アドレスに基づいて映像データを映像メモリに高速に転送することができるという効果がある。

　請求項１２および１７に記載した発明によれば、複数のＦＩＦＯメモリを用いて映像データの転送のタイミングを調整できるという効果がある。という効果がある。

　請求項１３および１８に記載した発明によれば、ラインインクリメント信号生成手段におけるＮV の値を調整することによって、映像を垂直方向に縮小できるという効果がある。

　請求項１４および１９に記載した発明によれば、出力クロック生成手段におけるＨＸの値を調整することによって、映像を垂直方向に拡大できるという効果がある。

　請求項１５および２０に記載した発明によれば、ドットクロック生成手段におけるＮH の値を調整することによって映像を水平方向に拡大および縮小できるという効果がある。

　請求項２１に記載した発明によれば、第２の映像メモリに記憶された映像データを第１の映像メモリに高速に転送できるという効果がある。

Ａ．システム構成：
　図１は、本発明の第１の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、パーソナルコンピュータ本体２００と、カラーＣＲＴ３００と、カラー液晶ディスプレイ（ＬＣＤ）３０２とを備えている。パーソナルコンピュータ本体２００は、ＣＰＵ２０２と、ＲＡＭ２０４と、ＲＯＭ２０６と、Ｉ／Ｏインタフェイス２０８と、ビデオアクセラレータ２１０と、２ポートＶＲＡＭ２１２と、Ｄ−Ａ変換器（ＤＡＣ）２１４と、ＬＣＤドライバ２１６と、ＤＭＡコントローラ２２０と、Ａ−Ｄ変換器２２２と、映像デコーダ２２４と、映像入力端子２２６とを備えている。これらのうちで、ＣＰＵ２０２、ＲＡＭ２０４、ＲＯＭ２０６、Ｉ／Ｏインタフェイス２０８、ビデオアクセラレータ２１０、および、ＤＭＡコントローラ２２０は、ＣＰＵバス２０１で互いに接続されている。また、ビデオアクセラレータ２１０と、２ポートＶＲＡＭ２１２と、ＤＭＡコントローラ２２０は、ローカルバス（アドレスバス２２８、データバス２２９、制御バス２３０）で相互に接続されている。

　なお、ＤＭＡコントローラ２２０とＡ−Ｄ変換器２２２と映像デコーダ２２４と映像入力端子２２６は、１枚の拡張ボードまたは拡張カード上に実現することができる。

　映像入力端子２２６にはビデオプレーヤやテレビジョンチューナからのコンポジット映像信号ＶＳが与えられる。入力されたコンポジット映像信号ＶＳは、映像デコーダ２２４でデコードされて、ＲＧＢ各色の輝度成分を含む色信号ＣＳ（コンポーネント映像信号）と、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、フィールド指示信号ＦＩＳとに分解される。フィールド指示信号ＦＩＳは、インターレース走査の場合に奇数フィールドか偶数フィールドかを示す信号である。

　色信号ＣＳはＡ−Ｄ変換器２２２によってアナログ信号からデジタル信号に変換され、デジタル化された映像データＤＳはＤＭＡコントローラ２２０に与えられる。ＤＭＡコントローラ２２０は、デジタル化された映像データのビット数を調整した後、その映像データを２ポートＶＲＡＭ２１２に転送する。２ポートＶＲＡＭ２１２から読み出された映像データは、Ｄ−Ａ変換器２１４を介してカラーＣＲＴ３００に与えられ、また、ＬＣＤドライバ２１６を介して液晶ディスプレイ３０２に与えられる。

　図２は、ＤＭＡコントローラ２２０の内部構成を示すブロック図である。ＤＭＡコントローラ２２０は、ＣＰＵインタフェイス３１０と、ＤＭＡアドレス演算部３１２と、データ出力部３１４と、ＤＭＡ制御部３１６と、ＦＩＦＯメモリユニット３１８と、色調整部３２０とを備えている。

　色調整部３２０に与えられるデジタル映像信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカラー映像データである。色調整部３２０は、この２４ビットのデジタル映像信号ＤＳを、必要に応じて１６ビット（Ｒ：Ｇ：Ｂ＝５：６：５ビットで１６７７万色を再現可能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで６万色を再現可能）、４ビット（カラーパレットにより１６色を再現可能）、３ビット（カラーパレットにより８色を再現可能）の映像データに変換する回路である。４ビットや３ビットの映像データに変換する場合には、ディザ法による２値化が実行される。カラーパレットは、２ポートＶＲＡＭ２１２の出力側に設けられている。なお、どのタイプの映像データに変換するかは、オペレータの指定に応じてＣＰＵ２０２によって設定される。但し、以下では２４ビットのフルカラー映像データ（「コンポーネント映像データ」と呼ぶ）を色調整部３２０がそのまま出力する場合について説明する。

　色調整部３２０から出力されたコンポーネント映像データＶＤは、ＦＩＦＯメモリユニット３１８に順次記憶される。図３は、ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図である。図３（Ａ）に示すように、ＦＩＦＯメモリユニット３１８は、ＦＩＦＯ制御部３２１と、２つのＦＩＦＯメモリ３２２，３２４を備えている。また、図３（Ｂ）に示すように、ＦＩＦＯ制御部３２１は５つのＰＬＬ回路３２５〜３２８，５１０と波形成形部５１１とを有している。第１ないし第３のＰＬＬ回路３２５〜３２７は、水平同期信号ＨＳＹＮＣの周波数をＮH0倍、（ＮH0＊ＨＸ）倍、および、ＮH 倍した信号ＣＬＫＩ，ＣＬＫＯ，ＤＣＬＫをそれぞれ生成する。また、第４のＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮV 倍した信号ＨＩＮＣを生成する。第５のＰＬＬ回路５１０は、図３（Ｃ）に示すように、水平同期信号ＨＳＹＮＣの周波数をＨＸ倍した信号ＨＳＹＮＣ＊ＨＸを生成し、波形成形部５１１はその立ち上がりエッジを検出して第２の水平同期信号ＸＨＳＹＮＣを生成する。この第２の水平同期信号ＸＨＳＹＮＣは、第１の水平同期信号ＨＳＹＮＣのＨＸ倍の周波数を有する同期信号である。なお、各ＰＬＬ回路内の設定値ＮH0，（ＮH0＊ＨＸ），ＮH ，ＮV ，ＨＸは、ＣＰＵ２０２によって設定される。これらのＰＬＬ回路３２５〜３２８は、映像の拡大・縮小を行なうための回路であり、その機能については後述する。

　なお、２つのＦＩＦＯメモリ３２２，３２４は、所定量の映像データを一時的に記憶する映像データバッファとしての機能を有しており、ＦＩＦＯ制御部３２１は映像データバッファ制御部としての機能を有している。また、第１のＰＬＬ回路３２５は入力クロック生成手段として、第２のＰＬＬ回路３２６は出力クロック生成手段として、第３のＰＬＬ回路３２７はドットクロック生成手段として、第４のＰＬＬ回路３２８はラインインクリメント信号生成手段としての機能をそれぞれ有している。なお、第２と第４のＰＬＬ回路３２６，３２８およびＦＩＦＯメモリユニット３１８が協同して、映像を垂直方向に変倍可能な変倍手段としての機能を発揮する。また、第２と第３のＰＬＬ回路３２６，３２７が協同して、映像データで表わされる映像を水平方向に変倍可能な変倍手段としての機能を発揮する。

　図２に示すように、ＦＩＦＯメモリユニット３１８から出力された映像データは、データ出力部３１４を介してデータバス２２９上に出力される。そして、ＤＭＡ制御部３１６がアドレスバス２２８と、データバス２２９と、制御バス２３０の使用権をビデオアクセラレータ２１０から取得し、映像データＭＤＡＴＡを２ポートＶＲＡＭ２１２に転送する。

　図４は、ＤＭＡコントローラ２２０内のＤＭＡアドレス演算部３１２と、データ出力部３１４と、ＤＭＡ制御部３１６の内部構成を示すブロック図である。データ出力部３１４は、コンポーネント映像データＶＤを保持するためのラッチ３６４を備えている。なお、コンポーネント映像データＶＤを複数画素分まとめてデータバス２２９上に出力する場合には、シリアル／パラレル変換器を備えるようにすればよい。

　ＤＭＡアドレス演算部３１２は、オフセットアドレス記憶部３３０と、加算アドレス値記憶部３３２と、垂直カウンタ部３３４と、水平カウンタ部３３６と、乗算器３３８と、２つの加算器３４０，３４２とを有している。乗算器３３８は、加算アドレス値記憶部３３２に記憶された加算アドレス値と、垂直カウンタ部３３４から出力される垂直方向のカウント値とを乗算する。第１の加算器３４０は、オフセットアドレス記憶部３３０に予め記憶されたオフセットアドレス（後述する）と乗算器３３８の乗算結果とを加算する。第２の加算器３４２は、第１の加算器３４０の加算結果と、水平カウンタ部３３６のカウント値とを加算する。なお、第２の加算器３４２の出力ＡＤ２が、ＤＭＡ転送時にＶＲＡＭ２１２に与えられるアドレスＭＡＤＤＲＥＳＳとなる。第２の加算器３４２はトライステート出力を有している。

Ｂ．ＶＲＡＭへのデータ転送方法：
　図５は、２ポートＶＲＡＭ２１２のメモリマップである。このＶＲＡＭ２１２の１ワードは２４ビットであり、１ワードに映像データのＲ成分とＧ成分とＢ成分とが含まれている。また、画面上の１画素（ドット）が１ワードに対応している。

　図６は、ＶＲＡＭ２１２のメモリ空間と画面との対応関係を示す説明図である。この図では、ＶＲＡＭ２１２の水平レンジ８０の画素数は６４０（５０ｈワード）、垂直レンジ８１の走査線本数は１９９ｈ（＝４０９）である。ＤＭＡ転送によって動画の映像データが書き込まれる動画領域ＭＰＡは、図６に斜線で示すように、垂直方向に２ライン目で水平方向に２画素目の開始位置から、水平方向に２画素の幅を有し、垂直方向に２ラインの幅を有する合計４画素の領域である。なお、動画領域ＭＰＡの位置とサイズは、オペレータがカラーＣＲＴ３００またはカラー液晶ディスプレイ３０２の画面上で指定する。

　図７は、カラーＣＲＴ３００の画面上において指定された動画領域ＭＰＡを示す平面図である。図６に示すメモリ空間は、図７に示すカラーＣＲＴ３００の表示画面と１：１で対応している。

　以下ではインターレース走査の行なわない場合のアドレス演算について最初に説明し、インターレース走査を行なう場合のアドレスの演算については後述する。

　図８は、アドレス演算部３１２を拡大して示すブロック図である。オフセットアドレス記憶部３３０に記憶されるオフセットアドレスＯＦＡＤは、図６において、先頭アドレス００００ｈから動画領域ＭＰＡの書込み開始位置のアドレス（００５１ｈ）までのオフセットの値（５１ｈ）である。

　書込み開始位置のアドレス（＝００５１ｈ）は、画面上においてオペレータが指定した動画領域ＭＰＡ（図７）の左上点Ｐ１の位置に応じて決定される。オペレータが動画領域ＭＰＡを指定すると、ＣＰＵ２０２が左上点Ｐ１に相当する書込み開始位置のアドレス（＝００５１ｈ）を算出し、このアドレス（＝００５１ｈ）をオフセットアドレスＯＦＡＤとしてオフセットアドレス記憶部３３０に設定する。オペレータはカラーＣＲＴ３００またはカラー液晶ディスプレイ３０２の画面上で任意の位置に任意の大きさの動画領域ＭＰＡを設定することができ、これに応じてオフセットアドレスＯＦＡＤが設定される。

　加算アドレス値記憶部３３２に記憶される加算アドレスＡＤＡＤは、メモリ空間における１走査線分の画素数に等しく、この実施例では５０ｈに設定されている。

　乗算器３３８の出力ＭＵＬと、２つの加算器３４０，３４２の出力ＡＤ１，ＡＤ２は、それぞれ次の算術式で与えられる。
　MUL=ADAD×VCNT　　…(1)
　AD1=OFAD+MUL　　　…(2)
　AD2=AD1+HCNT　　　…(3)

　上記（１）〜（３）式をまとめると、各画素に対する第２の加算器３４２の出力ＡＤ２は次の算術式で与えられる。
　AD2 =(ADAD×VCNT)+OFAD+HCNT 　…(4)

　垂直カウントＶＣＮＴは動画領域ＭＰＡ内の走査線番号を示している。水平カウントＨＣＮＴは各走査線の左端点から測った位置を画素単位で示しており、本発明における水平アドレス値に相当する。なお、乗算器３３８の出力ＭＵＬは、本発明における垂直アドレス値に相当する。

　上記の（４）式は、垂直カウントＶＣＮＴと水平カウントＨＣＮＴで示される位置に対応するアドレスＡＤ２を与える式である。なお、この実施例ではＡＤＡＤ＝５０ｈ，ＯＦＡＤ＝５１ｈなので、（４）式は次の（５）式に書き換えられる。
　AD2 =(50h×VCNT)+51h+HCNT 　…(5)

　後述するように、動画領域ＭＰＡ（図７）内の１本の走査線分のＤＭＡ転送が終了するたびに垂直カウントＶＣＮＴが１つ増加し、また、同一の走査線上におい各画素の１ワード分の映像データがＤＭＡ転送されるたびに水平カウントＨＣＮＴが１つ増加する。この結果、動画領域ＭＰＡ内の映像を表わすコンポーネント映像データＶＤが上記数式（５）で示されるアドレスに従ってＶＲＡＭ２１２に書き込まれる。

Ｃ．データ転送の動作：
　図９は、ＤＭＡ転送の全体動作を示すタイミングチャートである。まず、ＣＰＵ２０２からＤＭＡ制御部３１６に動作開始の指示を与えると（図９（ａ））、バス制御部３６２（図４）がＤＭＡ要求信号／ＤＭＡＲＱをコントロールバス２３０上に出力する。そして、ビデオアクセラレータ２１０からバス制御部３６２にＤＭＡ許可信号／ＤＭＡＡＣＫが与えられて、ＤＭＡコントローラ２２０がローカルバス２２８，２２９，２３０の使用権を取得する。なお、各信号名の前に付加された符号「／」は、負論理であることを示している。

　一方、ＣＰＵ２０２からＤＭＡ転送の指示が与えられた後に垂直同期信号ＶＳＹＮＣがＤＭＡコントローラ２２０に与えられると、垂直カウンタ部３３４と水平カウンタ部３３６が０にリセットされて、初期状態となる。

　垂直同期信号ＶＳＹＮＣの後にはバックポーチ期間が続いているが、図９では省略されている。バックポーチ期間の後の有効映像期間では、ＤＭＡ許可信号／ＤＭＡＡＣＫ（図９（ｅ））がＬレベルの期間は、ＤＭＡコントローラ２２０がアドレスＭＡＤＤＲＥＳＳ（図９（ｆ））と映像データＭＤＡＴＡ（図９（ｇ））と書込み信号ＭＷＲ（図９（ｈ））とをローカルバス上に出力してＤＭＡ転送を行ない、ＤＭＡ許可信号／ＤＭＡＡＣＫがＨレベルの期間は、ビデオアクセラレータ２１０がバスを使用する（図９（ｉ）〜（ｋ））。

　図１０は、ＤＭＡ転送の動作の詳細を示すタイミングチャートである。バックポーチ期間が過ぎ、有効映像期間において第２の水平同期信号ＸＨＳＹＮＣがＬレベルになると、水平カウンタ部３３６が０にリセットされて動作開始状態となり、また、垂直カウンタ部３３４のカウントアップが開始される。ここで、垂直カウンタ部３３４の動作を理解するために、その内部構成について説明する。

　図１１は、垂直カウンタ部３３４の内部構成と、ＦＩＦＯ制御部３２１内の関連部分を示すブロック図である。ＦＩＦＯ制御部３２１のＰＬＬ回路３２７は、映像デコーダ２２４から与えられた水平同期信号ＨＳＹＮＣの周波数をＮH 倍したドットクロック信号ＤＣＬＫを生成する。また、他のＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮV 倍したラインインクリメント信号ＨＩＮＣを生成する。ラインインクリメント信号ＨＩＮＣは、後述するように、映像を垂直方向に縮小する際に用いられる。ここではまず、ラインインクリメント信号ＨＩＮＣの周波数が第２の水平同期信号ＸＨＳＹＮＣと同じである場合のＤＭＡ転送について説明する。ラインインクリメント信号ＨＩＮＣの周波数が第２の水平同期信号ＸＨＳＹＮＣと同じである場合には、映像の縮小が行なわれない。

　垂直カウンタ部３３４は、バックポーチ記憶部４０２と、比較器４０４と、バックポーチカウンタ４０６と、垂直カウンタ４０８と、ラッチ４１０とを有している。バックポーチ記憶部４０２は、ＣＰＵバスを介してＣＰＵ２０２から与えられたバックポーチ数ＢＰを記憶する。ここで、バックポーチ数ＢＰはバックポーチ期間における水平同期信号ＨＳＹＮＣのパルス数である。バックポーチカウンタ４０６には第１の水平同期信号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック入力端子には第２の水平同期信号ＸＨＳＹＮＣが与えられている。また、垂直カウンタ４０８のクロック入力端子にはラインインクリメント信号ＨＩＮＣが与えられている。また、バックポーチカウンタ４０６と垂直カウンタ４０８のリセット入力端子には垂直同期信号ＶＳＹＮＣが与えられている。比較器４０４は、バックポーチ記憶部４０２に記憶されたバックポーチ数ＢＰと、バックポーチカウンタ４０６のカウント値ＢＰＣとを比較する。

　比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣの時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベルとなる。また、バックポーチカウンタ４０６は比較器４０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブルとなる。

　垂直同期信号ＶＳＹＮＣが垂直カウンタ部３３４に与えられるとバックポーチカウンタ４０６と垂直カウンタ４０８とがリセットされる。このとき、比較器４０４の出力ＣＭＰはＬレベルなので、バックポーチカウンタ４０６がイネーブルとなり、水平同期信号ＨＳＹＮＣのパルス数をカウントする。一方、垂直カウンタ４０８は停止したままである。水平同期信号ＨＳＹＮＣのパルスがバックポーチ数ＢＰと等しい数だけバックポーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとなる。この結果、比較器４０４の出力ＣＭＰがＨレベルとなり、バックポーチカウンタ４０６が停止するとともに、垂直カウンタ４０８がカウントアップを開始する。垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０に保持されて、垂直カウントＶＣＮＴとして出力される。この垂直カウントＶＣＮＴが画面上の走査線番号を示している。なお、垂直方向に縮小を行なわない場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣの周波数が等しく、従って、垂直カウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパルス数に等しい。

　このように、垂直カウンタ４０８とラッチ４１０は、走査線番号を加算する手段としての機能を有している。

　ＤＭＡ制御部３１６内の制御信号発生部３６０（図４）には、ＦＩＦＯ制御部３２１のＰＬＬ回路３２７（図１１）で生成されたドットクロック信号ＤＣＬＫが与えられている。制御信号発生部３６０は、このドットクロック信号ＤＣＬＫに同期して、水平カウンタ部３３６を制御している。

　図１０の期間ＴＴ１において、１画素（＝１ワ−ド＝２４ビット）分の映像データＭＤＡＴＡがＤＭＡ転送されると、制御信号発生部３６０がワード同期信号ＷＳＹＮＣを水平カウンタ部３３６に出力する。なお、制御信号発生部３６０は、ドットクロック信号ＤＣＬＫの１パルス毎にワード同期信号ＷＳＹＮＣを１パルス出力している。水平カウンタ部３３６はワード同期信号ＷＳＹＮＣの各パルスに応じて水平カウントＨＣＮＴを１つカウントアップする。期間ＴＴ１では、上記（５）式においてＶＣＮＴ＝０ｈ，ＨＣＮＴ＝０ｈとなるので、ＡＤ２＝００５１ｈとなる。このアドレスＡＤ２は、図６に示す動画領域ＭＰＡの左上部分のアドレスに相当する。

　期間ＴＴ２では、ＶＣＮＴ＝０ｈ，ＨＣＮＴ＝１ｈとなるので、ＡＤ２＝Ａ００５２ｈとなる。このアドレスＡＤ２は、図６に示す動画領域ＭＰＡの右上部分のアドレスに相当する。

　このように、期間ＴＴ１，ＴＴ２において、図７の動画領域ＭＰＡ内の第１番目の走査線Ｌ１についての転送が終了する。従って、期間ＴＴ２が終了すると、ＤＭＡ制御部３１６に走査線の終了と開始を示す第２の水平同期信号ＸＨＳＹＮＣが与えられる。なお、この第２の水平同期信号ＸＨＳＹＮＣは、図３（Ｂ）に示すように、ＦＩＦＯ制御部３２１内において第１の水平同期信号ＨＳＹＮＣの周波数をＨＸ倍することによって生成された信号である。

　期間ＴＴ３の始期を示す第２の水平同期信号ＸＨＳＹＮＣのパルスに応じて、垂直カウンタ部３３４の垂直カウントＶＣＮＴが１つ増加してＶＣＮＴ＝１ｈになるとともに、水平カウンタ部３３６の水平カウントＨＣＮＴが０にリセットされる。この後は、上記と同様な手順によって、映像データＭＤＡＴＡがＶＲＡＭ２１２のアドレス００Ａ１ｈ，００Ａ２ｈに順次転送される。

　こうして動画領域ＭＰＡ（図７）内におけるすべての走査線Ｌ１，Ｌ２に関するＤＭＡ転送が終了すると、垂直同期信号ＶＳＹＮＣに応じて垂直カウンタ部３３４と水平カウンタ部３３６が０にリセットされる。この結果、ＤＭＡコントローラ２２０は初期状態に戻り、次のフィ−ルドの映像データが送られてくるまで待機する。

　このように、映像を垂直方向に縮小しない場合には、垂直同期信号ＶＳＹＮＣが与えられるたびに垂直カウントＶＣＮＴと水平カウントＨＣＮＴが０にリセットされ、また、第２の水平同期信号ＸＨＳＹＮＣが与えられるたびに垂直カウントＶＣＮＴが１つ増加するとともに水平カウントＨＣＮＴが０にリセットされる。映像を垂直方向に縮小する場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣとに応じて垂直カウントＶＣＮＴが増加するが、これについては後述する。

　上述したように、垂直カウントＶＣＮＴは、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣとに応じてカウントアップされ、水平カウントＨＣＮＴはワード同期信号ＷＳＹＮＣに応じてカウントアップされる。また、ＶＲＡＭ２１２上のアドレスは前述の（５）式に従って求められるので、第２の水平同期信号ＸＨＳＹＮＣと、ラインインクリメント信号ＨＩＮＣと、ワード同期信号ＷＳＹＮＣとに応じてＶＲＡＭ上のアドレスが順次更新されていくことになる。この結果、動画領域ＭＰＡ内における映像を表わす映像データＭＤＡＴＡが約１／６０秒ごとにＶＲＡＭ２１２に転送されて、動画が表示される。

Ｄ．インターレース走査を行なう場合のアドレス演算：
　図１２は、インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図であり、図６に対応する図である。奇数ラインフィールドは、動画領域ＭＰＡ内の４つのアドレスのうちで２つのアドレス００Ａ１ｈ，００Ａ２ｈのみを含んでおり、偶数ラインフィールドは他の２つのアドレス００５１Ａｈ，００５２Ａのみを含んでいる。

　インターレースを行なう場合には、オフセットアドレス記憶部３３０（図４）に奇数ラインフィールド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶数ラインフィールド用のオフセットアドレスＯＦＡＤ２＝５１ｈとを登録する。オフセットアドレス記憶部３３０は、これらの２つのオフセットアドレスＯＦＡＤ１，ＯＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて選択的に出力する。なお、２：１のインターレースの場合には、加算アドレスＡＤＡＤはインターレースが無い場合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。このように、インターレース走査の場合には、オフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを調整することによって、インターレースが無い場合と同様に、上記（５）式に従って映像データのアドレスを算出できる。

　なお、インターレースを行なうための映像データを転送する場合にも、意図的にインターレースを行なわずに同一のアドレスに奇数ラインフィールドと偶数ラインフィールドの映像データを書き込むことも可能である。この場合には、インターレースが無い場合のオフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを、両方のフィールドに共通して使用すればよい。

　上記実施例によれば、ＤＭＡコントローラ２２０内部のアドレス演算部３１２が１つの乗算器と複数の加算器だけで構成されているので、アドレスを高速に演算することができる。さらに、ＶＲＡＭ２１２以外に映像メモリを必要とせずにＤＭＡ転送を実行することができるので、コンピュータシステム全体の回路構成が比較的単純であり、安価に構成できるという利点がある。

Ｅ．映像の拡大・縮小処理：
　このコンピュータシステムでは、ＦＩＦＯメモリユニット３１８（図３）が映像を拡大・縮小する機能を有している。図１３は、垂直方向に拡大する機能を説明する説明図であり、（ａ）は入力映像データＶＤI 、（ｂ）は出力映像データＶＤO 、（ｃ）は２つのＦＩＦＯメモリの動作をそれぞれ示している。但し、図１３（ａ），（ｂ）では、図示の便宜上、映像データを元のアナログ映像信号ＶＳの形で描いている。

　図１３（ｃ）に示すように、２つのＦＩＦＯメモリ３２２，３２４の入力端子と出力端子は、仮想的なトグルスイッチ３２３ａ，３２３ｂによって相補的に交互に切換えられている。これらの仮想的なトグルスイッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１から与えられる入力イネーブル信号ＲＥと出力イネーブル信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２４の入出力が相補的に交互に切換えられることを等価的に示したものである。２つのＦＩＦＯメモリ３２２，３２４には、入力クロック信号ＣＬＫＩと出力クロック信号ＣＬＫＯとが共通に与えられている。入力クロック信号ＣＬＫＩの周波数ｆCLKIは、図３（Ｂ）からも解るように、水平同期信号ＨＳＹＮＣの周波数をＮH0倍したものであり、映像入力端子２２６に与えられた映像信号ＶＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周波数である。一方、出力クロック信号ＣＬＫＯの周波数ｆCLKOは、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨＸ倍（ＨＸは整数）の値である（図３（Ｂ）参照）。すなわち、出力クロック信号ＣＬＫＯを生成するＰＬＬ回路３２６の設定値（ＮH0＊ＨＸ）は、入力クロック信号ＣＬＫＩを生成するＰＬＬ回路３２５の設定値ＮH0のＨＸ倍に設定される。この実施例では、ＨＸ＝３と仮定する。

　図１３（ａ），（ｂ）の第１の期間ＴＴ１１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３２２に入力映像データＶＤI が書き込まれ、第２のＦＩＦＯメモリ３２４から出力映像データＶＤO が読み出される。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ３２４に入力映像データＶＤI が書き込まれ、第１のＦＩＦＯメモリ３２２から出力映像データＶＤO が読み出される。この結果、第１の期間ＴＴ１１では第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２に書き込まれる。また、第２の期間ＴＴ１２では、第２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメモリ３２４に書き込まれる。図１３の例は出力クロック信号ＣＬＫＯの周波数ｆCLKOが入力クロック信号ＣＬＫＩの周波数ｆCLKIの３倍に設定されているので、第２の期間ＴＴ１２において、第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２から３回読み出される。

　図１４は、映像の垂直方向の拡大と縮小の様子を示す説明図である。図１４（Ａ）は入力映像データＶＤI を示し、図１４（Ｂ）は出力映像データＶＤO を示している。出力映像データＶＤO では、入力映像データＶＤI の各走査線がそれぞれＨＸ（＝３）回ずつ繰り返されており、これによって映像が垂直方向にＨＸ（＝３）倍に拡大されている。図１４（Ｂ）において、例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走査線Ｌ１の映像データが３回繰り返して出力されていることを示している。このように、２つのＦＩＦＯメモリ３２２，３２４を用いて出力クロック信号ＣＬＫＯの周波数ｆCLKOを入力クロック信号ＣＬＫＩの周波数ｆCLKIの整数倍に設定することによって、映像を垂直方向に整数倍で拡大することが可能である。

　垂直方向の縮小は、図１１に示すＦＩＦＯ制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部３３４内の垂直カウンタ４０８およびラッチ４１０とによって実現される。図１５は、垂直方向の縮小動作を示すタイミングチャートである。ＰＬＬ回路３２８で生成されるラインインクリメント信号ＨＩＮＣ（図１５（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆVSYNC のＮV 倍の周波数ｆHINCを有している。第２の水平同期信号ＸＨＳＹＮＣ（図１５（ｃ））は、垂直同期信号ＶＳＹＮＣの周波数ｆVSYNC の（ＮV0＊ＨＸ）倍の周波数ｆXHSYNCを有しており、ＮV0の値は元のアナログ映像信号ＶＳにおける１フィールドの走査線数（以下、「全画ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合にはＮV0＝２６２．５）である。なお、図１６（Ａ），（Ｂ）に示すように、アナログ映像信号ＶＳで表わされる映像の全画ライン数をＮV0、有効画ライン数をＮVLとし、その映像をディスプレイデバイスに表示する際の表示ライン数をＮVMとすると、ＰＬＬ回路３２８の設定値ＮV は次式で与えられる。
　ＮV ＝ＮVM＊ＨＸ＊ＮV0／（ＨＸ＊ＮVL）
　　　＝ＮVM＊ＮV0／ＮVL
ただし、ＮVM≦ＨＸ＊ＮVLである。

　上式において、例えば、ＮV0＝２６２．５，ＮVL＝２４０，ＮVM＝４８０を代入すれ、ＮV ＝５２５となる。

　垂直カウンタ４０８（図１１）は、ラインインクリメント信号ＨＩＮＣの立上りエッジに応じてカウント値ＣＮＴ（図１５（ｂ））をカウントアップし、また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣの立上りエッジに応じて垂直カウンタ４０８のカウント値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図１５（ｄ））として出力する。

　図１５の例では、ラインインクリメント信号ＨＩＮＣの周波数ｆHINCと第２の水平同期信号ＸＨＳＹＮＣの周波数ｆXHSYNCの比（ＮV ／ＮV0＊ＨＸ）は２／３であり、これに応じて、垂直カウントＶＣＮＴ（図１５（ｄ））は０，１，２，２，３，４，４，５…のように、２つ目毎に同じ値が１回繰り返される。垂直カウントＶＣＮＴはＶＲＡＭ２１２における垂直アドレスを示しているので、３番目の垂直アドレスＶＣＮＴ＝２には、３本目の走査線Ｌ１ｃの映像データと４本目の走査線Ｌ２ａの映像データが書き込まれることになる。この結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２ａの映像データに置き換えられる。これが繰り返されると、３の倍数の位置にある走査線の映像データが間引かれて、垂直方向に縮小される結果となる。

　図１４（Ｂ），（Ｃ）には、図１５の動作によって映像が垂直方向に縮小される様子が示されている。２つのＦＩＦＯメモリ３２２，３２４の切換によってＨＸ倍に拡大された映像データＶＤO は９つの走査線Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像データで置き換えられ、また、６番目の走査線Ｌ２ｃの映像データもその次の走査線Ｌ３ａの映像データで置き換えられる。この結果、映像が垂直方向にＮV ／（ＮV0＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２２，３２４によって映像データが予め垂直方向にＨＸ倍に拡大されているので、総合的な垂直方向の倍率ＭV は次式で与えられる。
　ＭV ＝ＮV ／ＮV0　　…（６）

　映像の水平方向の拡大・縮小の倍率ＭH は、映像データをＶＲＡＭ２１２に書き込む際のドットクロック信号ＤＣＬＫ（図１１）の周波数ｆDCLKと、ＦＩＦＯメモリ３２２，３２４から映像データを読み出す際の出力クロック信号ＣＬＫＯ（図１３（ｃ））の周波数ｆCLKOとの比ｆDCLK／ｆCLKOに等しい。図１３において述べたように、出力クロックＣＬＫＯの周波数ｆCLKOは、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨＸ倍であり、入力クロック信号ＣＬＫＩはコンポジット映像信号ＶＳの周波数特性に応じた一定値である。従って、水平方向の倍率ＭH は、次の（７）式で与えられる。
　ＭH ＝ｆDCLK／ｆCLKO＝ｆDCLK／（ＨＸ＊ｆCLKI）　…（７）

　さらに、図３（Ｂ）からも解るように、入力クロック信号ＣＬＫＩの周波数ｆCLKIは、水平同期信号ＨＳＹＮＣの周波数ｆHSYNC のＮH0倍であり、ｆHSYNC ，ＮH0は定数である。また、ドットクロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆHSYNC のＮH 倍の周波数を有する。従って、上記（７）式は、次のように書き換えられる。
　ＭH ＝ｆDCLK／（ＨＸ＊ｆCLKI）
　　　＝ｆHSYNC ＊ＮH ／（ＨＸ＊ｆHSYNC ＊ＮH0）
　　　＝ＮH ／（ＨＸ＊ＮH0）　　　…（８）

　垂直倍率ＭV を示す（６）式と水平倍率ＭH を示す（８）式において、ＣＰＵ２０２から設定できる値は、ＨＸ，ＮV ，ＮH の３つであり、これらはいずれもＦＩＦＯ制御部３２１内の設定値である。これらの３つの値ＨＸ，ＮV ，ＮH は、例えば次の式で決定される。

　ＨＸ＝ＲＮＤ（ＭV ）　　…（９ａ）
　ＮV ＝ＮV0＊ＭV 　　　　…（９ｂ）
　ＮH ＝ＮH0＊ＭH ＊ＨＸ　…（９ｃ）
ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を切り上げた整数を示している。

　なお、（９ｂ），（９ｃ）式は、整数ＨＸとしてどのような値を用いても成立するので、整数ＨＸの値を（９ａ）式以外の式で決定することも可能である。

　図１６（Ａ）は元のコンポジット映像信号ＶＳで表わされる映像ＯＲを示しており、図１６（Ｂ）は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示している。ここでは、水平方向の最大画素数７８０，有効画素数６４０，垂直方向の最大ライン数５２５，有効ライン数４８０としている。ＶＲＡＭ空間における映像ＭＲは、カラーＣＲＴ３００やカラー液晶ディスプレイ３０２にそのまま表示される。従って、垂直方向の倍率ＭV と水平方向の倍率ＭH は、ディスプレイデバイス上で設定された映像表示用ウィンドウのサイズと元の映像ＯＲのサイズとの比に等しい。ＣＰＵ２０２は、ディスプレイデバイス上に設定された映像表示用ウィンドウのサイズから倍率ＭV ，ＭH を算出し、さらに、上記（９ａ）〜（９ｃ）に従って３つの値ＨＸ，ＮV ，ＮH を算出して、ＦＩＦＯ制御部３２１内に設定する。

　このように、上記第１の実施例では、ＶＲＡＭ２１２に映像データをＤＭＡ転送する際に、映像を任意の倍率で拡大・縮小することができる。また、映像の表示位置もアドレス演算部３１２によって任意に設定できるので、ディスプレイデバイスの任意の位置に任意の倍率で動画を表示することが可能である。

Ｆ．第１の実施例の変形例：
　上記の第１の実施例に関しては、以下のような種々の変形が可能である。

　映像メモリとしては、２つ以上のポートを有する任意のＲＡＭを用いることが可能である。また、実際には１ポートのみのＲＡＭであっても、ポートの入出力を切換えるようにして２ポートＲＡＭと等価な機能を実現したものを映像メモリとして使用することも可能である。

　ＲＧＢ各色の色信号（コンポーネント映像信号）でなく、ＮＴＳＣ方式によるＹＵＶ信号などの他の方式の映像信号を処理する場合についても本発明を適応することが可能である。

　この発明は、圧縮されたデジタル映像データを伸長してＶＲＡＭ内へ書き込む場合にも適用することができる。この場合には、ＤＭＡコントローラ２２０とＡ−Ｄ変換器２２２の間にあるデジタル映像データＤＳの入力ポート（「ＣＤ−ＲＯＭ」と記されている）に、画像伸長部からのデジタル映像データを入力すればよい。

　上述した（４）式で与えられるアドレスＡＤ２を算出する回路としては、上記実施例以外の種々の構成が考えられる。例えば、ＤＭＡコントローラ２２０中の加算器を減算器に置き換えたり、加算順序を変更させたりしても同様の結果が得られる。

　また、図４に示す乗算器３３８を、加算器とカウントアップ用カウンタとで置き換えて、加算アドレス値記憶部３３２に記憶された加算アドレスＡＤＡＤを垂直カウンタ部３３４の垂直カウントＶＣＮＴの回数だけ加算するようにしてもよい。

　図１７に示すように、図１１におけるＰＬＬ回路３２８を１／Ｎ分周器３２９で置き換えることも可能である。この１／Ｎ分周器３２９は、垂直同期信号ＶＳＹＮＣによってリセットされ、リセットされた後にドットクロック信号ＤＣＬＫを１／Ｎに分周してラインインクリメント信号ＨＩＮＣを生成する。このように１／Ｎ分周器３２９を用いると、ＰＬＬ回路を用いた場合よりもラインインクリメント信号ＨＩＮＣのジッタを少なくすることができるという利点がある。

　図１８は、３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう回路の構成と動作を示す説明図であり、図１３に対応する図である。図１８（ｃ）に示すように、この回路は、３つのＦＩＦＯメモリ４２１，４２２，４２３と、３つの等価的なスイッチ４３１，４３２，４３３と、２つの乗算器４４１，４４２と、加算器４５０とを含んでいる。図１８（ａ），（ｂ）に示すように、各期間ＴＴ２１，ＴＴ２２，ＴＴ２３では、１つのＦＩＦＯメモリに１走査線分の映像データが書き込まれ、他の２つのＦＩＦＯメモリから映像データが読み出される。映像データが書き込まれるＦＩＦＯメモリと映像データが読み出されるＦＩＦＯメモリは、所定の順番で選択される。図１８（ｃ）は、第３の期間ＴＴ２３の前半におけるスイッチの接続状態を示している。この時、第１のＦＩＦＯメモリ４２１から読み出された第１の走査線Ｌ１の映像データは第１の乗算器４４１でｋ１倍され、第２のＦＩＦＯメモリ４２２から読み出された第２の走査線Ｌ２の映像データは第２の乗算器４４２でｋ２倍される。２つの乗算器４４１，４４２の出力は加算器４５０で加算されるので、期間ＴＴ２３の前半において加算器４５０から出力される出力映像データＶＤO は、（Ｌ１＊ｋ１＋Ｌ２＊ｋ２）となる（図１８（ｂ））。ここで、係数ｋ１，ｋ２をともに０．５とおけば、期間ＴＴ２３の前半における出力映像データＶＤO は、２本の走査線Ｌ１，Ｌ２の映像データを単純平均したデータとなる。ｋ１，ｋ２を０でない適当な値に設定すれば、重み付き平均を得ることができる。なお、期間ＴＴ２３の後半では、第２の走査線Ｌ２の映像データがそのまま出力映像データＶＤO として出力される。

　また、垂直方向を拡大させるためのＦＩＦＯメモリユニット３１８と同様に機能するＦＩＦＯメモリユニットをＡ−Ｄ変換器２２２と色調整部３２０の間に設けることによっても、垂直方向の拡大と補間に関する同様な効果が得られる。この場合には、図３（Ａ）のＦＩＦＯメモリユニット３１８は映像データＶＤの垂直方向の拡大を行なわず、データ転送のタイミングを調整する回路として使用される。

　本発明において、「映像を垂直方向に拡大する」という用語は、図１３のように単純に拡大する場合に限らず、図１８のように垂直方向に補間しつつ拡大する場合も意味している。

　なお、複数のＦＩＦＯメモリの代わりにＲＡＭなどの他のタイプの映像データバッファを用いることによってＦＩＦＯメモリユニットと等価な機能を有する回路を構成することも可能である。一般には、複数の映像データバッファとバッファ制御回路を設け、バッファ制御回路によって複数の映像データバッファを所定の順番で切換えることによって、上述したＦＩＦＯメモリユニットの機能を実現することが可能である。

　図３（Ｂ）のＰＬＬ回路３２５と等価な機能は、ＰＬＬ回路３２６で得られた信号ＣＬＫＯを入力として（１／ＮH0）で分周出力し、水平同期信号ＨＳＹＮＣでリセットする回路を用いても実現できる。このように、図３（Ｂ）ではＰＬＬ回路を複数用いているが、分周回路等の組み合わせによって等価な回路を実現することも可能である。

　図２の色調整部３２０は、デジタル映像信号ＤＳをＹＵＶ信号で受けて色相変換を行なった後、コンポーネント映像データＶＤをＲＧＢ信号として出力する回路として構成してもよい。

Ｇ．第２の実施例：
　図１９は、本発明の第２の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムでは、図１のビデオアクセラレータ２１０がアクセラレータユニット４６０に置き換えられており、また、図１のＤＭＡコントローラ２２０が画像処理ユニット４７０に置き換えられている。これらの点以外は、図１に示すシステムと同じである。アクセラレータユニット４６０と画像処理ユニット４７０とは、データバス４７１と制御バス４７２とで接続されている。

　図２０は、アクセラレータユニット４６０と画像処理ユニット４７０の内部構成を示すブロック図である。アクセラレータユニット４６０は、ビデオアクセラレータ２１０の他に、ＣＰＵインタフェイス４６２と、図２のＤＭＡコントローラ２２０に含まれていたＤＭＡアドレス演算部３１２とデータ出力部３１４とＤＭＡ制御部３１６とを追加したものである。画像処理ユニット４７０は、図２のＤＭＡコントローラ２２０に含まれていたＣＰＵインタフェイス３１０と、ＦＩＦＯメモリユニット３１８と色調整部３２０とを備えており、また、ＤＭＡ制御部３１６の代わりに画像形成制御部４７４を有している。

　図２１は、走査線毎に映像データをＤＭＡ転送する場合の第２の実施例の動作を示すタイミングチャートである。ＣＰＵ２０２からアクセラレータユニット４６０と画像処理ユニット４７０に動画表示の指示が与えられると（図２１（ａ））、垂直同期信号ＶＳＹＮＣの次のパルスからＤＭＡ転送が開始される。１ライン分の映像データがＦＩＦＯメモリユニット３１８内の一方のＦＩＦＯメモリに蓄積されると、画像形成制御部４７４が割り込み信号／ＷＩＮＴをＤＭＡ制御部３１６に与えて、１ライン分の映像データの転送を要求する。ＤＭＡ制御部３１６から画像形成制御部４７４に割り込み許可信号／ＩＮＴＡＣＫが与えられると、ＦＩＦＯメモリユニット３１８から１ライン分の映像データＭＤＡＴＡが出力され、データ出力部３１４を介してＶＲＡＭ２１２に転送される。この際、アドレス演算部３１２によって前述したようにアドレスＭＡＤＤＲＥＳＳが算出される。このように、図２１の動作では、１ライン分の映像データＭＤＡＴＡがＦＩＦＯメモリユニット３１８に蓄積される毎に、画像形成制御部４７４が割り込み信号／ＷＩＮＴがＤＭＡ制御部３１６に与えられて、１ライン分の映像データが転送される。

　図２２は、１ワード毎に映像データをＤＭＡ転送する場合の第２の実施例の動作を示すタイミングチャートである。図２２の動作は、割り込み信号／ＷＩＮＴと転送許可信号ＩＮＴＡＣＫが１ワード毎に発生している点以外は、図２１の動作と基本的に同じである。

　第２の実施例のように、ＤＭＡ制御部とアドレス演算部３１２とデータ出力部３１４をアクセラレータユニット内に設けるようにしても、第１の実施例と同様の機能を実現することが可能である。

Ｈ．第３の実施例：
　図２３は、この発明の第３の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、図１のシステムに第２の映像メモリとしてのＶＲＡＭ５２０と、映像データ変換手段としてのＤＯＳ表示制御部５２２とを追加した構成を有している。

　第３の実施例のコンピュータシステは、２つのオペレーティングシステム（以下「ＯＳ」と呼ぶ）の管理下で動作しており、第１の映像メモリとしての２ポートＶＲＡＭ２１２は第１のＯＳ（例えばMS-Windows（マイクロソフト社の商標））によって管理され、第２の映像メモリとしてのＶＲＡＭ５２０は第２のＯＳ（例えばMS-DOS（マイクロソフト社の商標））によって管理されている。

　２つのＶＲＡＭ２１２，５２０に記憶される映像データの形式は、以下に示すように互いに異なっている。２ポートＶＲＡＭ２１２に記憶される映像データは、表示デバイス（カラーＣＲＴ３００およびカラー液晶ディスプレイ３０２）の各ドット毎にＲＧＢの各色を８ビットで表わしたビットマップデータである。ＶＲＡＭ５２０は、テキストＶＲＡＭとグラフィックＶＲＡＭとを含んでいる。テキストＶＲＡＭには、映像が文字である場合には文字を表わす文字コードと、各文字の属性（文字の色、反転表示、ブリンク表示等）を表わすアトリビュートデータとが記憶される。アトリビュートデータでは、例えば文字の色は３ビットによって８色のうちの１色が指定されている。グラフィックＶＲＡＭには、そのグラフィックをドット毎に表わすビットマップデータが記憶される。グラフィックのビットマップデータは、３ビットで８色中の１色を指定する場合や、４ビットで１６色中の１色が指定する場合がある。

　ＤＯＳ表示制御部５２２は、ＶＲＡＭ５２０に記憶された映像データを、２ポートＶＲＡＭ２１２に記憶される映像データの形式に変換する映像データ変換手段としての機能を有している。具体的には、ＤＯＳ表示制御部５２２は、文字コートをビットマップデータに変換するキャラクタジェネレータと、文字に属性を与えるアトリビュートジェネレータと、グラフィックデータの色を変換するカラーパレットと、文字画像とグラフィックとを合成するビデオマルチプレクサとしての機能を有している。ＤＯＳ表示制御部５２２によって変換された映像データは、ＤＭＡコントローラ２２０によって２ポートＶＲＡＭ２１２に高速に転送される。

　図２４は、ＶＲＡＭ５２０から２ポートＶＲＡＭ２１２へのデータの転送経路を示す説明図である。図２４（Ａ）に示すように、ＶＲＡＭ５２０に記憶された映像データは、ＤＯＳ表示制御部５２２によってデータ形式を変換されてＤＭＡコントローラ２２０に与えられる。ＤＭＡコントローラ２２０は、ＤＯＳ表示制御部５２２またはＡ−Ｄ変換器２２２から与えられた映像データを、第１の実施例において詳述した手順によって２ポートＶＲＡＭ２１２に転送する。なお、２ポートＶＲＡＭ２１２に記憶された映像データは、表示デバイスに与えられる。図２４（Ｂ）に示すように、ＶＲＡＭ５２０に対応する表示領域は、２ポートＶＲＡＭ２１２に対応する表示領域よりも小さいことが好ましい。この場合には、ＶＲＡＭ５２０に記憶された映像が表示デバイスの画面の一部に表示される。なお、図２４（Ｂ）のようなＶＲＡＭ５２０のための表示領域は、MS-WindowsにおいてDOS-BOX と呼ばれているものである。

　上記の第３の実施例では、２ポートＶＲＡＭ２１２内の映像データとはデータ形式（データ構造）が異なるＶＲＡＭ５２０内の映像データを、データ形式を変換しつつＤＭＡコントローラ２２０によって２ポートＶＲＡＭ２１２に高速に転送することができるという利点がある。また、データ形式の変換をハードウェアであるＤＯＳ表示制御部５２２で行なっているので、ＣＰＵ２０２を使用して変換する場合に比べて高速に変換することができる。さらに、ＶＲＡＭ５２０の表示画面中の映像に関しても、上述した拡大・縮小を行なうことができるという利点もある。

　なお、第３の実施例では、２つのＶＲＡＭ２１２，５２０が異なるＯＳによって管理されているものとしたが、これに限らず、２以上のＶＲＡＭが異なるデータ形式の映像データを記憶するものである場合に本発明を適用することが可能である。

　上記の各実施例ではビデオアクセラレータ２１０を有するコンピュータシステムについて説明したが、ビデオアクセラレータを含まないコンピュータシステムにも本発明を適用することが可能である。

本発明の第１の実施例としてのコンピュータシステムを示すブロック図。ＤＭＡコントローラ２２０の内部構成を示すブロック図。ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図ＤＭＡアドレス演算部３１２とデータ出力部３１４とＤＭＡ制御部３１６の内部構成を示すブロック図。２ポートＶＲＡＭ２１２のアドレスマップ。２ポートＶＲＡＭ２１２と画面との対応関係を示す説明図。カラーモニタの画面内の動画領域ＭＰＡを示す平面図。ＤＭＡコントローラ２２０内のアドレス演算部３１２を拡大して示すブロック図。ＤＭＡ転送の全体動作を示すタイミングチャート。ＤＭＡ転送の動作の詳細を示すタイミングチャート。垂直カウンタ部３３４およびＦＩＦＯ制御部３２１の内部構成を示すブロック図。インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図。映像の垂直方向の拡大動作を示す説明図。映像の垂直方向の拡大と縮小の様子を示す説明図。映像の垂直方向の縮小動作を示すタイミングチャート。映像の垂直方向と水平方向の拡大・縮小の様子を示す説明図。第２のＰＬＬ回路３２８を１／Ｎ分周器で置き換えた場合の回路構成を示すブロック図。３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう構成と動作を示す説明図。本発明の第２の実施例としてのコンピュータシステムの構成を示すブロック図。アクセラレータユニット４６０と画像処理ユニット４７０の内部構成を示すブロック図。１走査線毎に映像データをＤＭＡ転送する場合の第２の実施例の動作を示すタイミングチャート。１ワード毎に映像データをＤＭＡ転送する場合の第２の実施例の動作を示すタイミングチャート。本発明の第３の実施例としてのコンピュータシステムの構成を示すブロック図。第３の実施例における映像データの転送経路を示す説明図。従来のＤＭＡコントローラを用いたコンピュータシステムのブロック図。

符号の説明

　　５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ
　　５２…データバス
　　５３…アドレスバス
　　５４…制御バス
　　５５…ＤＭＡコントローラ
　　５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ
　　５７…モニタ制御部
　　５９…ＣＰＵ
　　８０…水平レンジ
　　８１…垂直レンジ
　２０１…ＣＰＵバス
　２０２…ＣＰＵ
　２０４…ＲＡＭ
　２０６…ＲＯＭ
　２０８…Ｉ／Ｏインタフェイス
　２１０…ビデオアクセラレータ
　２１２…２ポートＶＲＡＭ
　２１４…Ｄ−Ａ変換器
　２１６…ＬＣＤドライバ
　２２０…ＤＭＡコントローラ
　２２２…Ａ−Ｄ変換器
　２２４…映像デコーダ
　２２６…映像入力端子
　２２８…アドレスバス
　２２９…データバス
　２３０…コントロールバス
　２３０…制御バス
　３００…カラーＣＲＴ
　３０２…カラー液晶ディスプレイ
　３１０…ＣＰＵインタフェイス
　３１２…ＤＭＡアドレス演算部
　３１４…データ出力部
　３１６…ＤＭＡ制御部
　３１８…ＦＩＦＯメモリユニット
　３２０…色調整部
　３２１…ＦＩＦＯ制御部
　３２２，３２４…ＦＩＦＯメモリ
　３２３ａ，３２３ｂ…トグルスイッチ
　３２５〜３２８…ＰＬＬ回路
　３３０…オフセットアドレス記憶部
　３３２…加算アドレス値記憶部
　３３４…垂直カウンタ部
　３３６…水平カウンタ部
　３３８…乗算器
　３４０，３４２…加算器
　３６０…制御信号発生部
　３６２…バス制御部
　３６４…ラッチ
　４０２…バックポーチ記憶部
　４０４…比較器
　４０６…バックポーチカウンタ
　４０８…垂直カウンタ
　４１０…ラッチ
　４２１，４２２，４２３…ＦＩＦＯメモリ
　４３１，４３２，４３３…スイッチ
　４４１，４４２…乗算器
　４５０…加算器
　４６０…アクセラレータユニット
　４６２…ＣＰＵインタフェイス
　４７０…画像処理ユニット
　４７１…データバス
　４７２…制御バス
　４７４…画像形成制御部
　５１０…ＰＬＬ回路
　５１１…波形成形部
　５２０…ＶＲＡＭ
　５２２…ＤＯＳ表示制御部
　ＡＤ２…アドレス
　ＡＤＡＤ…加算アドレス
　ＢＰ…バックポーチ数
　ＢＰＣ…カウント値
　ＣＬＫＩ…入力クロック信号
　ＣＬＫＯ…出力クロック信号
　ＣＮＴ…カウント値
　ＤＣＬＫ…ドットクロック信号
　ＦＩＳ…フィールド指示信号
　ＨＣＮＴ…水平カウント
　ＨＩＮＣ…ラインインクリメント信号
　ＨＳＹＮＣ…水平同期信号
　ＨＸ…垂直拡大倍率
　ＩＮＴＡＣＫ…転送許可信号
　Ｌ１〜Ｌ３…走査線
　ＭH …水平倍率
　ＭV …垂直倍率
　ＭＡＤＤＲＥＳＳ…ＤＭＡアドレス
　ＭＤＡＴＡ…映像データ
　ＭＰＡ…動画領域
　ＯＦＡＤ…オフセットアドレス
　ＶＣＮＴ…垂直アドレス
　ＶＤ…コンポーネント映像データ
　ＶＳ…コンポジット映像信号
　ＶＳＹＮＣ…垂直同期信号
　ＷＩＮＴ…割り込み信号
　ＷＳＹＮＣ…ワード同期信号
　ｆCLKI…ＦＩＦＯの入力クロック信号ＣＬＫＩの周波数
　ｆCLKO…ＦＩＦＯの出力クロック信号ＣＬＫＯの周波数
　ｆDCLK…ドットクロック信号ＤＣＬＫの周波数
　ｆHINC…ラインインクリメント信号ＨＩＮＣの周波数
　ｆHSYNC…水平同期信号ＨＳＹＮＣの周波数
　ｆVSYNC…垂直同期信号ＶＳＹＮＣの周波数

Claims

　コンピュータシステムであって、
　ＣＰＵと、
　映像データを記憶する第１の映像メモリと、
　前記第１の映像メモリへの前記映像データの書込みと読み出しを制御するビデオアクセラレータと、
　前記第１の映像メモリと前記ビデオアクセラレータとの間を電気的に接続するローカルバスと、
　前記映像データを前記第１の映像メモリ内の所望のメモリ領域に転送する映像データ転送手段とを備え、
　前記映像データ転送手段は、
　前記第１の映像メモリ内における前記所望のメモリ領域の開始位置を示すオフセットアドレス値を記憶する第１のメモリと、
　前記第１の映像メモリ内における隣接する走査線同士のアドレスの差を示す加算アドレス値を記憶する第２のメモリと、
　前記映像データに同期した垂直同期信号と水平同期信号とに応じて、与えられた前記水平同期信号のパルス数に基づいて特定される走査線の順番を示す走査線番号と、前記加算アドレス値とを乗算した値に等しい垂直アドレス値を算出する第１の演算手段と、
　映像内の各走査線上において、各走査線の始点から各走査線上の各画素までのアドレスの差を示す水平アドレス値を生成する水平カウンタと、
　前記オフセットアドレス値と前記垂直アドレス値と前記水平アドレス値とを加算することによって、各走査線上における各画素の位置に相当する前記第１の映像メモリ内のアドレスを示す転送アドレスを生成し、前記ローカルバス上に前記転送アドレスを出力する第２の演算手段と、
　前記転送アドレスに応じて前記第１の映像メモリに転送する前記映像データを、前記ローカルバス上に出力するデータ出力手段と、
を備えることを特徴とするコンピュータシステム。
　請求項１記載のコンピュータシステムであって、
　前記第１の演算手段は、
　与えられた前記水平同期信号のパルス数に応じて前記走査線番号を生成する走査線番号生成手段と、
　前記走査線番号と前記加算アドレス値とを乗算することによって、前記垂直アドレス値を生成する乗算器と、
を備えるコンピュータシステム。
　請求項１記載のコンピュータシステムであって、
　前記第１の演算手段は、
　与えられた前記水平同期信号のパルス数と等しい回数だけ前記加算アドレス値を累算することによって、前記垂直アドレス値を生成する加算器、
を備えるコンピュータシステム。
　請求項１ないし３のいずれか記載のコンピュータシステムであって、前記映像データ転送手段は、さらに、
　前記ローカルバスの使用権を前記ビデオアクセラレータから取得し、前記使用権を前記ビデオアクセラレータに返還するバス制御手段を備えるコンピュータシステム。
　請求項１ないし４のいずれかに記載のコンピュータシステムであって、さらに、
　外部から与えられたコンポジット映像信号をデコードすることによって、コンポーネント映像信号と前記垂直同期信号と前記水平同期信号とを生成するデコーダ手段と、
　前記コンポーネント映像信号をＡ−Ｄ変換することによって前記映像データを生成するＡ−Ｄ変換器と、
を備えるコンピュータシステム。
　請求項１ないし５のいずれかに記載のコンピュータシステムであって、
　前記データ出力手段は、
　前記映像データを所定量ずつ記憶可能な複数の映像データバッファと、
　前記複数の映像データバッファの中で、前記映像データが書込まれる少なくとも１つの映像データバッファと、前記映像データが読み出される少なくとも１つの他の映像データバッファとを所定の順序で選択して動作させるバッファ制御手段と、
を備えるコンピュータシステム。
　請求項６記載のコンピュータシステムであって、
　前記バッファ制御手段は、
　前記垂直同期信号と前記水平同期信号の少なくとも一方に基づいて、前記垂直同期信号のＮV 倍の周期を有するラインインクリメント信号を生成するラインインクリメント信号生成手段を備え、
　前記第１の演算手段は、
　前記水平同期信号の各パルスに応じて、前記水平同期信号の最新の２パルスの間に発生した前記ラインインクリメント信号のパルス数を前記走査線番号の値に加算していく手段を備え、
　前記ラインインクリメント信号生成手段における前記ＮV の値を調整することによって、前記第１の映像メモリに転送される前記映像データで表わされる映像を垂直方向に縮小可能なコンピュータシステム。
　請求項６または７記載のコンピュータシステムであって、
　前記バッファ制御手段は、
　水平同期信号の周波数のＮH0倍の周波数を有する入力クロック信号を生成し、前記映像データが書込まれる映像データバッファに書込み同期信号として供給する入力クロック生成手段と、
　入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周波数を有する出力クロック信号を生成し、前記映像データが読出される映像データバッファに読出し同期信号として供給する出力クロック生成手段と、を備え、
　前記出力クロック生成手段における前記ＨＸの値を調整することによって、前記複数の映像データバッファから読み出された前記映像データによって表わされる映像を垂直方向に拡大可能なコンピュータシステム。
　請求項６ないし８のいずれかに記載のコンピュータシステムであって、
　前記バッファ制御手段は、さらに、
　前記水平同期信号のＮH 倍の周波数を有するドットクロック信号を、前記複数の映像データバッファから読み出された前記映像データを前記第１の映像メモリに書き込む際の同期信号として生成するドットクロック生成手段を備え、
　前記ドットクロック生成手段における前記ＮH の値を調整することによって前記第１の映像メモリに転送される前記映像データで表わされる映像を水平方向に拡大および縮小可能なコンピュータシステム。
　コンピュータシステムであって、
　映像データを記憶する第１の映像メモリと、
　前記第１の映像メモリへの前記映像データの書込みと読み出しを制御するマイクロプロセッサと、
　前記映像メモリと前記マイクロプロセッサとの間を電気的に接続するバスと、
　前記バスの使用権を前記マイクロプロセッサから獲得するとともに、前記映像メモリ内の所望のメモリ領域に対応する前記転送アドレスと前記映像データとを前記バス上に出力することによって、前記映像データを前記映像メモリにＤＭＡ転送するＤＭＡ転送手段と、を備え、
　前記ＤＭＡ転送手段は、
　前記映像データで表わされる映像を垂直方向に変倍可能な第１の変倍手段と、
　前記映像データで表わされる映像を水平方向に変倍可能な第２の変倍手段と、
を備える、コンピュータシステム。
　請求項１０記載のコンピュータシステムであって、
　前記ＤＭＡ転送手段は、
　前記映像メモリ内における前記所望のメモリ領域の開始位置を示すオフセットアドレス値を記憶する第１のメモリと、
　前記映像メモリ内における隣接する走査線同士のアドレスの差を示す加算アドレス値を記憶する第２のメモリと、
　前記映像データに同期した垂直同期信号と水平同期信号とに応じて、与えられた前記水平同期信号のパルス数に基づいて特定される走査線の順番を示す走査線番号と、前記加算アドレス値とを乗算した値に等しい垂直アドレス値を算出する第１の演算手段と、
　映像内の各走査線上において、各走査線の始点から各走査線上の各画素までのアドレスの差を示す水平アドレス値を生成する水平カウンタと、
　前記オフセットアドレス値と前記垂直アドレス値と前記水平アドレス値とを加算することによって、各走査線上における各画素の位置に相当する前記映像メモリ内のアドレスを示す転送アドレスを生成し、前記ローカルバス上に前記転送アドレスを出力する第２の演算手段と、
　前記転送アドレスに応じて前記映像メモリに転送する前記映像データを、前記ローカルバス上に出力するデータ出力手段と、
を備えるコンピュータシステム。
　請求項１１記載のコンピュータシステムであって、
　前記データ出力手段は、
　前記映像データを所定量ずつ記憶可能な複数の映像データバッファと、
　前記複数の映像データバッファの中で、前記映像データが書込まれる少なくとも１つの映像データバッファと、前記映像データが読み出される少なくとも１つの他の映像データバッファとを所定の順序で選択して動作させるバッファ制御手段と、
を備えるコンピュータシステム。
　請求項１２記載のコンピュータシステムであって、
　前記第１の変倍手段は、
　前記垂直同期信号と前記水平同期信号の少なくとも一方に基づいて、前記垂直同期信号のＮV 倍の周期を有するラインインクリメント信号を生成するラインインクリメント信号生成手段を備え、
　前記第１の演算手段は、
　前記水平同期信号の各パルスに応じて、前記水平同期信号の最新の２パルスの間に発生した前記ラインインクリメント信号のパルス数を前記走査線番号の値に加算していく手段を備え、
　前記ラインインクリメント信号生成手段における前記ＮV の値を調整することによって、前記映像メモリに転送される前記映像データで表わされる映像を垂直方向に縮小可能なコンピュータシステム。
　請求項１２または１３に記載のコンピュータシステムであって、
　前記第１の変倍手段は、
　水平同期信号の周波数のＮH0倍の周波数を有する入力クロック信号を生成し、前記映像データが書込まれる映像データバッファに書込み同期信号として供給する入力クロック生成手段と、
　入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周波数を有する出力クロック信号を生成し、前記映像データが読出される映像データバッファに読出し同期信号として供給する出力クロック生成手段と、を備え、
　前記出力クロック生成手段における前記ＨＸの値を調整することによって、前記複数の映像データバッファから読み出された前記映像データによって表わされる映像を垂直方向に拡大可能なコンピュータシステム。
　請求項１２ないし１４のいずれかに記載のコンピュータシステムであって、
　前記第２の変倍手段は、
　前記水平同期信号のＮH 倍の周波数を有するドットクロック信号を、前記複数の映像データバッファから読み出された前記映像データを前記映像メモリに書き込む際の同期信号として生成するドットクロック生成手段を備え、
　前記ドットクロック生成手段における前記ＮH の値を調整することによって前記映像メモリに転送される前記映像データで表わされる映像を水平方向に拡大および縮小可能なコンピュータシステム。
　映像データを記憶する映像メモリと、前記映像メモリへの前記映像データの書込みと読み出しを制御するマイクロプロセッサと、前記映像メモリと前記マイクロプロセッサとの間を電気的に接続するバスと、を備えるコンピュータシステムに使用され、前記映像データを前記映像メモリ内の所望のメモリ領域に転送する映像データ転送装置であって、
　前記映像メモリ内における前記所望のメモリ領域の開始位置を示すオフセットアドレス値を記憶する第１のメモリと、
　前記映像メモリ内における隣接する走査線同士のアドレスの差を示す加算アドレス値を記憶する第２のメモリと、
　前記映像データに同期した垂直同期信号と水平同期信号とに応じて、与えられた前記水平同期信号の数に基づいて特定される走査線の順番を示す走査線番号と、前記加算アドレス値とを乗算した値に等しい垂直アドレス値を算出する第１の演算手段と、
　映像内の各走査線上において、各走査線の始点から各走査線上の各画素までのアドレスの差を示す水平アドレス値を生成する水平カウンタと、
　前記オフセットアドレス値と前記垂直アドレス値と前記水平アドレス値とを加算することによって、各走査線上における各画素の位置に相当する前記映像メモリ内のアドレスを示す転送アドレスを生成し、前記バス上に前記転送アドレスを出力する第２の演算手段と、
　前記転送アドレスに応じて前記映像メモリに転送する前記映像データを、前記バス上に出力するデータ出力手段と、
　前記映像データで表わされる映像を垂直方向に変倍可能な第１の変倍手段と、
　前記映像データで表わされる映像を水平方向に変倍可能な第２の変倍手段と、
を備えることを特徴とする映像データ転送装置。
　請求項１６記載の映像データ転送装置であって、
　前記データ出力手段は、
　前記映像データを所定量ずつ記憶可能な複数の映像データバッファと、
　前記複数の映像データバッファの中で、前記映像データが書込まれる少なくとも１つの映像データバッファと、前記映像データが読み出される少なくとも１つの他の映像データバッファとを所定の順序で選択して動作させるバッファ制御手段と、
を備える映像データ転送装置。
　請求項１７記載の映像データ転送装置であって、
　前記第１の変倍手段は、
　前記垂直同期信号と前記水平同期信号の少なくとも一方に基づいて、前記垂直同期信号のＮV 倍の周期を有するラインインクリメント信号を生成するラインインクリメント信号生成手段を備え、
　前記第１の演算手段は、
　前記水平同期信号の各パルスに応じて、前記水平同期信号の最新の２パルスの間に発生した前記ラインインクリメント信号のパルス数を前記走査線番号の値に加算していく手段を備え、
　前記ラインインクリメント信号生成手段における前記ＮV の値を調整することによって、前記映像メモリに転送される前記映像データで表わされる映像を垂直方向に縮小可能な映像データ転送装置。
　請求項１７または１８に記載の映像データ転送装置であって、
　前記第１の変倍手段は、
　水平同期信号の周波数のＮH0倍の周波数を有する入力クロック信号を生成し、前記映像データが書込まれる映像データバッファに書込み同期信号として供給する入力クロック生成手段と、
　入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周波数を有する出力クロック信号を生成し、前記映像データが読出される映像データバッファに読出し同期信号として供給する出力クロック生成手段と、を備え、
　前記出力クロック生成手段における前記ＨＸの値を調整することによって、前記複数の映像データバッファから読み出された前記映像データによって表わされる映像を垂直方向に拡大可能な映像データ転送装置。
　請求項１７ないし１９のいずれかに記載の映像データ転送装置であって、
　前記第２の変倍手段は、
　前記水平同期信号のＮH 倍の周波数を有するドットクロック信号を、前記複数の映像データバッファから読み出された前記映像データを前記映像メモリに書き込む際の同期信号として生成するドットクロック生成手段を備え、
　前記ドットクロック生成手段における前記ＮH の値を調整することによって前記映像メモリに転送される前記映像データで表わされる映像を水平方向に拡大および縮小可能な映像データ転送装置。
　請求項１ないし９のいずれかに記載のコンピュータシステムであって、さらに、
　前記第１の映像メモリとは異なるデータ形式の映像データを記憶するための第２の映像メモリと、
　前記第２の映像メモリに記憶された前記映像データを、前記第１の映像メモリに記憶される映像データの形式に変換するとともに、変換後の映像データを前記ＤＭＡ転送手段に供給する映像データ変換手段と、
を備えるコンピュータシステム。