JP2003532295A - 回路構造 - Google Patents
回路構造Info
- Publication number
- JP2003532295A JP2003532295A JP2001579367A JP2001579367A JP2003532295A JP 2003532295 A JP2003532295 A JP 2003532295A JP 2001579367 A JP2001579367 A JP 2001579367A JP 2001579367 A JP2001579367 A JP 2001579367A JP 2003532295 A JP2003532295 A JP 2003532295A
- Authority
- JP
- Japan
- Prior art keywords
- circuit structure
- region
- output
- structure according
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01032—Germanium [Ge]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
- H01L2924/13033—TRIAC - Triode for Alternating Current - A bidirectional switching device containing two thyristor structures with common gate contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
Description
に関するものである。
、出力半導体モジュール(Leistungshalbleitermodulen)等に関して、該電子部
品は、同一の基板上に配置され、接続デバイスを用いて少なくとも部分的に、例
えば対をなして互いに接続されている。さらに、入力信号および/または制御信
号を入力し、かつ、出力信号を出力するために設計された他の適切な出力デバイ
スによって、適切な信号が電子部品に入力(versorgt)または出力(entsorgt)
される場合もある。
以下の要求が高まっている。すなわち、回路構造に備えられた電子部品間での複
数の接触を、一方では上下(untereinander)に、他方では外部との接触に適し
た接続デバイスおよび/または誘導デバイス(Leitungseinrichtungen)を用い
て、できる限り面積を縮小して、適応性を有して、それでもなお精確に設計する
という要求である。
は知られているが、この配線に関して、および、特にいわゆるマトリックス変換
器に関しては、複数成分を有する入力信号が回路構造に入力される場合もある。
なお、この入力信号は、電子部品の配線を経由して他の誘導デバイスを介して出
力される、場合によっては同様に複数成分を有する出力信号に変換されるもので
ある。この変換は、一方では電子部品の特性によって、 他方では電子部品に適した接続デバイスを介する配線によって行われる。
クス変換器に関しては、この接続デバイスによって、個々の誘導デバイス(好ま
しくはワイヤボンド(Drahtbonds))を介して、少なくとも部分的に対をなす電
子部品の接触が行われる。ワイヤボンドまたは明確に意図された単一の接続デバ
イス(Einzelverbindungseinrichtungen)を経由したこの接触によって、回路構
造内の電子部品の配線を限られた範囲内でのみコンパクトに集積化できる。さら
に、この接触によって、例えば適切なモジュールハウジングの外部において処理
するために、回路構造内で発生した様々な電位を測定しにくくなる。
ジュール、マトリックス変換器等を提供することにある。これにより、特に、回
路の構造は、面積を縮小して、それでもなお精確に、明瞭に実現される。
。本発明による回路構造の有効な新形態については、従属請求項に記載する。
子部品が配置されている共通のベース基板(Grundsubstrat)と、入力信号を入
力し、制御信号を入力し、出力信号を出力 するために設計された第1、第2および/または第3誘導デバイスと、電子部品
を少なくとも部分的に対をなして接続できる接続デバイスとを備えている。本発
明による回路構造の特徴は、誘導デバイスおよび/または接続デバイスの少なく
とも一部はそれぞれ、および/または、誘導デバイスおよび/または上記接続デ
バイスの全体が、ベース基板上にバス構造をとって備えられていることである。
これにより、電子部品を配線するために必要で、場合によってはそれぞれ複数で
別々の配線(Einzelleitungen)を含んだ誘導デバイスおよび/または接続デバ
イスを、ベース基板(例えばボード(Platine)または導体基板(Leiterplatte
))の領域に形成することできる。これにより、それらの基板に、適切な(例え
ばプレーナ型の)ベース基板構造がプリントされる。つまり、これらの基板を、
面積を縮小し、適切に小型化してベース基板構造に整合させる。
いる場合もある。このバス構造は、上下におよび/または相互に配線するために
、および、提供される他の誘導デバイスを用いて配線するために、複数の電子部
品に適した形状である。
もかかわらず、ほぼ導電性の基板が、特に表面領域としてベース基板上に設計さ
れており、バス構造の少なくとも一部が、それぞれ導電性の基板(特に表面領域
)として設計されていることが、特に有効である。ベース基板上に、通常、導電
性の表面領域が備えられていることにより、ベース基板の表面または下面に電子
素子および他の電子部品(Komponenten)を接触させ、および/または、それら
の位置を機械的に決定して固定する。この実施形態に基づいて、 バス構造が導電性の表面領域として設計されているということは、特に有効であ
る。バス構造が導電性のベース基板上の表面領域にパターン化されている場合、
プリントボード(bedruckten Platine)に関するように、上述した実施形態に基
づいた本発明による回路構造に関しても、配線の少なくとも一部は明瞭で、場合
によっては配線は付加的に備えられない。
れていることがさらに有効である。なお、この接触デバイスによって、電子部品
の少なくとも1部分を、バス構造と、および/または、互いにまたは上下に接触
できる。これにより、バス構造の個々の誘導部品(Einzelleitungskomponenten
)と電子部品とを任意に組み合わせることができるということが、達成される。
このことは、配線を全て組み合わせる場合、回路の解体は不可能であり、および
/または、回路を解体しないということを考慮すると、ますます重要で必要不可
欠である。接触デバイスを、付加的な配線(例えばボンディングされたワイヤ)
としてそれぞれ実行するのがよい。
一部は、特に外部から制御できるスイッチングデバイスとしてそれぞれ設計され
ている。なお、このスイッチングデバイスは、特に入力端子、出力端子および制
御端子を備えている。
スとを並列接続して設計されていることが、有効である。電子スイッチの1部を
、トランジスタ、トライアック、すなわち好ましくはIGBT等としてそれぞれ
設計できる。
、エミッタ領域またはソース領域を備えていることが好ましい。なお、ダイオー
ドデバイスおよびエミッタ領域またはソース領域のカソード領域を備えるコレク
タ領域またはドレイン領域は、ダイオードデバイスのアノード領域とそれぞれ接
触している。このようにして、効果的な電子スイッチング素子を非常に容易に生
成できるのである。
ース領域またはゲート領域を備え、このベース領域またはゲート領域は、制御端
子としてそれぞれ機能し、第2誘導デバイスと、特に接触デバイスを介して接続
できるような構成になっている。これにより、第2誘導デバイス上に送られた制
御信号が電子スイッチのゲート領域またはベース領域を介して実際に電子スイッ
チを適切に制御することが、保証される。
イス上の入力信号の複数成分を第3誘導デバイス上の出力信号の複数成分に変換
するために、特に外部から制御可能なマトリックス変換器として設計されている
。特に、適切な3相交流構造である場合に3相(drei Phasen)を見出すことが
できるように、3相がそれぞれ含まれていることが好ましい。
ッチングデバイスは、所定の対の数にとりわけ固定されて互いに設置されており
、 対をなす第1部品の出力端子は、接触デバイスおよび/または接続デバイスを介
して対に設置された第2部品の入力端子とそれぞれ接続できるような構成になっ
ている。このようにして、複数のスイッチングデバイスは、対になって、場所を
定めて設置される。例えば、3相交流構造の入力信号および出力信号が3相であ
る場合、3つの入力位相のそれぞれと3つの出力位相のそれぞれとが結合するた
めに、所定の9個の対に配置された全部で18のスイッチングデバイスが備えら
れている。
力端子は、入力信号またはその一部を受信するために、特に接触デバイスを介し
て、第1誘導デバイスとそれぞれ接続でき、対をなす第2部品の出力端子は、出
力信号またはその一部を出力するために、特に接触デバイスを介して、第3誘導
デバイスと接続できる。
たはソース領域、または、コレクタ領域またはドレイン領域を、接触デバイスお
よび/または接続デバイスを介して互いに同時に(gemeinsam)接続できるとい
う点にある。これにより、スイッチングデバイスの各対は、共通のエミッタ電位
またはソース電位上に、または、共通のコレクタ電位またはドレイン電位上に固
定される。
以下に詳述する。
は、本発明の回路構造の第2実施例を使用するマトリックス変換器の実施を示す
。図3A−Eは、図2の実施例に基づくマトリックス変換器に使用されるような
電子的なスイッチングデバイスを示す概略的俯瞰図および断面側面図である。図
4は、本発明の回路構造の他の実施例を示す概略的俯瞰図である。図5は、本発
明の回路構造の他の実施例を示す。
この図から、本発明の構造の基本的なバス構造が明らかとなる。
の領域4a上に配置され、固定されている。電子部品2aおよび2bは、入力端
子i、出力端子oおよび制御端子cをそれぞれ備えている。
、部品2aの第1副構成部分(Untergesamtheit)と部品2bの第2副構成部分
とに分割されており、これらの出力端子o もしくはこれらの入力端子iを介し、例えば、複数の個々の誘導部品を有する接
続バスの形状でベース基板3に備えられている接続デバイス8を用いて、相互に
接続することができる。第1副構成部分の電子部品2aと、第2副構成部分の電
子部品2bとは、直列に相互に連続して配置されており、空間的には接続デバイ
ス8によって分割されており、接続デバイス8に向かってそれぞれ対をなして向
かい合っている。しかし、本実施例では、このことが、電子部品2aおよび2b
のそれぞれ向かい合っている対はそれらの出力端子oもしくは入力端子iを介し
て相互に直接接続されていることをも意味しているわけではない。しかし、例え
そうであっても、このことは必ずしも必要なわけではなく、各用途次第である。
り、入力バスが備えられている。入力バスは、場合によっては複数成分を有する
入力信号Iを導く。この入力信号Iは、例えば、ボンディングワイヤ(Bonddrae
chten)の形状の適切な接触デバイス9を介して入力端子iを通り、第1副構成
部分の電子部品2aに入力される。この際、第1副構成部分の様々な電子部品2
aには、入力信号Iの異なる信号成分(Signalkomponenten)を入力することも
できる。
も備えられている。この出力バスは、第2副構成部分の電子部品2bから入力さ
れ、場合によっては複数成分を有する出力信号Oを導く。出力信号Oは、出力信
号Oのための寄与部分(Beitraegen)から構成されており、この寄与部分は、第
2副構成部分の電子部品2bから、その出力端子oを介して、例えばボンディン
グワイヤの形状の適切な接続デバイス9を用いて、出力バス7に入力される。
り、いわゆる制御バスが備えられている。この制御バスは、図1に示す実施例で
は、第1副構成部分の電子部品2a用の制御バス6aと、第2副構成部分の電子
部品2b用の第2制御バス6bとに細分化されている。制御バス6bもしくは6
a、6bは、場合によっては、複数成分を有する制御信号Cを導く。
導デバイス、ならびに、接続デバイス、つまり個々のバス部品5,6,6bおよ
び7によっても構成され、これらは、本発明の回路構造のベース基板3に、ベー
ス基板3に配置されている導電性の基板4の表面領域4aとして設計されている
。
マトリックス変換器の形状で示す。この際、入力信号Iは、個々の位相(Einzel
phasen)R,SおよびTによって形成されており、従って、適切な回路構造によ
って、位相U,VおよびWによって構成される出力信号Oに変換される。
、これらは、接続バス8を介して9個の個々の部品と相互に接続されている。接
続バス8にある2×9=18個の個々の電子部品2aおよび2bは、3つの入力
位相R,SおよびTのマトリックス接続を3つの出力位相U,VおよびWに正確
に表している。
れており、この際、各個々の電子部品2aおよび2bは、相当するダイオード1
2を有するIGBT10の並列回路から形成されている。この場合、各ダイオー
ド12の陽極Aが、IGBT10のエミッタEに接続されているのに対し、ダイ
オード12の陰極Kは、IGBT10のコレクタCに接続されている。更に、接
続デバイス8、つまり接続バスを介して、第1副構成部分の各電子部品2a、つ
まり上部部品列は、IGBT10の各コレクタCが、相互に電気的に接触してい
るように、第2副構成部分の部品2b、つまり下側に配置されている第2部品列
と接続されている。この場合、いわゆる共通コレクタ構造のことが言われている
。しかし、基本的には、様々な電子部品2aおよび2bの各エミッタEが、接続
バス8を介して相互に接触されているいわゆる共通エミッタ構造も考えられる。
な制御信号を導く制御バスと接触している。図2では、制御バスは、図式的には
明示されていない。
びダイオード12から構成される電子部品2aまたは2bを、概略的俯瞰図およ
び部分的な断面側面図で示している。
ある導電性の基板4の共通な表面領域4aに付与されているのを示す。IGBT
10およびダイオード12は、各部品部分の内部端子にそれぞれ接続されている
下部メタライジング層30もしくは31をそれぞれ有している。
タEあるいはコレクタCと導電して接続されている。ダイオード12のメタライ
ジング領域31は、ダイオード12の陰極Kあるいは陽極Aと接続されている。
従って、IGBT10のメタライジング領域30とダイオード12の31とは、
同じ電位にある。
4は、同じ電位にあり、この電位は、第1の誘導デバイス5、つまり、同様にベ
ース基板3にある導電性を有する基盤4の表面領域4aとして設計されている入
力バスを介して仲介される。すなわち、この電位は、適切な接触デバイス9(例
えば、ボンディングワイヤ)によって仲介される。同様に、IGBT10のメタ
ライジング領域33は、IGBT10のコレクタCまたはエミッタEに接続され
ている。一方、ダイオード12のメタライジング領域34は、ダイオード12の
陰極Kまたは陽極Aに接続されている。
イス9を介して制御バス6と接続されているゲートを介して行われる。制御バス
6は、同様にベース基板3にある導電性の基板4の表面領域4aとして設計され
ている。
た断面図に相当し、それぞれ、見ている方向を矢印で示す。これら断面図によっ
て、 ベース基板3と導電性の基板4とを備えた基板の層型の構造も、電子部品、つま
りダイオード12およびIGBT10の層型の構造も明らかにされる。
2に示すマトリックス変換器を実施した俯瞰図を示す。この際、18個の必要な
電子スイッチングデバイス2a、2bの全体は、図3Aから図3Eに基本的に示
したような18個の構造を接続することによって実現される。
れている。この領域には、制御信号用の端子GR1からGR3も備えられている
。
ド12とから構成されており、ハウジング40内に2列に積み重なって配置され
ている。この際、部品2aの上列は、第1副構成部分を示し、部品2bの下列は
、第2副構成部分を示している。上部部品列の上側に、入力バス5、つまり第1
の誘導デバイスが直接形成されている。すなわち、第1の誘導デバイスは、位相
R,SおよびTのそれぞれに1つずつ、ベース基板3にある導電性の基板4の表
面領域4aとして形成されている。各位相R,SおよびT用に、つまり、電子部
品2aとの接続および接触も必要である場所にのみ、入力バス5を1つずつ配置
することにより、面積は大幅に縮小され、構造が小型化される。常に、3つの電
子部品2aが1つのブロックに配置される。その結果、3つのブロックが生じ、
各ブロックは、入力位相R,SおよびTの1つに割り当てられている。
バス6aの表面領域4aが 形成されている。制御バス6aも、ベース基板3にある導電性の基板4の表面領
域4aの構造として、すなわち、同じく、制御信号のそれぞれのために部分的に
、各電子部品2aとの接触用に必要な空間的領域にのみ、設計されている。
間に、各電子部品2aもしくは2b用の接続バス8が配置されていることが分か
る。接続バス8も、ベース基板3にある導電性の基板4の表面領域4aの構造と
して形成されており、バス8は全体で、同じく部分的にのみ形成されており、こ
のことが、著しい場所の節約に繋がっている。
を、同じく、ベース基板3にある導電性の基板4の表面領域4aの形状で認識す
ることができる。このことは、同様に、部分的に構成され、ハウジング40の位
相U,VおよびW用の相当する端子と接触している出力バス7に繋がる。
成されるバスシステムの全ての個々の誘導部品は、ベース基板3にある導電性の
基板4の表面領域4aとしての領域にのみ部分毎に形成されており、この場所は
、電子部品、他のバスまたはハウジング端子の適切な端子との接触が必要な場所
である。上で既に詳細が説明されたように、各端子は、場合によって、特にボン
ディングワイヤの形状である相当する接触デバイス9により実現されている。
Wを有するマトリックス変換器用の適切な配線を示す。この際、位相が、マトリ
ックス変換器のハウジング40の左端もしくは右端に入力され、そして出力(ab
gegriffen)される。ハウジングの端の上側もしくは下側に、制御信号GR1か
らGT3が入力される。あるいは、ハウジングの端の下側に、制御信号GU1か
らGW3が入力される。
との組み合わせのみから構成されている。制御信号GR1からGW3は、直接的
な接触デバイス9、つまりボンディングワイヤを通って入力される。接続バス8
は、段階的に構成され、第1副構成部分もしくは第2副構成部分の相互に配置さ
れた電子部品2aおよび2bを、エミッタもしくはコレクタを介して相互に1対
として接続しており、その結果、各向かい合って立っている電子部品2aと2b
とは、直接相互に電気的に接続されている。
を入力および/または出力するため、端子が備えられている。端子は、幾何学的
にも電位的にも相互に分断されるように回路構造に設計されているグループを構
成することが好ましい。図4に示す実施例では、マトリックス変換器の入力位相
、つまりR,SおよびT、ならびに、出力位相、つまりU,VおよびWの各端子
は、入力/出力端子および制御端子に関連して、分割してハウジングに配置され
ており、相当する電位を生成または入力する回路ユニットは、ボード、つまりキ
ャリア3上の相互に分割された電位島(Potentialinseln)に形成されているこ
とによって実現される実施形態が好ましい。従って、例えば、入力位相端子R、
ゲート制御端子GR1,GR2およびGR3、ならびに、エミッタ制御端子ER
は、第1入力位相R用に、ハウジング40の外部において降下させることができ
る、従来のグループとは別の端子グループが形成される。端子グループGS1,
GS2,GS3,ESおよびSは、第2入力位相Sに類似している。このことは
、同じく最後の入力位相Tならびに本発明のマトリックス変換器の出力位相U,
VおよびWにも該当する。
Tにも関連して、また、出力位相U,VおよびWに関連して、特に適切な出力位
相端子U,VおよびWにも関連して、図4の実施例の回路構造は、基本的には対
称または同一に構成されている。
である。
的なスイッチングデバイスの概略的俯瞰図および断面側面図である。
Claims (15)
- 【請求項1】 電子部品(2a、2b)が配置されている共通のベース基板(3)と、 入力信号(I)を入力し、制御信号(C)を入力し、出力信号(O)を出力す
るために設計された第1、第2および/または第3誘導デバイス(5・6・7)
の少なくとも1つと、 上記電子部品(2a、2b)の少なくとも一部を、対をなして接続する接続デ
バイス(8)とを備え、 誘導デバイス(5・6・7)および/または上記接続デバイス(8)のそれぞ
れ少なくとも一部は、および/または、誘導デバイス(5・6・7)および/ま
たは上記接続デバイス(8)の全体は、ベース基板(3)上にバス構造をとって
備えられている、複数の電子部品(2a、2b)、特に半導体モジュール、出力
半導体モジュール等の回路構造であって、 上記ベース基板(3)上には、ほぼ導電性の基板(4)が特に表面領域(4a
)として備えられており、 上記バス構造の少なくとも一部は、導電性の基板(4)として、特に表面領域
として、それぞれ設計されていることを特徴とする回路構造。 - 【請求項2】 上記のバス構造は、複数の別々の誘導部品の少なくとも一部をそれぞれ備えて
いることを特徴とする請求項1に記載の回路構造。 - 【請求項3】 上記複数の電子部品(2a、2b)の少なくとも一部を、相互に、および/ま
たは、バス構造と接触できることを特徴とする請求項1または2に記載の回路構
造。 - 【請求項4】 上記電子部品(2a、2b)の少なくとも一部は、特に外部から制御できるス
イッチングデバイスとしてそれぞれ設計されており、特に入力端子と、出力端子
と、制御端子とを備えていることを特徴とする請求項1〜3のいずれかに記載の
回路構造。 - 【請求項5】 上記電子部品(2a、2b)の少なくとも一部は、電子スイッチ(10a、1
0b)とダイオードデバイス(12a、12b)とを並列接続して形成されてい
ることを特徴とする請求項1〜4のいずれかに記載の回路構造。 - 【請求項6】 上記電子スイッチ(10a、10b)の少なくとも一部は、トランジスタ、ト
ライアック、サイリスタ、好ましくはIGBT等として設計されていることを特
徴とする請求項5に記載の回路構造。 - 【請求項7】 上記電子スイッチ(10a、10b)の少なくとも一部は、コレクタ領域また
はドレイン領域(C)、および、エミッタ領域またはソース領域(E)を備え、 上記コレクタ領域またはドレイン領域(C)は、ダイオードデバイス(12a
、12b)のアノード領域(12A)とそれぞれ接触し、 上記エミッタ領域またはソース領域(E)は、ダイオードデバイス(12a、
12b)のカソード領域(12K)とそれぞれ接触していることを特徴とする請
求項5または6のいずれかに記載の回路構造。 - 【請求項8】 上記電子スイッチ(10a、10b)の少なくとも一部は、ベース領域または
ゲート領域(G)を備え、 上記ベース領域またはゲート領域(G)は、制御端子としてそれぞれ機能し、
第2誘導デバイス(6)と、特に接触デバイス(9)を介して接続できることを
特徴とする請求項5〜7のいずれかに記載の回路構造。 - 【請求項9】 上記の回路構造(1)は、第1誘導デバイス(5)上に位置する入力信号(I
)の複数成分(R・S・T)を第3誘導デバイス(7)上に位置する出力信号(
O)の複数成分(U・V・W)に変換するための特に外部から制御できるマトリ
ックス変換器として、設計されていることを特徴とする請求項1〜8のいずれか
に記載の回路構造。 - 【請求項10】 上記複数のスイッチングデバイスは、所定の対の数に特に固定されて互いに配
置されており、 対をなす上記第1部品の出力端子を、接触デバイス(9)および/または接続
デバイス(8)を介して上記対をなして配置された第2部品の入力端子とそれぞ
れ接続できることを特徴とする請求項9に記載の回路構造。 - 【請求項11】 上記入力信号またはその一部を受信するために、対をなす第1部品の入力端子
を、特に接触デバイス(9)を介して、第1誘導デバイス(5)とそれぞれ接続
でき、 上記出力信号またはその一部を出力するために、対をなす第2部分の出力端子
を、特に接触デバイス(9)を介して、第3誘導デバイス(7)とそれぞれ接続
できることを特徴とする請求項10に記載の回路構造。 - 【請求項12】 電子スイッチデバイスの対をなす部品のエミッタ領域またはドレイン領域(E
)か、または、コレクタ領域またはソース領域(C)かのどちらかを、接触デバ
イス(9)および/または接続デバイス(8)を介して互いに接続できることを
特徴とする請求項9〜11のいずれかに記載の回路構造。 - 【請求項13】 有効信号および/または制御信号を入力および/または出力するために、信号
端子が備えられており、 上記端子は、順序付けられた電位群(Potentialgruppen)を形成するように配
置されており、 上記の端子群は、回路構造において互いに別々に設計されていることを特徴と
する請求項1〜12のいずれかに記載の回路構造。 - 【請求項14】 上記の順序付けられた端子群は、ほぼ同じ電位を上下にそれぞれ備えており、 上記の順序付けられた端子群は、それぞれ別々の電位島を形成することを特徴
とする請求項13に記載の回路構造。 - 【請求項15】 上記回路構造(Schaltungsaufbau)は、入力端子および出力端子またはそれら
の領域に関して、ほぼ対称的におよび/または同一に設計されていることを特徴
とする請求項1〜14のいずれかに記載の回路構造。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10019812.0 | 2000-04-20 | ||
DE10019812A DE10019812B4 (de) | 2000-04-20 | 2000-04-20 | Schaltungsanordnung |
PCT/DE2001/001504 WO2001082377A2 (de) | 2000-04-20 | 2001-04-18 | Schaltungsanordnung |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003532295A true JP2003532295A (ja) | 2003-10-28 |
JP4004796B2 JP4004796B2 (ja) | 2007-11-07 |
Family
ID=7639598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001579367A Expired - Lifetime JP4004796B2 (ja) | 2000-04-20 | 2001-04-18 | 出力半導体モジュール |
Country Status (5)
Country | Link |
---|---|
US (1) | US6861741B2 (ja) |
EP (1) | EP1277234A2 (ja) |
JP (1) | JP4004796B2 (ja) |
DE (1) | DE10019812B4 (ja) |
WO (1) | WO2001082377A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8669648B2 (en) | 2009-10-22 | 2014-03-11 | Panasonic Corporation | Power semiconductor module |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004013919A1 (de) * | 2004-03-22 | 2005-10-20 | Siemens Ag | Elektromotor |
WO2015116924A1 (en) * | 2014-01-30 | 2015-08-06 | Arkansas Power Electronics International, Inc. | Low profile, highly configurable, current sharing paralleled wide band gap power device power module |
US10553633B2 (en) * | 2014-05-30 | 2020-02-04 | Klaus Y.J. Hsu | Phototransistor with body-strapped base |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3274926D1 (en) * | 1981-05-12 | 1987-02-05 | Lucas Ind Plc | A multi-phase bridge arrangement |
US4816984A (en) * | 1987-02-06 | 1989-03-28 | Siemens Aktiengesellschaft | Bridge arm with transistors and recovery diodes |
US5579217A (en) * | 1991-07-10 | 1996-11-26 | Kenetech Windpower, Inc. | Laminated bus assembly and coupling apparatus for a high power electrical switching converter |
EP0584668B1 (de) * | 1992-08-26 | 1996-12-18 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Leistungshalbleiter-Modul |
DE59304797D1 (de) * | 1992-08-26 | 1997-01-30 | Eupec Gmbh & Co Kg | Leistungshalbleiter-Modul |
US5325268A (en) * | 1993-01-28 | 1994-06-28 | National Semiconductor Corporation | Interconnector for a multi-chip module or package |
JP3157362B2 (ja) * | 1993-09-03 | 2001-04-16 | 株式会社東芝 | 半導体装置 |
DE19522173C1 (de) | 1995-06-19 | 1996-10-17 | Eupec Gmbh & Co Kg | Leistungs-Halbleitermodul |
US6281590B1 (en) * | 1997-04-09 | 2001-08-28 | Agere Systems Guardian Corp. | Circuit and method for providing interconnections among individual integrated circuit chips in a multi-chip module |
-
2000
- 2000-04-20 DE DE10019812A patent/DE10019812B4/de not_active Expired - Lifetime
-
2001
- 2001-04-18 WO PCT/DE2001/001504 patent/WO2001082377A2/de active Application Filing
- 2001-04-18 EP EP01940172A patent/EP1277234A2/de not_active Withdrawn
- 2001-04-18 JP JP2001579367A patent/JP4004796B2/ja not_active Expired - Lifetime
-
2002
- 2002-10-21 US US10/277,126 patent/US6861741B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8669648B2 (en) | 2009-10-22 | 2014-03-11 | Panasonic Corporation | Power semiconductor module |
Also Published As
Publication number | Publication date |
---|---|
JP4004796B2 (ja) | 2007-11-07 |
WO2001082377A3 (de) | 2002-05-10 |
DE10019812A1 (de) | 2002-01-24 |
DE10019812B4 (de) | 2008-01-17 |
US20030102506A1 (en) | 2003-06-05 |
WO2001082377A2 (de) | 2001-11-01 |
US6861741B2 (en) | 2005-03-01 |
EP1277234A2 (de) | 2003-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6412612B2 (ja) | ハーフブリッジを設けるパワーモジュール、ならびにパワーモジュールおよびキャパシタの配置 | |
US6359331B1 (en) | High power switching module | |
US5077595A (en) | Semiconductor device | |
US8045352B2 (en) | Power converter | |
CN102195458B (zh) | 低电感功率半导体组件 | |
CN105932887B (zh) | 功率转换器 | |
JP3677519B2 (ja) | 電力用半導体モジュール | |
US8415782B2 (en) | Chip card having a plurality of components | |
US8023276B2 (en) | Circuit arrangement comprising having plurality of half bridges | |
US11373984B2 (en) | Power module having a power electronics device on a substrate board, and power electronics circuit having such a power module | |
JP2003532295A (ja) | 回路構造 | |
CN110400784A (zh) | 功率电子开关装置 | |
US11817794B2 (en) | Electronic circuit module | |
US10381947B2 (en) | Power conversion apparatus | |
JP3618314B2 (ja) | パワーコンバータモジュール | |
JPS5915183B2 (ja) | マトリツクス配線基板 | |
JP4170763B2 (ja) | 電流をスイッチングする回路に対する回路構造 | |
KR100458425B1 (ko) | 반도체 소자 및 3상 전력 인버터 모듈 구동 방법 | |
JP4246040B2 (ja) | 半導体装置の実装体 | |
JP4384948B2 (ja) | パワーモジュール | |
JP4503388B2 (ja) | ブリッジ装置及びそれを用いた電源装置 | |
JP2019102477A (ja) | 回路モジュール | |
CN118136619B (zh) | 功率模块的半桥结构、功率模块及车辆 | |
JP3216915B2 (ja) | ブリッジインバータ装置 | |
JP2009302552A (ja) | パワーモジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20040217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060208 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070822 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4004796 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |