JP2003529101A - 電圧をカラー電子光学ディスプレイ装置における個々の画素に印可するｄａｃ制御ランプ発生器を有する装置 - Google Patents

電圧をカラー電子光学ディスプレイ装置における個々の画素に印可するｄａｃ制御ランプ発生器を有する装置

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Abstract

(57)【要約】 投影された光に関する変調器として働く液晶ディスプレイ装置のような電子光学ディスプレイ装置において、広域ＤＡＣ制御ランプ発生器（２２）を、前記ディスプレイの列ごとにトラックアンドホールド回路（２０）と共に使用し、入力ディジタルディスプレイ信号を、すべての列に関するアナログ信号に変換する。行アドレス回路網（１６，１８）は、前記ディスプレイの各行をアドレスし、これによって、前記ディスプレイ装置の個々の画素を、これらのようなアナログ信号によってアドレスする。前記ＤＡＣの有限変換時間（周期時間）と、前記トラックアンドホールド回路の有限速度とによる結果として生じるフレームレートの増加における制限を、各ランプ周期中、いくつかのアナログレベルの中からの選択を可能にする多相クロック及びマルチプレクサを設けることによって克服する。

Description

【発明の詳細な説明】
【０００１】 本発明は、請求項１の序文において規定したようなカラーディスプレイシステ
ムに関する。このようなディスプレイ装置は、反射又は透過モードのいずれかに
おける光変調器として働き、さらに特に、本発明は、のこぎり波アナログ信号を
発生するランプ発生回路網と、前記ディスプレイ装置の個々の画素をこのような
アナログ信号によってアドレスする回路網とを有するこのようなカラーディスプ
レイシステムに関する。
【０００２】 異なった色のカラーバーを１つの電子光学光変調パネルと交差して順次にスク
ロールし、カラー表示を発生するカラーディスプレイシステムは、既知である。
例えば、参照によってここに含まれる米国特許明細書第５５３２７６３号を参照
されたい。
【０００３】 これらのディスプレイシステムは、各々のフレームが、例えば、赤、緑及び青
サブフレームである成分カラーサブフレームから成るカラービデオ情報のような
、連続的なフレームにおいて配置された連続的に更新される画像情報信号の形態
におけるカラー情報を表示するのに特に好適である。
【０００４】 これらのシステムは、画素の行及び列行列アレイから成り、連続的なフレーム
周期中に画像情報信号に従って光を変調する電子光学光変調パネルを用いる。前
記アナログ信号情報を、各々のフレーム周期中に、１回に１行の前記アレイの画
素列に印可する。
【０００５】 この形式のシステムは、Ｊ．Ａ．シミズの刊行物「単一パネル反射ＬＣＤプロ
ジェクタ」プロジェクションディスプレイＶ、ＳＰＩＥ議事録、Ｖｏｌ．３６３
４、１９７−２０６ページ（１９９９）においても開示されている。このような
システムは、複数の列画素ドライバ回路は、複数の周期中に、ディジタルアナロ
グ変換器（ＤＡＣ）制御ランプ発生器の出力バッファによって反復的に発生され
る共通ランプ信号を受ける。各々の列ドライバを、前記電子光学ディスプレイ装
置の１列におけるすべての画素に結合する。各ランプ周期中、前記列ドライバは
、所望の画素輝度レベルに対応する規定された電圧を、個々の列における特定の
行における画素に印可する。
【０００６】 ある列における画素を、連続的なランプ周期中、連続的な画素行を選択する行
制御回路によって選択する。
【０００７】 この形式のシステムにおいて、前記ＤＡＣ制御ランプ発生器及び／又は列ドラ
イバ回路は、カラーアーティファクト及びフリッカを減らすために望ましい、よ
り高いフレームレート（１２０フレーム／秒より高い）において、性能“ボトル
ネック”になる。フレームレートが上昇すると、前記ＤＡＣの有限の変換時間（
周期時間）と、前記列ドライバの有限の切り替え時間とが、動作の最高速度にお
ける制限を引き起こす。
【０００８】 特開平５−２９７８３３号は、上述したシステムと多くの点において類似した
ディスプレイ用駆動回路を開示している。この場合において、ステップ式増加（
又は減少）波形を、サンプルアンドホールド回路に印可する。階段ランプが所望
のレベルに達した場合、この回路は、特定の列におけるディスプレイ上の画素へ
の表示用のその電圧を、標本化し、保持する。前記階段ランプを、２ステップ式
波形電圧回路によって発生し、この回路は、前記階段ランプを、粗いステップと
、細かいステップとにおいて、各々、変化させる。
【０００９】 本発明の主要な目的は、電子光学ディスプレイにおけるフレームレートにおけ
る増加を、ハードウェアのコストを増加することなく、各画素に印可することが
できるグレイレベル（輝度レベル）の数を減少することなく可能にする回路を手
供することである。
【００１０】 この目的は、請求項１において指定したような、本発明によるディスプレイシ
ステムによって達成される。他の有利な実施形態を、従属請求項において指定し
た。これを、多相クロックによって発生された複数の位相をシフトされた波形の
中から選択することによって行う。
【００１１】 したがって、本発明は、種々のレベルの電圧を、列において垂直に、行におい
て水平に配置された画素の行列を有する電子光学ディスプレイ装置における個々
の画素に印可するシステムにおける速度の改善を与える。このシステムは、 （ａ）ディジタルクロックタイミングパルスを第１クロックタイミングレート
において発生するディジタルクロックと、 （ｂ）前記ディジタルクロックに接続され、クロックタイミングパルスを計数
し、ランプ周期信号を、規定された数のクロックパルスの受け取りに応じて繰り
返し発生するディジタルカウンタと、 （ｃ）前記ディジタルカウンタに結合され、各ランプ周期中、本質的に単調な
ランプ電圧信号を発生するランプ発生器と、 （ｄ）前記ディスプレイ装置の個々の列における画素に結合され、前記ランプ
電圧信号を、これが、所定のランプ周期中、個々の列及び特定の行における画素
の特定の所望の輝度レベルにほぼ対応する規定された値に達した場合、格納する
標本化回路を含む、前記ディスプレイ装置の列ごとに１つの多数の列ドライバと
、 （ｅ）前記列ドライバのすべてに結合され、前記ランプ電圧信号が個々の列に
関する規定された値に達した後の次のクロックタイミングパルスの受け取りに応
じて、前記標本化回路の各々に前記ランプ電圧信号を標本化及び格納させる列制
御回路と、 （ｆ）前記列ドライバの標本化回路において格納された電圧信号を受ける１つ
以上の画素行を繰り返し選択する行制御回路とを含む。
【００１２】 本発明によれば、前記列制御回路は、（１）前記ディジタルクロックに結合さ
れ、各々が、前記個々の列ドライバの標本化回路が瞬時ランプ電圧信号を格納す
るのをトリガするトリガパルスを供給する複数の位相シフトされた波形を発生す
る多相クロックと、（２）前記ランプ電圧信号が個々の列における特定の画素の
所望の輝度レベルに最も近く対応する瞬時において前記関連する列ドライバにト
リガさせる前記複数の波形のうちの１つを選択する、各列に関して１つの複数の
列選択回路とを含む。
【００１３】 好適には、前記ディジタルカウンタは、各ランプ周期中、前記第１クロックタ
イミングパルスレートにおいて連続的なステップにおいて変化する第２ディジタ
ル信号を発生し、このような変化を、複数の連続するランプ周期中、繰り返し、
前記ランプ発生器は、前記第２ディジタル信号に対応する値を有する第１電圧信
号を発生するディジタルアナログ変換器（ＤＡＣ）を含む。値において突然のス
テップ式の変化を有するこの第１電圧信号を、フィルタによって平滑化し、各ラ
ンプ周期中、実際的に単調であるようにすることができる。
【００１４】 本発明の好適実施形態において、ディジタル信号源は、前記第１クロックタイ
ミングレートにおいて動作する第１クロックパルス発生器と、前記第１クロック
パルス発生器に結合され、各ランプ周期中、パルスカウントを前記ＤＡＣに供給
する第１カウンタとを具える。この実施形態において、前記列制御回路は、 （１）第２クロックタイミングレートにおいて動作する第２クロックパルス発
生器と、 （２）前記第２クロックタイミングレートにおいて動作し、前記第２クロック
パルス発生器に接続され、これによって発生されたクロックパルスを計数する第
２カウンタと、 （３）各々が前記ディスプレイのある列に関係し、前記関係する列の特定の行
における画素の輝度レベルに対応するディジタル数を受け、格納する、複数のデ
ータレジスタと、 （４）前記第２カウンタ及びデータレジスタに接続され、前記カウンタ及びレ
ジスタにおけるディジタル数を比較し、これらの数が等しい場合、出力信号を発
生する比較器と、 （５）前記クロックパルス発生器によってリセットされ、前記比較器に結合さ
れ、前記出力信号を、前記第１クロックタイミングレートにおける１クロック周
期中格納するマスタラッチと、 （６）前記第２クロックパルス発生器に接続され、互いに異なった位相を有す
る複数の第３クロックパルス信号を発生する多相クロックドライバと、 （７）前記多相クロックドライバから前記複数の第３クロックパルス信号を受
けるように結合され、前記第３クロックパルス信号のうち１つを選択するマルチ
プレクサと、 （８）各々が前記ディスプレイのある列に関係し、前記マルチプレクサによっ
てリセットされ、前記マスタラッチに結合され、各々が前記列ドライバのうち１
つを制御する第２出力信号を発生する、複数のスレーブラッチとを組み合わせに
おいて具える。
【００１５】 この配置は、前記列制御回路の標本化レートを前記第１クロックパルス発生器
のクロックパルスレートの倍数によって増加することを可能にし、したがって、
グレイスケール解像度を、前記ＤＡＣの変換レート及び／又は前記ディスプレイ
装置の列ドライバの動作速度を増すことなく、増加することを可能にする。
【００１６】 本発明の完全な理解のために、ここで、添付した図面において示すような本発
明の好適実施形態の以下の詳細な説明を参照すべきである。
【００１７】 本発明の好適実施形態を、ここで、図面の図１−４の参照と共に説明する。種
々の図における同一の要素を、同じ参照符によって示す。
【００１８】 図１は、電子光学装置を制御し駆動する代表的な配置を示す。この配置におい
て、液晶ディスプレイ又は光変調器１０は、列において垂直に、行において水平
に配置された画素の行列を有する。これらの画素を、列導体１２及び行導体１４
の交点において配置する。列導体１２は、各列における画素にアナログ電圧を印
可し、行導体１４は、各々の関連する行にスイッチング電圧を印可し、前記列電
圧を該行の画素に印可することを許可する。
【００１９】 行を、行ドライバ１８の連続するものを活性化する行デコーダ１６によって、
規定された順序において、連続的にアドレスする。
【００２０】 列電圧を、トラックアンドホールド回路として実現された列ドライバ回路２０
によって印可する。これらのトラックアンドホールド回路は、ランプ発生器２２
からランプ電圧を受ける。ランプ発生器２２は、クロック２５によって発生され
たパルスをカウントするカウンタ２４から信号を受ける。前記カウントは、ある
最小数又は最大数のいずれかから始まり、それぞれ最大数又は最小数であるスケ
ールの反対側の終わりに達するまで、各々、増加又は減少する。次に、前記カウ
ンタは、新たなランプ周期の開始を示す“ランプ周期信号”を発生し、新たにカ
ウントし始めるためにリセットされる。このようにして、ランプ発生器２２は、
前記ランプ周期信号によって決定されるような、反復周期において増加又は減少
する信号、すなわち、“のこぎり波信号”を発生する。
【００２１】 カウンタ２４の出力を、各列に１つある多数の比較器２６にも供給する。この
数を、各比較器において、関連する列における画素の所望の輝度レベルを表すデ
ィジタル数と比較する。この輝度レベルを表す数を、前記システムの各々の完全
な周期中、関連する画素レジスタ２８に格納する。
【００２２】 カウンタ２４によって供給されたカウントが、ある画素レジスタに格納された
ディジタル数と等しい場合、個々の比較器２６は、該列に関するトラックアンド
ホールド回路２０に渡されるパルスを発生する。このようなイネーブルパルスを
受けるのに応じて、関連する列ドライバ２０は、ランプ発生器２２の瞬時出力に
等しい電圧を格納する。
【００２３】 各ランプ周期の完了に応じて、前記列ドライバ回路において格納された電圧を
、行ドライバ１８によって選択された個々の行における画素に印可する。
【００２４】 図２は、図１の回路において使用することができるランプ発生器２２を示す。
各クロックパルスに応じて、カウンタ２４は、ルックアップテーブル３０にアド
レスとして供給されるその出力を１増分する。前記ＬＵＴは、このアドレスの内
容であるディジタル数を、ＤＡＣ３２に供給する。連続的なクロックパルス間の
期間中に、このＤＡＣは、前記ディジタル数を第１アナログ電圧信号に変換する
。この第１電圧信号を、次に、ロウパスフィルタ３３に渡し、このロウパスフィ
ルタは、前記第１信号における電圧“ステップ”を除去し、このようにして、各
ランプ周期中、実際的に一定の一次微分を有する第２電圧信号を発生する。次に
、この第２電圧信号を、すべての列ドライバ２０（図１）に、ランプバッファ増
幅器３４を経て、全体的に渡す。前記バッファ増幅器は、前記ランプ波形を、負
荷及び他の妨害から絶縁するように働く。バッファ出力段３６の低固有出力イン
ピーダンスＺｉを、フィードバックによってさらに減少する。
【００２５】 図１のシステムの動作速度は、（１）ＤＡＣ３２の変換時間、すなわち、前記
ＤＡＣがディジタル数をアナログ電圧に変換することができる最小時間と、（２
）前記列ドライバ、すなわち、トラックアンドホールド回路２０、比較器２６及
び列レジスタ２８の動作速度とによって制限される。
【００２６】 図３は、各々が次のものより連続的に高い１０のディジタル数（×の４４によ
って示す）から、図２に示す形式の回路におけるルックアップテーブル３０によ
って発生されたランプ電圧４０（下の線）を示す。このランプ４０に割り当てら
れた合計時間は１５ナノ秒であるため、各ディジタル数を、１．５ナノ秒の期間
内に供給し、変換しなければならない。１．５ナノ秒のこの変換時間が前記ＤＡ
Ｃによって必要な最小時間であるならば、ランプ４０をより速いレートで発生す
ることはできない。これは、クロック２５及びカウンタ２４の速度と、したがっ
て図１のシステムのフレームレートとにおける上限を置く。
【００２７】 本発明によれば、ルックアップテーブル３０をプログラムし、より大きい電圧
ステップを、前記ＤＡＣに、カウンタ２４から受けた連続的なアドレスに応じて
与えることができる。これは、図３におけるランプ電圧４２（上の線）によって
示すように、前記ランプ期間（ランプ周期時間）を減少することを可能にし、前
記フレームレートはこれによって増加する。見られるように、ランプ４２を、１
０ではなく５つの等しいステップ（×によって示す電圧レベル４６）において発
生する。ランプ全体を、ランプ４０の場合のように１５ナノ秒でなく１０ナノ秒
のみにおいて発生しても、個々のステップ（ランプ４０及び４２の各々において
×によって示す）間の前記ＤＡＣ変換時間は、ランプ４２に関する方がランプ４
０に関するより長い。
【００２８】 図３は、ランプ４０及び４２に関する比較的粗い解像度（各々、１０ステップ
及び５ステップ）を示すが、実際には、前記ランプを、２５６ステップ（８ビッ
ト）又はさらに高い解像度（１０ビットまで）で発生することを理解するであろ
う。
【００２９】 本発明は、前記システムのフレームレートを、ディスプレイ性能を犠牲にする
か、コストを増加することなしに増加することを可能にする。２つのＤＡＣを設
け、これらを前記ディスプレイ装置の偶数及び奇数行に交互に使用できるとして
も、このような変更は、前記ディスプレイのコストを本質的に増加する。また、
前記列ドライバにおいて、より遅いＣＭＯＳロジックの代わりに高速ＥＣＬロジ
ックを使用することもできるが、これも前記コストの費用を増加する。
【００３０】 本発明によれば、前記ディスプレイの解像度（グレイスケール）を、前記列ド
ライバを制御して、前記ランプ波形を前記ＤＡＣのクロックレートより速いレー
トにおいて標本化することによって増加する。このようにして、ランプ４０にお
いて、前記列ドライバを、前記ＤＡＣのクロックレートの正確に２倍のレートに
おいてクロック動作させる。したがって、前記列ドライバは、ランプ４０におけ
る×の４４によって示される瞬時においてだけでなく、○の４８によって示され
る瞬時においてもクロック動作される。
【００３１】 ランプ４２は、前記列ドライバの標本化レートを前記ＤＡＣのクロックレート
の４倍に増加した場合を示す。この場合において、前記ランプ電圧信号を、１０
ナノ秒期間中、（５ではなく）２０回標本化する。
【００３２】 本発明の特別な特徴によれば、前記列ドライバの標本化レートを、前記ＤＡＣ
の変換速度及び／又は前記列ドライバの動作速度を増すことなく、多相クロック
及びマルチプレクサを使用し、マスタラッチを前記所望の画素輝度を表すデータ
ワードの最上位部分で制御し、スレーブラッチを最下位部分で制御することによ
って増加する。
【００３３】 図４は、この概念を実現する本発明の好適実施形態を示す。以前のように、カ
ウンタ駆動ランプ発生器２２は、前記ディスプレイにおけるすべての列ドライバ
２０によって追従される各ランプ周期中にアナログランプ信号を発生する。明瞭
にするために、１つの列ドライバのみを図４において示す。カウンタ２４が列デ
ータレジスタ２８に格納された値に達した場合、比較器２６は、列スイッチを活
性化する信号を出力する。標本化後、すなわち、トランジスタスイッチＳｃｏｌ を開にした後、瞬時ランプ電圧を、列キャパシタＣｃｏｌにおいて、前記ランプ
周期の残りの間格納し、次に、特定の行における画素に伝送する。既知の方法に
おいて、標本化の正確な瞬間を、クロックパルス発生器２５によって発生される
１つのクロック信号によって決定する。
【００３４】 この実施形態において、遅延したクロック信号を、位相シフトされたクロック
パルスのグループから選択し、１クロック周期内のいくつかのアナログレベルか
らの選択を可能にする。
【００３５】 図４に示すように、４ラインバス６０における信号を、ＰＬＬベース多相クロ
ックドライバ回路６２において発生する。このクロックドライバ回路は、前記第
１クロックタイミングレートにおけるクロックパルスを受け、異なった相対的位
相を有する４つの位相遅延されたパルスを発生する。別個のライン６０において
現れるこれらの位相シフトされたクロックパルスを、図４の下部において示す。
列データレジスタ２８におけるデータワードの２つの最下位ビット（ＬＳＢ）（
これらのビットは、ランプ周期全体の間、同じままである）は、前記４つのクロ
ックラインのうちどれを標本化に使用するかを決定する。前記ＬＳＢデータによ
って制御されるマルチプレクサ６４は、適切なクロック位相を、前記ＬＳＢによ
って選択し、マスタラッチ６８によって予め有効にされたスレーブラッチ６６を
トリガする。前記スレーブラッチは、スイッチＳｃｏｌを開にし、キャパシタＣｃｏｌ における瞬時電圧を保持する。
【００３６】 したがって、前記目的及びこれらに関して求められる利点のすべてを満たす、
カラー電子光学ディプレイ装置における個々の画素に電圧を印可するＤＡＣ制御
ランプ発生器を有する新奇の装置を示し、説明した。しかしながら、主題の発明
の多くの変更と、修正と、変形と、他の使用及び用途は、その好適実施形態を開
示する本明細書及び添付図面を考慮した後には、当業者に明らかになるであろう
。本発明の精神及び範囲から逸脱しないすべてのこれらのような変更と、修正と
、変形と、他の使用及び用途は、請求項によってのみ限定される本発明によって
カバーされると考えられる。
【図面の簡単な説明】
【図１】 本発明が関係する形式のアナログ電子光学光変調パネル及び関係する
ドライバ回路のブロック図である。
【図２】 図１のシステムと共に使用できるディジタルアナログ変換器（ＤＡＣ
）ランプ発生器のブロック図である。
【図３】 図２のＤＡＣランプ発生器を説明し、本発明の概念を説明する説明的
な図である（一定の比率ではない）。
【図４】 本発明による図１のシステムに関するディジタル制御回路の好適実施
形態のブロック図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｇ ６２３Ｍ ６２３Ｒ ６３２ ６３２Ｇ ６４１ ６４１Ｃ (72)発明者 ルシアン エル アルブ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 2H093 NA16 NC02 NC16 NC23 NC24 NC26 NC34 ND10 5C006 AA14 AA16 AA17 AA22 AF14 AF72 AF78 AF82 BB16 BB28 BB29 BC12 BC16 BF03 BF04 BF11 BF14 BF21 BF22 BF24 BF25 BF34 BF37 BF42 EA01 EC11 FA16 FA23 FA51 FA56 5C080 AA10 BB05 CC03 DD06 DD07 DD27 EE29 EE30 FF02 FF11 GG12 JJ02 JJ04 JJ05 KK43

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 列において垂直に、行において水平に配置された画素の行列を有
    するディスプレイ装置における個々の画素に種々のレベルの電圧を印可するディ
    スプレイシステムにおいて、 （ａ）ディジタルクロックタイミングパルスを第１クロックタイミングレート
    において発生するディジタルクロックと、 （ｂ）前記ディジタルクロックに接続され、クロックタイミングパルスを計数
    し、ランプ周期信号を、規定された数のクロックパルスの受け取りに応じて繰り
    返し発生するディジタルカウンタと、 （ｃ）前記ディジタルカウンタに結合され、各ランプ周期中、本質的に単調な
    ランプ電圧信号を発生するランプ発生器と、 （ｄ）前記ディスプレイ装置の個々の列における画素に結合され、前記ランプ
    電圧信号を、これが、所定のランプ周期中、個々の列及び特定の行における画素
    の特定の所望の輝度レベルにほぼ対応する規定された値に達した場合、格納する
    標本化回路を含む、前記ディスプレイ装置の列ごとに１つの多数の列ドライバと
    、 （ｅ）前記列ドライバのすべてに結合され、前記ランプ電圧信号が個々の列に
    関する規定された値に達した後の次のクロックタイミングパルスの受け取りに応
    じて、前記標本化回路の各々に前記ランプ電圧信号を標本化及び格納させる列制
    御回路と、 （ｆ）前記列ドライバの標本化回路において格納された電圧信号を受ける１つ
    以上の画素行を繰り返し選択する行制御回路とを具え、 前記列制御回路が、（１）前記ディジタルクロックに結合され、各々が、前記
    個々の列ドライバの標本化回路が瞬時ランプ電圧信号を格納するのをトリガする
    トリガパルスを供給する複数の位相シフトされた波形を発生する多相クロックと
    、（２）前記ランプ電圧信号が個々の列における特定の画素の所望の輝度レベル
    に最も近く対応する瞬時において前記関連する列ドライバにトリガさせる前記複
    数の波形のうちの１つを選択する、各列に関して１つの複数の列選択回路とを含
    むことを特徴とするディスプレイシステム。
  2. 【請求項２】 請求項１に記載のディスプレイシステムにおいて、前記ディジタ
    ルカウンタが、各ランプ周期中、前記第１クロックタイミングパルスレートにお
    いて連続的なステップにおいて変化する第２ディジタル信号を発生し、このよう
    な変化を、複数の連続するランプ周期中、繰り返し、前記ランプ発生器が、前記
    第２ディジタル信号に対応する値を有する第１電圧信号を発生するディジタルア
    ナログ変換器（ＤＡＣ）を含むことを特徴とするディスプレイシステム。
  3. 【請求項３】 請求項２に記載のディスプレイシステムにおいて、前記ランプ発
    生器が、前記ＤＡＣに結合され、前記第１電圧信号を平滑化し、前記ランプ電圧
    を各ランプ周期中発生するフィルタを含むことを特徴とするディスプレイシステ
    ム。
  4. 【請求項４】 請求項２に記載のディスプレイシステムにおいて、前記列制御回
    路が、 （１）各々が、前記ディスプレイの各列と関係し、前記関係する列の特定の行
    における画素の所望の輝度レベルに対応するディジタル数を受け、格納する、複
    数のデータレジスタと、 （２）各々が、前記ディスプレイの各列と関係し、前記ディジタルカウンタと
    前記データレジスタの各々１つとに接続され、前記カウンタ及び前記１つのデー
    タレジスタにおけるディジタル数を比較し、これらの数が等しい場合、出力信号
    を発生する、複数の比較器と、 （３）各々が、前記ディスプレイのある列と関係し、前記ディジタルクロック
    によってリセットされ、前記比較器の各々１つに結合され、前記比較器の出力信
    号を、前記第１クロックタイミングレートにおける１クロック期間中格納する、
    複数のマスタラッチと、 （４）各々が、前記ディスプレイのある列と関係し、少なくとも１つの最下位
    ビット（ＬＳＢ）をその関係するデータレジスタから受けると共に前記複数の位
    相シフトされた波形を前記多相クロックから受けるように結合され、前記位相シ
    フトされた波形のうちの１つを、前記ＬＳＢに従って選択する、複数のマルチプ
    レクサと、 （５）各々が、前記ディスプレイのある列と関係し、前記マルチプレクサ及び
    マスタラッチによって有効にされ、前記列ドライバのうちの１つを制御する第２
    出力信号を発生する、複数のスレーブラッチとを、組み合わせにおいて具えるこ
    とを特徴とするディスプレイシステム。
  5. 【請求項５】 請求項１に記載のディスプレイシステムにおいて、前記標本化回
    路の各々を、トラックアンドホールド回路としたことを特徴とするディスプレイ
    システム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013231842A (ja) * 2012-04-27 2013-11-14 Canon Inc 電気光学表示装置および電子機器
JP2018194862A (ja) * 2013-01-24 2018-12-06 フィニサー コーポレイション リキッド・クリスタル・オン・シリコン・チップにおけるローカル・バッファ

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7127631B2 (en) 2002-03-28 2006-10-24 Advanced Analogic Technologies, Inc. Single wire serial interface utilizing count of encoded clock pulses with reset
US6909427B2 (en) * 2002-06-10 2005-06-21 Koninklijke Philips Electronics N.V. Load adaptive column driver
US7126592B2 (en) * 2002-08-26 2006-10-24 Intel Corporation Forming modulated signals that digitally drive display elements
JP4155396B2 (ja) * 2002-12-26 2008-09-24 株式会社 日立ディスプレイズ 表示装置
KR100498489B1 (ko) * 2003-02-22 2005-07-01 삼성전자주식회사 면적을 감소시키는 구조를 가지는 ｌｃｄ의 소스 구동 회로
US6995756B2 (en) * 2003-03-31 2006-02-07 Intel Corporation Methods and apparatus for driving pixels in a microdisplay
CA2526467C (en) * 2003-05-20 2015-03-03 Kagutech Ltd. Digital backplane recursive feedback control
KR100618582B1 (ko) * 2003-11-10 2006-08-31 엘지.필립스 엘시디 주식회사 액정표시장치의 구동부
KR101026248B1 (ko) * 2004-09-21 2011-03-31 페어차일드코리아반도체 주식회사 역률 보상 회로
KR101160835B1 (ko) 2005-07-20 2012-06-28 삼성전자주식회사 표시 장치의 구동 장치
TWI315151B (en) * 2006-11-10 2009-09-21 Ind Tech Res Inst System and method of performing multi-scaled clocks for dynamic gamma correction
EP2396698B1 (en) * 2009-02-16 2018-04-11 Telefonaktiebolaget LM Ericsson (publ) Optical digital-to-analog conversion
CN116486741B (zh) * 2023-03-31 2023-11-10 北京伽略电子股份有限公司 一种oled屏幕显示驱动电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0275140B1 (en) * 1987-01-09 1995-07-19 Hitachi, Ltd. Method and circuit for scanning capacitive loads
US5122792A (en) * 1990-06-21 1992-06-16 David Sarnoff Research Center, Inc. Electronic time vernier circuit
US5489918A (en) * 1991-06-14 1996-02-06 Rockwell International Corporation Method and apparatus for dynamically and adjustably generating active matrix liquid crystal display gray level voltages
WO1994000962A1 (en) * 1992-06-30 1994-01-06 Westinghouse Electric Corporation Gray-scale stepped ramp generator with individual step correction
US5572211A (en) * 1994-01-18 1996-11-05 Vivid Semiconductor, Inc. Integrated circuit for driving liquid crystal display using multi-level D/A converter
JPH08263012A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 駆動装置及び表示装置
US6011535A (en) * 1995-11-06 2000-01-04 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and scanning circuit
US6067061A (en) * 1998-01-30 2000-05-23 Candescent Technologies Corporation Display column driver with chip-to-chip settling time matching means
US6329974B1 (en) * 1998-04-30 2001-12-11 Agilent Technologies, Inc. Electro-optical material-based display device having analog pixel drivers
US6137432A (en) * 1998-11-04 2000-10-24 I C Media Corporation Low-power column parallel ADC in CMOS image sensors
US6320565B1 (en) * 1999-08-17 2001-11-20 Philips Electronics North America Corporation DAC driver circuit with pixel resetting means and color electro-optic display device and system incorporating same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013231842A (ja) * 2012-04-27 2013-11-14 Canon Inc 電気光学表示装置および電子機器
JP2018194862A (ja) * 2013-01-24 2018-12-06 フィニサー コーポレイション リキッド・クリスタル・オン・シリコン・チップにおけるローカル・バッファ

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Publication number Publication date
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