JPH06118906A - 液晶表示装置の多階調駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】入力するデジタル表示データを、複数個の記憶
回路が同時に取り込むことが出来、更に、階調ビット数
以上の階調表示が行える液晶表示装置の多階調駆動回路
を提供することにある。 【構成】ラッチクロック生成回路１０７で生成した複数
同時に有効となるラッチクロック１０８で、デジタル表
示データ１０１をデータラッチ回路１０９、ラインラッ
チ回路１１２に取り込み、セレクタ１１７を介したカウ
ンタ１１４の出力データと、前記記憶した表示データと
を比較し、生成したサンプリングクロック１２２で階段
状の電圧をサンプルホールド回路１２４に取り込み、出
力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
スタイプの液晶表示装置等の表示装置に係わり、特にデ
ジタル表示データを対応する電圧に変換し、多色／多階
調表示を行う画像表示回路、及びその装置、及びその駆
動方法、及びその表示方法に関する。

【０００２】

【従来の技術】従来の表示データとカウンタの出力デー
タを比較して、比較するデータが一致したときクロック
を生成し、生成したクロックで複数レベルの電圧のうち
何れかを記憶し、出力する構成とした液晶表示装置の多
階調駆動回路には、特開平１−９２７９７「中間調表示
装置」および、特開平３−２１４１９３「液晶パネル駆
動回路」がある。

【０００３】従来の多階調駆動回路の実施例を図４、図
７、図１６から図１９、表２を用いて説明する。

【０００４】図１６は従来の多階調駆動回路のブロック
図である。

【０００５】図１６において、１０１は表示データバス
であり、３画素（Ｒｅｄ画素、Ｇｒｅｅｎ画素、Ｂｌｕ
ｅ画素）×４ビット（２の４乗＝１６階調）の１２ビッ
ト幅のデータバスとする。１０２はＣＬ２クロックであ
り、表示データバス１０１で転送する表示データに同期
する。１０３は取り込み開始信号で、本多階調駆動回路
が表示データを取り込み始める時に有効とする信号であ
り、１０４は取り込み終了信号で、取り込みが終了した
ときに有効にする信号である。１６０１はラッチクロッ
ク生成回路で１０８のラッチクロックを生成する。本実
施例では１９２（画素）×４ビット（１６階調）データ
を、１２ビット（３画素×４ビット）データ並列に処理
することからラッチクロック１０８は合計６４（＝１９
２×４÷１２）クロック分を有し、ＣＬ２クロック１０
２に同期して順次有効とする。１０９はデータラッチ回
路であり、１９２×４ビットデータをラッチし、１１０
のデータバスに転送する。１１１はＣＬ１クロックであ
り、データラッチ回路１０９に１９２×４ビットデータ
がラッチされた後に有効となる。１１２はラインラッチ
回路であり、１９２×４ビットデータをラッチし、１１
３のデータバスに転送する１６０２は４ビットのカウン
タであり、１１５のＣＬ４クロックでカウントアップ
し、ＣＬ１クロック１１１でクリアする。１６０３は、
カウンタ１６０２の出力データを転送するデータバスで
ある。１６０４は比較回路であり、１２２のサンプルク
ロックを生成する。１２３は階段波形電圧を転送する電
圧線である。１２４はサンプルホールド回路であり、１
９２出力×２系統の回路を有し、表示データに対応した
レベルの電圧をラッチする。１２５は選択信号であり、
サンプルホールド回路１２４において、一方系統の１９
２出力分の回路がサンプリング動作中の時、他方系統の
回路にラッチした電圧を１２６の信号線で転送する様
に、選択信号１２５の極性によって２系統の回路が動作
する。

【０００６】図１７は図１６に記載したラッチクロック
生成回路１６０１の詳細なブロック図である。

【０００７】図１７において、２０１は６ビットのカウ
ンタであり、２０２はカウンタ２０１の生成するデータ
を転送するデータバスである。１７０１はデコード群で
あり、データバス２０２で転送するデータでデコードす
る回路を’０’から’６３’までの６４個を有する。１
０８−０から１０８−６３はラッチクロック１０８内の
各々前記６４個のデコーダの生成するラッチクロックで
ある。

【０００８】図１８は図１７に記載したラッチクロック
生成回路のタイミング図を示したものである。ラッチク
ロック１０８−０から１０８−６３はＣＬ２クロックに
同期して順次有効となる。

【０００９】図４は図１６に記載したデータラッチ回路
１０９の６画素分の回路を詳細に記載したブロック図で
ある。

【００１０】図４において、１０１−ＲＤ０から１０１
−ＲＤ３、１０１−ＧＤ０から１０１−ＧＤ３、１０１
−ＢＤ０から１０１−ＢＤ３は表示データバス１０１内
の各々１ビットのデータ線である。４０１Ｒ−００から
４０１Ｒ−３１、４０１Ｇ−００から４０１Ｇ−３１、
４０１Ｂ−００から４０１Ｂ−３１はいずれもフリップ
フロップである。フリップフロップを表す４０１Ｒ−ｍ
ｎ、４０１Ｇ−ｍｎ、４０１Ｂ−ｍｎにおいて、ｍは階
調ビットを表し、ｎは画素ビットを表す。１２ビット
（＝３画素×４ビット）分のフリップフロップに対し
て、１ビットのラッチクロック１０６が共通入力されて
いる。本図面には６画素分の回路のみ記載したが、本実
施例において１９２画素分有し、Ｒ、Ｇ、Ｂ何れもｎは
０から６３まであることになる。

【００１１】図１９は図１６記載の比較回路１６０４の
詳細なブロック図である。

【００１２】図１９には、説明を判り易くするためＲｅ
ｄ画素のうち３画素に対応する回路を記載する。表示デ
ータを転送するデータバス１１３とカウンタ出力データ
を転送するデータバス１６０３−０から１６０３−３と
の比較動作を行う。データ線を表す１１３−ｍｎにおい
て、ｍは階調ビットを表し、ｎは画素ビットを表す。更
に１６０３−０は最下位ビットを転送し、１６０３−３
は最上位ビットを転送する。１９０１−０３から１９０
１−３３、１９０１−０４から１９０１−３４、１９０
１−０５から１９０１−３５はＥＯＲ回路であり、１９
０２−３、１９０２−４、１９０２−５は４入力ＮＯＲ
回路であり、１９０３−３、１９０３−４、１９０３−
５はフリップフロップである。

【００１３】図７は１６階調表示の動作を行うときの比
較回路、サンプルホールド回路の動作を説明するタイミ
ングチャートである。

【００１４】図７において、Ｄ０からＤ１５はサンプル
クロック１２２の動作波形であり、表示データが’０’
の時Ｄ０の波形となり、以下同様に、表示データが’
１’の時Ｄ１の波形、表示データが’１５’の時Ｄ１５
の波形となる。Ｖｉｎは電圧線１２３の電圧波形を示
し、階段状の１６レベル電圧をＣＬ４クロックに同期し
て転送する。ＬＶ０からＬＶ１５は、サンプルホールド
回路１２４にラッチされる状態を示し、表示データが’
０’の時ＬＶ０の波形となり、以下同様に、表示データ
が’１’の時ＬＶ１の波形、表示データが’１５’の時
ＬＶ１５の波形となる。

【００１５】表２は１６階調動作時の表示データバス１
０１内のデータビットと表示データの関係を示す表であ
る。φ０からφ４は表示データバス１０１で転送される
表示データに同期したＣＬ２クロック１０２の各有効と
なるタイミングを表す。

【００１６】再び、図１６から従来発明による１６階調
表示の動作が可能な多階調駆動回路を詳細に説明する。

【００１７】図１６において、１２ビットの表示データ
バス１０１で転送される表示データはデータラッチ回路
１０９に入力される。従来多階調駆動回路で処理する表
示データである場合、取り込み開始信号１０３を有効と
し、ラッチクロック生成回路１０７が動作を開始する。
ラッチクロック生成回路１０７は図１７に示すように６
ビットのカウンタ２０１とデコーダ１７０１で構成され
ており、カウンタ２０１は取り込み開始信号１０３が有
効となった後にＣＬ２クロック１０２に同期してカウン
トアップを開始する。ＣＬ２クロック１０２が有効とな
る毎にカウンタ２０１の出力がカウントアップするの
で、デコーダ１７０１の各デコード回路で各ラッチクロ
ック１０８−０から１０８−６３を図１８に記載したよ
うに順次有効にする。ここで、表２に示す様な入力デー
タとデータビットの関係にする。つまり、データビット
Ｄ０からＤ３に対して各画素の対応した階調ビットのデ
ータのみを各クロック有効タイミングで転送することに
する。

【００１８】図１８に記載したタイミングと、表２に記
載した入力データのタイミングとにより、図４記載のデ
ータラッチ回路の各フリップフロップ４０１にデータが
記憶されることになる。フリップフロップ４０１Ｒ−０
０にはデータＲ００が記憶され、以下同様に４０１Ｒ−
１０にはデータＲ１０が、４０１Ｒ−２０にはデータＲ
２０が、４０１Ｒ−３０にはデータＲ３０が、４０１Ｒ
−０１にはデータＲ０１が、４０１Ｒ−１１にはデータ
Ｒ１１が、４０１Ｒ−２１にはデータＲ２１が、４０１
Ｒ−３１にはデータＲ３１が記憶されるよう動作する。
記憶されたデータは、データバス１１０を介して、図１
記載のラインラッチ回路１１２に転送される。データラ
ッチ回路１０９で１９２×４ビットのデータがラッチさ
れた後にＣＬ１クロック１１１が有効となりラインラッ
チ回路１１２に１９２×４ビット分同時に取り込み、デ
ータバス１１３を介して比較回路１６０４に出力する。
比較回路１６０４にはデータバス１６０３により、４ビ
ットのカウンタ１６０２で生成されたカウントデータを
入力する。

【００１９】図１９を用いて図１６記載の比較回路１６
０４の動作を説明する。

【００２０】Ｒｅｄ画素の第３画素目（４ビット）を１
１３Ｒ−０３から１１３Ｒ−３３とデータバス１６０３
−０から１６０３−３でＥＯＲ回路１９０１−０３から
１９０１−３３と４入力ＮＯＲ回路１９０２−３により
比較動作がなされ、フリップフロップ１９０３−３によ
りサンプルクロック１２２Ｒ−３を生成する。第４画素
目（４ビット）を１１３Ｒ−０４から１１３Ｒ−３４と
データバス１６０３−０から１６０３−３でＥＯＲ回路
１９０１−０４から１９０１−３４と４入力ＮＯＲ回路
１９０２−４により比較動作がなされ、フリップフロッ
プ１９０３−４によりサンプルクロック１２２Ｒ−４を
生成する。第５画素目（４ビット）を１１３Ｒ−０５か
ら１１３Ｒ−３５とデータバス１６０３−０から１６０
３−３でＥＯＲ回路１９０１−０５から１９０１−３５
と４入力ＮＯＲ回路１９０２−５により比較動作がなさ
れ、フリップフロップ１９０３−５によりサンプルクロ
ック１２２Ｒ−５を生成する。データバス１１３Ｒで転
送されるビット数とデータバス１２０で転送されるビッ
ト数は何れも４ビットであるので１６種類のパルス幅を
有するサンプルクロック１２２が生成できる。この動作
を図７の１６階調表示を行うときのタイミング図を用い
て説明する。ＣＬ１クロックで有効になったサンプルク
ロックは表示データに対応したカウンタの値がきたとき
にサンプルクロックを無効とするよう動作する。よっ
て、表示データにより図７記載のＤ０から１５までのパ
ルス幅を有するサンプルクロックが生成できる。図１記
載のサンプルホールド回路１２４には、１６レベルの階
段状電圧波形を転送する電圧線１２３が入力されてお
り、表示データに対応したサンプルクロック１２２が有
効な時点の電圧を取り込むことになる。この動作を図７
を用いて説明する。１６階調表示を行うときには電圧線
１２３にはＶｉｎにしめすＶ０からＶ１５の１６レベル
の電圧が入力される。そして、表示データが’０’の時
のサンプルクロックＤ０では、ＶｉｎのＶ０レベルをホ
ールドし、表示データが’１’の時のサンプルクロック
Ｄ１では、ＶｉｎのＶ０レベルを始め取り込み、Ｖ１レ
ベルをホールドする。以下同様に動作し、表示データ
が’１５’の時のサンプルクロックＤ１５では、Ｖｉｎ
のＶ０レベルを始め取り込み、次いでＶ１レベルを取り
込み、最後にＶ１５レベルをホールドする。そして、図
１記載の選択信号１２５が反転したときに図１記載の出
力信号線１２６に同時に出力する。

【００２１】

【発明が解決しようとする課題】従来の多階調駆動回路
においては、多階調駆動回路の出力端子数に応じた画素
数×階調ビット数の記憶容量を有する記憶回路全てにデ
ータが取り込む必要があったため、隣合う出力端子に同
一の表示を行う場合でも同一の表示データを外部回路で
転送しなければならなかった。例えば水平方向１２８０
ピクセルのワークステーション対応の液晶表示装置を従
来の多階調駆動回路で構成していたとき、水平方向６４
０ピクセルのパーソナルコンピュータの表示画面を表示
する場合、２ピクセル毎に同じデータを前記従来の多階
調駆動回路に転送する外部回路が必要であるといった課
題があった。

【００２２】本発明の第１の目的は、入力するデジタル
表示データを複数個の記憶回路が同時に取り込むことが
出来る、液晶表示装置の多階調駆動回路を提供すること
にある。

【００２３】更に、従来の多階調駆動回路においては、
出力端子数に応じた画素数×階調ビット数の記憶容量を
有する記憶回路しか持たない場合、前記出力端子に対応
した階調ビット数は固定であった。

【００２４】そこで本発明の第２の目的は階調ビット数
以上の階調表示が行える液晶表示装置の多階調駆動回路
を提供することにある。

【００２５】

【課題を解決するための手段】本発明の第１、第２の目
的を達成するために、画像表示を行う液晶表示装置の駆
動回路において、デジタル表示データを一時記憶するデ
ータラッチ手段を複数個有する第１の記憶手段と、前記
第１の記憶手段内の個々のデータラッチ手段に前記デジ
タル表示データを取り込みを指示する取り込み信号を生
成するクロック生成回路と、前記第１の記憶回路で記憶
したデジタル表示データを同時に記憶する第２の記憶手
段と、複数ビットのカウント手段と、前記カウント手段
の出力を任意に選択する選択手段と、前記第２の記憶回
路に記憶したデジタル表示データと前記選択手段の出力
するデータとを比較する比較手段と、前記比較手段の出
力信号が有効なときに、信号線で転送される電圧を記憶
する第３の記憶手段と、前記第３の記憶手段に電圧を記
憶した後出力する出力手段とで構成した。

【００２６】また、本発明では、前記クロック生成回路
はカウンタと、デコーダで構成し、前記デコーダは制御
信号により複数の出力が同時に有効になるよう制御可能
とした。

【００２７】更に、本発明では、前記選択手段は前記カ
ウント手段の出力するデータの上位ビットと下位ビット
を選択可能とした。

【００２８】また、本発明では、前記比較回路は前記第
２の記憶手段の出力するデジタル表示データと比較する
データを前記選択手段の出力する下位データまたは前記
選択手段の出力する全データと選択可能にした。

【００２９】更にまた、本発明の第１、第２の目的を達
成するために、マトリクス状に配列した画素部を有し、
該画素部はスイッチング素子と液晶とを有し、前記液晶
に印加する表示信号で光の透過を制御し、画像表示を行
う液晶表示装置の駆動回路において、並列に入力する画
素数をＬ（Ｌは整数）とし、１画素当たりの階調ビット
数をＮ（Ｎは整数）とし、出力端子数をＫ（Ｋは整数）
とすると、（Ｌ×Ｎ）ビットのデジタル表示データを入
力し、同時に（Ｌ×Ｎ）ビット毎に記憶するデータラッ
チ手段を（Ｋ×Ｎ）個以上有する第１の記憶手段と、前
記第１の記憶手段内の個々の記憶手段に前記デジタル表
示データの取り込みを指示する取り込み信号を（Ｋ÷
Ｌ）個生成し、該取り込み信号は複数同時に有効とでき
るクロック生成回路と、前記第１の記憶回路で記憶した
デジタル表示データを同時に記憶する手段を（Ｋ×Ｎ)
個以上有する第２の記憶手段と、Ｍ(Ｍは整数であり、
Ｍ＞Ｎである。)ビットのカウント手段と、前記カウント
手段の出力を制御信号により選択することの出来る選択
手段と、前記カウント手段がＭビットのうちＮビットを
選択した時前記第２の記憶回路に記憶したデジタル表示
データのＮビットと前記選択手段の出力するデータＮビ
ットとを比較し、前記比較手段の前記カウント手段がＭ
ビットのうちＭビットを選択した時前記第２の記憶回路
に記憶したデジタル表示データのＭビットと前記選択手
段の出力するデータＭビットとを比較し、前記選択手段
でＮビットを選択した時複数の出力が異なる有効期間を
有し、前記選択手段でＭビットを選択した時複数の出力
の内、隣合ういくつかの出力が同一の有効期間を有する
信号を生成する比較手段と、前記比較手段の出力する信
号が有効なときに、信号線で転送される電圧を記憶する
第３の記憶手段と、前記第３の記憶手段に電圧を記憶し
た後出力する出力手段とで構成した。

【００３０】また、本発明では、前記クロック生成回路
はＪビット（Ｊは、２のＪ乗＝（Ｍ÷Ｌ）となる整数で
ある。）カウンタと、（Ｋ÷Ｌ）個のデコーダで構成
し、前記デコーダは制御信号により複数の出力が同時に
有効になるように動作可能とした。

【００３１】更に、本発明では、前記のカウント手段の
出力を任意に選択する選択手段は、Ｍビットのカウンタ
とＮビットを出力するセレクタで構成し、制御信号によ
り前記カウンタのＮビットデータから（Ｍ−１）ビット
データの上位ビットと０ビットデータから（Ｎ−１）ビ
ットデータの下位ビットを選択可能とした。

【００３２】また、本発明では、前記比較回路は前記選
択手段の出力する０ビットデータから（Ｎ−１）ビット
データの下位Ｎビットのデータと前記第２の記憶手段の
出力するデジタル表示データのＮビットデータとを比較
した結果と、前記比較回路は前記選択手段の出力する０
ビットデータから（Ｍ−１）ビットデータの全Ｍビット
のデータと前記第２の記憶手段の出力するデジタル表示
データのＭビットデータとを比較した結果とを選択可能
とした。

【００３３】

【作用】デジタル表示データを一時記憶する手段を複数
有する第１の記憶手段と、第２の記憶手段は線順次走査
用にシリアルで転送されてくるデジタル表示データを線
順次走査用のパラレルなデジタル表示データに変換する
作用がある。

【００３４】また、前記第１の記憶手段内の個々の記憶
手段に、前記デジタル表示データを取り込む信号を複数
生成するクロック生成回路内のカウンタは、入力するデ
ジタル表示データに同期して動作することから入力する
データ量を計ることも可能であり、更にデコーダと組み
合わせることで入力するデジタル表示データに対応した
第１、第２の記憶回路に取り込むことが可能となる。更
に、デコーダにおいては、制御信号により、複数の出力
信号を同時に有効にすることを可能とするので、入力す
るデジタル表示データを第１、第２の記憶回路内の複数
の記憶回路に同時に取り込む作用がある。

【００３５】カウント手段は電圧を記憶する第３の記憶
手段に入力する階段状の電圧と同期をとることが出来る
ので、第２の記憶回路に記憶されたデジタル表示データ
とカウント手段の出力を比較手段で比較し、その結果を
入力電圧の取り込み信号とすることが可能となる作用が
ある。更にここで、前記カウント手段と、比較回路の間
に選択回路を挿入することで、階調表示数が少ないとき
はカウンタ手段の生成する下位ビットを選択し、比較手
段に転送出来るので、比較手段では階調数の少ないレベ
ルの電圧しか、前記第３の記憶回路に取り込めず、カウ
ント手段の生成する全ビットを選択し、比較手段に転送
することで、比較手段では階調数の多いレベルの電圧
を、前記第３の記憶回路に取り込める作用がある。

【００３６】更に見方を変えると、第１の記憶手段と、
第２の記憶手段は線順次走査用に転送される（Ｌ×Ｎ）
ビットのデジタル表示データを（Ｋ×Ｎ）ビットの線順
次走査用のパラレル表示データに変換する作用がある。

【００３７】前記第１の記憶回路で記憶したデジタル表
示データを再び同時に記憶する手段を（Ｋ×Ｎ）個以上
有する第２の記憶手段と、Ｍビットのカウント手段と、
前記カウント手段の出力を制御信号により選択すること
の出来る選択手段と、前記カウント手段がＭビットのう
ちＮビットを選択した時前記第２の記憶回路に記憶した
デジタル表示データのＮビットと前記選択手段の出力す
るデータＮビットとを比較手段で比較することで、２の
Ｎ乗レベルの電圧を前記第３の記憶回路に取り込む作用
がある。また、前記比較手段の前記カウント手段がＭビ
ットのうちＭビットを選択した時前記第２の記憶回路に
記憶したデジタル表示データのＭビットと前記選択手段
の出力するデータＭビットとを比較手段で比較すること
で、２のＭ乗レベルの電圧を前記第３の記憶回路に取り
込む作用がある。

【００３８】

【実施例】本発明による１６階調表示と６４階調表示を
切り換える動作が可能な多階調駆動回路の第１の実施例
を図１から図８と、表１から表３を用いて説明する。

【００３９】図１は本発明の多階調駆動回路のブロック
図である。

【００４０】図１において、１０１は表示データバスで
あり、３画素（Ｒｅｄ画素、Ｇｒｅｅｎ画素、Ｂｌｕｅ
画素）×４ビット（２の４乗＝１６階調）の１２ビット
幅のデータバスとする。１０２はＣＬ２クロックであ
り、表示データバス１０１で転送する表示データに同期
する。１０３は取り込み開始信号で、本多階調駆動回路
が表示データを取り込み始める時に有効とする信号であ
り、１０４は取り込み終了信号で、取り込みが終了した
ときに有効にする信号である。１０５、１０６はモード
信号であり、モード信号１０５、１０６が何れも’０’
のとき１９２画素分の表示データを取り込み出力に反映
する１６階調表示を行う時に作用し、モード信号１０
５、１０６が何れか一方でも’１’のとき１２８画素分
の表示データを取り込み出力に反映する１６階調表示を
行う時に作用する。１０７はラッチクロック生成回路で
１０８のラッチクロックを生成する。本実施例では１９
２（画素）×４ビット（１６階調）データを、１２ビッ
ト（３画素×４ビット）データ並列に処理することから
ラッチクロック１０８は合計６４（＝１９２×４÷１
２）クロック分を有し、ＣＬ２クロック１０２に同期し
て順次有効とする。１０９はデータラッチ回路であり、
１９２×４ビット分データをラッチクロック１０８にラ
ッチし、１１０のデータバスに転送する。１１１はＣＬ
１クロックであり、データラッチ回路１０９に１９２×
４ビット分のデータがラッチされた後に有効となる。１
１２はラインラッチ回路であり、データラッチ回路１０
９の出力である１９２×４ビット分のデータをラッチ
し、１１３のデータバスに転送する。１１４は６ビット
のカウンタであり、１１５のＣＬ４クロックでカウント
アップし、ＣＬ１クロック１１１でクリアする。１１６
はカウンタ１１４の出力データを転送するデータバスで
ある。１１７はデータセレクタである。１１８、１１９
のモード信号を入力し、１２０のデータバスに出力す
る。モード信号１１８、１１９が何れも’０’のとき１
９２画素分の表示データを取り込み出力に反映する１６
階調表示を行う時に動作し、モード信号１１８、１１９
が何れか一方でも’１’のとき１２８画素分の表示デー
タを取り込み出力に反映する６４階調表示を行う時に動
作する。１２１は比較回路であり、１２２のサンプルク
ロックを生成する。１２３は階段波形電圧を転送する電
圧線である。１２４はサンプルホールド回路であり、１
９２出力×２系統の回路を有し、表示データに対応した
レベルの電圧をラッチする。１２５は選択信号であり、
サンプルホールド回路１２４において、一方系統の１９
２出力分の回路がサンプリング動作中の時、他方系統の
回路にラッチした電圧を１２６の信号線で転送する様
に、選択信号１２５の極性によって２系統の回路が動作
する。

【００４１】図２は図１に記載したラッチクロック生成
回路１０７の詳細なブロック図である。

【００４２】図２において、２０１は６ビットのカウン
タであり、２０２はカウンタ２０１の生成するデータを
転送するデータバスである。２０３はデコード群であ
り、データバス２０２で転送するデータとモード信号１
０５、１０６とをデコードする回路を’０’から’６
３’までの６４個を有する。１０８−０から１０８−６
３はラッチクロック１０８内の各々前記６４個のデコー
ダの生成するラッチクロックである。

【００４３】図３は、図２に記載したラッチクロック生
成回路のタイミング図を示したものである。モード０は
モード信号１０５＝’０’、１０６＝’０’の時の動作
を示し、これは１９２出力の１６階調表示を行うときに
用いる。更に、モード１はモード信号１０５＝’１’、
１０６＝’０’の時の動作を示し、モード２はモード信
号１０５＝’０’、１０６＝’１’の時の動作を示し、
モード３はモード信号１０５＝’１’、１０６＝’１’
の時の動作を示し、何れも１２８出力の１６階調表示を
行う場合の動作タイミングである。

【００４４】図４は図１に記載したデータラッチ回路１
０９の６画素分の回路を詳細に記載したブロック図であ
る。

【００４５】図４において、１０１−ＲＤ０から１０１
−ＲＤ３、１０１−ＧＤ０から１０１−ＧＤ３、１０１
−ＢＤ０から１０１−ＢＤ３の各１ビットのデータ線
は、表示データバス１０１内のデータ線である。４０１
Ｒ−００から４０１Ｒ−３１、４０１Ｇ−００から４０
１Ｇ−３１、４０１Ｂ−００から４０１Ｂ−３１はいず
れもフリップフロップである。フリップフロップを表す
４０１Ｒ−ｍｎ、４０１Ｇ−ｍｎ、４０１Ｂ−ｍｎにお
いて、ｍは階調ビットを表し、ｎは画素ビットを表す。
１２ビット（＝３画素×４ビット）分のフリップフロッ
プに対して１ビットのラッチクロック１０６が共通入力
されている。本図面には６画素分の回路のみ記載した
が、本実施例において１９２画素分有し、Ｒ、Ｇ、Ｂ何
れもｎは０から６３まであることになる。

【００４６】図５は図１記載の６ビットのカウンタ１１
４と、セレクタ１１７の詳細なブロック図である。

【００４７】図５において、１１６−０から１１６−５
はカウンタ１１４の出力ビットを転送するデータバス１
１６内の各々１ビットのデータ線である。１１６−０が
最下位ビットを転送し、１１６−５が最上位ビットを転
送する。５０１はセレクタ１１７内のデコーダであり、
モード信号１１８、１１９をデコードする。５０２から
５０４はデコーダ５０１のデコード信号であり、セレク
タ１１７内の個々のセレクタ５０５から５０７の選択信
号となる。１２０−００から１２０−０３はセレクタ５
０５の出力であり、１２０−１０から１２０−１３はセ
レクタ５０６の出力であり、１２０−２０から１２０−
２３はセレクタ５０７の出力である。各セレクタ５０
５、５０６、５０７の選択信号であるデコード信号５０
２、５０３、５０４が’０’の時、出力は１１６−０か
ら１１６−３が反映され、デコード信号５０２、５０
３、５０４が’１’の時、出力は１１６−４、１１６−
５が反映される。

【００４８】図６は図１記載の比較回路１２１の詳細な
ブロック図である。

【００４９】図６には、説明を判り易くするためＲｅｄ
画素のうち３画素に対応する回路を記載する。表示デー
タを転送するデータバス１１３Ｒ−０３から１１３Ｒ−
３３はカウンタ出力データを転送するデータバス１２０
−００から１２０−３０と、データバス１１３Ｒ−０４
から１１３Ｒ−３４はデータバス１２０−０１から１２
０−３１と、データバス１１３Ｒ−０５から１１３Ｒ−
３５はデータバス１２０−０２から１２０−３２とを比
較動作を行う。データ線を表す１１３−ｍｎにおいて、
ｍは階調ビットを表し、ｎは画素ビットを表す。６０１
−０３から６０１−３３、６０１−０４から６０１−３
４、６０１−０５から６０１−３５はＥＯＲ回路であ
り、６０２−３から６０２−５は４入力ＮＯＲ回路であ
り、６０３−３０から６０３−５１は２入力ＮＯＲ回路
であり、６０４−３から６０４−５はデコード回路であ
り、６０５−３から６０５−５はフリップフロップであ
る。図７は１６階調表示の動作を行うときの比較回路、
サンプルホールド回路の動作を説明するタイミングチャ
ートである。

【００５０】図７において、Ｄ０からＤ１５はサンプル
クロック１２２の動作波形であり、表示データが’０’
の時Ｄ０の波形となり、以下同様に、表示データが’
１’の時Ｄ１の波形、表示データが’１５’の時Ｄ１５
の波形となる。Ｖｉｎは電圧線１２３の電圧波形を示
し、階段状の１６レベル電圧をＣＬ４クロックに同期し
て転送する。ＬＶ０からＬＶ１５は、サンプルホールド
回路１２４にラッチされる状態を示し、表示データが’
０’の時ＬＶ０の波形となり、以下同様に、表示データ
が’１’の時ＬＶ１の波形、表示データが’１５’の時
ＬＶ１５の波形となる。

【００５１】図８は６４階調表示の動作を行うときの比
較回路、サンプルホールド回路の動作を説明するタイミ
ングチャートである。

【００５２】図８において、Ｄ０からＤ６３はサンプル
クロック１２２の動作波形であり、表示データが’０’
の時Ｄ０の波形となり、以下同様に、表示データが’
１’の時Ｄ１の波形、表示データが’６３’の時Ｄ６３
の波形となる。Ｖｉｎは電圧線１２３の電圧波形を示
し、階段状の６４レベル電圧をＣＬ４クロックに同期し
て転送する。ＬＶ０からＬＶ６３は、サンプルホールド
回路１２４にラッチされる状態を示し、表示データが’
０’の時ＬＶ０の波形となり、以下同様に、表示データ
が’１’の時ＬＶ１の波形、表示データが’６３’の時
ＬＶ６３の波形となる。

【００５３】表１は図１記載の本発明の多階調駆動回路
の入力表示データと出力端子の関係を示す表であり、Ｒ
ｅｄ信号の対応のみ記載する。表中の１９２出力は１６
階調表示を行うことを示し、入力画素データと出力端子
が１対１に対応している。表中の１２８出力は１６階調
表示と６４階調表示の２通りがあり、何れも入力画素デ
ータと出力端子が２対３に対応している。

【００５４】表２は１６階調動作時の表示データバス１
０１内のデータビットと表示データの関係を示す表であ
る。φ０からφ４は表示データバス１０１で転送される
表示データに同期したＣＬ２クロック１０２の各有効と
なるタイミングを表す。

【００５５】表３は６４階調動作時の表示データバス１
０１内のデータビットと表示データの関係を示す表であ
る。φ０からφ４は表示データバス１０１で転送される
表示データに同期したＣＬ２クロック１０２の各有効と
なるタイミングを表す。（ａ）はモード１の時、（ｂ）
はモード２の時、（ｃ）はモード３の時の関係を示す。
再び、図１から本発明による１６階調と６４階調切り
換え動作が可能な多階調駆動回路の第１の実施例を詳細
に説明する。

【００５６】先ず始めに１９２出力、１６階調表示を行
う場合（本実施例ではモード０と称す。）について説明
する。

【００５７】図１において、１２ビットの表示データバ
ス１０１で転送される表示データはデータラッチ回路１
０９に入力される。取り込み開始信号１０３が有効であ
る場合、ラッチクロック生成回路１０７が動作を開始す
る。ラッチクロック生成回路１０７は図２に示すように
６ビットのカウンタ２０１とデコーダ２０３で構成され
ており、カウンタ２０１は取り込み開始信号１０３が有
効となった後にＣＬ２クロック１０２に同期してカウン
トアップを開始する。ＣＬ２クロック１０２が有効とな
る毎にカウンタ２０１の出力がカウントアップするので
デコーダ２０３の各デコード回路で各ラッチクロック１
０８−０から１０８−６３を順次有効にする。また、デ
コーダ２０３はモード信号１０５、１０６を入力し、前
記ラッチクロック１０８−０から１０８−６３を図３に
示すタイミングで有効する。モード０は、モード信号１
０５＝’０’、１０６＝’０’の時で、ＣＬ２クロック
に同期して、１０８−０、１０８−１と順次有効になっ
ていく。これにより、表１に記載する入力表示データと
出力端子の関係を１対１に対応させる１９２出力の項を
満足することが可能となる。この時、入力データと表示
データバス１０１内のデータビットの関係は表２に示す
関係とする。

【００５８】図３に記載したモード０のタイミングと、
表２に記載した入力データの関係とにより、図４記載の
データラッチ回路の各フリップフロップ４０１にデータ
が記憶されることになる。フリップフロップ４０１Ｒ−
００にはデータＲ００が記憶され、以下同様に４０１Ｒ
−１０にはデータＲ１０が、４０１Ｒ−２０にはデータ
Ｒ２０が、４０１Ｒ−３０にはデータＲ３０が、４０１
Ｒ−０１にはデータＲ０１が、４０１Ｒ−１１にはデー
タＲ１１が、４０１Ｒ−２１にはデータＲ２１が、４０
１Ｒ−３１にはデータＲ３１が記憶されるよう動作す
る。記憶されたデータはデータバス１１０を介して、図
１記載のラインラッチ回路１１２に転送される。データ
ラッチ回路１０９で１９２×４ビットのデータがラッチ
された後にＣＬ１クロック１１１が有効となりラインラ
ッチ回路１１２に１９２×４ビット分同時に取り込み、
データバス１１３を介して比較回路１２１に出力する。
比較回路にはデータバス１２０により、６ビットのカウ
ンタ１１４とセレクタ１１７で生成されたカウントデー
タを入力する。

【００５９】モード０の時のカウンタ１１４とセレクタ
１１７の動作を図５を用いて説明する。モード０の時は
モード信号１１８＝’０’、１１９＝’０’と設定す
る。前記設定にするとデコード信号５０２、５０３、５
０４は何れも’０’となり、セレクタ５０５、５０６、
５０７の出力データバス１２０−００から１２０−３
０、１２０−０１から１２０−３１、１２０−０２から
１２０−３２には何れもカウンタ１１４の出力下位４ビ
ットデータを転送するデータバス１１６−０から１１６
−３が選択される。

【００６０】図６を用いて図１記載の比較回路１２１の
動作を説明する。

【００６１】Ｒｅｄ画素の第３画素目（４ビット）を１
１３Ｒ−０３から１１３Ｒ−３３とデータバス１２０−
００から１２０−３０でＥＯＲ回路６０１−０３から６
０１−３３と４入力ＮＯＲ回路６０２−３により比較動
作がなされ、デコーダ６０４−３、フリップフロップ６
０５−３によりサンプルクロック１２２Ｒ−３を生成す
る。同様に、第４画素目（４ビット）を１１３Ｒ−０４
から１１３Ｒ−３４とデータバス１２０−０１から１２
０−３１でＥＯＲ回路６０１−０４から６０１−３４と
４入力ＮＯＲ回路６０２−４により比較動作がなされ、
デコーダ６０４−４、フリップフロップ６０５−４によ
りサンプルクロック１２２Ｒ−４を生成し、第５画素目
（４ビット）を１１３Ｒ−０５から１１３Ｒ−３５とデ
ータバス１２０−０２から１２０−３２でＥＯＲ回路６
０１−０５から６０１−３５と４入力ＮＯＲ回路６０２
−５により比較動作がなされ、デコーダ６０４−５、フ
リップフロップ６０５−５によりサンプルクロック１２
２Ｒ−５を生成する。データバス１１３Ｒで転送される
ビット数とデータバス１２０で転送されるビット数は何
れも４ビットであるので１６種類のパルス幅を有するサ
ンプルクロック１２２が生成できる。この動作を図７の
１６階調表示を行うときのタイミング図を用いて説明す
る。ＣＬ１クロックで有効になったサンプルクロック
は、表示データに対応したカウンタの値がきたときにサ
ンプルクロックを無効とするよう動作する。よって、表
示データにより図７記載のＤ０から１５までのパルス幅
を有するサンプルクロックが生成できる。図１記載のサ
ンプルホールド回路１２４には、１６レベルの階段状電
圧波形を転送する電圧線１２３が入力されており、表示
データに対応したサンプルクロック１２２が有効な時点
の電圧を取り込むことになる。この動作を図７を用いて
説明する。１６階調表示を行うときには電圧線１２３に
はＶｉｎに示すＶ０からＶ１５の１６レベルの電圧が入
力される。そして、表示データが’０’の時のサンプル
クロックＤ０では、ＶｉｎのＶ０レベルをホールドし、
表示データが’１’の時のサンプルクロックＤ１では、
ＶｉｎのＶ０レベルを始め取り込み、Ｖ１レベルをホー
ルドする。以下同様に動作し、表示データが’１５’の
時のサンプルクロックＤ１５では、ＶｉｎのＶ０レベル
を始め取り込み、次いでＶ１レベルを取り込み、最後に
Ｖ１５レベルをホールドする。そして、ホールドした電
圧は図１記載の選択信号１２５が反転したときに図１記
載の出力信号線１２６に同時に出力される。

【００６２】次に１２８出力、１６階調表示を行う場合
（モード１、モード２、モード３と呼ぶ。）について説
明する。

【００６３】モード１において、図１、図２記載のラッ
チクロック生成回路１０７で生成するラッチクロック１
０８−０から１０８−６３は図３に示すタイミングで有
効とする。モード１は、モード信号１０５＝’１’、１
０６＝’０’の時であり、ＣＬ２クロックに同期して、
ラッチクロック１０８−０と１０８−１が同時に有効と
なり、次いで１０８−２が有効となり、更に１０８−３
と１０８−４が同時に有効となる様に動作する。これに
より、表１に記載する入力表示データと出力端子の関係
を２対３に対応させる１２８出力の項を満足することが
可能となる。この時には入力データと表示データバス内
のデータビットの関係は表２に示す関係とする。

【００６４】図３に記載したモード１のタイミングと表
２に記載した入力データのタイミングとにより、図４記
載のデータラッチ回路の各フリップフロップ４０１にデ
ータが記憶されることになる。フリップフロップ４０１
Ｒ−００にはデータＲ００が記憶され、以下同様に４０
１Ｒ−１０にはデータＲ１０が、４０１Ｒ−２０にはデ
ータＲ２０が、４０１Ｒ−３０にはデータＲ３０が、４
０１Ｒ−０１にはデータＲ００が、４０１Ｒ−１１には
データＲ１０が、４０１Ｒ−２１にはデータＲ２０が、
４０１Ｒ−３１にはデータＲ３０が記憶されるよう動作
する。更に図示していないが４０１Ｒ−０２にはデータ
Ｒ０１が、４０１Ｒ−１２にはデータＲ１１が、４０１
Ｒ−２２にはデータＲ２１が、４０１Ｒ−３２にはデー
タＲ３１が記憶されることになる。

【００６５】更に、図１記載のラインラッチ回路１１
２、６ビットのカウンタ１１４、セレクタ１１７、比較
回路１２１、サンプルホールド回路１２４がモード０と
同等の動作を行うとすると、これは、フリップフロップ
４０１Ｒ−１０から４０１Ｒ−３０の４回路で記憶した
４ビットデータが１画素分のデータとなり、各出力端子
に１６階調レベルの電圧を出力可能となり、且つ、表１
の１２８出力のモード１の項に記載する出力端子と、入
力データの関係を満足することが可能となる。

【００６６】同様にモード２において、図１、図２記載
のラッチクロック生成回路１０７で生成するラッチクロ
ック１０８−０から１０８−６３を図３に示すタイミン
グで有効とする。モード２は、モード信号１０５＝’
０’、１０６＝’１’の時であり、ＣＬ２クロックに同
期して、ラッチクロック１０８−０、１０８−１が順次
有効となり、次いで１０８−２と１０８−３が同時に有
効となり、更に１０８−４が有効となる様に動作する。
これにより、表１に記載する入力表示データと、出力端
子の関係を２対３に対応させる１２８出力の項を満足す
ることが可能となる。この時には、入力データとデータ
ビットの関係を表２に示す関係とする。

【００６７】図３に記載したモード２のタイミングと表
２に記載した入力データのタイミングとにより、図４記
載のデータラッチ回路の各フリップフロップ４０１にデ
ータが記憶されることになる。フリップフロップ４０１
Ｒ−００にはデータＲ００が記憶され、以下同様に４０
１Ｒ−１０にはデータＲ１０が、４０１Ｒ−２０にはデ
ータＲ２０が、４０１Ｒ−３０にはデータＲ３０が、４
０１Ｒ−０１にはデータＲ０１が、４０１Ｒ−１１には
データＲ１１が、４０１Ｒ−２１にはデータＲ２１が、
４０１Ｒ−３１にはデータＲ３１が記憶されるよう動作
する。更に図示していないが４０１Ｒ−０２にはデータ
Ｒ０２が、４０１Ｒ−１２にはデータＲ１２が、４０１
Ｒ−２２にはデータＲ２２が、４０１Ｒ−３２にはデー
タＲ３２が記憶されることになる。

【００６８】更に、図１記載のラインラッチ回路１１
２、６ビットのカウンタ１１４、セレクタ１１７、比較
回路１２１、サンプルホールド回路１２４がモード０と
同等の動作を行うとすると、これは、フリップフロップ
４０１Ｒ−１０から４０１Ｒ−３０の４回路で記憶した
４ビットデータが１画素分のデータとなり、各出力端子
に１６階調レベルの電圧を出力可能となり、且つ、表１
の１２８出力のモード２の項に記載する出力端子と、入
力データの関係を満足することが可能となる。

【００６９】更に、モード３において、図１、図２記載
のラッチクロック生成回路１０７で生成するラッチクロ
ック１０８−０から１０８−６３を図３に示すタイミン
グで有効とする。モード３は、モード信号１０５＝’
１’、１０６＝’１’の時であり、ＣＬ２クロックに同
期して、ラッチクロック１０８−０と１０８−１が同時
に有効となり、次いで１０８−２が有効となり、更に１
０８−３と１０８−４が同時に有効となる様に動作す
る。これにより、表１に記載する入力表示データと出力
端子の関係を２対３に対応させる１２８出力の項を満足
することが可能となる。この時、入力データと、データ
ビットの関係は表２に示す関係とする。つまり、データ
ビットＤ０からＤ３に対して各画素の対応した階調ビッ
トのデータのみを各クロック有効タイミングで転送する
ことにする。

【００７０】図３に記載したモード１のタイミングと表
２に記載した入力データのタイミングとにより、図４記
載のデータラッチ回路の各フリップフロップ４０１にデ
ータが記憶されることになる。フリップフロップ４０１
Ｒ−００にはデータＲ００が記憶され、以下同様に４０
１Ｒ−１０にはデータＲ１０が、４０１Ｒ−２０にはデ
ータＲ２０が、４０１Ｒ−３０にはデータＲ３０が、４
０１Ｒ−０１にはデータＲ０１が、４０１Ｒ−１１には
データＲ０１が、４０１Ｒ−２１にはデータＲ２１が、
４０１Ｒ−３１にはデータＲ３１が記憶されるよう動作
する。更に図示していないが４０１Ｒ−０２にはデータ
Ｒ０１が、４０１Ｒ−１２にはデータＲ２１が、４０１
Ｒ−３１にはデータＲ３１が記憶されるよう動作する。
更に図示していないが４０１Ｒ−０２にはデータＲ０１
が、４０１Ｒ−１２にはデータＲ１１が、４０１Ｒ−２
２にはデータＲ２１が、４０１Ｒ−３２にはデータＲ３
１が記憶されることになる。

【００７１】更に、図１記載のラインラッチ回路１１
２、６ビットのカウンタ１１４、セレクタ１１７、比較
回路１２１、サンプルホールド回路１２４がモード０と
同等の動作を行うとすると、これは、フリップフロップ
４０１Ｒ−１０から４０１Ｒ−３０の４回路で記憶した
４ビットデータが１画素分のデータとなり、各出力端子
に１６階調レベルの電圧を出力可能となり、且つ、表１
の１２８出力のモード３の項に記載する出力端子と、入
力データの関係を満足することが可能となる。

【００７２】次に１２８出力、６４階調表示を行う場合
（モード１１、モード１２、モード１３と呼ぶ。）につ
いて説明する。

【００７３】モード１１において、図１、図２記載のラ
ッチクロック生成回路１０７で生成するラッチクロック
１０８−０から１０８−６３は、図３に記載した前記１
９２出力の１６階調表示を行うときに用いたモード０の
タイミングを用いる。つまり、モード信号１０５、１０
６は何れも’０’に設定し、ラッチクロック１０８−０
が有効になった後、１０８−１を有効にするといった順
次ラッチクロックを有効にする様に動作させる。

【００７４】この時、入力データとデータビットの関係
は表３の（ａ）に示す関係とする。例えば、データビッ
トＤ０からＤ３に対してクロック有効タイミングのφ２
では第１画素目のデータの下位４ビットを転送し、φ３
では第２画素目のデータの下位４ビットを転送し、φ４
では第２画素目のデータの上位２ビットと第３画素目の
データの上位２ビットを転送する様に動作する。図３の
タイミングと表３（ａ）の入力データの対応により、図
４記載のデータラッチ回路の各フリップフロップ４０１
にデータが記憶されることになる。フリップフロップ４
０１Ｒ−００にはデータＲ００が記憶され、以下同様に
４０１Ｒ−１０にはデータＲ１０が、４０１Ｒ−２０に
はデータＲ２０が、４０１Ｒ−３０にはデータＲ３０
が、４０１Ｒ−０１にはデータＲ４０が、４０１Ｒ−１
１にはデータＲ５０が、４０１Ｒ−２１にはデータＲ４
１が、４０１Ｒ−３１にはデータＲ５１が記憶されるよ
う動作する。更に図示していないが４０１Ｒ−０２には
データＲ０１が、４０１Ｒ−１２にはデータＲ１１が、
４０１Ｒ−２２にはデータＲ２１が、４０１Ｒ−３２に
はデータＲ３１が記憶されることになる。

【００７５】記憶されたデータはデータバス１１０を介
して、図１記載のラインラッチ回路１１２に転送され
る。データラッチ回路１０９で１９２×４ビットのデー
タがラッチされた後にＣＬ１クロック１１１が有効とな
りラインラッチ回路１１２に１９２×４ビット分同時に
取り込み、データバス１１３を介して比較回路１２１に
出力する。比較回路にはデータバス１２０により、６ビ
ットのカウンタ１１４とセレクタ１１７で生成されたカ
ウントデータを入力する。

【００７６】ここでモード１１の時のカウンタ１１４と
セレクタ１１７の動作を図５を用いて説明する。モード
１１の時はモード信号１１８＝’１’、１１９＝’０’
と設定する。前記設定にするとデコード信号５０３は’
１’となり、５０２、５０４は何れも’０’となる。よ
って、セレクタ５０６の出力データバス１２０−０１か
ら１２０−３１はカウンタ１１４の上位４ビットデータ
を転送するデータバス１１６−４、１１６−５を選択す
る。そして、セレクタ５０５、５０７の出力データバス
１２０−００から１２０−３０と１２０−０２から１２
０−３２には何れもカウンタ１１４の出力下位４ビット
データを転送するデータバス１１６−０から１１６−３
を選択する。

【００７７】図６を用いて図１記載の比較回路１２１の
動作を説明する。

【００７８】表３によれば、Ｒｅｄ画素の第２画素目の
データにおいて、下位４ビットデータは、１１３Ｒ−０
３から１１３Ｒ−３３で転送し、データバス１２０−０
０から１２０−３０で、ＥＯＲ回路６０１−０３から６
０１−３３と４入力ＮＯＲ回路６０２−３により比較動
作がなされ、上位２ビットデータは１１３Ｒ−０４、１
１３Ｒ−１４で転送し、データバス１２０−０１、１２
０−１１とで、ＥＯＲ回路６０１−０４、６０１−１４
と２入力ＮＯＲ回路６０２−０４により比較動作がなさ
れ、デコーダ６０４−３、フリップフロップ６０５−３
により６４種類のサンプルクロック１２２Ｒ−３とデコ
ーダ６０４−４、フリップフロップ６０５−４により６
４種類のサンプルクロック１２２Ｒ−４を生成可能にす
る。同様に、第３画素目のデータにおいて、上位２ビッ
トデータは１１３Ｒ−２４、１１３Ｒ−３４で転送し、
データバス１２０−２１、１２０−３１とで、ＥＯＲ回
路６０１−２４、６０１−３４と２入力ＮＯＲ回路６０
２−１４により比較動作がなされ、下位４ビットデータ
は１１３Ｒ−０５から１１３Ｒ−３５で転送し、データ
バス１２０−０２から１２０−３２で、ＥＯＲ回路６０
１−０５から６０１−３５と４入力ＮＯＲ回路６０２−
５により比較動作がなされ、デコーダ６０４−５、フリ
ップフロップ６０５−５により６４種類のサンプルクロ
ック１２２Ｒ−３を生成可能にする。つまり、データバ
ス１１３Ｒで転送されるビット数は１画素に対して６ビ
ットであり、データバス１２０で転送されるビット数も
１画素に対して６ビットであるので６４種類のパルス幅
を有するサンプルクロック１２２が生成できる。この動
作を図８の６４階調表示を行うときのタイミング図を用
いて説明する。ＣＬ１クロックで有効になったサンプル
クロックは、表示データに対応したカウンタの値がきた
ときにサンプルクロックを無効とするよう動作する。よ
って、表示データにより図８記載のＤ０からＤ６３まで
のパルス幅を有するサンプルクロックが生成できる。図
１記載のサンプルホールド回路１２４には、６４レベル
の階段状電圧波形を転送する電圧線１２３が入力されて
おり、表示データに対応したサンプルクロック１２２が
有効な時点の電圧を取り込むことになる。この動作を図
８を用いて説明する。６４階調表示を行うときには電圧
線１２３にはＶｉｎにしめすＶ０からＶ６３の６４レベ
ルの電圧が入力される。そして、表示データが’０’の
時のサンプルクロックＤ０では、ＶｉｎのＶ０レベルを
ホールドし、表示データが’１’の時のサンプルクロッ
クＤ１では、ＶｉｎのＶ０レベルを始め取り込み、Ｖ１
レベルをホールドする。以下同様に動作し、表示データ
が’６４’の時のサンプルクロックＤ６３では、Ｖｉｎ
のＶ０レベルを始め取り込み、次いでＶ１レベルを取り
込み、最後にＶ６３レベルをホールドする。そして、こ
れらのホールドされた電圧は図１記載の選択信号１２５
が反転したときに図１記載の出力信号線１２６に同時に
出力する。

【００７９】また、前記データラッチ回路１０９におい
て、６個のフリップフロップで１画素６ビットを構成す
ること、前記比較回路１２１の動作により、出力端子と
入力データの関係は表１に記載した、１２８出力のモー
ド１と同様になる。

【００８０】次にモード１２について説明する。

【００８１】モード１２において、図１、図２記載のラ
ッチクロック生成回路１０７で生成するラッチクロック
１０８−０から１０８−６３はモード１１と同様であ
る。

【００８２】入力データとデータビットの関係は表３の
（ｂ）に示す様にする。例えば、データビットＤ０から
Ｄ３に対してクロック有効タイミングのφ２では第１画
素目のデータの下位４ビットを転送し、φ３では第１画
素目のデータの上位２ビットと第２画素目のデータの上
位２ビットを転送し、φ４では第２画素目のデータの下
位４ビットを転送する様に動作する。図３のタイミング
と表３（ｂ）の入力データの対応により、図４記載のデ
ータラッチ回路の各フリップフロップ４０１にデータが
記憶されることになる。フリップフロップ４０１Ｒ−０
０にはデータＲ４０が記憶され、以下同様に４０１Ｒ−
１０にはデータＲ５０が、４０１Ｒ−２０にはデータＲ
４１が、４０１Ｒ−３０にはデータＲ５１が、４０１Ｒ
−０１にはデータＲ０１が、４０１Ｒ−１１にはデータ
Ｒ１１が、４０１Ｒ−２１にはデータＲ２１が、４０１
Ｒ−３１にはデータＲ３１が記憶されるよう動作する。
更に図示していないが４０１Ｒ−０２にはデータＲ０２
が、４０１Ｒ−１２にはデータＲ１２が、４０１Ｒ−２
２にはデータＲ２２が、４０１Ｒ−３２にはデータＲ３
２が記憶されることになる。

【００８３】記憶されたデータはデータバス１１０を介
して、図１記載のラインラッチ回路１１２に転送され
る。データラッチ回路１０９で１９２×４ビットのデー
タがラッチされた後にＣＬ１クロック１１１が有効とな
りラインラッチ回路１１２に１９２×４ビット分同時に
取り込み、データバス１１３を介して比較回路１２１に
出力する。比較回路にはデータバス１２０により、６ビ
ットのカウンタ１１４とセレクタ１１７で生成されたカ
ウントデータを入力する。

【００８４】ここでモード１２の時のカウンタ１１４と
セレクタ１１７の動作を図５を用いて説明する。モード
１２の時はモード信号１１８＝’０’、１１９＝’１’
と設定する。前記設定にするとデコード信号５０３は’
１’となり、５０２、５０４は何れも’０’となる。よ
って、セレクタ５０５の出力データバス１２０−００か
ら１２０−３０はカウンタ１１４の上位４ビットデータ
を転送するデータバス１１６−４、１１６−５を選択す
る。そして、セレクタ５０６、５０７の出力データバス
１２０−０１から１２０−３１と１２０−０２から１２
０−３２には何れもカウンタ１１４の出力下位４ビット
データを転送するデータバス１１６−０から１１６−３
を選択する。

【００８５】図６を用いて図１記載の比較回路１２１の
動作を説明する。

【００８６】表３によれば、Ｒｅｄ画素の第３画素目の
データにおいて、上位２ビットデータをデータバス１１
３Ｒ−２３、１１３Ｒ−３３で転送し、データバス１２
０−０２から１２０−１２とで、ＥＯＲ回路６０１−２
３と６０１−３３と２入力ＮＯＲ回路６０２−１３によ
り比較動作がなされ、下位４ビットデータは１１３Ｒ−
０４から１１３Ｒ−３４で転送し、データバス１２０−
０１から１２０−３１とで、ＥＯＲ回路６０１−０４か
ら６０１−３４と４入力ＮＯＲ回路６０２−４により比
較動作がなされ、デコーダ６０４−３、フリップフロッ
プ６０５−３により６４種類のサンプルクロック１２２
Ｒ−３とデコーダ６０４−４、フリップフロップ６０５
−４により６４種類のサンプルクロック１２２Ｒ−４を
生成可能にする。同様に、第４画素目のデータにおい
て、下位４ビットデータは１１３Ｒ−０５から１１３Ｒ
−３５で転送し、データバス１２０−０２から１２０−
３２とで、ＥＯＲ回路６０１−０４から６０１−３４と
４入力ＮＯＲ回路６０２−５により比較動作がなされ、
上位２ビットは隣接回路（図示せず）により、同様の処
理が施され、デコーダ６０４−５、フリップフロップ６
０５−５により６４種類のサンプルクロック１２２Ｒ−
３を生成可能にする。以下の動作はモード１１と同様で
ある。

【００８７】次にモード１３について説明する。

【００８８】モード１３において、図１、図２記載のラ
ッチクロック生成回路１０７で生成するラッチクロック
１０８−０から１０８−６３はモード１１と同様であ
る。

【００８９】入力データとデータビットの関係は表３の
（ｃ）に示す様にする。つまり、データビットＤ０から
Ｄ３に対してクロック有効タイミングのφ２では第１画
素目のデータの上位２ビットと第２画素目のデータの上
位２ビットを転送し、φ３では第２画素目のデータの下
位４ビットを転送し、φ４では第３画素目のデータの下
位４ビットを転送する様に動作する。

【００９０】図３のタイミングと表３（ｃ）の入力デー
タの対応により、図４記載のデータラッチ回路の各フリ
ップフロップ４０１にデータが記憶されることになる。
フリップフロップ４０１Ｒ−００にはデータＲ００が記
憶され、以下同様に４０１Ｒ−１０にはデータＲ１０
が、４０１Ｒ−２０にはデータＲ２０が、４０１Ｒ−３
０にはデータＲ３０が、４０１Ｒ−０１にはデータＲ０
１が、４０１Ｒ−１１にはデータＲ１１が、４０１Ｒ−
２１にはデータＲ２１が、４０１Ｒ−３１にはデータＲ
３１が記憶されるよう動作する。更に図示していないが
４０１Ｒ−０２にはデータＲ４１が、４０１Ｒ−１２に
はデータＲ５１が、４０１Ｒ−２２にはデータＲ４２
が、４０１Ｒ−３２にはデータＲ５２が記憶されること
になる。

【００９１】記憶されたデータはデータバス１１０を介
して、図１記載のラインラッチ回路１１２に転送され
る。データラッチ回路１０９で１９２×４ビットのデー
タがラッチされた後にＣＬ１クロック１１１が有効とな
りラインラッチ回路１１２に１９２×４ビット分同時に
取り込み、データバス１１３を介して比較回路１２１に
出力する。比較回路にはデータバス１２０により、６ビ
ットのカウンタ１１４とセレクタ１１７で生成されたカ
ウントデータを入力する。

【００９２】ここでモード１３の時のカウンタ１１４と
セレクタ１１７の動作を図５を用いて説明する。モード
１２の時はモード信号１１８＝’１’、１１９＝’１’
と設定する。前記設定にするとデコード信号５０４は’
１’となり、５０２、５０３は何れも’０’となる。よ
って、セレクタ５０７の出力データバス１２０−００か
ら１２０−３０はカウンタ１１４の上位４ビットデータ
を転送するデータバス１１６−４、１１６−５を選択す
る。そして、セレクタ５０５、５０６の出力データバス
１２０−０１から１２０−３１と１２０−０２から１２
０−３２には何れもカウンタ１１４の出力下位４ビット
データを転送するデータバス１１６−０から１１６−３
を選択する。

【００９３】図６を用いて図１記載の比較回路１２１の
動作を説明する。

【００９４】表３によれば、Ｒｅｄ画素の第３画素目の
データにおいて、下位４ビットデータをデータバス１１
３Ｒ−０４から１１３Ｒ−３４で転送し、データバス１
２０−０１から１２０−３１とで、ＥＯＲ回路６０１−
０４から６０１−３４と４入力ＮＯＲ回路６０２−４に
より比較動作がなされ、上位２ビットデータは１１３Ｒ
−０５、１１３Ｒ−１５で転送し、データバス１２０−
００、１２０−１０とで、ＥＯＲ回路６０１−０５、６
０１−１５と２入力ＮＯＲ回路６０２−０５により比較
動作がなされ、デコーダ６０４−４、フリップフロップ
６０５−４により６４種類のサンプルクロック１２２Ｒ
−４とデコーダ６０４−５、フリップフロップ６０５−
５により６４種類のサンプルクロック１２２Ｒ−５を生
成可能にする。以下の動作はモード１１と同様である。

【００９５】上記制御を行うことで図１記載の多階調駆
動回路は１６階調表示と６４階調表示を可能とする。

【００９６】本発明による１６階調と２５６階調の切り
替え動作が可能な多階調駆動回路の第２の実施例を図
４、図９から図１４と表２、表４、５を用いて説明す
る。

【００９７】図９は本発明の多階調駆動回路のブロック
図である。

【００９８】図９において、９０１はモード信号であ
り、’０’レベルの時１９２出力モードとし、’１’レ
ベルの時９６出力モードとする。９０２はラッチクロッ
ク生成回路であり、ラッチクロック１０８を生成する。
９０３は８ビットのカウンタであり、９０４、９０５は
カウンタ９０３の生成するデータを転送するデータバス
であり、９０４は上位４ビット、９０５は下位４ビット
を転送する。９０６はモード信号であり、’０’レベル
の時１６階調の表示動作を行い、’１’レベルの時２５
６階調の表示動作を行う。９０７はセレクタである。９
０８はセレクタ９０７の選択したデータを転送するデー
タバスである。９０９は比較回路である。他の回路は図
１記載の多階調駆動回路と同様である。

【００９９】図１０は図９に記載したラッチクロック生
成回路９０２の詳細なブロック図である。

【０１００】図１０において、１００１はデコード群で
あり、データバス２０２で転送するデータとモード信号
９０１とでデコードする回路を’０’から’６３’まで
の６４個を有する。１０８−０から１０８−６３はラッ
チクロック１０８内の各々前記６４個のデコーダの生成
するラッチクロックである。

【０１０１】図１１は図１０に記載したラッチクロック
生成回路のタイミング図を示したものである。

【０１０２】図１１において、モード０はモード信号９
０１＝’０’の時の動作を示し、モード２１はモード信
号９０１＝’１’の時の動作を示す。モード２１におい
ては、隣合う２組のサンプルクロック１０８が同時に順
次有効となる。

【０１０３】図１２は図９に記載した８ビットのカウン
タ９０３とセレクタ９０７を詳細に記載したブロック図
である。９０５−０から９０５−７はカウンタ９０３の
出力データを転送するデータバス内の各々１ビットのデ
ータ線であり、９０５−０が最下位ビットであり、９０
５−７が最上位ビットである。

【０１０４】図１３は図９記載の比較回路９０９の詳細
なブロック図である。

【０１０５】図１３には、Ｒｅｄ画素のうち３画素に対
応するデータバス１１３Ｒ−０３から１１３Ｒ−３３、
１１３Ｒ−０４から１１３Ｒ−３４、１１３Ｒ−０５か
ら１１３Ｒ−３５の制御する回路を記載する。１３０１
−０３から１３０１−３３、１３０１−０４から１３０
１−３４、１３０１−０５から１３０１−３５はＥＯＲ
回路であり、１３０２−３から１３０２−５は４入力Ｎ
ＯＲ回路であり、１３０３−３から１３０３−５はデコ
ード回路であり、１３０４−３から１３０４−５はフリ
ップフロップである。

【０１０６】図１４は２５６階調表示の動作を行うとき
の比較回路、サンプルホールド回路の動作を説明するタ
イミングチャートである。

【０１０７】図１４において、Ｄ０からＤ１５はサンプ
ルクロック１２２の動作波形であり、表示データが’
０’の時Ｄ０の波形となり、以下同様に、表示データ
が’１’の時Ｄ１の波形、表示データが’２５５’の時
Ｄ２５５の波形となる。Ｖｉｎは電圧線１２３の電圧波
形を示し、階段状の２５６レベル電圧をＣＬ４クロック
に同期して転送する。ＬＶ０からＬＶ２５６はサンプル
ホールド回路１２４にラッチされる状態を示し、表示デ
ータが’０’の時ＬＶ０の波形となり、以下同様に、表
示データが’１’の時ＬＶ１の波形、表示データが’２
５５’の時ＬＶ２５５の波形となる。

【０１０８】表４は図９記載の本発明の多階調駆動回路
の入力表示データと出力端子の関係を示す表であり、Ｒ
ｅｄ信号の対応のみ記載する。

【０１０９】表５は２５６階調動作時の表示データバス
１０１内のデータビットと表示データの関係を示す表で
ある。φ０からφ４は表示データバス１０１で転送され
る表示データに同期したＣＬ２クロック１０２の各有効
となるタイミングを表す。

【０１１０】再び、図９から本発明による１６階調と６
４階調切り換え動作が可能な多階調駆動回路の第１の実
施例を詳細に説明する。

【０１１１】先ず始めに１９２出力、１６階調表示を行
う場合（モード２０と呼ぶ。）について説明する。

【０１１２】図９において、１２ビットの表示データバ
ス１０１で転送される表示データはデータラッチ回路１
０９に入力される。取り込み開始信号１０３が有効であ
る場合、ラッチクロック生成回路１０７が動作を開始す
る。ラッチクロック生成回路９０２は図１０に示すよう
に６ビットのカウンタ２０１とデコーダ１００１で構成
されており、カウンタ２０１は取り込み開始信号１０３
が有効となった後にＣＬ２クロック１０２に同期してカ
ウントアップを開始する。ＣＬ２クロック１０２が有効
となる毎にカウンタ２０１の出力がカウントアップする
のでデコーダ２０３の各デコード回路で各ラッチクロッ
ク１０８−０から１０８−６３を順次有効にする。ま
た、デコーダ２０３はモード信号９０１を入力し、前記
ラッチクロック１０８−０から１０８−６３を図３に示
すタイミングで有効する。モード０は、モード信号９０
１＝’０’の場合で、ＣＬ２クロックに同期して、１０
８−０、１０８−１と順次有効になっていく。これによ
り、表４に記載する入力表示データと出力端子の関係を
１対１に対応させる１９２出力の項を満足することが可
能となる。この時、入力データとデータビットの関係
は、表２に示す関係とする。つまり、データビットＤ０
からＤ３に対して各画素の対応した階調ビットのデータ
のみを各クロック有効タイミングで転送することにす
る。

【０１１３】図１１に記載したモード０のタイミングと
表２に記載した入力データのタイミングとにより、図４
記載のデータラッチ回路の各フリップフロップ４０１に
データが記憶されることになる。フリップフロップ４０
１Ｒ−００にはデータＲ００が記憶され、以下同様に４
０１Ｒ−１０にはデータＲ１０が、４０１Ｒ−２０には
データＲ２０が、４０１Ｒ−３０にはデータＲ３０が、
４０１Ｒ−０１にはデータＲ０１が、４０１Ｒ−１１に
はデータＲ１１が、４０１Ｒ−２１にはデータＲ２１
が、４０１Ｒ−３１にはデータＲ３１が記憶されるよう
動作する。記憶されたデータはデータバス１１０を介し
て、図９記載のラインラッチ回路１１２に転送される。
データラッチ回路１０９で１９２×４ビットのデータが
ラッチされた後にＣＬ１クロック１１１が有効となり、
ラインラッチ回路１１２に１９２×４ビット分同時に取
り込み、データバス１１３を介して比較回路９０９に出
力する。比較回路にはデータバス９０８により、８ビッ
トのカウンタ９０３とセレクタ９０７で生成されたカウ
ントデータを入力する。

【０１１４】モード０の時のカウンタ１１４とセレクタ
１１７の動作を図５を用いて説明する。モード０の時は
モード信号９０６＝’０’と設定する。前記設定にする
とセレクタ９０７の出力データバス９０８−０から９０
８−３にはカウンタ１１４の出力下位４ビットデータを
転送するデータバス９０５−０から９０５−３を選択す
る。

【０１１５】図１３を用いて図９記載の比較回路９０９
の動作を説明する。

【０１１６】Ｒｅｄ画素の第３画素目（４ビット）を１
１３Ｒ−０３から１１３Ｒ−３３とデータバス９０８−
０から９０８−３でＥＯＲ回路１３０１−０３から１３
０１−３３と４入力ＮＯＲ回路１３０２−３により比較
動作がなされ、デコーダ１３０３−３、フリップフロッ
プ１３０４−３によりサンプルクロック１２２Ｒ−３を
生成する。第４画素目（４ビット）を１１３Ｒ−０４か
ら１１３Ｒ−３４とデータバス９０５−０から９０５−
３でＥＯＲ回路１３０１−０４から１３０１−３４と４
入力ＮＯＲ回路１３０２−４により比較動作がなされ、
デコーダ１３０３−４、フリップフロップ１３０４−４
によりサンプルクロック１２２Ｒ−４を生成する。第５
画素目（４ビット）を１１３Ｒ−０５から１１３Ｒ−３
５とデータバス９０８−０から９０８−３でＥＯＲ回路
１３０１−０５から１３０１−３５と４入力ＮＯＲ回路
１３０２−５により比較動作がなされ、デコーダ１３０
３−５、フリップフロップ１３０４−５によりサンプル
クロック１２２Ｒ−５を生成する。データバス１１３Ｒ
で転送されるビット数とデータバス１２０で転送される
ビット数は何れも４ビットであるので１６種類のパルス
幅を有するサンプルクロック１２２が生成できる。これ
以降の動作は前記図７記載の１６階調表示を行うときの
タイミング図を用いて説明してあるので省略する。

【０１１７】次に９６出力、１６階調表示を行う場合
（モード２１と呼ぶ。）について説明する。

【０１１８】モード２１において、図９、図１０に記載
するラッチクロック生成回路９０２で生成するラッチク
ロック１０８−０から１０８−６３は図１１に示すタイ
ミングで有効にする。モード３１はモード信号９０１
＝’１’の時であり、ＣＬ２クロックに同期して、１０
８−０、１０８−１が同時に有効になり、次いで１０８
−２、１０８−３が同時に有効になるよう順次動作す
る。これにより、表４に記載する入力表示データと出力
端子の関係を１対２に対応させる９６出力の項を満足す
ることが可能となる。この時、入力データとデータビッ
トの関係は表２に示す関係とする。つまり、データビッ
トＤ０からＤ３に対して各画素の対応した階調ビットの
データのみを各クロック有効タイミングで転送すること
にする。

【０１１９】図１１に記載したモード３１のタイミング
と表２に記載した入力データのタイミングとにより、図
４記載のデータラッチ回路の各フリップフロップ４０１
にデータが記憶されることになる。フリップフロップ４
０１Ｒ−００にはデータＲ００が記憶され、以下同様に
４０１Ｒ−１０にはデータＲ１０が、４０１Ｒ−２０に
はデータＲ２０が、４０１Ｒ−３０にはデータＲ３０
が、４０１Ｒ−０１にはデータＲ００が、４０１Ｒ−１
１にはデータＲ１０が、４０１Ｒ−２１にはデータＲ２
０が、４０１Ｒ−３１にはデータＲ３０が記憶されるよ
う動作する。記憶されたデータはデータバス１１０を介
して、図９記載のラインラッチ回路１１２に転送され
る。データラッチ回路１０９で１９２×４ビットのデー
タがラッチされた後にＣＬ１クロック１１１が有効とな
りラインラッチ回路１１２に１９２×４ビット分同時に
取り込み、データバス１１３を介して比較回路９０９に
出力する。比較回路にはデータバス９０８により、８ビ
ットのカウンタ９０３とセレクタ９０７で生成されたカ
ウントデータを入力する。

【０１２０】モード３１の時のカウンタ１１４とセレク
タ１１７の動作を図５を用いて説明する。モード３１の
時はモード信号９０６＝’０’と設定する。前記設定に
するとセレクタ９０７の出力データバス９０８−０から
９０８−３にはカウンタ１１４の出力下位４ビットデー
タを転送するデータバス９０５−０から９０５−３を選
択する。

【０１２１】図１３を用いて図９記載の比較回路９０９
の動作を説明する。

【０１２２】Ｒｅｄ画素の第１画素目（４ビット）を１
１３Ｒ−０３から１１３Ｒ−３３とデータバス９０８−
０から９０８−３でＥＯＲ回路１３０１−０３から１３
０１−３３と４入力ＮＯＲ回路１３０２−３により比較
動作がなされ、デコーダ１３０３−３、フリップフロッ
プ１３０４−３によりサンプルクロック１２２Ｒ−３を
生成する。第２画素目（４ビット）は１１３Ｒ−０４か
ら１１３Ｒ−３４とデータバス９０５−０から９０５−
３でＥＯＲ回路１３０１−０４から１３０１−３４と４
入力ＮＯＲ回路１３０２−４により比較動作がなされ、
デコーダ１３０３−４、フリップフロップ１３０４−４
によりサンプルクロック１２２Ｒ−４を生成する。更に
第２画素目（４ビット）は１１３Ｒ−０５から１１３Ｒ
−３５でも転送されており、データバス９０８−０から
９０８−３でＥＯＲ回路１３０１−０５から１３０１−
３５と４入力ＮＯＲ回路１３０２−５により比較動作が
なされ、デコーダ１３０３−５、フリップフロップ１３
０４−５によりサンプルクロック１２２Ｒ−５を生成す
る。データバス１１３Ｒで転送されるビット数とデータ
バス１２０で転送されるビット数は何れも４ビットであ
るので１６種類のパルス幅を有するサンプルクロック１
２２が生成できる。これ以降の動作は前記１６階調表示
を行うときのタイミング図を用いて説明してあるので省
略する。

【０１２３】次に９６出力、２５６階調表示を行う場合
（モード２２と呼ぶ。）について説明する。

【０１２４】モード２２において、図９、図１０に記載
するラッチクロック生成回路９０２で生成するラッチク
ロック１０８−０から１０８−６３はモード２０と同様
にＣＬ２クロックに同期して、順次有効になる様に動作
する。この時には表５に示すような入力データとデータ
ビットの関係にする。例えば、データビットＤ０からＤ
３に対してクロック有効タイミングのφ０では第０画素
目のデータの下位４ビットを転送し、φ１では第０画素
目のデータの上位４ビットを転送し、φ２では第１画素
目のデータの下位４ビットを転送し、φ３では第１画素
目のデータの上位４ビットを転送する様に動作する。図
１１のタイミングと表５の入力データの対応により図４
記載のデータラッチ回路の各フリップフロップ４０１に
データが記憶されることになる。

【０１２５】フリップフロップ４０１Ｒ−００にはデー
タＲ００が記憶され、以下同様に４０１Ｒ−１０にはデ
ータＲ１０が、４０１Ｒ−２０にはデータＲ２０が、４
０１Ｒ−３０にはデータＲ３０が、４０１Ｒ−０１には
データＲ４０が、４０１Ｒ−１１にはデータＲ５０が、
４０１Ｒ−２１にはデータＲ６０が、４０１Ｒ−３１に
はデータＲ７０が記憶されるよう動作する。記憶された
データはデータバス１１０を介して、図９記載のライン
ラッチ回路１１２に転送される。データラッチ回路１０
９で１９２×４ビットのデータがラッチされた後にＣＬ
１クロック１１１が有効となりラインラッチ回路１１２
に１９２×４ビット分同時に取り込み、データバス１１
３を介して比較回路９０９に出力する。比較回路にはデ
ータバス９０８により、８ビットのカウンタ９０３とセ
レクタ９０７で生成されたカウントデータを入力する。

【０１２６】モード２２の時のカウンタ１１４とセレク
タ１１７の動作を図１２を用いて説明する。モード２２
の時はモード信号９０６＝’１’と設定する。前記設定
にするとセレクタ９０７の出力データバス９０８−０か
ら９０８−３にはカウンタ１１４の出力上位４ビットデ
ータを転送するデータバス９０５−４から９０５−７を
選択する。

【０１２７】図１３を用いて図９記載の比較回路９０９
の動作を説明する。

【０１２８】Ｒｅｄ画素の第２画素目の下位４ビットの
データを１１３Ｒ−０４から１１３Ｒ−３４とデータバ
ス９０５−０から９０５−３でＥＯＲ回路１３０１−０
４から１３０１−３４と４入力ＮＯＲ回路１３０２−４
により比較動作がなされ、第２画素目の上位４ビットの
データを１１３Ｒ−０５から１１３Ｒ−３５とデータバ
ス９０８−０から９０８−３でＥＯＲ回路１３０１−０
５から１３０１−３５と４入力ＮＯＲ回路１３０２−５
により比較動作がなされ、デコーダ１３０３−４、フリ
ップフロップ１３０４−４によりサンプルクロック１２
２Ｒ−４を生成し、デコーダ１３０３−５、フリップフ
ロップ１３０４−５によりサンプルクロック１２２Ｒ−
５を生成する。データバス１１３Ｒで転送されるビット
数は１画素８ビットのデータであり、データバス９０８
及び９０５で転送されるカウンタ９０３の出力データの
ビット数は８ビットであるので２５６種類のパルス幅を
有するサンプルクロック１２２が生成できる。

【０１２９】この動作を図１４記載の２５６階調表示を
行うときのタイミング図を用いて説明する。２５６階調
表示を行うときには電圧線１２３にはＶｉｎにしめすＶ
０からＶ２５５の２５６レベルの電圧が入力される。そ
して、表示データが'０'の時のサンプルクロックＤ０で
は、ＶｉｎのＶ０レベルをホールドし、表示データが’
１’の時のサンプルクロックＤ１では、ＶｉｎのＶ０レ
ベルを始め取り込み、Ｖ１レベルをホールドする。以下
同様に動作し、表示データが’２５５’の時のサンプル
クロックＤ２５５では、ＶｉｎのＶ０レベルを始め取り
込み、次いでＶ１レベルを取り込み、最後にＶ２５５レ
ベルをホールドする。そして、図９記載の選択信号１２
５が反転したときに図９記載の出力信号線１２６に、同
時に出力する。

【０１３０】また、前記データラッチ回路１０９におい
て、８個のフリップフロップで１画素８ビットを構成す
ること、前記比較回路１２１の動作により、出力端子と
入力データの関係は表４に記載した、９６出力のモード
２１と同様になる。

【０１３１】上記制御を行うことで図９記載の多階調駆
動回路は１６階調表示と２５６階調表示を可能とする。

【０１３２】次に図１、及び図９記載の多階調駆動回路
を用いて構成した液晶表示装置のブロック図を図１５に
示す。

【０１３３】図１５において、１５０１はシステム(図
示せず)から転送される同期信号であり、１５０２はシ
ステムから転送される表示データである。１５０３はタ
イミング制御回路であり、１５０６の液晶駆動回路制御
信号や１５０７のデータ制御信号を生成する。１５０５
はデータ変換回路である。１５０７は複数の本実施例で
用いた多階調駆動回路であり、１５０８は各多階調駆動
回路１５０７の出力する取り込み終了信号１０４であ
り、入力側野多階調駆動回路１５０７にとっては取り込
み開始信号１０３となる。１５０８は信号線１２６と同
等の信号線である。１５１０は走査回路であり、１５１
１は走査線である。１５１２は液晶パネルであり水平方
向に１２８０ピクセルを有するものとする。１ピクセル
はＲｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅの３画素で構成されて
いるものとするので、水平方向は３８４０画素（＝１２
８０ピクセル×３画素）を有するものとする。よって、
１９２出力の多階調駆動回路１５０７は合計２０個必要
となる。

【０１３４】ここで前記多階調駆動回路１５０７を図１
記載の多階調駆動回路で構成した場合、モード０では１
２８０ピクセル、１６階調(４０９６色)表示が可能とな
る。またモード１、モード２、モード３を組み合わせる
ことで約８００ピクセル１６階調（４０９６色）表示が
容易に可能となる。更にモード１１、モード１２、モー
ド１３を組み合わせることで約８００ピクセル６４階調
（２６２１４４色）表示が可能となる。

【０１３５】また、前記多階調駆動回路１５０７を図９
記載の多階調駆動回路で構成した場合、モード２０では
１２８０ピクセル１６階調(４０９６色)表示が可能とな
る。更に、モード２１では６４０ピクセル１６階調(４
０９６色)表示が可能となる。更にまた、モード２２で
は６４０ピクセル２５６階調（１６７７７２１６色）表
示が容易に可能となる。

【０１３６】

【表１】

【０１３７】

【表２】

【０１３８】

【表３】

【０１３９】

【表４】

【０１４０】

【表５】

【０１４１】

【発明の効果】本発明の図１、図９何れを用いた場合で
も、入力するデジタル表示データを対応する１個の記憶
回路が取り込む動作と、複数個の記憶回路が同時に取り
込む動作とを容易に切り変えられるので、ワークステー
ション対応の解像度を有する液晶表示装置にパーソナル
コンピュータの表示画面を容易に表示できる。この様に
１つの液晶表示装置に、異なる解像度を様々なシステム
の生成する表示画面を表示できる。

【０１４２】更に、本発明の図１、図９何れを用いた場
合でも、前記出力端子に対応した階調ビット数を変更可
能としたので、より多くの階調表示ができる。更に本発
明の図１、図９何れを用いた場合でも、容易に多階調の
液晶表示装置が構成できる。例えば図９記載の多階調駆
動回路を用いると水平解像度が１２８０ピクセルのワー
クステーション対応液晶表示装置が図１、図９記載の多
階調駆動回路２０個で構成出来、更に図９記載の多階調
駆動回路で構成していた場合、前記液晶表示装置に水平
解像度が６４０ピクセルのパーソナルコンピュータの表
示画面が２５６階調（１６７７７２１６色）表示で容易
に表示できる。

【図面の簡単な説明】

【図１】本発明の多階調駆動回路のブロック図である。

【図２】図１のラッチクロック生成回路のブロック図で
ある。

【図３】図２のラッチクロック生成回路のタイミング図
である。

【図４】図１、図９、図１６のデータラッチ回路のブロ
ック図である。

【図５】図１の６ビットのカウンタとセレクタのブロッ
ク図である。

【図６】図１の比較回路のブロック図である。

【図７】１６階調動作時の図１、図９、図１６の比較回
路とサンプルホールド回路のタイミング図である。

【図８】６４階調動作時の図１の比較回路とサンプルホ
ールド回路のタイミング図である。

【図９】本発明の多階調駆動回路のブロック図である。

【図１０】図９のラッチクロック生成回路のブロック図
である。

【図１１】図１０のラッチクロック生成回路のタイミン
グ図である。

【図１２】図９の８ビットのカウンタとセレクタのブロ
ック図である。

【図１３】図９の比較回路のブロック図である。

【図１４】６４階調動作時の図９の比較回路とサンプル
ホールド回路のタイミング図である。

【図１５】図１及び図９の多階調駆動回路を用いて構成
した液晶表示装置のブロック図である。

【図１６】従来の多階調駆動回路のブロック図である。

【図１７】図１６のラッチクロック生成回路のブロック
図である。

【図１８】図１７のラッチクロック生成回路のタイミン
グ図である。

【図１９】図１６の比較回路のブロック図である。

【符号の説明】

１０１…表示データバス、１０２…ＣＬ２クロック、１
０３…取り込み開始信号、１０４…取り込み終了信号、
１０５…モード信号、１０６…モード信号、１０７…ラ
ッチクロック生成回路、１０８…ラッチクロック、１１
０…データバス、１１１…ＣＬ１クロック、１１２…ラ
インラッチ回路、１１３…データバス、１１４…６ビッ
トのカウンタ、１１５…ＣＬ４クロック、１１６…デー
タバス、１１７…データセレクタ、１１８…モード信
号、１１９…モード信号、１２０…データバス、１２１
…比較回路、１２２…サンプルクロック、１２３…電圧
線、１２４…サンプルホールド回路、１２５…選択信
号、１２６…信号線、２０１…６ビットのカウンタ、２
０２…データバス、２０３…デコード群、４０１…フリ
ップフロップ、５０１…デコーダ、５０２…デコード信
号、５０３…デコード信号、５０４…デコード信号、５
０５…セレクタ、５０６…セレクタ、５０７…セレク
タ、６０１…ＥＯＲ回路、６０２…４入力ＮＯＲ回路、
６０３…２入力ＮＯＲ回路、６０４…デコード回路、６
０５…フリップフロップ、９０１…モード信号、９０２
…ラッチクロック生成回路、９０３…８ビットのカウン
タ、９０４…データバス、９０５…データバス、９０６
…モード信号、９０７…セレクタ、９０８…データバ
ス、９０９…比較回路、１００１…デコード群、１３０
１…ＥＯＲ回路、１３０２…４入力ＮＯＲ回路、１３０
３…デコード回路、１３０４…フリップフロップ、１６
０１…ラッチクロック生成回路、１６０２…４ビットの
カウンタ、１６０３…カウンタ、１６０４…比較回路、
１７０１…デコード群、１９０１…ＥＯＲ回路、１９０
２…４入力ＮＯＲ回路、１９０３…フリップフロップ。

フロントページの続き (72)発明者 高橋 孝次 千葉県茂原市早野3300番地株式会社日立製 作所茂原工場内 (72)発明者 滝田 功 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 池田 牧子 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 新田 博幸 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数のデジタル表示データを順次記憶する
   第１の記憶手段と、 該第１の記憶手段を構成する画素に対応したデータラッ
   チ手段に対して、デジタル表示データの取り込みを指示
   する、取り込み信号を生成するラッチ指示手段と、 該第１の記憶手段の出力するデジタル表示データを入力
   し、記憶する第２の記憶手段と、 該第２の記憶手段の出力するデジタル表示データを電圧
   に変換する電圧変換手段と、 からなる液晶表示装置の多階調駆動回路において、 該ラッチ指示手段は、該第１の記憶手段内の複数のデー
   タラッチに手段を同時に動作させることを特徴とする液
   晶表示装置の多階調駆動回路。
2. 【請求項２】請求項１の液晶表示装置の多階調駆動回路
   において、該ラッチ指示手段は、隣接するデータラッチ
   手段を２個ずつ順にラッチ動作をするように指示するこ
   とを特徴とする液晶表示装置の多階調駆動回路。
3. 【請求項３】請求項１の液晶表示装置の多階調駆動回路
   において、該ラッチ指示手段は、データラッチ手段を２
   個、１個と順にラッチ動作をするように指示することを
   特徴とする液晶表示装置の多階調駆動回路。
4. 【請求項４】請求項１の液晶表示装置の多階調駆動回路
   において、該ラッチ指示手段は、データラッチ手段を順
   次ラッチするように指示する動作と、複数同時にラッチ
   するように指示する動作を切り替えて可能としたことを
   特徴とする液晶表示装置の多階調駆動回路。
5. 【請求項５】複数のデジタル表示データを順次記憶する
   第１の記憶手段と、 該第１の記憶手段を構成する画素に対応したデータラッ
   チ手段に対して、デジタル表示データの取り込みを指示
   する、取り込み信号を生成するラッチ指示手段と、 該第１の記憶手段の出力するデジタル表示データを入力
   し、記憶する第２の記憶手段と、 該第２の記憶手段の出力するデジタル表示データを電圧
   に変換する電圧変換手段と、 からなる液晶表示装置の多階調駆動回路において、 該電圧変換手段は、隣接する複数個の画素データを用
   い、多階調電圧に変換することを特徴とする液晶表示装
   置の多階調駆動回路。
6. 【請求項６】請求項５の液晶表示装置の多階調駆動回路
   において、該電圧変換手段は、１個の画素データをＮ
   （Ｍは整数である。）ビットとして記憶している前記第
   ２の記憶手段の出力するデータを隣接する画素データを
   用いてＭ（Ｍは整数であり、Ｍ＞Ｎである。）ビットの
   画素データとし、Ｍビットのカウンタと比較した結果か
   ら多階調電圧を記憶するラッチ信号を生成し、前記多階
   調電圧を記憶し、出力することで電圧変換を行う様に動
   作することを特徴とする液晶表示装置の多階調駆動回
   路。
7. 【請求項７】請求項５の液晶表示装置の多階調駆動回路
   において、該電圧変換手段は、１個の画素データをＮ
   （Ｍは整数である。）ビットとして記憶している前記第
   ２の記憶手段の出力するデータを、隣接する画素データ
   を用いてＭ（Ｍは整数であり、Ｍ＞Ｎである。）ビット
   の画素データとし、Ｍビットのカウンタと比較した結果
   と、Ｎビットの１画素データとＭビットのカウンタのう
   ち下位Ｎビットと比較した結果とを選択可能とし、前記
   選択した結果から多階調電圧を記憶するラッチ信号を生
   成し、前記多階調電圧を記憶し、出力することで電圧変
   換を行う様に動作することを特徴とする液晶表示装置の
   多階調駆動回路。
8. 【請求項８】請求項５の液晶表示装置の多階調駆動回路
   において、該電圧変換手段は、１個の画素データをＮ
   （Ｍは整数である。）ビットとして記憶している前記第
   ２の記憶手段の出力するデータを隣接する２個の画素デ
   ータを用いて２×Ｎビットの画素データとし、２×Ｎビ
   ットのカウンタと比較した結果から多階調電圧を記憶す
   るラッチ信号を生成し、前記多階調電圧を記憶し、出力
   することで電圧変換を行う様に動作することを特徴とす
   る液晶表示装置の多階調駆動回路。
9. 【請求項９】請求項５の液晶表示装置の多階調駆動回路
   において、該電圧変換手段は、１個の画素データをＮ
   （Ｍは整数である。）ビットとして記憶している前記第
   ２の記憶手段の出力するデータを隣接する２個の画素デ
   ータを用いて２×Ｎビットの画素データとし、２×Ｎビ
   ットのカウンタと比較した結果と、Ｎビットの１画素デ
   ータと２×Ｎビットのカウンタのうち下位Ｎビットと比
   較した結果とを選択可能とし、前記選択した結果から多
   階調電圧を記憶するラッチ信号を生成し、前記多階調電
   圧を記憶し、出力することで電圧変換を行う様に動作す
   ることを特徴とする液晶表示装置の多階調駆動回路。