JP2003523561A - 組込み型プロセッサにおいてゼロタイムコンテクストスイッチを用いて命令レベルをマルチスレッド化するシステムおよび方法 - Google Patents

Abstract

(57)【要約】 組込み型プロセッサにおいてマルチスレッド化を可能にするためのシステムおよび方法であって、マルチスレッド環境においてコンテクストスイッチを行い、複数のスレッド(1010)を複数のハードリアルタイム(802)および非リアルタイム(1014)優先順位レベルにスケジューリングし、マルチスレッド環境において複数のメモリブロックからデータおよび命令をフェッチし、および、コアプロセッサにおいて複数のスレッドを修正して特定のスレッドを有効にするシステムおよび方法。

Description

【発明の詳細な説明】

【０００１】 関連出願 本出願は、1999年12月22日付の米国仮出願番号60/171,731、2000年6月22日付
の米国仮出願番号60/213,745、および2000年12月1日付の米国仮出願番号60/250,
781に基づいて優先権を主張し、これらは、ここで参照することによってすべて
包含される。

【０００２】

【発明の属する技術分野】

本発明は、組込み型プロセッサアーキテクチャの分野に関する。

【０００３】

【従来の技術】

マイクロコントローラなどの従来の組込み型プロセッサは、一度に１つの割り
込みにしか応答することができないので、単一のハードリアルタイム同期プロセ
スのみをサポートしている。Virtual Peripheral（VP）とよばれるハードウェア
機能のソフトウェア実装のほとんどは、非同期に応答するので、これらの割り込
みも非同期である。ＶＰの例には、イーサネット（登録商標）周辺装置（例えば
100Mbitおよび10Mbitの送受信速度）、12Mbps USBなどの高速シリアル標準規格
の周辺装置、IEEE-1394 FireWire 音声処理および圧縮:ADPCM、G.729、Acoustic
al Echo Cancellation(AFC)、画像処理周辺装置、モデム、IRDA（1.5Mおよび4Mb
ps）などの無線周辺装置、および、Bluetooth互換システムなどが含まれる。こ
れらのＶＰは、家庭用PNA(Programmable Network Access)システム、VoIP(Voice
over Internet Protocol)システム、および、非対称型デジタル加入者線（ADSL
）などの様々なデジタル加入者線システムの一部として用いることができると共
に、機械制御などの従来の組込み型システムアプリケーションにも用いることが
できる。

【０００４】 割り込みは、イベントが発生したことを示す中央演算処理装置（ＣＰＵ）に対
する信号 である。従来の組込み型プロセッサは、外部ハードウェア割り込み、
タイマ割り込みおよびソフトウェア割り込みを含む様々な割り込みをサポートし
ている。従来のシステムにおいて、割り込みが発生すると、ＣＰＵは、現在の命
令を終了し、ＣＰＵコンテクストをセーブし（最低でもプログラムカウンタはセ
ーブする）、その割り込みに応じる割り込みサービスルーチン（ＩＳＲ）のアド
レスへジャンプする。ＩＳＲが完了して割り込みに対して応答が返されると、Ｃ
ＰＵは、割り込みからの復帰命令を実行して先のＣＰＵコンテクストを回復し、
割り込みを受けた位置からメインコードを再び実行する。

【０００５】 ＣＰＵは、複数の割り込みを受信しても、これらを処理できなければならない
。従来のシステムの中には、第１の割り込みを処理中に第２の割り込みが生じる
と、第１の割り込みが処理されるまで第２の割り込みが無視されるものもある。
図１は、従来の割り込み応答を示している。「メイン」コードが第１の割り込み
「Ａ ＩＮＴ」によって中断されると、ＣＰＵは、その後、この割り込みに対す
るＩＳＲを処理する。第１の割り込みの処理中に第２の割り込み「Ｂ ＩＮＴ」
が受信される。この従来のシステムにおいては、第２の割り込み対するＩＳＲは
、第１の割り込みに対するＩＳＲが完了するまで開始されない。

【０００６】 別の従来のシステムとしては、２レベルの割り込み優先順位を利用し、優先順
位の高い方の割り込みが優先順位の低い方の割り込みに割り込むことができるが
同じ優先順位の割り込みには割り込めないという規則を用いているものもある。

【０００７】 組込み型プロセッサには、多数の割り込みソースがあるので、いずれの割り込
みソースがプロセッサに割り込みをかけることができるかを選択するための何ら
かの手段が存在しなければならない。従来のシステムにおいては、この選択は、
制御（マスク）レジスタを使用することによって行なわれる。

【０００８】 上述のように、ＣＰＵは、割り込みが生じると、適切な割り込みサービスルー
チン（ＩＳＲ）のアドレスをプログラムカウンタにロードする。この一実施形態
では、割り込み番号をランダムアクセスメモリ（ＲＡＭ）への索引として用い、
例えば割り込みベクトルテーブルを用いて、動的ＩＳＲアドレス（例えばIntel
社の8x86プロセッサで使用されているような）を検索することである。この割り
込みベクトルテーブルの大きさは、通常、限られた数の割り込みしか有しないこ
と、または、割り込み同士をグループ化して同じアドレスを使用することによっ
て、制限されている。グループ化された割り込みは、その後、割り込みのソース
を判定するためにさらに分析される。

【０００９】 １以上の割り込みの処理に伴う問題は、上述のように、その割り込みを処理す
る前に、ＣＰＵのコンテクストを格納しなければならないことにある。この格納
は、ＣＰＵがＩＳＲの処理を終えたあと、割り込みを受信したときと同じ位置か
ら処理を続行するために必要とされる。プログラムカウンタおよびその他様々な
レジスタなどのコンテクスト情報の格納は、通常、少なくとも１クロックサイク
ルを必要とし、もっと多くのクロックサイクルを必要とする場合もある。この遅
延は、ＣＰＵの有効処理速度を低減させてしまう。

【００１０】 コンテクスト格納は、ＲＩＳＣベースのプロセッサなど、多くの従来のプロセ
ッサで用いられており、これらは、単一のレジスタ集合、例えば３２個のレジス
タ（Ｒ０〜Ｒ３１）を含んでいる。しかし、これらのレジスタは、所望の処理タ
スクを行うのに不充分な場合がある。そのため、プロセッサは、コンテクストを
切り替えるために、レジスタ値を頻繁にセーブおよびリストアしなければならな
くなる。コンテクストの切り替えは、割り込みを処理するとき、または、マルチ
スレッド環境において別のプログラムスレッドに切り替えるときに発生する。命
令を用いて古いコンテクストがスタックにセーブされ、コンテクストが切り替え
られ、その後、新しいスレッド用の先のコンテクストが命令を用いてスタックの
値を引き出すことによってリストアされる。これによって、次のようなものを含
めて、様々な問題が生じる。（１）各コンテクスト切り替えに対してセーブおよ
びリストア動作が頻繁に必要とされるので、プロセッサの性能を大幅に低下させ
る。（２）コンテクストを切り替えるために必要とされるオーバヘッドによって
、重要なタスクを適切に実行できない場合がある。

【００１１】 例えば、プログラムが１００クロックサイクルごとにポート位置の値を取得す
るためにそのポート位置を読み出す必要があり、その読み出し動作に５クロック
サイクルしか要しないものと仮定すると、仮に、プログラムが、コンテクスト切
り替えのために３２個のレジスタを必要とし、そのセーブ動作およびリストア動
作のそれぞれが各レジスタについて２つの命令を必要とする場合、コンテクスト
のスイッチおよびリストアには、１２８個の命令が必要となり、読み出し動作は
毎１００クロックサイクルごとに行わなければならないので、タスクを完全に実
行することができなくなる。

【００１２】 従来のシステムは、タイムクリティカルなタスク用の専用ハードウェア、また
はフロントエンド専用ロジックを用いることによってデータを取り込み、それを
ファースト・イン・ファーストアウト（ＦＩＦＯ）バッファにプットし、ソフト
ウェアで処理することによって、この問題を解決しようと試みてきた。これらの
技術に伴ういくつかの問題としては、（１）専用フロントエンドロジックを必要
とすること、および（２）多くのメモリを必要とすることがある。例えば、ＦＩ
ＦＯは、使用できない空間を増加させ、他のいかなる機能にも利用することがで
きない。

【００１３】 従来の組込み型プロセッサシステムの割り込み処理に関する他の問題は、クリ
ティカルなタイミング要件を有する割り込みが失敗する場合があるということで
ある。図１を参照すると、割り込みＡおよび割り込みＢがいずれもタイムクリテ
ィカルである場合、これらがいずれも高優先順位を有するようにスケジューリン
グされるので（優先順位を利用できる場合）、割り込みＡは適当な時点で処理さ
れるが、割り込みＢは、割り込みＡが処理され終わるまで処理されない。この遅
延によって、割り込みＢは、所定の時間内に処理されないことがあるので、失敗
する場合がある。即ち、従来のシステムは、割り込みが処理される時間に関して
、適当な確実性を提供しない。

【００１４】 組込み型プロセッサは、特定の目的に使用されるプロセッサである。組込み型
プロセッサは、通常、何らかのメモリおよび周辺機能をチップ上に集積させてい
る。従来の組込み型プロセッサは、複数のハードウェアスレッドを用いて動作す
る能力を持たない。

【００１５】 パイプラインプロセッサは、第１の命令の実行が完了する前に第２の命令を開
始するプロセッサである。即ち、複数の命令が、異なるステージのそれぞれにお
いて、同時に「パイプライン」に存在する。図３は、従来のパイプラインを例示
している。

【００１６】 フェッチステージ（Ｆ）は、メモリから命令をフェッチし、通常１サイクル当
たり１命令をフェッチする。デコードステージ（Ｄ）は、実行すべき命令機能を
解読して必要とされるリソースを識別する。リソースには、汎用レジスタ、バス
および機能ユニットなどが含まれる。発行（Ｉ）ステージは、リソースを予約す
る。例えば、パイプライン制御のインターロックがこのステージに保持される。
発行ステージの間に、レジスタからオペランドも読み出される。命令は、複数存
在し得る実行ステージ（Ｅ）のうちの１つにおいて実行される。最後のライトバ
ックステージ（Ｗ）は、結果をレジスタに書き込むために用いられる。

【００１７】 従来のパイプラインプロセッサが抱える問題は、ＣＰＵの速度が増大すること
に伴って、待機状態にすることなく、即ち、命令パイプラインをストールさせる
ことなく、フラッシュメモリから命令オペコードをフェッチすることが困難にな
るということである。より高速のメモリ、例えばスタティックＲＡＭ（ＳＲＡＭ
）を用いて命令フェッチ回数を増加させることができるが、組込み型プロセッサ
に必要とされる空間および電力も増加してしまう。従来のシステムは、様々な技
術を用いてこの問題を解決しようと試みてきた。かかる技術の１つには、フラッ
シュメモリからフェッチおよび実行することがある。しかし、この技術は、従来
のプロセッサの実行速度を、例えば４０ＭＩＰＳ（１秒当たり４千万命令）にま
で制限する場合があり、この速度は多くのアプリケーションにとって満足なもの
でない。

【００１８】 他の技術としては、プログラムコードをフラッシュメモリその他の不揮発メモ
リから高速なＳＲＡＭにロードし、その後すべてのプログラムコードをＳＲＡＭ
から実行することがある。上述のように、この解決方法の問題点は、ＳＲＡＭが
かなり大きな空間をダイ上に必要とし（相当するフラッシュメモリに比較して約
５倍の空間を必要とする）、動作させるためにかなりの電力を必要とすることで
ある。

【００１９】 第３の技術としては、フラッシュメモリおよびＳＲＡＭキャッシュを用いるこ
とがある。参照するプログラムがＳＲＡＭ内にあれば全速力での実行が可能にな
るが、そうでなければキャッシュミスが発生し、次のキャッシュロードの間に長
い待ち時間が生じる。かかるシステムは、実行時間が予測不能かつ判定不能にな
り、これは通常、実時間性に制約があるプロセッサにとって許容されない。この
実時間性の制約は、IEEE802.3（Ethernet（登録商標））、USB、HomePNA1.1また
はSPI(シリアル周辺装置インタフェース）等の標準規格に必要とされるタイミン
グに適合させるために課せられる制約である。これらの標準規格では、イベント
が発生してから一定量の時間内に応答が生成されることを必要とする。

【００２０】

【発明が解決しようとする課題】

従って、（１）組込み型プロセッサにおいてマルチスレッド化を可能にし、（
２）マルチスレッド環境においてゼロタイムコンテクストスイッチを行い、（３
）マルチスレッドに対して複数のハードリアルタイムおよび非リアルタイム優先
順位レベルを許容するようにスケジューリングし、（４）マルチスレッド環境に
おいてデータおよび命令を複数のメモリブロックからフェッチし、および（５）
特定のスレッドがマルチスレッドの複数の状態を命令パイプラインに格納できる
ようにする、システムおよび方法が必要とされている。

【００２１】 本発明は、デジタル信号プロセッサ（ＤＳＰ）と共に用いることも可能であり
、その場合、本発明によって、より小さいメモリバッファ、より高速の応答時間
および入出力遅延時間の低減が可能になる。

【００２２】

【課題を解決するための手段】

本発明は、組込み型プロセッサにおいてマルチスレッド化を可能にし、マルチ
スレッド環境においてゼロタイムコンテクストスイッチを行い、複数のハードリ
アルタイムおよび非リアルタイム優先順位レベルを許容するように複数のハード
ウェアスレッドをスケジューリングし、マルチスレッド環境においてデータおよ
び命令を複数のメモリブロックからフェッチし、特定のスレッドがマルチスレッ
ドの複数の状態を命令パイプラインに格納できるようにする、システムおよび方
法である。

【００２３】

【発明の実施の形態】

図面を参照して、本発明の好ましい実施形態をこれから説明する。図面におい
て、同じ符号は、同一または機能的に類似した構成要素を示している。また、図
面において、各符号の一番左の桁は、その符号が最初に使用された図面の番号に
対応している。

【００２４】 本発明は、上述した問題を解決するシステムおよび方法である。具体的には、
本発明は、組込み型プロセッサにおいてマルチスレッド化を可能にし、マルチス
レッド環境においてゼロタイムコンテクストスイッチを行い、多数のハードリア
ルタイムおよび非リアルタイム優先順位レベルを許容するようにマルチスレッド
をスケジューリングし、マルチスレッド環境においてデータおよび命令を複数の
メモリブロックからフェッチし、特定のスレッドがマルチスレッドの複数の状態
を命令パイプラインに格納できるようにするものである。

【００２５】 本発明は、複数のプログラムスレッドを単一プロセッサ上で同時実行している
ように見せると共に、スレッド間の実行の自動切替を可能にすることによって、
従来の組込み型プロセッサの制限を克服している。本発明は、ゼロタイムコンテ
クストスイッチ能力、自動スレッドスケジューラおよび複数種類のメモリ（例え
ばＳＲＡＭおよびフラッシュメモリ）からのフェッチコードを有することによっ
て、これを達成する。この同時実行の態様は、プロセッサのパイプラインを利用
可能なスレッド間で時分割多重化することによって達成される。

【００２６】 本発明のマルチスレッド化能力によって、複数のスレッドがパイプラインに同
時に存在することが可能になる。図２は、マルチスレッド環境における割り込み
応答を例示している。スレッドＡおよびＢは、いずれもハードリアルタイム（Ｈ
ＲＴ）スレッドであり、それぞれ割り込みＡおよびＢに依存してストールしてい
る。スレッドＣは、メインコードスレッドであり、非リアルタイム（ＮＲＴ）で
ある。割り込みＡが発生すると、スレッドＡが再開され、スレッドＡは、スレッ
ドＣとインタリーブされる。スレッドＣは、ＮＲＴなので、もはや完全なパイプ
ラインスループットを有しなくなる。割り込みＢが発生すると、スレッドＢが再
開され、スレッドＢは、スレッドＡと同じ優先順位であるので、パイプラインに
インタリーブされ、その時点でスレッドＣが完全にストールする。メインコード
であるスレッドＣは、ＨＲＴスレッドがパイプラインスループットのすべてを使
用してはいないときにのみ、実行を継続する。

【００２７】 図５は、本発明の一実施形態による組込み型プロセッサを例示している。この
組込み型プロセッサは、フェーズロックドループ（ＰＬＬ）即ちウォッチドッグ
タイマーなどの周辺装置ブロックを含むことができる。また、この組込み型プロ
セッサは、シャドウＳＲＡＭ付きフラッシュメモリを含むこともできる。シャド
ウＳＲＡＭは、プログラムに対してより高速なアクセスを提供する。半導体製造
プロセスによっては、ＳＲＡＭのアクセスは、フラッシュメモリのアクセスより
も速い場合がある。シャドウＳＲＡＭへのプログラムのロードは、プログラム制
御で行なわれる。また、この組込み型プロセッサは、従来のＳＲＡＭデータメモ
リ、ＣＰＵコア、Virtual Peripheralサポートロジックと呼ばれる入出力（Ｉ／
Ｏ）サポートロジック、および、有限インパルス応答（ＦＩＲ）フィルタコプロ
セッサも含む。本発明のマルチスレッド化態様は、マルチスレッドコンテクスト
およびスレッド選択ロジックが内在する場合、ＣＰＵの大部分を占める。さらに
、マルチスレッド化の実施形態によっては、同一チップ上にコプロセッサまたは
ＤＳＰコアも存在する場合がある。

【００２８】 上述のように、本発明の特徴は、スレッドコンテクストをオーバヘッドなしに
切り替える能力にある。オーバヘッドのないコンテクストスイッチは、フェッチ
ユニットが命令をフェッチするために使用するプログラムカウンタを制御するこ
とによって、達成される。図４は、本発明の一実施形態によるマルチスレッド化
されたフェッチ切替パイプラインを例示している。プロセッサは、すべてのレジ
スタアクセスが正しいスレッドのコンテクスト内の正しいレジスタに関連する限
り、パイプライン内の異なるステージにおいて異なるスレッドからの情報を用い
て機能する。

【００２９】 毎サイクルごとに（または毎特定量ごと、即ちあるセット数のサイクルまたは
命令ごとに）スレッドを切り替えることによって、システムは、アクティブな同
優先順位のスレッドの数に依存するジャンプ（パイプラインのフラッシュを必要
とする）によるペナルティも低減／除去する。跳んでいるスレッドをフラッシュ
する必要しかないので、その他のスレッドがすでにパイプラインに存在していれ
ば、フラッシュが回避／低減される。

【００３０】 ゼロタイムコンテクストスイッチは、いかなる時間ペナルティを招くこともな
く、あるプログラムコンテクストと別のプログラムコンテクストとの間を切り替
える能力である。これは、コンテクストスイッチがマシン命令間で行なわれるこ
とを意味している。同様の発想は、コンテクスト間のスイッチのコストがゼロで
はないが小さい、低オーバーヘッドコンテクストスイッチに適用することもでき
る。本発明は、これらの状況のいずれをも包含しているが、分かりやすくする目
的で、ゼロタイムコンテクストスイッチを以下で説明する。ゼロタイムコンテク
ストスイッチと低オーバーヘッドコンテクストスイッチとの違いは、当業者には
明らかであろう。上述のように、プログラムコンテクストは、マシンの状態を表
すレジスタの集まりである。コンテクストには、通常、プログラムカウンタ、状
態レジスタおよび複数のデータレジスタが含まれる。すべてのプログラム間で共
用する他の何らかのレジスタを含むことも可能である。

【００３１】 命令がパイプラインに渡されるとき、コンテクスト番号も一緒に渡される。こ
のコンテクスト番号は、プログラムカウンタをロードするために使用するコンテ
クストレジスタを定め、レジスタ値をロードまたはセーブする。これによって、
各パイプラインステージが個別のコンテクストで動作できるようになっている。
コンテクスト間の切り替えは、単に異なるコンテクスト番号を用いることによっ
て行なわれる。

【００３２】 図６は、本発明の一実施形態によるスレッドごとのコンテクストの例を示して
いる。この例におけるコンテクストには、図示のように、３２個の汎用レジスタ
、８個のアドレスレジスタ、および、様々なその他の情報が含まれている。スレ
ッドのコンテクストの一部として格納されるデータの種類は、図６に例示するも
のとは異なる場合もある。

【００３３】 本発明は、ゼロタイムコンテクストスイッチによって２以上のコンテクスト間
を迅速に（すべての命令をできる限り頻繁に）切り替えるという利点を有する、
命令レベルでマルチスレッド化するシステムおよび方法である。各コンテクスト
が実行に要する時間の量は、「量子時間」(quantum)と呼ばれる。最小の量子時
間は、１命令に相当する１クロックサイクルである。マルチサイクル命令の場合
、量子時間は１命令よりも小さい場合がある（即ち、タイムスライスの分解能は
、スレッドが実行している命令ではなく、単に量子時間によって決まる）。

【００３４】 利用可能なコンテクスト間での利用可能な処理時間の割り当ては、スケジュー
リングアルゴリズムによって実施される。S.Eggers他による「Simultaneous Mul
tithreading:APlatform for Next Generation Processors」IEEE Micro, pp.12-
19（1997年9/10月）など、従来のマルチスレッド化システムにおいては、コンテ
クスト間での量子時間の割り当ては、キャッシュ内の命令の利用可能性などの外
部刺激によって決まる。

【００３５】 本発明においては、量子時間の割り当てが固定のスケジュールに従って行なわ
れる場合に利点が生じる。このコンテクストのスケジューリングは、厳密なスケ
ジューリング、やや柔軟なスケジューリングおよび自由なスケジューリングの３
つに大別することができる。

【００３６】 図７ａは、本発明の一実施形態による厳密なスケジューリングの例を示してい
る。図７ｂは、本発明の一実施形態によるやや柔軟なスケジューリングの例を示
している。図７ｃは、本発明の実施形態による自由なスケジューリングの例を示
している。

【００３７】 図７ａを参照すると、図４に例示したスレッドコントローラ等のスケジューラ
を用いて厳密なスケジューリングを行う場合、スケジュールは固定され、短時間
にわたって変化しない。例えば、スケジュールが図７ａに示すように「ＡＢＡＣ
」とプログラムされている場合、スレッドの実行時シーケンスは、図７ａに示す
ように「ＡＢＡＣＡＢＡＣＡＢＡＣ...」となる。厳密にスケジューリングされ
たスレッドは、一秒当たりに実行される命令の数が厳密であることからハードリ
アルタイム（ＨＲＴ）スレッドと呼ばれ、ＨＲＴスレッドは、厳しいタイミング
要件を満たすことのできる決定性性能（deterministic performance）を有する
。

【００３８】 図７ｂを参照すると、スケジューラがやや柔軟なスケジューリング技術を用い
る場合、スケジュールのいくらかが固定され、残りの利用可能な量子時間は、非
リアルタイム（ＮＲＴ）スレッドで満たされている。例えば、スケジュールが「
Ａ＊Ｂ＊」とプログラムされていて、「＊」が任意のＮＲＴスレッドを実行する
ことができるワイルドカードであるものとすると、スレッドの実行時シーケンス
は、ＮＲＴスレッドであるスレッドＤ、EおよびFを用いて、図７ｂに示すように
「ＡＤＢＥＡＦＢＥＡＦＢＥ...」のようになる。

【００３９】 厳密なスケジューリングまたはやや柔軟なスケジューリングを用いることの利
点は、各ＨＲＴスレッドに対する実行時間の割り当てが設定されているので、各
スレッドを実行するために必要な時間が予測可能であることにある。スレッドが
多い場合、スレッドが所定の時間内で実行を完了する必要がある場合があるので
、かかる予測可能性は、重要である。これに対して、従来のシステムを参照して
上述した割り込みサービスルーチンは、ハードリアルタイムスレッドが予測可能
な時間で完了することを保証していない。

【００４０】 ハードリアルタイムスレッドについてのこれらの静的およびやや柔軟なスケジ
ュールは、プログラム可能な量子時間サイクルテーブルを用いて達成される。テ
ーブル内の各エントリは、利用可能な量子時間サイクルを表し、そのサイクルが
割り当てられるハードリアルタイムスレッドを提供する。テーブルは、例えば６
４エントリまでの可変長である。テーブルの端に達すると、スケジューラは、テ
ーブル内の最初の要素から続けて、無限に繰り返すシーケンスを提供する。例え
ば、図７ｄは、本発明の一実施形態による３つのハードリアルタイムスレッドを
用いたやや柔軟なスレッドスケジュールの例である。スレッドAには時間の５０
％がスケジュールされ、スレッドBには時間の２５％の時間がスケジュールされ
、および、スレッドCには時間の１２．５％がスケジュールされている。ＣＰＵ
が２００MIPSのクロックである場合、これらは、スレッドAが１００MIPSの専用
ＣＰＵ実行速度を有し、スレッドBが５０MIPSの専用ＣＰＵ実行速度を有し、ス
レッドCが２５MIPSの専用ＣＰＵ実行速度を有し、残りのスレッド（例えば、非
リアルタイムスレッド）が２５MIPSの最小ＣＰＵ実行速度を有することに等しい
。

【００４１】 従って、各ハードリアルタイムスレッドは、テーブルで指定されたように命令
スロットが割り当てられるので、指定した実行速度が保証され、各々が保証され
た決定性性能を有する。本発明によって与えられる予測可能性は、ハードリアル
タイムスレッドを実行するために必要とされる時間が分かり、また、スレッドを
確実に完了させるためにプログラムが追加の時間を割り当てる必要がなくなるの
で、プログラムの効率を大幅に向上させる。即ち、各ハードリアルタイムスレッ
ドに対する割り込み待ち時間は、その静的割り当ての分解能内に判定される。こ
の待ち時間は、パイプライン長とスレッドが次にスケジューリングされるまでの
時間とによって判定される。付加されるスケジューリングジッタは、同期クロッ
クと同期する非同期割り込みと同じであると考えることができる。例えば、２５
％の割り当てをもつスレッドは、システムクロックの２５％で動作しているクロ
ックに関して、決定性割り込み待ち時間を有することになる。

【００４２】 このテーブルは、ハードリアルタイムタスクのために命令スロットを予約して
いるが、これは、他の非リアルタイムタスクもその命令スロットで実行できない
ことを意味しているのではない。例えば、スロットCは、ほとんどの時間、アイ
ドル状態である場合がある。例えば、スレッドCが１１５．２ｋｂｐｓのＵＡＲ
Ｔを表す場合、スレッドＣは、データを送受信するときにしか決定性性能を必要
としない。スレッドは、アクティブでない場合、スケジューリングされる必要が
ない。スケジューラは、すべての空き命令スロットおよびスレッドに割り当てら
れているがアクティブではない命令スロットを、非リアルタイムスレッドのため
に利用することができる。

【００４３】 利用可能なＭＩＰＳのうちの５０％より多くを単一スロットに割り当てること
ができ、これによって、同一のスレッドからの連続する命令相互間の遅延時間が
非決定性になるが、同じにはならない。アプリケーションによっては、この命令
相互間の遅延のばらつきは欠点でない場合もある。例えば、あるスレッドをスロ
ット1,2,3,4,5,6,7,9,...にスケジューリングすることによって、ＣＰＵの利用
可能なＭＩＰＳの７５％を達成できる場合もある。ある種のＮＲＴスレッドのス
ケジューリングは、各スレッドをとおして回転する。即ち、スレッドは、各アク
ティブなスレッドから実行された１命令を用いて、順番にスケジューリングされ
る。この種のやや柔軟なスケジューリングによって、非リアルタイムスレッドを
スケジュール内の空きスロットに（例えば、図７ｄに「＊」でラベル付けされた
量子時間に）スケジューリングすることが可能になり、スロット内において、ス
ケジューリングされたハードリアルタイムスレッドは、上述のように非アクティ
ブである（例えば、スレッドＢがアクティブでないとすれば、スレッドＢの位置
において）。この種のスケジューリングは、しばしば「ラウンドロビン」スケジ
ューリングと呼ばれる。

【００４４】 非リアルタイムシステムについて、複数レベルの優先順位がサポートされる。
低優先順位のスレッドは、高優先順位のスレッドに対して常に道をゆずる。高レ
ベル優先順位によって、低優先順位のスレッドに対して複数命令の微小な動作が
可能になるので、リアルタイムオペレーティングシステム（ＲＴＯＳ）のソフト
ウェアでの実施が可能になる。ＲＴＯＳカーネルのＮＲＴスレッドが、その制御
下で他のＮＲＴスレッドよりも高い優先順位を有している場合、その高優先順位
のスレッドが動作している間は、いかなる低優先順位のスレッドもスケジューリ
ングされないことが保証される。それゆえ、ＲＴＯＳカーネルは、他のＮＲＴス
レッドによって割り込みを受ける可能性を考慮することなく、動作を実行するこ
とができる。

【００４５】 図７ｃを参照すると、自由なスケジューリング技術を利用する場合、非リアル
タイムスレッド用に特に予約される量子時間はなく、いずれの量子時間もリアル
タイムスレッドのために用いることができる。

【００４６】 スレッドは、静的なスケジュールを有し（即ち、スレッドには、ＨＲＴテーブ
ルの固定スロットが割り当てられる）、スレッドには、ＮＲＴスレッドとしてフ
ラグを立てることもできる。従って、スレッドは、ＨＲＴテーブルによる割り当
てにしたがって最小実行速度が保証されているが、他のスロットをＮＲＴスレッ
ドとして用いることによって、さらに高速に実行することもできる。

【００４７】 本発明には、複数のソフトウェアスレッドを実行し、これらのスレッド間を自
動的に切り替えるためのハードウェア支援機能が含まれ、以下にこれを説明する
。このマルチスレッド化支援機能には、リアルタイムおよび非リアルタイムタス
クのスケジューリング、バイナリおよびカウンティングセマフォ（割り込み）に
よるタスク間通信、高速割り込み応答、並びに、コンテクストスイッチおよび増
分リンクなどを含む、様々な特徴が含まれる。

【００４８】 マルチスレッド化支援機能を組込み型プロセッサのコアに含めることによって
、コンテクストスイッチのためのオーバーヘッドをゼロまで低減させることがで
きる。ゼロタイムコンテクストスイッチは、個々の命令間でのコンテクストスイ
ッチを可能にする。ゼロタイムコンテクストスイッチは、コアの時分割多重化の
ようなものと考えることができる。

【００４９】 本発明の一実施形態においては、フラッシュメモリが複数の独立したブロック
に分割されている場合であっても、ＳＲＡＭとフラッシュメモリとの両方からコ
ードをフェッチすることを可能にしている。このことは、本発明のスレッドスケ
ジューリングを複雑にしている。本発明において、各メモリブロックは、スレッ
ドの全体的なスケジューリングとは独立にスケジューリングされる。図８は、本
発明の一実施形態による２レベルのスケジューリングを用いたスレッドフェッチ
ロジックを例示している。

【００５０】 本発明の一実施形態において、フェッチされた命令は、複数種のメモリに格納
することができる。例えば、命令は、ＳＲＡＭおよびフラッシュメモリに格納す
ることができる。上述のように、命令等のデータをＳＲＡＭからアクセスする場
合、同じデータまたは命令をフラッシュメモリからアクセスするよりも高速であ
る。この実施形態においては、ハードリアルタイムスレッドが単一サイクルでフ
ェッチされ、ハードリアルタイムスレッドについてのすべての命令がＳＲＡＭに
格納されるようにすることが好ましい。これに対して、非リアルタイムスレッド
からフェッチする命令は、ＳＲＡＭまたはフラッシュメモリのうちのいずれに格
納してもよい。

【００５１】 図８を参照すると、シャドウＳＲＡＭ内の命令は、ＨＲＴスレッドセレクタ80
2またはＮＲＴシャドウスレッドセレクタ804からのポインタに基づいてフェッチ
される。フラッシュメモリからの命令は、ＮＲＴフラッシュスレッドセレクタ80
6からのポインタに基づいてフェッチされる。スレッドセレクタ802,804,806につ
いては、以下でさらに詳しく説明する。ＳＲＡＭおよびフラッシュメモリの出力
は、マルチプレクサ（ＭＵＸ）810に入力され、マルチプレクサは、ポストフェ
ッチセレクタ812からの出力に基づいて、以下で説明するように、適切な命令を
出力する。その後、ＭＵＸの出力をデコードし、従来のパイプラインプロセスま
たは以下で説明する修正したパイプラインプロセスを用いて、実行を継続するこ
とができる。

【００５２】 図９は、本発明の一実施形態によるＨＲＴスレッドセレクタ802を例示してい
る。上で示したように、シャドウＳＲＡＭ820は、単一サイクルランダムアクセ
ス命令フェッチを提供する。この実施形態において、ハードリアルタイム（ＨＲ
Ｔ）スレッドは、単一サイクルの判定を必要とするので、かかるＨＲＴスレッド
がＳＲＡＭからしか実行できない場合がある。ＨＲＴスレッドコントローラ802
は、複数のＨＲＴスケジュールテーブルの選択を可能にするバンクセレクタ902
を含んでいる。バンクセレクタは、任意のある時点においていずれのテーブルが
使用中であるかを判定する。複数テーブルの使用によって、既に実行されている
ＨＲＴスレッドに影響を与えることなく、新しいスケジュールを構築することが
できるようになる。カウンタ904は、ＨＲＴセレクタ802内のレジスタにおけるタ
イムスライスを指し示すために用いられる。カウンタ904は、最後のエントリに
達したとき、即ちタイムスライス63が読み出されたときに、リセットされる。カ
ウンタ904はバンクセレクタ902とともに用いられ、後続のサイクルにおいてシャ
ドウＳＲＡＭにフェッチされることになるスレッドを識別する。識別されたスレ
ッドがアクティブである（例えばサスペンドされていない）場合、識別されたス
レッドのプログラムカウンタ（ＰＣ）が獲得され、後続のサイクルにおいてシャ
ドウＳＲＡＭのアドレスとして用いられる。例えば、図９に関して説明すると、
バンクセレクタ902およびカウンタ904に基づいてタイムスライス番号1が識別さ
れた場合、このタイムスライスによって識別されたスレッドは、後続のサイクル
においてＳＲＡＭによってフェッチされることになるスレッドを表している。図
９に記載したブロックの出力は、信号の集合である。８つの信号を用いて、８ス
レッドのうちのいずれがフェッチされることになるかを判定する。もちろん、本
発明は、８スレッドのみの制御に限定されるわけではない。さらに多くの信号を
用いてさらに多くのスレッドを制御することもできる。信号の１つは、フェッチ
すべきＨＲＴスレッドが存在しないことを示すために用いられる。

【００５３】 図１０は、本発明の一実施形態によるＮＲＴシャドウＳＲＡＭスレッドセレク
タ804およびシャドウＳＲＡＭアクセスロジックを例示している。ＮＲＴシャド
ウスレッドセレクタ804には、利用可能なスレッド識別装置1010、シャドウＳＲ
ＡＭからフェッチされた過去の動的スレッドを識別するためのレジスタ1012、お
よび、フリップフロップ（Ｆ／Ｆ）が含まれる。レジスタおよび利用可能なスレ
ッド識別装置1010（以下で説明する）は、スレッドセレクタユニットによって受
信され、次のサイクルにおいて（存在すれば）ＳＲＡＭによってアクセスされる
べきスレッドを識別する。スレッドセレクタ1014は、1012から受信した最後のス
レッド番号と1010から受信した利用可能なスレッド識別装置とを用いて次にフェ
ッチすべきスレッドを判定し、ＮＲＴスレッドの正しいラウンドロビン選択を保
証する。

【００５４】 図１１は、本発明の一実施形態によるＮＲＴ利用可能スレッド識別装置1010を
例示している。ＮＲＴ利用可能スレッド識別装置1010は、各スレッドについて、
そのスレッドがアクティブであるか否か、そのスレッドが動的なものとして識別
されているか否か、および、そのスレッドが高優先順位なものとしてマークされ
ているか否かに基づいて、出力を生成する。アクティブ、動的、高優先順位のス
レッドが存在しない場合、ＮＲＴ利用可能スレッド識別装置1010は、各スレッド
について、そのスレッドがアクティブであるか否か、そのスレッドが動的（ＮＲ
Ｔ）なものとして識別されているか否か、および、そのスレッドが低優先順位な
ものとしてマークされているか否かに基づいて、出力を生成する。

【００５５】 ＮＲＴシャドウＳＲＡＭスレッドセレクタ804は、各スレッドについて、ＮＲ
Ｔスケジュール可能出力が真であるか否か、および、そのスレッドのＰＣがシャ
ドウＳＲＡＭを指しているか否かを判定するロジックに基づいて、シャドウＮＲ
Ｔスケジュール可能ロジック出力を生成する。ＰＣがシャドウＳＲＡＭ内の位置
を指しているか否かの判定は、アドレスを検査することによって、即ち、シャド
ウＳＲＡＭおよびフラッシュメモリがアドレス空間内の異なる領域にマップされ
ていることを検査することによって、行なわれる。

【００５６】 上述のように、ＮＲＴ利用可能スレッド識別装置1010は、利用可能なスレッド
を識別し、これらのスレッドのうちの１つは、過去に選択され、シャドウＲＡＭ
から連続的にフェッチされ、パイプラインによって使用されて、レジスタ1012に
格納されている過去のスレッドに基づいて選択される。

【００５７】 ＨＲＴスレッドセレクタ802が、そのサイクルがＮＲＴスレッドのために利用
可能であることを示す場合、選択されたスレッドのＰＣが取得され、次のサイク
ルにおいてシャドウＳＲＡＭアクセスのためのアドレスとして使用される。

【００５８】 現在のシャドウＳＲＡＭアクセスがＮＲＴスレッド（過去のサイクルで選択さ
れた）でなく、かつ、ポストフェッチセレクタ812がそのシャドウＳＲＡＭをデ
コードステージのためのソースとして選択しない限り、選択されたスレッド番号
（「スレッドなし」の場合も含む）がレジスタ1012にラッチされる。即ち、現在
のシャドウＳＲＡＭアクセスがＨＲＴスレッドである場合、現在のシャドウＳＲ
ＡＭアクセスが非スレッドである場合、または、現在のＳＲＡＭアクセスがポス
トフェッチセレクタ812によって選択されたＮＲＴスレッドである場合にのみ、
選択されたスレッド番号が「過去のスレッド」であるものとしてラッチされる。
ポストフェッチセレクタ812は、以下でさらに詳細に説明する。

【００５９】 図１２は、本発明の一実施形態によるＮＲＴフラッシュメモリスレッドセレク
タ806を例示している。フラッシュ読み出し専用メモリ（ＲＯＭ）は、そのデー
タにアクセスするために複数のクロックサイクルを必要とする。本発明のこの実
施形態においては、フラッシュＲＯＭからの命令速度を向上させるために、フラ
ッシュメモリが４つのブロックに分割され、それぞれがアドレス空間における４
つの範囲に対応している。これらのブロックは、図８において、フラッシュＡ、
フラッシュＢ、フラッシュＣおよびフラッシュＤとして示されている。各ブロッ
クは独立にフェッチすることができ、そのため、各ブロックは、そのブロックか
らいずれのスレッドをフェッチすることができるかを判定するために、各自のＮ
ＲＴスレッドセレクタ806を必要とする。上述のように、ＮＲＴスレッドだけは
、フラッシュＲＯＭから実行することができる。

【００６０】 アクティブなスレッドの集合とＰＣがこのフラッシュブロックに存在するスレ
ッドの集合との交差が、利用可能スレッド識別装置1010によって生成され、スレ
ッドセレクタ1214によって受信される。スレッドセレクタ1214は、過去のスレッ
ド番号を用いて次のスレッドをラウンドロビンの方法で選択する。スレッドＰＣ
のユニット1214は、選択されたスレッドに対するプログラムカウンタ（ＰＣ）を
判定し、このＰＣをアドレスに従ってフラッシュブロックに渡す。フラッシュメ
モリの出力は２重バッファリングされており、後続のフェッチ動作が開始された
後でもその出力が「有効」にとどまるようにしている。

【００６１】 図１３は、本発明の一実施形態によるポストフェッチセレクタを例示している
。フラッシュブロックおよびＳＲＡＭブロックのそれぞれがスレッドを選択した
後、ポストフェッチセレクタ812は、そのスレッドをパイプラインに渡すスレッ
ドとして選択する。ＨＲＴスレッドがアクティブであれば、これが常に選択され
る。そうでなければＮＲＴスレッドが選択される。この例においては、フラッシ
ュ／シャドウＳＲＡＭリソースは、ソースセレクタ1302によってＮＲＴスレッド
が選択された元の最後のフラッシュ（またはシャドウＳＲＡＭ）ブロックに応じ
て、ラウンドロビンの順で選択される。

【００６２】 本発明の別の態様は、関連するスレッドまたは他のスレッドについてのスレッ
ド状態をセーブおよびリストアする能力である。マルチスレッドＣＰＵは、機能
ユニットの集合に対してインターリーブされた複数のスレッドの実行を有する。
ＣＰＵ状態は、各スレッドに対して複製される。スレッドによっては、他のスレ
ッドの状態を読み出しまたは書き込みできる必要があるスレッドもある。例えば
、１スレッドで動作しているリアルタイムオペレーティングシステム（ＲＴＯＳ
）は、単一のハードウェアスレッドに対して多重の複数のソフトウェアスレッド
の実行を必要とする場合があり、そのため、ＲＴＯＳは、かかるソフトウェアス
レッドの状態をセーブおよびリストアできる必要がある場合がある。

【００６３】 他のプロセッサは、各ハードウェアスレッド上で動作する個別のオペレーティ
ングシステム（ＯＳ）カーネルを有し、カーネルはこれらのスレッドの状態をセ
ーブおよびリストアすることに責任を負っている。これは、既存のＲＴＯＳから
のコードがハードウェアスレッドを制御することに用いられる場合、適当ではな
い。

【００６４】 本発明と共に用いることのできる命令集合の１種は、１つの一般的なソース（
メモリまたはレジスタ）、１つのレジスタソースおよび１つの一般的な宛先を用
いて、命令集合を記憶するためのメモリである。本発明は、１つのスレッドにそ
の一般的なソースあるいは一般的な宛先またはその両方を設定し、他のスレッド
の状態を用いることを可能にする。プロセッサ状態ワードにおける２つのフィー
ルド、ソーススレッドおよび宛先スレッドが使用され、レジスタまたはメモリに
対するソースおよび／または宛先アクセスについての正常なスレッドＩＤを上書
きする。

【００６５】 本発明は、従来の単一スレッドのＣＰＵからのＲＴＯＳコードを新しいマルチ
スレッドのアーキテクチャに容易に移植することを可能にする。本発明は、作業
者スレッドと管理者スレッドとの間に提示する単純な方法を与える。

【００６６】 本発明の他の実施形態において、上述のマルチスレッド化システムは、さらに
強力なパイプライン構造と共に用いられる。図１４は、本発明の一実施形態によ
るマルチスレッド化された発行スイッチパイプラインを例示している。従来のパ
イプライン処理環境においては、フェッチおよびデコードステージは、そのフェ
ッチおよびデコードステージがいつ行なわれたに関わらず、同一の出力になる。
これに対して、本発行ステージはデータ依存であり、このステージは、データを
ソースレジスタから取得するので、この動作の結果は、発行動作の時点における
ソースレジスタのデータに依存している。本発明のこの実施形態においては、ス
レッド選択決定は、発行ステージの入力に対して遅延される。

【００６７】 本発明の一実施形態において、発行スイッチは、図１４に示すように、フェッ
チおよび発行ステージにおいてスレッドラッチを使用することによって、実施さ
れる。この発行ステージは、いずれのスレッドを実行すべきかを、優先順位およ
びスレッドスイッチアルゴリズム（プリフェッチ選択に従う）に基づくだけでな
く、データおよびリソース依存性にも基づいて決定する。フェッチおよび発行ス
テージ内のラッチの数を増やすことによって、いかなる数のスレッドも扱うこと
ができる。

【００６８】 図１５は、本発明の一実施形態によるマルチスレッド化された並列デコードパ
イプラインを例示している。図１５は、並列フェッチおよびデコード拡張を示し
ている。並列フェッチステージは、各サイクルごとにメモリアクセスを必要とす
るので、プリフェッチシステムなしに、または、プログラムメモリをマルチポー
ト化することなく並列化することができない。プログラムメモリのマルティポー
ト化は、すべてのスレッドのそれぞれが利用性のほとんどない各自のポートを有
する必要があるので、経済的な解決方法ではない。プリフェッチシステムを用い
て、一時的にプログラムメモリの線をフェッチすることによって、バス競合を低
減することができる。すべてのスレッドのそれぞれについてバッファ線を実装し
、これらのバッファ線をフェッチステージとデコードステージとの間でマルチポ
ートした場合、フェッチユニットは命令を任意のスレッドから並列に供給するこ
とができる。その結果、スレッドスイッチをよりよくパイプラインフラッシュか
ら隠し、割り込み待ち時間を減少させることができる。例えば、ジャンプフラッ
シュの改善は、完全に同一ではない優先順位の開始すべきスレッドが存在し、低
い方の優先順位のスレッドが開始される場合に行なわれる。割り込み待ち時間の
改善は、既にフェッチおよびデコードされて割り込みに対して発行を準備してい
るＩＳＲコードを開始することによってなされる。

【００６９】 図１６は、本発明の一実施形態によるマルチスレッド化されたスーパースカラ
ーパイプラインを例示している。図１６において、機能ユニットを最大限利用す
るために、複数の命令が同一のスレッドまたは異なるスレッドから並列に実行さ
れる。発行ステージは、スレッド選択、リソース割り当ておよびデータ依存物保
護について責任を負う。そのため、発行ステージは、スレッドのスケジューリン
グを最適化して、最大限のリソース利用および最大限のトータルスループットを
保証している。それより前のステージ（フェッチステージおよびデコードステー
ジ）は、発行スレッドセレクタから利用可能なスレッドのプールを維持しようと
試みる。

【００７０】 本発明の組込み型プロセッサのマルチスレッド化の特徴の１つは、独立に書か
れてオブジェクト形態で配布されているVirtual Peripheral（ＶＰ）を統合する
能力である。ＶＰが極めて厳しいジッタ許容差を有していても、異なるＶＰに対
して互いの影響を考慮することなく、これらを結合することができる。

【００７１】 例えば、次のようなＶＰおよびジッタ許容差を考える。（１）ＵＡＲＴ １１
５．２ｋｂｐｓ、２１７ｎｓ（ナノセカンド）、（２）１０ＢａｓｅＴイーサネ
ット、１０ｎｓ、（３）ＴＣＰ／ＩＰスタック、１０ｍｓ（ミリセカンド）、お
よび、（４）アプリケーションコード、５０ｍｓ。設計者がこれらのＶＰを統合
してシステムを作成した場合、設計者は、静的スケジュールテーブルを判定する
必要がほとんどない。

【００７２】 ＴＣＰ／ＩＰおよびアプリケーションコードは、タイミングの影響を受けない
ので、いずれのＶＰもＮＲＴスレッドとしてスケジューリングされる。他の２つ
のＶＰは、外部イベントに対して決定性応答を必要とするので、ハードリアルタ
イムスレッドとしてスケジューリングされなければならない。目的のＣＰＵ速度
が２００ＭＨｚであるとき、イーサネットＶＰは、ＭＩＰＳの５０％、即ち５ｎ
ｓの応答を必要とし、その命令間に１より大きな命令遅延を有することができな
い。ＵＡＲＴ ＶＰは、ＭＩＰＳの１％未満しか必要としないが、そのジッタ許
容差内でサービスされることを必要とするので、テーブル内に４回スケジュール
される。

【００７３】 その結果、これら４つのＶＰは、それぞれが異なるベンダー製であっても、い
かなるコードも修正することなく、各スレッドが必要とする全計算能力に占める
割合を判定するための何らかの単純な数学的処理を必要とするだけで、統合する
ことができる。これらのＶＰは、タイミングを必要とするスレッドの各々がその
ジッタ性能を保証されているので、いかなるタイミング問題を伴うことなく同時
に動作する。

【００７４】 もちろん、ＶＰは、互いに通信できても、同時に動作するだけである。これは
、適切な高レベルＡＰＩの定義を必要とし、その詳細は当業者には明らかであろ
う。

【００７５】 表１は、受信ＵＡＲＴスレッドの例である：

【表１】

【００７６】 スレッドは、開始ビットのエッジが下がるまでは自身をサスペンドする。この
割り込みが発生すると、スレッドが再開され、入ってくるデータのタイミングは
、開始エッジが検出された正確な時間に基づく。この技術によって、さらに高い
精度が可能になり、よって組込み型プロセッサの動作が改善される。

【００７７】 スレッドは、受信された各ビットについて、次のタイマ割り込みがあるまでは
自身をサスペンドする（ＲＴＣＣタイマは、各スレッドについて独立であるので
、他のＶＰと衝突することがない）。

【００７８】 バイトの完了時、コードは、バイトを読み出し可能なアプリケーション層にソ
フトウェア割り込みの信号を発行する。この「割り込み」命令は、単に割り込み
フラグを設定するだけである。アプリケーション層は、この割り込みフラグをポ
ーリングされるか、または、サスペンドされた後この割り込みによって再開され
る。

【００７９】 送信ＵＡＲＴスレッドの例を表２に示す：

【表２】

【００８０】 スレッドは、ユーザー定義の送信開始ソフトウェア割り込み（TxStart）に応
じて自身をサスペンドする。この割り込みがアプリケーションスレッドによって
トリガされると、送信ＵＡＲＴスレッドが再開され、送信すべきバイトが内部レ
ジスタ（UartTxBits）に送信される。この時点でアプリケーションは、第２のバ
イトを自由に送信することができ、そのため、割り込みフラグがクリアされ、Ua
rtTxEmpty割り込みがトリガされる。

【００８１】 このバイトは、各ビットの後に続く次のＲＴＴＣ割り込みをサスペンドするこ
とによって、送信される（ＲＴＴＣタイマは、各スレッドについて独立なので、
他のＶＰと衝突することがない）。

【００８２】 送信が完了すると、スレッドは、送信開始割り込みに応じて再びサスペンドす
る。送信開始割り込みを最後のバイトの送信中にトリガーして、スレッドを直ち
に再開できるようにすることも可能である。

【００８３】 ここまで本発明を具体的に例示し、特定の実施形態およびいくつかの代替の実
施形態を参照して説明してきたが、当業者であれば、本発明の思想と範囲から逸
脱することなく形態および細部の様々な変更を行うことが可能であることが容易
に分かるであろう。

【図面の簡単な説明】

【図１】 従来の割り込み応答を示す図である。

【図２】 マルチスレッド化された環境における割り込み応答を示す図である。

【図３】 従来のパイプラインを示す図である。

【図４】 本発明の一実施形態によるマルチスレッド化されたフェッチスイッチパイプラ
インを示す図である。

【図５】 本発明の一実施形態による組込み型プロセッサを示す図である。

【図６】 本発明の一実施形態によるスレッドごとのコンテクストの例を示す図である。

【図７ａ】 本発明の一実施形態による厳密なスケジューリングの例を示す図である。

【図７ｂ】 本発明の一実施形態によるやや柔軟なスケジューリングの例を示す図である。

【図７ｃ】 本発明の一実施形態による自由なスケジューリングの例を示す図である。

【図７ｄ】 本発明の一実施形態による３つのハードリアルタイムスレッドを用いたやや柔
軟なスケジューリングを示す図である。

【図８】 本発明の一実施形態による２レベルのスケジューリングを用いたスレッドフェ
ッチアルゴリズムを示す図である。

【図９】 本発明の一実施形態によるＨＲＴスレッドセレクタを示す図である。

【図１０】 本発明の一実施形態によるＮＲＴシャドウＳＲＡＭスレッドセレクタおよびＳ
ＲＡＭアクセスロジックを示す図である。

【図１１】 本発明の一実施形態によるＮＲＴスレッド利用可能性セレクタを示す図である
。

【図１２】 本発明の一実施形態によるＮＲＴフラッシュメモリスレッドセレクタを示す図
である。

【図１３】 本発明の一実施形態によるポストフェッチセレクタを示す図である。

【図１４】 本発明の一実施形態によるマルチスレッド化された発行スイッチパイプライン
を示す図である。

【図１５】 本発明の一実施形態によるパイプライン化されたフェッチ並行デコードパイプ
ラインを示す図である。

【図１６】 本発明の一実施形態によるマルチスレッド化されたスーパースカラーパイプラ
インを示す図である。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／２５０，７８１ (32)優先日 平成12年12月１日(2000．12．1) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 ウォーターズ，クリストファー，ジェイ， エフ アメリカ合衆国カリフォルニア州94301 パロアルト ユニバーシティ アベニュー 1170 (72)発明者 ミマログル，チベット アメリカ合衆国カリフォルニア州94087 サニーベイル グロウセスター コート 1040 (72)発明者 フォトランド，デイビッド，アラン アメリカ合衆国カリフォルニア州95129 サンノゼ カピストラーノ アベニュー 4863 Ｆターム(参考） 5B098 BA15 CC01 DD03 GA05 GA08

Claims (10)

【特許請求の範囲】
1. 【請求項１】 プログラムコンテクスト間をスイッチするためのコンピュータベースのシステ
   ムであって、 実行パイプラインにおいて第１のプログラムスレッドおよび第２のプログラ
   ムスレッドを有することのできる組込み型パイプラインプロセッサと、 前記組込み型プロセッサの第１の状態を格納することができるデータ記憶装
   置の第１の集合と、 前記組込み型プロセッサの第２の状態を格納することができるデータ記憶装
   置の第２の集合と、 前記組込み型プロセッサが実行すべき前記プログラムスレッドを識別するた
   めのスレッドスケジューラと、 からなり、 前記プロセッサが、前記第１のスレッドにおける第１のプログラム命令の実行
   の最後と前記第２のスレッドにおける第２のプログラム命令の実行の最初との間
   で、前記第１の状態と前記第２の状態とを切り替えるシステム。
2. 【請求項２】 前記第１の状態が前記第１のプログラムスレッドの実行中における前記組込み
   型プロセッサの状態である、請求項１のシステム。
3. 【請求項３】 前記第２の状態が前記第２のプログラムスレッドの実行中における前記組込み
   型プロセッサの状態である、請求項１のシステム。
4. 【請求項４】 前記プロセッサは、状態選択レジスタを変更することによって前記第１の状態
   と前記第２の状態とを切り替える、請求項１のシステム。
5. 【請求項５】 前記スレッドスケジューラは、 少なくとも１つのハードリアルタイム（ＨＲＴ）スレッドおよび少なくとも
   １つの非リアルタイムスレッドを識別するためのスレッド識別装置と、 前記ＨＲＴの実行が所定の時間内で行われることを保証するように前記ＨＲ
   Ｔスレッドを利用可能な量子時間に規則正しくスケジューリングするためのＨＲ
   Ｔスケジューラと、 を含む、請求項１のシステム。
6. 【請求項６】 前記時間量が少なくとも１つの命令サイクルである、請求項５のシステム。
7. 【請求項７】 前記スレッドスケジューラは、前記ＨＲＴが完了している場合、スケジューリ
   ングされたＨＲＴスレッドを置き換えるように非リアルタイム（ＮＲＴ）スレッ
   ドをスケジューリングする、請求項５のシステム。
8. 【請求項８】 前記スレッドスケジューラは、非リアルタイム（ＮＲＴ）スレッドの実行をＨ
   ＲＴスレッドに割り当てられていない量子時間にスケジューリングする、請求項
   ５のシステム。
9. 【請求項９】 前記スレッドスケジューラは、実行されるべきＮＲＴスレッドを規則正しくス
   ケジューリングする、請求項８のシステム。
10. 【請求項１０】 前記システムは、 プログラム命令を格納し、前記プロセッサが第１のフェッチ周期の間に命令
    をフェッチするための第１の記憶装置と、 プログラム命令を格納し、前記プロセッサが第２のフェッチ周期の間に命令
    をフェッチするための第２の記憶装置とをさらに含み、 前記第１のフェッチ周期が実質的に前記第２のフェッチ周期よりも短い、請求
    項５のシステム。