JP2003513285A - Ｉｃチップを試験するための多段アルゴリズムパターン生成器 - Google Patents

Abstract

(57)【要約】 ＩＣチップを試験するためのビットストリームを生成する多段アルゴリズムパターン生成器は、３段パイプラインとしてともに結合される初期段、中間段、及び出力段からなる。初期段は、外部ソースからの一連の命令に応じて、仮想メモリの仮想アドレスの複数の集合を連続して生成する。中間段は、初期段から仮想アドレスの各集合を連続して記憶し、仮想アドレスの記憶されている集合を、試験されなければならない実際のメモリの物理アドレスの集合に変換する。出力段は、中間段から物理アドレスの各集合を連続して記憶し、物理アドレスの記憶されている集合からビットを選択することによって、メモリチップを試験するための出力信号を生成する。

Description

【発明の詳細な説明】

【０００１】 （関連事例） 前記事件整理番号及び題名によって特定されるような発明は、４つのそれ以外の
発明に関係する。これらの発明のすべてに関する特許出願は、１９９９年１１月
日に同時に提出され、それらは１つの共通した詳細説明を有する。これら４
つの関連発明は、以下のように特定される。 １．米国出願番号第 号を有する「記憶されているあるいは内部で
生成されるビットストリームを用いて選択的にＩＣチップを試験するためのシス
テム（ＳＹＳＴＥＭ ＦＯＲ ＴＥＳＴＩＮＧ ＩＣ ＣＨＩＰＳ ＳＥＬＥＣ
ＴＩＶＥＬＹ ＷＩＴＨ ＳＴＯＲＥＤ ＯＲ ＩＮＴＥＲＮＡＬＬＹ ＧＥＮ
ＥＲＡＴＥＤ ＢＩＴ ＳＴＲＥＡＭＳ）」と題される事件整理番号第５５０，
６１２号 ２．米国出願番号第 号を有する「ＩＣチップを試験するための多
段アルゴリズムパターン生成器（ＭＵＬＴＩ−ＳＴＡＧＥ ＡＬＧＯＲＩＴＨＭ
ＩＣ ＰＡＴＴＥＲＮ ＧＥＮＥＲＡＴＯＲ ＦＯＲ ＴＥＳＴＩＮＧ ＩＣ
ＣＨＩＰＳ）」と題される事件表第５５０，６１３号 ３．米国出願番号第 号を有する「ＩＣチップを試験するための多
段アルゴリズムパターン生成器の中間段（ＩＮＴＥＲＭＥＤＩＡＴＥ ＳＴＡＧ
Ｅ ＯＦ Ａ ＭＵＬＴＩ−ＳＴＡＧＥ ＡＬＧＯＲＩＴＨＭＩＣ ＰＡＴＴＥ
ＲＮ ＧＥＮＥＲＡＴＯＲ ＦＯＲ ＴＥＳＴＩＮＧ ＩＣ ＣＨＩＰＳ）」と
題される事件表第５５０，６１５号 ４．米国出願番号第 号を有する「ＩＣチップを試験するための多
段アルゴリズムパターン生成器の出力段（ＯＵＴＰＵＴ ＳＴＡＧＥ ＯＦ Ａ
ＭＵＬＴＩ−ＳＴＡＧＥ ＡＬＧＯＲＩＴＨＭＩＣ ＰＡＴＴＥＲＮ ＧＥＮ
ＥＲＡＴＯＲ ＦＯＲ ＴＥＳＴＩＮＧ ＩＣ ＣＨＩＰＳ）」と題される事件
表第５５０，６１６号

【０００２】 （発明の背景） 従来の技術において、チップを試験するための電子システムは、米国特許第５
，３９０，１２９号に開示されている。従来の技術によるシステムは、本発明の
譲受人でもあるユニシス・コーポレイション（Ｕｎｉｓｙｓ Ｃｏｒｐｏｒａｔ
ｉｏｎ）に譲渡されている。 従来の技術によるチップ試験システムの簡略化されたブロック図は、特許第１
２９号の図２に図示されている。そのシステムは、時分割されているバス５２を
介して複数のドライバボード１００に結合されるコンピュータ５０を含み、各ド
ライバボード１００は、試験されなければならない複数の集積回路チップを保持
するそれぞれのバーンインボード５００に結合される。

【０００３】 動作中、コンピュータ５０は、各ドライバボード１００に、チップを試験する
ために使用される試験データパターンの別個の集合を連続して送信する。これら
の試験データパターンは、参照番号１０７によって図３に示され、参照番号１４
５によって図９にさらに詳細に示される大型ＳＲＡＭ内の各ドライバボード上に
記憶される。どの特定のドライバボードが任意の一時点で試験データパターンを
受信、記憶するのかは、ドライバボード上にあり、図２のブロック図に図示され
ているアドレス回路１００Ａによって決定される。

【０００４】 試験データパターンがドライバボード１００のすべてのＳＲＡＭ１４５内に記
憶された後に、バーンインボード５００のすべてでのチップが並列で試験できる
。それを行うために、試験パターンはＳＲＡＭのすべてから同時に読み出され、
図１４に図示されるように、それぞれの出力ドライバモジュール１６４を通して
バーンインボード５００のすべてのチップに送信される。

【０００５】 特許第'１２９号のチップ試験システムのある特定の特徴とは、それぞれのバ
ーンインボードが、ボード上で試験されるチップの種別を特定するＩＤコードを
含むという点である。そのＩＤコードはドライバボード１００によって感知され
、コンピュータ５０に送信される。応じて、コンピュータ５０がドライバボード
に送信する試験データパターンは、感知されるＩＤコードに合わせられる。

【０００６】 しかしながら、特許第'１２９号のチップ試験システムは、図２のアーキテク
チャによって課されるいくつかの主要な制約も有する。例えば、コンピュータ５
０は、ドライバボード１００のすべてについての試験データパターンの唯一のソ
ースである。その結果、チップ試験システムの動作速度は、コンピュータ５０が
、バス５２上で一度に単一ドライバボードに試験データパターンを送信すること
ができるために制限される。

【０００７】 特許第'１２９号のチップ試験システムの別の制約とは、各ドライバボード１
００がつねにバーンインボード５００上のチップのすべてを同時に試験するとい
う点である。ただし、それぞれのバーンインボードは本来ボード上のチップが消
散できる電力総量に限度を有している。このようにして、各バーンインボード５
００での総電力消散を一定の限度以下に保つためには、各バーンインボードでの
チップの総数が、チップあたりの最大電力消散が上昇するにつれて減少しなけれ
ばならない。

【０００８】 特許第'１２９号のチップ試験システムの依然として別の制約とは、各ドライ
バボードの大型ＳＲＡＭ１４５に記憶されている試験データパターンがＳＲＡＭ
メモリセルを非常に非効率的に利用するという点である。特許第'１２９号の図
９は、各ＳＲＡＭ１４５が１９個のアドレスビットを受信し、８個のデータ出力
ビットを有することを示す。このようにして、各ドライバ回路上のＳＲＡＭ１４
５は、８００万個のメモリセルを有する。しかし、一定の種類のチップは、時間
とともに数が変化する直列ビットストリームのシーケンスをそれらに送信するこ
とによって試験される。このようにして、ＳＲＡＭ１４５が一方の時間間隔の間
に４個のビットストリームを送信し、他方の時間間隔の間に２個のビットストリ
ームだけを送信する場合には、２個のビットストリームが送信されているときに
ＳＲＡＭの半分が浪費される。

【０００９】 特許第'１２９号のチップ試験システムで前記問題に対処するために、本発明
人は、以下のとおりに特定される１９９９年８月３１日に３つの米国特許出願を
提出した。

【００１０】 １．「チップドライバ回路の選択可能な集合に異なるビットストリームを同時
に一斉送信する選択可能な数のパターン生成器を有するチップを試験するための
電子システム（Ａｎ Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍ ｆｏｒ Ｔｅｓｔ
ｉｎｇ Ｃｈｉｐｓ Ｈａｖｉｎｇ Ａ Ｓｅｌｅｃｔａｂｌｅ Ｎｕｍｂｅｒ
ｏｆ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒｓ Ｔｈａｔ Ｃｏｎｃｕｒｒｅ
ｎｔｌｙ Ｂｒｏａｄｃａｓｔ Ｄｉｆｆｅｒｅｎｔ Ｂｉｔ Ｓｔｒｅａｍｓ
Ｔｏ Ｓｅｌｅｃｔａｂｌｅ Ｓｅｔｓ ｏｆ Ｃｈｉｐ Ｄｒｉｖｅｒ Ｃ
ｉｒｃｕｉｔｓ）と題されるＵＳＳＮ第０９／３８６，９４６号。

【００１１】 ２．「ワード境界で終わり、任意の長さのチップ試験ビットストリームを生成
する未使用ビットによって間隔をあけて配置される命令を含むプログラム記憶装
置（Ａ Ｐｒｏｇｒａｍ Ｓｔｏｒａｇｅ Ｄｅｖｉｃｅ Ｃｏｎｔａｉｎｉｎ
ｇ Ｉｎｓｔｒｕｃｔｉｏｎｓ Ｔｈａｔ Ａｒｅ Ｓｐａｃｅｄ Ａｐａｒｔ
Ｂｙ Ｕｎｕｓｅｄ Ｂｉｔｓ Ｔｈａｔ Ｅｎｄ Ｏｎ Ｗｏｒｄ Ｂｏｕ
ｎｄａｒｉｅｓ Ａｎｄ Ｗｈｉｃｈ Ｇｅｎｅｒａｔｅ Ｃｈｉｐ Ｔｅｓｔ
ｉｎｇ Ｂｉｔ Ｓｔｒｅａｍｓ ｏｆ Ａｎｙ Ｌｅｎｇｔｈ）」と題される
ＵＳＳＮ第０９／３８７，１９７号。

【００１２】 ３．「チップ電力消散を制限するためにプログラム制御下にある選択可能な部
分集合で同時にまたは連続して複数のチップの集合を試験するための電子システ
ム（Ａｎ Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍ Ｆｏｒ Ｔｅｓｔｉｎｇ Ａ
Ｓｅｔ Ｏｆ Ｍｕｌｔｉｐｌｅ Ｃｈｉｐｓ Ｃｏｎｃｕｒｒｅｎｔｌｙ
Ｏｒ Ｓｅｑｕｅｎｔｉａｌｌｙ Ｉｎ Ｓｅｌｅｃｔａｂｌｅ Ｓｕｂｓｅｔ
ｓ Ｕｎｄｅｒ Ｐｒｏｇｒａｍ Ｃｏｎｔｒｏｌ Ｔｏ Ｌｉｍｉｔ Ｃｈｉ
ｐ Ｐｏｗｅｒ Ｄｉｓｓｉｐａｔｉｏｎ）」と題されるＵＳＳＮ第０９／３８
６，９４５号。

【００１３】 前記特許出願のそれぞれは、図１から図１２の同じセットを含み、それらはそ
れぞれ同じ詳細な説明を有する。また、前記特許出願のそれぞれは、開示されて
いるチップ試験システムのさまざまな態様をカバーする請求項の別個のセットを
有する。

【００１４】 ＵＳＳＮ第０９／３８６，９４６号に請求されるような発明は、動作の速度に
関する特許第'１２９号の制約に取り組む。特に、それらのクレームは、そのそ
れぞれが、別個のバスを介して、選択可能な数のチップドライバ回路へ結合され
る選択可能な数のパターン生成器から構成される集積回路チップを試験するため
のシステムをカバーする。各パターン生成器は、そのそれぞれのメモリからワー
ド単位で異なるビットストリームを記憶するそれぞれのメモリにも結合される。
そして、それは、同時にその別個のバスに結合されるチップドライバ回路のすべ
てに、読み取られるワードを送信する。それが発生している間、各チップドライ
バは、それが送信されるワードを、並列で複数の集積回路チップを試験するビッ
ト直列試験信号に変換する。

【００１５】 １つの別個のバスに結合されるすべてのチップドライバ回路は、１つのパター
ン生成器から同時にビットストリームのワードを受信するので、動作の速度は従
来の技術より加速される。また、パターン生成器のすべてが別個のバス上で同時
にさまざまなビットストリームを送信するので、動作の速度は従来の技術よりさ
らに加速される。

【００１６】 ＵＳＳＮ第０９／３８７，１９７号では、請求されるような発明は、試験デー
タパターンを記憶するためのメモリの非効率的な使用に関する特許第'１２９号
の制約に取り組む。特に、これらの請求項は、チップを試験するためのビットス
トリームの集合を指定する可変長命令を記憶するメモリに結合されるパターン生
成器から構成される集積回路チップを試験するためのシステムをカバーする。各
可変長命令は、集合の中のビットストリームの数を示す符号を含む。集合の中の
各ビットストリームは、ワード境界で開始し、１ビットという増分で変化する選
択可能な数のビットから成り立つ。未使用のビットのそれぞれの行列は、各ビッ
トストリームの直後に開始し、ワード境界で終了する。

【００１７】 符号が、集合内のビットストリームの数が１にすぎないことを示す場合、該１
つのビットストリームは、メモリの連続的なワードに記憶される。符号が、集合
のビットストリームの数が１より多いことを示す場合、それらの複数のビットス
トリームがメモリ内の連続ワードにインタリーブされた様式で記憶される。その
結果、浪費されるメモリセルだけが、各ビットストリームの後に未使用のビット
を記憶するセルである。しかし、それらの未使用のビットは、ビットストリーム
のそれぞれが長いときには、数の上で無意味である。

【００１８】 ＵＳＳＮ第０９／３８６，９４５号では、請求されるような発明が、バーンイ
ンボードで試験されているチップによる総電力消散に関する特許第'１２９号の
制約に取り組む。特に、それらのクレームは、クロック信号を生成する信号生成
器、及びクロック信号を受信する第１入力、コマンドを受信するための第２入力
、及び複数の出力を有する制御回路から構成される集積回路チップを試験するた
めのシステムをカバーする。コマンドソースは、制御回路の第２入力にコマンド
のプログラム可能なシーケンスを送信し、制御回路内の手段はコマンドに応じて
特定の出力を選択し、第１入力から選択された出力だけにクロック信号を渡す。

【００１９】 制御回路の出力のすべては、試験されなければならないさまざまなチップにそ
れぞれのクロック送信機を通して結合される。このようにして、プログラム可能
コマンドに応じて、クロック信号は、選択可能な部分集合で、試験されるチップ
に連続して送信することができる。このような順序付けによって、試験されるチ
ップの総電力消散は、チップが、それらがクロック信号を受信するときに大量の
電力を消散するが、それらがクロック信号を受信しないときには実質的にはより
少ない電力を消散する型であるときに調節することができる。このようなチップ
は、例えば、ＣＭＯＳマイクロプロセッサチップ及びＣＭＯＳメモリチップを含
む。

【００２０】 前記３つの特許出願（これ以降「ベースシステム」）に開示されるチップの特
徴のすべてにも関わらず、本発明人は、さらに、そのシステムに対する主要な改
善策を発見した。この改善されたシステムによって、チップ用の試験信号を定義
するために必要とされるメモリの量は、数桁削減される。

【００２１】 改善されたシステムの好ましい実施態様はここに、及び１ページに特定される
４つの関連ケースのそれぞれで説明される。それぞれのケースでは、改善された
システムは、図及び同じ詳細な説明とともに説明される。また、それぞれのケー
スは、改善されたシステムの異なる態様をカバーするクレームの別個のセットを
有する。

【００２２】 改善されたシステムの構造及び動作を完全に理解するために、まず、３つの参
照される特許出願第０９／３８６，９４６号と第０９／３８７，１９７号、及び
第０９／３８６，９４５号に説明されるベースシステムの理解を有することが必
要である。結果的に、それらの詳細な説明だけではなく、それらの出願の図１か
ら図１２もここで繰り返される。それから、改善されたシステムは、ここで図１
から図１２のベースシステムに対する改良として、図１３から図２２とともに説
明される。

【００２３】 （発明の簡略概要） 本発明は、請求されるように、メモリに記憶されている第１ビットストリーム
または内部で生成される第２ビットストリームで選択的にＩＣチップを試験する
ためのシステムの１つの特定の部分をカバーする。システムの中で、内部で第２
ビットストリームを生成することにより達成される主要な利点とは、メモリ内に
必要とされる記憶の量が大幅に削減されるという点である。例えば、第２ビット
ストリームが、合計１０億ビットを含む可能性がある。しかし、それは、メモリ
内の記憶の１０００ビット未満を必要とする命令で生成することができる。

【００２４】 本発明として請求されるシステムの特定の部分は、ＩＣチップを試験するため
のビットストリームを生成する多段アルゴリズムパターン生成器である。この多
段アルゴリズムパターン生成器は、３段パイプラインとしてともに結合される、
初期段、中間段、及び出力段から構成される。好ましくは、初期段は、外部ソー
スからの一連の命令に応えて第１アドレスの複数の集合を連続して生成する。中
間段は、初期段からの第１アドレスの各集合を連続して記憶し、第１アドレスの
記憶されている集合をアドレスの第２集合に変換し、出力段は、中間段からアド
レスの各第２集合を連続して記憶し、アドレスの記憶されている第２集合からビ
ットを選択することによって、チップを試験するための出力信号を生成する。

【００２５】 前記算法パターン生成器を用いて、初期段によって連続して生成される第１ア
ドレスは、仮想または仮説のメモリ内の仮想アドレスとなることがあり、それら
の仮想アドレスは、中間段によって試験されなければならない実際のメモリチッ
プの物理アドレスに変換することができる。この特徴は、複数の異なる種類のメ
モリチップが試験される必要がある場合、及びチップの種類ごとに、メモリセル
が、異なる非連続アドレスによってアドレス指定される行と列で配列される場合
に特に有効である。このようなチップを試験するために、仮想アドレスは、連続
アドレスの１つの固定シーケンスとして初期段によって生成することができ、物
理アドレスは、試験されなければならない特定の種類のメモリチップへのその仮
想アドレスから物理アドレスへの変換を調整することによって中間段で生成する
ことができる。

【００２６】 （詳細説明） まず図１〜図１２に関して、集積回路チップを試験するためのベースシステム
のある実施態様が説明されるだろう。それ以降、本発明を構成するベースシステ
ムに対する修正は、図１３〜図２２に関して説明されるだろう。図１が示すよう
に、ベースシステムは、５つの異なる種類のモジュール１０〜１４から構成され
、各モジュールの説明が、表１の中に以下に示される。

【００２７】 表１モジュール 説明 １０ 各モジュール１０は、それらが試験される間に複数の集積回路チップ１０
ａを保持するチップアセンブリである。図１のシステムでは、チップアセンブリ
１０の総数が選択可能である。各チップアセンブリ１０は、複数のソケット１０
ｃがはんだつけされる１枚のプリント回路基板１０ｂを含み、各ソケットは、チ
ップ１０ａの１つを保持する。コネクタ１０ｄはプリント回路基板１０ｂの端縁
に取り付けられ、プリント回路基板内の電気導体１０ｅがコネクタ１０ｄとチッ
プ１０ａの間で試験信号を搬送する。 １１ 各モジュール１１は、チップドライバ回路である。図１のシステムでは、
別個のチップドライバ回路１１がチップアセンブリ１０ごとに提供される。各チ
ップドライバ回路１１は、図６、図８、図９、及び図１０に示される回路構成要
素のすべてを含む。その回路構成要素により、試験信号は、プログラム可能であ
る多様なビット直列シーケンスとして、チップ１０ａに送信され、チップ１０ａ
から受信される。

【００２８】 表１（続き） モジュール 説明 １２ 各モジュール１２はパターン生成器である。図１のシステムでは、各パタ
ーン生成器１２は、バス１２ａを介して、選択可能な数のチップドライバ回路に
結合される。図１は、チップドライバ回路１１のすべてがサブグループに区分さ
れ、１つの別個のパターン生成器１２が別個のバス１２ａを介して各サブグルー
プに結合される例を示す。代わりに、チップドライバ回路１１のすべては、単一
バス１２ａによって単一パターン生成器に結合できる。あるいは、各チップドラ
イバ回路１１は、別個のバス１２ａによって別個のパターン生成器に結合できる
。各パターン生成器１２は、図５と図６に示される回路構成要素のすべてを含む
。その回路構成要素によって、各パターン生成器１２は、チップ１０ｃを試験す
るための特定のビット直列シーケンスを指定するプログラム可能な命令の別個の
シーケンスを実行する。命令を実行する際に、各パターン生成器１２は、ビット
直列シーケンスをワードに区分し、該ワードを、そのバス１２ａに結合されるチ
ップドライバ回路１１のすべてに一斉送信する。 １３ 各項目１３は、ランダムアクセス読み書きメモリである。別個のメモリ１
３が、パターン生成器１２ごとに提供される。各メモリ１３は、対応するパター
ン生成器によって実行されるプログラム可能命令の別個のシーケンスを記憶する
。これらの命令は、アクセスポート１３ａを介してパターン生成器１２によって
メモリ１３から読み取られ、それらは別のアクセスポート１３ｂを介してメモリ
の中に書き込まれる。両方のアクセスポートとも同時に動作する。したがって、
いくつかの命令をポート１３ａから読み取ることができるが、同時にその他の命
令をポート１３ｂの中に書き込むことができる。 １４ モジュール１４は、図１のシステム全体の動作を命令する単一ホストコン
ピュータである。ホストコンピュータ１４は、バス１３ｃを介して、メモリ１３
のすべてでポート１３ｂに結合される。ホストコンピュータ１４の中に含まれて
いるのは、ディスク１４ａ、キーボード１４ｂ、及びモニタ１４ｃである。ディ
スク１４ａに記憶されているのは、パターン生成器１２用の複数のプログラムで
あり、それぞれのこのようなプログラムがチップ１０ｃを試験するための信号の
特定のビット直列シーケンスを指定するプログラム可能命令の別のセットを含む
。プログラムの内の１つを選択し、特定のパターン生成機のメモリ１３にそれを
送信するために、オペレータ（図示されていない）はキーボード１４ｂを介して
ホストコンピュータ１４に多様なコマンドを入力する。それ以降、選択されたプ
ログラムでチップを試験することから得られる結果は、メモリ１３内のパターン
生成器によって記憶され、それらはホストコンピュータ１４によってモニタ１４
ｃの上で表示される。

【００２９】 次に図２を参照すると、それは、モジュール１０〜１４のすべてが、どのよう
にして１つのシステムとしてともに物理的に実装されるのかを示す。図２のアイ
テム２０は、スタック内で互いの上に配列される複数の水平スロット２１−１、
２１−２等を有する機械的なラックである。それぞれのスロットは、１チップア
センブリ１０を加えた１つのドライバ回路１１を保持するか、あるいはそれは１
つのメモリ１３を加えた１つのパターン生成器１２を保持する。

【００３０】 図２は、ラック２０内のスロットの総数が１４である例を示す。一番上のスロ
ットは２１−１であり、次のスロットは２１−２である等。図２では、スロット
２１−１〜２１−１４が以下のように占有される。

【００３１】 スロット２１−１〜２１−７のそれぞれが、チップアセンブリ１０を加えたド
ライバ回路１１を保持し、次のスロット２１−８は、そのメモリ１３を加える１
つのパターン生成器１２を保持する。スロット２１−８内のパターン生成器１２
は、バス１２ａによってスロット２１−１〜２１−７の７つのドライバ回路に結
合される。そのバス上では、スロット２１−８内のパターン生成器が、スロット
２１−１〜２１−７内にあるチップドライバ回路のすべて７つにビット直列試験
信号を一斉送信する。

【００３２】 スロット２１−９は、チップアセンブリ１０を加えるドライバ回路１１を保持
し、スロット２１−１０は、そのメモリ１３を加える１つのパターン生成器１２
を保持する。スロット２１−１０内のパターン生成器は、バス１２ａによってス
ロット２１−９内のドライバ回路に結合され、そのバス上で、スロット２１−１
０内のパターン生成器が、スロット２１−９内の１チップドライブ回路だけにビ
ット直列試験信号を送信する。

【００３３】 スロット２１−１１〜２１−１３のそれぞれが、チップアセンブリ１０を加え
たドライバ回路１１を保持し、次のスロット２１−１４が、そのメモリ１３を加
えた１つのパターン生成器１２を保持する。スロット２１−１４内のパターン生
成器は、バス１２ａによってスロット２１−１１〜２１−１４内の３つのドライ
バ回路に結合され、そのバスの上でスロット２１−１４内のパターン生成器が、
スロット２１−１１〜２１−１３内にあるチップドライバ回路の３つすべてにビ
ット直列試験信号を一斉送信する。

【００３４】 スロット２１−８、２１−１０、及び２１−１４内のメモリ１３のそれぞれが
、パターン生成器１２によって一斉送信されるビット直列試験信号を定義する複
数の種類の命令の異なるシーケンスを記憶する。３つの異なる種類の命令が図３
に示される。命令３１は、第１の種類であり、命令３２は、第２の種類であり、
命令３３は第３の種類である。

【００３５】 第１種類の各命令３１は、演算コードＯＰ、ワードカウントＷＣＮＴ、及びビ
ットカウントＢＮＣＴを含むワードＷ０を含む。演算コードがＯＰ１というある
特定の値を有するとき、命令３１は、ビットストリームＴＤＩを、試験されるチ
ップ１０ａないにあるデータレジスタの中に書き込ませる。演算コードがＯＰ２
という別の特定の値を有するとき、命令３１は、チップ１０ａ内にある命令レジ
スタの中にＴＤＩビットストリームを書き込ませる。

【００３６】 演算コードＯＰ１とＯＰ２の両方について、書き込まれるＴＤＩビットストリ
ームは、図３に図示されるように命令３１の中で指定される。このＴＤＩビット
ストリームは、ワードＷ０の直後に開始し、それは１ビットの増分で変化する長
さを有する。ＴＤＩビットストリームのビット総数は（ＷＣＮＴ−１）（Ｘ）＋
ＢＣＮＴであり、この場合Ｘはワード当たりのビット数である。ＴＤＩビットス
トリームを指定しない最後のワードの中のすべてのビットが未使用である。

【００３７】 第２種類の各命令３２は、演算コード、ワードカウントＷＣＮＴ、及びビット
カウントＢＣＮＴを含むワードＷ０を含む。演算コードがＯＰ３というある特定
の値を有するとき、命令３２が、チップ１０ａ内のデータレジスタの内容を読み
取らせ、選択的に命令の中のデータストリームと比較させる。演算コードがＯＰ
４という別の特定の値を有するとき、命令３２は、チップ１０ａ内の命令レジス
タの内容を読み取らせ、選択的に命令の中のデータストリームと比較させる。

【００３８】 演算コードＯＰ３とＯＰ４の両方について、２つのビットストリームＥＴＤ０
とＭＡＳＫが、比較動作で使用するために命令３２の中で指定される。それらの
２つのビットストリームはワードＷ０の直後に開始し、それらは図３に図示され
るようにワード単位でインタリーブされる。ＭＡＳＫビットストリーム内のｉ番
目のビットが「１」である場合には、チップから読み出されるｉ番目のビットは
比較動作に参加し、チップからのその特定のビットはＥＴＤＯビットストリーム
内のＩ番目のビットに比較される。ビットストリームＥＴＤＯ及びＭＡＳＫは長
さが可変であり、それらのビットストリームのそれぞれでのビット総数は（ＷＣ
ＮＴ−１）（Ｘ）＋ＢＣＮＴである。ＥＴＤＯビットストリームとＭＡＳＫビッ
トストリームを指定しない最後の２つのワード内のビットのすべては未使用であ
る。

【００３９】 第３種類の各命令３３は、演算コードＯＰ、ワードカウントＷＣＮＴ、及びビ
ットカウントＢＣＮＴを含むワードＷ０を含む。演算コードがＯＰ５というある
特定の値を有するとき、命令３３は、ビットストリームＴＤＩをチップ１０ａ内
のデータレジスタの中に書き込ませると同時に、命令３３はチップ１０ａ内のデ
ータレジスタの内容を読み取らせ、命令の中のデータストリームと選択的に比較
させる。演算コードがＯＰ６という別の特定の値を有するときには、命令３３は
、ＴＤＩビットストリームをチップ１０ａの中の命令レジスタの中に書き込ませ
ると同時に、命令３３は、チップ１０ａの命令レジスタのコンテンツを読み取ら
せ、命令の中のデータストリームと選択的に比較させる。

【００４０】 演算コードＯＰ５とＯＰ６の両方について、ＴＤＩビットストリームは、命令
３３内で指定され、２つのそれ以外のビットストリームＥＴＤ０とＭＡＳＫも比
較動作で使用するために命令の中で指定される。これらの３つのビットストリー
ムはワードＷ０の直後に開始し、それらは図３に図示されるようにワード単位で
インタリーブされる。ＭＡＳＫビットストリームのｉ番目のビットが「１」であ
る場合には、チップから読み出されるＩ番目のビットが比較動作に参加し、チッ
プからのその特定のビットはＥＴＤＯビットストリームのＩ番目のビットに比較
される。３つのビットストリームＴＤＩ、ＥＴＤＯ、及びＭＡＳＫのそれぞれは
長さが可変である。それらのビットストリームのそれぞれでのビットの総数は（
ＷＣＮＴ−１）（Ｘ）＋（ＢＣＮＴ）である。ＴＤＩビットストリーム、ＥＴＤ
Ｏビットストリーム及びＭＡＳＫビットストリームを指定しない最後の３つのワ
ード内のビットのすべてが未使用である。

【００４１】 パターン生成器１２が命令３１、３２、及び３３のそれぞれを実行するとき、
それは、図３の命令の中で述べられない追加のビットストリームも生成する。そ
の追加のビットストリームは、チップ１０ａを、データレジスタを選択的に読み
取り、データレジスタを書き込み、命令レジスタを読み取るか、あるいは命令レ
ジスタを書き込む特定の状態にするＴＭＳと呼ばれる制御信号として使用される
。各ＴＭＳビットストリームは、命令レジスタまたはデータレジスタのどちらか
が使用される必要があると指定する演算コードＯＰ１〜ＯＰ６、及びＴＭＳ信号
内のビット数を決定するＷＣＮＴカウント及びＢＣＮＴカウントに応じて生成さ
れる。

【００４２】 図４は、３種類の命令３１、３２及び３３が、パターン生成器１２用の各メモ
リ１３内の異なるシーケンスにどのようにして記憶されるのかの例を示す。図４
の例では、命令のシーケンスはＩ（ｋ）、Ｉ（ｋ＋１）．．．等である。命令Ｉ
（ｋ＋１）とＩ（ｋ＋３）は、第１種類３１であり、命令Ｉ（ｋ）とＩ（ｋ＋４
）は第２種類であり、命令Ｉ（ｋ＋２）とＩ（ｋ＋５）は第３種類３３である。

【００４３】 第１種類の各命令３１は、ＯＰ１またはＯＰ２という演算コードで特定され、
それは単一の可変長ビットストリームＴＤＩを指定する。第２種類の各命令３２
はＯＰ３またはＯＰ４という演算コードによって特定され、それは２つの可変長
ビットストリームＥＴＤＯとＭＡＳＫを指定する。第３種類の各命令３３はＯＰ
５またはＯＰ６という演算コードによって特定され、それは３つの可変長ビット
ストリームＴＤＩ、ＥＴＤＯ及びＭＡＳＫを指定する。使用されないビットのそ
れぞれの系列（ＮＵ）は、各直列ビットストリームの直後に開始し、ワード境界
で終了し、それがシーケンス内の次の命令をつねにワード境界で開始できるよう
にする。

【００４４】 ここで図５を見ると、各パターン生成器１２内にある回路構成要素の詳細が説
明されるだろう。その回路構成要素は、順次状態機械４０、カウンタ４１、７台
のレジスタ４２−４８のセット、マルチプレクサ４９、及び発振器５０を含む。
それらの構成部品４０〜５０のすべてが、図示されているように互いに相互接続
されている。

【００４５】 レジスタ４２〜４８のそれぞれだけではなく、カウンタ４１もデータ入力Ｄと
クロック入力Ｃのセットを有する。入力Ｄに関するデータをカウンタまたはある
特定のレジスタに記憶するために、状態機械４０はクロックパルスをクロック入
力Ｃに送信する。カウンタ４２は、カウントダウン入力ＣＤも有し、該カウンタ
は、パルスがＣＤ入力で受信されるとその記憶されているカウントを１減分する
。

【００４６】 動作中、構成部品４１〜４８のそれぞれは、以下の情報を記憶するために状態
機械４０によって使用される。レジスタ４２は、図３の命令３１、３２、及び３
３の第１ワードＷ０で発生する演算コードＯＰを記憶する。カウンタ４１は、ワ
ードカウントＷＣＮＴを記憶し、レジスタ４３はビットカウントＢＣＮＴを記憶
し、それは図３の命令のそれぞれの第１ワードＷ０で発生する。

【００４７】 レジスタ４４は、図３の命令３１と３３で発生するビットストリームＴＤＩの
１ワードを記憶する。レジスタ４５は、図３の命令３２と３３で発生するビット
ストリームＥＴＤＯの１つのワードを記憶する。そして、レジスタ４６は、図３
の命令３２と３３で発生するビットストリームＭＡＳＫの１つのワードを記憶す
る。

【００４８】 レジスタ４７は、図３の命令の実行中にパターン生成器１２によって内部で生
成される追加のビットストリームＴＭＳの１つのワードを記憶する。レジスタ４
８は、まもなく説明されるだろう方法でパターン生成器１２とチップドライバ回
路１１の両方によって内部で使用される多様な制御ビットを記憶する汎用目的レ
ジスタである。

【００４９】 図３の命令の１つの実行の開始時に、パターン生成器１２は、メモリ１３から
命令の第１ワードＷ０を読み取る。その読み取り動作を実行するために、状態機
械４０は、図１に示されるメモリ１３のポート１３ａに移動するアドレス線路４
０ａの集合でメモリアドレスＭＡＤＤＲを送信する。応じて、メモリ１３のポー
ト１３ａは、データ線路４０ｂの集合上でのめ森データＭＤＡＴＡとしてアドレ
ス指定されるワードを状態機械４０に送信する。それから、状態機械４０は、レ
ジスタ４２にＯＰ符号を記憶するため、カウンタ４１にワードカウントＷＣＮＴ
を記憶するため、及びレジスタ４３にビットカウントＢＣＮＴを記憶するために
３つのクロック線路４０ｃ〜４０ｅでクロックパルスを送信する。

【００５０】 それ以降、状態機械４０は、レジスタ４２内にあるＯＰ符号を調べる。レジス
タ４２内のＯＰ符号が、命令がＴＤＩデータストリームを含む種類であることを
示す場合には、そのデータストリームの第１ワードはメモリ１３から読み出され
、レジスタ４４に記憶される。レジスタ４２内のＯＰ符号が、命令がＥＴＤＯデ
ータストリームを含む型であることを示す場合、そのデータストリームの第１ワ
ードがメモリ１３から読み出され、レジスタ４５に記憶される。レジスタ４２内
のＯＰ符号が、ＭＡＳＫデータストリームを含む型であることを示す場合には、
ＭＡＳＫデータストリームの第１ワードはメモリ１３から読み取られ、レジスタ
４６に記憶される。

【００５１】 前記データストリームワードは、アドレス線路４０ａでメモリアドレスを連続
して送信し、データ回線４０ｂでメモリ１３からアドレス指定されたワードを受
信することによって、パターン生成器状態機械４０を介して一度に１つ得られる
。メモリ１３からのそれぞれの受信されたワードは、クロック回線４０ｆ、４０
ｇまたは４０ｈの１つでクロックパルスを送信することによって、適切なレジス
タ４４、４５または４６に記憶される。

【００５２】 前記動作に続いて、状態機械４０は、前述された追加のビットストリームＴＭ
Ｓの１つのワードを内部で生成する。ＴＭＳビットストリームのその内部で生成
されたワードは、信号線路４０ｉの集合で送信され、それはクロック線路４０ｊ
でクロックパルスによってＴＭＳレジスタ４７にロードされる。

【００５３】 それ以降、状態機械４０は、ＪＤＡＴＡと呼ばれるデータ信号を搬送するデー
タ線路５５の集合に、過去にロードされたレジスタ４４〜４７の出力を連続して
渡すためにマルチプレクサ４９を使用する。マルチプレクサ４９を通してある特
定のレジスタの出力を渡すために、状態機械４０は、マルチプレクサ４９につな
がる制御線路４０ｋの集合で、ＳＥＬ（ｉ）と呼ばれる信号を生成し、制御する
。

【００５４】 レジスタの出力がＪＤＡＴＡ線路５５で送信される間、状態機械４０は、アド
レス線路５６の集合でＪＡＤＤＲと呼ばれるアドレス信号も生成し、それらのア
ドレス信号がＪＤＡＴＡ信号の目的地を決定する。ＪＤＡＴＡ信号及びＪＡＤＤ
Ｒ信号が送信されているときを示すために、状態機械４０は、クロック線路５７
上でＪＳＴＲＯＳＥと呼ばれるパルスを送信する。また、状態機械４０は、クロ
ック線路５８でＢＵＳＣＫと呼ばれる自由に動作するクロックを送信する。線路
５５〜５８のすべてが、パターン生成器１２を選択可能な数のチップドライバ回
路１１に接続する図１と図２に示されているバス１２ａをともに構成する。

【００５５】 次に、図６に関して、チップドライバ回路１１のそれぞれの中にある回路構成
要素の詳細が説明されるだろう。その回路構成要素は、アドレスデコーダ６０、
５台のレジスタ６１〜６５のセット、４つの並列から直列へのシフトレジスタ６
６−６９、シフト制御回路７０、及び可変遅延線路７１を含む。構成部品６０〜
７１のすべては、図６に示されるように互いに相互接続される。

【００５６】 レジスタ６１〜６５のそれぞれは、データ入力Ｄ、及びイネーブル入力Ｅ、及
びクロック入力Ｃの集合を有する。データ入力Ｄは図５のパターン生成器からデ
ータ信号ＪＤＡＴＡを受信し、クロック入力Ｃはパターン生成器からＪＳＴＲＯ
ＢＥクロックパルスを受信する。ＪＤＡＴＡ信号を特定のレジスタ６１〜６５の
中に記憶するために、別個のイネーブル信号Ｅ１〜Ｅ６がそのレジスタのイネー
ブル入力Ｅに送信される。

【００５７】 レジスタ６１〜６５用のイネーブル信号のすべては、信号回線６０ａ−６０ｅ
の集合でアドレス復号回路６０によって生成される。イネーブル信号Ｅ１はレジ
スタ６１に送信される。イネーブル信号Ｅ２はレジスタ６２に送信される等であ
る。これらのイネーブル信号Ｅ１〜Ｅ５は、ＪＡＤＤＲアドレス線路５６の特定
のアドレスを復号することによってアドレスデコーダ６０内に生成される。

【００５８】 動作中、図５のパターン生成器状態機械４０は、レジスタ６２〜６５が以下の
情報を記憶するように、ＪＡＤＤＲ信号、ＪＤＡＴＡ信号及びＪＳＴＲＯＢＥ信
号を送信する。ＭＡＳＫビットストリームの１つのワードはレジスタ６２に記憶
され、そのワードはマルチプレクサ５０を通って図５のレジスタ４７から送信さ
れる。ＴＤＩビットストリームの１つのワードはレジスタ６３に記憶され、その
ワードはマルチプレクサ５０を通って図５のレジスタ４４から送信される。ＥＴ
ＤＯビットストリームの１つのワードは、レジスタ６４に記憶され、そのワード
はマルチプレクサ５０を通って図５のレジスタ４５から送信される。ＴＭＳビッ
トストリームの１つのワードはレジスタ６５に記憶され、そのワードはマルチプ
レクサ５０を通って図５のレジスタ４７から送信される。

【００５９】 レジスタ６２〜６５のそれぞれは、並列／直列シフトレジスタ６６−６９の１
つでデータ入力Ｄにそれぞれ結合される。それらの並列／直列シフトレジスタは
、ＬＯＡＤ入力Ｌ及びＣＬＯＣＫ入力Ｃも有する。クロック入力ＣがＳＥＲＩＡ
ＬＣＫクロック信号の立ち上がり縁を受信するときに入力ＬでのＬＯＡＤ信号が
「１」状態にある場合、データ入力信号のすべてが並列／直列シフトレジスタ６
６〜６９に記憶される。それ以外の場合、ＳＥＲＩＡＬＣＫクロック信号の立ち
上がり縁が発生するときにＬＯＡＤ信号が「０」状態にある場合、レジスタ６６
〜６９のすべては、それらが記憶するデータの１ビットを外にシフトする（ｓｈ
ｉｆｔ ｏｕｔ）。

【００６０】 ＬＯＡＤ信号及びＳＥＲＩＡＬＣＫ信号の両方とも、シフト制御回路７０によ
って生成され、それはＴＭＳビットストリームのワードをレジスタ６５の中にロ
ードできるようにするイネーブル信号ｅ５に応じて動作する。イネーブル信号Ｅ
５によってＴＭＳレジスタがロードされた後、シフト制御回路７０は線路７０ａ
でＳＥＲＩＡＬＣＫクロック信号の生成を開始する。これは、クロック線路５８
からクロック線路７０ａにバス黒く信号ＢＵＳＣＫの動作をゲート制御すること
によって行われる。

【００６１】 ＳＥＲＩＡＬＣＫクロック信号の第１サイクルの場合、シフト制御回路７０は
、「１」としてのＬＯＡＤ信号を直列／並列レジスタ６６〜６９のすべてに送信
し、それによりレジスタ６６〜６９は、レジスタ６２〜６５に保持されるビット
ストリームの１つのワードを記憶する。それから、シフト制御回路７０はＬＯＡ
Ｄ信号を「０」として生成し、それにより並列／直列レジスタ６６〜６９のそれ
ぞれに、それらが記憶していたビットストリームのワードを外にシフトさせる。

【００６２】 レジスタ６６〜６９からのそれぞれのビットはＳＥＲＩＡＬＣＫクロックと同
期してシフトされる。ＭＡＳＫビットストリームは信号線路６６ａにシフトされ
、ＴＤＩビットストリームは信号線路６７ａにシフトされ、ＥＴＤＯビットスト
リームは信号線路６８ａにシフトされ、ＴＭＳビットストリームは信号線路６９
ａにシフトされる。このシフトは、シフトレジスタ６６〜６９のそれぞれが空に
されるまでＬＯＡＤ信号の「０」状態に応じて続行する。

【００６３】 ビットストリームＭＡＳＫ、ＴＤＩ、ＥＴＤＯ及びＴＭＳのどれか１つが第２
ワードの中に拡張すると、それらのワードは、前記シフトが発生している間に、
パターン生成器状態機械４０によってメモリ１３から読み取られ、レジスタ６２
〜６５の中にロードされる。そのケースでは、シフト制御回路７０は、イネーブ
ル信号Ｅ５が再びＴＭＳレジスタ６５に２度目に送信されたことを思い出すだろ
う。

【００６４】 後に、シフトレジスタ６６〜６９が空になると、シフト制御回路７０は、第２
イネーブル信号Ｅ５が送信されたかどうかを確かめるためにチェックするだろう
。送信されていた場合、シフト制御回路７０は、再び、直列／並列レジスタ６６
〜６９のすべてにＬＯＡＤ信号を「１」として送信し、それによりレジスタ６６
〜６９は、レジスタ６２〜６５に保持されるビットストリームの第２ワードを記
憶するだろう。それから、シフト制御回路７０は、並列／直列レジスタ６６〜６
９が、それらが記憶しているビットストリームの第２のワードを外にシフトする
までＬＯＡＤ信号を「０」として生成するだろう。

【００６５】 前記ロード及びシフトは、メモリ１３の中の命令について直列ビットストリー
ムの終わりに達するまで続行する。それから、ビットストリームの最後のビット
がレジスタ６６〜６９からシフトされると、シフト制御回路７０はクロック線路
７０ａでクロック信号ＳＥＲＩＡＬＣＫを生成するのを停止する。

【００６６】 前述された動作のすべてに加えて、図６のチップドライバ回路は、クロック線
路７１ａでクロック信号ＴＣＫも生成する。このＴＣＫクロック信号は、線路５
３上のＢＵＳＣＫ信号の遅延されたレプリカであり、それは可変遅延回路７１に
よって生成される。可変遅延回路を通る遅延の量は、レジスタ６１に記憶される
信号線路６１ａの制御信号によって選択される。

【００６７】 次に図７を参照すると、それは図３の各命令が図５のパターン生成器及び図６
のチップドライバ回路によって実行される全体的なシーケンスを描く。当初、パ
ターン生成器状態機械４０は、それがそのメモリ１３から命令の第１ワードＷ０
を読み出す状態Ｓ１にある。それ以降、状態Ｓ２では、状態機械４０が、それが
実行している命令の種類を決定するためにレジスタ４２内の演算コードを調べる
。

【００６８】 命令が第１種類３１または第３種類３３である場合、状態機械４０はＴＤＩビ
ットストリームの１つのワードを読み取り、これは状態Ｓ３で発生する。そのワ
ードは、状態機械４０によってレジスタ４４に記憶される。

【００６９】 命令が第２種類３２または第３種類３３である場合、状態機械４０はＥＴＤＯ
ビットストリームの１つのワードを読み取り、これは状態Ｓ４で発生する。ＥＴ
ＤＯビットストリームのそのワードはレジスタ４５に記憶される。

【００７０】 また、命令が第２種類３２または第３種類３３である場合には、状態機械４０
は、ＭＡＳＫビットストリームの１つのワードを読み取り、これは状態Ｓ５で発
生する。ＭＡＳＫビットストリームのそのワードは、状態機械４０によってレジ
スタ４６に記憶される。

【００７１】 それ以降、状態機械４０は、ＴＭＳビットストリームの１つのワードを内部で
生成し、これが状態Ｓ６で発生する。ＴＭＳビットストリームのそのワードは、
状態機械４０によってレジスタ４７に記憶される。

【００７２】 次に状態Ｓ７では、状態機械４０が、それが第１種類命令３１または第３種類
命令３３を実行している場合には、ＴＤＩビットストリームの１つのワードを一
斉送信する。ＴＤＩビットストリームのこのワードは、レジスタ４４からマルチ
プレクサ４９を通って、パターン生成器に接続される各チップドライバ回路のレ
ジスタ６３の中に送信される。

【００７３】 次に状態Ｓ８では、状態機械４０が、それが第２種類命令３２または第３種類
命令３３を実行している場合には、ＥＴＤＯビットストリームの１つのワードを
一斉送信する。ＥＴＤＯビットストリームのこのワードは、レジスタ４５からマ
ルチプレクサ４９を通って、パターン生成器に接続される各チップドライバ回路
のレジスタ６４の中に送信される。

【００７４】 次に状態Ｓ９では、状態機械４０は、それが第２種類命令３２または第３種類
命令３３を実行している場合には、ＭＡＳＫビットストリームの１つのワードを
一斉送信する。ＭＡＳＫビットストリームのこのワードは、マルチプレクサ４９
を通ってレジスタ４６から、パターン生成機に接続される各チップドライバ回路
のレジスタ６２の中に送信される。

【００７５】 次に状態Ｓ１０では、状態機械４０がＴＭＳビットストリームの１つのワード
を一斉送信する。ＴＭＳビットストリームのこのワードはレジスタ４７からマル
チプレクサ４９を通って、パターン生成器に接続される各チップドライバ回路の
レジスタ６５の中に送信される。

【００７６】 それから状態Ｓ１１では、状態機械４０は、カウンタ４１内のワードカウント
ＷＣＮＴを１減ビンし、結果がゼロであるかどうかを確かめるためにチェックす
る。結果がゼロではない場合には、状態Ｓ３〜Ｓ１０での動作のすべてが繰り返
される。それ以外の場合、結果がゼロである場合には、状態機械４０は状態Ｓ１
になることによって次の命令の実行を開始する。

【００７７】 状態機械４０が状態Ｓ１０のＴＭＳビットストリームのワードを一斉送信する
たびに、そのイベントは、パターン生成器に接続される各チップドライバ回路内
のシフト制御回路７０によって思い出される。それから並列／直列シフトレジス
タ６６〜６９が空である場合には、それらは保持レジスタ６２〜６５の内容をロ
ードされる。これは、チップドライバ回路が状態Ｓ２１にあるときに発生する。

【００７８】 それ以降、並列／直列シフトレジスタ６６〜６９のコンテンツが信号線路６６
ａ〜６９ａにシフトされる。それは、チップドライバ回路が状態Ｓ２２にあると
きに発生する。それから、シフトレジスタ６６〜６９の最後のビットが外にシフ
トされているときには、シフト制御回路７０は、レジスタ６５がＴＭＳビットス
トリームの別のワードをロードされたかどうかを確かめるためにチェックする。
ロードされている場合、状態Ｓ２１とＳ２２のシフト動作が繰り返される。

【００７９】 ＴＤＩ、ＥＴＤ０、ＭＡＳＫ及びＴＭＳのビットストリームの長さが数ワード
であるときには、チップドライバ回路１１内の状態Ｓ２１とＳ２２がパターン生
成器１２の状態Ｓ３〜Ｓ１１と同時に発生する。その同時動作のために、チップ
ドライバ回路１１及びパターン生成機１２は、チップドライバ回路が、パターン
生成器がビットストリームの次のワードを読み取り、一斉送信する間にビットス
トリームの１つのワードからビットをシフトする多段パイプラインとしての役割
を果たす。

【００８０】 また、パターン生成器状態機械４０が次の命令の実行を開始するとき、チップ
ドライバ回路１１は、状態Ｓ２２で、並列／直列シフトレジスタ６６〜６９に残
るあらゆるビットをシフトするために状態Ｓ２２で続行する。その同時動作のた
め、チップドライバ回路１１およびパターン生成器１２は、再び、チップドライ
バ回路が、パターン生成器が次の命令のワードＷ０を読み取り、復号している間
に、１つの命令のビットストリーム内でビットをシフトする多段パイプラインと
しての役割を果たす。

【００８１】 ここで図８を見ると、それは、各チップドライバ回路が試験される集積回路チ
ップとどのようにして相互結合されるのかに関する追加の詳細を示す。図８では
、参照番号１０は、図１と図２に示される同じチップアセンブリを特定し、参照
番号１０ａは、試験されなければならないアセンブリ１０の中でチップを特定す
る。

【００８２】 アセンブリ１０の中で試験されなければならない各チップ１０ａについて、１
台の受信機８５を加えた４台の送信機８１〜８４の別個の集合がチップドライバ
回路１１で提供される。各送信機８１は、線路７１ａから別個のチップ１０ａに
クロック信号ＴＣＫを送信する。各送信機８２はビットストリームＴＤＩを線路
６７ａから別個のチップ１０ａに送信する。各送信機８３は、線路６９ａから別
個のチップ１０ａにビットストリームＴＭＳを送信する。そして、各送信機８４
は、図９と図１０とともに後に後述されるだろうそれぞれの高周波クロックＨＦ
ＣＫ（ｉ）を、別個のチップ１０ａに送信する。

【００８３】 送信機８１〜８４から受信される信号に応じて、アセンブリ１０の中のそれぞ
れのチップ１０ａが、ＴＤＯと呼ばれる別個の出力ビットストリームを生成する
。そのＴＤＯビットストリームは、各チップ１０ａから、チップドライバ回路上
の別個の受信機８５に送信される。受信機８５から、ＴＤ０ビットストリームの
すべてが、図８に図示されるチップドライバ回路の残りの構成部品９０〜９８に
よって並列で処理される。

【００８４】 図８の構成部品９０は、排他的論理和ゲートであり、構成部品９１は論理積ゲ
ートであり、構成部品９２はフリップフロップである。構成部品９０〜９２の別
個の集合が受信機８５のそれぞれに提供される。図８の構成部品９３はマルチプ
レクサであり、構成部品９４はデコーダ回路であり、構成部品９５は可変遅延回
路であり、構成部品９６はレジスタであり、構成部品９７はデコーダ回路であり
、構成部品９８はレジスタであり、構成部品９９はデコーダ回路である。

【００８５】 動作中、ビットストリームＥＴＤＯ、ＭＡＳＫおよびＴＣＫは可変遅延回路９
５を通って送信され、それによりそれぞれＤＥＴＤＯ、ＤＭＡＳＫ、およびＤＴ
ＣＫと呼ばれる３つの対応する遅延されたビットストリームを生成する。可変遅
延回路９５を通る遅延の量は、レジスタ９６の出力によって選択され、その遅延
が、ＴＤＯビットストリームを生成する各チップ１０ａ内で発生する遅延を補償
する。ある特定の遅延を選択するために、レジスタ９６は、デコーダ回路９７が
所定のＪＡＤＲアドレスを検出するときにＪＤＡＴＡ信号をロードされる。

【００８６】 遅延回路９５から、遅延ビットストリームＤＥＴＤＯは、それが受信機８５の
すべてから生じるＴＤＯビットストリームに比較される排他的論理和ゲート９０
のすべてに送信される。ＤＥＴＤＯビットストリーム内の任意のビットとＴＤＯ
（ｉ）ビットストリーム内の対応するビットの間でｍｉｓｃｏｍｐａｒｅが発生
すると、ｍｉｓｃｏｍｐａｒｅが発生する排他的論理和ゲート９０は「１」状態
で出力信号ＥＲＡ（Ｉ）を生成するだろう。

【００８７】 排他的論理和ゲート９０からのエラー信号ＥＲＡ（ｉ）のそれぞれが、論理積
ゲート９１の別個の１つに送信され、それらの論理積ゲートは、その他の入力信
号も受信する。一方のこのような入力信号は遅延されたビットストリームＤＭＡ
ＳＫであり、他方の入力信号はレジスタ９８からの別個のイネーブル信号ＥＮ（
Ｉ）である。エラー信号ＥＲＡ（ｉ）がＴＤＯ（ｉ）ビットストリーム内のある
特定のビットについて「１」であり、ＤＭＡＳＫ信号の対応するビットも「１」
であり、イネーブル信号ＥＮ（ｉ）も「１」である場合には、Ｉ番目の論理積ゲ
ートからの出力信号ＥＲＢ（Ｉ）は「１」である。

【００８８】 ビットストリームＴＤＯ（ｉ）内の任意の１つの特定のビットでのｍｉｓｃｏ
ｍｐａｒｅを無視するために、ＤＭＡＳビットストリームの対応するビットは「
０」に設定される。また、ビットストリームＴＤＯ（Ｉ）全体が、対応するイネ
ーブル信号ＥＮ（ｉ）を「０」に設定することによって無視することができる。

【００８９】 論理積ゲート９１の任意の１つからのエラー信号ＥＲＢ（ｉ）が「１」になる
と、それにより、対応するフリップフロップ９２が設定されることになる。設定
されるようになる各フリップフロップ９２は、それ以降、それがパターン生成器
１２によって読み取られ、リセットされるまで設定されたままとなるだろう。

【００９０】 エラーフリップフロップ９２を読み取るために、パターン生成器１２はある特
定のＪＡＤＲアドレスをデコーダ回路９４に送信し、応じてデコーダ回路９４が
、マルチプレクサ９３を通してＪＤＡＴＡ線路５０上にフリップフロップ９のす
べてからのエラー信号を渡す出力９４ａで信号を生成する。それからパターン生
成器１２は、デコーダ回路９４に、フリップフロップ９２のすべてをリセットす
る出力９４ｂで信号を生成させる。

【００９１】 次に図９に関して、チップドライバ回路のそれぞれの中に含まれる複数の追加
回路構成部品１００〜１０９が説明されるだろう。これらの構成部品１００〜１
０９のすべては、試験されているチップ１０ａごとに別個の高周波クロック信号
ＨＦＣＫ（ｉ）を生成するために相互作用する。

【００９２】 図９では、構成部品１００は自由継続高周波発振器である。構成部品１０１は
デコーダ回路である。構成部品１０２はレジスタであり、構成部品１０３は、選
択可能な整数Ｎで除算する割り算器回路である。構成部品１０４は順次状態機械
である。構成部品１０５は、状態機械１０４のためにカウントを保持するカウン
タ回路であり、構成部品１０６は、状態機械１０４について制御信号を保持する
メモリである。構成部品１０７はフリップフロップである。構成部品１０８は論
理和ゲートであり、構成部品１０９は送信機である。構成部品１０７〜１０９の
別個の集合１１０（ｉ）は、生成される高周波クロック信号ＨＦＣＫ（ｉ）ごと
に提供される。

【００９３】 動作中、発振器１００は、単一高周波で自由継続クロックＦＲＣＫ１を生成す
る。そのクロック信号ＦＲＣＫ１は、それが選択可能な整数Ｎ分、周波数で削減
される割り算器回路１０３に送信される。それから、割り算器１０３からの出力
クロックＦＲＣＫ２が、回路１０７〜１０９の各集合１０（ｉ）に送信される。

【００９４】 回路１１０（ｉ）の各集合は、自由継続クロックＦＲＣＫ２の選択可能なサイ
クルを渡すことによって、高周波クロック信号ＨＦＣＫ（ｉ）を生成する。渡さ
れるそれらのサイクルは、２つの制御信号ＳＴＡＲＴ（ｉ）とＳＴＯＰ（ｉ）に
よって選択され、それらは順次状態機械１０４によって生成される。

【００９５】 信号ＳＴＯＰ（ｉ）が「１」として生成されるとき、フリップフロップ１０７
は自由継続クロック信号ＦＲＣｋ２と同期してセットする。フリップフロップ１
０７のそのセット状態により、論理積ゲート１０８の出力は絶えず「１」を生成
する。そしてこのようにして、高周波クロック信号ＨＦＣＫ（ｉ）が「１」の状
態で停止されるだろう。

【００９６】 フリップフロップ１０７をリセットするために、状態機械１０４がＳＴＯＰ（
ｉ）信号を「０」として生成し、それはＳＴＡＲＴ（ｉ）信号を「１」として生
成する。フリップフロップのそのリセット状態が、論理積ゲート１０８にクロッ
ク信号ＦＲＣＫ２を渡させ、論理積ゲート１０８の出力から、高周波クロックＦ
ＲＣＫ２は、それがクロック信号ＨＦＣＫ（ｉ）になる送信機１０９を通して渡
す。

【００９７】 回路１１０（ｉ）の集合ごとに制御信号ＳＴＯＰ（ｉ）とＳＴＡＲＴ（ｉ）を
生成するために、状態機械１０４は、制御メモリ１０６に記憶される多様な制御
ビットを読み取る。それらの制御ビットの例は、図１０の「１」と「０」に示さ
れる。制御ビットの１つの集合を読み取るために、状態機械１０４は、アドレス
線路１０４ａのアドレスをメモリ１０６に送信し、応じてメモリが制御ビットの
アドレス指定された集合を、信号線路１０４ｂ上の状態機械１０４に送り返す。

【００９８】 図１０は、制御ビットの各集合がビットＢ１〜Ｂ１６として特定される１６個
のビットから成り立つ例を示す。第１の１４個のビットＢ１〜Ｂ１４のそれぞれ
が、回路１１０（ｉ）のある特定の回路の動作を制御する。ビットＢ１は回路１
１０（１）を制御する。ビットＢ２は回路１１０（２）を制御する等である。残
りのビットＢ１５とＢ１６は、状態機械１０４をまたは自由継続モードのどちら
かで動作させるモード制御ビットである。

【００９９】 状態機械１０４がＪＤＡＴＡ線路上のある特定のメモリアドレスとともにデコ
ーダ１０１からＳＴＡＲＴコマンドを送信されると、それはそのアドレスにある
メモリ１０６から制御ビットの集合を読み取るだろう。状態機械１０４が、ビッ
トＢ１５が「１」である制御ビットの集合を読み取る場合には、状態機械がシー
ケンスモードで動作する。そのモードでは、状態機械１０４は、それがメモリ１
０６に送信するアドレスを連続して増分し、応答して状態機械が制御信号のアド
レス指定された集合を受信する。このシーケンス動作モードは、制御ビットの集
合が読み取られるまで続行し、そこではビットＢ１６は「１」であり、それから
シーケンス動作モードが停止する。

【０１００】 シーケンスモードで読み取られる制御信号の集合ごとに、状態機械１０４は、
制御ビットＢ１〜Ｂ１４を調べる。「１」であるビットＢ１〜Ｂ１４のそれぞれ
が状態機械１０４に、回路１１０（ｉ）が、カウンタ１０５によって指定される
サイクルの数、クロックＦＲＣＫ２を渡すように、ＳＴＯＰ（ｉ）信号およびＳ
ＴＡＲＴ（Ｉ）信号を生成させる。

【０１０１】 図１０では、アドレス「Ａ」によって読み取られる制御ビットの集合がビット
Ｂ１〜Ｂ４を「１」に設定させる。このようにして、制御ビットのその集合に応
じて、状態機械１０４は、回路１１０（１）〜１１０（４）のそれぞれに、カウ
ンタ１０５によって指定されるサイクルの数、クロック信号ＦＲＣＫ２を渡させ
る。

【０１０２】 次に、アドレス「Ａ＋１」によって読み取られる制御ビットの集合は、ビット
Ｂ５〜Ｂ７を「１」に設定させる。このようにして、制御ビットのその集合に応
じて、状態機械１０４は、回路１０５（５）〜１１０（７）のそれぞれに、カウ
ンタ１０５によって指定されるサイクルの数、クロック信号ＦＲＣＫ２を渡させ
る。

【０１０３】 次に、アドレス「Ａ＋２」によって読み取られる制御ビットの集合は、ビット
Ｂ８〜Ｂ１１を「１」に設定させる。このようにして、制御ビットのその集合に
応じて、状態機械１０４は、回路１１０（８）〜１１０（１）のそれぞれに、カ
ウンタ１０５によって指定されるサイクルの数、クロック信号ＦＲＣＫ２を渡さ
せる。

【０１０４】 最後に、アドレス「Ａ＋３」によって読み取られる制御ビットの集合は、ビッ
トＢ１２〜Ｂ１４を「１」に設定させる。このようにして、制御ビットのその集
合に応じて、状態機械１０４は、回路１１０（１２）〜１１０（４）のそれぞれ
に、カウンタ１０５によって指定されるサイクルの数、クロック信号ＦＲＣＫ２
を渡させる。

【０１０５】 比較によって、状態機械１０４がビットＢ１５が「０」である制御ビットの集
合を読み取る場合には、状態機械は自由継続モードで動作する。そのモードでは
、状態機械１０４は、それがメモリ１０６に送信するアドレスを増分しないが、
代わりに、状態機械は、それが読み取った制御信号の１つの集合だけで連続して
動作する。

【０１０６】 制御信号のその単一の集合を使用して、状態機械１０４は、再び制御ビットＢ
１〜Ｂ１４を調べる。「１」であるビットＢ１〜Ｂ１４のそれぞれが、回路１１
０（ｉ）がクロックＦＲＣＫ２を連続して渡すように、状態機械１０４にＳＴＯ
Ｐ（ｉ）信号およびＳＴＡＲＴ（ｉ）信号を生成させる。この運転の自由継続モ
ードを終了する場合には、状態機械１０４は、デコーダ１０１から停止コマンド
を送信される必要があり、そのコマンドは、デコーダ１０１がある特定のＪＡＤ
Ｒアドレスを受け取るときに送信される。

【０１０７】 図１０では、アドレス「Ａ＋４」によって読み取られる制御ビットの集合はビ
ットＢ１５を「０」に設定させ、それにより状態機械１０４が自由継続モードに
入る。また、アドレス「Ａ＋４」にある制御ビットの集合では、ビットＢ１〜Ｂ
１４のすべてが「１」に設定されるため、応じて、状態機械１０４は、回路１１
０（１）〜１１０（１４）のそれぞれに、ＳＴＯＰコマンドが受け取られるまで
クロック信号ＦＲＣＫ２を連続して渡させる。

【０１０８】 図１０においても同様に、アドレス「Ａ＋５」によって読み取られる制御ビッ
トの集合は、Ｂ１５を「０」に設定させ、それにより状態機械１０４は自由継続
モードに入る。しかしながら、アドレス「Ａ＋５」での制御ビットの集合では、
ビットＢ２だけが「１」に設定されるため、応じて、状態機械１０４は回路１１
０（２）だけにクロック信号ＦＲＣＫ２を渡させるだろう。

【０１０９】 図９および図１０の回路構成要素で達成される１つの特定の特徴とは、それが
チップ汗名振１０の中のチップ１０ａを１つの集合として同時に、あるいは選択
可能な部分集合で連続的に試験できるようにする点である。この特徴は、試験さ
れているチップ１０ａが、それらが高周波クロック信号ＨＦＣＫ（ｉ）を受信す
るときに大量の電力を消散するが、それらが高周波クロック信号を受信しないと
きには実質的にはより少ない電力を消散する型であるときに望ましい。このよう
なチップは、例えばＣＭＯＳマイクロプロセッサチップおよびＣＭＯＳメモリチ
ップを含む。高周波クロック信号ＨＦＣＫ（ｉ）を同時に受信するチップ１０ａ
の数を制限することによって、チップ１０ａのすべてで消散される電力の総量は
、チップのすべてが高周波クロック信号を受信したならば、それ以外の場合に超
えられるだろう任意の所定の電力制限以下に保つことができる。

【０１１０】 図９と図１０の回路構成要素で達成される別の特定の特徴とは、それがビット
の一意のストリームをチップ１０ａのそれぞれに別個に書き込むことができるよ
うにするという点である。それは、攻守はクロック信号ＨＦＣＫ（ｉ）を、一度
に１つづつチップ１０ａのそれぞれに送信させるメモリ１０６内に制御ビットを
記憶することによって達成される。それから、ある特定的なチップが高周波クロ
ック信号ＨＦＣＫ（ｉ）を受信しているときには、そのチップに書き込まれなけ
ればならないデータは、チップ１０ａのすべてに対するＴＤＩビットストリーム
として送信される。この特徴は、シリアルナンバーなどの一定の一意の情報を、
試験されているそれぞれのチップ１０ａに買い込むことが必要なときに望ましい
。

【０１１１】 ここで図１１を見ると、それは、図３の前述された命令３１、３２、３３とと
もに、メモリ１３内のチップ試験プログラムに含むことができる３つの追加の命
令３４、３５および３６を示す。命令３４は、演算コードＯＰ７、ＪＡＤＲフィ
ールド３４ａ、およびＪＤＡＴＡフィールド３４ｂを含む単一ワードＷ０だけか
ら成り立つ内部制御命令である。命令３４がパターン生成器１２によって実行さ
れるとき、状態機械４０は、ＪＡＤＲ信号線路５６の上にＪＡＤＲフィールド３
４ａを送信し、それはＪＤＡＴＡ信号線路５５の上にＪＤＡＴＡフィールド３４
ｂを送信する。

【０１１２】 命令３４は、図６のレジスタ６１をロードするために、図１０のレジスタ９６
と９８をロードするために、及び図９のレジスタ１０２をロードするために使用
できる。また、命令３４は、図８のデコーダ９４にアドレスを送信するため、図
９のカウンタにカウントを送信するため、制御ビットの各集合を１０６での制御
メモリに書き込むために使用できる。また、命令３４は、デコーダ１０１から状
態機械１０４にＳＴＡＲＴコマンドとＳＴＯＰコマンドを送信するために使用す
ることもできる。

【０１１３】 命令３５は、また単一のワードＷ０だけから成り立つ分岐命令である。命令３
５は、演算コードＯＰ８、試験条件フィールド３５ａ、及びジャンプアドレスフ
ィールド３５ｂを含む。命令３５がパターン生成器１２によって実行されると、
状態機械４０は、試験条件フィールド３５ａによって指定される条件を試験する
。その試験された条件が真である場合には、メモリ１３から実行される次の命令
は、フィールド３５ｂでジャンプアドレスを差し引いた分岐命令３５のアドレス
で発生する。

【０１１４】 命令３６は、やはり単一ワードＷ０から成り立つメモリ書き込み命令である。
命令３６は、メモリ書き込み命令としてそれを特定する演算コードＯＰ９を含み
、それはメモリアドレスフィールド３６ａを含む。命令３６がパターン生成器１
２によって実行されると、エラー信号が図８のマルチプレクサ９３から読み取ら
れ、メモリアドレスフィールド３６ａでメモリ１３の中に書き込まれる。

【０１１５】 集積回路チップを試験するベースシステムの１つの好ましい実施態様がここで
詳細に説明された。ただし、さらに、多様な変更及び修正をこの実施態様の詳細
に加えることができる。

【０１１６】 例えば、図２は、チップ試験システムが、合計１４のスロットを有するラック
２０に収納される１つの例だけを示す。しかし、改良策として、ラック２０は任
意の数のスロットを有することができ、複数のラックがある場合がある。また、
各ラックのスロットは、そのそれぞれのメモリ１３とともに、チップアセンブリ
１０、ドライバ回路１１、及びパターン生成器１２の任意の組み合わせで充填す
ることができる。

【０１１７】 同様に、図１は、各チップアセンブリ１０が、試験されなければならない集積
回路チップ１０ａのうちの４つだけを保持する１つの例だけを示す。しかし、改
良策として、各チップアセンブリ１０は、任意の所望される数の集積回路チップ
１０ａを保持することができる。

【０１１８】 また、別の改良策として、図１に示されるモジュール１１、１２、１３、及び
１４のそれぞれは、任意の種類の回路構成要素から構築できる。例えば、チップ
ドライバ回路１１内の回路構成要素のすべて、及び（図５、図６、図８、図９、
及び図１０に詳しく図示されるように）パターン生成器１２内の回路構成要素の
すべては、ＴＴＬ回路、ＥＣＬ回路、ＭＯＳ回路、及びＣＭＯＳ回路から構築す
ることができる。同様に、図１の各メモリモジュール１３は、フリップフロップ
に、またはコンデンサに、または磁気記憶媒体、または光学記憶媒体にデータビ
ットを記憶する、任意の種類のメモリセルから構築することができる。

【０１１９】 同様に、示されているチップ試験システム内にある順次制御回路のそれぞれは
、任意の種類の内部構造を有することができる。それらの順次制御回路は、図５
のパターン生成器状態機械４０、図６のシフト制御回路７０、及び図９のクロッ
クシーケンス状態機械１０４を含む。パターン生成器状態機械４０の内部構造は
、それが図７の状態Ｓ１〜Ｓ１１に従って動作する限り適切である。チップ制御
回路構成要素７０の内部構造は、それが図７の状態Ｓ２１〜Ｓ２３に従って動作
する限り適切である。そして、図９のクロックシーケンス状態機械１０４の内部
構造は、それが、図１０とともに示されるように、シーケンスモード及び自動継
続モードで動作するかぎり適切である。

【０１２０】 また、別の改良策として、各メモリモジュール１３からワードとして読み取ら
れるビットの数は任意の所定の数である。図３は、メモリモジュール１３内の各
ワードが「Ｘ」個のビットから成り立つことを示す。適切には、Ｘは、１６ビッ
ト、３２ビット、４８ビット、６４ビット等バイトの整数である。

【０１２１】 さらに、別の改良策として、試験されるチップ１０ａをある特定の状態にする
ために生成される各ＴＭＳビットストリームは、ビットの任意の事前に定義され
た系列である場合がある。各ビットストリームがどのようである必要があるのか
は、チップ１０ａの内部構造によって決定される。１つの特定的な例として、Ｔ
ＭＳビットストリームは、表１Ａに後述されるように事前に定義し、生成するこ
とができる。

【０１２２】 表１ＡＴＭＳヘッダ ヘッダに応えたチップ１０ａの状態 ０１００００ 命令レジスタを読み取る。 ０１１０００ 命令レジスタに書き込む。 ０１１１００ データレジスタを読み取る。 ０１１１１０ データレジスタに書き込む。

【０１２３】 表１Ａの各ＴＭＳヘッダの後には、命令レジスタ／データレジスタから読み取
られるＴＤＯビットの数、またはそれらのレジスタに書き込まれるＴＤＩビット
の数に等しい、「１」ビットの系列が続く。「１」ビットのその系列の後には、
次のＴＭＳヘッダが開始するまで続行する「０」ビットの系列が後に続く。

【０１２４】 別の例として、各ＴＭＳビットストリームを、任意の所望される規格に従って
事前に定義し、生成することができる。このような規格は、参照してここに組み
込まれるＩＥＥＥ １１４９．１境界走査規格である。

【０１２５】 さらに、図１２は、それによってビットストリームＴＤＩ、ＥＴＤＯ、ＭＡＳ
Ｋ及びＴＭＳの４つすべてがパターン生成器によって送信され、命令３７内で明
示的に指定される依然として別の改良策を示す。この命令３７は、第１ワードＷ
０のＯＰ１０という演算コードによって特定される。命令３７は、送信されなけ
ればならないＴＭＳビットストリームを指定する１つの新しいＴＭＳフィールド
を含む。それ以外のフィールドＢＣＮＴ、ＷＣＮＴ、ＴＤＩ、ＥＴＤＯ及びＭＡ
ＳＫのすべては、図３の命令３３について前述された対応するフィールドと同じ
である。

【０１２６】 命令３７の中でＴＭＳビットストリームを明示的に定義することができること
によって、単一パターン生成器１２は、さまざまなＴＭＳビットストリームが同
じ状態になることを必要とするさまざまな種類のチップを連続して試験すること
ができる。しかしながら、試験されているチップが、すべて同じＴＭＳ信号シー
ケンスを使用する場合には、命令３３はメモリ空間を２５％少なく占有するため
、命令３３が命令３７より好ましい。

【０１２７】 別の改良策として、ビットストリームＴＤＩ、ＥＴＤＯ、及びＭＡＳＫの任意
の１つを、その命令から削除することができる。ＴＤＩビットストリームが削除
される場合には、結果は、ＴＭＳビットストリームを所望されるように指定でき
るという点を除き、前述された図３の命令３２に類似する。ＥＴＤＯビットスト
リーム及びＭＡＳＫビットストリームが命令３７から削除されると、結果は、Ｔ
ＭＳビットストリームが再び所望されるように指定できるという点を除き、前述
された図３の命令３１に類似する。

【０１２８】 ここでは本発明に従って、ここではアルゴリズムパターン生成器（ＡＰＧ）と
呼ばれる１つまたは複数の追加のモジュールが、図１の前述されたチップ試験シ
ステムに組み込まれる、修正されたシステムが説明されるだろう。この修正され
たシステムは図１３に示される。そこで、図１のモジュール１０、１１及び１４
が繰り返され、モジュール１２と１３がモジュール１２'と１３'に修正され、新
規に追加されたＡＰＧモジュールが参照番号２００によって特定される。

【０１２９】 図１３は、別個のＡＰＧモジュール２００が、前述されたモジュール１２'の
あらゆるモジュールに別個のインタフェース２０１を介して結合される。しかし
ながら、代わりに、別個のＡＰＧモジュール２００が、その別個のインタフェー
ス２０１を介して、モジュール１２'の任意の部分集合に結合されてよい。例え
ば、モジュール１２'のただ１つだけをＡＰＧモジュール２００に結合してよい
。

【０１３０】 動作中、各ＡＰＧモジュール２００は、チップアセンブリ１０内にあるチップ
１０ａを試験する、ＴＤＩ試験信号、ＥＴＤＯ試験信号、及びＭＡＳＫ試験信号
を内部で生成する。それらの試験信号を内部で生成するには、ＡＰＧモジュール
２００が、動作の複雑なシーケンスを実行し、それらの動作はメモリ１３'のＡ
ＰＧ命令によって指定される。これらのＡＰＧ命令、及びＡＰＧモジュール２０
０内でそれらを実行する回路構成要素は、図１３〜図２２のすべてとともにここ
に詳細に説明されるだろう。

【０１３１】 ＴＤＩ試験信号、ＥＴＤＯ試験信号及びＭＡＳＫ試験信号をＡＰＧモジュール
２００内で内部で生成することによって達成される１つの特定の恩恵とは、メモ
リ１３'で必要とされる記憶の量が大幅に削減されるという点である。例えば、
ＴＤＩ試験信号、ＥＴＤＯ試験信号、及びＭＡＳＫ試験信号が合計１０億ビット
を含む場合に、ＡＰＧモジュール２００は、試験ビットのすべてを生成するため
のＡＰＧ命令を記憶するために、メモリ１３'内で１０００ビット未満の記憶を
必要とする可能性がある。比べると、試験ビットのすべてがメモリ１３'で記憶
される場合には、１０億ビットの記憶が必要とされるだろう。

【０１３２】 他方、ＴＤＩ試験信号、ＥＴＤＯ試験信号及びＭＡＳＫ試験信号のビット総数
が減少するにつれ、図１〜図１２の前述された回路構成要素は、それらの試験信
号をチップ１０ａに提示するためのさらに経済的な手段となる傾向がある。その
結果、図１３の修正されたシステムは２つの運転モードを有する。第１モードで
は、モジュール１２'が、図１〜図１２に関連して前述されたように、試験信号
ＴＤＩ、ＥＴＤＯ、及びＭＡＳＫをメモリ１３'から読み取り、それらを直列ビ
ットストリームでチップ１０ａに送信する。第２の運転モードでは、モジュール
１２'は、メモリ１３'からＡＰＧ命令を読み取り、それらを実行のためにＡＰＧ
モジュール２００に渡す。それらのＡＰＧ命令の実行中、ＡＰＧモジュール２０
０は、ＴＤＩビットストリーム、ＥＴＤＯビットストリーム及びＭＡＳＫビット
ストリームのワードを連続して生成し、それはそれらをモジュール１２'に送信
する。それから、モジュール１２'の中で、試験信号のワードが、チップ１０ａ
に送信される直列ビットストリームに変換される。

【０１３３】 ここで図１４ａを見ると、ＡＰＧモジュール２００の１つの好ましい内部構造
が説明されるだろう。この特定の構造によって、ＡＰＧモジュール２００は、３
段パイプラインから構成され、それらの段は参照番号２１０、２２０及び２３０
で特定される。第１段２１０は、算術論理段（ＡＬＳ）である。第２段２２０は
スクランブラ段であり、第３段２３０がフォーマッタ段である。これらの３つの
段２１０、２２０及び２３０は、制御装置２４０の制御下で動作する。

【０１３４】 動作中、ＡＬＳ段２１０及びスクランブラ段２２０及びフォーマッタ段２３０
は、同時に実行し、その同時動作中、パイプラインの各段は、データの異なる集
合でさまざまな動作を実行する。これらの同時動作が発生できるようにするため
に、パイプラインの各段には、入力レジスタの独自の集合及び出力レジスタの独
自の集合が提供される。

【０１３５】 ＡＬＵ段の入力レジスタのすべては、参照番号２１０ａによって特定される。
これらの入力レジスタ２１０ａは３つの集合に区分され、それぞれの集合には４
台のレジスタがある。「Ｘ」集合は、レジスタＸＡ、ＸＢ、ＸＣ、及びＸＤから
成り立つ。「Ｙ」集合は、レジスタＹＡ、ＹＢ、ＹＣ及びＹＤから成り立ち、「
Ｚ」集合は、レジスタＺＡ、ＺＢ、ＺＣ及びＺＤから成り立つ。

【０１３６】 その入力レジスタ２１０ａのコンテンツで開始して、ＡＬＵ段は、多様な算術
演算及び論理演算を実行し、その出力レジスタ２１０ａでそれらの演算の結果を
記憶する。それらの出力レジスタは、それぞれ５台のレジスタから成る２つの集
合に区分される。第１集合は、レジスタＸ１Ａ'、Ｙ１Ａ'、Ｚ１Ａ'、Ｘ１Ｄ'、
及びＹ１Ｄ'から成り立ち、第２集合はレジスタＸ２Ａ'、Ｙ２Ａ'、Ｚ２Ａ'、Ｘ
２Ｄ'、及びＹ２Ｄ'から成り立つ。

【０１３７】 同様に、参照番号２２０ａは、スクランブラ段２００ａの入力レジスタのすべ
てを特定する。ＡＬＵ段の出力レジスタ２１０ｂごとのスクランブラ段では別個
の入力レジスタが提供される。例えば、入力レジスタＸ１Ａは、出力レジスタＸ
１Ａ’に対応し、入力レジスタＹ１Ａは、出力レジスタＹ１Ａ'に対応する等で
ある。

【０１３８】 ＡＰＧパイプラインの動作中の一定のときに、ＡＬＵ段２１０からの出力レジ
スタ２１０ｂのすべての内容が、スクランブラ段２２０の対応する入力レジスタ
２２０ａに転送される。それから、スクランブラ段２２０は、その入力レジスタ
の内容に対し多様なスクランブル動作を実行し、それはその出力レジスタ２２０
ｂに結果を記憶する。それらの出力レジスタは、それぞれ３台のレジスタから成
る２つの集合に区分される。第１集合は、レジスタＸ１'、Ｙ１'、及びＤ１'か
ら成り立ち、第２集合は、レジスタＸ２'、Ｙ２'及びＤ２'から成り立つ。

【０１３９】 同様に、フォーマッタ段２３０の入力レジスタのすべては参照番号２３０ａで
特定され、対応する入力レジスタが、スクランブラ段の各出力レジスタに提供さ
れる。例えば、入力レジスタＸ１は、出力レジスタＸ１'に対応する。入力レジ
スタＹ１は、出力レジスタＹ１'に対応する等である。

【０１４０】 一定のときに、スクランブラ段からの出力レジスタ２２０ｂの内容は、フォー
マッタ段の入力レジスタ２３０ａに転送される。それが発生した後、フォーマッ
タ段は、その入力レジスタの内容に対して多様な動作を実行し、それが試験信号
ＴＤＩ、ＥＴＤＯ、及びＭＡＳＫのそれぞれの複数のワードを生成する。これら
の試験信号は、フォーマッタ出力レジスタ２３０ｂに、一度に１ワード記憶され
る。これらの出力レジスタ２３０ｂには、それらがＡＰＧで内部で生成されるＴ
ＤＩ信号、ＥＴＤＯ信号及びＭＡＳＫ信号を保持することを示す目的で、ＡＴＤ
Ｉ、ＡＥＴＤＯ、及びＡＭＡＳＫとラベルが付けられる。

【０１４１】 パイプライン段２１０、２２０及び２３０のそれぞれで実行される動作のすべ
ては、制御装置２４０から段のそれぞれに送信される制御信号のそれぞれの集合
によって制御される。算術論理段２１０に送信される制御信号は、導体２１１の
集合で発生する。スクランブラ段２２０に送信される制御信号は、導体２２１の
集合で発生し、フォーマッタ段２３０に送信される制御信号は、導体２１３の集
合で発生する。

【０１４２】 パイプライン段２１０、２２０、及び２３０のそれぞれは、制御装置２４０に
応答信号も送り返す。算術論理段２１０によって送信される応答信号は、導体２
１２の集合で発生する。スクランブラ段２２０によって送信される応答信号は、
導体２２２の集合で発生し、フォーマッタ段２３０によって送信される応答信号
は、導体２３２の集合で発生する。

【０１４３】 また、制御装置２４０は、図１３'のモジュール１２'と対話するためにＡＰＧ
インタフェース２０１を活用し、インタフェース接続の詳細は、図１４Ａの一番
上の部分及び図１４Ｂの下の左部分で図示される。図１４Ｂは、前述された図５
に類似する。しかし、図１４Ｂは、ＡＰＧインタフェース２０１とともに動作す
る４つの追加構成部品２５０〜２５３も含み、それは追加される構成部品と対話
する修正された状態機械４０'を含む。

【０１４４】 構成部品２５０は、図１３のメモリからＡＰＧ命令を受信するレジスタであり
、それらの命令は、レジスタ２５０からＡＰＧ制御回路２４０に、導体２０１ａ
の集合で送信される。構成部品２５１は、導体２０１ｂ、２０１ｃ、２０１ｄ、
及び４０ｂの４つの集合から４つの異なる入力を受信する４ｘ１のマルチプレク
サである。導体２０１ｂは、フォーマッタ出力レジスタＡＴＤＩから発信するＴ
ＤＩ試験信号のワードを搬送する。導体２０１ｃは、フォーマッタ出力レジスタ
ＡＥＴＤＯから発信するＥＴＤＯ試験信号のワードを搬送し、導体２０１ｄは、
フォーマッタ出力レジスタＡＭＡＳＫから発信するＭＡＳＫ信号のワードを搬送
する。構成部品２５２と２５３は、図２１と図２２に関連して後述されるそれぞ
れのカウンタである。

【０１４５】 ＡＰＧがＴＤＩ試験信号、ＥＴＤＯ試験信号、ＭＡＳＫ試験信号を生成してい
るとき、それらの信号は、マルチプレクサ２５１を通して渡され、レジスタ４４
、４５及び４６の中にロードされる。逆に、ＴＤＩ試験信号、ＥＴＤＯ試験信号
及びＭＡＳＫ試験信号がメモリ１３'から読み出されているとき、それらの試験
信号は、（図５に関連して前述されたように）導体４０ｂからマルチプレクサ２
５１を通ってレジスタ４４、４５及び４６の中に渡される。

【０１４６】 導体２０１ｅと２０１ｆの２つのその他の集合も、ＡＰＧインタフェース２０
１に含まれる。導体２０１ｅでは、田追うなタイミング信号及び制御信号が、図
１４Ｂの状態機械４０'から図１４ＡのＡＰＧ制御回路２４０に送信される。例
えば、それらの制御信号は、いつＡＰＧ命令が導体２０１ａに存在するのかを制
御回路２４０に告げる。

【０１４７】 導体２０１ｆでは、多様なタイミング信号及び制御信号が、図１４ＡのＡＰＧ
制御回路２４０から図１４ｂの状態機械４０'に送信される。例えば、それらの
制御信号は、いつフォーマッタ段２３０が導体２０１ｂ、２０１ｃ、及び２０１
ｄで、ＴＤＩ試験信号、ＥＴＤＯ試験信号及びＭＡＳＫ試験信号のワードを生成
したのかを状態機械４０'に告げる。

【０１４８】 ここで図１５Ａ〜図１５Ｂに関して、ＡＬＵ段２１０の好ましい実施態様が説
明されるだろう。この特定の実施態様は、参照番号２１０ａ〜２１０ｐによって
図１５Ａ〜図１５Ｂに特定される構成部品のすべてから構成され、それらの構成
部品のそれぞれが、表２に後述される。

【０１４９】 表２構成部品 説明 ２１０ａ 図１５Ａの中の構成部品２１０ａは、ＡＬＵ段２００用の入力レジスタのすべて
から成り立つ。それらは、「Ｘ」集合ＸＡ、ＸＢ、ＸＣ及びＸＤと「Ｙ」集合Ｙ
Ａ、ＹＢ、ＹＣ及びＹＤと「Ｚ」集合ＺＡ、ＺＢ、ＺＣ及びＺＤに区分される。
これらの入力レジスタは、図１４Ａに図示されるのと同じ入力レジスタである。
それぞれのレジスタは、データ入力Ｄ及び出力Ｑを有する。

【０１５０】 ２１０ｂ 図１５Ｂの中の構成部品２１０ｂは、ＡＬＵ段２００用の出力レジスタのすべて
から成り立つ。それらは、第１集合、Ｘ１Ａ'、Ｙ１Ａ’、Ｚ１Ａ'、Ｘ１Ｄ'、
Ｙ１Ｄ'、及び第２集合Ｘ２Ａ'、Ｙ２Ａ'、Ｚ２Ａ'、Ｘ２Ｄ'、Ｙ２Ｄ'に区分さ
れる。これらの出力レジスタは、図１４Ａに図示されるのと同じ出力レジスタで
ある。各レジスタは、入力Ｄ及び出力Ｑを有する。

【０１５１】 ２１０ｃ 図１５Ａの中の構成部品２１０ｃは、入力レジスタ用の読み書き制御回路である
。この制御回路により、入力レジスタ２１０ａの内容は、Ａバス、Ｂバス、Ｃバ
ス、及びＤバスと呼ばれる４つのバスに選択的に読み取られる。また、この制御
回路によって、ＩＮバスと呼ばれるバス上のデータは選択的に入力レジスタ２１
０ａに書き込まれる。読み書きされる特定のレジスタは、集合２１１の中の導体
２１１ａで発生する制御信号ＯＰ２１、ＸＹＺ及びＤＥＳＴによって、及び集合
２１１の中の導体２１１ｂで発生する制御信号ＯＰ２２、ＸＹＺ及びＡＢＣＤに
よって決定される。

【０１５２】 ２１０ｄ 図１５Ｂの中の構成部品２１０ｄは、レジスタＸ１Ａ'、Ｘ２Ａ'、Ｙ１Ａ'、Ｙ
２Ａ'、Ｚ１Ａ'及びＺ２Ａ'から成り立つ出力レジスタ２１０ｂの部分集合用の
書き込み制御回路である。１つのレジスタが、集合２１１の中にある導体２１１
ｃのグループで発生する制御信号ＡＤＲに応じて選択され、書き込まれる。

【０１５３】 ２１０ｅ 図１５Ｂの中の構成部品２１０ｅは、レジスタＸ１Ｄ’、Ｘ２Ｄ'、Ｙ１Ｄ'、及
びＹ２Ｄ'から成り立つ出力レジスタ２１０ｂの部分集合書き込み制御回路であ
る。１つのレジスタが、集合２１１の中にある構成個２１１ｄのグループで発生
する制御信号ＤＤＲに応じて選択され、書き込まれる。

【０１５４】 ２１０ｆ 図１５Ａの中の構成部品２１０ｆは、６かける１のマルチプレクサである。この
マルチプレクサ２１０ｆに対する入力は、すべての０の集合とすべての１の集合
だけではなくＡバス、Ｂバス、Ｃバス及びＤバスの上に読み取られる入力レジス
タ２１０ａの特定の集合の内容である。このマルチプレクサ２１０ｆは、ｊ−バ
スと呼ばれているバスにその入力の１つを選択的に渡し、それらの信号は、集合
２１１の中にある導体２１１ｅのグループで発生する。

【０１５５】 ２１０ｇ 図１５Ａの中の構成部品２１０ｇは、６かける１のマルチプレクサである。この
マルチプレクサ２１０ｇに対する入力は、マルチプレクサ２１０ｆに対する入力
と同じである。このマルチプレクサ２１ｆは、制御信号ＫＳＥＬに応じてＫバス
と呼ばれているバスにその入力の１つを渡し、それらの信号は、集合２１１の中
にある導体２１１ｆのグループで発生する。

【０１５６】 ２１０ｈ 図１５Ａの中の構成部品２１０ｈは、以下の演算を選択的に実行する実用可能の
回路である。つまり、繰り上がった数を含む加算、繰り上がった数を含まない加
算、借りてくる数（ｂｏｒｒｏｗ）を含む減算、借りてくる数を含まない減算、
増分、減分、排他的論理和、排他的否定和、及び論理和、否定、及び無操作命令
である。それらの演算は、Ｊバス及びＫバスによって搬送される信号で実行され
る。構成部品２１０ｈによって実行されるそれぞれの特定の演算は、集合２１１
の中にある導体２１１ｇのグループで発生する制御信号ＡＬＯＰによって選択さ
れる。

【０１５７】 ２１０ｉ 図１５Ａの中の構成部品２１０ｉは、２かける１のマルチプレクサである。マル
チプレクサ２１０ｉに対する入力の１つは、実用可能な回路２１０ｈから生じ、
マルチプレクサ２１０ｉに対する第２入力は境界チェック回路２１０ｋから生じ
る。どの特定の入力がマルチプレクサ出力に転送されるようになるのかは、境界
チェック回路２１０ｋで内部的に生成されるＣＲＯＳＳＥＤ＿Ｂと呼ばれる制御
信号によって決定される。

【０１５８】 ２１０ｊ 図１５Ａの中の構成部品２１０ｊは、マルチプレクサ２１０ｉからの出力を選択
的に回転する回転体回路である。その選択的な回転の結果は、Ｒバスと呼ばれる
バスに送信される。回転体回路２１０ｊによって実行される回転の種類は、集合
２１１の中にある導体２１１ｈのグループで発生する制御信号ＲＯＴＬによって
選択される。

【０１５９】 ２１０ｋ 図１５Ａの中の構成部品２１０ｋは、境界チェック回路である。この回路は、図
１５Ｆに詳細に図示される内部構造を有し、境界チェック回路２１０ｋの構造と
動作はその図と関連してここに説明される。

【０１６０】 ２１０Ｌ 図１５Ａの中の構成部品２１０Ｌは、２かける１のマルチプレクサである。マル
チプレクサ２１０ｌへの１つの入力がＲバスであり、マルチプレクサ２１０Ｌに
対する第２入力が制御信号ＤＩＲＥＣＴ＿Ｄを搬送する導体２１１ｉのグループ
である。どの特定な入力がＩＮバスにマルチプレクサ２１０Ｌを通して渡される
のかは、胴体２１１ｊのグループで発生するその他の制御信号ＯＰ２２によって
決定される。導体２１１ｉと２１１ｊの両方のグループとも集合２１１の中にあ
る。

【０１６１】 ２１０ｍ 図１５Ｂの中の構成部品２１０ｍは、７かける１のマルチプレクサである。この
マルチプレクサに対する入力はＲバス、Ａバス、Ｂバス、Ｃバス、Ｄバス、０の
集合及び１の集合である。これらの入力は、集合２１１の中にある導体２１１ｋ
のグループで発生する制御信号ＯＵＴＳＥＬに応じて、マルチプレクサ２１０Ｍ
を通して選択的に渡される。

【０１６２】 ２１０ｎ 図１５Ｂの中の構成部品２１０ｎは、インバータ回路である。この構成部品は、
マルチプレクサ２１０Ｍから生じる出力信号のすべてを反転する。

【０１６３】 ２１０ｏ 図１５Ｂの中の構成部品２１０ｏは、２かける１ のマルチプレクサである。マ
ルチプレクサ２１０ｏに対する入力の一方はマルチプレクサ２１０ｍの出力であ
り、他方の入力はインバータ回路２１０ｎの出力である。マルチプレクサ２１０
ｏに対するこれら２つの入力は、集合２１１の中にある導体２１１Ｌのグループ
で発生する制御信号ＩＮＶに応じてマルチプレクサを通して選択的に渡される。

【０１６４】 ２１０ｐ 図１５Ｂの中の構成部品２１０ｂは、７かける１のマルチプレクサである。この
マルチプレクサに対する入力は、マルチプレクサ２１０ｍに対する入力と同じで
ある。どの特定の入力がマルチプレクサ２１０ｍを通過させられるのかは、集合
２１１の中にある導体２１１ｍのグループで発生する制御し号ＤＧＥＮＳＥＬに
よって決定される。

【０１６５】 図１５Ａと図１５Ｂにおいて、多くの異なる制御信号が、導体２１１ａ〜２１
１ｍのそれぞれのグループで発生するとして示される。それらの導体のすべては
、制御装置２４０から生じる集合２１１の中にある。これらの制御信号がどのよ
うにして生成されるのかは、ここで図１５Ｃと図１５Ｄと関連して説明されるだ
ろう。

【０１６６】 最初に図１５Ｃを考えると、それは、図１５Ａと図１５Ｂの回路構成要素のす
べてによって実行される１つの特定のＡＰＧ命令２５１を示す。この命令２５１
は、導体２０１ａを介して図１４ＡのＡＰＧ制御装置２４０で受信され、応じて
、ＡＰＧ制御装置２４０が、図１５Ａと図１５Ｂの段２１０に、導体２１１での
多様な制御信号を送信する。

【０１６７】 ＡＰＧ命令２５１は、２つのワードＷ０とＷ１から成り立ち、この特定の命令
はワードＷ０で発生するＯＰ２１という操作符号で特定される。命令２５１のワ
ードＷ０は、図１５Ａの入力レジスタ２１０ａから、レジスタのＸ集合またはレ
ジスタのｙ集合またはレジスタのＺ集合のいずれかを選択するＸＹＺフィールド
も含む。選択されるレジスタの特定の集合の内容は、Ａバス、Ｂバス、Ｃバス及
びＤバスに同時に読み取られる。

【０１６８】 命令２５１のワードＷ１は、以下の制御信号のすべてを指定する複数のフィー
ルドを含む。つまり、ＤＧＥＮＳＥＬ、ＯＵＴＳＥＬ、ＪＳＥＬ、ＫＳＥＬ、Ｄ
ＥＳＴ、ＡＬＯＰ、ＩＮＶ、ＲＯＴＬ、ＣＣ、ＤＤＲ及びＡＤＲである。これら
の制御信号のそれぞれは、デジタルで符号化される複数の異なる値のいずれか１
つを有することがあり、各値が図１５Ｃに示されるようにある特定の関数を指定
する。

【０１６９】 例えば、ＪＳＥＬ信号が「２」という値を有するとき、Ｃバス上にあるレジス
タの内容は、マルチプレクサ２１０ｆを通される。同様に、ＡＬＯＰフィールド
が「５」という値を有するとき、実用可能な回路２１０ｈが、Ｊバス上にあるデ
ータを１増分し、結果をＯバスに渡す。

【０１７０】 選択された入力レジスタの内容が構成部品２１０ｆ〜２１０ｐのすべてによっ
て処理された後で、結果は選択的に入力レジスタ２１０ａ及び出力レジスタ２１
０ｂの中に記憶される。どの特定の入力レジスタがマルチプレクサ２１０ｌから
の結果を記憶するのかは、ＤＥＳＴフィールドによって選択される。どの特定の
出力レジスタがマルチプレクサ２１０ｏからの結果を記憶するのかは、ＡＤＲフ
ィールドによって選択され、どの特定の出力レジスタがマルチプレクサ２１０ｐ
からの結果を記憶するのかは、ＤＤＲフィールドによって選択される。

【０１７１】 ここで図１５Ｄを見ると、それは、図１５Ａの回路構成要素により実行される
別のＡＰＧ命令２５２を示す。この特定の命令２５２は、２つのワードＷ０とＷ
１から成り立ち、それはワードＷ０内の演算コードＯＰ２２によって特定される
。

【０１７２】 命令２５２を使用することによって、入力レジスタ２１０ａのいずれか１つが
、初期値をロードできる。ワードＷ０のフィールドＸＹＺは、入力レジスタのＸ
集合、またはＹ集合またはＺ集合のどれかを選択し、ワードＷ０の別のフィール
ドＡＢＣＤが選択された集合の中の１つのレジスタを選択する。

【０１７３】 ワードＷ１は、選択されたレジスタに直接的に書き込まれるデータフィールド
ＤＩＲＥＣＴ＿Ｄを含む。そのデータは、命令２５２が実行されるときに、マル
チプレクサ２１０Ｌを選択されたレジスタの中に通過する。他のすべてのときに
は、マルチプレクサ２１０Ｌは、Ｒバス上にある信号を渡す。マルチプレクサ２
１０ｂは、いつ命令５１が実行されているのかを示す導体２１１ｆ上の制御信号
ＯＰ２２に応じて動作する。

【０１７４】 次に図１５Ｅと図１５Ｆを参照すると、境界チェック回路２１０ｋの内部構造
及び動作に関する詳細が説明されるだろう。最初に図１５Ｅを考慮すると、それ
は、境界チェック回路２１０ｋと関連して実行されるＡＰＧ命令２５３を示す。
命令２５３は、２つのワードＷ０とＷ１から成り立ち、それはワードＷ０の演算
コードＯＰ２３によって特定される。

【０１７５】 命令２５３によって、入力レジスタ２１０ａの集合ごとに、それぞれの最大限
度とそれぞれの最小限度が確立される。ワードＷ０内の１つのフィールドＸＹＺ
は、入力レジスタのＸ集合または入力レジスタのＹ集合、または入力レジスタの
Ｚ集合のどれかを選択する。その選択される集合について、ワードＷ１のフィー
ルドＭＡＸＬＩＭは最大限度を指定し、フィールドＭＩＮＬＩＭは最小限度を指
定する。これらの限度は、境界チェック回路２１０ｋ内に記憶される。

【０１７６】 限度の３つの集合が境界チェック回路２１０ｋに記憶された後、その回路は該
限度を各命令２５１の実行中にＲバスで生成される信号に比較する。ある特定の
命令２５１がＤＥＳＴフィー都度を介してレジスタのＸ集合を選択し、ＡＬＯＰ
フィールドによって指定される動作を介してその内容を増加する場合、Ｒバスの
結果は境界チェック回路２１０ｋによって、レジスタのＸ集合のために確立され
た最大限度に比較される。その最大限度がＲバスの信号に等しい場合には、境界
チェック回路が、次の命令２５１が再びレジスタのＸ集合を選択するときにマル
チプレクサ２１０ｉを通してレジスタのＸ集合の最小限度を渡すだろう。

【０１７７】 逆に、１つの特定の命令２５１がＤＥＳＴフィールドを介してレジスタのＸ集
合を選択し、ＡＬＯＰフィールドで指定される動作を介してその内容を減少する
ときに、Ｒバスの結果は、レジスタのｘ集合のために確立された最小限度に比較
されある。その最小限度及びＲバスの信号が等しいと、境界チェック回路２１０
ｋが、次の命令２５１が再びレジスタのＸ集合を選択すると、マルチプレクサ２
１０ｉを通してレジスタのＸ集合の最大限度を渡すだろう。

【０１７８】 同様に、１つの特定の命令２５１がＤＥＳＴフィールドを介してレジスタのＹ
集合（またはＺ集合）を選択肢、ＡＬＯＰフィールドを介してその内容を増加す
るときには、Ｒバスの結果がレジスタのＸ集合（またはＺ集合）に確立された最
大限度に比較される。その最大限度がＲバスの信号に等しい場合には、境界チェ
ック回路が、次の命令２５１が再びレジスタのＹ集合（またはＺ集合）を選択す
ると、マルチプレクサ２１０ｉを通してレジスタのＹ集合（またはＺ集合）に対
する最小限度を渡すだろう。

【０１７９】 逆に、ある特定の命令２５１が、ＤＥＳＴフィールドを介してレジスタのＹ集
合（またはＺ集合）を選択し、ＡＬＯＰフィールドを介してその内容を減少する
ときには、Ｒバス上の結果がレジスタのＹ集合（またはｚ集合）のために確立さ
れた最小限度に比較される。その最小限度及びＲバス上の信号が等しい場合に、
境界チェック回路２１０ｋが、レジスタのＹ集合（またはｚ集合）の最大限度を
、次の命令２５１が再びレジスタのＹ集合（またはＺ集合）を選択するときにマ
ルチプレクサ２１０ｉを通して渡すだろう。

【０１８０】 境界チェック回路２１０ｋの中で前述された動作を実行するために、その回路
は、図１５Ｆに示される構成部品のすべてを含む。それらの構成部品は、参照番
号２１０ｑ〜２１０ｗで特定され、それらの構成部品のそれぞれは表３に後述さ
れる。

【０１８１】 表３構成部品 説明 ２１０ｑ 図１５Ｆの中の構成部品２１０ｑは、ＸＭＡＸレジスタとＸＭＩＮレジスタ、Ｙ
ＭＡＸレジスタとＹＭＩＮレジスタ、及びＺＭＡＸレジスタとＺＭＩＮレジスタ
である３組のレジスタから成り立つ。各レジスタは、データ入力及び出力Ｑを有
する。命令２５３からのＭＡＸＬＭフィールドは、ＸＭＡＸレジスタまたはＹＭ
ＡＸレジスタまたはＺＭＡＸレジスタのどれかに選択的に記憶され、命令２５３
からのＭＩＮＬＩＭフィールドはＸＭＩＮレジスタまたはＹＭＩＮレジスタまた
はＺＭＩＮレジスタのどれかに選択的に記憶される。ＭＡＸＬＩＭフィールドと
ＭＩＮＬＩＭフィールドは、集合２１１内にある導体２１１ｎのグループのレジ
スタｑに送信される。

【０１８２】 ２１０ｒ 図１５Ｆの中の構成部品は、レジスタ２１０ｑの読み取り／書き込み制御回路で
ある。書き込むためのレジスタの１つの特定の組を選択するために、回路２１０
ｒは、集合２１１の中にある導体２１１０ｏのグループで命令２５３からＸＹＺ
フィールド及びＯＰ２３フィールドを受信する。読み取るためのレジスタの１つ
の特定の組を選択するために、回路２１１ｒは、集合２１１の中にある導体２１
１ｐのグループの命令２５１からＸＹＺフィールドを受信する。

【０１８３】 ２１０ｓ 図１５Ｆの中の構成部品は、１組の入力Ｉ１とＩ２及び１組の出力Ｏ１とＯ２を
有する回路である。入力Ｉ１とＩ２はそれぞれ、レジスタ２１０ｑから読み取ら
れる最大限度と最小限度を受信する。命令２５１のＡＬＯＰフィールドが追加ま
たは増分演算を指定する場合には、入力Ｉ１とＩ２に対する限度はそれぞれＯ１
出力及びＯ２出力に渡される。ＡＬＯＰフィールドが減算または減分演算を指定
する場合、入力Ｉ１に対する限度が出力Ｏ２に渡され、入力Ｉ２に対する限度が
出力Ｏ１に渡される。ＡＬＯＰフィールドは、集合２１１の中にある導体２１１
ｑのグループで回路２１０ｓに送信される。

【０１８４】 ２１０ｔ 図１５Ｆの中の構成部品２１０ｔは、Ｒバス上にある信号を、構成部品２１０ｓ
の０２出力に渡される信号に比較する比較回路である。それらの比較された信号
が同じ場合には、回路２１０ｔは出力としてＥＱＵＡＬ信号を生成する。

【０１８５】 ２１０ｕ 図１５Ｆの中の構成部品２１０ｕは、ＸＥＱ、ＹＥＱ及びＺＥＱと呼ばれる３つ
のフリップフロップの集合である。各フリップフロップは、別の構成部品２１０
ｖによって読み書きされる。

【０１８６】 ２１０ｖ 図１５Ｆの中の構成部品２１０ｖは、フリップフロップ２１０ｕの読み書き制御
回路である。ＸＥＱフリップフロップは、命令２５１のフィールドＤＥＳＴがレ
ジスタのＸ集合を選択すると読み取られる。ＹＥＱフリップフロップは、ＤＥＳ
ＴフィールドがレジスタのＹ集合を選択するときに読み取られ、ＺＥＱフリップ
フロップは、ＤＥＳＴフィールドがレジスタのｚ集合を選択するときに読み取ら
れる。読み取られるフリップフロップの出力は、制御信号ＣＲＯＳＳＥＤ＿Ｂに
なる。また、フリップフロップ２１０ｕの一方が命令２５１によって読み取られ
るたびに、その特定のフリップフロップは、命令の実行の終了時にセットまたは
リセットされるかのどちらかである。ＥＱＵＡＬ信号が真である場合には、フリ
ップフロップがセットされる。それ以外の場合、それはリセットされる。ＤＥＳ
Ｔフィールドは、集合２１１内の導体２１１Ｒのグループで受け取られる。

【０１８７】 ２１０ｗ 図１５Ｆの中の構成部品２１０ｗは、図１５Ａの実用可能な回路２１０ｈのため
の ｃａｒｒｙ−ｉｎ信号（ＣＩＮ）を生成するフリップフロップである。この
フリップフロップは、命令２５１が実行されるたびにセットまたはリセットされ
る。フリップフロップ２１０ｗは、コンパレータ２１０ｔからのＥＱＵＡＬ信号
が命令２５１の実行の最後で真である場合にセットされる。それ以外の場合、フ
リップフロップ２１０ｗがリセットされる。

【０１８８】 ここでは、図１５Ａ〜図１５Ｆの回路構成要素及び命令が、どのようにして、
集積回路チップを試験するＴＤＩ信号、ＥＴＤＯ信号及びＭＡＳＫ信号をともに
生成する３つの段の第１として使用できるのかを示す例を考える。この例では、
試験されるチップが、メモリセルの４つの矩形アレイを含むメモリチップである
と仮定し、さらにセルが各アレイ内で１０２４行と６４列で配列されると仮定す
る。

【０１８９】 前記例の中のそれぞれのメモリセルが、「仮想」行番号及び「仮想」列番号に
よって指定される「仮想」アドレスを有する。これらの行番号及び列番号がなぜ
「仮想」番号であるのかが、まもなく説明されるだろう。

【０１９０】 第１アレイについて、仮想行番号はＶＲ０〜ＶＲ１０２３であり、仮想列番号
はＶＣ０〜ＶＣ６３である。第２アレイについて、仮想行番号はＶＲ０〜ＶＲ１
０２３であり、仮想列番号はＶ６４〜ＶＣ１２７である。第３アレイについて、
仮想行番号はＶＲ１０２４〜ＶＲ２０４７であり、仮想列番号はＶＣ０〜Ｖ６３
である。第４アレイについては、仮想行番号はＶＲ１０２４〜ＶＲ２０４７であ
り、仮想列番号はＶＣ６４〜ＶＣ１２７である。

【０１９１】 ４つのアレイのそれぞれにおいて、仮想ｂ行番号は、アレイの上部からアレイ
の底部に連続して増加し、仮想列番号はアレイの左側からアレイの右側に連続し
て増加する。このようにして、例えば、第１アレイの左上角にあるメモリセルは
、仮想行ＶＲ０と仮想列ＶＣ０にあり、第１アレイの左下角にあるメモリセルは
仮想行ＶＲ１０２３及び仮想列ＶＣ６３にある。同様に、第４アレイの左上角に
あるメモリセルは、仮想行ＶＲ１０２４及び仮想列ＶＣ６４にあり、第４アレイ
の右下角にあるメモリセルは、仮想行ＶＲ２０４７と仮想列ＶＣ１２７内にある
。

【０１９２】 ここで、ＴＤＩ試験信号、ＥＴＤＯ試験信号、及びＭＡＳＫ試験信号が、以下
の順序でメモリセルのそれぞれに生成されなければならないと仮定する。第１に
、試験信号は、行ＶＲ０内にあるメモリセルのそれぞれのセルに生成され、列Ｖ
Ｃ０での行ＶＲ０内のメモリセルで開始し、列ＶＣ６３での行ＶＲ０にあるメモ
リセルで終了する。それから、このシーケンスは、第１アレイ内の残りの行Ｒ１
からＶＲ１０２３のそれぞれに連続して繰り返されなければならない。それ以降
、前記シーケンスは、第２アレイのセルごとに繰り返されなければならず、それ
から前記シーケンスは第３アレイのセルごとに繰り返されなければならず、シー
ケンスは第４アレイのセルごとに繰り返されなければならない。

【０１９３】 図１５Ａ〜図１５Ｆの回路構成要素及び命令を活用することにより、メモリセ
ルの仮想あどレスは、セルが試験されなければならない順序で連続して生成でき
る。例えば、レジスタのＸ集合は、試験されているセルの仮想行の番号を生成す
るために使用することができ、レジスタのＹ集合は、試験されているセルの仮想
列の番号を生成するために使用することができ、レジスタのＺ集合は、試験され
ているアレイの数を生成するために使用することができる。

【０１９４】 適切な順序で前記アドレスを連続して生成するために、命令２５１のシーケン
スがプログラムループで実行できる。また、最初に前記アドレスの開始値を設定
するために、命令２５２が実行できる。さらに、ある行の最後から次の連続行の
始まりへ、及びある列の最後から次の連続列の始まりまで、プログラムループで
自動的に生成されるセルのアドレスを変更するために、命令２５３が使用できる
。

【０１９５】 仮想列アドレスと仮想行アドレスが生成されるたびに、それらのアドレスは出
力レジスタ２１０ｂに記憶される。例えば、仮想行アドレスは、レジスタＸ１Ａ
'に記憶することができ、仮想列アドレスはレジスタＹ１Ａ'に記憶することがで
きる。さらに、一定のデータが各仮想行アドレスと各仮想列アドレスととものい
使用される必要がある場合、そのデータは、命令２５１と２５２によってプログ
ラムループでも生成でき、そのデータは出力レジスタＸ１Ｄ'とＹ１Ｄ'に記憶で
きる。

【０１９６】 また、一定の種類のメモリ試験について、仮想アドレスとその対応するデータ
の２つの別個のシーケンスが同時に生成される必要がある可能性がある。例えば
、仮想アドレスの第１シーケンスは、前述された順序でセルからセルに移動でき
るだろう。一方仮想アドレスの第２シーケンスは反対の順序でセルからセルに移
動できるだろう。このようにして、第２シーケンスは、最高の番号の仮想行と仮
想列にあるセルで開始し、最小の番号の仮想行と仮想列にあるセルで終了するだ
ろう。

【０１９７】 仮想アドレスのこれらの２つの別個のシーケンスは、命令２５１、２５２、及
び２５３を使用する第１プログラムループと第２プログラムループによって同時
に生成できる。第１プログラムループが仮想アドレス及びその対応するデータを
生成するたびに、それらは出力レジスタＸ１Ａ’、Ｙ１Ａ'、Ｚ１Ａ'、Ｘ１Ｄ'
、及びＹ１Ｄ'から成る第１集合に記憶され、第２プログラムループがその対応
するデータで仮想アドレスを生成するたびに、それらは出力レジスタＸ２Ａ'、
Ｙ２Ａ'、Ｚ２Ａ'、Ｘ２Ｄ'及びＹ２Ｄ'から成る第２集合に記憶される。

【０１９８】 前記説明を通して、試験される実際の物理メモリチップ内では、メモリセルの
行及び列は連続して番号付けされなくてよいために、用語「仮想」行と「仮想」
列が使用された。例えば、実際のメモリチップ内で、アドレス１０を有する行は
、アドレス２０を有する行に隣接してよいことがある。同様に、実際のメモリチ
ップでは、アドレス１００を有する列が、アドレス１１０を有する列に隣接して
よい。

【０１９９】 その結果、このような差異に対処するため、ＡＬＵ段２１０は、好ましくは、
隣接する行と列が連続するアドレスを有する、仮想メモリ（つまり、仮説的なメ
モリ）の仮想アドレス及びデータを生成する。そして、スクランブラ段２２０は
、試験される実際の物理的なメモリチップのための物理的なアドレス及びデータ
に、仮想アドレスとデータを変換するために提供される。スクランブラ段２２０
によって実行される多様な動作を開始するために、図１５Ｇに示される別のＡＰ
Ｇ命令２５４が実行される。この命令２５４は、２つのワードＷ０とｗ１から成
り立ち、それはワードＷ０の演算コードＯＰ２４によって特定される。

【０２００】 命令２５４の各実行は、第１段２１０の出力レジスタ内の仮想アドレス及び対
応するデータが、第２段２２０によって動作される準備ができていることを示す
。このようにして、それらの仮想アドレス及び対応するデータが、前述されたよ
うにプログラムループで生成されると、プログラムループの１つのサイクルが完
了されるたびに、ＡＰＧ命令２５４が実行される。命令２５４のワードＷ１ は
、図１５Ｇに図示されるように、ＣＯＵＮＴとＰＡＧＥと呼ばれる２つの追加フ
ィールドも含むが、それらのフィールドはＡＰＧの第３段によって使用されるだ
けである。したがってＣＯＵＮＴフィールドとＰＡＧＥフィールドは、第３段に
関連して後述される。

【０２０１】 第２段２２０の１つの好ましい実施態様は、図１６Ａ〜図１６Ｃに詳細に図示
される。この特定の実施態様は、参照番号２２０ａ〜２２０ｚｊによって図１６
Ａ〜図１６Ｃに特定されるすべての構成部品から構成され、それらの構成部品の
それぞれが、表４に後述される。

【０２０２】 表４構成部品 説明 ２２０ａ 構成部品２２０ａは、部分的に図１６Ａに、部分的に図１６Ｂに示され、それは
スクランブラ段２２０のための入力レジスタのすべてから成り立つ。これらの入
力レジスタは、レジスタＸ１Ａ、Ｙ１Ａ、Ｚ１Ａ、Ｘ１Ｄ及びＹ１Ｄから成り立
つ第１集合、及びレジスタＸ２Ａ、Ｙ２Ａ、Ｚ２Ａ、Ｘ２Ｄ及びＹ２Ｄから成り
立つ第２集合に区分される。これらの入力レジスタは、図１４Ａに図示されるの
と同じ入力レジスタである。それぞれのレジスタは、データ入力Ｄ及び出力Ｑを
有する。

【０２０３】 ２２０ｂ 図１６Ｃの中の構成部品２２０ｂは、スクランブラ段２２０の出力レジスタのす
べてから成り立つ。それらの出力レジスタは、第１集合Ｘ１'、Ｙ１'、及びＤ１
'、ならびに第２集合Ｘ２'、Ｙ２’及びＤ２'に区分される。これらの出力レジ
スタは、図１４Ａに示されるのと同じ出力レジスタである。各レジスタは、デー
タ入力Ｄ及び出力Ｑを有する。

【０２０４】 ２２０ｃ 図１６Ａと図１６ｂの構成部品２２０ｃは、入力レジスタ２２０ａのすべてのた
めの書き込み制御回路である。この書き込み制御回路は、入力レジスタ２２０ａ
のすべてに、第１段２１０から対応する出力レジスタ２１０ｂの内容をロードす
る。この動作は、集合２２１の中にある導体２２１ａ上にある制御信号ＵＰＤＡ
ＴＥ＿ＳＴＡＧＥ＿２に応じて発生する。

【０２０５】 ２２０ｄ 図１６Ｃの中の構成部品２２０ｄは、出力レジスタ２２０ｂのすべてのための書
き込み制御回路である。この書き込み制御回路によって、それぞれの出力レジス
タは、選択的に、そのデータ入力Ｄ上にある信号をロードされる。レジスタＸ１
'は、制御信号ＵＰＤＡＴＥＸ１'に応じてロードされる。レジスタＸ２'は、制
御信号ＵＰＤＡＴＥＸ２'等に応じてロードされる。これらの信号は、集合２２
１の中にある導体２２１ｂのグループで発生する。

【０２０６】 ２２０ｅ 図１６Ａの中の構成部品２２０ｅは、２かける１のマルチプレクサである。マル
チプレクサ２２０ｅに対する入力の一方は、レジスタＸ１Ａ内のアドレスであり
、他方の入力はレジスタＸ２Ａ内のアドレスである。Ｘ１Ａ入力は、制御信号Ｓ
ＥＬ１が真であるときにＸＡバスに渡される。それ以外の場合、Ｘ２Ａ入力はＸ
２Ａバスに渡される。制御信号ＳＥＬ１は、集合２２１の中にある導体２２１ｃ
で発生する。

【０２０７】 ２２０ｆ 図１６Ａの中の構成部品２２０ｆは、２かける１のマルチプレクサである。マル
チプレクサ２２０ｆに対する入力の一方は、レジスタＹ１Ａ内のアドレスであり
、他方の入力はレジスタＹ２Ａ内のアドレスである。Ｙ１Ａ入力は、制御信号Ｓ
ＥＬ１が真であるときにＹＡバスに渡される。それ以外の場合、Ｙ２Ａ入力がＹ
Ａバスに渡される。

【０２０８】 ２２０ｇ 図１６Ａの中の構成部品２２０ｇは、２かける１のマルチプレクサである。マル
チプレクサ２２０ｇに対する入力の一方は、レジスタＺ１Ａ内のアドレスであり
、他方の入力はレジスタＺ２Ａ内のアドレスである。Ｚ１Ａ入力は、制御信号Ｓ
ＥＬ１が真であるときにＺＡバスに渡される。それ以外の場合、Ｚ２Ａ入力がＺ
Ａバスに渡される。

【０２０９】 ２２０ｈ 図１６Ａの中の構成部品２２０ｈは、１６回繰り返される４８かける１のマルチ
プレクサである。このマルチプレクサの各インスタンスは、メモリアドレスビッ
トＡ０〜Ａ１５のそれぞれ１つを生成する。簡略さのために、図１６Ａは、これ
らのマルチプレクサの最初のインスタンスと最後のインスタンスだけを示し、残
りのマルチプレクサは３つの点の集合で表される。それぞれのマルチプレクサ２
２０ｈが、並列で、ＸＡバス、ＹＡバス及びＺＡバスにある入力アドレスビット
のすべてを受け取り、それぞれのマルチプレクサが、単一メモリアドレスビット
をそれによって生成するために入力アドレスビットのそれぞれ１つを選択的に渡
す。

【０２１０】 ２２０ｉ 図１６Ａの中の構成部品２２０ｉは、Ｘスクランブラ制御レジスタ、Ｙスクラン
ブラ制御レジスタ、及びＺスクランブラ制御レジスタと呼ばれる制御レジスタの
３つの集合である。各集合は、１６台のマルチプレクサ２２０ｈのそれぞれに１
台づつ、１６台のレジスタを含む。レジスタの１つの集合の内容が選択され、導
体２２１ｄのマルチプレクサ２２０ｈに送信される。それらの信号は各マルチプ
レクサに、その出力にそれぞれの入力を渡すように命令する。

【０２１１】 ２２０ｊ 図１６Ａの中の構成部品２２０ｊは、ＸＹＺスクランブラ制御レジスタ２２０ｉ
のための書き込み制御回路である。この回路によって、３つの集合の１つでの単
一制御レジスタが選択される。これは、制御信号ＯＰ３３、ＸＹＺ、ＳＡ０かＳ
Ａ１５に応じて発生する。それから、選択されたレジスタは、ＳＥＴＴＩＮＧと
呼ばれるデータフィールドで書き込まれる。これらの信号のすべてが、集合２２
１の中にある導体２２１ｅのグループで発生する。

【０２１２】 ２２０ｋ 図１６Ａの中の構成部品２２０ｋは、ＸＹＺスクランブラ制御レジスタ２２０ｉ
のための読み取り制御回路である。導体２２１ｄの上に読み取られるレジスタの
特定の集合は、集合２２１の中にある導体２２１ｆのグループえ発生する３つの
制御信号ＳＥＬＸ、ＳＥＬＹ、及びＳＥＬＺによって選択される。

【０２１３】 ２２０Ｌ 図１６Ａの中の構成部品２２０Ｌは、６４Ｋのワードを記憶するランダムアクセ
スメモリであり、各ワードは別個のアドレスを有する。１つの１６ビットワード
は、アドレスＡ１５〜Ａ０に応じて読み取られ、そのワードはＸＭＥＭと呼ばれ
る出力で発生する。この出力ＸＭＥＭは、図１６Ｃで出力レジスタＸ１'とＸ２'
に移動する。

【０２１４】 ２２０ｍ 図１６Ａの中の構成部品２２０ｍは、６４Ｋのワードを記憶するランダムアクセ
スメモリであり、各ワードは別個のアドレスを有する。１つの１６ビットワード
が、アドレスＡ１５〜Ａ０に応じて読み取られ、そのワードはＹＭＥＭと呼ばれ
る出力で発生する。この出力ＹＭＥＭは、図１６Ｃの出力レジスタＹ１'とＹ２'
に移動する。

【０２１５】 ２２０ｎ 図１６Ａの中の構成部品２２０ｎは、６４Ｋのビットを記憶するランダムアクセ
スメモリであり、各ビットは別個のアドレスを有する。１ビットワードがアドレ
スＡ１５〜Ａ０に応じて読み取られ、そのビットはＺＭＥＭと呼ばれる出力で発
生する。この出力ＺＭＥＭは、図１６Ｃのマルチプレクサ２２０ｚｉに移動する
。

【０２１６】 ２２０ｏ 図１６Ｂの中の構成部品２２０ｏは、２かける１のマルチプレクサである。この
マルチプレクサに対する一方の入力は、レジスタＸ１Ｄのコンテンツであり、他
方入力はレジスタＸ２Ｄのコンテンツである。マルチプレクサ２２０は、制御信
号ＳＥＬ１が真であるときに、Ｘ１Ｄ入力をＸＤバスに渡し、それ以外の場合、
それはＸＤバスにＸ２Ｄ入力を渡す。

【０２１７】 ２２０ｐ 図１６Ｂの中の構成部品２２０ｐは、２かける１のマルチプレクサである。この
マルチプレクサに対する一方の入力はレジスタＹ１Ｄの内容であり、他方入力は
レジスタＹ２Ｄのコンテンツである。マルチプレクサ２２０は、制御信号ＳＥＬ
１が真であるときに、Ｙ１Ｄ入力をＹＤバスに渡す。

【０２１８】 ２２０ｑ 図１６Ｂの中の構成部品２２０ｑは、１６かける１のマルチプレクサである。こ
のマルチプレクサは、入力としてＸＤバスを受信し、それはそのバスの１ビット
をその出力に渡す。渡される特定のビットは、集合２１の中にある導体２２１ｇ
で発生する制御信号ＸＳＥＬによって選択される。

【０２１９】 ２２０ｒ 図１６Ｂの中の構成部品２２０ｒは、１６かける１のマルチプレクサである。こ
のマルチプレクサは、入力としてＹＤバスを受信し、それはそのバスの１ビット
をその出力に渡す。渡される特定のビットは、集合２２１の中にある導体２２１
ｈで発生する制御信号ＹＳＥＬによって選択される。

【０２２０】 ２２０ｓ 図１６Ｂの中の構成部品２２０ｓは、インバータである。それはマルチプレクサ
２２０ｑの出力を受信し、その信号を出力として反転する。

【０２２１】 ２２０ｔ 図１６Ｂの中の構成部品２２０ｔは、インバータである。それはマルチプレクサ
２２０ｒの出力を受信し、それはその信号を出力として反転する。

【０２２２】 ２２０ｕ 図１６Ｂの中の構成部品２２０ｕは、４かける１のマルチプレクサである。この
マルチプレクサは、制御信号ＬＦＵＮＣに応じてその出力にその４つの入力の内
の１つを選択的に渡す。それらの制御信号は、集合２２１の中にある導体２２１
ｉで発生する。

【０２２３】 ２２０ｖ 図１６ｂの中の構成部品２２０ｖは４かける１のマルチプレクサである。このマ
ルチプレクサは、制御信号ＭＦＵＮＣに応じて、選択的に、その４つの入力の内
の１つをその出力に渡す。それらの制御信号は、集合２２１の中にある導体２２
１ｊで発生する。

【０２２４】 ２２０ｗ 図１６Ｂの中の構成部品２２０ｗは、マルチプレクサ２２０ｕと２２０ｖから生
じる１組の入力で選択可能な演算を実行する算術回路である。構成部品２２０ｗ
によって実行される特定の演算は、集合２２１の中にある導体２２１ｋで発生す
る制御信号ＤＡＬＵＯＰによって選択される。その動作の結果は、ＤＡＬＵバス
で発生する。

【０２２５】 ２２０Ｘ 図１６Ｂの中の構成部品２２０ｘは、データ入力Ｄ及び出力Ｑを有するＭＡＳＫ
レジスタである。このレジスタの中に選択的に書き込まれるデータは、ＭＡＳＫ
ＤＡＴＡと呼ばれ、それは集合２２１の中にある導体２２０Ｌで発生する。

【０２２６】 ２２０ｙ 図１６Ｂの中の構成部品２２０ｙは、ＭＡＳＫレジスタ２２０Ｘのための書き込
み制御回路である。この回路２２０ｙは、集合２２１の中にある導体２２１ｍの
上で制御信号ＯＰ３２に応じてＭＡＳＫ＿ＤＡＴＡをレジスタ２２０ｘの中に書
き込む。

【０２２７】 ２２０ｚ 図１６Ｂの中の構成部品２２０ｚは、選択的な比較回路である。入力として、回
路２２０ｚは、ＸＤバス、ＹＤバス、上にある信号、及びＭＡＳＫレジスタ２２
０ｘに記憶される信号を受信する。それから、「０」であるＭＡＳＫレジスタ内
のビットごとに、回路２２０ｚは、ＸＤバス及びＹＤバス上にある対応するビッ
トを比較する。すべてんこのような比較が等しい場合、回路２２０ｚは出力信号
ＸＤ＝ＹＤを生成する。

【０２２８】 ２２０ｚａ 図１６Ｃの中の構成部品２２０ｚａは、インバータである。それは、ＤＡＬＵバ
スで信号を受信し、それはそれらの信号を出力として反転する。

【０２２９】 ２２０ｚｂ 図１６Ｃの中の構成部品２２０ｚｂは、インバータである。それは信号ＸＤ＝Ｙ
Ｄを受信し、その信号を出力として反転する。

【０２３０】 ２２０ｚｃ 図１６Ｃの中の構成部品２２０ｚｃは、６かける１のマルチプレクサである。こ
のマルチプレクサは、制御信号ＯＵＴＳＥＬに応じて、選択的に、その６つの入
力の１つをその出力に渡す。それらの制御信号は、集合２２１の中にある導体２
２１ｎで発生する。

【０２３１】 ２２０ｚｄ 図１６Ｃの中の構成部品２２０ｚｄは、データ入力Ｄおよび出力Ｑを有するレジ
スタである。ＶＡＬＵＥ−ＤＡＴＡと呼ばれる信号が、このレジスタの中に選択
的に書き込まれ、それらは、集合２２１の中にある導体２２１ｏで発生する。

【０２３２】 ２２０ｚｅ 図１６Ｃの中の構成部品２２０ｚｅは、レジスタ２２０ｚｄのための書き込み制
御回路である。この回路は、集合２２１の中の導体２２１ｐで発生する制御信号
ＯＰ３４に応じてレジスタ２２０ｚｄの中にＶＡＬＵＥ−ＤＡＴＡ信号を書き込
む。

【０２３３】 ２２０ｚｆ 図１６Ｃの中の構成部品２２０ｚｆは、２かける１のマルチプレクサである。こ
のマルチプレクサに対する一方の入力は、６かける１のマルチプレクサｚｃから
の出力であり、他方の入力はレジスタ２２０ｚｄの内容である。どの特定の入力
がマルチプレクサ２２０ｚｆの出力に渡されるようになるのかは、集合２２１の
中の導体２２１ｑで発生する制御信号ＶＡＬＳＥＬによって決定される。

【０２３４】 ２２０ｚｇ 図１６Ｃの中の構成部品は、マルチプレクサ２２０ｚｆからの出力を選択的に転
する回転体回路である。回転体回路２２０ｚｇによって実行される回転の種類は
、集合２２１の中の導体２２１ｒのグループで発生する制御信号ＲＯＴによって
選択される。

【０２３５】 ２２０ｚｈ 図１６Ｃの中の構成部品２２０ｚｈは、インバータである。それは、回転体回路
２２０ｚｇから出力信号を受信し、それはそれらの信号の逆数を生成する。

【０２３６】 ２２０ｚｉ 図１６Ｃｎ中の構成部品２２０ｚｉは、２かける１のマルチプレクサである。こ
のマルチプレクサに対する一方の入力は回転体回路２２０ｚｇの出力であり、他
方の入力は、インバータ２２０ｚｈから生じる回転体回路の反転された出力であ
る。このマルチプレクサは、制御信号ＺＭＥＭが真であるときに反転された入力
を渡し、それ以外の場合、それは反転されていない入力を渡す。

【０２３７】 図１６Ａ、図１６Ｂ、及び図１６Ｃにおいては、多くのさまざまな制御信号が
、導体２２１ａ〜２２１ｍのそれぞれのグループで発生するとして示される。そ
れらの導体のすべては、制御装置２４０から生じる集合２２１の中にある。それ
らの制御信号がどのようにして生成されるのかは、図１６Ｄ〜図１６Ｇに関連し
てここに説明されるだろう。

【０２３８】 まず図１６Ｄを参照すると、それは図１６Ａ〜図１６Ｃの回路構成要素によっ
て実行される、ある特定のＡＰＧ命令２６１を示す。この命令２６１は、導体２
０１ａを介して図１４ＡのＡＰＧ制御装置２４０で受け取られ、応じてＡＰＧ制
御装置２４０が、図１６Ａ〜図１６Ｃの段２２０に導体２２１上の多様な制御信
号を送信する。

【０２３９】 命令２６１は、２つのワードＷ０とＷ１から成り立つ。ワードＷ０は、命令を
特定するＯＰ３１という演算コードを含む。ワードＷ１は複数のフィールドを含
み、それらは以下の制御信号のすべてを指定する。つまり、ＸＳＥＬ、ＹＳＥＬ
、ＬＦＵＮＣ、ＭＦＵＮＣ、ＤＡＬＵＯＰ、ＯＵＴＳＥＬ、ＶＡＬＳＥＬ及びＲ
ＯＴである。これらの制御信号のそれぞれは、デジタルで符号化される複数の異
なる値のいずれか１つを有することがあり、それぞれの値が図１６Ｄに示される
ようにある特定の関数を指定する。

【０２４０】 例えば、フィールドＸＳＥＬが「０」という値を有するときに、マルチプレク
サ２２０ｑはＸＤバスのビット０での信号をその出力に渡す。フィールドＸＳＥ
Ｌが「１」という値を有するとき、マルチプレクサ２２０ｑはＸＤバスのビット
１での信号をその出力に渡す等である。別の例として、フィールドＬＦＵＮＣが
「１」という値を有するとき、マルチプレクサ２２０ｕは、インバータ２２０ｓ
からの信号をその出力に渡す。別の例として、フィールドＤＡＬＵＯＰが「５」
という値を有するとき、回路２２０ｗは、その入力に対し排他的否定和を実行し
、ＤＡＬＵバスで結果を生成する。依然として別の例として、フィールドＯＵＴ
ＳＥＬが「３」という値を有するときに、マルチプレクサ２２０ｚｃは信号ＸＤ
＝ＹＤの逆数をその出力に渡す。

【０２４１】 ここで図１６Ｅを参照すると、それは、図１６Ａの回路構成要素によって実行
される別のＡＰＧ命令２７２を示す。この特定の命令は、２つのワードＷ０とＷ
１から成り立ち、それはワードＷ０で発生するＯＰ３２という演算コードによっ
て特定される。そのワードは、図１６Ａの構成部品２２１内にある、スクランブ
ラ制御レジスタのＸ集合またはスクランブラ制御レジスタのＹ集合またはスクラ
ンブラ制御レジスタのｚ集合のいずれかを選択するＸＹＺフィールドも含む。

【０２４２】 命令２６２のワードＷ１は、ＳＥＴＴＩＮＧとＳＡ１５〜ＳＡ０と呼ばれる２
つのフィールドを含む。フィールドＳＡ１５〜ＳＡ０は、ＸＹＺフィールドによ
って選択される集合の中の１６台のレジスタの内の１つを選択する。その１つの
選択されたレジスタは、図１６Ａの書き込み制御回路２２０ｊによって作成され
る。このようにして命令２６２を活用することにより、ＸＹＺスクランブラ制御
レジスタのそれぞれ１つが任意の所望される設定値で作成できる。

【０２４３】 ここで図１６Ｆを見ると、それは、図１６Ｂの回路構成要素によって実行され
る依然として別のＡＰＧ命令を示す。この特定の命令は、２つのワードＷ０とＷ
１から成り立ち、それはワードＷ０で発生する演算コードＯＰ３３によって特定
される。命令２６３ののワードＷ１がＭＡＳＫ＿ＤＡＴＡと呼ばれるフィールド
を含み、ＭＡＳＫ＿ＤＡＴＡフィールドは図１６Ｂのレジスタ２２０ｘの中に書
き込まれる。その書き込みは、導体２２１ｊの上の制御信号ＯＰ３３に応じて動
作する書き込み制御回路２２０ｙによって実行される。

【０２４４】 次に図１６Ｇを参照すると、それは、図１６Ｃの回路構成要素によって実行さ
れる別のＡＰＧ命令２６４を示す。このＡＰＧ命令は、２つのワードＷ０１とＷ
１から成り立ち、それはワードＷ０で発生する演算コードＯＰ３４によって特定
される。ワードＷ１はＶＡＬＵＥ＿ＤＡＴＡと呼ばれるフィールドを含む。命令
２６４が実行されると、フィールドＶＡＬＵＥ＿ＤＡＴＡは図１６Ｃのレジスタ
２２０ｚｄに記憶される。その書き込みは、導体２２１ｍで発生する制御信号Ｏ
Ｐ３４に応じて書き込み制御回路２２０ｚｅによって実行される。

【０２４５】 ここで、図１６Ａ〜図１６Ｇの回路構成要素及び命令が、集積回路チップを紙
面するＴＤＩ信号、ＥＴＤＯ信号、及びＭＡＳＫ信号を生成するために、どのよ
うにして３段パイプラインの第２段として使用できるのかを示す例を考える。こ
の例では、試験されるチップは、第１段２１０とともに前述されたのと同じメモ
リチップである。チップは、メモリセルの４つの矩形アレイを含み、それぞれの
アレイのセルは１，０２４行と６４列で配列された。

【０２４６】 前記例では、第１段２１０が、仮想アドレス及び対応するデータの１つまたは
２つの別個のシーケンスを生成し、それらのアドレス及びデータは出力レジスタ
２１０ｂに連続して記憶された。ここで一定の時に、第１段の出力レジスタ２１
０ｂの内容が、第２段の入力レジスタ２２０ａに転送される。それから、第２段
入力レジスタ２２０ａにある仮想アドレス及びデータは、図１６Ａ〜図１６Ｃの
回路構成要素によって処理されるようになる。

【０２４７】 第２段の前記処理は、６つの連続時間間隔△ｔ１〜△ｔ６で発生する。最初に
、時間間隔△ｔ１の間、３つの入力レジスタＸ１Ａ、Ｙ１Ａ及びＺ１Ａは、図１
６Ａの回路構成要素によって作用され、それがレジスタＸ１’に記憶される出力
を生成する。次に、時間間隔△ｔ２の間、３台の入力レジスタＸ２Ａ、Ｙ２Ａ、
及びＺ２Ａの内容は、図１６Ａの回路構成要素によって作用され、それが、レジ
スタＸ２'に記憶される出力を生成する。それから、時間間隔△ｔ３の間、３台
のレジスタＸ１Ａ、Ｙ１Ａ及びＺ１Ａは、図１６Ａ内の回路構成要素によって作
用され、それがレジスタＹ１'内で記憶される出力を生成する。それから、時間
間隔△ｔ４の間、３台の入力レジスタＸ２Ａ、Ｙ２Ａ、及びＺ２Ａが、図１６Ａ
の回路構成要素によって作用され、それがレジスタＹ２'に記憶される出力を生
成する。

【０２４８】 次に、時間間隔△ｔ５の間、５台の入力レジスタＸ１Ａ、Ｙ１Ａ、Ｚ１Ａ、Ｘ
１Ｄ、及びＹ１Ｄが、図１６Ａ〜図１６Ｃの回路構成要素のすべてによって作用
され、それがレジスタＤ１'に記憶される出力を生成する。最後に、時間間隔△
ｔ６の間に、５台の入力レジスタＸ２Ａ、Ｙ２Ａ、Ｚ２Ａ、Ｘ２Ｄ、及びＹ２Ｄ
が、図１６Ａ〜図１６Ｃの回路構成要素のすべてによって作用され、それが、レ
ジスタＤ２'に記憶される出力を生成する。

【０２４９】 時間間隔△ｔ１、△ｔ３、及び△ｔ５の３つを通して、２かける１のマルチプ
レクサ２２０ｅ、２２０ｆ、２２０ｇ、２２０ｏ及び２２０ｐが、それぞれそれ
らの入力Ｘ１Ａ、Ｙ１Ａ、Ｚ１Ａ、Ｘ１Ｄ及びＹ１Ｄを渡す。逆に、その他の３
つの時間間隔△ｔ２、△ｔ４、及び△ｔ６を通して、それらのマルチプレクサが
、それぞれそれらの入力Ｘ２Ａ、Ｙ２Ａ、Ｚ２Ａ、Ｘ２Ｄ及びＹ２Ｄを渡す。

【０２５０】 また、時間間隔△ｔ１と△ｔ２の２つを通して、読み取り制御回路２２０ｋが
、導体２２１ｄ上のＸスクランブラ制御レジスタの内容をマルチプレクサ２２０
ｈに送信する。時間間隔△ｔ３と△ｔ４の間、読み取り制御回路２２０ｋは、導
体２２０ｄでのＹスクランブラ制御レジスタの内容をマルチプレクサ２２０ｈに
送信する。そして、時間間隔△ｔ５と△ｔ６の間、読み取り制御回路２２０ｋが
、導体２２１ｄでのＺスクランブラ制御レジスタの内容をマルチプレクサ２２０
ｈに送信する。

【０２５１】 第２段２２０の中での前記処理のために、入力レジスタＸ１Ａ、Ｘ２Ａ、Ｙ１
Ａ及びＹ２Ａの中にある仮想アドレスのすべてが、対応する物理アドレスに変換
されるようになる。例えば、レジスタＸ１Ａの仮想アドレスを変換するために、
１６台のマルチプレクサ２２０ｈは、それぞれＸＡバスまたはＹＡバスまたはＺ
Ａバスである特定のビットを選択する。それらの選択されたビットがＸメモリ２
２０Ｌの中のワードを読み取るアドレスを形成し、そのワードが物理アドレスと
してレジスタＸ１'に記憶されるようになる。同様にして、レジスタＹ１Ａ内の
仮想アドレスを変換するために、１６台のマルチプレクサ２２０ｈは、それぞれ
ＸＡバスまたはＹＡバスまたはＺＡバスからビットを選択する。それらの選択さ
れたビットは、Ｙメモリ２２０Ｍ内のワードを読み取るアドレスを形成し、その
ワードは、物理アドレスとしてレジスタＹ１'に記憶されるようになる。

【０２５２】 やはり第２段２２０内での前記処理のために、入力レジスタＸ１ＤとＹ１Ｄか
らのデータが、出力レジスタＤ１内に記憶される異なるデータに変換されるよう
になる。同様に、入力レジスタＸ２ＤとＹ２Ｄからのデータは、それから出力レ
ジスタＤ２'に記憶される別のデータに変換されるようになる。このデータ変換
プロセスの間に、図１６Ｂ及び図１６Ｃでの回路は、制御信号ＸＳＥＬ、ＹＳＥ
Ｌ、ＬＦＵＮＣ、ＭＦＵＮＣ、ＤＡＬＵＯＰ、ＯＵＴＳＥＬ、ＶＡＬＳＥＬ及び
ＲＯＴによって指定される多様な演算を実行する。それらの制御信号は、最後に
実行された図１６Ｄの命令２６１によって設定され、それらは図１４Ａの制御装
置２４０の内側にあるレジスタ（図示されていない）に保持される。

【０２５３】 ６つの連続時間間隔△ｔ１〜△ｔ６での処理のすべてが第２段２２０によって
完了された後に、第２段出力レジスタ２２０ｂが、第３段２３０の入力レジスタ
２２０ａに転送される準備ができている（つまり、フォーマッタ段）。その転送
が発生すると、フォーマッタ段は、それにより集積回路チップを紙面する信号Ａ
ＴＤＩ、ＡＥＴＤＯ及びＡＭＡＳＫを生成するその入力レジスタの内容に対して
追加の処理を実行するだろう。

【０２５４】 フォーマッタ段２３０の１つの好ましい実施態様が、図１７Ａと図１７Ｂに詳
細に示される。この特定の実施態様は、参照番号２３０ａ〜２３０ｑによって図
１７Ａと図１７Ｂに特定される構成部品のすべてから構成され、それらの構成部
品のそれぞれが表５に後述される。

【０２５５】 表５構成部品 説明 ２３０ａ 図１７Ａの中の構成部品２３０ａは、フォーマッタ段２３０への入力レジスタの
すべてから成り立つ。これらの入力レジスタは、レジスタＸ１、Ｙ１、及びＤ１
から成り立つ第１集合、及びレジスタＸ２、Ｙ２及びＤ２から成り立つ第２集合
に区分される。これらの入力レジスタは、図１４Ａに示されるのと同じ入力レジ
スタである。それぞれのレジスタは、データ入力Ｄ及び出力Ｑを有する。

【０２５６】 ２３０ｂ 図１７Ａの中の構成部品２３０ｂは、フォーマッタ段２３０の中の出力レジスタ
のすべてから成り立つ。これらの出力レジスタは、ＡＴＤＩレジスタ、ＡＥＴＤ
Ｏレジスタ及びＡＭＡＳＫレジスタであり、それらは図１４Ａに示されるのと同
じ出力レジスタである。各出力レジスタは、データ入力Ｄ、クロック入力ＣＫ、
及び出力Ｑを有する。これらの出力レジスタは、それぞれ、導体２０１ｂ、２０
１ｃ、及び２０１ｄでの出力信号ＡＴＤＩ、ＡＥＴＤＯ及びＡＭＡＳＫを送信し
、それらの導体は、図１４Ａと図１４Ｂに図示されるのと同じ導体である。

【０２５７】 ２３０ｃ 図１７Ａの中の構成部品２３０ｃは、入力レジスタ２３０ａのすべてのための書
き込み制御回路である。この書き込み制御回路は、同時に入力レジスタ２３０ａ
のすべてに、第２段２２０からの対応する出力レジスタをロードする。この動作
は、集合２３１の中にある導体２３０ａ上にある、制御信号ＵＰＤＡＴＥ−ＳＴ
ＡＧＥ−３に応じて発生する。

【０２５８】 ２３０ｄ 図１７Ａの中の構成部品２３０ｄは、１３８の入力と１つの出力を有するマルチ
プレクサである。各入力レジスタＸ１、Ｘ２、Ｙ１及びＹ２は、マルチプレクサ
２３０ｄに１６のビットアドレスを送信する。それぞれの入力レジスタＤ１とＤ
２は、マルチプレクサ２３０ｄに３６のビットデータワードを送信し、残りの入
力は「０」と「１」である。どの特定的な入力が、マルチプレクサ２３０Ｄを通
して渡されるようになるのかは、図１７Ｂによって示されるように、フォーマッ
タ段によって内部的に生成される制御信号ＣＦＭＤ１によって選択される。

【０２５９】 ２３０ｅ 図１７Ａの中の構成部品２３０ｅは７４の入力と単一の出力を有するマルチプレ
クサである。各入力レジスタＤ１とＤ２は、マルチプレクサ２３０ｅに３６ビッ
トのデータワードを送信し、残りの入力は「０」と「１」である。どの特定の入
力がマルチプレクサ２３０ｅを通って渡されるようになるのかは、図１７Ｂに図
示されるように、フォーマッタ段によって内部に生成される制御信号ＣＦＭＤ２
によって選択される。

【０２６０】 ２３０ｆ 図１７Ａの中の構成部品２３０ｆは、直列入力Ｄ及び並列出力Ｑを有する直列／
並列シフトレジスタである。入力Ｄでの直列データは、マルチプレクサ２３０ｄ
の出力から生じる。その直列データの１ビットは、ＢＩＴＣＬＫと呼ばれるクロ
ック信号のそれぞれの正の端縁によってレジスタ２３０ｆの中に時刻を記録され
る。ＢＩＴＣＬＫ信号は、集合２３１の中にある導体２３１ｂで発生する。

【０２６１】 ２３０ｇ 図１７Ａの中の構成部品２３０ｇは、直列入力Ｄ及び並列出力Ｑを有する直列／
並列シフトレジスタである。入力Ｄでの直列データは、マルチプレクサ２３０ｅ
の出力から生じる。その直列データの１ビットが、クロック信号ＢＩＴＣＬＫの
それぞれの正の端縁によってレジスタ２３０ｇの中に時刻を記録される。

【０２６２】 ２３０ｈ 図１７Ａの中の構成部品２３０ｈは、直列入力Ｄと並列出力Ｑを有する直列／並
列レジスタである。直列データ入力Ｄは、図１７Ｂのレジスタ２２０ｑから信号
ＣＦＭＤ３を受信する。その直列データの１つのビットが、クロック信号ＢＬＴ
ＣＬＫのそれぞれの正の端縁によってレジスタ２３０ｈの中に時刻を記録される
。

【０２６３】 ２３０ｉ 図１７Ａの中の構成部品２３０ｉは、１組の入力Ｄ１とＤ２、及び対応する組の
出力Ｑ１とＱ２を有する遅延バッファである。入力Ｄ１は、レジスタ２３０ｇか
ら並列出力信号を受信し、入力Ｄ２は、レジスタ２３０ｈから並列出力信号を受
信する。Ｄ１入力とＤ２入力での信号は、集合２３１の中にある導体２３１ｂ上
で発生する、ＷＤＣＬＫと呼ばれるクロック信号のそれぞれの正の端縁に応じて
遅延バッファ２３０ｉに記憶される。それらの記憶されている信号は、それ以降
、クック信号ＷＤＣＬＫの所定数のサイクルの後に出力Ｑ１とＱ２で再生される
。

【０２６４】 ２３０ｊ 図１７Ｂの中の構成部品２３０ｊは、データ入力Ｄと出力Ｑを有するレジスタで
ある。データ入力Ｄは、図１５Ｇに図示されるように、命令２５４のワードＷ１
であるＰＡＧＥフィールドを受信する。ＰＡＧＥフィールドは、集合２３１の中
にある導体２３１ｄで送信される。

【０２６５】 ２３０ｋ 図１７Ｂの中の構成部品２３０ｋは、データ入力Ｄ及び出力Ｑを有するレジスタ
である。データ入力Ｄは、図１５Ｇに示されるように、命令２５４のワードＷ１
内にあるＣＯＵＮＴフィールドを受信する。ＣＯＵＮＴフィールドは、集合２３
１の中にある導体２３１ｅで送信される。

【０２６６】 ２３０Ｌ 図１７Ｂの構成部品２３０Ｌは、レジスタ２３０ｊと２３０ｋのための書き込み
制御回路である。この回路は、図１５Ｇの命令２５４が実行中であることを示す
制御信号ＯＰ２４に応じて、ＰＡＧＥフィールドをレジスタ２３０ｊに書き込み
、ＣＯＵＮＴフィールドをレジスタ２３０ｋに書き込む。信号ＯＰ２４は、集合
２３１の中の導体２３１ｆで発生する。

【０２６７】 ２３０ｍ 図１７ｂの中の構成部品２３０ｍは、データ入力Ｄ、出力Ｑ、及びロード制御入
力Ｌを有するレジスタである。このレジスタは、フォーマッタ段の中でアクティ
ブに使用されているページ数を保持し、そのページ数はＱ出力のＡＣＴＩＶＥ−
ＰＧ信号によって指定される。アクティブページ番号は、導体２３１ａでのＵＰ
ＤＡＴＥ−ＳＴＡＴＥ−３に応じて、レジスタ２３０ｊから受信される。

【０２６８】 ２３０ｎ 図１７Ｂの中の構成部品２３０ｎは、データ入力Ｄ、出力Ｑ、クロック入力ＣＫ
及びロード入力Ｌを有するカウンタである。このカウンタは、フォーマッタ段の
中でアクティブに使用されているカウントを保持し、そのカウントは、Ｑ出力で
のＡＣＴＩＶＥ−ＣＮＴ信号によって示される。初期カウントは、ＵＰＤＡＴＥ
−ＳＴＡＧＥ−３制御信号に応じてレジスタ２３０ｋから受信される。カウンタ
２３０ｎは、それがクロック信号ＢＩＴＣＬＫの正の端縁を受信するたびに、そ
れが保持するカウントを１、減分する。

【０２６９】 ２３０ｏ 図１７Ｂの中の構成部品２３０ｏは、カウンタ２３０ｎ内でのアクティブなカウ
ントがいつゼロに減分されたのかを検出する回路である。それが発生すると、構
成部品２３０ｏは、制御モジュール２４０に移動する集合２３１導体２３２ａで
ＺＥＲＯ−ＣＮＴと呼ばれる制御信号を生成する。

【０２７０】 ２３０ｐ 構成要素２３０ｐはＣＦＭＤと呼ばれる複数の制御ワードを記憶するメモリであ
る。これらの制御ワードは、メモリ内の「Ｍ」枚のページに区分され、各ページ
が「Ｎ」個の制御ワードを保持する。ある実施態様では、Ｍは１０２４であり、
Ｎは２５６である。メモリ２３０ｐ内でのある特定のページは、レジスタ２３０
ｍからのＡＣＴＩＶＥ−ＰＧ信号によってアドレス指定され、アドレス指定され
るページの中の１つの特定の制御ワードは、カウンタ２３０ｎからＡＣＴＩＶＥ
−ＣＮＴ信号によって選択される。

【０２７１】 ２３０ｑ 構成部品２３０ｑは、データ入力Ｄ、出力Ｑ及びクロック入力ＣＫを有するレジ
スタである。データ入力Ｄは、ＡＣＴＩＶＥ−ＰＧ信号及びＡＣＴＩＶＥ−ＣＮ
Ｔ信号によって制御メモリからそれぞれの特定の制御ワードＣＦＭＤを連続して
受信する。１つの制御ワードは、それがクロック信号ＢＩＴＣＬＫの正の端縁を
受信するたびにレジスタ２２０ｑに記憶される。

【０２７２】 ここで、図１７Ａと図１７Ｂの構成部品のすべてがＡＴＤＩ試験信号、ＡＴＥ
ＤＯ試験信号、及びＡＭＡＳＫ試験信号を生成するために対話する方法が説明さ
れるだろう。当初、図１５Ｇの命令２５４が、第１段の出力レジスタが、第２段
によって処理される準備ができている仮想アドレス及びデータワードを保持する
ことを示すために実行されるだろう。その命令２５４が実行されると、ＰＡＧＥ
フィールドとＣＯＵＮＴフィールドが、図１７Ｂのレジスタ２３０ｊと２３０ｋ
の中に書き込まれるだろう。

【０２７３】 それ以降、第１段の出力レジスタの内容は、第２段の入力レジスタに転送され
るだろう。それから、第２段の入力レジスタの内容は、前述されたように６つの
連続する時間期間△Ｔ１〜△Ｔ６の間に処理されるだろう。それが発生した後、
第２段からの出力レジスタの内容が、第３段の入力レジスタに転送される準備が
できている。

【０２７４】 第３段入力レジスタへの実際の転送は、集合２３１の中の導体２３１ａでのＡ
ＰＧ制御装置２４０からの制御信号ＵＰＤＡＴＥ−ＳＴＡＧＥ−３に応じて発声
する。また、ＵＰＤＡＴＥ−ＳＴＡＧＥ−３制御信号に応じて、レジスタ２３０
ｊ内のＰＡＧＥは、アクティブページレジスタ２３０ｍに転送され、レジスタ２
３０ｋ内のＣＯＵＮＴがカウンタ２３０ｎに転送される。

【０２７５】 カウンタ２３０ｎがロードされた後、それが含むカウントは、クロック信号Ｂ
ＩＴＣＬＫの各正の端縁に応じて１減分される。また、カウンタ２３０ｎによっ
て生成されるカウントごとに、１つの制御ワードがメモリ２３０ｐから読み出さ
れ、レジスタ２３０ｑに記憶される。

【０２７６】 レジスタ２３０ｑに記憶される各制御ワードは、それぞれマルチプレクサ２３
０ｄ、マルチプレクサ２３０ｅ、及び直列／並列シフトレジスタ２３０ｈに送信
される制御信号ＣＦＭＤ１、ＣＦＭＤ２、及びＣＦＭＤ３に区分される。ＣＦＭ
Ｄ１信号は、マルチプレクサ２２０ｄにシフトレジスタ２３０ｆのために１ビッ
トを選択させ、ＣＦＭＤ２信号はマルチプレクサ２３０ｅにシフトレジスタ２３
０ｇのために１つのビットを選択させ、ＣＦＭＤ３信号はシフトレジスタ２３０
ｈに直接的に送信される。

【０２７７】 ビットクロック信号のそれぞれの正の端縁が発生すると、シフトレジスタ２３
０ｆ、２３０ｇ及び２３０ｈは、そのＤ入力に送信されるビットを記憶する。そ
れから、合計１６個のビットがシフトレジスタ２３０ｆ、２３０ｇ、及び２３０
ｈのそれぞれに記憶された後で、それらの並列出力が使用される。具体的には、
シフトレジスタ２３０ｆの並列出力は、ＡＴＤＩ出力レジスタにロードされ、シ
フトレジスタ２３０ｇと２３０ｈの並列出力は、遅延バッファ２３０ｉのそれぞ
れＤＩ入力とＤ２入力にロードされる。遅延バッファ２３０ｉにロードされるそ
れらの信号は、それ以降、クロック信号ＷＤＣＫの所定数のサイクル後に、それ
以降、出力レジスタＡＥＴＤＯとＡＭＡＳＫに送信される。

【０２７８】 出力レジスタ２３０ｂから、導体２０１ｂ、２０１ｃ及び２０１ｄが、それぞ
れ信号ＡＴＤＩ、ＡＥＴＤＯ、及びＡＭＡＳＫを、図１４Ｂの前述された回路に
搬送し、それらの回路が、試験されなければならない集積回路チップに信号を送
信する。試験プロセスの間、信号ＡＴＤＩは、チップの中に直列に書き込まれ、
それが信号ＡＥＴＤＯとＡＭＡＳＫと直列に比較される直列応答を生じさせる。
チップからのこの応答は、信号ＡＴＤＩがチップの中に書き込まれる時間を基準
にして一定の遅延後に発生し、その遅延は、図１７Ａの遅延バッファ２３０ｉに
よって補償される。

【０２７９】 シフトレジスタ２３０ｆ、２３０ｇ、及び２３０ｊを直列にロードし、１６ビ
ットのワードでのそれらの出力を出力レジスタ２３０ｇに送信する前述のプロセ
スは、カウンタ２３０ンがそのカウントをゼロに減分するまで繰り返す様式で進
行する。これが発生すると、ゼロ検出回路２３０ｏが、導体２３２ａでのＺＥＲ
Ｏ−ＣＮＴ信号を図１４ＡのＡＰＧ制御回路２４０に送信する。

【０２８０】 ＡＰＧ制御装置２４０内で、第２段２２０の状態は、出力レジスタ２２０ｂが
、第３段２３０の入力レジスタに転送する準備ができている新しいデータを含む
かどうかを判断するために試験される。このような状態が損座右する場合には、
ＡＰＧ制御装置２４０は、導体２３０ａで制御信号ＵＰＤＡＴＥ−ＳＴＡＧＥ−
３を生成する。応じて、第２段２２０の出力レジスタの内容は、第３段２３０の
入力レジスタに転送される。２３０ｊのレジスタ内の別のＰＡＧＥは、アクティ
ブなページレジスタ２３０ｍに転送され、レジスタ２３０ｋ内の別のＣＯＵＮＴ
は、カウンタ２３０ｎに転送される。それから、プロセス全体が、前述されたよ
うに続行する。

【０２８１】 ここで図１８を見ると、それは、３つの段が動作するシーケンスを描くタイミ
ング図を示す。図１８では、第１段２１０が、時間間隔Ｔ１Ｓ２の間に仮想アド
レス及び対応するデータの第１集合を生成する。それ以降、時下ン間隔Ｔ１Ｓ２
の間、第２段２２０が、仮想アドレスと対応するデータの第１集合を、物理アド
レスと対応するデータの第１集合に変換する。それ以降、時間間隔Ｔ１Ｓ３の間
、第３段２３０は、物理アドレスと対応するデータの第１集合を使用して、集積
回路チップを試験する直列ビットストリームＡＴＤＩ、ＡＥＴＤＯ、及びＡＭＡ
ＳＫを生成する。

【０２８２】 時間間隔ＴｉＳ１で第１段によって生成される仮想アドレスの集合ごとに、第
２段及び第３段が、それぞれ時間間隔ＴｉＳ２とＴｉＳ３デ対応するタスクを実
行する。ここえは「１」は任意の正の整数である。このようにして、例えば、仮
想ドレスの第３集合及び物理アドレスの第３集合及び出力信号の第３集合は、そ
れぞれ時間間隔Ｔ３Ｓ１、Ｔ３Ｓ２、及びＴ３Ｓ３中に生成される。このプロセ
スは、図１８に示されるように、第１段が仮想アドレス及び対応するデータの新
しい集合を生成するのを停止するまで３つのドットの集合によって図１８に示さ
れる。

【０２８３】 図１８の検査は、一定のときに、段２１０、２２０、及び２３０の３つすべて
が、アドレスとデータの異なる集合で同時に動作することを示す。例えば、３つ
の時間間隔Ｔ３Ｓ１、Ｔ２Ｓ２、及びＴ１Ｓ３の部分が重複する。時間間隔Ｔ３
Ｓ１の間、第１段２１０は仮想アドレスと対応するデータの第３の集合を生成す
る。時間間隔Ｔ２Ｓ２の間、第２段２２０が、仮想アドレスと対応するデータの
第２集合を、物理アドレスと対応するデータの第２集合に変換しており、時間間
隔Ｔ１Ｓ３の間に、第３段２３０が、出力信号ＡＴＤＩ、ＡＥＴＤＯ及びＡＭＡ
ＳＫの第１集合を生成している。

【０２８４】 図１８の検査は、さらに、第３段時間間隔Ｔ１Ｓ３、Ｔ２Ｓ３、Ｔ３Ｓ３等の
間に隙間が発生しないことを示す。その結果として、第３段出力信号ＡＴＤＩ、
ＥＴＤＯ及びＡＭＡＳＫは、ある時間間隔から次の時間間隔へ連続的である直列
ビットストリームで発生する。この連続的な出力を達成するために、第１段の時
間間隔Ｔ１Ｓ１、Ｔ１Ｓ２等のそれぞれと、第２段の時間間隔Ｓ２Ｔ１、Ｓ２Ｔ
２等のそれぞれは、第１段の時間間隔のそれぞれより短くなくてはならない。

【０２８５】 前記制約のために、第１段時間間隔の間では隙間が発生し、第２段時間間隔の
間で隙間が発生する。第１段時間間隔間の隙間の間、第１段２１０は、それが、
仮想アドレスと対応するデータの別の集合を生成し続ける前に、一定のイベント
が発生するまで留まる待機状態にある。同様に、第２段時間間隔のそれぞれの間
の隙間の間、第２段２２０は、それが、仮想アドレスを物理アドレスに変換する
プロセスを進める前に、一定のイベントが発生するまで留まる待機状態にある。

【０２８６】 第１段２１０と第２段２２０が前記待機状態にどのようにして入り、終了する
のかが、ここで図１９に関連して説明されるだろう。その図では、３つの段のそ
れぞれに別個の状態図が示されている。図１９に描かれている状態のすべて、及
びある状態から別の状態への遷移は、図１４Ａの制御モジュール２４Ｄによって
実現される。

【０２８７】 図１９の状態図の多様な点で、図２０に図示される２つの状態制御フリップフ
ロップが参照され、それらの２つのフリップフロップ２４１と２４２は、図１４
Ａの制御装置２４０内に含まれる。各フリップフロップは、設定された入力Ｓ及
びリセットされた入力Ｒ、及び出力Ｒを有する。フリップフロップ２４１は、第
１段出力レジスタ２１０ｂの内容が、第２段２２０によって処理される準備がで
きているときに設定され、フリップフロップ２４２は、第２段出力レジスタ２２
０ｂの内容が、第３段２３０によって処理される準備ができているときに設定さ
れる。これは、それぞれ「ＳＴＡＧＥ−１ ＯＲ'Ｓ ＲＥＡＤＹ（段１論理和
準備完了）」及び「ＳＴＡＧＥ−２ ＯＲ'Ｓ ＲＥＡＤＹ（段２論理和準備完
了）」である２つのフリップフロップ２４１と２４２の出力信号によって示され
る。

【０２８８】 ここで図１９の状態図を考えると、それは第１段２１０が実行するための命令
を待機する状態３０１を示す。それらの命令は、図１５Ｃ、図１５Ｄ、図１５Ｅ
、及び図１５Ｇに関連して前述された命令である。それらの命令の１つは制御装
置２４０によって受信され、その制御装置は、図１５Ｇの命令２５４が受信され
たかどうかを判断するために、参照番号３０２によって示されるように、試験を
行う。命令２５４が受信されなかった場合には、制御装置２４０は、図１５Ａ〜
図１５Ｆに関連して前述されたように、導体２１１ａ，２１１ｂ等で第１段２１
０に制御信号を送信し、応じて、第１段２１０は受信された命令を実行する。こ
れは、参照番号３０３によって示される。それから、第１段２１０が状態３０１
に再び入る。

【０２８９】 比較して、制御装置２４０が試験３０２によって、図１５Ｇの命令が受信され
たと判断する場合には、制御装置２４０は、第１段出力レジスタの内容が、第２
段によって処理される準備ができていることを示すフリップフロップ２４１を設
定する。それから、第１段は、それがリセットされるためにフリップフロップ２
４１を待機する状態３０５に入る。そのリセットが発生すると、第１段は状態３
０１に再び入り、実行するための別の命令を待機する。

【０２９０】 次に、第２段２２０の図１９の状態図を考えると、それは、第２段が、第１段
の出力レジスタの内容が第２段によって処理される準備ができるまで留まる状態
３１０を示す。そのイベントの発生は、設定されているフリップフロップ２４１
によって示される。このようにして、フリップフロップ２４１が設定されるよう
になると、第２段２２０は別の状態３１１に入る。

【０２９１】 第２段２２０は、それが、第３段に転送される必要がある専用の出力レジスタ
２２０ｂの中に物理アドレス及び対応するデータを有する場合に状態３１１に留
まる。第２段出力レジスタ２２０ｂ内の物理アドレスとデータの存在は、設定さ
れているフリップフロップ２４２によって示される。このようにして、状態３１
１は、フリップフロップ２４２がリセットされるようになるまで終了される。

【０２９２】 状態３１１が終了されると、制御装置２４０は、制御信号ＵＰＤＡＴＥ＿ＳＴ
ＡＧＥ２を導体２２１ａ上の第２段に送信し、それはフリップフロップ２４１を
リセットする。これは、参照番号３１２で示される。それから、ＵＰＤＡＴＥ＿
ＳＴＡＧＥ２制御信号に応じて、第２段２２０は、連続的に物理アドレスと対応
するデータの集合を生成し、それはその出力レジスタ２２０ｂにそれらを記憶す
る。これは、参照番号３１３によって示される。それから、制御装置２４０は、
参照番号３１４によって示されるようにフリップフロップ２４２を設定し、それ
は第２段出力レジスタ２２０ｂが第３段２３０によって処理される準備ができて
いることを意味する。

【０２９３】 次に、第３段２３０について図１９の状態図を考えると、それは、第３段が、
第２段出力レジスタ２２０ｂの内容が第３段によって処理される準備ができるま
で留まる状態３２０を示す。そのイベントの発生は、設定されているフリップフ
ロップ２４２によって示される。このようにして、状態３２０は、フリップフロ
ップ２４２が設定されるときに終了される。それから、参照番号３２１によって
示されるように、制御装置２４０は、制御信号ＵＰＤＡＴＥ＿ＳＴＡＧＥ３を導
体２３１ａ上の第３段に送信し、それはフリップフロップ２４２をリセットする
。

【０２９４】 ＵＰＤＡＴＥ＿ＳＴＡＧＥ３制御信号に応じて、第２段出力レジスタ２２０ｂ
の内容が第３状態の入力レジスタ２３０ａに転送される。また、新しいページは
、第３段のレジスタ２３０ｊからアクティブページレジスタ２３ｍに転送され、
新しいカウントは第３段のレジスタ２３０ｋからアクティブカウンタ２３０ｎに
転送される。それ以降、第３状態２３０は、前述されたように、アクティブペー
ジとアクティブカウントを使用し、出力ビットストリームＡＴＤＩ、ＡＥＴＤＯ
、及びＡＭＡＳＫを連続して生成し、これが参照番号３２２と３４３によって示
される。そのプロセスは、アクティブカウントが、その時点で第３段が状態３２
０に再び入る、ゼロというカウントに達するまで続行する。

【０２９５】 状態３２０に再び入るときにフリップフロップ２４２が設定される場合、状態
３２０は直ちに終了するだろう。それから、参照番号３２１、３２２、及び３２
３によって示されるイベントのすべてが繰り返され、その結果として、第３段に
よって生成されるビットストリームＡＴＤＩ、ＡＥＴＤＯ、及びＡＭＡＳＫでは
隙間は発生しないだろう。状態３２０に再び入ると、フリップフロップ２４２が
、事実上設定されることを保証するために、図１８の第１段時間間隔及び第２段
時間間隔は、第３段時間間隔より短くなる必要がある。

【０２９６】 ここで図２１を見ると、それは、集積回路チップを試験する、出力ビットスト
リームＡＴＤＩ、ＡＴＥＤＯ、及びＡＭＡＳＫを生成するために使用されるプロ
グラムを示す。このプログラムは、図１３のメモリ１３'に記憶され、それは、
図１３及び以下の図と関連して、説明された回路構成要素のすべてによって実行
される。

【０２９７】 図２１では、描かれているプログラムは、ステップＳ１０１〜Ｓ１１５として
特定されるステップのシーケンスとして実行される。第１の５つのステップＳ１
０１〜Ｓ１０５によって、多様な初期値が確立される。それ以降、以下のステッ
プＳ１０６〜Ｓ１１５では、その間に出力信号ＡＴＤＩ、ＡＴＥＤＯ及びＡＭＡ
ＳＫが生成される２つのプログラムループが実行される。

【０２９８】 図２１のプログラムによって生成される出力信号のすべては、メモリセルの物
理的なアレイのためであり、それぞれのメモリセルは物理的な行アドレスと物理
的な列アドレスを有する。しかし、図２１のプログラムでは、物理的な行と列の
アドレスは、仮想行と仮想列のアドレスから生成される。

【０２９９】 ステップＳ１０１によって、開始仮想行アドレスは第１段２１０の入力レジス
タＸＡに送信され、開始仮想列アドレスは第１段の入力レジスタＹＡに送信され
る。その後、ステップＳ１０２では、仮想アドレス限度が第１段の境界チェック
回路２１０ｋに送信される。このステップによって、図１５ＦのレジスタＸＭＩ
ＮとＸＭＡＸには、それぞれ、最小仮想行アドレスと最大仮想行アドレスがロー
ドされ、同様にして、レジスタＹＭＩＮとＹＭＡＸにはそれぞれ最小仮想列アド
レスと最大仮想列アドレスがロードされる。

【０３００】 次に、ステップＳ１０３では、第２段スクランブラ制御レジスタのすべてが初
期化される。それらのレジスタは、図１６Ａの参照番号２２０ｉで特定される。
このステップによって確立される設定値が、導体２２１ｂ上でマルチプレクサ２
２０ｈに送信される制御信号を決定する。

【０３０１】 次に、ステップＳ１０４では、複数の制御信号が、図１６Ｂと図１６Ｄに示さ
れる第２段のデータ処理部分で確立される。具体的には、このステップＳ１０４
は、図１６Ｄに関連して残術された制御信号ＸＳＥＬ、ＹＳＥＬ、ＬＦＵＮＣ、
ＭＦＵＮＣ、ＤＡＬＵＯＰ、ＯＵＴＳＥＬ、ＶＡＬＳＥＬ、及びＲＯＴのすべて
を確立する。

【０３０２】 次に、ステップＳ１０５では、それぞれの初期値が図１４Ｂの行カウンタ２５
２と列カウンタ２５３に送信される。ここでは、行カウンタに送信される初期値
は、仮想メモリアレイ内の行数であり、列カウンタに送信される初期値は仮想メ
モリアレイ内にある列数である。

【０３０３】 次に、ステップＳ１０６では、第１段の入力レジスタＸＡ内にある仮想行アド
レスが、第１段の出力レジスタＸ１Ａ'とＸ１Ｄ’に送信される。それから、ス
テップＳ１０７で、第１段の入力レジスタＹＡ内にある仮想列アドレスが、出力
レジスタＹ１Ａ'とＹ１Ｄ’に送信される。やはりステップ１０７によって、レ
ジスタＹＡ内にある仮想列アドレスは１増分される。これらの演算は、図１５Ｃ
の命令２５１を実行することによって達成される。

【０３０４】 次に、ステップＳ１０８では、図１５Ｇの命令２５４が実行され、その結果と
してフリップフロップ２４１が設定される。これは、第１段２１０の出力レジス
タの内容が第２段２２０によって処理される準備ができていることを示す。その
結果として、第２段２２０は、図１９の段の２つの状態図に関連して前述された
ように、第１段出力レジスタの内容を記憶し、処理するために進むだろう。それ
以降、第２段２２０の出力レジスタの内容は第３段による処理のために準備がで
きるだろう。それが起こると、第３段２３０は、図１９の第３段状態図に関連し
て前述されたように、第２段出力レジスタの内容を記憶し、処理するだろう。

【０３０５】 次に、列カウンタ２５３内のカウントが、図１４Ｂの状態機械４０によって１
減分されるステップＳ１０９が実行される。残りのステップＳ１１０〜Ｓ１１５
だけではなく、このステップＳ１０９も、ステップＳ１０８によって開始された
第２段２２０と第３段２３０のための多様なタスクと並列で実行される。

【０３０６】 次に、ステップＳ１１０では、図１４Ｂの状態機械４０'が、それがゼロとい
うカウントに達したかどうかを確かめるために列カウンタ２４２を試験する。カ
ウントがゼロではない場合には、ステップＳ１１１が実行される。そこで、図１
４Ｂの状態機械４０'が、第１段出力レジスタの内容が、段Ｓ１０６とＳ１０７
によって確立されるように、第１段の入力レジスタに転送されたかどうかを判断
するために試験を行う。この試験は、図２０のフリップフロップ２４１の出力信
号を調べることによって行われる。フリップフロップ２４１が設定される場合、
ステップＳ１１１は、フリップフロップ２４１がリセットされるまで繰り返され
る。それが発生すると、分岐はステップＳ１０６まで戻される。

【０３０７】 比較して、列カウンタ２５３のカウントがステップＳ１１０でゼロである場合
には、ステップＳ１１２に分岐される。そこで、第１段の入力レジスタＸＡ内に
ある業アドレスが１増分される。それから、ステップＳ１１３では、行カウンタ
２５２のカウントが１減分される。

【０３０８】 次に、ステップＳ１１４では、図１４Ｂの状態機械４０'が、行カウンタ２５
２内のカウントを試験する。そのカウントがゼロに等しくならない場合には、列
カウンタ２５３が、仮想メモリアレイ内にある列の数で再初期化されるステップ
Ｓ１１５が実行される。それから、ステップＳ１１１に分岐される。それ以外の
場合、行カウンタのカウントがステップＳ１１４でゼロに等しくなると、試験信
号は、アレイ内のあらゆるセルについて生成された。そしてこのようにして、試
験信号の生成は完了する。

【０３０９】 図２１のプログラム内の各ステップは、図１３のメモリ１３内の１つまたは複
数の命令によって指定される。例えば、ステップＳ１０１でロードされる初期値
は、図１５Ｄの命令２５２の２つによって指定される。同様に、ステップＳ１０
２の最小と最大のアドレス限度は、図１５Ｅの命令２５３の２つによって指定さ
れる。同様に、ステップＳ１０３のマルチプレクサ制御信号は、図１６Ｅの命令
２６２の１６によってＸレジスタに指定され、Ｙレジスタ用のマルチプレクサ制
御信号はそれらの命令の１６以上によって指定される。さらに、ステップＳ１０
４で確立さえる制御信号は、図１６Ｂの単一命令２６１によって定義される。

【０３１０】 ステップＳ１１０、Ｓ１１１、及びＳ１１４で発生する試験及び分岐を実行す
るために、図１１の条件付きジャンプ命令３２が実行される。それから、行カウ
ンタ２５２及び列カウンタ２５３のロード及び減分を実行するために、図２２の
別の命令２６５が実行される。この命令２６５は、ＯＰ＝３５という演算コード
によって特定される。

【０３１１】 命令２６５は、ＣＯＵＮＴ、ＤＥＣＬＤ、及びＲＯＷＣＯＬと呼ばれる３つの
フィールドを有する。ＲＯＷＣＯＬフィールドは、行カウンタ２５２を選択する
「０」という値、及び列カウンタ２５３を選択する「１」という値を有する。Ｄ
ＥＣＬＤフィールドは、減分演算を指定する「０」という値、及びロード演算を
指定する「１」という値を有する。ロード演算が指定される場合には、ＣＯＵＮ
ＴフィールドがＲＯＷＣＯＬフィールドによって特定されるカウンタにロードさ
れる。減分演算が指定される場合には、ＲＯＷＣＯＬフィールドによって特定さ
れるカウンタが１減分される。

【０３１２】 図２１の前述されたプログラムの１つの特定の特徴とは、それぞれが行と列の
異なる物理的なレイアウトを有する任意の数のメモリアレイについて同じプログ
ラムが使用できるという点である。この特徴は、任意の１つのアレイの特定の物
理的なレイアウトが、段２のマルチプレクサ制御レジスタが初期化されるステッ
プＳ１０３で対処されるために達成される。それらのレジスタを適切に初期化す
ることによって、各仮想アドレスは、図１６Ａのマルチプレクサ２２０ｈ及びメ
モリ２２０Ｌと２２０ｍを介して、任意の所望される物理アドレスに変換される
。

【０３１３】 図２１のプログラムの別の特徴は、それが、ステップＳ１０４を実現する命令
を単に変更することによって、多くの異なるデータパターンについて試験信号Ａ
ＴＤＩ、ＡＥＴＤＯ、及びＡＭＡＳＫを生成できるという点である。例えば、ス
テップＳ１０４がＤＡＬＵバスにレジスタＸ１Ｄ内のビットゼロを送信する、図
１６Ｄの１つの命令２６１で実現される場合、メモリアレイの中のそれぞれの偶
数番号の行が「０」で作成され、アレイの中でそれぞれの基数番号の行が「１」
で作成されるだろう。比較して、ステップＳ１０４が、レジスタＹ１Ｄ内のビッ
トゼロの逆数をＤＡＬＵバスに送信する図１６Ｄの１つの命令２６１によって実
現される場合には、アレイのそれぞれの基数番号の列が「０」で作成され、アレ
イのそれぞれの偶数番号の列が「１」で作成されるだろう。

【０３１４】 また、算術パターン生成器を介した試験信号ＡＴＤＩ、ＡＥＴＤＯ、及びＡＭ
ＡＳＫの生成が、図１３のシステムのただ１つの運転モードの間にだけ発生する
ことが強調されなければならない。別の運転モードでは、試験信号ＴＤＩ、ＥＴ
ＤＯ、及びＭＡＳＫはメモリ１３'から読み取られ、試験されなければならない
チップに送信される。これらの２つの運転モードでは、図５、図６、図８、図９
、及び図１０に図示される回路構成要素のすべては時分割される。このようにし
て、どちらかの運転モードでは、ＴＭＳ信号が状態機械４０'によって生成され
、レジスタ４７に送信される。レジスタ４４〜４８のビットストリームのワード
は、チップドライバ回路１１のすべてに導体１２ａ上で一斉送信され、チップド
ライバ回路は、試験されるチップからの予想される応答を、それらのチップから
の実際の応答と比較する。

【０３１５】 本発明の１つの好ましい実施態様は、ここで詳細に説明されてきた。しかしな
がら、さらに、多様な変更及び修正が、発明の性質及び精神から逸脱することな
く、描かれた好ましい実施態様の詳細に加えることができる。

【０３１６】 例えば、図１３〜図２２に説明されるアルゴリズムパターン生成器を用いると
、ビットストリームＡＴＤＩ、ＡＥＴＤＯ及びＡＭＡＳＫのすべて３つが生成さ
れる。ただし、改良策として、それらのビットストリームの１つだけまたは２つ
が生成できる。この改良策を用いると、未使用のビットストリームを作成する回
路構成要素は排除することができる。このようにして、例えば、ＡＴＤＩビット
ストリームだけが生成され、ＡＴＤＯビットストリームおよびＡＭＡＳＫビット
ストリームを生成するために使用される回路構成要素は排除できるだろう。

【０３１７】 同様に、図１４Ａでは、アルゴリズムパターン生成器の好ましい実施態様が、
３つの段を含むと図示されている。しかしながら、改良策としては、それらの段
の数は、減少または増加できるだろう。例えば、なんらかの新しい演算を実行す
るための追加段は、第２段と第３段の間に挿入できるだろう。代わりに、第２段
及び第３段によって実行される関数は、単一の段の中に組み込むことができるだ
ろう。

【０３１８】 また、改良策として、アルゴリズムパターン生成器の３つの段の任意の１つは
、違うふうに構築される類似した段と置換できるだろう。このようにしてここに
開示されているＡＰＧの各段は、別のアルゴリズムパターン生成器内で使用でき
る別個のモジュールである。

【０３１９】 また、別の改良策として、演算パターン生成器の各段によって実行される多様
な命令は変更することができる。例えば、図１５Ｃでは、第１段によって実行さ
れる多様な関数を定義する、複数のフィールドが示され、それらのフィールドは
第１段が実行する特定の演算を変更するために修正できる。同様にして、図１６
Ｄでは、第２段によって実行される関数を定義する複数のフィールドが示され、
それらのフィールドは、第２段が実行する関数を変更するために修正できる。

【０３２０】 その結果、発明が、示されている好ましい実施態様の詳細のすべてに制限され
るのではなく、添付請求項によって定義されることが理解されるべきである。

【図面の簡単な説明】

【図１】 集積回路チップを試験するためのベースシステムのブロック図を
示す。そして、そのベースシステムは、本発明に従って、図１３〜図２２でここ
に示されるように修正される。

【図２】 図１のチップ試験システムがどのようにして物理的に実装される
のかを示す。

【図３】 集積回路チップを試験するために、図１のシステムによって実行
される３つの異なる種類の可変長命令を示す。

【図４】 図３の命令が試験プログラムを形成するためにどのようにして順
番に配列されるのかの例を示す。

【図５】 図１のシステムで選択可能な量発生するパターン生成器の内部詳
細を示す。

【図６】 図１のシステムで選択可能な量で発生するチップドライバ回路の
内部詳細を示す。

【図７】 図５のパターン生成器及び図６のチップドライバ回路が図１のシ
ステムでどのように対話するのかを示す。

【図８】 試験されたチップ内のエラーが検出される図１の各チップドライ
バ回路上の追加回路構成要素を示す。

【図９】 複数のチップが、プログラム制御下の選択可能な部分集合の中で
同時にまたは連続して試験される、図１の各ドライバ回路の追加回路構成要素を
示す。

【図１０】 図９の回路構成要素の一部である制御メモリの構造を示す。

【図１１】 図１のチップ試験システムによって実行される３つの追加の種
類の命令を示す。

【図１２】 図３に示されている３つの命令に対して加えることのできる修
正を示す。

【図１３】 本発明に従って集積回路チップを試験する改良されたシステム
を示す。そしてこの改良されたシステムは、アルゴリズムパターン生成器（ＡＰ
Ｇ）を図１のベースシステムに組み込むことによって得られる。

【図１４Ａ】 図１３のＡＰＧのための好ましい内部構造を示す。

【図１４Ｂ】 図１４Ａのアルゴリズムパターン生成器を図１３のシステム
の残りに結合する、図１３の中のモジュール１２'の詳細を示す。

【図１５Ａ】 図１４ＡのＡＰＧの第１段のある部分の詳細な論理図である
。

【図１５Ｂ】 図１４ＡのＡＰＧの第１段の別の部分の詳細な論理図である
。

【図１５Ｃ】 図１５Ａと図１５Ｂの第１段論理回路によって実行されるあ
る命令を示す。

【図１５Ｄ】 図１５Ａと図１５Ｂの第１段論理回路によって実行される別
の命令を示す。

【図１５Ｅ】 図１５Ａと図１５Ｂの第１段論理回路によって実行される第
３命令を示す。

【図１５Ｆ】 図１５Ａの第１段論理回路内に含まれる境界チェック回路の
追加の詳細を示す。

【図１５Ｇ】 図１４ＡのＡＰＧ内の第１段によって部分的に、及び図１４
ＡのＡＰＧの第２段と第３段によっても部分的に実行される命令を示す。

【図１６Ａ】 図１４ＡのＡＰＧ内の第２段のある部分の詳細な論理図であ
る。

【図１６Ｂ】 図１４ＡのＡＰＧ内の第２段の別の部分の詳細な論理図であ
る。

【図１６Ｃ】 図１４ＡのＡＰＧ内の第２段の依然として別の部分の詳細な
論理図である。

【図１６Ｄ】 図１６Ａ〜図１６Ｃの第２段論理回路によって実行される命
令を示す。

【図１６Ｅ】 図１６Ｃ〜図１６Ｅの第２段論理回路によって実行される別
の命令を示す。

【図１６Ｆ】 図１６Ａ〜図１６Ｃの第２段論理回路によって実行される依
然として別の命令を示す。

【図１６Ｇ】 図１６Ａ〜図１６Ｃの第２段論理回路によって実行される依
然として別の命令を示す。

【図１７Ａ】 ＡＰＧの第３段のある部分の詳細な論理図である。

【図１７Ｂ】 図１４ａのＡＰＧの第３段の別の部分の詳細な論理図である
。

【図１８】 図１４Ａの第１段、第２段、及び第３段のための動作のシーケ
ンスを示すタイミング図である。

【図１９】 図１４のＡＰＧの第１段、第２段及び第３段のためのそれぞれ
の状態図を示す。

【図２０】 図１９の状態図に参照される２状態制御フリップフロップを示
す。

【図２１】 図１３のシステムのメモリ内に記憶されるＡＰＧ用のプログラ
ムを示す。

【図２２】 図２１のプログラム内での図１５Ｃ、図１５Ｄ、図１５Ｅ、図
１５Ｇ、図１６Ｄ、図１６Ｅ、図１６Ｆ及び図１６Ｇの命令とともに使用される
別の命令を示す。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１４年１月２１日（２００２．１．２１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正の内容】

【００２２】 改善されたシステムの構造及び動作を完全に理解するために、まず、３つの参
照される特許出願第０９／３８６，９４６号と第０９／３８７，１９７号、及び
第０９／３８６，９４５号に説明されるベースシステムの理解を有することが必
要である。結果的に、それらの詳細な説明だけではなく、それらの出願の図１か
ら図１２もここで繰り返される。それから、改善されたシステムは、ここで図１
から図１２のベースシステムに対する改良として、図１３から図２２とともに説
明される。 また、従来の技術において、集積回路チップを試験するための別のシステムが 、欧州特許出願ＥＰ第０ ８５９ ３６７ Ａ２号（参考資料Ｄ１）に説明され ている。しかしながら、参考資料Ｄ１のシステムは、一般的な先端技術を定義し ているに過ぎず、ここに請求されているシステムと特に関連しているとは見なさ れない。本出願の請求項１は、唯一の独立クレームであり、それは明示的に参考 文献Ｄ１によって教示または示唆されていない複数の構造上の特徴を明示的に列 挙する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コンクリン，ロバート・デイビッド アメリカ合衆国、85249 アリゾナ州、チ ャンドラー、イー・フリントロック・プレ イス、2267 Ｆターム(参考） 2G132 AA08 AB01 AE08 AE11 AE18 AE22 AE23 AE24 AG01 AL26 5L106 DD23

Claims (13)

【特許請求の範囲】
1. 【請求項１】 外部ソースからの一連の命令に応じて、第１アドレスの複数
   の集合を連続して生成する初期段と、 前記初期段から第１アドレスの各集合を連続して記憶し、第１アドレスの記憶
   されている集合をアドレスの第２集合に変換する、前記初期段に結合された中間
   段と、 前記中間段からのアドレスの各第２集合を連続して記憶し、アドレスの記憶さ
   れた第２集合からビットを選択することによって、前記チップを試験するための
   出力信号を生成する、前記中間段に結合されと出力段とからなる、 集積回路チップを試験するための多段アルゴリズムパターン生成器。
2. 【請求項２】 前記第１アドレスが仮説仮想メモリ内のアドレスであり、第
   ２アドレスが、前記出力信号で試験される実際の物理メモリ内のアドレスである
   、請求項１に記載の集積回路チップを試験するための多段アルゴリズムパターン
   生成器。
3. 【請求項３】 前記初期段、前記中間段及び前記出力段に、前記アドレスの
   異なる集合で同時に演算するように命令する、前記初期段と前記中間段と前記出
   力段とに結合される、制御モジュールをさらに含む、請求項１に記載の集積回路
   チップを試験するための多段アルゴリズムパターン生成器。
4. 【請求項４】 前記初期段が、前記初期段が前記第１アドレスを生成するの
   を停止する、前記系列内のある特定の命令に応じて入る待機状態を有する、請求
   項１に記載の集積回路チップを試験するための多段アルゴリズムパターン生成器
   。
5. 【請求項５】 前記初期段が前記待機状態を終了し、前記初期段からの前記
   第１アドレスの集合を記憶する前記中間段に応じて前記第１アドレスを生成し続
   ける、請求項４に記載の集積回路チップを試験するための多段アルゴリズムパタ
   ーン生成器。
6. 【請求項６】 前記中間段が、中間段が第１アドレスの記憶されている集合
   を第２アドレスの集合に変換するのを終了すると入る待機常態を有する、請求項
   １に記載の集積回路チップを試験するための多段アルゴリズムパターン生成器。
7. 【請求項７】 前記中間段が、前記待機状態を終了し、前記中間段から変換
   されたアドレスの集合を記憶する前記出力段に応じて前記第１アドレスの変換を
   続行する、請求項６に記載の集積回路チップを試験するための多段アルゴリズム
   パターン生成器。
8. 【請求項８】 前記出力段が、そのときに前記中間段が第２アドレスの別の
   集合を生成していない場合に、前記出力段が前記記憶されているアドレスの第２
   集合からある特定の数のビットを選択するのを終了したときに入る待機状態を有
   する、請求項１に記載の集積回路チップを試験するための多段アルゴリズムパタ
   ーン生成器。
9. 【請求項９】 前記特定数がプログラム可能であり、前記命令によって第２
   アドレスの集合ごとに確立される、請求項８に記載の集積回路チップを試験する
   ための多段アルゴリズムパターン生成器。
10. 【請求項１０】 前記出力段が、特定の時間間隔内で第２アドレスの前記記
    憶されている集合から前記ビットを選択し、同時に前記初期段及び中間段が、そ
    れぞれ、第１アドレスのある集合及び第２アドレスの別の集合をさらに短い時間
    期間内であるが生成する、請求項１に記載の集積回路チップを試験するための多
    段アルゴリズムパターン生成器。
11. 【請求項１１】 前記第１アドレスの各集合が、前記命令によってプログラ
    ムされる可変数の前記第１アドレスを含む、請求項１に記載の集積回路チップを
    試験するための多段アルゴリズムパターン生成器。
12. 【請求項１２】 前記初期段が、前記第１アドレスとともに第１データワー
    ドを生成し、前記中間段及び前記出力段が、前記第２データワードと第２アドレ
    スの両方からビットを選択することによって前記出力信号を生成する、請求項１
    に記載の集積回路チップを試験するための多段アルゴリズムパターン生成器。
13. 【請求項１３】 外部ソースからの命令に応じて第１アドレスを生成する初
    期段と、 前記初期段からの前記第１アドレスを記憶し、記憶されている第１アドレスを第
    ２アドレスに変換する、前記初期段に結合された中間段と、 前記中間段から前記第２アドレスを記憶し、記憶されている第２アドレスからビ
    ットを選択することによって、前記チップを試験するための出力信号を生成する
    、前記中間段に結合される出力段とからなる、集積回路チップを試験するための
    多段アルゴリズムパターン生成器。