JP2003508758A - 多数のチップを同時にテストするためのテスタ - Google Patents
多数のチップを同時にテストするためのテスタInfo
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Abstract
Description
件の発明に関連し、それらは1つの共通の発明の詳細な説明によって本明細書中
に記載される。これらの2件の関連発明は、米国連続番号第…号を有する、「ワ
ードバウンダリ上で終端する未使用ビットによって間隔をあけられ、いかなる長
さのチップテストビットストリームも生成する命令を含むプログラム記憶装置」
(“A Program Storage Device Containing Instructions That are Spaced Apa
rt by Unused Bits That End on Word Boundaries and Which Generate Chip Te
sting Bit Streams of Any Length”)と題された事件登録番号550,609
および;米国連続番号第…号を有する、「チップの電力消費を限定する、プログ
ラム制御下の選択可能なサブセット中で順次にまたは同時に多数のチップの組を
テストするための電子システム」(“An Electronic System for Testing a Set
of Multiple Chips Concurrently or Sequentially in Selectable Subsets Un
der Program Control to Limit Chip Power Dissipation”)と題された事件登
録番号550,611として識別される。3件すべての発明に関する特許出願は
、1999年…に米国特許庁に同時出願された。
トに異なるビットストリームを同時にブロードキャストする、選択可能な数のパ
ターン発生器を有する、チップをテストするための電子システムを含む。先行技
術では、チップをテストするための関連の電子システムが米国特許第5,390
,129号に開示されている。この先行技術のシステムは、同様にこの発明の譲
受人であるユニシス・コーポレイション(Unisys Corporation)に譲渡されてい
る。
図2に示される。このシステムは、時分割バス52を介して複数のドライバボー
ド100に結合されるコンピュータ50を含み、各々のドライバボード100は
、テストされるべきいくつかの集積回路チップを保持するそれぞれのバーンイン
ボード500に結合される。
をテストするのに用いる、別個の組のテストデータパターンを順次送る。これら
のテストデータパターンは大きなSRAM中の各ドライバボードに記憶され、こ
れは図3に参照番号107で示され、図9に参照番号145でより詳細に示され
る。任意のある時間にどの特定のドライバボードがテストデータパターンを受け
かつ記憶するかは、図2のブロック図に示されるように、ドライバボード上のア
ドレス回路100Aによって定められる。
記憶された後、すべてのバーンインボード500上のチップを並行してテストす
ることができる。それを行なうため、テストパターンは、SRAMのすべてから
同時に読出されかつ、図14に示されるように、それぞれの出力ドライバモジュ
ール164を通してバーンインボード500のすべての上のチップに送られる。
ボードが、ボード上でテストすべきチップのタイプを識別するIDコードを含む
ことである。そのIDコードはドライバボード100によって感知され、コンピ
ュータ50に送られる。応答して、コンピュータ50がドライバボードに送るテ
ストデータパターンが、感知されるIDコードに適合される。
チャが課すいくつかの大きな限界も有する。たとえば、コンピュータ50は、ド
ライバボード100のすべてにとって、テストデータパターンの唯一のソースで
ある。その結果、チップテストシステムの動作の速度が限定される。なぜなら、
コンピュータ50は、バス52を介して、テストデータパターンを一度に単一の
ドライバボードにしか送ることができないからである。
100がバーンインボード500上のチップのすべてを同時に常にテストするこ
とである。しかしながら、各々のバーンインボードは、ボード上のチップが消費
可能な総電力量に対する限界を元来有している。したがって、各バーンインボー
ド500上での総電力消費をある限界よりも下に保つためには、チップ当りの最
大電力消費が増加するに従って、各バーンインボード上のチップの総数を減らさ
なければならない。
上の大きなSRAM145中の記憶済テストデータパターンがSRAMメモリセ
ルを非常に非効率的に利用する可能性があることである。特許’129の図9は
、各々のSRAM145が19アドレスビットを受取り、8データ出力ビットを
有することを示し、したがって各ドライバ回路上のSRAM145は800万個
のメモリセルを有する。しかしながら、あるタイプのチップは、時間によって数
が異なるシリアルビットストリームのシーケンスをそれらに送ることによってテ
ストされる。したがって、1つの時間間隔の間にSRAM145がビットストリ
ームを4つ送り、他の時間間隔の間にビットストリームを2つだけ送るならば、
ビットストリームを2つ送っているときはSRAMの半分が無駄である。
上記限界のすべてを扱いかつ克服することである。
示されたチップテストシステムの1つの局面を含む。この発明に従うと、集積回
路チップをテストするためのシステムは、選択可能な数のパターン発生器を含み
、その各々は、別個のバスを介して選択可能な数のチップドライバ回路に結合さ
れる。各々のパターン発生器はそれぞれのメモリにも結合され、これは、一度に
1ワードずつ読出可能な異なるビットストリームを記憶する。動作においては、
各々のパターン発生器は、そのそれぞれのメモリから1ワードずつビットストリ
ームを選択的に読出しかつ、その別個のバスに結合されるチップドライバ回路の
すべてに、読出されるワードを同時に送る。それが起こっている間に、各々のチ
ップドライバは、それが送られるワードを、並行して多数の集積回路チップをテ
ストするビットシリアルテスト信号に変換する。
発生器から同時にビットストリームのワードを受取るため、動作の速度は先行技
術よりも増す。また、パターン発生器のすべてが同時に別個のバス上に異なるビ
ットストリームを送るため、動作の速度は先行技術よりもさらに増す。
の1つの実施例が説明される。このシステムは5つの異なるタイプのモジュール
10−14を含み、各モジュールの説明が以下の表1に与えられる。
プ10aを保持するチップアセンブリである。図1のシステムにおいては、チッ
プアセンブリ10の総数を選択可能である。各チップアセンブリ10は1つのプ
リント回路基板10bを含み、その上にいくつかのソケット10cがはんだ付け
され、各ソケットはチップ10aのうち1つを保持する。プリント回路基板10
bの端縁上にコネクタ10dが装着され、プリント回路基板中の電気導体10e
がコネクタ10dとチップ10aとの間でテスト信号を搬送する。
各チップアセンブリ10ごとに別個のチップドライバ回路11が設けられる。各
チップドライバ回路11は、図6、図8、図9および図10に示される回路構成
のすべてを含む。その回路構成により、テスト信号が、プログラム可能なさまざ
まなビットシリアルシーケンスとしてチップ10aに送られかつそれから受取ら
れる。
発生器12は、バス12aを介して、選択可能な数のチップドライバ回路に結合
される。図1は、チップドライバ回路11のすべてがサブグループに区分される
例を示し、別個のパターン発生器12が別個のバス12aを介して各サブグルー
プに結合される。これに代えて、チップドライバ回路11のすべてを単一のバス
12aで単一のパターン発生器に結合することができる。または、各チップドラ
イバ回路11を別個のバス12aで別個のパターン発生器に結合することができ
る。各パターン発生器12は、図5および図6に示される回路構成のすべてを含
む。その回路構成により、各パターン発生器12は、チップ10cをテストする
ために特定のビット−シリアルシーケンスを指定するプログラム可能命令の別個
のシーケンスを実行する。命令を実行する際、各パターン発生器12はビット−
シリアルシーケンスをワードに区分し、そのバス12aに結合されるチップドラ
イバ回路11のすべてにワードをブロードキャストする。
生器12ごとに別個のメモリ13が設けられる。各メモリ13は、対応するパタ
ーン発生器が実行するプログラム可能命令の別個のシーケンスを記憶する。これ
らの命令は、アクセスポート13aを介してパターン発生器12によってメモリ
13から読出され、それらは別のアクセスポート13bを介してメモリに書込ま
れる。両アクセスポートは同時に動作するため、いくつかの命令をポート13a
から読出すことができる一方、同時に、他の命令をポート13bに書込むことが
できる。
コンピュータである。ホストコンピュータ14はバス13cを介してメモリ13
のすべての上のポート13bに結合される。ホストコンピュータ14内には、デ
ィスク14a、キーボード14bおよびモニタ14cが含まれる。ディスク14
aには、パターン発生器12のためのいくつかのプログラムが記憶され、各々の
そのようなプログラムは、チップ10cをテストするために信号の特定のビット
−シリアルシーケンスを指定するプログラム可能命令の異なるセットを含む。プ
ログラムのうち1つを選択し、特定のパターン発生器のメモリ13にそれを送る
ため、オペレータ(図示せず)は、キーボード14bを介してさまざまなコマン
ドをホストコンピュータ14に入力する。その後、選択されたプログラムを用い
てチップをテストすることから得られる結果をパターン発生器によりメモリ13
中に記憶し、ホストコンピュータ14によりそれらをモニタ14cに表示する。
つのシステムとしてともに物理的にパッケージされるかを示す。図2の項目20
は、スタック状に互いの上に配置される、多数の水平方向スロット21−1、2
1−2などを有する機械的ラックである。各スロットは、1つのドライバ回路1
1および1つのチップアセンブリ10を選択的に保持するかまたは、1つのパタ
ーン発生器12および1つのメモリ13を保持するかのいずれかである。
ロットが21−1であり、次のスロットが21−2であり、以下同じである。図
2では、スロット21−1から21−14は以下のように占められる。
ブリ10を保持し、次のスロット21−8は1つのパターン発生器12およびそ
のメモリ13を保持する。スロット21−8中のパターン発生器12は、バス1
2aでスロット21−1から21−7中の7つのドライバ回路に結合される。ス
ロット21−8中のパターン発生器は、そのバス上に、スロット21−1から2
1−7中のチップドライバ回路の7つすべてへビット−シリアルテスト信号をブ
ロードキャストする。
スロット21−10は1つのパターン発生器12およびそのメモリ13を保持す
る。スロット21−10中のパターン発生器はバス12aでスロット21−9中
のドライバ回路に結合され、スロット21−10中のパターン発生器は、そのバ
ス上に、スロット21−9中の1つのチップドライバ回路のみにビット−シリア
ルテスト信号を送る。
センブリ10を保持し、次のスロット21−14は1つのパターン発生器12お
よびそのメモリ13を保持する。スロット21−14中のパターン発生器は、バ
ス12aでスロット21−11から21−14中の3つのドライバ回路に結合さ
れ、スロット21−14中のパターン発生器は、そのバス上に、スロット21−
11から21−13中のチップドライバ回路の3つすべてへビット−シリアルテ
スト信号をブロードキャストする。
ターン発生器12がブロードキャストするビット−シリアルテスト信号を規定す
るいくつかのタイプの命令の異なるシーケンスを記憶する。3つの異なるタイプ
の命令が図3に示される。命令31は第1のタイプであり、命令32は第2のタ
イプであり、命令33は第3のタイプである。
およびビットカウントBCNTを含むワードW0を含む。動作コードが特定の値
OP1を有すると、命令31は、ビットストリームTDIを、テストされるチッ
プ10a中にあるデータレジスタに書込ませる。動作コードが別の特定の値OP
2を有すると、命令31は、TDIビットストリームを、チップ10a中にある
命令レジスタに書込ませる。
ストリームは、図3に示されるように、命令31内に指定される。このTDIビ
ットストリームはワードW0のすぐ後に始まり、それは、1つのビットのインク
リメントが異なる長さを有する。TDIビットストリーム中のビットの総数は(
WCNT−1)(X)+BCNTであり、式中、Xはワード当りのビット数であ
る。TDIビットストリームを指定しない、最後のワード中のすべてのビットが
未使用である。
びビットカウントBCNTを含むワードW0を含む。動作コードが特定の値OP
3を有すると、命令32は、チップ10a中のデータレジスタの中身が読出され
かつ命令の中のデータストリームと選択的に比較されるようにする。動作コード
が別の特定の値OP4を有すると、命令32は、チップ10a中の命令レジスタ
の中身が読出されかつ命令の中のデータストリームと選択的に比較されるように
する。
のビットストリームETDOおよびMASKが命令32内に指定される。それら
の2つのビットストリームはワードW0のすぐ後に始まり、それらは、図3に示
されるように、ワードごとにインタリーブされる。MASKビットストリーム中
のi番目のビットが「1」ならば、チップから読出されるi番目のビットが比較
動作に加わり、チップからのその特定のビットがETDOビットストリーム中の
i番目のビットと比較される。ビットストリームETDOおよびMASKの各々
は長さが可変であり、それらのビットストリームの各々の中のビット総数は(W
CNT−1)(X)+BCNTである。ETDOおよびMASKビットストリー
ムを指定しない、最後の2つのワード中のビットのすべてが未使用である。
およびビットカウントBCNTを含むワードW0を含む。動作コードが特定の値
OP5を有すると、命令33は、ビットストリームTDIがチップ10a中のデ
ータレジスタに書込まれるようにし、同時に、命令33は、チップ10a中のデ
ータレジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較
されるようにする。動作コードが別の特定の値OP6を有すると、命令33は、
TDIビットストリームがチップ10a中の命令レジスタの中に書込まれるよう
にし、同時に、命令33は、チップ10a中の命令レジスタの中身が読出されか
つ命令の中のデータストリームと選択的に比較されるようにする。
令33内に指定され、2つの他のビットストリームETDOおよびMASKも、
比較動作で用いるために命令内に指定される。これらの3つのビットストリーム
はワードW0のすぐ後に始まり、それらは、図3に示されるように、ワードごと
にインタリーブされる。MASKビットストリーム中のi番目のビットが「1」
ならば、チップから読出されるi番目のビットが比較動作に加わり、チップから
のその特定のビットがETDOビットストリーム中のi番目のビットと比較され
る。3つのビットストリームTDI、ETDOおよびMASKの各々は長さが可
変であり、それらのビットストリームの各々の中のビットの総数は(WCNT−
1)(X)+(BCNT)である。TDI、ETDOおよびMASKビットスト
リームを指定しない、最後の3つのワード中のビットのすべてが未使用である。
は、図3の命令内に述べられていないさらなるビットストリームも生成する。そ
のさらなるビットストリームは、TMSと呼ばれる制御信号として用いられ、こ
れは、チップ10aを特定の状態に置いて、データレジスタを選択的に読出した
り、データレジスタに書込んだり、命令レジスタを読出したりまたは命令レジス
タに書込んだりする。各々のTMSビットストリームは、命令レジスタまたはデ
ータレジスタのいずれを用いるべきかを指定する動作コードOP1−OP6と、
TMS信号中のビット数を決定するWCNTおよびBCNTカウントとに応答し
て生成される。
器12の各メモリ13内に異なるシーケンスで記憶されるかの例を示す。図4の
例では、命令のシーケンスはI(k)、I(k+1)…などである。命令I(k
+1)およびI(k+3)は第1のタイプ31であり、命令I(k)およびI(
k+4)は第2のタイプ32であり、命令I(k+2)およびI(k+5)は第
3のタイプ33である。
それは単一の可変長ビットストリームTDIを指定する。第2のタイプの各々の
命令32は動作コードOP3またはOP4で識別され、それは2つの可変長ビッ
トストリームETDOおよびMASKを指定する。第3のタイプの各々の命令3
3は動作コードOP5またはOP6で識別され、それは3つの可変長ビットスト
リームTDI、ETDOおよびMASKを指定する。用いられていないビット(
NU)のそれぞれのシリーズは各シリアルビットストリームのすぐ後に始まり、
ワードバウンダリ上で終端する。これにより、シーケンス中の次の命令が常にワ
ードバウンダリ上で始まるのが可能になる。
。その回路構成は、順序ステートマシン40、カウンタ41、7つのレジスタ4
2−48の組、マルチプレクサ49および発振器50を含む。示されるように、
それらの構成要素40−50のすべてが互いに相互接続されている。
ク入力Cの組を有する。入力D上のデータをカウンタまたは特定のレジスタに記
憶するため、ステートマシン40はクロックパルスをクロック入力Cに送る。カ
ウンタ42はカウントダウン入力CDも有し、カウンタは、CD入力上でパルス
を受取るとその記憶されたカウントを1だけデクリメントする。
下の情報を記憶する。レジスタ42は、図3の命令31、32および33の第1
のワードW0中で生じる動作コードOPを記憶する。カウンタ41はワードカウ
ントWCNTを記憶し、レジスタ43は、図3の命令のうち各々の第1のワード
W0中で生じるビットカウントBCNTを記憶する。
Iの1つのワードを記憶する。レジスタ45は、図3の命令32および33中で
生じるビットストリームETDOの1つのワードを記憶する。また、レジスタ4
6は、図3の命令32および33中で生じるビットストリームMASKの1つの
ワードを記憶する。
るさらなるビットストリームTMSの1つのワードを記憶する。レジスタ48は
、少し後で説明される態様でパターン発生器12およびチップドライバ回路11
の両者が内部で用いるさまざまな制御ビットを記憶する汎用レジスタである。
命令の第1のワードW0を読出す。その読出動作を行なうため、ステートマシン
40は、図1に示されるメモリ13のポート13aに向かう1組のアドレス線4
0aの上にメモリアドレスMADDRを送る。応答して、メモリ13のポート1
3aは、1組のデータ線40bの上に、メモリデータMDATAとしてアドレス
指定されたワードをステートマシン40に戻す。次に、ステートマシン40は3
つのクロックライン40c−40e上にクロックパルスを送ってレジスタ42に
OPコードを記憶し、カウンタ41にワードカウントWCNTを記憶しかつ、レ
ジスタ43にビットカウントBCNTを記憶する。
ジスタ42中のOPコードが、命令がTDIデータストリームを含むタイプのも
のであることを示せば、そのデータストリームの第1のワードをメモリ13から
読出し、レジスタ44に記憶する。レジスタ42中のOPコードが、命令がET
DOデータストリームを含むタイプのものであることを示せば、そのデータスト
リームの第1のワードをメモリ13から読出し、レジスタ45に記憶する。レジ
スタ42中のOPコードが、命令がMASKデータストリームを含むタイプのも
のであることを示せば、MASKデータストリームの第1のワードをメモリ13
から読出し、レジスタ46に記憶する。
でメモリ13から戻るアドレス指定されたワードを受取ることによって、パター
ン発生器ステートマシン40を介して上記データストリームワードを一度に1つ
ずつ入手する。メモリ13からの受取った各々のワードは、クロックライン40
f、40gまたは40hのうち1つの上にクロックパルスを送ることにより、適
切なレジスタ44、45または46に記憶される。
リームTMSの1つのワードを内部で生成する。その内部で生成された、TMS
ビットストリームのワードが1組の信号線40iの上に送られ、それは、クロッ
クライン40j上のクロックパルスによってTMSレジスタ47にロードされる
。
れたレジスタ44−47の出力を、JDATAと呼ばれるデータ信号を搬送する
1組のデータ線55上に順次伝える。マルチプレクサ49を通して特定のレジス
タの出力を伝えるため、ステートマシン40は、マルチプレクサ49に向かう1
組の制御線40k上に、SEL(i)と呼ばれる制御信号を生成する。
組のアドレス線56上に、JADDRと呼ばれるアドレス信号も生成し、それら
のアドレス信号がJDATA信号の宛先を定める。JDATA信号およびJAD
DR信号がいつ送られているかを示すため、ステートマシン40は、クロックラ
イン57上に、JSTROBEと呼ばれるパルスを送る。また、ステートマシン
40は、クロックライン58上に、BUSCKと呼ばれる自走クロックを送る。
線55−58のすべてが、選択可能な数のチップドライバ回路11にパターン発
生器12を接続する、図1および図2に示されるバス12aをともに構成する。
を説明する。その回路構成は、アドレスデコーダ60、5つのレジスタ61−6
5の組、4つのパラレル−シリアルシフトレジスタ66−69の組、シフト制御
回路70および可変遅延線71を含む。図6に示されるように、構成要素60−
71のすべては互いに相互接続されている。
ク入力Cの組を有する。データ入力Dは図5のパターン発生器からデータ信号J
DATAを受取り、クロック入力Cはパターン発生器からJSTROBEクロッ
クパルスを受取る。JDATA信号を特定のレジスタ61−65に記憶するため
、別個のイネーブル信号E1−E6がそのレジスタのイネーブル入力Eに送られ
る。
デコード回路60により1組の信号線60a−60e上に生成される。イネーブ
ル信号E1はレジスタ61に送られ、イネーブル信号E2はレジスタ62に送ら
れ、以下同じである。これらのイネーブル信号E1−E5はJADDRアドレス
線56上の特定のアドレスをデコードすることによりアドレスデコーダ60で生
成される。
65が以下の情報を記憶するように、JADDR、JDATAおよびJSTRO
BE信号を送る。MASKビットストリームの1つのワードをレジスタ62に記
憶し、そのワードを図5のレジスタ46からマルチプレクサ49を通して送る。
TDIビットストリームの1つのワードをレジスタ63に記憶し、そのワードを
図5のレジスタ44からマルチプレクサ49を通して送る。ETDOビットスト
リームの1つのワードをレジスタ64に記憶し、そのワードを図5のレジスタ4
5からマルチプレクサ49を通して送る。TMSビットストリームの1つのワー
ドをレジスタ65に記憶し、そのワードを図5のレジスタ47からマルチプレク
サ49を通して送る。
のうち1つの上のデータ入力Dにそれぞれ結合される。それらのパラレル−シリ
アルシフトレジスタはロード入力Lおよびクロック入力Cも有する。クロック入
力CがSERIALCKクロック信号の立上がり縁を受けるときに入力L上のL
OAD信号が「1」状態にあれば、データ入力信号のすべてをパラレル−シリア
ルシフトレジスタ66−69に記憶する。そうでなく、SERIALCKクロッ
ク信号の立上がり縁が発生するときにLOAD信号が「0」状態にあれば、レジ
スタ66−69のすべてが、それらが記憶するデータの1つのビットを外にシフ
トする。
0によって生成され、それは、TMSビットストリームのワードをレジスタ65
にロード可能にするイネーブル信号E5に応答して動作する。イネーブル信号E
5が、TMSレジスタがロードされるようにした後、シフト制御回路70は線7
0a上にSERIALCKクロック信号を生成し始める。これは、バスクロック
信号BUSCKをクロックライン58からクロックライン70aへゲート制御す
ることによって行なわれる。
、シリアル−パラレルレジスタ66−69のすべてに「1」としてLOAD信号
を送る。それにより、レジスタ66−69は、レジスタ62−65に保持される
ビットストリームの1つのワードを記憶するようになる。次に、シフト制御回路
70は「0」としてLOAD信号を生成し、これは、パラレル−シリアルレジス
タ66−69の各々に、レジスタが記憶したビットストリームのワードを外にシ
フトさせる。
フトされる。MASKビットストリームは信号線66a上にシフトされ、TDI
ビットストリームは信号線67a上にシフトされ、ETDOビットストリームは
信号線68a上にシフトされ、TMSビットストリームは信号線69a上にシフ
トされる。このシフトは、LOAD信号の「0」状態に応答して、シフトレジス
タ66−69の各々が空になるまで継続する。
第2のワードの中に延びても、それらのワードは、上記シフトが起こっている間
にパターン発生器ステートマシン40によってメモリ13から読出され、レジス
タ62−65にロードされる。その場合、シフト制御回路70は、イネーブル信
号E5がTMSレジスタ65に二度目として再送されたことを覚えている。
のイネーブル信号E5が送られたか否かを見るためにチェックを行なう。送られ
ていれば、シフト制御回路70は、シリアル−パラレルレジスタ66−69のす
べてに「1」としてLOAD信号を再送する。それにより、レジスタ66−69
は、レジスタ62−65に保持されるビットストリームの第2のワードを記憶す
るようになる。次に、シフト制御回路70は、パラレル−シリアルレジスタ66
−69の各々が、それらが記憶したビットストリームの第2のワードを外にシフ
トするまで、「0」としてLOAD信号を生成する。
リームの終端に到達するまで継続する。次に、ビットストリームの最後のビット
がレジスタ66−69からシフトされると、シフト制御回路70は、クロックラ
イン70a上にクロック信号SERIALCKを生成するのを止める。
71a上にクロック信号TCKも生成する。このTCKクロック信号は、線53
上のBUSCK信号の遅延した複製であり、これは可変遅延回路71によって生
成される。可変遅延回路による遅延の量は、レジスタ61に記憶される信号線6
1a上の制御信号によって選択される。
6のチップドライバ回路が実行するシーケンス全体を図示する。まず、パターン
発生器ステートマシン40は状態S1にあり、ここで、そのメモリ13から命令
の第1のワードW0を読出す。その後、状態S2で、ステートマシン40はレジ
スタ42中の動作コードを調査し、それが実行中の命令のタイプを判断する。
はTDIビットストリームの1つのワードを読出し、これは状態S3で起こる。
そのワードはステートマシン40によりレジスタ44に記憶される。
はETDOビットストリームの1つのワードを読出し、これは状態S4で起こる
。ETDOビットストリームのそのワードは、ステートマシン40によりレジス
タ45に記憶される。
シン40はMASKビットストリームの1つのワードを読出し、これは状態S5
で起こる。MASKビットストリームのそのワードは、ステートマシン40によ
りレジスタ46に記憶される。
で生成し、これは状態S6で起こる。TMSビットストリームのそのワードは、
ステートマシン40によりレジスタ47に記憶される。
令31または33を実行中ならば、TDIビットストリームの1つのワードをブ
ロードキャストする。TDIビットストリームのこのワードは、レジスタ44か
らマルチプレクサ49を通って送られ、パターン発生器に接続される各々のチッ
プドライバ回路のレジスタ63の中に送られる。
令32または33を実行中ならば、ETDOビットストリームの1つのワードを
ブロードキャストする。ETDOビットストリームのこのワードは、レジスタ4
5からマルチプレクサ49を通って送られ、パターン発生器に接続される各々の
チップドライバ回路のレジスタ64の中に送られる。
令32または33を実行中ならば、MASKビットストリームの1つのワードを
ブロードキャストする。MASKビットストリームのこのワードは、レジスタ4
6からマルチプレクサ49を通って送られ、パターン発生器に接続される各々の
チップドライバ回路のレジスタ62の中に送られる。
ードをブロードキャストする。TMSビットストリームのこのワードは、レジス
タ47からマルチプレクサ49を通って送られ、パターン発生器に接続される各
々のチップドライバ回路のレジスタ65の中に送られる。
CNTを1だけデクリメントし、結果が0であるかどうかを見るようにチェック
を行なう。結果が0でなければ、状態S3−S10の動作のすべてが繰返される
。そうでなく、結果が0ならば、ステートマシン40は、状態S1に入ることに
よって次の命令を実行し始める。
ドキャストするたびに、パターン発生器に接続される各々のチップドライバ回路
中のシフト制御回路70がそのイベントを覚える。このとき、パラレル−シリア
ルシフトレジスタ66−69が空ならば、保持レジスタ62−65の中身でそれ
らをロードする。これはチップドライバ回路が状態S21にあるときに起こる。
−69a上にシフトされる。これは、チップドライバ回路が状態S22にあると
きに起こる。次に、シフトレジスタ66−69中の最後のビットが外にシフトさ
れているとき、シフト制御回路70は、レジスタ65がTMSビットストリーム
の別のワードでロードされたかどうかを見るようにチェックを行なう。ロードさ
れていれば、状態S21およびS22のロードおよびシフト動作を繰返す。
さであるとき、チップドライバ回路11中の状態S21およびS22はパターン
発生器12中の状態S3−S11と同時に起こる。その同時の動作により、チッ
プドライバ回路11およびパターン発生器12は、パターン発生器がビットスト
リームの次のワードを読出しかつブロードキャストする間にチップドライバ回路
がビットストリームの1つのワードからビットをシフトさせる、多段パイプライ
ンとして働く。
プドライバ回路11は、状態S22で、パラレル−シリアルシフトレジスタ66
−69の中に残るいずれのビットもシフトし続ける。その同時の動作により、チ
ップドライバ回路11およびパターン発生器12はここでも、パターン発生器が
次の命令のワードW0を読出しかつデコードしている間に1つの命令のビットス
トリーム中のビットをシフトさせる、多段パイプラインとして働く。
される集積回路チップと相互結合されるかについてのさらなる詳細を示す。図8
で、参照番号10は図1および図2に示されるのと同じチップアセンブリを識別
し、参照番号10aは、アセンブリ10中のテストされるべきチップを識別する
。
1−84および1つの受信器85の別個の組がチップドライバ回路11に設けら
れる。各々の送信器81は、線71aから別個のチップ10aにクロック信号T
CKを送る。各々の送信器82は、線67aから別個のチップ10aにビットス
トリームTDIを送る。各々の送信器83は、線69aから別個のチップ10a
にビットストリームTMSを送る。また、各々の送信器84は、それぞれの高周
波クロックHFCK(i)を別個のチップ10aに送るが、これは図9および図
10に関連して後に説明される。
0aは、TDOと呼ばれる別個の出力ビットストリームを生成する。各チップ1
0aからのそのTDOビットストリームは、チップドライバ回路上の別個の受信
器85に送られる。受信器85から、TDOビットストリームのすべては、図8
に示される、チップドライバ回路の残余の構成要素90−98により、並行して
処理される。
であり、構成要素92はフリップフロップである。受信器85の各々ごとに構成
要素90−92の別個の組が設けられる。図8の構成要素93はマルチプレクサ
であり、構成要素94はデコーダ回路であり、構成要素95は可変遅延回路であ
り、構成要素96はレジスタであり、構成要素97はデコーダ回路であり、構成
要素98はレジスタであり、構成要素99はデコーダ回路である。
回路95を通って送られ、それにより、それぞれDETDO、DMASKおよび
DTCKと呼ばれる3つの対応の遅延ビットストリームを生成する。可変遅延回
路95による遅延の量は、レジスタ96の出力によって選択され、その遅延が、
TDOビットストリームを生成する各チップ10a内で発生する遅延を補う。特
定の遅延を選択するため、レジスタ96は、デコーダ回路97が予め定められた
JADRアドレスを検出するときにJDATA信号でロードされる。
ETDOが送られ、ここでそれは受信器85のすべてから来るTDOビットスト
リームと比較される。DETDOビットストリーム中の任意のビットとTDO(
i)ビットストリーム中の対応するビットとの間で比較ミス(miscompare)が起
これば、比較ミスが起こる排他的ORゲート90は、「1」状態の出力信号ER
A(i)を生成する。
1の別個の1つに送られ、それらのANDゲートは他の2つの入力信号も受取る
。一方のそのような入力信号が遅延ビットストリームDMASKであり、他方の
入力信号がレジスタ98からの別個のイネーブル信号EN(i)である。エラー
信号ERA(i)がTDO(i)ビットストリーム中の特定のビットに対して「
1」であり、DMASK信号中の対応するビットも「1」であり、イネーブル信
号EN(i)も「1」ならば、i番目のANDゲートからの出力信号ERB(i
)は「1」である。
無視するため、DMASKビットストリーム中の対応するビットが「0」にセッ
トされる。また、対応するイネーブル信号EN(i)を「0」にセットすること
により、ビットストリームTDO(i)全体を無視することができる。
ると、これは、対応するフリップフロップ92をセットされた状態にする。セッ
トされた状態の各フリップフロップ92はその後、パターン発生器12によって
読出されかつリセットされるまで、セットされた状態のままである。
DRアドレスをデコーダ回路94に送る。応答して、デコーダ回路94は、出力
94a上に、フリップフロップ92のすべてからマルチプレクサ93を通ってエ
ラー信号をJDATA線50に伝える信号を生成する。次に、パターン発生器1
2は別のJADRアドレスを送り、これは、デコーダ回路94に、出力94b上
に、フリップフロップ92のすべてをリセットする信号を生成させる。
のさらなる回路構成要素100−109を説明する。これらの構成要素100−
109のすべては相互作用して、テストされている各チップ10aごとに別個の
高周波クロック信号HFCK(i)を生成する。
ーダ回路であり、構成要素102はレジスタであり、構成要素103は、選択可
能な整数Nで除算する除算器回路である。構成要素104は順序ステートマシン
であり、構成要素105はステートマシン104に対してカウントを保持するカ
ウンタ回路であり、構成要素106は、ステートマシン104に対する制御信号
を保持するメモリである。構成要素107はフリップフロップであり、構成要素
108はORゲートであり、構成要素109は送信器である。生成される各高周
波クロック信号HFCK(i)ごとに、構成要素107−109の別個の組11
0(i)が設けられる。
生成する。そのクロック信号FRCK1は除算器回路103に送られ、ここでこ
れは選択可能な整数Nだけ周波数を減じられる。次に、除算器103からの出力
クロックFRCK2が回路107−109の各組110(i)に送られる。
伝えることにより、高周波クロック信号HFCK(i)を生成する。伝えられる
それらのサイクルは、2つの制御信号START(i)およびSTOP(i)に
よって選択され、それらは順序ステートマシン104によって生成される。
、自走クロック信号FRCK2と同期してセットする。フリップフロップ107
のそのセット状態は、ORゲート108の出力が常に「1」を生成するようにす
る。したがって、高周波クロック信号HFCK(i)は「1」状態で止められる
。
としてSTOP(i)信号を生成し、「1」としてSTART(i)信号を生成
する。フリップフロップ107のそのリセット状態により、ORゲート108が
クロック信号FRCK2を伝えるようになり、ORゲート108の出力から、高
周波クロックFRCK2が送信器109を通って伝わり、ここでそれはクロック
信号HFCK(i)になる。
)を生成するため、ステートマシン104は、制御メモリ106に記憶されるさ
まざまな制御ビットを読出す。それらの制御ビットの例が図10の「1」および
「0」で示される。1組の制御ビットを読出すため、ステートマシン104はア
ドレス線104a上のアドレスをメモリ106に送る。応答して、メモリは、ア
ドレス指定された組の制御ビットを信号線104b上のステートマシン104に
送る。
ットからなる例を示す。始めの14ビットB1−B14の各々は、回路110(
i)のうち特定の1つの動作を制御する。ビットB1は回路110(1)を制御
し、ビットB2は回路110(2)を制御し、以下同じである。残余のビットB
15およびB16は、ステートマシン104をシーケンスモードまたは自走モー
ドのいずれかで動作させるモード制御ビットである。
ダ101からステートマシン104に送られるとき、それは、そのアドレスでメ
モリ106から制御ビットの組を読出す。ステートマシン104が、ビットB1
5が「1」である制御ビットの組を読出せば、ステートマシンはシーケンスモー
ドで動作する。そのモードでは、ステートマシン104は、それがメモリ106
に送るアドレスを順次インクリメントし、応答して、ステートマシンは、制御信
号のアドレス指定された組を受取る。動作のこのシーケンスモードは、ビットB
16が「1」である制御ビットの組を読出すまで継続し、このときに動作のシー
ケンスモードが停止する。
は制御ビットB1−B14を調査する。「1」である、ビットB1−B14の各
々は、ステートマシン104にSTOP(i)およびSTART(i)を生成さ
せ、それにより回路110(i)は、カウンタ105が指定する数のサイクルの
間クロックFRCK2を伝える。
たビットB1−B4を有する。したがって、その組の制御ビットに応答して、ス
テートマシン104は、回路110(1)から110(4)の各々が、カウンタ
105が指定する数のサイクルの間クロック信号FRCK2を伝えるようにする
。
ビットB5−B7を有する。したがって、その組の制御ビットに応答して、ステ
ートマシン104は、回路110(5)から110(7)の各々が、カウンタ1
05が指定する数のサイクルの間クロック信号FRCK2を伝えるようにする。
ビットB8−B11を有する。したがって、制御ビットのその組に応答して、ス
テートマシン104は、回路110(8)から110(11)の各々が、カウン
タ105が指定する数のサイクルの間クロック信号FRCK2を伝えるようにす
る。
たビットB12−B14を有する。したがって、制御ビットのその組に応答して
、ステートマシン104は、回路110(12)から110(14)の各々が、
カウンタ105が指定する数のサイクルの間クロック信号FRCK2を伝えるよ
うにする。
ビットを読出せば、ステートマシンは自走モードで動作する。そのモードでは、
ステートマシン104は、それがメモリ106に送るアドレスをインクリメント
しないが、代わりにステートマシンは、それが読出すただ1つの組の制御信号に
と連続して動作する。
トB1−B14を調査する。「1」である、ビットB1−B14の各々は、ステ
ートマシン104にSTOP(i)およびSTART(i)信号を生成させ、そ
れにより回路110(i)は連続してクロックFRCK2を伝える。動作のこの
自走モードを終了させるには、ステートマシン104に、デコーダ101からS
TOPコマンドを送る必要がある。そのコマンドは、デコーダ101が特定のJ
ADRアドレスを受取るときに送られる。
されたビットB15を有し、それはステートマシン104を自走モードに置く。
アドレス「A+4」にある制御ビットの組においても、ビットB1−B14のす
べてが「1」にセットされため、応答して、ステートマシン104は、STOP
コマンドを受取るまで、回路110(1)から110(14)の各々がクロック
信号FRCK2を連続して伝えるようにする。
セットされたB15も有し、それはステートマシン104を自走モードに置く。
しかしながら、アドレス「A+5」にある制御ビットの組では、ビットB2のみ
が「1」にセットされるため、応答して、ステートマシン104は、回路110
(2)のみにクロック信号FRCK2を連続して伝えさせる。
、チップアセンブリ10中のチップ10aを、選択可能なサブセットの中で順次
にまたは1組として同時にテスト可能にすることである。この特徴は、テスト中
のチップ10aが、高周波クロック信号HFCK(i)を受けるときに大量の電
力を消費するが、高周波クロック信号を受けないときには実質的により少ない電
力しか消費しないタイプのものであるときに望ましい。そのようなチップは、た
とえば、CMOSマイクロプロセッサチップおよびCMOSメモリチップを含む
。高周波クロック信号HFCK(i)を同時に受けるチップ10aの数を限定す
ることにより、チップ10aのすべてにおいて消費される総電力量を、チップの
すべてが高周波クロック信号を受けるとすれば超えてしまうであろういかなる予
め定められた電力限界よりも下に保つことができる。
ビットの一意なストリームをチップ10aの各々の中に別個に書込むのを可能に
することである。それは、高周波クロック信号HFCK(i)をチップ10aの
各々に一度に1つずつ送るようにする、メモリ106中の制御ビットを記憶する
ことによって達成される。また、1つの特定のチップが高周波クロック信号HF
CK(i)を受けているとき、そのチップに書込まれるべきデータは、TDIビ
ットストリームとしてチップ10aのすべてに送られる。この特徴は、シリアル
番号などのある一意な情報を、テスト中の各チップ10aに書込む必要があると
きに望ましい。
、33とともに、メモリ13のチップテストプログラムに含まれ得る3つのさら
なる命令34、35および36を示す。命令34は、動作コードOP7、JAD
Rフィールド34aおよびJDATAフィールド34bを含むただ1つの単一ワ
ードW0からなる内部制御命令である。命令34がパターン発生器12によって
実行されると、ステートマシン40はJADR信号線56上にJADRフィール
ド34aを送り、それはJDATA信号線55上にJDATAフィールド34b
を送る。
よび98をロードしかつ図9のレジスタ102をロードすることができる。また
、命令34を用いて、図8のデコーダ94にアドレスを送り、図9のカウンタ1
05にカウントを送り、106上の制御メモリに制御ビットの各組を書込むこと
もできる。また、命令34を用いて、デコーダ101からステートマシン104
へSTARTおよびSTOPコマンドを送ることもできる。
35は、動作コードOP8、テスト条件フィールド35aおよびジャンプアドレ
スフィールド35bを含む。命令35がパターン発生器12によって実行される
と、ステートマシン40は、テスト条件フィールド35aが指定する条件をテス
トする。そのテストされる条件が真ならば、メモリ13から実行される次の命令
が、フィールド35b中のジャンプアドレスを引いた分岐命令35のアドレスで
生じる。
は、それを書込メモリ命令として識別する動作コードOP9を含み、メモリアド
レスフィールド36aを含む。命令36がパターン発生器12によって実行され
ると、エラー信号が図8のマルチプレクサ93から読出され、メモリアドレスフ
ィールド36aにメモリ13に書込まれる。
が詳細に説明された。しかしながら、さらに、この発明の性質および精神から逸
脱することなく、この実施例の詳細に対してさまざまな変更および修正をなすこ
とができる。
システムを収容する例を1つだけ図示する。しかしながら、修正例として、ラッ
ク20はいずれの数のスロットも含み得、多数のラックが存在し得る。また、各
ラック中のスロットに、チップアセンブリ10、ドライバ回路11およびそのそ
れぞれのメモリ13を備えるパターン発生器12のいずれの組合せを入れること
もできる。
0aの4つのみを保持する例を1つだけ示す。しかしながら、修正例として、各
チップアセンブリ10はいずれの所望の数の集積回路チップ10aも保持するこ
とができる。
14の各々は、どのタイプの回路構成からも構築可能である。たとえば、(図5
、図6、図8、図9および図10に詳細に示されるような)チップドライバ回路
11中の回路構成のすべておよびパターン発生器12中の回路構成のすべてをT
TL回路、ECL回路、MOS回路およびCMOS回路から構築することができ
る。同様に、図1の各メモリモジュール13を、フリップフロップもしくはキャ
パシタの中にまたは磁気記憶媒体もしくは光学記憶媒体上にデータビットを記憶
するものなどの、いずれのタイプのメモリセルからも構築可能である。
のタイプの内部構造も有し得る。それらの順序制御回路は、図5のパターン発生
器ステートマシン40、図6のシフト制御回路70および図9のクロックシーケ
ンスステートマシン104を含む。パターン発生器ステートマシン40のための
いずれの内部構造も、それが図7の状態S1−S11に従って動作する限りは好
適である。チップ制御回路構成70のためのいずれの内部構造も、それが図7の
状態S21−S23に従って動作する限りは好適である。また、図9のクロック
シーケンスステートマシン104のためのいずれの内部構造も、図10と関連し
て説明されたように、それがシーケンスモードおよび自走モードで動作する限り
は好適である。
るビットの数は、いずれの予め定められた数でもあり得る。図3は、メモリモジ
ュール13中の各ワードが「X」ビットからなるのを示す。好適には、Xは、1
6ビット、32ビット、48ビット、64ビットなどの整数バイトである。
うに生成される各TMSビットストリームは、いずれの予め規定されたビットの
シリーズでもあり得る。各々のビットストリームがどのようであるべきかは、チ
ップ10aの内部構造によって定められる。1つの具体例として、TMSビット
ストリームを、以下に表2に示されるように予め規定しかつ生成することができ
る。
令/データレジスタから読出されるTDOビットの数またはそれらのレジスタに
書込まれるTDIビットの数と等しい。「1」ビットのそのシリーズの後に、「
0」ビットのシリーズが続き、これは次のTMSヘッダが始まるまで継続する。
め規定しかつ生成することもできる。1つのそのような標準がIEEE1149
.1バウンダリスキャン標準であり、これは本明細書中に引用により援用されて
いる。
、MASKおよびTMSの4つすべてが命令37内に明確に指定されるさらに別
の修正例を示す。この命令37は、第1のワードW0中の動作コードOP10に
よって識別される。命令37は、送られるべきTMSビットストリームを指定す
る1つの新たなTMSフィールドを含む。他のフィールドBCNT、WCNT、
TDI、ETDOおよびMASKのすべては、図3の命令33について以前説明
された対応のフィールドと同じである。
パターン発生器12は、異なるTMSビットストリームが同じ状態に入るのを必
要とする異なるタイプのチップを順次テストすることができる。しかしながら、
テスト中のチップがすべて同じTMS信号シーケンスを用いるならば、命令33
が命令37よりも好ましい。なぜなら命令33は25%より少ないメモリ空間を
占めるからである。
ASKのどの1つもその命令から除去することができる。TDIビットストリー
ムが除去されれば、TMSビットストリームを所望のように指定可能であること
を除き、結果は図3の以前説明された命令32と同様である。EDTOおよびM
ASKビットストリームが命令37から除去されれば、ここでもTMSビットス
トリームを所望のように指定可能であることを除き、結果は図3の以前説明され
た命令31と同様である。
定されるものではなく、添付の請求項によって規定されることを理解されたい。
ムのブロック図である。
れるかを示す図である。
つの異なるタイプの可変長命令を示す図である。
ケンスに配置されるかの例を示す図である。
内部詳細図である。
路の内部詳細図である。
うに図1のシステム中で相互作用するかを示す図である。
り、テストされるチップ中のエラーが検出される、図である。
数のチップがプログラム制御下の選択可能なサブセット中で同時にまたは順次に
テストされる、図である。
。
命令を示す図である。
ある。
件の発明に関連し、それらは1つの共通の発明の詳細な説明によって本明細書中
に記載される。これらの2件の関連発明は、米国連続番号第09/387,19
7号を有する、「ワードバウンダリ上で終端する未使用ビットによって間隔をあ
けられ、いかなる長さのチップテストビットストリームも生成する命令を含むプ
ログラム記憶装置」(“A Program Storage Device Containing Instructions T
hat are Spaced Apart by Unused Bits That End on Word Boundaries and Whic
h Generate Chip Testing Bit Streams of Any Length”)と題された事件登録
番号550,609および;米国連続番号第09/386,945号を有する、
「チップの電力消費を限定する、プログラム制御下の選択可能なサブセット中で
順次にまたは同時に多数のチップの組をテストするための電子システム」(“An
Electronic System for Testing a Set of Multiple Chips Concurrently or S
equentially in Selectable Subsets Under Program Control to Limit Chip Po
wer Dissipation”)と題された事件登録番号550,611として識別される
。3件すべての発明に関する特許出願は、1999年8月31日に米国特許庁に
同時出願された。
上の大きなSRAM145中の記憶済テストデータパターンがSRAMメモリセ
ルを非常に非効率的に利用する可能性があることである。特許’129の図9は
、各々のSRAM145が19アドレスビットを受取り、8データ出力ビットを
有することを示し、したがって各ドライバ回路上のSRAM145は800万個
のメモリセルを有する。しかしながら、あるタイプのチップは、時間によって数
が異なるシリアルビットストリームのシーケンスをそれらに送ることによってテ
ストされる。したがって、1つの時間間隔の間にSRAM145がビットストリ
ームを4つ送り、他の時間間隔の間にビットストリームを2つだけ送るならば、
ビットストリームを2つ送っているときはSRAMの半分が無駄である。 また、先行技術においては、集積回路チップをテストするための別のシステム
が米国特許第5,504,670号によって開示されている。そのチップテスト
システムにおいては、チップをテストする多数のリソースが設けられ、それらの
リソースは、時分割される共通のバスによってともに結合される。この共通の時
分割されたバスは、必要に応じてリソースをいくつかの処理素子に割当て得るた
めに必要である。しかしながら、バスの時分割は、テスト信号をリソースから読
出し、チップに送ることができる速度を限定してしまう。
Claims (11)
- 【請求項1】 集積回路チップをテストするためのシステムであって、 選択可能な数のパターン発生器を含み、その各々は、別個のバスを介して選択
可能な数のチップドライバ回路に結合され、 各々のパターン発生器はそれぞれのメモリにも結合され、メモリは一度に1ワ
ードずつ読出し可能な異なるビットストリームを記憶し、 各々のパターン発生器は、そのそれぞれのメモリから、その別個のバスに結合
される前記チップドライバ回路のすべてへ、1ワードずつ前記ビットストリーム
を同時に選択的に送るための手段を含み、 各々のチップドライバは、それが送られるワードをビットシリアルテスト信号
に変換しかつ前記ビットシリアルテスト信号と同時に多数のチップをテストする
ための手段を含む、システム。 - 【請求項2】 各々のチップドライバ回路は、それぞれの多段パイプライン
としてのそのパターン発生器と相互結合され、ここで、各々のチップドライバ回
路はそれが送られたワードを前記ビットシリアルテスト信号に変換し、同時に、
各々のパターン発生器はそのそれぞれのメモリから異なるワードを読出す、請求
項1に記載のシステム。 - 【請求項3】 前記ビットストリームは、いくつかの異なるコマンドコード
を有する命令の部分として各メモリに記憶され、各々のチップドライバ回路は、
1つの特定の命令から送られたワードを変換し、同時に、前記パターン発生器は
別の命令からコマンドコードを読出す、請求項2に記載のシステム。 - 【請求項4】 各々のパターン発生器は、さらなる制御ビットストリームを
内部で生成しかつ、前記さらなる制御ビットストリームを、そのそれぞれのメモ
リから送られる前記ビットストリームとともに、その別個のバスに結合されるチ
ップドライバ回路のすべてに送ることによって、特定のコマンドコードに応答す
る、請求項3に記載のシステム。 - 【請求項5】 各々のパターン発生器はまた、前記メモリ中の単一のビット
ストリームからワードを順次読出しかつ、読出されるワードを前記内部で生成さ
れたビットストリームとともに同時に送ることによって、前記特定のコマンドコ
ードに応答する、請求項4に記載のシステム。 - 【請求項6】 各々のパターン発生器はまた、前記メモリ中の2つのビット
ストリームからワードを順次読出しかつ、読出されるワードを前記内部で生成さ
れたビットストリームとともに同時に送ることによって、前記特定のコマンドコ
ードに応答する、請求項4に記載のシステム。 - 【請求項7】 各々のパターン発生器はまた、前記メモリ中の3つのビット
ストリームからワードを順次読出しかつ、読出されるワードを前記内部で生成さ
れたビットストリームとともに同時に送ることによって、前記特定のコマンドコ
ードに応答する、請求項4に記載のシステム。 - 【請求項8】 各々のパターン発生器は、一切のさらなるビットストリーム
を内部で生成したり送ったりすることなく、前記メモリから読出されるビットス
トリームのワードを送ることによって、特定のコマンドコードに応答する、請求
項3に記載のシステム。 - 【請求項9】 各々のメモリは、単一のバスを介して、前記ビットストリー
ムを異なって各々のメモリに記憶するための書込制御手段に結合される、請求項
1に記載のシステム。 - 【請求項10】 各々のメモリは同時に動作する第1および第2のアクセス
ポートを有し、ここで、前記第1のアクセスポートは前記メモリの1つの部分か
らそのパターン発生器へ前記ビットストリームを送り、前記第2のアクセスポー
トは前記書込制御手段からの前記ビットストリームを前記メモリの別の部分に同
時に記憶する、請求項9に記載のシステム。 - 【請求項11】 各々のパターン発生器中の選択的に送るための前記手段は
有限状態機械である、請求項1に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/386,946 US6363510B1 (en) | 1999-08-31 | 1999-08-31 | Electronic system for testing chips having a selectable number of pattern generators that concurrently broadcast different bit streams to selectable sets of chip driver circuits |
US09/386,946 | 1999-08-31 | ||
PCT/US2000/023216 WO2001016613A1 (en) | 1999-08-31 | 2000-08-23 | Tester for concurrently testing multiple chips |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003508758A true JP2003508758A (ja) | 2003-03-04 |
JP3827575B2 JP3827575B2 (ja) | 2006-09-27 |
Family
ID=23527768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001520117A Expired - Fee Related JP3827575B2 (ja) | 1999-08-31 | 2000-08-23 | 多数のチップを同時にテストするためのテスタ |
Country Status (5)
Country | Link |
---|---|
US (1) | US6363510B1 (ja) |
EP (1) | EP1212629B1 (ja) |
JP (1) | JP3827575B2 (ja) |
DE (1) | DE60015991T2 (ja) |
WO (1) | WO2001016613A1 (ja) |
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1999
- 1999-08-31 US US09/386,946 patent/US6363510B1/en not_active Expired - Fee Related
-
2000
- 2000-08-23 DE DE60015991T patent/DE60015991T2/de not_active Expired - Fee Related
- 2000-08-23 WO PCT/US2000/023216 patent/WO2001016613A1/en active IP Right Grant
- 2000-08-23 JP JP2001520117A patent/JP3827575B2/ja not_active Expired - Fee Related
- 2000-08-23 EP EP00959345A patent/EP1212629B1/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
DE60015991T2 (de) | 2005-11-03 |
EP1212629A1 (en) | 2002-06-12 |
WO2001016613A1 (en) | 2001-03-08 |
DE60015991D1 (de) | 2004-12-23 |
EP1212629B1 (en) | 2004-11-17 |
US6363510B1 (en) | 2002-03-26 |
JP3827575B2 (ja) | 2006-09-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041019 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050315 |
|
A521 | Request for written amendment filed |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |