JP2003508758A - 多数のチップを同時にテストするためのテスタ - Google Patents

Abstract

(57)【要約】 集積回路チップをテストするためのシステムは、選択可能な数のパターン発生器（１２）を含み、その各々は、別個のバス（１２ａ）を介して選択可能な数のチップドライバ回路（１１）に結合される。各々のパターン発生器（１２）はそれぞれのメモリ（１３）にも結合され、メモリは、一度に１ワードずつ読出し可能な異なるビットストリームを記憶する。動作において、各々のパターン発生器（１２）は、そのそれぞれのメモリ（１３）から１ワードずつビットストリームを選択的に読出し、読出されるワードを、その別個のバス（１２ａ）に結合されるチップドライバ回路（１１）のすべてに同時に送る。それが起こっている間に、各チップドライバ（１１）は、送られるワードを、並行して多数の集積回路チップをテストするビットシリアルテスト信号に変換する。パターン発生器（１２）のすべては並行して動作しかつ、各パターン発生器（１２）はそのバス（１２ａ）に結合されるチップドライバ回路（１１）のすべてにビットストリームを同時に送るため、高速な動作が達成される。

Description

【発明の詳細な説明】

【０００１】 ［関連事件］ この発明は、上記事件登録番号および名称によって識別されるように、他の２
件の発明に関連し、それらは１つの共通の発明の詳細な説明によって本明細書中
に記載される。これらの２件の関連発明は、米国連続番号第…号を有する、「ワ
ードバウンダリ上で終端する未使用ビットによって間隔をあけられ、いかなる長
さのチップテストビットストリームも生成する命令を含むプログラム記憶装置」
（“A Program Storage Device Containing Instructions That are Spaced Apa
rt by Unused Bits That End on Word Boundaries and Which Generate Chip Te
sting Bit Streams of Any Length”）と題された事件登録番号５５０，６０９
および；米国連続番号第…号を有する、「チップの電力消費を限定する、プログ
ラム制御下の選択可能なサブセット中で順次にまたは同時に多数のチップの組を
テストするための電子システム」（“An Electronic System for Testing a Set
of Multiple Chips Concurrently or Sequentially in Selectable Subsets Un
der Program Control to Limit Chip Power Dissipation”）と題された事件登
録番号５５０，６１１として識別される。３件すべての発明に関する特許出願は
、１９９９年…に米国特許庁に同時出願された。

【０００２】

【発明の背景】

この発明は、請求項に記載のように、チップドライバー回路の選択可能なセッ
トに異なるビットストリームを同時にブロードキャストする、選択可能な数のパ
ターン発生器を有する、チップをテストするための電子システムを含む。先行技
術では、チップをテストするための関連の電子システムが米国特許第５，３９０
，１２９号に開示されている。この先行技術のシステムは、同様にこの発明の譲
受人であるユニシス・コーポレイション（Unisys Corporation）に譲渡されてい
る。

【０００３】 先行技術のチップテストシステムの単純化されたブロック図が特許’１２９の
図２に示される。このシステムは、時分割バス５２を介して複数のドライバボー
ド１００に結合されるコンピュータ５０を含み、各々のドライバボード１００は
、テストされるべきいくつかの集積回路チップを保持するそれぞれのバーンイン
ボード５００に結合される。

【０００４】 動作において、コンピュータ５０は、各々のドライバボード１００に、チップ
をテストするのに用いる、別個の組のテストデータパターンを順次送る。これら
のテストデータパターンは大きなＳＲＡＭ中の各ドライバボードに記憶され、こ
れは図３に参照番号１０７で示され、図９に参照番号１４５でより詳細に示され
る。任意のある時間にどの特定のドライバボードがテストデータパターンを受け
かつ記憶するかは、図２のブロック図に示されるように、ドライバボード上のア
ドレス回路１００Ａによって定められる。

【０００５】 テストデータパターンがすべてのドライバボード１００上のＳＲＡＭ１４５に
記憶された後、すべてのバーンインボード５００上のチップを並行してテストす
ることができる。それを行なうため、テストパターンは、ＳＲＡＭのすべてから
同時に読出されかつ、図１４に示されるように、それぞれの出力ドライバモジュ
ール１６４を通してバーンインボード５００のすべての上のチップに送られる。

【０００６】 特許’１２９中のチップテストシステムの１つの特定の特徴は、各バーンイン
ボードが、ボード上でテストすべきチップのタイプを識別するＩＤコードを含む
ことである。そのＩＤコードはドライバボード１００によって感知され、コンピ
ュータ５０に送られる。応答して、コンピュータ５０がドライバボードに送るテ
ストデータパターンが、感知されるＩＤコードに適合される。

【０００７】 しかしながら、特許’１２９中のチップテストシステムは、図２のアーキテク
チャが課すいくつかの大きな限界も有する。たとえば、コンピュータ５０は、ド
ライバボード１００のすべてにとって、テストデータパターンの唯一のソースで
ある。その結果、チップテストシステムの動作の速度が限定される。なぜなら、
コンピュータ５０は、バス５２を介して、テストデータパターンを一度に単一の
ドライバボードにしか送ることができないからである。

【０００８】 特許’１２９中のチップテストシステムの別の限界は、各々のドライバボード
１００がバーンインボード５００上のチップのすべてを同時に常にテストするこ
とである。しかしながら、各々のバーンインボードは、ボード上のチップが消費
可能な総電力量に対する限界を元来有している。したがって、各バーンインボー
ド５００上での総電力消費をある限界よりも下に保つためには、チップ当りの最
大電力消費が増加するに従って、各バーンインボード上のチップの総数を減らさ
なければならない。

【０００９】 特許’１２９のチップテストシステムのさらに別の限界は、各ドライバボード
上の大きなＳＲＡＭ１４５中の記憶済テストデータパターンがＳＲＡＭメモリセ
ルを非常に非効率的に利用する可能性があることである。特許’１２９の図９は
、各々のＳＲＡＭ１４５が１９アドレスビットを受取り、８データ出力ビットを
有することを示し、したがって各ドライバ回路上のＳＲＡＭ１４５は８００万個
のメモリセルを有する。しかしながら、あるタイプのチップは、時間によって数
が異なるシリアルビットストリームのシーケンスをそれらに送ることによってテ
ストされる。したがって、１つの時間間隔の間にＳＲＡＭ１４５がビットストリ
ームを４つ送り、他の時間間隔の間にビットストリームを２つだけ送るならば、
ビットストリームを２つ送っているときはＳＲＡＭの半分が無駄である。

【００１０】 したがって、本明細書中に開示されるチップテストシステムの主要な目的は、
上記限界のすべてを扱いかつ克服することである。

【００１１】

【発明の概要】

この発明は、請求項に記載のように、動作の速度に関する上記限定を扱う、開
示されたチップテストシステムの１つの局面を含む。この発明に従うと、集積回
路チップをテストするためのシステムは、選択可能な数のパターン発生器を含み
、その各々は、別個のバスを介して選択可能な数のチップドライバ回路に結合さ
れる。各々のパターン発生器はそれぞれのメモリにも結合され、これは、一度に
１ワードずつ読出可能な異なるビットストリームを記憶する。動作においては、
各々のパターン発生器は、そのそれぞれのメモリから１ワードずつビットストリ
ームを選択的に読出しかつ、その別個のバスに結合されるチップドライバ回路の
すべてに、読出されるワードを同時に送る。それが起こっている間に、各々のチ
ップドライバは、それが送られるワードを、並行して多数の集積回路チップをテ
ストするビットシリアルテスト信号に変換する。

【００１２】 １つの別個のバスに結合されるすべてのチップドライバ回路が１つのパターン
発生器から同時にビットストリームのワードを受取るため、動作の速度は先行技
術よりも増す。また、パターン発生器のすべてが同時に別個のバス上に異なるビ
ットストリームを送るため、動作の速度は先行技術よりもさらに増す。

【００１３】

【詳細な説明】

ここで図１を参照して、この発明に従う集積回路チップをテストするシステム
の１つの実施例が説明される。このシステムは５つの異なるタイプのモジュール
１０−１４を含み、各モジュールの説明が以下の表１に与えられる。

【００１４】 表１ モジュール…説明 １０…各モジュール１０は、チップをテストする間にいくつかの集積回路チッ
プ１０ａを保持するチップアセンブリである。図１のシステムにおいては、チッ
プアセンブリ１０の総数を選択可能である。各チップアセンブリ１０は１つのプ
リント回路基板１０ｂを含み、その上にいくつかのソケット１０ｃがはんだ付け
され、各ソケットはチップ１０ａのうち１つを保持する。プリント回路基板１０
ｂの端縁上にコネクタ１０ｄが装着され、プリント回路基板中の電気導体１０ｅ
がコネクタ１０ｄとチップ１０ａとの間でテスト信号を搬送する。

【００１５】 １１…各モジュール１１はチップドライバ回路である。図１のシステムでは、
各チップアセンブリ１０ごとに別個のチップドライバ回路１１が設けられる。各
チップドライバ回路１１は、図６、図８、図９および図１０に示される回路構成
のすべてを含む。その回路構成により、テスト信号が、プログラム可能なさまざ
まなビットシリアルシーケンスとしてチップ１０ａに送られかつそれから受取ら
れる。

【００１６】 １２…各項目１２はパターン発生器である。図１のシステムでは、各パターン
発生器１２は、バス１２ａを介して、選択可能な数のチップドライバ回路に結合
される。図１は、チップドライバ回路１１のすべてがサブグループに区分される
例を示し、別個のパターン発生器１２が別個のバス１２ａを介して各サブグルー
プに結合される。これに代えて、チップドライバ回路１１のすべてを単一のバス
１２ａで単一のパターン発生器に結合することができる。または、各チップドラ
イバ回路１１を別個のバス１２ａで別個のパターン発生器に結合することができ
る。各パターン発生器１２は、図５および図６に示される回路構成のすべてを含
む。その回路構成により、各パターン発生器１２は、チップ１０ｃをテストする
ために特定のビット−シリアルシーケンスを指定するプログラム可能命令の別個
のシーケンスを実行する。命令を実行する際、各パターン発生器１２はビット−
シリアルシーケンスをワードに区分し、そのバス１２ａに結合されるチップドラ
イバ回路１１のすべてにワードをブロードキャストする。

【００１７】 １３…各項目１３はランダムアクセス読出−書込メモリである。各パターン発
生器１２ごとに別個のメモリ１３が設けられる。各メモリ１３は、対応するパタ
ーン発生器が実行するプログラム可能命令の別個のシーケンスを記憶する。これ
らの命令は、アクセスポート１３ａを介してパターン発生器１２によってメモリ
１３から読出され、それらは別のアクセスポート１３ｂを介してメモリに書込ま
れる。両アクセスポートは同時に動作するため、いくつかの命令をポート１３ａ
から読出すことができる一方、同時に、他の命令をポート１３ｂに書込むことが
できる。

【００１８】 １４…モジュール１４は、図１のシステム全体の動作を指示する単一のホスト
コンピュータである。ホストコンピュータ１４はバス１３ｃを介してメモリ１３
のすべての上のポート１３ｂに結合される。ホストコンピュータ１４内には、デ
ィスク１４ａ、キーボード１４ｂおよびモニタ１４ｃが含まれる。ディスク１４
ａには、パターン発生器１２のためのいくつかのプログラムが記憶され、各々の
そのようなプログラムは、チップ１０ｃをテストするために信号の特定のビット
−シリアルシーケンスを指定するプログラム可能命令の異なるセットを含む。プ
ログラムのうち１つを選択し、特定のパターン発生器のメモリ１３にそれを送る
ため、オペレータ（図示せず）は、キーボード１４ｂを介してさまざまなコマン
ドをホストコンピュータ１４に入力する。その後、選択されたプログラムを用い
てチップをテストすることから得られる結果をパターン発生器によりメモリ１３
中に記憶し、ホストコンピュータ１４によりそれらをモニタ１４ｃに表示する。

【００１９】 次に図２を参照して、これは、モジュール１０−１４のすべてがどのように１
つのシステムとしてともに物理的にパッケージされるかを示す。図２の項目２０
は、スタック状に互いの上に配置される、多数の水平方向スロット２１−１、２
１−２などを有する機械的ラックである。各スロットは、１つのドライバ回路１
１および１つのチップアセンブリ１０を選択的に保持するかまたは、１つのパタ
ーン発生器１２および１つのメモリ１３を保持するかのいずれかである。

【００２０】 図２は、ラック２０の中のスロットの総数が１４である例を示す。一番上のス
ロットが２１−１であり、次のスロットが２１−２であり、以下同じである。図
２では、スロット２１−１から２１−１４は以下のように占められる。

【００２１】 スロット２１−１から２１−７の各々はドライバ回路１１およびチップアセン
ブリ１０を保持し、次のスロット２１−８は１つのパターン発生器１２およびそ
のメモリ１３を保持する。スロット２１−８中のパターン発生器１２は、バス１
２ａでスロット２１−１から２１−７中の７つのドライバ回路に結合される。ス
ロット２１−８中のパターン発生器は、そのバス上に、スロット２１−１から２
１−７中のチップドライバ回路の７つすべてへビット−シリアルテスト信号をブ
ロードキャストする。

【００２２】 スロット２１−９はドライバ回路１１およびチップアセンブリ１０を保持し、
スロット２１−１０は１つのパターン発生器１２およびそのメモリ１３を保持す
る。スロット２１−１０中のパターン発生器はバス１２ａでスロット２１−９中
のドライバ回路に結合され、スロット２１−１０中のパターン発生器は、そのバ
ス上に、スロット２１−９中の１つのチップドライバ回路のみにビット−シリア
ルテスト信号を送る。

【００２３】 スロット２１−１１から２１−１３の各々はドライバ回路１１およびチップア
センブリ１０を保持し、次のスロット２１−１４は１つのパターン発生器１２お
よびそのメモリ１３を保持する。スロット２１−１４中のパターン発生器は、バ
ス１２ａでスロット２１−１１から２１−１４中の３つのドライバ回路に結合さ
れ、スロット２１−１４中のパターン発生器は、そのバス上に、スロット２１−
１１から２１−１３中のチップドライバ回路の３つすべてへビット−シリアルテ
スト信号をブロードキャストする。

【００２４】 スロット２１−８、２１−１０および２１−１４中のメモリ１３の各々は、パ
ターン発生器１２がブロードキャストするビット−シリアルテスト信号を規定す
るいくつかのタイプの命令の異なるシーケンスを記憶する。３つの異なるタイプ
の命令が図３に示される。命令３１は第１のタイプであり、命令３２は第２のタ
イプであり、命令３３は第３のタイプである。

【００２５】 第１のタイプの各々の命令３１は、動作コードＯＰ、ワードカウントＷＣＮＴ
およびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値
ＯＰ１を有すると、命令３１は、ビットストリームＴＤＩを、テストされるチッ
プ１０ａ中にあるデータレジスタに書込ませる。動作コードが別の特定の値ＯＰ
２を有すると、命令３１は、ＴＤＩビットストリームを、チップ１０ａ中にある
命令レジスタに書込ませる。

【００２６】 動作コードＯＰ１およびＯＰ２の両者について、書込まれるべきＴＤＩビット
ストリームは、図３に示されるように、命令３１内に指定される。このＴＤＩビ
ットストリームはワードＷ０のすぐ後に始まり、それは、１つのビットのインク
リメントが異なる長さを有する。ＴＤＩビットストリーム中のビットの総数は（
ＷＣＮＴ−１）（Ｘ）＋ＢＣＮＴであり、式中、Ｘはワード当りのビット数であ
る。ＴＤＩビットストリームを指定しない、最後のワード中のすべてのビットが
未使用である。

【００２７】 第２のタイプの各々の命令３２は、動作コード、ワードカウントＷＣＮＴおよ
びビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値ＯＰ
３を有すると、命令３２は、チップ１０ａ中のデータレジスタの中身が読出され
かつ命令の中のデータストリームと選択的に比較されるようにする。動作コード
が別の特定の値ＯＰ４を有すると、命令３２は、チップ１０ａ中の命令レジスタ
の中身が読出されかつ命令の中のデータストリームと選択的に比較されるように
する。

【００２８】 動作コードＯＰ３およびＯＰ４の両者について、比較動作で用いるために２つ
のビットストリームＥＴＤＯおよびＭＡＳＫが命令３２内に指定される。それら
の２つのビットストリームはワードＷ０のすぐ後に始まり、それらは、図３に示
されるように、ワードごとにインタリーブされる。ＭＡＳＫビットストリーム中
のｉ番目のビットが「１」ならば、チップから読出されるｉ番目のビットが比較
動作に加わり、チップからのその特定のビットがＥＴＤＯビットストリーム中の
ｉ番目のビットと比較される。ビットストリームＥＴＤＯおよびＭＡＳＫの各々
は長さが可変であり、それらのビットストリームの各々の中のビット総数は（Ｗ
ＣＮＴ−１）（Ｘ）＋ＢＣＮＴである。ＥＴＤＯおよびＭＡＳＫビットストリー
ムを指定しない、最後の２つのワード中のビットのすべてが未使用である。

【００２９】 第３のタイプの各々の命令３３は、動作コードＯＰ、ワードカウントＷＣＮＴ
およびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値
ＯＰ５を有すると、命令３３は、ビットストリームＴＤＩがチップ１０ａ中のデ
ータレジスタに書込まれるようにし、同時に、命令３３は、チップ１０ａ中のデ
ータレジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較
されるようにする。動作コードが別の特定の値ＯＰ６を有すると、命令３３は、
ＴＤＩビットストリームがチップ１０ａ中の命令レジスタの中に書込まれるよう
にし、同時に、命令３３は、チップ１０ａ中の命令レジスタの中身が読出されか
つ命令の中のデータストリームと選択的に比較されるようにする。

【００３０】 動作コードＯＰ５およびＯＰ６の両者について、ＴＤＩビットストリームは命
令３３内に指定され、２つの他のビットストリームＥＴＤＯおよびＭＡＳＫも、
比較動作で用いるために命令内に指定される。これらの３つのビットストリーム
はワードＷ０のすぐ後に始まり、それらは、図３に示されるように、ワードごと
にインタリーブされる。ＭＡＳＫビットストリーム中のｉ番目のビットが「１」
ならば、チップから読出されるｉ番目のビットが比較動作に加わり、チップから
のその特定のビットがＥＴＤＯビットストリーム中のｉ番目のビットと比較され
る。３つのビットストリームＴＤＩ、ＥＴＤＯおよびＭＡＳＫの各々は長さが可
変であり、それらのビットストリームの各々の中のビットの総数は（ＷＣＮＴ−
１）（Ｘ）＋（ＢＣＮＴ）である。ＴＤＩ、ＥＴＤＯおよびＭＡＳＫビットスト
リームを指定しない、最後の３つのワード中のビットのすべてが未使用である。

【００３１】 パターン発生器１２が命令３１、３２および３３の各々を実行するとき、それ
は、図３の命令内に述べられていないさらなるビットストリームも生成する。そ
のさらなるビットストリームは、ＴＭＳと呼ばれる制御信号として用いられ、こ
れは、チップ１０ａを特定の状態に置いて、データレジスタを選択的に読出した
り、データレジスタに書込んだり、命令レジスタを読出したりまたは命令レジス
タに書込んだりする。各々のＴＭＳビットストリームは、命令レジスタまたはデ
ータレジスタのいずれを用いるべきかを指定する動作コードＯＰ１−ＯＰ６と、
ＴＭＳ信号中のビット数を決定するＷＣＮＴおよびＢＣＮＴカウントとに応答し
て生成される。

【００３２】 図４は、３つのタイプの命令３１、３２および３３がどのようにパターン発生
器１２の各メモリ１３内に異なるシーケンスで記憶されるかの例を示す。図４の
例では、命令のシーケンスはＩ（ｋ）、Ｉ（ｋ＋１）…などである。命令Ｉ（ｋ
＋１）およびＩ（ｋ＋３）は第１のタイプ３１であり、命令Ｉ（ｋ）およびＩ（
ｋ＋４）は第２のタイプ３２であり、命令Ｉ（ｋ＋２）およびＩ（ｋ＋５）は第
３のタイプ３３である。

【００３３】 第１のタイプの各々の命令３１は動作コードＯＰ１またはＯＰ２で識別され、
それは単一の可変長ビットストリームＴＤＩを指定する。第２のタイプの各々の
命令３２は動作コードＯＰ３またはＯＰ４で識別され、それは２つの可変長ビッ
トストリームＥＴＤＯおよびＭＡＳＫを指定する。第３のタイプの各々の命令３
３は動作コードＯＰ５またはＯＰ６で識別され、それは３つの可変長ビットスト
リームＴＤＩ、ＥＴＤＯおよびＭＡＳＫを指定する。用いられていないビット（
ＮＵ）のそれぞれのシリーズは各シリアルビットストリームのすぐ後に始まり、
ワードバウンダリ上で終端する。これにより、シーケンス中の次の命令が常にワ
ードバウンダリ上で始まるのが可能になる。

【００３４】 ここで図５を参照して、各パターン発生器１２内の回路構成の詳細を説明する
。その回路構成は、順序ステートマシン４０、カウンタ４１、７つのレジスタ４
２−４８の組、マルチプレクサ４９および発振器５０を含む。示されるように、
それらの構成要素４０−５０のすべてが互いに相互接続されている。

【００３５】 カウンタ４１およびレジスタ４２−４８の各々は、データ入力Ｄおよびクロッ
ク入力Ｃの組を有する。入力Ｄ上のデータをカウンタまたは特定のレジスタに記
憶するため、ステートマシン４０はクロックパルスをクロック入力Ｃに送る。カ
ウンタ４２はカウントダウン入力ＣＤも有し、カウンタは、ＣＤ入力上でパルス
を受取るとその記憶されたカウントを１だけデクリメントする。

【００３６】 動作において、ステートマシン４０は、構成要素４１−４８の各々を用いて以
下の情報を記憶する。レジスタ４２は、図３の命令３１、３２および３３の第１
のワードＷ０中で生じる動作コードＯＰを記憶する。カウンタ４１はワードカウ
ントＷＣＮＴを記憶し、レジスタ４３は、図３の命令のうち各々の第１のワード
Ｗ０中で生じるビットカウントＢＣＮＴを記憶する。

【００３７】 レジスタ４４は、図３の命令３１および３３中で生じるビットストリームＴＤ
Ｉの１つのワードを記憶する。レジスタ４５は、図３の命令３２および３３中で
生じるビットストリームＥＴＤＯの１つのワードを記憶する。また、レジスタ４
６は、図３の命令３２および３３中で生じるビットストリームＭＡＳＫの１つの
ワードを記憶する。

【００３８】 レジスタ４７は、図３の命令の実行の間にパターン発生器１２が内部で生成す
るさらなるビットストリームＴＭＳの１つのワードを記憶する。レジスタ４８は
、少し後で説明される態様でパターン発生器１２およびチップドライバ回路１１
の両者が内部で用いるさまざまな制御ビットを記憶する汎用レジスタである。

【００３９】 図３の命令のうち１つの実行の始めに、パターン発生器１２はメモリ１３から
命令の第１のワードＷ０を読出す。その読出動作を行なうため、ステートマシン
４０は、図１に示されるメモリ１３のポート１３ａに向かう１組のアドレス線４
０ａの上にメモリアドレスＭＡＤＤＲを送る。応答して、メモリ１３のポート１
３ａは、１組のデータ線４０ｂの上に、メモリデータＭＤＡＴＡとしてアドレス
指定されたワードをステートマシン４０に戻す。次に、ステートマシン４０は３
つのクロックライン４０ｃ−４０ｅ上にクロックパルスを送ってレジスタ４２に
ＯＰコードを記憶し、カウンタ４１にワードカウントＷＣＮＴを記憶しかつ、レ
ジスタ４３にビットカウントＢＣＮＴを記憶する。

【００４０】 その後、ステートマシン４０は、レジスタ４２中のＯＰコードを調査する。レ
ジスタ４２中のＯＰコードが、命令がＴＤＩデータストリームを含むタイプのも
のであることを示せば、そのデータストリームの第１のワードをメモリ１３から
読出し、レジスタ４４に記憶する。レジスタ４２中のＯＰコードが、命令がＥＴ
ＤＯデータストリームを含むタイプのものであることを示せば、そのデータスト
リームの第１のワードをメモリ１３から読出し、レジスタ４５に記憶する。レジ
スタ４２中のＯＰコードが、命令がＭＡＳＫデータストリームを含むタイプのも
のであることを示せば、ＭＡＳＫデータストリームの第１のワードをメモリ１３
から読出し、レジスタ４６に記憶する。

【００４１】 メモリアドレスをアドレス線４０ａ上に順次送ることおよびデータ線４０ｂ上
でメモリ１３から戻るアドレス指定されたワードを受取ることによって、パター
ン発生器ステートマシン４０を介して上記データストリームワードを一度に１つ
ずつ入手する。メモリ１３からの受取った各々のワードは、クロックライン４０
ｆ、４０ｇまたは４０ｈのうち１つの上にクロックパルスを送ることにより、適
切なレジスタ４４、４５または４６に記憶される。

【００４２】 上記動作の後に、ステートマシン４０は、前に説明されたさらなるビットスト
リームＴＭＳの１つのワードを内部で生成する。その内部で生成された、ＴＭＳ
ビットストリームのワードが１組の信号線４０ｉの上に送られ、それは、クロッ
クライン４０ｊ上のクロックパルスによってＴＭＳレジスタ４７にロードされる
。

【００４３】 その後、ステートマシン４０はマルチプレクサ４９を用いて、以前にロードさ
れたレジスタ４４−４７の出力を、ＪＤＡＴＡと呼ばれるデータ信号を搬送する
１組のデータ線５５上に順次伝える。マルチプレクサ４９を通して特定のレジス
タの出力を伝えるため、ステートマシン４０は、マルチプレクサ４９に向かう１
組の制御線４０ｋ上に、ＳＥＬ（ｉ）と呼ばれる制御信号を生成する。

【００４４】 レジスタの出力をＪＤＡＴＡ線５５上に送る間に、ステートマシン４０は、１
組のアドレス線５６上に、ＪＡＤＤＲと呼ばれるアドレス信号も生成し、それら
のアドレス信号がＪＤＡＴＡ信号の宛先を定める。ＪＤＡＴＡ信号およびＪＡＤ
ＤＲ信号がいつ送られているかを示すため、ステートマシン４０は、クロックラ
イン５７上に、ＪＳＴＲＯＢＥと呼ばれるパルスを送る。また、ステートマシン
４０は、クロックライン５８上に、ＢＵＳＣＫと呼ばれる自走クロックを送る。
線５５−５８のすべてが、選択可能な数のチップドライバ回路１１にパターン発
生器１２を接続する、図１および図２に示されるバス１２ａをともに構成する。

【００４５】 次に、図６を参照して、チップドライバ回路１１の各々の中の回路構成の詳細
を説明する。その回路構成は、アドレスデコーダ６０、５つのレジスタ６１−６
５の組、４つのパラレル−シリアルシフトレジスタ６６−６９の組、シフト制御
回路７０および可変遅延線７１を含む。図６に示されるように、構成要素６０−
７１のすべては互いに相互接続されている。

【００４６】 レジスタ６１−６５の各々は、データ入力Ｄ、イネーブル入力Ｅおよびクロッ
ク入力Ｃの組を有する。データ入力Ｄは図５のパターン発生器からデータ信号Ｊ
ＤＡＴＡを受取り、クロック入力Ｃはパターン発生器からＪＳＴＲＯＢＥクロッ
クパルスを受取る。ＪＤＡＴＡ信号を特定のレジスタ６１−６５に記憶するため
、別個のイネーブル信号Ｅ１−Ｅ６がそのレジスタのイネーブル入力Ｅに送られ
る。

【００４７】 レジスタ６１−６５のためのイネーブル信号Ｅ１−Ｅ５のすべては、アドレス
デコード回路６０により１組の信号線６０ａ−６０ｅ上に生成される。イネーブ
ル信号Ｅ１はレジスタ６１に送られ、イネーブル信号Ｅ２はレジスタ６２に送ら
れ、以下同じである。これらのイネーブル信号Ｅ１−Ｅ５はＪＡＤＤＲアドレス
線５６上の特定のアドレスをデコードすることによりアドレスデコーダ６０で生
成される。

【００４８】 動作において、図５のパターン発生器ステートマシン４０は、レジスタ６２−
６５が以下の情報を記憶するように、ＪＡＤＤＲ、ＪＤＡＴＡおよびＪＳＴＲＯ
ＢＥ信号を送る。ＭＡＳＫビットストリームの１つのワードをレジスタ６２に記
憶し、そのワードを図５のレジスタ４６からマルチプレクサ４９を通して送る。
ＴＤＩビットストリームの１つのワードをレジスタ６３に記憶し、そのワードを
図５のレジスタ４４からマルチプレクサ４９を通して送る。ＥＴＤＯビットスト
リームの１つのワードをレジスタ６４に記憶し、そのワードを図５のレジスタ４
５からマルチプレクサ４９を通して送る。ＴＭＳビットストリームの１つのワー
ドをレジスタ６５に記憶し、そのワードを図５のレジスタ４７からマルチプレク
サ４９を通して送る。

【００４９】 レジスタ６２−６５の各々は、パラレル−シリアルシフトレジスタ６６−６９
のうち１つの上のデータ入力Ｄにそれぞれ結合される。それらのパラレル−シリ
アルシフトレジスタはロード入力Ｌおよびクロック入力Ｃも有する。クロック入
力ＣがＳＥＲＩＡＬＣＫクロック信号の立上がり縁を受けるときに入力Ｌ上のＬ
ＯＡＤ信号が「１」状態にあれば、データ入力信号のすべてをパラレル−シリア
ルシフトレジスタ６６−６９に記憶する。そうでなく、ＳＥＲＩＡＬＣＫクロッ
ク信号の立上がり縁が発生するときにＬＯＡＤ信号が「０」状態にあれば、レジ
スタ６６−６９のすべてが、それらが記憶するデータの１つのビットを外にシフ
トする。

【００５０】 ＬＯＡＤ信号およびＳＥＲＩＡＬＣＫクロック信号の両者がシフト制御回路７
０によって生成され、それは、ＴＭＳビットストリームのワードをレジスタ６５
にロード可能にするイネーブル信号Ｅ５に応答して動作する。イネーブル信号Ｅ
５が、ＴＭＳレジスタがロードされるようにした後、シフト制御回路７０は線７
０ａ上にＳＥＲＩＡＬＣＫクロック信号を生成し始める。これは、バスクロック
信号ＢＵＳＣＫをクロックライン５８からクロックライン７０ａへゲート制御す
ることによって行なわれる。

【００５１】 ＳＥＲＩＡＬＣＫクロック信号の第１のサイクルの間、シフト制御回路７０は
、シリアル−パラレルレジスタ６６−６９のすべてに「１」としてＬＯＡＤ信号
を送る。それにより、レジスタ６６−６９は、レジスタ６２−６５に保持される
ビットストリームの１つのワードを記憶するようになる。次に、シフト制御回路
７０は「０」としてＬＯＡＤ信号を生成し、これは、パラレル−シリアルレジス
タ６６−６９の各々に、レジスタが記憶したビットストリームのワードを外にシ
フトさせる。

【００５２】 レジスタ６６−６９からの各ビットはＳＥＲＩＡＬＣＫクロックと同期してシ
フトされる。ＭＡＳＫビットストリームは信号線６６ａ上にシフトされ、ＴＤＩ
ビットストリームは信号線６７ａ上にシフトされ、ＥＴＤＯビットストリームは
信号線６８ａ上にシフトされ、ＴＭＳビットストリームは信号線６９ａ上にシフ
トされる。このシフトは、ＬＯＡＤ信号の「０」状態に応答して、シフトレジス
タ６６−６９の各々が空になるまで継続する。

【００５３】 ビットストリームＭＡＳＫ、ＴＤＩ、ＥＴＤＯおよびＴＭＳのいずれの１つが
第２のワードの中に延びても、それらのワードは、上記シフトが起こっている間
にパターン発生器ステートマシン４０によってメモリ１３から読出され、レジス
タ６２−６５にロードされる。その場合、シフト制御回路７０は、イネーブル信
号Ｅ５がＴＭＳレジスタ６５に二度目として再送されたことを覚えている。

【００５４】 後に、シフトレジスタ６６−６９が空になると、シフト制御回路７０は、第２
のイネーブル信号Ｅ５が送られたか否かを見るためにチェックを行なう。送られ
ていれば、シフト制御回路７０は、シリアル−パラレルレジスタ６６−６９のす
べてに「１」としてＬＯＡＤ信号を再送する。それにより、レジスタ６６−６９
は、レジスタ６２−６５に保持されるビットストリームの第２のワードを記憶す
るようになる。次に、シフト制御回路７０は、パラレル−シリアルレジスタ６６
−６９の各々が、それらが記憶したビットストリームの第２のワードを外にシフ
トするまで、「０」としてＬＯＡＤ信号を生成する。

【００５５】 上記ロードおよびシフトは、メモリ１３の命令について、シリアルビットスト
リームの終端に到達するまで継続する。次に、ビットストリームの最後のビット
がレジスタ６６−６９からシフトされると、シフト制御回路７０は、クロックラ
イン７０ａ上にクロック信号ＳＥＲＩＡＬＣＫを生成するのを止める。

【００５６】 上述の動作のすべてに加えて、図６のチップドライバ回路は、クロックライン
７１ａ上にクロック信号ＴＣＫも生成する。このＴＣＫクロック信号は、線５３
上のＢＵＳＣＫ信号の遅延した複製であり、これは可変遅延回路７１によって生
成される。可変遅延回路による遅延の量は、レジスタ６１に記憶される信号線６
１ａ上の制御信号によって選択される。

【００５７】 次に図７を参照して、これは、図３の各命令を図５のパターン発生器および図
６のチップドライバ回路が実行するシーケンス全体を図示する。まず、パターン
発生器ステートマシン４０は状態Ｓ１にあり、ここで、そのメモリ１３から命令
の第１のワードＷ０を読出す。その後、状態Ｓ２で、ステートマシン４０はレジ
スタ４２中の動作コードを調査し、それが実行中の命令のタイプを判断する。

【００５８】 命令が第１のタイプ３１または第３のタイプ３３ならば、ステートマシン４０
はＴＤＩビットストリームの１つのワードを読出し、これは状態Ｓ３で起こる。
そのワードはステートマシン４０によりレジスタ４４に記憶される。

【００５９】 命令が第２のタイプ３２または第３のタイプ３３ならば、ステートマシン４０
はＥＴＤＯビットストリームの１つのワードを読出し、これは状態Ｓ４で起こる
。ＥＴＤＯビットストリームのそのワードは、ステートマシン４０によりレジス
タ４５に記憶される。

【００６０】 同様に、命令が第２のタイプ３２または第３のタイプ３３ならば、ステートマ
シン４０はＭＡＳＫビットストリームの１つのワードを読出し、これは状態Ｓ５
で起こる。ＭＡＳＫビットストリームのそのワードは、ステートマシン４０によ
りレジスタ４６に記憶される。

【００６１】 その後、ステートマシン４０はＴＭＳビットストリームの１つのワードを内部
で生成し、これは状態Ｓ６で起こる。ＴＭＳビットストリームのそのワードは、
ステートマシン４０によりレジスタ４７に記憶される。

【００６２】 次に状態Ｓ７で、ステートマシン４０は、それが第１または第３のタイプの命
令３１または３３を実行中ならば、ＴＤＩビットストリームの１つのワードをブ
ロードキャストする。ＴＤＩビットストリームのこのワードは、レジスタ４４か
らマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチッ
プドライバ回路のレジスタ６３の中に送られる。

【００６３】 次に状態Ｓ８で、ステートマシン４０は、それが第２または第３のタイプの命
令３２または３３を実行中ならば、ＥＴＤＯビットストリームの１つのワードを
ブロードキャストする。ＥＴＤＯビットストリームのこのワードは、レジスタ４
５からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々の
チップドライバ回路のレジスタ６４の中に送られる。

【００６４】 次に状態Ｓ９で、ステートマシン４０は、それが第２または第３のタイプの命
令３２または３３を実行中ならば、ＭＡＳＫビットストリームの１つのワードを
ブロードキャストする。ＭＡＳＫビットストリームのこのワードは、レジスタ４
６からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々の
チップドライバ回路のレジスタ６２の中に送られる。

【００６５】 次に状態Ｓ１０で、ステートマシン４０はＴＭＳビットストリームの１つのワ
ードをブロードキャストする。ＴＭＳビットストリームのこのワードは、レジス
タ４７からマルチプレクサ４９を通って送られ、パターン発生器に接続される各
々のチップドライバ回路のレジスタ６５の中に送られる。

【００６６】 次に状態Ｓ１１で、ステートマシン４０はカウンタ４１中のワードカウントＷ
ＣＮＴを１だけデクリメントし、結果が０であるかどうかを見るようにチェック
を行なう。結果が０でなければ、状態Ｓ３−Ｓ１０の動作のすべてが繰返される
。そうでなく、結果が０ならば、ステートマシン４０は、状態Ｓ１に入ることに
よって次の命令を実行し始める。

【００６７】 状態Ｓ１０でステートマシン４０がＴＭＳビットストリームのワードをブロー
ドキャストするたびに、パターン発生器に接続される各々のチップドライバ回路
中のシフト制御回路７０がそのイベントを覚える。このとき、パラレル−シリア
ルシフトレジスタ６６−６９が空ならば、保持レジスタ６２−６５の中身でそれ
らをロードする。これはチップドライバ回路が状態Ｓ２１にあるときに起こる。

【００６８】 その後、パラレル−シリアルシフトレジスタ６６−６９の中身が信号線６６ａ
−６９ａ上にシフトされる。これは、チップドライバ回路が状態Ｓ２２にあると
きに起こる。次に、シフトレジスタ６６−６９中の最後のビットが外にシフトさ
れているとき、シフト制御回路７０は、レジスタ６５がＴＭＳビットストリーム
の別のワードでロードされたかどうかを見るようにチェックを行なう。ロードさ
れていれば、状態Ｓ２１およびＳ２２のロードおよびシフト動作を繰返す。

【００６９】 ＴＤＩ、ＥＴＤＯ、ＭＡＳＫおよびＴＭＳのビットストリームが数ワードの長
さであるとき、チップドライバ回路１１中の状態Ｓ２１およびＳ２２はパターン
発生器１２中の状態Ｓ３−Ｓ１１と同時に起こる。その同時の動作により、チッ
プドライバ回路１１およびパターン発生器１２は、パターン発生器がビットスト
リームの次のワードを読出しかつブロードキャストする間にチップドライバ回路
がビットストリームの１つのワードからビットをシフトさせる、多段パイプライ
ンとして働く。

【００７０】 また、パターン発生器ステートマシン４０が次の命令を実行し始めると、チッ
プドライバ回路１１は、状態Ｓ２２で、パラレル−シリアルシフトレジスタ６６
−６９の中に残るいずれのビットもシフトし続ける。その同時の動作により、チ
ップドライバ回路１１およびパターン発生器１２はここでも、パターン発生器が
次の命令のワードＷ０を読出しかつデコードしている間に１つの命令のビットス
トリーム中のビットをシフトさせる、多段パイプラインとして働く。

【００７１】 ここで図８を参照して、これは、各チップドライバ回路がどのように、テスト
される集積回路チップと相互結合されるかについてのさらなる詳細を示す。図８
で、参照番号１０は図１および図２に示されるのと同じチップアセンブリを識別
し、参照番号１０ａは、アセンブリ１０中のテストされるべきチップを識別する
。

【００７２】 アセンブリ１０中のテストされるべき各チップ１０ａごとに、４つの送信器８
１−８４および１つの受信器８５の別個の組がチップドライバ回路１１に設けら
れる。各々の送信器８１は、線７１ａから別個のチップ１０ａにクロック信号Ｔ
ＣＫを送る。各々の送信器８２は、線６７ａから別個のチップ１０ａにビットス
トリームＴＤＩを送る。各々の送信器８３は、線６９ａから別個のチップ１０ａ
にビットストリームＴＭＳを送る。また、各々の送信器８４は、それぞれの高周
波クロックＨＦＣＫ（ｉ）を別個のチップ１０ａに送るが、これは図９および図
１０に関連して後に説明される。

【００７３】 送信器８１−８４から受ける信号に応答して、アセンブリ１０中の各チップ１
０ａは、ＴＤＯと呼ばれる別個の出力ビットストリームを生成する。各チップ１
０ａからのそのＴＤＯビットストリームは、チップドライバ回路上の別個の受信
器８５に送られる。受信器８５から、ＴＤＯビットストリームのすべては、図８
に示される、チップドライバ回路の残余の構成要素９０−９８により、並行して
処理される。

【００７４】 図８の構成要素９０は排他的ＯＲゲートであり、構成要素９１はＡＮＤゲート
であり、構成要素９２はフリップフロップである。受信器８５の各々ごとに構成
要素９０−９２の別個の組が設けられる。図８の構成要素９３はマルチプレクサ
であり、構成要素９４はデコーダ回路であり、構成要素９５は可変遅延回路であ
り、構成要素９６はレジスタであり、構成要素９７はデコーダ回路であり、構成
要素９８はレジスタであり、構成要素９９はデコーダ回路である。

【００７５】 動作において、ビットストリームＥＴＤＯ、ＭＡＳＫおよびＴＣＫは可変遅延
回路９５を通って送られ、それにより、それぞれＤＥＴＤＯ、ＤＭＡＳＫおよび
ＤＴＣＫと呼ばれる３つの対応の遅延ビットストリームを生成する。可変遅延回
路９５による遅延の量は、レジスタ９６の出力によって選択され、その遅延が、
ＴＤＯビットストリームを生成する各チップ１０ａ内で発生する遅延を補う。特
定の遅延を選択するため、レジスタ９６は、デコーダ回路９７が予め定められた
ＪＡＤＲアドレスを検出するときにＪＤＡＴＡ信号でロードされる。

【００７６】 遅延回路９５から、排他的ＯＲゲート９０のすべてに遅延ビットストリームＤ
ＥＴＤＯが送られ、ここでそれは受信器８５のすべてから来るＴＤＯビットスト
リームと比較される。ＤＥＴＤＯビットストリーム中の任意のビットとＴＤＯ（
ｉ）ビットストリーム中の対応するビットとの間で比較ミス（miscompare）が起
これば、比較ミスが起こる排他的ＯＲゲート９０は、「１」状態の出力信号ＥＲ
Ａ（ｉ）を生成する。

【００７７】 排他的ＯＲゲート９０からのエラー信号ＥＲＡ（ｉ）の各々はＡＮＤゲート９
１の別個の１つに送られ、それらのＡＮＤゲートは他の２つの入力信号も受取る
。一方のそのような入力信号が遅延ビットストリームＤＭＡＳＫであり、他方の
入力信号がレジスタ９８からの別個のイネーブル信号ＥＮ（ｉ）である。エラー
信号ＥＲＡ（ｉ）がＴＤＯ（ｉ）ビットストリーム中の特定のビットに対して「
１」であり、ＤＭＡＳＫ信号中の対応するビットも「１」であり、イネーブル信
号ＥＮ（ｉ）も「１」ならば、ｉ番目のＡＮＤゲートからの出力信号ＥＲＢ（ｉ
）は「１」である。

【００７８】 ビットストリームＴＤＯ（ｉ）中の任意の１つの特定のビット中の比較ミスを
無視するため、ＤＭＡＳＫビットストリーム中の対応するビットが「０」にセッ
トされる。また、対応するイネーブル信号ＥＮ（ｉ）を「０」にセットすること
により、ビットストリームＴＤＯ（ｉ）全体を無視することができる。

【００７９】 ＡＮＤゲート９１のいずれの１つからのエラー信号ＥＲＢ（ｉ）も「１」にな
ると、これは、対応するフリップフロップ９２をセットされた状態にする。セッ
トされた状態の各フリップフロップ９２はその後、パターン発生器１２によって
読出されかつリセットされるまで、セットされた状態のままである。

【００８０】 エラーフリップフロップ９２を読出すため、パターン発生器１２は特定のＪＡ
ＤＲアドレスをデコーダ回路９４に送る。応答して、デコーダ回路９４は、出力
９４ａ上に、フリップフロップ９２のすべてからマルチプレクサ９３を通ってエ
ラー信号をＪＤＡＴＡ線５０に伝える信号を生成する。次に、パターン発生器１
２は別のＪＡＤＲアドレスを送り、これは、デコーダ回路９４に、出力９４ｂ上
に、フリップフロップ９２のすべてをリセットする信号を生成させる。

【００８１】 次に図９を参照して、チップドライバ回路１１の各々の中に含まれるいくつか
のさらなる回路構成要素１００−１０９を説明する。これらの構成要素１００−
１０９のすべては相互作用して、テストされている各チップ１０ａごとに別個の
高周波クロック信号ＨＦＣＫ（ｉ）を生成する。

【００８２】 図９では、構成要素１００は自走高周波発振器であり、構成要素１０１はデコ
ーダ回路であり、構成要素１０２はレジスタであり、構成要素１０３は、選択可
能な整数Ｎで除算する除算器回路である。構成要素１０４は順序ステートマシン
であり、構成要素１０５はステートマシン１０４に対してカウントを保持するカ
ウンタ回路であり、構成要素１０６は、ステートマシン１０４に対する制御信号
を保持するメモリである。構成要素１０７はフリップフロップであり、構成要素
１０８はＯＲゲートであり、構成要素１０９は送信器である。生成される各高周
波クロック信号ＨＦＣＫ（ｉ）ごとに、構成要素１０７−１０９の別個の組１１
０（ｉ）が設けられる。

【００８３】 動作において、発振器１００は、単一の高周波数で自走クロックＦＲＣＫ１を
生成する。そのクロック信号ＦＲＣＫ１は除算器回路１０３に送られ、ここでこ
れは選択可能な整数Ｎだけ周波数を減じられる。次に、除算器１０３からの出力
クロックＦＲＣＫ２が回路１０７−１０９の各組１１０（ｉ）に送られる。

【００８４】 回路１１０（ｉ）の各組は、選択可能なサイクルの自走クロックＦＲＣＫ２を
伝えることにより、高周波クロック信号ＨＦＣＫ（ｉ）を生成する。伝えられる
それらのサイクルは、２つの制御信号ＳＴＡＲＴ（ｉ）およびＳＴＯＰ（ｉ）に
よって選択され、それらは順序ステートマシン１０４によって生成される。

【００８５】 信号ＳＴＯＰ（ｉ）が「１」として生成されると、フリップフロップ１０７は
、自走クロック信号ＦＲＣＫ２と同期してセットする。フリップフロップ１０７
のそのセット状態は、ＯＲゲート１０８の出力が常に「１」を生成するようにす
る。したがって、高周波クロック信号ＨＦＣＫ（ｉ）は「１」状態で止められる
。

【００８６】 フリップフロップ１０７をリセットするには、ステートマシン１０４は「０」
としてＳＴＯＰ（ｉ）信号を生成し、「１」としてＳＴＡＲＴ（ｉ）信号を生成
する。フリップフロップ１０７のそのリセット状態により、ＯＲゲート１０８が
クロック信号ＦＲＣＫ２を伝えるようになり、ＯＲゲート１０８の出力から、高
周波クロックＦＲＣＫ２が送信器１０９を通って伝わり、ここでそれはクロック
信号ＨＦＣＫ（ｉ）になる。

【００８７】 回路１１０（ｉ）の各組ごとに制御信号ＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ
）を生成するため、ステートマシン１０４は、制御メモリ１０６に記憶されるさ
まざまな制御ビットを読出す。それらの制御ビットの例が図１０の「１」および
「０」で示される。１組の制御ビットを読出すため、ステートマシン１０４はア
ドレス線１０４ａ上のアドレスをメモリ１０６に送る。応答して、メモリは、ア
ドレス指定された組の制御ビットを信号線１０４ｂ上のステートマシン１０４に
送る。

【００８８】 図１０は、制御ビットの各組が、ビットＢ１−Ｂ１６として識別される１６ビ
ットからなる例を示す。始めの１４ビットＢ１−Ｂ１４の各々は、回路１１０（
ｉ）のうち特定の１つの動作を制御する。ビットＢ１は回路１１０（１）を制御
し、ビットＢ２は回路１１０（２）を制御し、以下同じである。残余のビットＢ
１５およびＢ１６は、ステートマシン１０４をシーケンスモードまたは自走モー
ドのいずれかで動作させるモード制御ビットである。

【００８９】 ＪＤＡＴＡ線上の特定のメモリアドレスとともにＳＴＡＲＴコマンドがデコー
ダ１０１からステートマシン１０４に送られるとき、それは、そのアドレスでメ
モリ１０６から制御ビットの組を読出す。ステートマシン１０４が、ビットＢ１
５が「１」である制御ビットの組を読出せば、ステートマシンはシーケンスモー
ドで動作する。そのモードでは、ステートマシン１０４は、それがメモリ１０６
に送るアドレスを順次インクリメントし、応答して、ステートマシンは、制御信
号のアドレス指定された組を受取る。動作のこのシーケンスモードは、ビットＢ
１６が「１」である制御ビットの組を読出すまで継続し、このときに動作のシー
ケンスモードが停止する。

【００９０】 シーケンスモードで読出される制御信号の各組ごとに、ステートマシン１０４
は制御ビットＢ１−Ｂ１４を調査する。「１」である、ビットＢ１−Ｂ１４の各
々は、ステートマシン１０４にＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）を生成さ
せ、それにより回路１１０（ｉ）は、カウンタ１０５が指定する数のサイクルの
間クロックＦＲＣＫ２を伝える。

【００９１】 図１０では、アドレス「Ａ」が読出す制御ビットの組は、「１」にセットされ
たビットＢ１−Ｂ４を有する。したがって、その組の制御ビットに応答して、ス
テートマシン１０４は、回路１１０（１）から１１０（４）の各々が、カウンタ
１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする
。

【００９２】 次に、アドレス「Ａ＋１」が読出す制御ビットの組は、「１」にセットされた
ビットＢ５−Ｂ７を有する。したがって、その組の制御ビットに応答して、ステ
ートマシン１０４は、回路１１０（５）から１１０（７）の各々が、カウンタ１
０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。

【００９３】 次に、アドレス「Ａ＋２」が読出す制御ビットの組は、「１」にセットされた
ビットＢ８−Ｂ１１を有する。したがって、制御ビットのその組に応答して、ス
テートマシン１０４は、回路１１０（８）から１１０（１１）の各々が、カウン
タ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにす
る。

【００９４】 最後に、アドレス「Ａ＋３」が読出す制御ビットの組は、「１」にセットされ
たビットＢ１２−Ｂ１４を有する。したがって、制御ビットのその組に応答して
、ステートマシン１０４は、回路１１０（１２）から１１０（１４）の各々が、
カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるよ
うにする。

【００９５】 比較して、ステートマシン１０４が、ビットＢ１５が「０」である１組の制御
ビットを読出せば、ステートマシンは自走モードで動作する。そのモードでは、
ステートマシン１０４は、それがメモリ１０６に送るアドレスをインクリメント
しないが、代わりにステートマシンは、それが読出すただ１つの組の制御信号に
と連続して動作する。

【００９６】 その単一の組の制御信号を用いて、ステートマシン１０４はここでも制御ビッ
トＢ１−Ｂ１４を調査する。「１」である、ビットＢ１−Ｂ１４の各々は、ステ
ートマシン１０４にＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）信号を生成させ、そ
れにより回路１１０（ｉ）は連続してクロックＦＲＣＫ２を伝える。動作のこの
自走モードを終了させるには、ステートマシン１０４に、デコーダ１０１からＳ
ＴＯＰコマンドを送る必要がある。そのコマンドは、デコーダ１０１が特定のＪ
ＡＤＲアドレスを受取るときに送られる。

【００９７】 図１０では、アドレス「Ａ＋４」が読出す制御ビットの組は、「０」にセット
されたビットＢ１５を有し、それはステートマシン１０４を自走モードに置く。
アドレス「Ａ＋４」にある制御ビットの組においても、ビットＢ１−Ｂ１４のす
べてが「１」にセットされため、応答して、ステートマシン１０４は、ＳＴＯＰ
コマンドを受取るまで、回路１１０（１）から１１０（１４）の各々がクロック
信号ＦＲＣＫ２を連続して伝えるようにする。

【００９８】 同様に図１０では、アドレス「Ａ＋５」が読出す制御ビットの組は、「０」に
セットされたＢ１５も有し、それはステートマシン１０４を自走モードに置く。
しかしながら、アドレス「Ａ＋５」にある制御ビットの組では、ビットＢ２のみ
が「１」にセットされるため、応答して、ステートマシン１０４は、回路１１０
（２）のみにクロック信号ＦＲＣＫ２を連続して伝えさせる。

【００９９】 図９および図１０の回路構成を用いて達成される１つの特定の特徴は、それが
、チップアセンブリ１０中のチップ１０ａを、選択可能なサブセットの中で順次
にまたは１組として同時にテスト可能にすることである。この特徴は、テスト中
のチップ１０ａが、高周波クロック信号ＨＦＣＫ（ｉ）を受けるときに大量の電
力を消費するが、高周波クロック信号を受けないときには実質的により少ない電
力しか消費しないタイプのものであるときに望ましい。そのようなチップは、た
とえば、ＣＭＯＳマイクロプロセッサチップおよびＣＭＯＳメモリチップを含む
。高周波クロック信号ＨＦＣＫ（ｉ）を同時に受けるチップ１０ａの数を限定す
ることにより、チップ１０ａのすべてにおいて消費される総電力量を、チップの
すべてが高周波クロック信号を受けるとすれば超えてしまうであろういかなる予
め定められた電力限界よりも下に保つことができる。

【０１００】 図９および図１０の回路構成を用いて達成される別の特定の特徴は、それが、
ビットの一意なストリームをチップ１０ａの各々の中に別個に書込むのを可能に
することである。それは、高周波クロック信号ＨＦＣＫ（ｉ）をチップ１０ａの
各々に一度に１つずつ送るようにする、メモリ１０６中の制御ビットを記憶する
ことによって達成される。また、１つの特定のチップが高周波クロック信号ＨＦ
ＣＫ（ｉ）を受けているとき、そのチップに書込まれるべきデータは、ＴＤＩビ
ットストリームとしてチップ１０ａのすべてに送られる。この特徴は、シリアル
番号などのある一意な情報を、テスト中の各チップ１０ａに書込む必要があると
きに望ましい。

【０１０１】 ここで図１１を参照して、これは、図３の、以前に説明された命令３１、３２
、３３とともに、メモリ１３のチップテストプログラムに含まれ得る３つのさら
なる命令３４、３５および３６を示す。命令３４は、動作コードＯＰ７、ＪＡＤ
Ｒフィールド３４ａおよびＪＤＡＴＡフィールド３４ｂを含むただ１つの単一ワ
ードＷ０からなる内部制御命令である。命令３４がパターン発生器１２によって
実行されると、ステートマシン４０はＪＡＤＲ信号線５６上にＪＡＤＲフィール
ド３４ａを送り、それはＪＤＡＴＡ信号線５５上にＪＤＡＴＡフィールド３４ｂ
を送る。

【０１０２】 命令３４を用いて、図６のレジスタ６１をロードし、図１０のレジスタ９６お
よび９８をロードしかつ図９のレジスタ１０２をロードすることができる。また
、命令３４を用いて、図８のデコーダ９４にアドレスを送り、図９のカウンタ１
０５にカウントを送り、１０６上の制御メモリに制御ビットの各組を書込むこと
もできる。また、命令３４を用いて、デコーダ１０１からステートマシン１０４
へＳＴＡＲＴおよびＳＴＯＰコマンドを送ることもできる。

【０１０３】 命令３５は、同様にただ１つの単一ワードＷ０からなる分岐命令である。命令
３５は、動作コードＯＰ８、テスト条件フィールド３５ａおよびジャンプアドレ
スフィールド３５ｂを含む。命令３５がパターン発生器１２によって実行される
と、ステートマシン４０は、テスト条件フィールド３５ａが指定する条件をテス
トする。そのテストされる条件が真ならば、メモリ１３から実行される次の命令
が、フィールド３５ｂ中のジャンプアドレスを引いた分岐命令３５のアドレスで
生じる。

【０１０４】 命令３６は、同様に単一ワードＷ０からなる書込メモリ命令である。命令３６
は、それを書込メモリ命令として識別する動作コードＯＰ９を含み、メモリアド
レスフィールド３６ａを含む。命令３６がパターン発生器１２によって実行され
ると、エラー信号が図８のマルチプレクサ９３から読出され、メモリアドレスフ
ィールド３６ａにメモリ１３に書込まれる。

【０１０５】 この発明に従う集積回路チップをテストするシステムの１つの好ましい実施例
が詳細に説明された。しかしながら、さらに、この発明の性質および精神から逸
脱することなく、この実施例の詳細に対してさまざまな変更および修正をなすこ
とができる。

【０１０６】 たとえば、図２は、合計で１４のスロットを有するラック２０にチップテスト
システムを収容する例を１つだけ図示する。しかしながら、修正例として、ラッ
ク２０はいずれの数のスロットも含み得、多数のラックが存在し得る。また、各
ラック中のスロットに、チップアセンブリ１０、ドライバ回路１１およびそのそ
れぞれのメモリ１３を備えるパターン発生器１２のいずれの組合せを入れること
もできる。

【０１０７】 同様に、図１は、各チップアセンブリ１０が、テストすべき集積回路チップ１
０ａの４つのみを保持する例を１つだけ示す。しかしながら、修正例として、各
チップアセンブリ１０はいずれの所望の数の集積回路チップ１０ａも保持するこ
とができる。

【０１０８】 また、別の修正例として、図１に示されるモジュール１１、１２、１３および
１４の各々は、どのタイプの回路構成からも構築可能である。たとえば、（図５
、図６、図８、図９および図１０に詳細に示されるような）チップドライバ回路
１１中の回路構成のすべておよびパターン発生器１２中の回路構成のすべてをＴ
ＴＬ回路、ＥＣＬ回路、ＭＯＳ回路およびＣＭＯＳ回路から構築することができ
る。同様に、図１の各メモリモジュール１３を、フリップフロップもしくはキャ
パシタの中にまたは磁気記憶媒体もしくは光学記憶媒体上にデータビットを記憶
するものなどの、いずれのタイプのメモリセルからも構築可能である。

【０１０９】 同様に、図示されたチップテストシステム中の順序制御回路の各々は、いずれ
のタイプの内部構造も有し得る。それらの順序制御回路は、図５のパターン発生
器ステートマシン４０、図６のシフト制御回路７０および図９のクロックシーケ
ンスステートマシン１０４を含む。パターン発生器ステートマシン４０のための
いずれの内部構造も、それが図７の状態Ｓ１−Ｓ１１に従って動作する限りは好
適である。チップ制御回路構成７０のためのいずれの内部構造も、それが図７の
状態Ｓ２１−Ｓ２３に従って動作する限りは好適である。また、図９のクロック
シーケンスステートマシン１０４のためのいずれの内部構造も、図１０と関連し
て説明されたように、それがシーケンスモードおよび自走モードで動作する限り
は好適である。

【０１１０】 また、別の修正例として、各メモリモジュール１３からワードとして読出され
るビットの数は、いずれの予め定められた数でもあり得る。図３は、メモリモジ
ュール１３中の各ワードが「Ｘ」ビットからなるのを示す。好適には、Ｘは、１
６ビット、３２ビット、４８ビット、６４ビットなどの整数バイトである。

【０１１１】 さらに、別の修正例として、テストされるチップ１０ａを特定の状態に置くよ
うに生成される各ＴＭＳビットストリームは、いずれの予め規定されたビットの
シリーズでもあり得る。各々のビットストリームがどのようであるべきかは、チ
ップ１０ａの内部構造によって定められる。１つの具体例として、ＴＭＳビット
ストリームを、以下に表２に示されるように予め規定しかつ生成することができ
る。

【０１１２】 表２ ＴＭＳヘッダ ヘッダに応答するチップ１０ａの状態 ０１００００ 命令レジスタ読出 ０１１０００ 命令レジスタ書込 ０１１１００ データレジスタ読出 ０１１１１０ データレジスタ書込 表２中の各ＴＭＳヘッダの後に「１」ビットのシリーズが続くが、これは、命
令／データレジスタから読出されるＴＤＯビットの数またはそれらのレジスタに
書込まれるＴＤＩビットの数と等しい。「１」ビットのそのシリーズの後に、「
０」ビットのシリーズが続き、これは次のＴＭＳヘッダが始まるまで継続する。

【０１１３】 別の例として、各ＴＭＳビットストリームを、いずれの所望の標準に従って予
め規定しかつ生成することもできる。１つのそのような標準がＩＥＥＥ１１４９
．１バウンダリスキャン標準であり、これは本明細書中に引用により援用されて
いる。

【０１１４】 さらに、図１２は、パターン発生器が送るビットストリームＴＤＩ、ＥＴＤＯ
、ＭＡＳＫおよびＴＭＳの４つすべてが命令３７内に明確に指定されるさらに別
の修正例を示す。この命令３７は、第１のワードＷ０中の動作コードＯＰ１０に
よって識別される。命令３７は、送られるべきＴＭＳビットストリームを指定す
る１つの新たなＴＭＳフィールドを含む。他のフィールドＢＣＮＴ、ＷＣＮＴ、
ＴＤＩ、ＥＴＤＯおよびＭＡＳＫのすべては、図３の命令３３について以前説明
された対応のフィールドと同じである。

【０１１５】 命令３７内にＴＭＳビットストリームを明確に規定できることにより、単一の
パターン発生器１２は、異なるＴＭＳビットストリームが同じ状態に入るのを必
要とする異なるタイプのチップを順次テストすることができる。しかしながら、
テスト中のチップがすべて同じＴＭＳ信号シーケンスを用いるならば、命令３３
が命令３７よりも好ましい。なぜなら命令３３は２５％より少ないメモリ空間を
占めるからである。

【０１１６】 別の修正例として、命令３７中のビットストリームＴＤＩ、ＥＴＤＯおよびＭ
ＡＳＫのどの１つもその命令から除去することができる。ＴＤＩビットストリー
ムが除去されれば、ＴＭＳビットストリームを所望のように指定可能であること
を除き、結果は図３の以前説明された命令３２と同様である。ＥＤＴＯおよびＭ
ＡＳＫビットストリームが命令３７から除去されれば、ここでもＴＭＳビットス
トリームを所望のように指定可能であることを除き、結果は図３の以前説明され
た命令３１と同様である。

【０１１７】 したがって、この発明はいずれの１つの特定の実施例または修正例の詳細に限
定されるものではなく、添付の請求項によって規定されることを理解されたい。

【図面の簡単な説明】

【図１】 この発明の１つの好ましい実施例を構成するチップテストシステ
ムのブロック図である。

【図２】 図１のチップテストシステムがどのように物理的にパッケージさ
れるかを示す図である。

【図３】 集積回路チップをテストするため、図１のシステムが実行する３
つの異なるタイプの可変長命令を示す図である。

【図４】 テストプログラムを形成するため、図３の命令がどのようにシー
ケンスに配置されるかの例を示す図である。

【図５】 図１のシステム中に選択された量で発生する、パターン発生器の
内部詳細図である。

【図６】 図１のシステム中に選択可能な量で発生する、チップドライバ回
路の内部詳細図である。

【図７】 図５のパターン発生器および図６のチップドライバ回路がどのよ
うに図１のシステム中で相互作用するかを示す図である。

【図８】 各チップドライバ回路上のさらなる回路構成であって、それによ
り、テストされるチップ中のエラーが検出される、図である。

【図９】 各ドライバ回路上のさらなる回路構成であって、それにより、多
数のチップがプログラム制御下の選択可能なサブセット中で同時にまたは順次に
テストされる、図である。

【図１０】 図９の回路構成の一部である制御メモリの構造を示す図である
。

【図１１】 図１のチップテストシステムが実行するさらなる３つのタイプ
命令を示す図である。

【図１２】 図３に示される３つの命令に対してなされ得る修正を示す図で
ある。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年９月７日（２００１．９．７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正の内容】

【０００１】 ［関連事件］ この発明は、上記事件登録番号および名称によって識別されるように、他の２
件の発明に関連し、それらは１つの共通の発明の詳細な説明によって本明細書中
に記載される。これらの２件の関連発明は、米国連続番号第０９／３８７，１９
７号を有する、「ワードバウンダリ上で終端する未使用ビットによって間隔をあ
けられ、いかなる長さのチップテストビットストリームも生成する命令を含むプ
ログラム記憶装置」（“A Program Storage Device Containing Instructions T
hat are Spaced Apart by Unused Bits That End on Word Boundaries and Whic
h Generate Chip Testing Bit Streams of Any Length”）と題された事件登録
番号５５０，６０９および；米国連続番号第０９／３８６，９４５号を有する、
「チップの電力消費を限定する、プログラム制御下の選択可能なサブセット中で
順次にまたは同時に多数のチップの組をテストするための電子システム」（“An
Electronic System for Testing a Set of Multiple Chips Concurrently or S
equentially in Selectable Subsets Under Program Control to Limit Chip Po
wer Dissipation”）と題された事件登録番号５５０，６１１として識別される
。３件すべての発明に関する特許出願は、１９９９年８月３１日に米国特許庁に
同時出願された。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正の内容】

【０００９】 特許’１２９のチップテストシステムのさらに別の限界は、各ドライバボード
上の大きなＳＲＡＭ１４５中の記憶済テストデータパターンがＳＲＡＭメモリセ
ルを非常に非効率的に利用する可能性があることである。特許’１２９の図９は
、各々のＳＲＡＭ１４５が１９アドレスビットを受取り、８データ出力ビットを
有することを示し、したがって各ドライバ回路上のＳＲＡＭ１４５は８００万個
のメモリセルを有する。しかしながら、あるタイプのチップは、時間によって数
が異なるシリアルビットストリームのシーケンスをそれらに送ることによってテ
ストされる。したがって、１つの時間間隔の間にＳＲＡＭ１４５がビットストリ
ームを４つ送り、他の時間間隔の間にビットストリームを２つだけ送るならば、
ビットストリームを２つ送っているときはＳＲＡＭの半分が無駄である。 また、先行技術においては、集積回路チップをテストするための別のシステム
が米国特許第５，５０４，６７０号によって開示されている。そのチップテスト
システムにおいては、チップをテストする多数のリソースが設けられ、それらの
リソースは、時分割される共通のバスによってともに結合される。この共通の時
分割されたバスは、必要に応じてリソースをいくつかの処理素子に割当て得るた
めに必要である。しかしながら、バスの時分割は、テスト信号をリソースから読
出し、チップに送ることができる速度を限定してしまう。

【手続補正書】

【提出日】平成１４年３月５日（２００２．３．５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コンクリン，ロバート・デイビッド アメリカ合衆国、85249 アリゾナ州、チ ャンドラー、イー・フリントロック・プレ イス、2267 (72)発明者 バー，ティモシー・アレン アメリカ合衆国、85226 アリゾナ州、チ ャンドラー、エス・クリス・ストリート、 243 Ｆターム(参考） 2G132 AA00 AB01 AC03 AD06 AE08 AE16 AE18 AE23 AG00 AG02 AL00 AL09 AL26

Claims (11)

【特許請求の範囲】
1. 【請求項１】 集積回路チップをテストするためのシステムであって、 選択可能な数のパターン発生器を含み、その各々は、別個のバスを介して選択
   可能な数のチップドライバ回路に結合され、 各々のパターン発生器はそれぞれのメモリにも結合され、メモリは一度に１ワ
   ードずつ読出し可能な異なるビットストリームを記憶し、 各々のパターン発生器は、そのそれぞれのメモリから、その別個のバスに結合
   される前記チップドライバ回路のすべてへ、１ワードずつ前記ビットストリーム
   を同時に選択的に送るための手段を含み、 各々のチップドライバは、それが送られるワードをビットシリアルテスト信号
   に変換しかつ前記ビットシリアルテスト信号と同時に多数のチップをテストする
   ための手段を含む、システム。
2. 【請求項２】 各々のチップドライバ回路は、それぞれの多段パイプライン
   としてのそのパターン発生器と相互結合され、ここで、各々のチップドライバ回
   路はそれが送られたワードを前記ビットシリアルテスト信号に変換し、同時に、
   各々のパターン発生器はそのそれぞれのメモリから異なるワードを読出す、請求
   項１に記載のシステム。
3. 【請求項３】 前記ビットストリームは、いくつかの異なるコマンドコード
   を有する命令の部分として各メモリに記憶され、各々のチップドライバ回路は、
   １つの特定の命令から送られたワードを変換し、同時に、前記パターン発生器は
   別の命令からコマンドコードを読出す、請求項２に記載のシステム。
4. 【請求項４】 各々のパターン発生器は、さらなる制御ビットストリームを
   内部で生成しかつ、前記さらなる制御ビットストリームを、そのそれぞれのメモ
   リから送られる前記ビットストリームとともに、その別個のバスに結合されるチ
   ップドライバ回路のすべてに送ることによって、特定のコマンドコードに応答す
   る、請求項３に記載のシステム。
5. 【請求項５】 各々のパターン発生器はまた、前記メモリ中の単一のビット
   ストリームからワードを順次読出しかつ、読出されるワードを前記内部で生成さ
   れたビットストリームとともに同時に送ることによって、前記特定のコマンドコ
   ードに応答する、請求項４に記載のシステム。
6. 【請求項６】 各々のパターン発生器はまた、前記メモリ中の２つのビット
   ストリームからワードを順次読出しかつ、読出されるワードを前記内部で生成さ
   れたビットストリームとともに同時に送ることによって、前記特定のコマンドコ
   ードに応答する、請求項４に記載のシステム。
7. 【請求項７】 各々のパターン発生器はまた、前記メモリ中の３つのビット
   ストリームからワードを順次読出しかつ、読出されるワードを前記内部で生成さ
   れたビットストリームとともに同時に送ることによって、前記特定のコマンドコ
   ードに応答する、請求項４に記載のシステム。
8. 【請求項８】 各々のパターン発生器は、一切のさらなるビットストリーム
   を内部で生成したり送ったりすることなく、前記メモリから読出されるビットス
   トリームのワードを送ることによって、特定のコマンドコードに応答する、請求
   項３に記載のシステム。
9. 【請求項９】 各々のメモリは、単一のバスを介して、前記ビットストリー
   ムを異なって各々のメモリに記憶するための書込制御手段に結合される、請求項
   １に記載のシステム。
10. 【請求項１０】 各々のメモリは同時に動作する第１および第２のアクセス
    ポートを有し、ここで、前記第１のアクセスポートは前記メモリの１つの部分か
    らそのパターン発生器へ前記ビットストリームを送り、前記第２のアクセスポー
    トは前記書込制御手段からの前記ビットストリームを前記メモリの別の部分に同
    時に記憶する、請求項９に記載のシステム。
11. 【請求項１１】 各々のパターン発生器中の選択的に送るための前記手段は
    有限状態機械である、請求項１に記載のシステム。