JP3827575B2 - 多数のチップを同時にテストするためのテスタ - Google Patents
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Description
【０００１】
［関連事件］
この発明は、上記事件登録番号および名称によって識別されるように、他の２件の発明に関連し、それらは１つの共通の発明の詳細な説明によって本明細書中に記載される。これらの２件の関連発明は、米国連続番号第０９／３８７，１９７号を有する、「ワードバウンダリ上で終端する未使用ビットによって間隔をあけられ、いかなる長さのチップテストビットストリームも生成する命令を含むプログラム記憶装置」（“A Program Storage Device Containing Instructions That are Spaced Apart by Unused Bits That End on Word Boundaries and Which Generate Chip Testing Bit Streams of Any Length”）と題された事件登録番号５５０，６０９および；米国連続番号第０９／３８６，９４５号を有する、「チップの電力消費を限定する、プログラム制御下の選択可能なサブセット中で順次にまたは同時に多数のチップの組をテストするための電子システム」（“An Electronic System for Testing a Set of Multiple Chips Concurrently or Sequentially in Selectable Subsets Under Program Control to Limit Chip Power Dissipation”）と題された事件登録番号５５０，６１１として識別される。３件すべての発明に関する特許出願は、１９９９年８月３１日に米国特許庁に同時出願された。
【０００２】
【発明の背景】
この発明は、請求項に記載のように、チップドライバー回路の選択可能なセットに異なるビットストリームを同時にブロードキャストする、選択可能な数のパターン発生器を有する、チップをテストするための電子システムを含む。先行技術では、チップをテストするための関連の電子システムが米国特許第５，３９０，１２９号に開示されている。この先行技術のシステムは、同様にこの発明の譲受人であるユニシス・コーポレイション（Unisys Corporation）に譲渡されている。
【０００３】
先行技術のチップテストシステムの単純化されたブロック図が特許’１２９の図２に示される。このシステムは、時分割バス５２を介して複数のドライバボード１００に結合されるコンピュータ５０を含み、各々のドライバボード１００は、テストされるべきいくつかの集積回路チップを保持するそれぞれのバーンインボード５００に結合される。
【０００４】
動作において、コンピュータ５０は、各々のドライバボード１００に、チップをテストするのに用いる、別個の組のテストデータパターンを順次送る。これらのテストデータパターンは大きなＳＲＡＭ中の各ドライバボードに記憶され、これは図３に参照番号１０７で示され、図９に参照番号１４５でより詳細に示される。任意のある時間にどの特定のドライバボードがテストデータパターンを受けかつ記憶するかは、図２のブロック図に示されるように、ドライバボード上のアドレス回路１００Ａによって定められる。
【０００５】
テストデータパターンがすべてのドライバボード１００上のＳＲＡＭ１４５に記憶された後、すべてのバーンインボード５００上のチップを並行してテストすることができる。それを行なうため、テストパターンは、ＳＲＡＭのすべてから同時に読出されかつ、図１４に示されるように、それぞれの出力ドライバモジュール１６４を通してバーンインボード５００のすべての上のチップに送られる。
【０００６】
特許’１２９中のチップテストシステムの１つの特定の特徴は、各バーンインボードが、ボード上でテストすべきチップのタイプを識別するＩＤコードを含むことである。そのＩＤコードはドライバボード１００によって感知され、コンピュータ５０に送られる。応答して、コンピュータ５０がドライバボードに送るテストデータパターンが、感知されるＩＤコードに適合される。
【０００７】
しかしながら、特許’１２９中のチップテストシステムは、図２のアーキテクチャが課すいくつかの大きな限界も有する。たとえば、コンピュータ５０は、ドライバボード１００のすべてにとって、テストデータパターンの唯一のソースである。その結果、チップテストシステムの動作の速度が限定される。なぜなら、コンピュータ５０は、バス５２を介して、テストデータパターンを一度に単一のドライバボードにしか送ることができないからである。
【０００８】
特許’１２９中のチップテストシステムの別の限界は、各々のドライバボード１００がバーンインボード５００上のチップのすべてを同時に常にテストすることである。しかしながら、各々のバーンインボードは、ボード上のチップが消費可能な総電力量に対する限界を元来有している。したがって、各バーンインボード５００上での総電力消費をある限界よりも下に保つためには、チップ当りの最大電力消費が増加するに従って、各バーンインボード上のチップの総数を減らさなければならない。
【０００９】
特許’１２９のチップテストシステムのさらに別の限界は、各ドライバボード上の大きなＳＲＡＭ１４５中の記憶済テストデータパターンがＳＲＡＭメモリセルを非常に非効率的に利用する可能性があることである。特許’１２９の図９は、各々のＳＲＡＭ１４５が１９アドレスビットを受取り、８データ出力ビットを有することを示し、したがって各ドライバ回路上のＳＲＡＭ１４５は８００万個のメモリセルを有する。しかしながら、あるタイプのチップは、時間によって数が異なるシリアルビットストリームのシーケンスをそれらに送ることによってテストされる。したがって、１つの時間間隔の間にＳＲＡＭ１４５がビットストリームを４つ送り、他の時間間隔の間にビットストリームを２つだけ送るならば、ビットストリームを２つ送っているときはＳＲＡＭの半分が無駄である。
また、先行技術においては、集積回路チップをテストするための別のシステムが米国特許第５，５０４，６７０号によって開示されている。そのチップテストシステムにおいては、チップをテストする多数のリソースが設けられ、それらのリソースは、時分割される共通のバスによってともに結合される。この共通の時分割されたバスは、必要に応じてリソースをいくつかの処理素子に割当て得るために必要である。しかしながら、バスの時分割は、テスト信号をリソースから読出し、チップに送ることができる速度を限定してしまう。
【００１０】
したがって、本明細書中に開示されるチップテストシステムの主要な目的は、上記限界のすべてを扱いかつ克服することである。
【００１１】
【発明の概要】
この発明は、請求項に記載のように、動作の速度に関する上記限定を扱う、開示されたチップテストシステムの１つの局面を含む。この発明に従うと、集積回路チップをテストするためのシステムは、選択可能な数のパターン発生器を含み、その各々は、別個のバスを介して選択可能な数のチップドライバ回路に結合される。各々のパターン発生器はそれぞれのメモリにも結合され、これは、一度に１ワードずつ読出可能な異なるビットストリームを記憶する。動作においては、各々のパターン発生器は、そのそれぞれのメモリから１ワードずつビットストリームを選択的に読出しかつ、その別個のバスに結合されるチップドライバ回路のすべてに、読出されるワードを同時に送る。それが起こっている間に、各々のチップドライバは、それが送られるワードを、並行して多数の集積回路チップをテストするビットシリアルテスト信号に変換する。
【００１２】
１つの別個のバスに結合されるすべてのチップドライバ回路が１つのパターン発生器から同時にビットストリームのワードを受取るため、動作の速度は先行技術よりも増す。また、パターン発生器のすべてが同時に別個のバス上に異なるビットストリームを送るため、動作の速度は先行技術よりもさらに増す。
【００１３】
【詳細な説明】
ここで図１を参照して、この発明に従う集積回路チップをテストするシステムの１つの実施例が説明される。このシステムは５つの異なるタイプのモジュール１０−１４を含み、各モジュールの説明が以下の表１に与えられる。
【００１４】
表１
モジュール…説明
１０…各モジュール１０は、チップをテストする間にいくつかの集積回路チップ１０ａを保持するチップアセンブリである。図１のシステムにおいては、チップアセンブリ１０の総数を選択可能である。各チップアセンブリ１０は１つのプリント回路基板１０ｂを含み、その上にいくつかのソケット１０ｃがはんだ付けされ、各ソケットはチップ１０ａのうち１つを保持する。プリント回路基板１０ｂの端縁上にコネクタ１０ｄが装着され、プリント回路基板中の電気導体１０ｅがコネクタ１０ｄとチップ１０ａとの間でテスト信号を搬送する。
【００１５】
１１…各モジュール１１はチップドライバ回路である。図１のシステムでは、各チップアセンブリ１０ごとに別個のチップドライバ回路１１が設けられる。各チップドライバ回路１１は、図６、図８、図９および図１０に示される回路構成のすべてを含む。その回路構成により、テスト信号が、プログラム可能なさまざまなビットシリアルシーケンスとしてチップ１０ａに送られかつそれから受取られる。
【００１６】
１２…各項目１２はパターン発生器である。図１のシステムでは、各パターン発生器１２は、バス１２ａを介して、選択可能な数のチップドライバ回路に結合される。図１は、チップドライバ回路１１のすべてがサブグループに区分される例を示し、別個のパターン発生器１２が別個のバス１２ａを介して各サブグループに結合される。これに代えて、チップドライバ回路１１のすべてを単一のバス１２ａで単一のパターン発生器に結合することができる。または、各チップドライバ回路１１を別個のバス１２ａで別個のパターン発生器に結合することができる。各パターン発生器１２は、図５および図６に示される回路構成のすべてを含む。その回路構成により、各パターン発生器１２は、チップ１０ｃをテストするために特定のビット−シリアルシーケンスを指定するプログラム可能命令の別個のシーケンスを実行する。命令を実行する際、各パターン発生器１２はビット−シリアルシーケンスをワードに区分し、そのバス１２ａに結合されるチップドライバ回路１１のすべてにワードをブロードキャストする。
【００１７】
１３…各項目１３はランダムアクセス読出−書込メモリである。各パターン発生器１２ごとに別個のメモリ１３が設けられる。各メモリ１３は、対応するパターン発生器が実行するプログラム可能命令の別個のシーケンスを記憶する。これらの命令は、アクセスポート１３ａを介してパターン発生器１２によってメモリ１３から読出され、それらは別のアクセスポート１３ｂを介してメモリに書込まれる。両アクセスポートは同時に動作するため、いくつかの命令をポート１３ａから読出すことができる一方、同時に、他の命令をポート１３ｂに書込むことができる。
【００１８】
１４…モジュール１４は、図１のシステム全体の動作を指示する単一のホストコンピュータである。ホストコンピュータ１４はバス１３ｃを介してメモリ１３のすべての上のポート１３ｂに結合される。ホストコンピュータ１４内には、ディスク１４ａ、キーボード１４ｂおよびモニタ１４ｃが含まれる。ディスク１４ａには、パターン発生器１２のためのいくつかのプログラムが記憶され、各々のそのようなプログラムは、チップ１０ｃをテストするために信号の特定のビット−シリアルシーケンスを指定するプログラム可能命令の異なるセットを含む。プログラムのうち１つを選択し、特定のパターン発生器のメモリ１３にそれを送るため、オペレータ（図示せず）は、キーボード１４ｂを介してさまざまなコマンドをホストコンピュータ１４に入力する。その後、選択されたプログラムを用いてチップをテストすることから得られる結果をパターン発生器によりメモリ１３中に記憶し、ホストコンピュータ１４によりそれらをモニタ１４ｃに表示する。
【００１９】
次に図２を参照して、これは、モジュール１０−１４のすべてがどのように１つのシステムとしてともに物理的にパッケージされるかを示す。図２の項目２０は、スタック状に互いの上に配置される、多数の水平方向スロット２１−１、２１−２などを有する機械的ラックである。各スロットは、１つのドライバ回路１１および１つのチップアセンブリ１０を選択的に保持するかまたは、１つのパターン発生器１２および１つのメモリ１３を保持するかのいずれかである。
【００２０】
図２は、ラック２０の中のスロットの総数が１４である例を示す。一番上のスロットが２１−１であり、次のスロットが２１−２であり、以下同じである。図２では、スロット２１−１から２１−１４は以下のように占められる。
【００２１】
スロット２１−１から２１−７の各々はドライバ回路１１およびチップアセンブリ１０を保持し、次のスロット２１−８は１つのパターン発生器１２およびそのメモリ１３を保持する。スロット２１−８中のパターン発生器１２は、バス１２ａでスロット２１−１から２１−７中の７つのドライバ回路に結合される。スロット２１−８中のパターン発生器は、そのバス上に、スロット２１−１から２１−７中のチップドライバ回路の７つすべてへビット−シリアルテスト信号をブロードキャストする。
【００２２】
スロット２１−９はドライバ回路１１およびチップアセンブリ１０を保持し、スロット２１−１０は１つのパターン発生器１２およびそのメモリ１３を保持する。スロット２１−１０中のパターン発生器はバス１２ａでスロット２１−９中のドライバ回路に結合され、スロット２１−１０中のパターン発生器は、そのバス上に、スロット２１−９中の１つのチップドライバ回路のみにビット−シリアルテスト信号を送る。
【００２３】
スロット２１−１１から２１−１３の各々はドライバ回路１１およびチップアセンブリ１０を保持し、次のスロット２１−１４は１つのパターン発生器１２およびそのメモリ１３を保持する。スロット２１−１４中のパターン発生器は、バス１２ａでスロット２１−１１から２１−１４中の３つのドライバ回路に結合され、スロット２１−１４中のパターン発生器は、そのバス上に、スロット２１−１１から２１−１３中のチップドライバ回路の３つすべてへビット−シリアルテスト信号をブロードキャストする。
【００２４】
スロット２１−８、２１−１０および２１−１４中のメモリ１３の各々は、パターン発生器１２がブロードキャストするビット−シリアルテスト信号を規定するいくつかのタイプの命令の異なるシーケンスを記憶する。３つの異なるタイプの命令が図３に示される。命令３１は第１のタイプであり、命令３２は第２のタイプであり、命令３３は第３のタイプである。
【００２５】
第１のタイプの各々の命令３１は、動作コードＯＰ、ワードカウントＷＣＮＴおよびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値ＯＰ１を有すると、命令３１は、ビットストリームＴＤＩを、テストされるチップ１０ａ中にあるデータレジスタに書込ませる。動作コードが別の特定の値ＯＰ２を有すると、命令３１は、ＴＤＩビットストリームを、チップ１０ａ中にある命令レジスタに書込ませる。
【００２６】
動作コードＯＰ１およびＯＰ２の両者について、書込まれるべきＴＤＩビットストリームは、図３に示されるように、命令３１内に指定される。このＴＤＩビットストリームはワードＷ０のすぐ後に始まり、それは、１つのビットのインクリメントが異なる長さを有する。ＴＤＩビットストリーム中のビットの総数は（ＷＣＮＴ−１）（Ｘ）＋ＢＣＮＴであり、式中、Ｘはワード当りのビット数である。ＴＤＩビットストリームを指定しない、最後のワード中のすべてのビットが未使用である。
【００２７】
第２のタイプの各々の命令３２は、動作コード、ワードカウントＷＣＮＴおよびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値ＯＰ３を有すると、命令３２は、チップ１０ａ中のデータレジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。動作コードが別の特定の値ＯＰ４を有すると、命令３２は、チップ１０ａ中の命令レジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。
【００２８】
動作コードＯＰ３およびＯＰ４の両者について、比較動作で用いるために２つのビットストリームＥＴＤＯおよびＭＡＳＫが命令３２内に指定される。それらの２つのビットストリームはワードＷ０のすぐ後に始まり、それらは、図３に示されるように、ワードごとにインタリーブされる。ＭＡＳＫビットストリーム中のｉ番目のビットが「１」ならば、チップから読出されるｉ番目のビットが比較動作に加わり、チップからのその特定のビットがＥＴＤＯビットストリーム中のｉ番目のビットと比較される。ビットストリームＥＴＤＯおよびＭＡＳＫの各々は長さが可変であり、それらのビットストリームの各々の中のビット総数は（ＷＣＮＴ−１）（Ｘ）＋ＢＣＮＴである。ＥＴＤＯおよびＭＡＳＫビットストリームを指定しない、最後の２つのワード中のビットのすべてが未使用である。
【００２９】
第３のタイプの各々の命令３３は、動作コードＯＰ、ワードカウントＷＣＮＴおよびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値ＯＰ５を有すると、命令３３は、ビットストリームＴＤＩがチップ１０ａ中のデータレジスタに書込まれるようにし、同時に、命令３３は、チップ１０ａ中のデータレジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。動作コードが別の特定の値ＯＰ６を有すると、命令３３は、ＴＤＩビットストリームがチップ１０ａ中の命令レジスタの中に書込まれるようにし、同時に、命令３３は、チップ１０ａ中の命令レジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。
【００３０】
動作コードＯＰ５およびＯＰ６の両者について、ＴＤＩビットストリームは命令３３内に指定され、２つの他のビットストリームＥＴＤＯおよびＭＡＳＫも、比較動作で用いるために命令内に指定される。これらの３つのビットストリームはワードＷ０のすぐ後に始まり、それらは、図３に示されるように、ワードごとにインタリーブされる。ＭＡＳＫビットストリーム中のｉ番目のビットが「１」ならば、チップから読出されるｉ番目のビットが比較動作に加わり、チップからのその特定のビットがＥＴＤＯビットストリーム中のｉ番目のビットと比較される。３つのビットストリームＴＤＩ、ＥＴＤＯおよびＭＡＳＫの各々は長さが可変であり、それらのビットストリームの各々の中のビットの総数は（ＷＣＮＴ−１）（Ｘ）＋（ＢＣＮＴ）である。ＴＤＩ、ＥＴＤＯおよびＭＡＳＫビットストリームを指定しない、最後の３つのワード中のビットのすべてが未使用である。
【００３１】
パターン発生器１２が命令３１、３２および３３の各々を実行するとき、それは、図３の命令内に述べられていないさらなるビットストリームも生成する。そのさらなるビットストリームは、ＴＭＳと呼ばれる制御信号として用いられ、これは、チップ１０ａを特定の状態に置いて、データレジスタを選択的に読出したり、データレジスタに書込んだり、命令レジスタを読出したりまたは命令レジスタに書込んだりする。各々のＴＭＳビットストリームは、命令レジスタまたはデータレジスタのいずれを用いるべきかを指定する動作コードＯＰ１−ＯＰ６と、ＴＭＳ信号中のビット数を決定するＷＣＮＴおよびＢＣＮＴカウントとに応答して生成される。
【００３２】
図４は、３つのタイプの命令３１、３２および３３がどのようにパターン発生器１２の各メモリ１３内に異なるシーケンスで記憶されるかの例を示す。図４の例では、命令のシーケンスはＩ（ｋ）、Ｉ（ｋ＋１）…などである。命令Ｉ（ｋ＋１）およびＩ（ｋ＋３）は第１のタイプ３１であり、命令Ｉ（ｋ）およびＩ（ｋ＋４）は第２のタイプ３２であり、命令Ｉ（ｋ＋２）およびＩ（ｋ＋５）は第３のタイプ３３である。
【００３３】
第１のタイプの各々の命令３１は動作コードＯＰ１またはＯＰ２で識別され、それは単一の可変長ビットストリームＴＤＩを指定する。第２のタイプの各々の命令３２は動作コードＯＰ３またはＯＰ４で識別され、それは２つの可変長ビットストリームＥＴＤＯおよびＭＡＳＫを指定する。第３のタイプの各々の命令３３は動作コードＯＰ５またはＯＰ６で識別され、それは３つの可変長ビットストリームＴＤＩ、ＥＴＤＯおよびＭＡＳＫを指定する。用いられていないビット（ＮＵ）のそれぞれのシリーズは各シリアルビットストリームのすぐ後に始まり、ワードバウンダリ上で終端する。これにより、シーケンス中の次の命令が常にワードバウンダリ上で始まるのが可能になる。
【００３４】
ここで図５を参照して、各パターン発生器１２内の回路構成の詳細を説明する。その回路構成は、順序ステートマシン４０、カウンタ４１、７つのレジスタ４２−４８の組、マルチプレクサ４９および発振器５０を含む。示されるように、それらの構成要素４０−５０のすべてが互いに相互接続されている。
【００３５】
カウンタ４１およびレジスタ４２−４８の各々は、データ入力Ｄおよびクロック入力Ｃの組を有する。入力Ｄ上のデータをカウンタまたは特定のレジスタに記憶するため、ステートマシン４０はクロックパルスをクロック入力Ｃに送る。カウンタ４２はカウントダウン入力ＣＤも有し、カウンタは、ＣＤ入力上でパルスを受取るとその記憶されたカウントを１だけデクリメントする。
【００３６】
動作において、ステートマシン４０は、構成要素４１−４８の各々を用いて以下の情報を記憶する。レジスタ４２は、図３の命令３１、３２および３３の第１のワードＷ０中で生じる動作コードＯＰを記憶する。カウンタ４１はワードカウントＷＣＮＴを記憶し、レジスタ４３は、図３の命令のうち各々の第１のワードＷ０中で生じるビットカウントＢＣＮＴを記憶する。
【００３７】
レジスタ４４は、図３の命令３１および３３中で生じるビットストリームＴＤＩの１つのワードを記憶する。レジスタ４５は、図３の命令３２および３３中で生じるビットストリームＥＴＤＯの１つのワードを記憶する。また、レジスタ４６は、図３の命令３２および３３中で生じるビットストリームＭＡＳＫの１つのワードを記憶する。
【００３８】
レジスタ４７は、図３の命令の実行の間にパターン発生器１２が内部で生成するさらなるビットストリームＴＭＳの１つのワードを記憶する。レジスタ４８は、少し後で説明される態様でパターン発生器１２およびチップドライバ回路１１の両者が内部で用いるさまざまな制御ビットを記憶する汎用レジスタである。
【００３９】
図３の命令のうち１つの実行の始めに、パターン発生器１２はメモリ１３から命令の第１のワードＷ０を読出す。その読出動作を行なうため、ステートマシン４０は、図１に示されるメモリ１３のポート１３ａに向かう１組のアドレス線４０ａの上にメモリアドレスＭＡＤＤＲを送る。応答して、メモリ１３のポート１３ａは、１組のデータ線４０ｂの上に、メモリデータＭＤＡＴＡとしてアドレス指定されたワードをステートマシン４０に戻す。次に、ステートマシン４０は３つのクロックライン４０ｃ−４０ｅ上にクロックパルスを送ってレジスタ４２にＯＰコードを記憶し、カウンタ４１にワードカウントＷＣＮＴを記憶しかつ、レジスタ４３にビットカウントＢＣＮＴを記憶する。
【００４０】
その後、ステートマシン４０は、レジスタ４２中のＯＰコードを調査する。レジスタ４２中のＯＰコードが、命令がＴＤＩデータストリームを含むタイプのものであることを示せば、そのデータストリームの第１のワードをメモリ１３から読出し、レジスタ４４に記憶する。レジスタ４２中のＯＰコードが、命令がＥＴＤＯデータストリームを含むタイプのものであることを示せば、そのデータストリームの第１のワードをメモリ１３から読出し、レジスタ４５に記憶する。レジスタ４２中のＯＰコードが、命令がＭＡＳＫデータストリームを含むタイプのものであることを示せば、ＭＡＳＫデータストリームの第１のワードをメモリ１３から読出し、レジスタ４６に記憶する。
【００４１】
メモリアドレスをアドレス線４０ａ上に順次送ることおよびデータ線４０ｂ上でメモリ１３から戻るアドレス指定されたワードを受取ることによって、パターン発生器ステートマシン４０を介して上記データストリームワードを一度に１つずつ入手する。メモリ１３からの受取った各々のワードは、クロックライン４０ｆ、４０ｇまたは４０ｈのうち１つの上にクロックパルスを送ることにより、適切なレジスタ４４、４５または４６に記憶される。
【００４２】
上記動作の後に、ステートマシン４０は、前に説明されたさらなるビットストリームＴＭＳの１つのワードを内部で生成する。その内部で生成された、ＴＭＳビットストリームのワードが１組の信号線４０ｉの上に送られ、それは、クロックライン４０ｊ上のクロックパルスによってＴＭＳレジスタ４７にロードされる。
【００４３】
その後、ステートマシン４０はマルチプレクサ４９を用いて、以前にロードされたレジスタ４４−４７の出力を、ＪＤＡＴＡと呼ばれるデータ信号を搬送する１組のデータ線５５上に順次伝える。マルチプレクサ４９を通して特定のレジスタの出力を伝えるため、ステートマシン４０は、マルチプレクサ４９に向かう１組の制御線４０ｋ上に、ＳＥＬ（ｉ）と呼ばれる制御信号を生成する。
【００４４】
レジスタの出力をＪＤＡＴＡ線５５上に送る間に、ステートマシン４０は、１組のアドレス線５６上に、ＪＡＤＤＲと呼ばれるアドレス信号も生成し、それらのアドレス信号がＪＤＡＴＡ信号の宛先を定める。ＪＤＡＴＡ信号およびＪＡＤＤＲ信号がいつ送られているかを示すため、ステートマシン４０は、クロックライン５７上に、ＪＳＴＲＯＢＥと呼ばれるパルスを送る。また、ステートマシン４０は、クロックライン５８上に、ＢＵＳＣＫと呼ばれる自走クロックを送る。線５５−５８のすべてが、選択可能な数のチップドライバ回路１１にパターン発生器１２を接続する、図１および図２に示されるバス１２ａをともに構成する。
【００４５】
次に、図６を参照して、チップドライバ回路１１の各々の中の回路構成の詳細を説明する。その回路構成は、アドレスデコーダ６０、５つのレジスタ６１−６５の組、４つのパラレル−シリアルシフトレジスタ６６−６９の組、シフト制御回路７０および可変遅延線７１を含む。図６に示されるように、構成要素６０−７１のすべては互いに相互接続されている。
【００４６】
レジスタ６１−６５の各々は、データ入力Ｄ、イネーブル入力Ｅおよびクロック入力Ｃの組を有する。データ入力Ｄは図５のパターン発生器からデータ信号ＪＤＡＴＡを受取り、クロック入力Ｃはパターン発生器からＪＳＴＲＯＢＥクロックパルスを受取る。ＪＤＡＴＡ信号を特定のレジスタ６１−６５に記憶するため、別個のイネーブル信号Ｅ１−Ｅ６がそのレジスタのイネーブル入力Ｅに送られる。
【００４７】
レジスタ６１−６５のためのイネーブル信号Ｅ１−Ｅ５のすべては、アドレスデコード回路６０により１組の信号線６０ａ−６０ｅ上に生成される。イネーブル信号Ｅ１はレジスタ６１に送られ、イネーブル信号Ｅ２はレジスタ６２に送られ、以下同じである。これらのイネーブル信号Ｅ１−Ｅ５はＪＡＤＤＲアドレス線５６上の特定のアドレスをデコードすることによりアドレスデコーダ６０で生成される。
【００４８】
動作において、図５のパターン発生器ステートマシン４０は、レジスタ６２−６５が以下の情報を記憶するように、ＪＡＤＤＲ、ＪＤＡＴＡおよびＪＳＴＲＯＢＥ信号を送る。ＭＡＳＫビットストリームの１つのワードをレジスタ６２に記憶し、そのワードを図５のレジスタ４６からマルチプレクサ４９を通して送る。ＴＤＩビットストリームの１つのワードをレジスタ６３に記憶し、そのワードを図５のレジスタ４４からマルチプレクサ４９を通して送る。ＥＴＤＯビットストリームの１つのワードをレジスタ６４に記憶し、そのワードを図５のレジスタ４５からマルチプレクサ４９を通して送る。ＴＭＳビットストリームの１つのワードをレジスタ６５に記憶し、そのワードを図５のレジスタ４７からマルチプレクサ４９を通して送る。
【００４９】
レジスタ６２−６５の各々は、パラレル−シリアルシフトレジスタ６６−６９のうち１つの上のデータ入力Ｄにそれぞれ結合される。それらのパラレル−シリアルシフトレジスタはロード入力Ｌおよびクロック入力Ｃも有する。クロック入力ＣがＳＥＲＩＡＬＣＫクロック信号の立上がり縁を受けるときに入力Ｌ上のＬＯＡＤ信号が「１」状態にあれば、データ入力信号のすべてをパラレル−シリアルシフトレジスタ６６−６９に記憶する。そうでなく、ＳＥＲＩＡＬＣＫクロック信号の立上がり縁が発生するときにＬＯＡＤ信号が「０」状態にあれば、レジスタ６６−６９のすべてが、それらが記憶するデータの１つのビットを外にシフトする。
【００５０】
ＬＯＡＤ信号およびＳＥＲＩＡＬＣＫクロック信号の両者がシフト制御回路７０によって生成され、それは、ＴＭＳビットストリームのワードをレジスタ６５にロード可能にするイネーブル信号Ｅ５に応答して動作する。イネーブル信号Ｅ５が、ＴＭＳレジスタがロードされるようにした後、シフト制御回路７０は線７０ａ上にＳＥＲＩＡＬＣＫクロック信号を生成し始める。これは、バスクロック信号ＢＵＳＣＫをクロックライン５８からクロックライン７０ａへゲート制御することによって行なわれる。
【００５１】
ＳＥＲＩＡＬＣＫクロック信号の第１のサイクルの間、シフト制御回路７０は、シリアル−パラレルレジスタ６６−６９のすべてに「１」としてＬＯＡＤ信号を送る。それにより、レジスタ６６−６９は、レジスタ６２−６５に保持されるビットストリームの１つのワードを記憶するようになる。次に、シフト制御回路７０は「０」としてＬＯＡＤ信号を生成し、これは、パラレル−シリアルレジスタ６６−６９の各々に、レジスタが記憶したビットストリームのワードを外にシフトさせる。
【００５２】
レジスタ６６−６９からの各ビットはＳＥＲＩＡＬＣＫクロックと同期してシフトされる。ＭＡＳＫビットストリームは信号線６６ａ上にシフトされ、ＴＤＩビットストリームは信号線６７ａ上にシフトされ、ＥＴＤＯビットストリームは信号線６８ａ上にシフトされ、ＴＭＳビットストリームは信号線６９ａ上にシフトされる。このシフトは、ＬＯＡＤ信号の「０」状態に応答して、シフトレジスタ６６−６９の各々が空になるまで継続する。
【００５３】
ビットストリームＭＡＳＫ、ＴＤＩ、ＥＴＤＯおよびＴＭＳのいずれの１つが第２のワードの中に延びても、それらのワードは、上記シフトが起こっている間にパターン発生器ステートマシン４０によってメモリ１３から読出され、レジスタ６２−６５にロードされる。その場合、シフト制御回路７０は、イネーブル信号Ｅ５がＴＭＳレジスタ６５に二度目として再送されたことを覚えている。
【００５４】
後に、シフトレジスタ６６−６９が空になると、シフト制御回路７０は、第２のイネーブル信号Ｅ５が送られたか否かを見るためにチェックを行なう。送られていれば、シフト制御回路７０は、シリアル−パラレルレジスタ６６−６９のすべてに「１」としてＬＯＡＤ信号を再送する。それにより、レジスタ６６−６９は、レジスタ６２−６５に保持されるビットストリームの第２のワードを記憶するようになる。次に、シフト制御回路７０は、パラレル−シリアルレジスタ６６−６９の各々が、それらが記憶したビットストリームの第２のワードを外にシフトするまで、「０」としてＬＯＡＤ信号を生成する。
【００５５】
上記ロードおよびシフトは、メモリ１３の命令について、シリアルビットストリームの終端に到達するまで継続する。次に、ビットストリームの最後のビットがレジスタ６６−６９からシフトされると、シフト制御回路７０は、クロックライン７０ａ上にクロック信号ＳＥＲＩＡＬＣＫを生成するのを止める。
【００５６】
上述の動作のすべてに加えて、図６のチップドライバ回路は、クロックライン７１ａ上にクロック信号ＴＣＫも生成する。このＴＣＫクロック信号は、線５３上のＢＵＳＣＫ信号の遅延した複製であり、これは可変遅延回路７１によって生成される。可変遅延回路による遅延の量は、レジスタ６１に記憶される信号線６１ａ上の制御信号によって選択される。
【００５７】
次に図７を参照して、これは、図３の各命令を図５のパターン発生器および図６のチップドライバ回路が実行するシーケンス全体を図示する。まず、パターン発生器ステートマシン４０は状態Ｓ１にあり、ここで、そのメモリ１３から命令の第１のワードＷ０を読出す。その後、状態Ｓ２で、ステートマシン４０はレジスタ４２中の動作コードを調査し、それが実行中の命令のタイプを判断する。
【００５８】
命令が第１のタイプ３１または第３のタイプ３３ならば、ステートマシン４０はＴＤＩビットストリームの１つのワードを読出し、これは状態Ｓ３で起こる。そのワードはステートマシン４０によりレジスタ４４に記憶される。
【００５９】
命令が第２のタイプ３２または第３のタイプ３３ならば、ステートマシン４０はＥＴＤＯビットストリームの１つのワードを読出し、これは状態Ｓ４で起こる。ＥＴＤＯビットストリームのそのワードは、ステートマシン４０によりレジスタ４５に記憶される。
【００６０】
同様に、命令が第２のタイプ３２または第３のタイプ３３ならば、ステートマシン４０はＭＡＳＫビットストリームの１つのワードを読出し、これは状態Ｓ５で起こる。ＭＡＳＫビットストリームのそのワードは、ステートマシン４０によりレジスタ４６に記憶される。
【００６１】
その後、ステートマシン４０はＴＭＳビットストリームの１つのワードを内部で生成し、これは状態Ｓ６で起こる。ＴＭＳビットストリームのそのワードは、ステートマシン４０によりレジスタ４７に記憶される。
【００６２】
次に状態Ｓ７で、ステートマシン４０は、それが第１または第３のタイプの命令３１または３３を実行中ならば、ＴＤＩビットストリームの１つのワードをブロードキャストする。ＴＤＩビットストリームのこのワードは、レジスタ４４からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６３の中に送られる。
【００６３】
次に状態Ｓ８で、ステートマシン４０は、それが第２または第３のタイプの命令３２または３３を実行中ならば、ＥＴＤＯビットストリームの１つのワードをブロードキャストする。ＥＴＤＯビットストリームのこのワードは、レジスタ４５からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６４の中に送られる。
【００６４】
次に状態Ｓ９で、ステートマシン４０は、それが第２または第３のタイプの命令３２または３３を実行中ならば、ＭＡＳＫビットストリームの１つのワードをブロードキャストする。ＭＡＳＫビットストリームのこのワードは、レジスタ４６からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６２の中に送られる。
【００６５】
次に状態Ｓ１０で、ステートマシン４０はＴＭＳビットストリームの１つのワードをブロードキャストする。ＴＭＳビットストリームのこのワードは、レジスタ４７からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６５の中に送られる。
【００６６】
次に状態Ｓ１１で、ステートマシン４０はカウンタ４１中のワードカウントＷＣＮＴを１だけデクリメントし、結果が０であるかどうかを見るようにチェックを行なう。結果が０でなければ、状態Ｓ３−Ｓ１０の動作のすべてが繰返される。そうでなく、結果が０ならば、ステートマシン４０は、状態Ｓ１に入ることによって次の命令を実行し始める。
【００６７】
状態Ｓ１０でステートマシン４０がＴＭＳビットストリームのワードをブロードキャストするたびに、パターン発生器に接続される各々のチップドライバ回路中のシフト制御回路７０がそのイベントを覚える。このとき、パラレル−シリアルシフトレジスタ６６−６９が空ならば、保持レジスタ６２−６５の中身でそれらをロードする。これはチップドライバ回路が状態Ｓ２１にあるときに起こる。
【００６８】
その後、パラレル−シリアルシフトレジスタ６６−６９の中身が信号線６６ａ−６９ａ上にシフトされる。これは、チップドライバ回路が状態Ｓ２２にあるときに起こる。次に、シフトレジスタ６６−６９中の最後のビットが外にシフトされているとき、シフト制御回路７０は、レジスタ６５がＴＭＳビットストリームの別のワードでロードされたかどうかを見るようにチェックを行なう。ロードされていれば、状態Ｓ２１およびＳ２２のロードおよびシフト動作を繰返す。
【００６９】
ＴＤＩ、ＥＴＤＯ、ＭＡＳＫおよびＴＭＳのビットストリームが数ワードの長さであるとき、チップドライバ回路１１中の状態Ｓ２１およびＳ２２はパターン発生器１２中の状態Ｓ３−Ｓ１１と同時に起こる。その同時の動作により、チップドライバ回路１１およびパターン発生器１２は、パターン発生器がビットストリームの次のワードを読出しかつブロードキャストする間にチップドライバ回路がビットストリームの１つのワードからビットをシフトさせる、多段パイプラインとして働く。
【００７０】
また、パターン発生器ステートマシン４０が次の命令を実行し始めると、チップドライバ回路１１は、状態Ｓ２２で、パラレル−シリアルシフトレジスタ６６−６９の中に残るいずれのビットもシフトし続ける。その同時の動作により、チップドライバ回路１１およびパターン発生器１２はここでも、パターン発生器が次の命令のワードＷ０を読出しかつデコードしている間に１つの命令のビットストリーム中のビットをシフトさせる、多段パイプラインとして働く。
【００７１】
ここで図８を参照して、これは、各チップドライバ回路がどのように、テストされる集積回路チップと相互結合されるかについてのさらなる詳細を示す。図８で、参照番号１０は図１および図２に示されるのと同じチップアセンブリを識別し、参照番号１０ａは、アセンブリ１０中のテストされるべきチップを識別する。
【００７２】
アセンブリ１０中のテストされるべき各チップ１０ａごとに、４つの送信器８１−８４および１つの受信器８５の別個の組がチップドライバ回路１１に設けられる。各々の送信器８１は、線７１ａから別個のチップ１０ａにクロック信号ＴＣＫを送る。各々の送信器８２は、線６７ａから別個のチップ１０ａにビットストリームＴＤＩを送る。各々の送信器８３は、線６９ａから別個のチップ１０ａにビットストリームＴＭＳを送る。また、各々の送信器８４は、それぞれの高周波クロックＨＦＣＫ（ｉ）を別個のチップ１０ａに送るが、これは図９および図１０に関連して後に説明される。
【００７３】
送信器８１−８４から受ける信号に応答して、アセンブリ１０中の各チップ１０ａは、ＴＤＯと呼ばれる別個の出力ビットストリームを生成する。各チップ１０ａからのそのＴＤＯビットストリームは、チップドライバ回路上の別個の受信器８５に送られる。受信器８５から、ＴＤＯビットストリームのすべては、図８に示される、チップドライバ回路の残余の構成要素９０−９８により、並行して処理される。
【００７４】
図８の構成要素９０は排他的ＯＲゲートであり、構成要素９１はＡＮＤゲートであり、構成要素９２はフリップフロップである。受信器８５の各々ごとに構成要素９０−９２の別個の組が設けられる。図８の構成要素９３はマルチプレクサであり、構成要素９４はデコーダ回路であり、構成要素９５は可変遅延回路であり、構成要素９６はレジスタであり、構成要素９７はデコーダ回路であり、構成要素９８はレジスタであり、構成要素９９はデコーダ回路である。
【００７５】
動作において、ビットストリームＥＴＤＯ、ＭＡＳＫおよびＴＣＫは可変遅延回路９５を通って送られ、それにより、それぞれＤＥＴＤＯ、ＤＭＡＳＫおよびＤＴＣＫと呼ばれる３つの対応の遅延ビットストリームを生成する。可変遅延回路９５による遅延の量は、レジスタ９６の出力によって選択され、その遅延が、ＴＤＯビットストリームを生成する各チップ１０ａ内で発生する遅延を補う。特定の遅延を選択するため、レジスタ９６は、デコーダ回路９７が予め定められたＪＡＤＲアドレスを検出するときにＪＤＡＴＡ信号でロードされる。
【００７６】
遅延回路９５から、排他的ＯＲゲート９０のすべてに遅延ビットストリームＤＥＴＤＯが送られ、ここでそれは受信器８５のすべてから来るＴＤＯビットストリームと比較される。ＤＥＴＤＯビットストリーム中の任意のビットとＴＤＯ（ｉ）ビットストリーム中の対応するビットとの間で比較ミス（miscompare）が起これば、比較ミスが起こる排他的ＯＲゲート９０は、「１」状態の出力信号ＥＲＡ（ｉ）を生成する。
【００７７】
排他的ＯＲゲート９０からのエラー信号ＥＲＡ（ｉ）の各々はＡＮＤゲート９１の別個の１つに送られ、それらのＡＮＤゲートは他の２つの入力信号も受取る。一方のそのような入力信号が遅延ビットストリームＤＭＡＳＫであり、他方の入力信号がレジスタ９８からの別個のイネーブル信号ＥＮ（ｉ）である。エラー信号ＥＲＡ（ｉ）がＴＤＯ（ｉ）ビットストリーム中の特定のビットに対して「１」であり、ＤＭＡＳＫ信号中の対応するビットも「１」であり、イネーブル信号ＥＮ（ｉ）も「１」ならば、ｉ番目のＡＮＤゲートからの出力信号ＥＲＢ（ｉ）は「１」である。
【００７８】
ビットストリームＴＤＯ（ｉ）中の任意の１つの特定のビット中の比較ミスを無視するため、ＤＭＡＳＫビットストリーム中の対応するビットが「０」にセットされる。また、対応するイネーブル信号ＥＮ（ｉ）を「０」にセットすることにより、ビットストリームＴＤＯ（ｉ）全体を無視することができる。
【００７９】
ＡＮＤゲート９１のいずれの１つからのエラー信号ＥＲＢ（ｉ）も「１」になると、これは、対応するフリップフロップ９２をセットされた状態にする。セットされた状態の各フリップフロップ９２はその後、パターン発生器１２によって読出されかつリセットされるまで、セットされた状態のままである。
【００８０】
エラーフリップフロップ９２を読出すため、パターン発生器１２は特定のＪＡＤＲアドレスをデコーダ回路９４に送る。応答して、デコーダ回路９４は、出力９４ａ上に、フリップフロップ９２のすべてからマルチプレクサ９３を通ってエラー信号をＪＤＡＴＡ線５０に伝える信号を生成する。次に、パターン発生器１２は別のＪＡＤＲアドレスを送り、これは、デコーダ回路９４に、出力９４ｂ上に、フリップフロップ９２のすべてをリセットする信号を生成させる。
【００８１】
次に図９を参照して、チップドライバ回路１１の各々の中に含まれるいくつかのさらなる回路構成要素１００−１０９を説明する。これらの構成要素１００−１０９のすべては相互作用して、テストされている各チップ１０ａごとに別個の高周波クロック信号ＨＦＣＫ（ｉ）を生成する。
【００８２】
図９では、構成要素１００は自走高周波発振器であり、構成要素１０１はデコーダ回路であり、構成要素１０２はレジスタであり、構成要素１０３は、選択可能な整数Ｎで除算する除算器回路である。構成要素１０４は順序ステートマシンであり、構成要素１０５はステートマシン１０４に対してカウントを保持するカウンタ回路であり、構成要素１０６は、ステートマシン１０４に対する制御信号を保持するメモリである。構成要素１０７はフリップフロップであり、構成要素１０８はＯＲゲートであり、構成要素１０９は送信器である。生成される各高周波クロック信号ＨＦＣＫ（ｉ）ごとに、構成要素１０７−１０９の別個の組１１０（ｉ）が設けられる。
【００８３】
動作において、発振器１００は、単一の高周波数で自走クロックＦＲＣＫ１を生成する。そのクロック信号ＦＲＣＫ１は除算器回路１０３に送られ、ここでこれは選択可能な整数Ｎだけ周波数を減じられる。次に、除算器１０３からの出力クロックＦＲＣＫ２が回路１０７−１０９の各組１１０（ｉ）に送られる。
【００８４】
回路１１０（ｉ）の各組は、選択可能なサイクルの自走クロックＦＲＣＫ２を伝えることにより、高周波クロック信号ＨＦＣＫ（ｉ）を生成する。伝えられるそれらのサイクルは、２つの制御信号ＳＴＡＲＴ（ｉ）およびＳＴＯＰ（ｉ）によって選択され、それらは順序ステートマシン１０４によって生成される。
【００８５】
信号ＳＴＯＰ（ｉ）が「１」として生成されると、フリップフロップ１０７は、自走クロック信号ＦＲＣＫ２と同期してセットする。フリップフロップ１０７のそのセット状態は、ＯＲゲート１０８の出力が常に「１」を生成するようにする。したがって、高周波クロック信号ＨＦＣＫ（ｉ）は「１」状態で止められる。
【００８６】
フリップフロップ１０７をリセットするには、ステートマシン１０４は「０」としてＳＴＯＰ（ｉ）信号を生成し、「１」としてＳＴＡＲＴ（ｉ）信号を生成する。フリップフロップ１０７のそのリセット状態により、ＯＲゲート１０８がクロック信号ＦＲＣＫ２を伝えるようになり、ＯＲゲート１０８の出力から、高周波クロックＦＲＣＫ２が送信器１０９を通って伝わり、ここでそれはクロック信号ＨＦＣＫ（ｉ）になる。
【００８７】
回路１１０（ｉ）の各組ごとに制御信号ＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）を生成するため、ステートマシン１０４は、制御メモリ１０６に記憶されるさまざまな制御ビットを読出す。それらの制御ビットの例が図１０の「１」および「０」で示される。１組の制御ビットを読出すため、ステートマシン１０４はアドレス線１０４ａ上のアドレスをメモリ１０６に送る。応答して、メモリは、アドレス指定された組の制御ビットを信号線１０４ｂ上のステートマシン１０４に送る。
【００８８】
図１０は、制御ビットの各組が、ビットＢ１−Ｂ１６として識別される１６ビットからなる例を示す。始めの１４ビットＢ１−Ｂ１４の各々は、回路１１０（ｉ）のうち特定の１つの動作を制御する。ビットＢ１は回路１１０（１）を制御し、ビットＢ２は回路１１０（２）を制御し、以下同じである。残余のビットＢ１５およびＢ１６は、ステートマシン１０４をシーケンスモードまたは自走モードのいずれかで動作させるモード制御ビットである。
【００８９】
ＪＤＡＴＡ線上の特定のメモリアドレスとともにＳＴＡＲＴコマンドがデコーダ１０１からステートマシン１０４に送られるとき、それは、そのアドレスでメモリ１０６から制御ビットの組を読出す。ステートマシン１０４が、ビットＢ１５が「１」である制御ビットの組を読出せば、ステートマシンはシーケンスモードで動作する。そのモードでは、ステートマシン１０４は、それがメモリ１０６に送るアドレスを順次インクリメントし、応答して、ステートマシンは、制御信号のアドレス指定された組を受取る。動作のこのシーケンスモードは、ビットＢ１６が「１」である制御ビットの組を読出すまで継続し、このときに動作のシーケンスモードが停止する。
【００９０】
シーケンスモードで読出される制御信号の各組ごとに、ステートマシン１０４は制御ビットＢ１−Ｂ１４を調査する。「１」である、ビットＢ１−Ｂ１４の各々は、ステートマシン１０４にＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）を生成させ、それにより回路１１０（ｉ）は、カウンタ１０５が指定する数のサイクルの間クロックＦＲＣＫ２を伝える。
【００９１】
図１０では、アドレス「Ａ」が読出す制御ビットの組は、「１」にセットされたビットＢ１−Ｂ４を有する。したがって、その組の制御ビットに応答して、ステートマシン１０４は、回路１１０（１）から１１０（４）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９２】
次に、アドレス「Ａ＋１」が読出す制御ビットの組は、「１」にセットされたビットＢ５−Ｂ７を有する。したがって、その組の制御ビットに応答して、ステートマシン１０４は、回路１１０（５）から１１０（７）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９３】
次に、アドレス「Ａ＋２」が読出す制御ビットの組は、「１」にセットされたビットＢ８−Ｂ１１を有する。したがって、制御ビットのその組に応答して、ステートマシン１０４は、回路１１０（８）から１１０（１１）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９４】
最後に、アドレス「Ａ＋３」が読出す制御ビットの組は、「１」にセットされたビットＢ１２−Ｂ１４を有する。したがって、制御ビットのその組に応答して、ステートマシン１０４は、回路１１０（１２）から１１０（１４）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９５】
比較して、ステートマシン１０４が、ビットＢ１５が「０」である１組の制御ビットを読出せば、ステートマシンは自走モードで動作する。そのモードでは、ステートマシン１０４は、それがメモリ１０６に送るアドレスをインクリメントしないが、代わりにステートマシンは、それが読出すただ１つの組の制御信号にと連続して動作する。
【００９６】
その単一の組の制御信号を用いて、ステートマシン１０４はここでも制御ビットＢ１−Ｂ１４を調査する。「１」である、ビットＢ１−Ｂ１４の各々は、ステートマシン１０４にＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）信号を生成させ、それにより回路１１０（ｉ）は連続してクロックＦＲＣＫ２を伝える。動作のこの自走モードを終了させるには、ステートマシン１０４に、デコーダ１０１からＳＴＯＰコマンドを送る必要がある。そのコマンドは、デコーダ１０１が特定のＪＡＤＲアドレスを受取るときに送られる。
【００９７】
図１０では、アドレス「Ａ＋４」が読出す制御ビットの組は、「０」にセットされたビットＢ１５を有し、それはステートマシン１０４を自走モードに置く。アドレス「Ａ＋４」にある制御ビットの組においても、ビットＢ１−Ｂ１４のすべてが「１」にセットされため、応答して、ステートマシン１０４は、ＳＴＯＰコマンドを受取るまで、回路１１０（１）から１１０（１４）の各々がクロック信号ＦＲＣＫ２を連続して伝えるようにする。
【００９８】
同様に図１０では、アドレス「Ａ＋５」が読出す制御ビットの組は、「０」にセットされたＢ１５も有し、それはステートマシン１０４を自走モードに置く。しかしながら、アドレス「Ａ＋５」にある制御ビットの組では、ビットＢ２のみが「１」にセットされるため、応答して、ステートマシン１０４は、回路１１０（２）のみにクロック信号ＦＲＣＫ２を連続して伝えさせる。
【００９９】
図９および図１０の回路構成を用いて達成される１つの特定の特徴は、それが、チップアセンブリ１０中のチップ１０ａを、選択可能なサブセットの中で順次にまたは１組として同時にテスト可能にすることである。この特徴は、テスト中のチップ１０ａが、高周波クロック信号ＨＦＣＫ（ｉ）を受けるときに大量の電力を消費するが、高周波クロック信号を受けないときには実質的により少ない電力しか消費しないタイプのものであるときに望ましい。そのようなチップは、たとえば、ＣＭＯＳマイクロプロセッサチップおよびＣＭＯＳメモリチップを含む。高周波クロック信号ＨＦＣＫ（ｉ）を同時に受けるチップ１０ａの数を限定することにより、チップ１０ａのすべてにおいて消費される総電力量を、チップのすべてが高周波クロック信号を受けるとすれば超えてしまうであろういかなる予め定められた電力限界よりも下に保つことができる。
【０１００】
図９および図１０の回路構成を用いて達成される別の特定の特徴は、それが、ビットの一意なストリームをチップ１０ａの各々の中に別個に書込むのを可能にすることである。それは、高周波クロック信号ＨＦＣＫ（ｉ）をチップ１０ａの各々に一度に１つずつ送るようにする、メモリ１０６中の制御ビットを記憶することによって達成される。また、１つの特定のチップが高周波クロック信号ＨＦＣＫ（ｉ）を受けているとき、そのチップに書込まれるべきデータは、ＴＤＩビットストリームとしてチップ１０ａのすべてに送られる。この特徴は、シリアル番号などのある一意な情報を、テスト中の各チップ１０ａに書込む必要があるときに望ましい。
【０１０１】
ここで図１１を参照して、これは、図３の、以前に説明された命令３１、３２、３３とともに、メモリ１３のチップテストプログラムに含まれ得る３つのさらなる命令３４、３５および３６を示す。命令３４は、動作コードＯＰ７、ＪＡＤＲフィールド３４ａおよびＪＤＡＴＡフィールド３４ｂを含むただ１つの単一ワードＷ０からなる内部制御命令である。命令３４がパターン発生器１２によって実行されると、ステートマシン４０はＪＡＤＲ信号線５６上にＪＡＤＲフィールド３４ａを送り、それはＪＤＡＴＡ信号線５５上にＪＤＡＴＡフィールド３４ｂを送る。
【０１０２】
命令３４を用いて、図６のレジスタ６１をロードし、図１０のレジスタ９６および９８をロードしかつ図９のレジスタ１０２をロードすることができる。また、命令３４を用いて、図８のデコーダ９４にアドレスを送り、図９のカウンタ１０５にカウントを送り、１０６上の制御メモリに制御ビットの各組を書込むこともできる。また、命令３４を用いて、デコーダ１０１からステートマシン１０４へＳＴＡＲＴおよびＳＴＯＰコマンドを送ることもできる。
【０１０３】
命令３５は、同様にただ１つの単一ワードＷ０からなる分岐命令である。命令３５は、動作コードＯＰ８、テスト条件フィールド３５ａおよびジャンプアドレスフィールド３５ｂを含む。命令３５がパターン発生器１２によって実行されると、ステートマシン４０は、テスト条件フィールド３５ａが指定する条件をテストする。そのテストされる条件が真ならば、メモリ１３から実行される次の命令が、フィールド３５ｂ中のジャンプアドレスを引いた分岐命令３５のアドレスで生じる。
【０１０４】
命令３６は、同様に単一ワードＷ０からなる書込メモリ命令である。命令３６は、それを書込メモリ命令として識別する動作コードＯＰ９を含み、メモリアドレスフィールド３６ａを含む。命令３６がパターン発生器１２によって実行されると、エラー信号が図８のマルチプレクサ９３から読出され、メモリアドレスフィールド３６ａにメモリ１３に書込まれる。
【０１０５】
この発明に従う集積回路チップをテストするシステムの１つの好ましい実施例が詳細に説明された。しかしながら、さらに、この発明の性質および精神から逸脱することなく、この実施例の詳細に対してさまざまな変更および修正をなすことができる。
【０１０６】
たとえば、図２は、合計で１４のスロットを有するラック２０にチップテストシステムを収容する例を１つだけ図示する。しかしながら、修正例として、ラック２０はいずれの数のスロットも含み得、多数のラックが存在し得る。また、各ラック中のスロットに、チップアセンブリ１０、ドライバ回路１１およびそのそれぞれのメモリ１３を備えるパターン発生器１２のいずれの組合せを入れることもできる。
【０１０７】
同様に、図１は、各チップアセンブリ１０が、テストすべき集積回路チップ１０ａの４つのみを保持する例を１つだけ示す。しかしながら、修正例として、各チップアセンブリ１０はいずれの所望の数の集積回路チップ１０ａも保持することができる。
【０１０８】
また、別の修正例として、図１に示されるモジュール１１、１２、１３および１４の各々は、どのタイプの回路構成からも構築可能である。たとえば、（図５、図６、図８、図９および図１０に詳細に示されるような）チップドライバ回路１１中の回路構成のすべておよびパターン発生器１２中の回路構成のすべてをＴＴＬ回路、ＥＣＬ回路、ＭＯＳ回路およびＣＭＯＳ回路から構築することができる。同様に、図１の各メモリモジュール１３を、フリップフロップもしくはキャパシタの中にまたは磁気記憶媒体もしくは光学記憶媒体上にデータビットを記憶するものなどの、いずれのタイプのメモリセルからも構築可能である。
【０１０９】
同様に、図示されたチップテストシステム中の順序制御回路の各々は、いずれのタイプの内部構造も有し得る。それらの順序制御回路は、図５のパターン発生器ステートマシン４０、図６のシフト制御回路７０および図９のクロックシーケンスステートマシン１０４を含む。パターン発生器ステートマシン４０のためのいずれの内部構造も、それが図７の状態Ｓ１−Ｓ１１に従って動作する限りは好適である。チップ制御回路構成７０のためのいずれの内部構造も、それが図７の状態Ｓ２１−Ｓ２３に従って動作する限りは好適である。また、図９のクロックシーケンスステートマシン１０４のためのいずれの内部構造も、図１０と関連して説明されたように、それがシーケンスモードおよび自走モードで動作する限りは好適である。
【０１１０】
また、別の修正例として、各メモリモジュール１３からワードとして読出されるビットの数は、いずれの予め定められた数でもあり得る。図３は、メモリモジュール１３中の各ワードが「Ｘ」ビットからなるのを示す。好適には、Ｘは、１６ビット、３２ビット、４８ビット、６４ビットなどの整数バイトである。
【０１１１】
さらに、別の修正例として、テストされるチップ１０ａを特定の状態に置くように生成される各ＴＭＳビットストリームは、いずれの予め規定されたビットのシリーズでもあり得る。各々のビットストリームがどのようであるべきかは、チップ１０ａの内部構造によって定められる。１つの具体例として、ＴＭＳビットストリームを、以下に表２に示されるように予め規定しかつ生成することができる。
【０１１２】
表２
ＴＭＳヘッダ ヘッダに応答するチップ１０ａの状態
０１００００ 命令レジスタ読出
０１１０００ 命令レジスタ書込
０１１１００ データレジスタ読出
０１１１１０ データレジスタ書込
表２中の各ＴＭＳヘッダの後に「１」ビットのシリーズが続くが、これは、命令／データレジスタから読出されるＴＤＯビットの数またはそれらのレジスタに書込まれるＴＤＩビットの数と等しい。「１」ビットのそのシリーズの後に、「０」ビットのシリーズが続き、これは次のＴＭＳヘッダが始まるまで継続する。
【０１１３】
別の例として、各ＴＭＳビットストリームを、いずれの所望の標準に従って予め規定しかつ生成することもできる。１つのそのような標準がＩＥＥＥ１１４９．１バウンダリスキャン標準であり、これは本明細書中に引用により援用されている。
【０１１４】
さらに、図１２は、パターン発生器が送るビットストリームＴＤＩ、ＥＴＤＯ、ＭＡＳＫおよびＴＭＳの４つすべてが命令３７内に明確に指定されるさらに別の修正例を示す。この命令３７は、第１のワードＷ０中の動作コードＯＰ１０によって識別される。命令３７は、送られるべきＴＭＳビットストリームを指定する１つの新たなＴＭＳフィールドを含む。他のフィールドＢＣＮＴ、ＷＣＮＴ、ＴＤＩ、ＥＴＤＯおよびＭＡＳＫのすべては、図３の命令３３について以前説明された対応のフィールドと同じである。
【０１１５】
命令３７内にＴＭＳビットストリームを明確に規定できることにより、単一のパターン発生器１２は、異なるＴＭＳビットストリームが同じ状態に入るのを必要とする異なるタイプのチップを順次テストすることができる。しかしながら、テスト中のチップがすべて同じＴＭＳ信号シーケンスを用いるならば、命令３３が命令３７よりも好ましい。なぜなら命令３３は２５％より少ないメモリ空間を占めるからである。
【０１１６】
別の修正例として、命令３７中のビットストリームＴＤＩ、ＥＴＤＯおよびＭＡＳＫのどの１つもその命令から除去することができる。ＴＤＩビットストリームが除去されれば、ＴＭＳビットストリームを所望のように指定可能であることを除き、結果は図３の以前説明された命令３２と同様である。ＥＤＴＯおよびＭＡＳＫビットストリームが命令３７から除去されれば、ここでもＴＭＳビットストリームを所望のように指定可能であることを除き、結果は図３の以前説明された命令３１と同様である。
【０１１７】
したがって、この発明はいずれの１つの特定の実施例または修正例の詳細に限定されるものではなく、添付の請求項によって規定されることを理解されたい。
【図面の簡単な説明】
【図１】 この発明の１つの好ましい実施例を構成するチップテストシステムのブロック図である。
【図２】 図１のチップテストシステムがどのように物理的にパッケージされるかを示す図である。
【図３】 集積回路チップをテストするため、図１のシステムが実行する３つの異なるタイプの可変長命令を示す図である。
【図４】 テストプログラムを形成するため、図３の命令がどのようにシーケンスに配置されるかの例を示す図である。
【図５】 図１のシステム中に選択された量で発生する、パターン発生器の内部詳細図である。
【図６】 図１のシステム中に選択可能な量で発生する、チップドライバ回路の内部詳細図である。
【図７】 図５のパターン発生器および図６のチップドライバ回路がどのように図１のシステム中で相互作用するかを示す図である。
【図８】 各チップドライバ回路上のさらなる回路構成であって、それにより、テストされるチップ中のエラーが検出される、図である。
【図９】 各ドライバ回路上のさらなる回路構成であって、それにより、多数のチップがプログラム制御下の選択可能なサブセット中で同時にまたは順次にテストされる、図である。
【図１０】 図９の回路構成の一部である制御メモリの構造を示す図である。
【図１１】 図１のチップテストシステムが実行するさらなる３つのタイプ命令を示す図である。
【図１２】 図３に示される３つの命令に対してなされ得る修正を示す図である。
［関連事件］
この発明は、上記事件登録番号および名称によって識別されるように、他の２件の発明に関連し、それらは１つの共通の発明の詳細な説明によって本明細書中に記載される。これらの２件の関連発明は、米国連続番号第０９／３８７，１９７号を有する、「ワードバウンダリ上で終端する未使用ビットによって間隔をあけられ、いかなる長さのチップテストビットストリームも生成する命令を含むプログラム記憶装置」（“A Program Storage Device Containing Instructions That are Spaced Apart by Unused Bits That End on Word Boundaries and Which Generate Chip Testing Bit Streams of Any Length”）と題された事件登録番号５５０，６０９および；米国連続番号第０９／３８６，９４５号を有する、「チップの電力消費を限定する、プログラム制御下の選択可能なサブセット中で順次にまたは同時に多数のチップの組をテストするための電子システム」（“An Electronic System for Testing a Set of Multiple Chips Concurrently or Sequentially in Selectable Subsets Under Program Control to Limit Chip Power Dissipation”）と題された事件登録番号５５０，６１１として識別される。３件すべての発明に関する特許出願は、１９９９年８月３１日に米国特許庁に同時出願された。
【０００２】
【発明の背景】
この発明は、請求項に記載のように、チップドライバー回路の選択可能なセットに異なるビットストリームを同時にブロードキャストする、選択可能な数のパターン発生器を有する、チップをテストするための電子システムを含む。先行技術では、チップをテストするための関連の電子システムが米国特許第５，３９０，１２９号に開示されている。この先行技術のシステムは、同様にこの発明の譲受人であるユニシス・コーポレイション（Unisys Corporation）に譲渡されている。
【０００３】
先行技術のチップテストシステムの単純化されたブロック図が特許’１２９の図２に示される。このシステムは、時分割バス５２を介して複数のドライバボード１００に結合されるコンピュータ５０を含み、各々のドライバボード１００は、テストされるべきいくつかの集積回路チップを保持するそれぞれのバーンインボード５００に結合される。
【０００４】
動作において、コンピュータ５０は、各々のドライバボード１００に、チップをテストするのに用いる、別個の組のテストデータパターンを順次送る。これらのテストデータパターンは大きなＳＲＡＭ中の各ドライバボードに記憶され、これは図３に参照番号１０７で示され、図９に参照番号１４５でより詳細に示される。任意のある時間にどの特定のドライバボードがテストデータパターンを受けかつ記憶するかは、図２のブロック図に示されるように、ドライバボード上のアドレス回路１００Ａによって定められる。
【０００５】
テストデータパターンがすべてのドライバボード１００上のＳＲＡＭ１４５に記憶された後、すべてのバーンインボード５００上のチップを並行してテストすることができる。それを行なうため、テストパターンは、ＳＲＡＭのすべてから同時に読出されかつ、図１４に示されるように、それぞれの出力ドライバモジュール１６４を通してバーンインボード５００のすべての上のチップに送られる。
【０００６】
特許’１２９中のチップテストシステムの１つの特定の特徴は、各バーンインボードが、ボード上でテストすべきチップのタイプを識別するＩＤコードを含むことである。そのＩＤコードはドライバボード１００によって感知され、コンピュータ５０に送られる。応答して、コンピュータ５０がドライバボードに送るテストデータパターンが、感知されるＩＤコードに適合される。
【０００７】
しかしながら、特許’１２９中のチップテストシステムは、図２のアーキテクチャが課すいくつかの大きな限界も有する。たとえば、コンピュータ５０は、ドライバボード１００のすべてにとって、テストデータパターンの唯一のソースである。その結果、チップテストシステムの動作の速度が限定される。なぜなら、コンピュータ５０は、バス５２を介して、テストデータパターンを一度に単一のドライバボードにしか送ることができないからである。
【０００８】
特許’１２９中のチップテストシステムの別の限界は、各々のドライバボード１００がバーンインボード５００上のチップのすべてを同時に常にテストすることである。しかしながら、各々のバーンインボードは、ボード上のチップが消費可能な総電力量に対する限界を元来有している。したがって、各バーンインボード５００上での総電力消費をある限界よりも下に保つためには、チップ当りの最大電力消費が増加するに従って、各バーンインボード上のチップの総数を減らさなければならない。
【０００９】
特許’１２９のチップテストシステムのさらに別の限界は、各ドライバボード上の大きなＳＲＡＭ１４５中の記憶済テストデータパターンがＳＲＡＭメモリセルを非常に非効率的に利用する可能性があることである。特許’１２９の図９は、各々のＳＲＡＭ１４５が１９アドレスビットを受取り、８データ出力ビットを有することを示し、したがって各ドライバ回路上のＳＲＡＭ１４５は８００万個のメモリセルを有する。しかしながら、あるタイプのチップは、時間によって数が異なるシリアルビットストリームのシーケンスをそれらに送ることによってテストされる。したがって、１つの時間間隔の間にＳＲＡＭ１４５がビットストリームを４つ送り、他の時間間隔の間にビットストリームを２つだけ送るならば、ビットストリームを２つ送っているときはＳＲＡＭの半分が無駄である。
また、先行技術においては、集積回路チップをテストするための別のシステムが米国特許第５，５０４，６７０号によって開示されている。そのチップテストシステムにおいては、チップをテストする多数のリソースが設けられ、それらのリソースは、時分割される共通のバスによってともに結合される。この共通の時分割されたバスは、必要に応じてリソースをいくつかの処理素子に割当て得るために必要である。しかしながら、バスの時分割は、テスト信号をリソースから読出し、チップに送ることができる速度を限定してしまう。
【００１０】
したがって、本明細書中に開示されるチップテストシステムの主要な目的は、上記限界のすべてを扱いかつ克服することである。
【００１１】
【発明の概要】
この発明は、請求項に記載のように、動作の速度に関する上記限定を扱う、開示されたチップテストシステムの１つの局面を含む。この発明に従うと、集積回路チップをテストするためのシステムは、選択可能な数のパターン発生器を含み、その各々は、別個のバスを介して選択可能な数のチップドライバ回路に結合される。各々のパターン発生器はそれぞれのメモリにも結合され、これは、一度に１ワードずつ読出可能な異なるビットストリームを記憶する。動作においては、各々のパターン発生器は、そのそれぞれのメモリから１ワードずつビットストリームを選択的に読出しかつ、その別個のバスに結合されるチップドライバ回路のすべてに、読出されるワードを同時に送る。それが起こっている間に、各々のチップドライバは、それが送られるワードを、並行して多数の集積回路チップをテストするビットシリアルテスト信号に変換する。
【００１２】
１つの別個のバスに結合されるすべてのチップドライバ回路が１つのパターン発生器から同時にビットストリームのワードを受取るため、動作の速度は先行技術よりも増す。また、パターン発生器のすべてが同時に別個のバス上に異なるビットストリームを送るため、動作の速度は先行技術よりもさらに増す。
【００１３】
【詳細な説明】
ここで図１を参照して、この発明に従う集積回路チップをテストするシステムの１つの実施例が説明される。このシステムは５つの異なるタイプのモジュール１０−１４を含み、各モジュールの説明が以下の表１に与えられる。
【００１４】
表１
モジュール…説明
１０…各モジュール１０は、チップをテストする間にいくつかの集積回路チップ１０ａを保持するチップアセンブリである。図１のシステムにおいては、チップアセンブリ１０の総数を選択可能である。各チップアセンブリ１０は１つのプリント回路基板１０ｂを含み、その上にいくつかのソケット１０ｃがはんだ付けされ、各ソケットはチップ１０ａのうち１つを保持する。プリント回路基板１０ｂの端縁上にコネクタ１０ｄが装着され、プリント回路基板中の電気導体１０ｅがコネクタ１０ｄとチップ１０ａとの間でテスト信号を搬送する。
【００１５】
１１…各モジュール１１はチップドライバ回路である。図１のシステムでは、各チップアセンブリ１０ごとに別個のチップドライバ回路１１が設けられる。各チップドライバ回路１１は、図６、図８、図９および図１０に示される回路構成のすべてを含む。その回路構成により、テスト信号が、プログラム可能なさまざまなビットシリアルシーケンスとしてチップ１０ａに送られかつそれから受取られる。
【００１６】
１２…各項目１２はパターン発生器である。図１のシステムでは、各パターン発生器１２は、バス１２ａを介して、選択可能な数のチップドライバ回路に結合される。図１は、チップドライバ回路１１のすべてがサブグループに区分される例を示し、別個のパターン発生器１２が別個のバス１２ａを介して各サブグループに結合される。これに代えて、チップドライバ回路１１のすべてを単一のバス１２ａで単一のパターン発生器に結合することができる。または、各チップドライバ回路１１を別個のバス１２ａで別個のパターン発生器に結合することができる。各パターン発生器１２は、図５および図６に示される回路構成のすべてを含む。その回路構成により、各パターン発生器１２は、チップ１０ｃをテストするために特定のビット−シリアルシーケンスを指定するプログラム可能命令の別個のシーケンスを実行する。命令を実行する際、各パターン発生器１２はビット−シリアルシーケンスをワードに区分し、そのバス１２ａに結合されるチップドライバ回路１１のすべてにワードをブロードキャストする。
【００１７】
１３…各項目１３はランダムアクセス読出−書込メモリである。各パターン発生器１２ごとに別個のメモリ１３が設けられる。各メモリ１３は、対応するパターン発生器が実行するプログラム可能命令の別個のシーケンスを記憶する。これらの命令は、アクセスポート１３ａを介してパターン発生器１２によってメモリ１３から読出され、それらは別のアクセスポート１３ｂを介してメモリに書込まれる。両アクセスポートは同時に動作するため、いくつかの命令をポート１３ａから読出すことができる一方、同時に、他の命令をポート１３ｂに書込むことができる。
【００１８】
１４…モジュール１４は、図１のシステム全体の動作を指示する単一のホストコンピュータである。ホストコンピュータ１４はバス１３ｃを介してメモリ１３のすべての上のポート１３ｂに結合される。ホストコンピュータ１４内には、ディスク１４ａ、キーボード１４ｂおよびモニタ１４ｃが含まれる。ディスク１４ａには、パターン発生器１２のためのいくつかのプログラムが記憶され、各々のそのようなプログラムは、チップ１０ｃをテストするために信号の特定のビット−シリアルシーケンスを指定するプログラム可能命令の異なるセットを含む。プログラムのうち１つを選択し、特定のパターン発生器のメモリ１３にそれを送るため、オペレータ（図示せず）は、キーボード１４ｂを介してさまざまなコマンドをホストコンピュータ１４に入力する。その後、選択されたプログラムを用いてチップをテストすることから得られる結果をパターン発生器によりメモリ１３中に記憶し、ホストコンピュータ１４によりそれらをモニタ１４ｃに表示する。
【００１９】
次に図２を参照して、これは、モジュール１０−１４のすべてがどのように１つのシステムとしてともに物理的にパッケージされるかを示す。図２の項目２０は、スタック状に互いの上に配置される、多数の水平方向スロット２１−１、２１−２などを有する機械的ラックである。各スロットは、１つのドライバ回路１１および１つのチップアセンブリ１０を選択的に保持するかまたは、１つのパターン発生器１２および１つのメモリ１３を保持するかのいずれかである。
【００２０】
図２は、ラック２０の中のスロットの総数が１４である例を示す。一番上のスロットが２１−１であり、次のスロットが２１−２であり、以下同じである。図２では、スロット２１−１から２１−１４は以下のように占められる。
【００２１】
スロット２１−１から２１−７の各々はドライバ回路１１およびチップアセンブリ１０を保持し、次のスロット２１−８は１つのパターン発生器１２およびそのメモリ１３を保持する。スロット２１−８中のパターン発生器１２は、バス１２ａでスロット２１−１から２１−７中の７つのドライバ回路に結合される。スロット２１−８中のパターン発生器は、そのバス上に、スロット２１−１から２１−７中のチップドライバ回路の７つすべてへビット−シリアルテスト信号をブロードキャストする。
【００２２】
スロット２１−９はドライバ回路１１およびチップアセンブリ１０を保持し、スロット２１−１０は１つのパターン発生器１２およびそのメモリ１３を保持する。スロット２１−１０中のパターン発生器はバス１２ａでスロット２１−９中のドライバ回路に結合され、スロット２１−１０中のパターン発生器は、そのバス上に、スロット２１−９中の１つのチップドライバ回路のみにビット−シリアルテスト信号を送る。
【００２３】
スロット２１−１１から２１−１３の各々はドライバ回路１１およびチップアセンブリ１０を保持し、次のスロット２１−１４は１つのパターン発生器１２およびそのメモリ１３を保持する。スロット２１−１４中のパターン発生器は、バス１２ａでスロット２１−１１から２１−１４中の３つのドライバ回路に結合され、スロット２１−１４中のパターン発生器は、そのバス上に、スロット２１−１１から２１−１３中のチップドライバ回路の３つすべてへビット−シリアルテスト信号をブロードキャストする。
【００２４】
スロット２１−８、２１−１０および２１−１４中のメモリ１３の各々は、パターン発生器１２がブロードキャストするビット−シリアルテスト信号を規定するいくつかのタイプの命令の異なるシーケンスを記憶する。３つの異なるタイプの命令が図３に示される。命令３１は第１のタイプであり、命令３２は第２のタイプであり、命令３３は第３のタイプである。
【００２５】
第１のタイプの各々の命令３１は、動作コードＯＰ、ワードカウントＷＣＮＴおよびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値ＯＰ１を有すると、命令３１は、ビットストリームＴＤＩを、テストされるチップ１０ａ中にあるデータレジスタに書込ませる。動作コードが別の特定の値ＯＰ２を有すると、命令３１は、ＴＤＩビットストリームを、チップ１０ａ中にある命令レジスタに書込ませる。
【００２６】
動作コードＯＰ１およびＯＰ２の両者について、書込まれるべきＴＤＩビットストリームは、図３に示されるように、命令３１内に指定される。このＴＤＩビットストリームはワードＷ０のすぐ後に始まり、それは、１つのビットのインクリメントが異なる長さを有する。ＴＤＩビットストリーム中のビットの総数は（ＷＣＮＴ−１）（Ｘ）＋ＢＣＮＴであり、式中、Ｘはワード当りのビット数である。ＴＤＩビットストリームを指定しない、最後のワード中のすべてのビットが未使用である。
【００２７】
第２のタイプの各々の命令３２は、動作コード、ワードカウントＷＣＮＴおよびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値ＯＰ３を有すると、命令３２は、チップ１０ａ中のデータレジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。動作コードが別の特定の値ＯＰ４を有すると、命令３２は、チップ１０ａ中の命令レジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。
【００２８】
動作コードＯＰ３およびＯＰ４の両者について、比較動作で用いるために２つのビットストリームＥＴＤＯおよびＭＡＳＫが命令３２内に指定される。それらの２つのビットストリームはワードＷ０のすぐ後に始まり、それらは、図３に示されるように、ワードごとにインタリーブされる。ＭＡＳＫビットストリーム中のｉ番目のビットが「１」ならば、チップから読出されるｉ番目のビットが比較動作に加わり、チップからのその特定のビットがＥＴＤＯビットストリーム中のｉ番目のビットと比較される。ビットストリームＥＴＤＯおよびＭＡＳＫの各々は長さが可変であり、それらのビットストリームの各々の中のビット総数は（ＷＣＮＴ−１）（Ｘ）＋ＢＣＮＴである。ＥＴＤＯおよびＭＡＳＫビットストリームを指定しない、最後の２つのワード中のビットのすべてが未使用である。
【００２９】
第３のタイプの各々の命令３３は、動作コードＯＰ、ワードカウントＷＣＮＴおよびビットカウントＢＣＮＴを含むワードＷ０を含む。動作コードが特定の値ＯＰ５を有すると、命令３３は、ビットストリームＴＤＩがチップ１０ａ中のデータレジスタに書込まれるようにし、同時に、命令３３は、チップ１０ａ中のデータレジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。動作コードが別の特定の値ＯＰ６を有すると、命令３３は、ＴＤＩビットストリームがチップ１０ａ中の命令レジスタの中に書込まれるようにし、同時に、命令３３は、チップ１０ａ中の命令レジスタの中身が読出されかつ命令の中のデータストリームと選択的に比較されるようにする。
【００３０】
動作コードＯＰ５およびＯＰ６の両者について、ＴＤＩビットストリームは命令３３内に指定され、２つの他のビットストリームＥＴＤＯおよびＭＡＳＫも、比較動作で用いるために命令内に指定される。これらの３つのビットストリームはワードＷ０のすぐ後に始まり、それらは、図３に示されるように、ワードごとにインタリーブされる。ＭＡＳＫビットストリーム中のｉ番目のビットが「１」ならば、チップから読出されるｉ番目のビットが比較動作に加わり、チップからのその特定のビットがＥＴＤＯビットストリーム中のｉ番目のビットと比較される。３つのビットストリームＴＤＩ、ＥＴＤＯおよびＭＡＳＫの各々は長さが可変であり、それらのビットストリームの各々の中のビットの総数は（ＷＣＮＴ−１）（Ｘ）＋（ＢＣＮＴ）である。ＴＤＩ、ＥＴＤＯおよびＭＡＳＫビットストリームを指定しない、最後の３つのワード中のビットのすべてが未使用である。
【００３１】
パターン発生器１２が命令３１、３２および３３の各々を実行するとき、それは、図３の命令内に述べられていないさらなるビットストリームも生成する。そのさらなるビットストリームは、ＴＭＳと呼ばれる制御信号として用いられ、これは、チップ１０ａを特定の状態に置いて、データレジスタを選択的に読出したり、データレジスタに書込んだり、命令レジスタを読出したりまたは命令レジスタに書込んだりする。各々のＴＭＳビットストリームは、命令レジスタまたはデータレジスタのいずれを用いるべきかを指定する動作コードＯＰ１−ＯＰ６と、ＴＭＳ信号中のビット数を決定するＷＣＮＴおよびＢＣＮＴカウントとに応答して生成される。
【００３２】
図４は、３つのタイプの命令３１、３２および３３がどのようにパターン発生器１２の各メモリ１３内に異なるシーケンスで記憶されるかの例を示す。図４の例では、命令のシーケンスはＩ（ｋ）、Ｉ（ｋ＋１）…などである。命令Ｉ（ｋ＋１）およびＩ（ｋ＋３）は第１のタイプ３１であり、命令Ｉ（ｋ）およびＩ（ｋ＋４）は第２のタイプ３２であり、命令Ｉ（ｋ＋２）およびＩ（ｋ＋５）は第３のタイプ３３である。
【００３３】
第１のタイプの各々の命令３１は動作コードＯＰ１またはＯＰ２で識別され、それは単一の可変長ビットストリームＴＤＩを指定する。第２のタイプの各々の命令３２は動作コードＯＰ３またはＯＰ４で識別され、それは２つの可変長ビットストリームＥＴＤＯおよびＭＡＳＫを指定する。第３のタイプの各々の命令３３は動作コードＯＰ５またはＯＰ６で識別され、それは３つの可変長ビットストリームＴＤＩ、ＥＴＤＯおよびＭＡＳＫを指定する。用いられていないビット（ＮＵ）のそれぞれのシリーズは各シリアルビットストリームのすぐ後に始まり、ワードバウンダリ上で終端する。これにより、シーケンス中の次の命令が常にワードバウンダリ上で始まるのが可能になる。
【００３４】
ここで図５を参照して、各パターン発生器１２内の回路構成の詳細を説明する。その回路構成は、順序ステートマシン４０、カウンタ４１、７つのレジスタ４２−４８の組、マルチプレクサ４９および発振器５０を含む。示されるように、それらの構成要素４０−５０のすべてが互いに相互接続されている。
【００３５】
カウンタ４１およびレジスタ４２−４８の各々は、データ入力Ｄおよびクロック入力Ｃの組を有する。入力Ｄ上のデータをカウンタまたは特定のレジスタに記憶するため、ステートマシン４０はクロックパルスをクロック入力Ｃに送る。カウンタ４２はカウントダウン入力ＣＤも有し、カウンタは、ＣＤ入力上でパルスを受取るとその記憶されたカウントを１だけデクリメントする。
【００３６】
動作において、ステートマシン４０は、構成要素４１−４８の各々を用いて以下の情報を記憶する。レジスタ４２は、図３の命令３１、３２および３３の第１のワードＷ０中で生じる動作コードＯＰを記憶する。カウンタ４１はワードカウントＷＣＮＴを記憶し、レジスタ４３は、図３の命令のうち各々の第１のワードＷ０中で生じるビットカウントＢＣＮＴを記憶する。
【００３７】
レジスタ４４は、図３の命令３１および３３中で生じるビットストリームＴＤＩの１つのワードを記憶する。レジスタ４５は、図３の命令３２および３３中で生じるビットストリームＥＴＤＯの１つのワードを記憶する。また、レジスタ４６は、図３の命令３２および３３中で生じるビットストリームＭＡＳＫの１つのワードを記憶する。
【００３８】
レジスタ４７は、図３の命令の実行の間にパターン発生器１２が内部で生成するさらなるビットストリームＴＭＳの１つのワードを記憶する。レジスタ４８は、少し後で説明される態様でパターン発生器１２およびチップドライバ回路１１の両者が内部で用いるさまざまな制御ビットを記憶する汎用レジスタである。
【００３９】
図３の命令のうち１つの実行の始めに、パターン発生器１２はメモリ１３から命令の第１のワードＷ０を読出す。その読出動作を行なうため、ステートマシン４０は、図１に示されるメモリ１３のポート１３ａに向かう１組のアドレス線４０ａの上にメモリアドレスＭＡＤＤＲを送る。応答して、メモリ１３のポート１３ａは、１組のデータ線４０ｂの上に、メモリデータＭＤＡＴＡとしてアドレス指定されたワードをステートマシン４０に戻す。次に、ステートマシン４０は３つのクロックライン４０ｃ−４０ｅ上にクロックパルスを送ってレジスタ４２にＯＰコードを記憶し、カウンタ４１にワードカウントＷＣＮＴを記憶しかつ、レジスタ４３にビットカウントＢＣＮＴを記憶する。
【００４０】
その後、ステートマシン４０は、レジスタ４２中のＯＰコードを調査する。レジスタ４２中のＯＰコードが、命令がＴＤＩデータストリームを含むタイプのものであることを示せば、そのデータストリームの第１のワードをメモリ１３から読出し、レジスタ４４に記憶する。レジスタ４２中のＯＰコードが、命令がＥＴＤＯデータストリームを含むタイプのものであることを示せば、そのデータストリームの第１のワードをメモリ１３から読出し、レジスタ４５に記憶する。レジスタ４２中のＯＰコードが、命令がＭＡＳＫデータストリームを含むタイプのものであることを示せば、ＭＡＳＫデータストリームの第１のワードをメモリ１３から読出し、レジスタ４６に記憶する。
【００４１】
メモリアドレスをアドレス線４０ａ上に順次送ることおよびデータ線４０ｂ上でメモリ１３から戻るアドレス指定されたワードを受取ることによって、パターン発生器ステートマシン４０を介して上記データストリームワードを一度に１つずつ入手する。メモリ１３からの受取った各々のワードは、クロックライン４０ｆ、４０ｇまたは４０ｈのうち１つの上にクロックパルスを送ることにより、適切なレジスタ４４、４５または４６に記憶される。
【００４２】
上記動作の後に、ステートマシン４０は、前に説明されたさらなるビットストリームＴＭＳの１つのワードを内部で生成する。その内部で生成された、ＴＭＳビットストリームのワードが１組の信号線４０ｉの上に送られ、それは、クロックライン４０ｊ上のクロックパルスによってＴＭＳレジスタ４７にロードされる。
【００４３】
その後、ステートマシン４０はマルチプレクサ４９を用いて、以前にロードされたレジスタ４４−４７の出力を、ＪＤＡＴＡと呼ばれるデータ信号を搬送する１組のデータ線５５上に順次伝える。マルチプレクサ４９を通して特定のレジスタの出力を伝えるため、ステートマシン４０は、マルチプレクサ４９に向かう１組の制御線４０ｋ上に、ＳＥＬ（ｉ）と呼ばれる制御信号を生成する。
【００４４】
レジスタの出力をＪＤＡＴＡ線５５上に送る間に、ステートマシン４０は、１組のアドレス線５６上に、ＪＡＤＤＲと呼ばれるアドレス信号も生成し、それらのアドレス信号がＪＤＡＴＡ信号の宛先を定める。ＪＤＡＴＡ信号およびＪＡＤＤＲ信号がいつ送られているかを示すため、ステートマシン４０は、クロックライン５７上に、ＪＳＴＲＯＢＥと呼ばれるパルスを送る。また、ステートマシン４０は、クロックライン５８上に、ＢＵＳＣＫと呼ばれる自走クロックを送る。線５５−５８のすべてが、選択可能な数のチップドライバ回路１１にパターン発生器１２を接続する、図１および図２に示されるバス１２ａをともに構成する。
【００４５】
次に、図６を参照して、チップドライバ回路１１の各々の中の回路構成の詳細を説明する。その回路構成は、アドレスデコーダ６０、５つのレジスタ６１−６５の組、４つのパラレル−シリアルシフトレジスタ６６−６９の組、シフト制御回路７０および可変遅延線７１を含む。図６に示されるように、構成要素６０−７１のすべては互いに相互接続されている。
【００４６】
レジスタ６１−６５の各々は、データ入力Ｄ、イネーブル入力Ｅおよびクロック入力Ｃの組を有する。データ入力Ｄは図５のパターン発生器からデータ信号ＪＤＡＴＡを受取り、クロック入力Ｃはパターン発生器からＪＳＴＲＯＢＥクロックパルスを受取る。ＪＤＡＴＡ信号を特定のレジスタ６１−６５に記憶するため、別個のイネーブル信号Ｅ１−Ｅ６がそのレジスタのイネーブル入力Ｅに送られる。
【００４７】
レジスタ６１−６５のためのイネーブル信号Ｅ１−Ｅ５のすべては、アドレスデコード回路６０により１組の信号線６０ａ−６０ｅ上に生成される。イネーブル信号Ｅ１はレジスタ６１に送られ、イネーブル信号Ｅ２はレジスタ６２に送られ、以下同じである。これらのイネーブル信号Ｅ１−Ｅ５はＪＡＤＤＲアドレス線５６上の特定のアドレスをデコードすることによりアドレスデコーダ６０で生成される。
【００４８】
動作において、図５のパターン発生器ステートマシン４０は、レジスタ６２−６５が以下の情報を記憶するように、ＪＡＤＤＲ、ＪＤＡＴＡおよびＪＳＴＲＯＢＥ信号を送る。ＭＡＳＫビットストリームの１つのワードをレジスタ６２に記憶し、そのワードを図５のレジスタ４６からマルチプレクサ４９を通して送る。ＴＤＩビットストリームの１つのワードをレジスタ６３に記憶し、そのワードを図５のレジスタ４４からマルチプレクサ４９を通して送る。ＥＴＤＯビットストリームの１つのワードをレジスタ６４に記憶し、そのワードを図５のレジスタ４５からマルチプレクサ４９を通して送る。ＴＭＳビットストリームの１つのワードをレジスタ６５に記憶し、そのワードを図５のレジスタ４７からマルチプレクサ４９を通して送る。
【００４９】
レジスタ６２−６５の各々は、パラレル−シリアルシフトレジスタ６６−６９のうち１つの上のデータ入力Ｄにそれぞれ結合される。それらのパラレル−シリアルシフトレジスタはロード入力Ｌおよびクロック入力Ｃも有する。クロック入力ＣがＳＥＲＩＡＬＣＫクロック信号の立上がり縁を受けるときに入力Ｌ上のＬＯＡＤ信号が「１」状態にあれば、データ入力信号のすべてをパラレル−シリアルシフトレジスタ６６−６９に記憶する。そうでなく、ＳＥＲＩＡＬＣＫクロック信号の立上がり縁が発生するときにＬＯＡＤ信号が「０」状態にあれば、レジスタ６６−６９のすべてが、それらが記憶するデータの１つのビットを外にシフトする。
【００５０】
ＬＯＡＤ信号およびＳＥＲＩＡＬＣＫクロック信号の両者がシフト制御回路７０によって生成され、それは、ＴＭＳビットストリームのワードをレジスタ６５にロード可能にするイネーブル信号Ｅ５に応答して動作する。イネーブル信号Ｅ５が、ＴＭＳレジスタがロードされるようにした後、シフト制御回路７０は線７０ａ上にＳＥＲＩＡＬＣＫクロック信号を生成し始める。これは、バスクロック信号ＢＵＳＣＫをクロックライン５８からクロックライン７０ａへゲート制御することによって行なわれる。
【００５１】
ＳＥＲＩＡＬＣＫクロック信号の第１のサイクルの間、シフト制御回路７０は、シリアル−パラレルレジスタ６６−６９のすべてに「１」としてＬＯＡＤ信号を送る。それにより、レジスタ６６−６９は、レジスタ６２−６５に保持されるビットストリームの１つのワードを記憶するようになる。次に、シフト制御回路７０は「０」としてＬＯＡＤ信号を生成し、これは、パラレル−シリアルレジスタ６６−６９の各々に、レジスタが記憶したビットストリームのワードを外にシフトさせる。
【００５２】
レジスタ６６−６９からの各ビットはＳＥＲＩＡＬＣＫクロックと同期してシフトされる。ＭＡＳＫビットストリームは信号線６６ａ上にシフトされ、ＴＤＩビットストリームは信号線６７ａ上にシフトされ、ＥＴＤＯビットストリームは信号線６８ａ上にシフトされ、ＴＭＳビットストリームは信号線６９ａ上にシフトされる。このシフトは、ＬＯＡＤ信号の「０」状態に応答して、シフトレジスタ６６−６９の各々が空になるまで継続する。
【００５３】
ビットストリームＭＡＳＫ、ＴＤＩ、ＥＴＤＯおよびＴＭＳのいずれの１つが第２のワードの中に延びても、それらのワードは、上記シフトが起こっている間にパターン発生器ステートマシン４０によってメモリ１３から読出され、レジスタ６２−６５にロードされる。その場合、シフト制御回路７０は、イネーブル信号Ｅ５がＴＭＳレジスタ６５に二度目として再送されたことを覚えている。
【００５４】
後に、シフトレジスタ６６−６９が空になると、シフト制御回路７０は、第２のイネーブル信号Ｅ５が送られたか否かを見るためにチェックを行なう。送られていれば、シフト制御回路７０は、シリアル−パラレルレジスタ６６−６９のすべてに「１」としてＬＯＡＤ信号を再送する。それにより、レジスタ６６−６９は、レジスタ６２−６５に保持されるビットストリームの第２のワードを記憶するようになる。次に、シフト制御回路７０は、パラレル−シリアルレジスタ６６−６９の各々が、それらが記憶したビットストリームの第２のワードを外にシフトするまで、「０」としてＬＯＡＤ信号を生成する。
【００５５】
上記ロードおよびシフトは、メモリ１３の命令について、シリアルビットストリームの終端に到達するまで継続する。次に、ビットストリームの最後のビットがレジスタ６６−６９からシフトされると、シフト制御回路７０は、クロックライン７０ａ上にクロック信号ＳＥＲＩＡＬＣＫを生成するのを止める。
【００５６】
上述の動作のすべてに加えて、図６のチップドライバ回路は、クロックライン７１ａ上にクロック信号ＴＣＫも生成する。このＴＣＫクロック信号は、線５３上のＢＵＳＣＫ信号の遅延した複製であり、これは可変遅延回路７１によって生成される。可変遅延回路による遅延の量は、レジスタ６１に記憶される信号線６１ａ上の制御信号によって選択される。
【００５７】
次に図７を参照して、これは、図３の各命令を図５のパターン発生器および図６のチップドライバ回路が実行するシーケンス全体を図示する。まず、パターン発生器ステートマシン４０は状態Ｓ１にあり、ここで、そのメモリ１３から命令の第１のワードＷ０を読出す。その後、状態Ｓ２で、ステートマシン４０はレジスタ４２中の動作コードを調査し、それが実行中の命令のタイプを判断する。
【００５８】
命令が第１のタイプ３１または第３のタイプ３３ならば、ステートマシン４０はＴＤＩビットストリームの１つのワードを読出し、これは状態Ｓ３で起こる。そのワードはステートマシン４０によりレジスタ４４に記憶される。
【００５９】
命令が第２のタイプ３２または第３のタイプ３３ならば、ステートマシン４０はＥＴＤＯビットストリームの１つのワードを読出し、これは状態Ｓ４で起こる。ＥＴＤＯビットストリームのそのワードは、ステートマシン４０によりレジスタ４５に記憶される。
【００６０】
同様に、命令が第２のタイプ３２または第３のタイプ３３ならば、ステートマシン４０はＭＡＳＫビットストリームの１つのワードを読出し、これは状態Ｓ５で起こる。ＭＡＳＫビットストリームのそのワードは、ステートマシン４０によりレジスタ４６に記憶される。
【００６１】
その後、ステートマシン４０はＴＭＳビットストリームの１つのワードを内部で生成し、これは状態Ｓ６で起こる。ＴＭＳビットストリームのそのワードは、ステートマシン４０によりレジスタ４７に記憶される。
【００６２】
次に状態Ｓ７で、ステートマシン４０は、それが第１または第３のタイプの命令３１または３３を実行中ならば、ＴＤＩビットストリームの１つのワードをブロードキャストする。ＴＤＩビットストリームのこのワードは、レジスタ４４からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６３の中に送られる。
【００６３】
次に状態Ｓ８で、ステートマシン４０は、それが第２または第３のタイプの命令３２または３３を実行中ならば、ＥＴＤＯビットストリームの１つのワードをブロードキャストする。ＥＴＤＯビットストリームのこのワードは、レジスタ４５からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６４の中に送られる。
【００６４】
次に状態Ｓ９で、ステートマシン４０は、それが第２または第３のタイプの命令３２または３３を実行中ならば、ＭＡＳＫビットストリームの１つのワードをブロードキャストする。ＭＡＳＫビットストリームのこのワードは、レジスタ４６からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６２の中に送られる。
【００６５】
次に状態Ｓ１０で、ステートマシン４０はＴＭＳビットストリームの１つのワードをブロードキャストする。ＴＭＳビットストリームのこのワードは、レジスタ４７からマルチプレクサ４９を通って送られ、パターン発生器に接続される各々のチップドライバ回路のレジスタ６５の中に送られる。
【００６６】
次に状態Ｓ１１で、ステートマシン４０はカウンタ４１中のワードカウントＷＣＮＴを１だけデクリメントし、結果が０であるかどうかを見るようにチェックを行なう。結果が０でなければ、状態Ｓ３−Ｓ１０の動作のすべてが繰返される。そうでなく、結果が０ならば、ステートマシン４０は、状態Ｓ１に入ることによって次の命令を実行し始める。
【００６７】
状態Ｓ１０でステートマシン４０がＴＭＳビットストリームのワードをブロードキャストするたびに、パターン発生器に接続される各々のチップドライバ回路中のシフト制御回路７０がそのイベントを覚える。このとき、パラレル−シリアルシフトレジスタ６６−６９が空ならば、保持レジスタ６２−６５の中身でそれらをロードする。これはチップドライバ回路が状態Ｓ２１にあるときに起こる。
【００６８】
その後、パラレル−シリアルシフトレジスタ６６−６９の中身が信号線６６ａ−６９ａ上にシフトされる。これは、チップドライバ回路が状態Ｓ２２にあるときに起こる。次に、シフトレジスタ６６−６９中の最後のビットが外にシフトされているとき、シフト制御回路７０は、レジスタ６５がＴＭＳビットストリームの別のワードでロードされたかどうかを見るようにチェックを行なう。ロードされていれば、状態Ｓ２１およびＳ２２のロードおよびシフト動作を繰返す。
【００６９】
ＴＤＩ、ＥＴＤＯ、ＭＡＳＫおよびＴＭＳのビットストリームが数ワードの長さであるとき、チップドライバ回路１１中の状態Ｓ２１およびＳ２２はパターン発生器１２中の状態Ｓ３−Ｓ１１と同時に起こる。その同時の動作により、チップドライバ回路１１およびパターン発生器１２は、パターン発生器がビットストリームの次のワードを読出しかつブロードキャストする間にチップドライバ回路がビットストリームの１つのワードからビットをシフトさせる、多段パイプラインとして働く。
【００７０】
また、パターン発生器ステートマシン４０が次の命令を実行し始めると、チップドライバ回路１１は、状態Ｓ２２で、パラレル−シリアルシフトレジスタ６６−６９の中に残るいずれのビットもシフトし続ける。その同時の動作により、チップドライバ回路１１およびパターン発生器１２はここでも、パターン発生器が次の命令のワードＷ０を読出しかつデコードしている間に１つの命令のビットストリーム中のビットをシフトさせる、多段パイプラインとして働く。
【００７１】
ここで図８を参照して、これは、各チップドライバ回路がどのように、テストされる集積回路チップと相互結合されるかについてのさらなる詳細を示す。図８で、参照番号１０は図１および図２に示されるのと同じチップアセンブリを識別し、参照番号１０ａは、アセンブリ１０中のテストされるべきチップを識別する。
【００７２】
アセンブリ１０中のテストされるべき各チップ１０ａごとに、４つの送信器８１−８４および１つの受信器８５の別個の組がチップドライバ回路１１に設けられる。各々の送信器８１は、線７１ａから別個のチップ１０ａにクロック信号ＴＣＫを送る。各々の送信器８２は、線６７ａから別個のチップ１０ａにビットストリームＴＤＩを送る。各々の送信器８３は、線６９ａから別個のチップ１０ａにビットストリームＴＭＳを送る。また、各々の送信器８４は、それぞれの高周波クロックＨＦＣＫ（ｉ）を別個のチップ１０ａに送るが、これは図９および図１０に関連して後に説明される。
【００７３】
送信器８１−８４から受ける信号に応答して、アセンブリ１０中の各チップ１０ａは、ＴＤＯと呼ばれる別個の出力ビットストリームを生成する。各チップ１０ａからのそのＴＤＯビットストリームは、チップドライバ回路上の別個の受信器８５に送られる。受信器８５から、ＴＤＯビットストリームのすべては、図８に示される、チップドライバ回路の残余の構成要素９０−９８により、並行して処理される。
【００７４】
図８の構成要素９０は排他的ＯＲゲートであり、構成要素９１はＡＮＤゲートであり、構成要素９２はフリップフロップである。受信器８５の各々ごとに構成要素９０−９２の別個の組が設けられる。図８の構成要素９３はマルチプレクサであり、構成要素９４はデコーダ回路であり、構成要素９５は可変遅延回路であり、構成要素９６はレジスタであり、構成要素９７はデコーダ回路であり、構成要素９８はレジスタであり、構成要素９９はデコーダ回路である。
【００７５】
動作において、ビットストリームＥＴＤＯ、ＭＡＳＫおよびＴＣＫは可変遅延回路９５を通って送られ、それにより、それぞれＤＥＴＤＯ、ＤＭＡＳＫおよびＤＴＣＫと呼ばれる３つの対応の遅延ビットストリームを生成する。可変遅延回路９５による遅延の量は、レジスタ９６の出力によって選択され、その遅延が、ＴＤＯビットストリームを生成する各チップ１０ａ内で発生する遅延を補う。特定の遅延を選択するため、レジスタ９６は、デコーダ回路９７が予め定められたＪＡＤＲアドレスを検出するときにＪＤＡＴＡ信号でロードされる。
【００７６】
遅延回路９５から、排他的ＯＲゲート９０のすべてに遅延ビットストリームＤＥＴＤＯが送られ、ここでそれは受信器８５のすべてから来るＴＤＯビットストリームと比較される。ＤＥＴＤＯビットストリーム中の任意のビットとＴＤＯ（ｉ）ビットストリーム中の対応するビットとの間で比較ミス（miscompare）が起これば、比較ミスが起こる排他的ＯＲゲート９０は、「１」状態の出力信号ＥＲＡ（ｉ）を生成する。
【００７７】
排他的ＯＲゲート９０からのエラー信号ＥＲＡ（ｉ）の各々はＡＮＤゲート９１の別個の１つに送られ、それらのＡＮＤゲートは他の２つの入力信号も受取る。一方のそのような入力信号が遅延ビットストリームＤＭＡＳＫであり、他方の入力信号がレジスタ９８からの別個のイネーブル信号ＥＮ（ｉ）である。エラー信号ＥＲＡ（ｉ）がＴＤＯ（ｉ）ビットストリーム中の特定のビットに対して「１」であり、ＤＭＡＳＫ信号中の対応するビットも「１」であり、イネーブル信号ＥＮ（ｉ）も「１」ならば、ｉ番目のＡＮＤゲートからの出力信号ＥＲＢ（ｉ）は「１」である。
【００７８】
ビットストリームＴＤＯ（ｉ）中の任意の１つの特定のビット中の比較ミスを無視するため、ＤＭＡＳＫビットストリーム中の対応するビットが「０」にセットされる。また、対応するイネーブル信号ＥＮ（ｉ）を「０」にセットすることにより、ビットストリームＴＤＯ（ｉ）全体を無視することができる。
【００７９】
ＡＮＤゲート９１のいずれの１つからのエラー信号ＥＲＢ（ｉ）も「１」になると、これは、対応するフリップフロップ９２をセットされた状態にする。セットされた状態の各フリップフロップ９２はその後、パターン発生器１２によって読出されかつリセットされるまで、セットされた状態のままである。
【００８０】
エラーフリップフロップ９２を読出すため、パターン発生器１２は特定のＪＡＤＲアドレスをデコーダ回路９４に送る。応答して、デコーダ回路９４は、出力９４ａ上に、フリップフロップ９２のすべてからマルチプレクサ９３を通ってエラー信号をＪＤＡＴＡ線５０に伝える信号を生成する。次に、パターン発生器１２は別のＪＡＤＲアドレスを送り、これは、デコーダ回路９４に、出力９４ｂ上に、フリップフロップ９２のすべてをリセットする信号を生成させる。
【００８１】
次に図９を参照して、チップドライバ回路１１の各々の中に含まれるいくつかのさらなる回路構成要素１００−１０９を説明する。これらの構成要素１００−１０９のすべては相互作用して、テストされている各チップ１０ａごとに別個の高周波クロック信号ＨＦＣＫ（ｉ）を生成する。
【００８２】
図９では、構成要素１００は自走高周波発振器であり、構成要素１０１はデコーダ回路であり、構成要素１０２はレジスタであり、構成要素１０３は、選択可能な整数Ｎで除算する除算器回路である。構成要素１０４は順序ステートマシンであり、構成要素１０５はステートマシン１０４に対してカウントを保持するカウンタ回路であり、構成要素１０６は、ステートマシン１０４に対する制御信号を保持するメモリである。構成要素１０７はフリップフロップであり、構成要素１０８はＯＲゲートであり、構成要素１０９は送信器である。生成される各高周波クロック信号ＨＦＣＫ（ｉ）ごとに、構成要素１０７−１０９の別個の組１１０（ｉ）が設けられる。
【００８３】
動作において、発振器１００は、単一の高周波数で自走クロックＦＲＣＫ１を生成する。そのクロック信号ＦＲＣＫ１は除算器回路１０３に送られ、ここでこれは選択可能な整数Ｎだけ周波数を減じられる。次に、除算器１０３からの出力クロックＦＲＣＫ２が回路１０７−１０９の各組１１０（ｉ）に送られる。
【００８４】
回路１１０（ｉ）の各組は、選択可能なサイクルの自走クロックＦＲＣＫ２を伝えることにより、高周波クロック信号ＨＦＣＫ（ｉ）を生成する。伝えられるそれらのサイクルは、２つの制御信号ＳＴＡＲＴ（ｉ）およびＳＴＯＰ（ｉ）によって選択され、それらは順序ステートマシン１０４によって生成される。
【００８５】
信号ＳＴＯＰ（ｉ）が「１」として生成されると、フリップフロップ１０７は、自走クロック信号ＦＲＣＫ２と同期してセットする。フリップフロップ１０７のそのセット状態は、ＯＲゲート１０８の出力が常に「１」を生成するようにする。したがって、高周波クロック信号ＨＦＣＫ（ｉ）は「１」状態で止められる。
【００８６】
フリップフロップ１０７をリセットするには、ステートマシン１０４は「０」としてＳＴＯＰ（ｉ）信号を生成し、「１」としてＳＴＡＲＴ（ｉ）信号を生成する。フリップフロップ１０７のそのリセット状態により、ＯＲゲート１０８がクロック信号ＦＲＣＫ２を伝えるようになり、ＯＲゲート１０８の出力から、高周波クロックＦＲＣＫ２が送信器１０９を通って伝わり、ここでそれはクロック信号ＨＦＣＫ（ｉ）になる。
【００８７】
回路１１０（ｉ）の各組ごとに制御信号ＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）を生成するため、ステートマシン１０４は、制御メモリ１０６に記憶されるさまざまな制御ビットを読出す。それらの制御ビットの例が図１０の「１」および「０」で示される。１組の制御ビットを読出すため、ステートマシン１０４はアドレス線１０４ａ上のアドレスをメモリ１０６に送る。応答して、メモリは、アドレス指定された組の制御ビットを信号線１０４ｂ上のステートマシン１０４に送る。
【００８８】
図１０は、制御ビットの各組が、ビットＢ１−Ｂ１６として識別される１６ビットからなる例を示す。始めの１４ビットＢ１−Ｂ１４の各々は、回路１１０（ｉ）のうち特定の１つの動作を制御する。ビットＢ１は回路１１０（１）を制御し、ビットＢ２は回路１１０（２）を制御し、以下同じである。残余のビットＢ１５およびＢ１６は、ステートマシン１０４をシーケンスモードまたは自走モードのいずれかで動作させるモード制御ビットである。
【００８９】
ＪＤＡＴＡ線上の特定のメモリアドレスとともにＳＴＡＲＴコマンドがデコーダ１０１からステートマシン１０４に送られるとき、それは、そのアドレスでメモリ１０６から制御ビットの組を読出す。ステートマシン１０４が、ビットＢ１５が「１」である制御ビットの組を読出せば、ステートマシンはシーケンスモードで動作する。そのモードでは、ステートマシン１０４は、それがメモリ１０６に送るアドレスを順次インクリメントし、応答して、ステートマシンは、制御信号のアドレス指定された組を受取る。動作のこのシーケンスモードは、ビットＢ１６が「１」である制御ビットの組を読出すまで継続し、このときに動作のシーケンスモードが停止する。
【００９０】
シーケンスモードで読出される制御信号の各組ごとに、ステートマシン１０４は制御ビットＢ１−Ｂ１４を調査する。「１」である、ビットＢ１−Ｂ１４の各々は、ステートマシン１０４にＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）を生成させ、それにより回路１１０（ｉ）は、カウンタ１０５が指定する数のサイクルの間クロックＦＲＣＫ２を伝える。
【００９１】
図１０では、アドレス「Ａ」が読出す制御ビットの組は、「１」にセットされたビットＢ１−Ｂ４を有する。したがって、その組の制御ビットに応答して、ステートマシン１０４は、回路１１０（１）から１１０（４）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９２】
次に、アドレス「Ａ＋１」が読出す制御ビットの組は、「１」にセットされたビットＢ５−Ｂ７を有する。したがって、その組の制御ビットに応答して、ステートマシン１０４は、回路１１０（５）から１１０（７）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９３】
次に、アドレス「Ａ＋２」が読出す制御ビットの組は、「１」にセットされたビットＢ８−Ｂ１１を有する。したがって、制御ビットのその組に応答して、ステートマシン１０４は、回路１１０（８）から１１０（１１）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９４】
最後に、アドレス「Ａ＋３」が読出す制御ビットの組は、「１」にセットされたビットＢ１２−Ｂ１４を有する。したがって、制御ビットのその組に応答して、ステートマシン１０４は、回路１１０（１２）から１１０（１４）の各々が、カウンタ１０５が指定する数のサイクルの間クロック信号ＦＲＣＫ２を伝えるようにする。
【００９５】
比較して、ステートマシン１０４が、ビットＢ１５が「０」である１組の制御ビットを読出せば、ステートマシンは自走モードで動作する。そのモードでは、ステートマシン１０４は、それがメモリ１０６に送るアドレスをインクリメントしないが、代わりにステートマシンは、それが読出すただ１つの組の制御信号にと連続して動作する。
【００９６】
その単一の組の制御信号を用いて、ステートマシン１０４はここでも制御ビットＢ１−Ｂ１４を調査する。「１」である、ビットＢ１−Ｂ１４の各々は、ステートマシン１０４にＳＴＯＰ（ｉ）およびＳＴＡＲＴ（ｉ）信号を生成させ、それにより回路１１０（ｉ）は連続してクロックＦＲＣＫ２を伝える。動作のこの自走モードを終了させるには、ステートマシン１０４に、デコーダ１０１からＳＴＯＰコマンドを送る必要がある。そのコマンドは、デコーダ１０１が特定のＪＡＤＲアドレスを受取るときに送られる。
【００９７】
図１０では、アドレス「Ａ＋４」が読出す制御ビットの組は、「０」にセットされたビットＢ１５を有し、それはステートマシン１０４を自走モードに置く。アドレス「Ａ＋４」にある制御ビットの組においても、ビットＢ１−Ｂ１４のすべてが「１」にセットされため、応答して、ステートマシン１０４は、ＳＴＯＰコマンドを受取るまで、回路１１０（１）から１１０（１４）の各々がクロック信号ＦＲＣＫ２を連続して伝えるようにする。
【００９８】
同様に図１０では、アドレス「Ａ＋５」が読出す制御ビットの組は、「０」にセットされたＢ１５も有し、それはステートマシン１０４を自走モードに置く。しかしながら、アドレス「Ａ＋５」にある制御ビットの組では、ビットＢ２のみが「１」にセットされるため、応答して、ステートマシン１０４は、回路１１０（２）のみにクロック信号ＦＲＣＫ２を連続して伝えさせる。
【００９９】
図９および図１０の回路構成を用いて達成される１つの特定の特徴は、それが、チップアセンブリ１０中のチップ１０ａを、選択可能なサブセットの中で順次にまたは１組として同時にテスト可能にすることである。この特徴は、テスト中のチップ１０ａが、高周波クロック信号ＨＦＣＫ（ｉ）を受けるときに大量の電力を消費するが、高周波クロック信号を受けないときには実質的により少ない電力しか消費しないタイプのものであるときに望ましい。そのようなチップは、たとえば、ＣＭＯＳマイクロプロセッサチップおよびＣＭＯＳメモリチップを含む。高周波クロック信号ＨＦＣＫ（ｉ）を同時に受けるチップ１０ａの数を限定することにより、チップ１０ａのすべてにおいて消費される総電力量を、チップのすべてが高周波クロック信号を受けるとすれば超えてしまうであろういかなる予め定められた電力限界よりも下に保つことができる。
【０１００】
図９および図１０の回路構成を用いて達成される別の特定の特徴は、それが、ビットの一意なストリームをチップ１０ａの各々の中に別個に書込むのを可能にすることである。それは、高周波クロック信号ＨＦＣＫ（ｉ）をチップ１０ａの各々に一度に１つずつ送るようにする、メモリ１０６中の制御ビットを記憶することによって達成される。また、１つの特定のチップが高周波クロック信号ＨＦＣＫ（ｉ）を受けているとき、そのチップに書込まれるべきデータは、ＴＤＩビットストリームとしてチップ１０ａのすべてに送られる。この特徴は、シリアル番号などのある一意な情報を、テスト中の各チップ１０ａに書込む必要があるときに望ましい。
【０１０１】
ここで図１１を参照して、これは、図３の、以前に説明された命令３１、３２、３３とともに、メモリ１３のチップテストプログラムに含まれ得る３つのさらなる命令３４、３５および３６を示す。命令３４は、動作コードＯＰ７、ＪＡＤＲフィールド３４ａおよびＪＤＡＴＡフィールド３４ｂを含むただ１つの単一ワードＷ０からなる内部制御命令である。命令３４がパターン発生器１２によって実行されると、ステートマシン４０はＪＡＤＲ信号線５６上にＪＡＤＲフィールド３４ａを送り、それはＪＤＡＴＡ信号線５５上にＪＤＡＴＡフィールド３４ｂを送る。
【０１０２】
命令３４を用いて、図６のレジスタ６１をロードし、図１０のレジスタ９６および９８をロードしかつ図９のレジスタ１０２をロードすることができる。また、命令３４を用いて、図８のデコーダ９４にアドレスを送り、図９のカウンタ１０５にカウントを送り、１０６上の制御メモリに制御ビットの各組を書込むこともできる。また、命令３４を用いて、デコーダ１０１からステートマシン１０４へＳＴＡＲＴおよびＳＴＯＰコマンドを送ることもできる。
【０１０３】
命令３５は、同様にただ１つの単一ワードＷ０からなる分岐命令である。命令３５は、動作コードＯＰ８、テスト条件フィールド３５ａおよびジャンプアドレスフィールド３５ｂを含む。命令３５がパターン発生器１２によって実行されると、ステートマシン４０は、テスト条件フィールド３５ａが指定する条件をテストする。そのテストされる条件が真ならば、メモリ１３から実行される次の命令が、フィールド３５ｂ中のジャンプアドレスを引いた分岐命令３５のアドレスで生じる。
【０１０４】
命令３６は、同様に単一ワードＷ０からなる書込メモリ命令である。命令３６は、それを書込メモリ命令として識別する動作コードＯＰ９を含み、メモリアドレスフィールド３６ａを含む。命令３６がパターン発生器１２によって実行されると、エラー信号が図８のマルチプレクサ９３から読出され、メモリアドレスフィールド３６ａにメモリ１３に書込まれる。
【０１０５】
この発明に従う集積回路チップをテストするシステムの１つの好ましい実施例が詳細に説明された。しかしながら、さらに、この発明の性質および精神から逸脱することなく、この実施例の詳細に対してさまざまな変更および修正をなすことができる。
【０１０６】
たとえば、図２は、合計で１４のスロットを有するラック２０にチップテストシステムを収容する例を１つだけ図示する。しかしながら、修正例として、ラック２０はいずれの数のスロットも含み得、多数のラックが存在し得る。また、各ラック中のスロットに、チップアセンブリ１０、ドライバ回路１１およびそのそれぞれのメモリ１３を備えるパターン発生器１２のいずれの組合せを入れることもできる。
【０１０７】
同様に、図１は、各チップアセンブリ１０が、テストすべき集積回路チップ１０ａの４つのみを保持する例を１つだけ示す。しかしながら、修正例として、各チップアセンブリ１０はいずれの所望の数の集積回路チップ１０ａも保持することができる。
【０１０８】
また、別の修正例として、図１に示されるモジュール１１、１２、１３および１４の各々は、どのタイプの回路構成からも構築可能である。たとえば、（図５、図６、図８、図９および図１０に詳細に示されるような）チップドライバ回路１１中の回路構成のすべておよびパターン発生器１２中の回路構成のすべてをＴＴＬ回路、ＥＣＬ回路、ＭＯＳ回路およびＣＭＯＳ回路から構築することができる。同様に、図１の各メモリモジュール１３を、フリップフロップもしくはキャパシタの中にまたは磁気記憶媒体もしくは光学記憶媒体上にデータビットを記憶するものなどの、いずれのタイプのメモリセルからも構築可能である。
【０１０９】
同様に、図示されたチップテストシステム中の順序制御回路の各々は、いずれのタイプの内部構造も有し得る。それらの順序制御回路は、図５のパターン発生器ステートマシン４０、図６のシフト制御回路７０および図９のクロックシーケンスステートマシン１０４を含む。パターン発生器ステートマシン４０のためのいずれの内部構造も、それが図７の状態Ｓ１−Ｓ１１に従って動作する限りは好適である。チップ制御回路構成７０のためのいずれの内部構造も、それが図７の状態Ｓ２１−Ｓ２３に従って動作する限りは好適である。また、図９のクロックシーケンスステートマシン１０４のためのいずれの内部構造も、図１０と関連して説明されたように、それがシーケンスモードおよび自走モードで動作する限りは好適である。
【０１１０】
また、別の修正例として、各メモリモジュール１３からワードとして読出されるビットの数は、いずれの予め定められた数でもあり得る。図３は、メモリモジュール１３中の各ワードが「Ｘ」ビットからなるのを示す。好適には、Ｘは、１６ビット、３２ビット、４８ビット、６４ビットなどの整数バイトである。
【０１１１】
さらに、別の修正例として、テストされるチップ１０ａを特定の状態に置くように生成される各ＴＭＳビットストリームは、いずれの予め規定されたビットのシリーズでもあり得る。各々のビットストリームがどのようであるべきかは、チップ１０ａの内部構造によって定められる。１つの具体例として、ＴＭＳビットストリームを、以下に表２に示されるように予め規定しかつ生成することができる。
【０１１２】
表２
ＴＭＳヘッダ ヘッダに応答するチップ１０ａの状態
０１００００ 命令レジスタ読出
０１１０００ 命令レジスタ書込
０１１１００ データレジスタ読出
０１１１１０ データレジスタ書込
表２中の各ＴＭＳヘッダの後に「１」ビットのシリーズが続くが、これは、命令／データレジスタから読出されるＴＤＯビットの数またはそれらのレジスタに書込まれるＴＤＩビットの数と等しい。「１」ビットのそのシリーズの後に、「０」ビットのシリーズが続き、これは次のＴＭＳヘッダが始まるまで継続する。
【０１１３】
別の例として、各ＴＭＳビットストリームを、いずれの所望の標準に従って予め規定しかつ生成することもできる。１つのそのような標準がＩＥＥＥ１１４９．１バウンダリスキャン標準であり、これは本明細書中に引用により援用されている。
【０１１４】
さらに、図１２は、パターン発生器が送るビットストリームＴＤＩ、ＥＴＤＯ、ＭＡＳＫおよびＴＭＳの４つすべてが命令３７内に明確に指定されるさらに別の修正例を示す。この命令３７は、第１のワードＷ０中の動作コードＯＰ１０によって識別される。命令３７は、送られるべきＴＭＳビットストリームを指定する１つの新たなＴＭＳフィールドを含む。他のフィールドＢＣＮＴ、ＷＣＮＴ、ＴＤＩ、ＥＴＤＯおよびＭＡＳＫのすべては、図３の命令３３について以前説明された対応のフィールドと同じである。
【０１１５】
命令３７内にＴＭＳビットストリームを明確に規定できることにより、単一のパターン発生器１２は、異なるＴＭＳビットストリームが同じ状態に入るのを必要とする異なるタイプのチップを順次テストすることができる。しかしながら、テスト中のチップがすべて同じＴＭＳ信号シーケンスを用いるならば、命令３３が命令３７よりも好ましい。なぜなら命令３３は２５％より少ないメモリ空間を占めるからである。
【０１１６】
別の修正例として、命令３７中のビットストリームＴＤＩ、ＥＴＤＯおよびＭＡＳＫのどの１つもその命令から除去することができる。ＴＤＩビットストリームが除去されれば、ＴＭＳビットストリームを所望のように指定可能であることを除き、結果は図３の以前説明された命令３２と同様である。ＥＤＴＯおよびＭＡＳＫビットストリームが命令３７から除去されれば、ここでもＴＭＳビットストリームを所望のように指定可能であることを除き、結果は図３の以前説明された命令３１と同様である。
【０１１７】
したがって、この発明はいずれの１つの特定の実施例または修正例の詳細に限定されるものではなく、添付の請求項によって規定されることを理解されたい。
【図面の簡単な説明】
【図１】 この発明の１つの好ましい実施例を構成するチップテストシステムのブロック図である。
【図２】 図１のチップテストシステムがどのように物理的にパッケージされるかを示す図である。
【図３】 集積回路チップをテストするため、図１のシステムが実行する３つの異なるタイプの可変長命令を示す図である。
【図４】 テストプログラムを形成するため、図３の命令がどのようにシーケンスに配置されるかの例を示す図である。
【図５】 図１のシステム中に選択された量で発生する、パターン発生器の内部詳細図である。
【図６】 図１のシステム中に選択可能な量で発生する、チップドライバ回路の内部詳細図である。
【図７】 図５のパターン発生器および図６のチップドライバ回路がどのように図１のシステム中で相互作用するかを示す図である。
【図８】 各チップドライバ回路上のさらなる回路構成であって、それにより、テストされるチップ中のエラーが検出される、図である。
【図９】 各ドライバ回路上のさらなる回路構成であって、それにより、多数のチップがプログラム制御下の選択可能なサブセット中で同時にまたは順次にテストされる、図である。
【図１０】 図９の回路構成の一部である制御メモリの構造を示す図である。
【図１１】 図１のチップテストシステムが実行するさらなる３つのタイプ命令を示す図である。
【図１２】 図３に示される３つの命令に対してなされ得る修正を示す図である。
Claims (7)
- 集積回路チップ（１０ａ）をテストするためのシステムであって、テスト信号を前記チップに送るのと並行して動作する多数のパターン発生器（１２）を含み、
各々のパターン発生器（１２）は、それ自身の別個の第１のバス（４０ａ，４０ｂ）を介してそれぞれのメモリ（１３）に結合され、各それぞれのメモリは、一度に１ワードずつ読出し可能な異なるビットストリーム（ＴＤＩ，ＥＴＤＯ，ＭＡＳＫ，ＴＭＳ）を記憶し、
各々のパターン発生器（１２）は、それ自身の別個の第２のバス（１２ａ）を介して、並列な、選択可能な数のチップドライバ回路（１１）に結合され、
各々のパターン発生器（１２）は、そのそれぞれのメモリ（１３）から、その別個の第２のバスに結合される前記チップドライバ回路（１１）のすべてへ、１ワードずつ前記ビットストリームを同時に選択的に送るための手段（４０−５０，５５−５８）を含み、
各々のチップドライバ回路（１１）は、送られるワードをビットシリアルテスト信号に変換しかつ多数のチップ（１０ａ）を前記ビットシリアルテスト信号と同時にテストするための手段（６０−７１）を含み、
各々のチップドライバ回路（１１）は、それぞれの多段パイプラインとしてそのパターン発生器（１２）に相互結合され、ここで、各々のチップドライバ回路（１１）は送られたワードを前記ビットシリアルテスト信号に変換し、同時に、各々のパターン発生器（１２）はそのそれぞれのメモリ（１３）から異なるワードを読み出す、請求項１に記載のシステム。 - 前記ビットストリーム（ＴＤＩ，ＥＴＤＯ，ＭＡＳＫ，ＴＭＳ）は、１以上のビットストリームを同時に選択するいくつかの異なるコマンドコード（ＯＰ１−ＯＰ６，ＯＰ１０）を有する命令の部分として各メモリ（１３）に記憶され、各々のチップドライバ回路（１１）は１つの特定の命令から送られたワードを変換し、同時に、前記パターン発生器（１２）は別の命令からコマンドコードを読出す、請求項１に記載のシステム。
- 各々のパターン発生器（１２）は、さらなる制御ビットストリーム（ＴＭＳ）を内部で生成しかつ、前記さらなる制御ビットストリームを、そのそれぞれのメモリ（１３）から送られる前記ビットストリームとともに、その別個のバスに結合される
チップドライバ回路（１１）のすべてに送ることによって、特定のコマンドコード（ＯＰ１−ＯＰ６）に応答する、請求項２に記載のシステム。 - 各々のパターン発生器（１２）はまた、前記メモリ中の単一のビットストリーム（ＴＤＩ）を一度に１ワードずつ順次読出しかつ、読出されるワードを、前記内部で生成されたビットストリーム（ＴＭＳ）とともに同時に送ることによって、前記特定のコマンドコード（ＯＰ１，ＯＰ２）に応答する、請求項３に記載のシステム。
- 各々のパターン発生器（１２）はまた、前記メモリ中の２つのビットストリーム（ＥＴＤＯ，ＭＡＳＫ）を一度に１ワードずつ順次読出しかつ、読出されるワードを、前記内部で生成されたビットストリーム（ＴＭＳ）とともに同時に送ることによって、前記特定のコマンドコード（ＯＰ３，ＯＰ４）に応答する、請求項３に記載のシステム。
- 各々のパターン発生器（１２）はまた、前記メモリ中の３つのビットストリーム（ＴＤＩ，ＥＴＤＯ，ＭＡＳＫ）を一度に１ワードずつ順次読出しかつ、読出されるワードを、前記内部で生成されたビットストリーム（ＴＭＳ）とともに同時に送ることによって、前記特定のコマンドコード（ＯＰ５，ＯＰ６）に応答する、請求項３に記載のシステム。
- 各々のパターン発生器（１２）は、一切のさらなるビットストリームを内部で生成したり送ったりすることなく、前記メモリから読出されるビットストリームのワードを送ることによって、特定のコマンドコード（ＯＰ１０）に応答する、請求項２に記載のシステム。
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