JP2003505896A - 同期回路 - Google Patents

同期回路

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JP2003505896A
JP2003505896A JP2000571458A JP2000571458A JP2003505896A JP 2003505896 A JP2003505896 A JP 2003505896A JP 2000571458 A JP2000571458 A JP 2000571458A JP 2000571458 A JP2000571458 A JP 2000571458A JP 2003505896 A JP2003505896 A JP 2003505896A
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ヘーラー ライナー
クラウゼ グナー
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Abstract

(57)【要約】 同期回路（Ｍ）は、第１のクロック（ＣＬＫＥ）を導くクロック入力側と、この第１のクロック（ＣＬＫＥ）に対し位相のロックされた第２のクロック（ＣＬＫＩＮＴ）を発生するクロックジェネレータ（Ｇ）を有している。このクロックジェネレータ（Ｇ）のクロック出力側はデータ伝送ユニット（ＤＲＶ）の制御入力側と接続されており、このデータ伝送ユニット（ＤＲＶ）は、第１のクロック（ＣＬＫＥ）と実質的に同期して回路（Ｍ）からデータを送出するために、および／または回路（Ｍ）にデータを読み込むために用いられる。クロックジェネレータ（Ｇ）は、第２のクロック（ＣＬＫＩＮＴ）の位相制御のため互いに直列に接続された少なくとも２つの制御回路（１，２）を有している。この場合、第１の制御回路（１）は、第１のクロック（ＣＬＫＥ）から少なくとも２つの中間クロック（ＣＬＫｉ）を生成するために用いられ、それらの中間クロックの各々は第１のクロックに対し所定の位相をもっている。また、第２の制御回路（２）は、中間クロック（ＣＬＫｉ）から第２のクロック（ＣＬＫＩＮＴ）を生成するために用いられる。データ伝送ユニット（ＤＲＶ）によるデータ伝送中、第１の制御回路（１）が非アクティブ状態にされ、その結果、中間クロック（ＣＬＫｉ）の位相制御が中止される。

Description

【発明の詳細な説明】
【０００１】 本発明は、たとえば同期集積メモリなどのような同期回路に関する。同期メモ
リたとえばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはＲａｍｂｕｓ−ＤＲＡＭ
（ＲＤＲＡＭ）などは、制御ユニットたとえばコントローラなどから送られる第
１のクロック信号に同期してデータが伝送されるデータ端子を有している。かな
周波数が比較的高くなると（＞２００ＭＨｚ）、シンクロナスメモリにおいて第
１のクロックに同期した第２のクロックを発生させる必要があり、この第２のク
ロックはメモリからのまたはメモリへの同期データ伝送を制御するために用いら
れる。
【０００２】 S. Sidiropoulos, M. Horowitz による "Semidigital Dual Delay-Locked Loo
p", IEEE Journal of Solid-State Circuits, Vol. 32 No. 11, 11. 1997 の１
６８３頁以降には、２段のＤＬＬ（Delay Locked Loop）回路を用いて入力クロ
ックと同期した出力クロックを生成するやり方が示されている。この場合、第１
の位相制御回路（コアＤＬＬ Core DLL）は入力クロックから、それぞれ互いに
３０゜ずつ位相のずらされた６つの中間クロックを生成する。第１の位相制御回
路に後置接続された第２の位相制御回路（周辺ＤＬＬ Peripheral DLL）は、そ
れぞれ隣り合う２つの中間クロックの補間により出力クロックを発生させる。
【０００３】 つまり、Sidiropoulos と Horowitz によって提案されているＤＬＬ回路の制
御は２段階で行われる： 第１の制御回路ではそれぞれ精確に３０゜の位相差に合わせて中間クロックの
位相が制御され、第２の制御回路では出力クロックの位相が制御され、それによ
って出力クロックの位相が入力クロックの位相と等しくなるようにする。その際
、第２の制御回路は出力クロック生成のため入力クロックに対して検出された位
相偏差に依存して、補間の実行のため中間クロックのうちそれに最も適した隣り
合う位相の中間クロックを常に選び出している。この場合、たとえば温度変動が
比較的大きいことなどに起因して目標値に対する中間クロックの位相偏差が生じ
ると、第１の制御回路により追従制御が行われる。場合によってはこの追従制御
によって、中間クロックの位相の跳躍的な変化が生じる可能性がある。第２の制
御回路は中間クロックの補間のためにそれらの中間クロックのうち常に２つを利
用しているので、このような跳躍的な変化によって第２の制御回路により生成さ
れる出力クロックも跳躍的に変化してしまう。
【０００４】 したがって本発明の課題は、クロックジェネレータを用いて第１のクロックか
らそれと同期した第２のクロックを生成し、この第２のクロックを出力ドライバ
および／または入力ドライバによりデータ伝送の制御に用いるようした同期回路
を提供することにあり、さらにその際、第２のクロックが第１のクロックに対し
できるかぎりロックされた位相をもつようにし、しかしそれによってもドライバ
によるデータ伝送が第２のクロックの跳躍的変化を受けないようにすることにあ
る。
【０００５】 この課題は請求項１記載の同期回路により解決される。従属請求項には本発明
の有利な実施形態が示されている。
【０００６】 この同期回路をたとえばシンクロナスメモリとしてもよいし、あるいはプロセ
ッサとしてもよい。重要なことは、この回路が第１のクロックと同期したデータ
伝送に用いられることだけである。
【０００７】 この同期集積回路は、第１のクロックを導くためのクロック入力側と、この第
１のクロックに対し位相のロックされた第２のクロックを発生させるクロックジ
ェネレータを有している。つまりこれら両方のクロックは互いに一定の位相関係
をもっている。クロックジェネレータは、クロック入力側と接続された入力側と
第２のクロックを送出するためのクロック出力側を有している。さらにクロック
出力側はデータ伝送ユニットの制御入力側と接続されており、このデータ伝送ユ
ニットは第１のクロックと実質的に同期して回路からデータを送出するために、
および／または回路へデータを読み込むために用いられる。そしてクロックジェ
ネレータは、第２のクロックの位相制御に用いられる少なくとも２つの互いに直
列接続された制御回路を有している。この場合、第１の制御回路は第１のクロッ
クから少なくとも２つの中間クロックを生成するために用いられ、それらの中間
クロックの各々は第１のクロックに対し所定の位相をもっている。第２の制御回
路は、それらの中間クロックから第２のクロックを生成するために用いられる。
さらにこの回路は、データ伝送ユニットによるデータ伝送中は第１の制御回路の
制御を非アクティブ状態にするための動作停止ユニットを有しており、そのよう
にすることで中間クロックの位相制御が中止され、位相を調整するための対応す
る制御信号が一定に保持されるようになる。
【０００８】 データ伝送中は第１の制御回路の制御が非アクティブ状態にされることで、デ
ータ伝送中に中間クロックの位相が跳躍的に変化しなくなる。したがって、この
ようにしなければ生じてしまう第２のクロックの位相の跳躍的な変化も発生せず
、これはさもなくば第２の制御回路が再び調整して取り除かなければならないも
のである。これに対しデータ伝送ユニットによりデータが伝送されないときには
、中間クロックや第２のクロックの位相の跳躍的変化はクリティカルなものでは
ない。その理由は第２のクロックはこの期間中、データ伝送ユニットの制御に必
要とされないからである。このため第１の制御回路の制御は、データ伝送ユニッ
トからデータを伝送しなくてもよいときはいつでもアクティブにすることができ
る。ノーマル動作モード中は、データの伝送される期間とデータを伝送しなくて
もよい期間が絶えず交互に生じるので、第１の制御回路を新たにアクティブ状態
にするたびに中間クロックの位相の精確な追従調整が行われる。
【０００９】 データ伝送ユニットを同期回路の入力回路および／または出力回路とすること
ができる。
【００１０】 中間クロックの位相ドリフトは、主として回路動作時の温度変動によって引き
起こされる。とはいえ比較的大きい温度変動は、かなり長い期間にわたってしか
発生しない。このため、データ伝送の行われる一般にそれよりもかなり短い期間
中に第１の制御回路を非アクティブにしても問題ない。第２の制御回路はデータ
伝送中もアクティブ状態に保持されるので、データ伝送中も比較的小さい障害に
ついて十分に調整されて取り除かれるようになる。
【００１１】 クロックジェネレータは、たとえば Sidiropoulos と Horowitz による上述の
論文に記載されている２段階のＤＬＬ回路のように構成することができる。この
場合、クロックジェネレータにおける第１の制御回路は第１のクロックから、そ
れぞれ等しい位相角だけ互いに位相のずらされた複数の中間クロックを生成し、
第２の制御回路は位相の隣り合うそれぞれ２つの中間クロックの間の補間により
第２のクロックを生成する。
【００１２】 １つの実施形態によれば第１の制御回路は、中間クロックの少なくとも１つと
第１のクロックとの間の位相差を求める位相検出器を有している。第１の制御回
路はこの位相検出器の出力信号に依存して、中間クロックの位相制御に用いられ
るこの制御回路の制御信号を調整する。さらに第１の制御回路はこの制御信号を
格納するためのメモリユニットを有しており、このメモリユニットの記憶内容は
、第１の制御回路の制御がアクティブであるときには継続的に変えられ、第１の
制御回路の制御が非アクティブであるときには一定に保持される。
【００１３】 メモリユニットは有利には、第１の制御回路が非アクティブ状態である間つま
りデータ伝送ユニットによるデータ伝送中、制御信号を一定に保持するために用
いられる。
【００１４】 この同期回路の１つの実施形態によれば、データ伝送ユニットによるデータ伝
送の制御に用いられる外部の制御ユニットから制御信号を受け取るために、入力
側が設けられている。そしてこの制御信号に依存して、メモリの動作停止ユニッ
トが第１の制御回路の制御を非アクティブ状態にする。この同期回路がシンクロ
ナスメモリであれば、制御ユニットをたとえばコントローラまたはマイクロプロ
セッサとすることができ、これによればメモリのアドレッシングによりデータ伝
送ユニットを介したデータ伝送が制御される。この事例では外部の制御ユニット
により、いつデータ伝送を行うべきであるのかが決定されるので、動作停止ユニ
ットへ対応する制御信号を送るためにも外部の制御ユニットを難なく用いること
ができ、その結果、第１の制御回路の動作停止が実行すべきデータ伝送と同時に
行われるようになる。
【００１５】 １つの択一的な実施形態によればこの回路は、データ伝送ユニットによるデー
タ伝送を制御するために用いられる外部の制御ユニットへ制御信号を送るための
出力側を有している。その際、この制御信号によって、第１の制御回路が動作停
止ユニットにより非アクティブ状態にされているか否かが表される。この実施形
態は、回路が外部の制御ユニットとは無関係に第１の制御回路の動作停止を行う
ときに有利であり、この場合、回路はたとえば一定のタイムインターバルで第１
の制御回路の起動および動作停止を実行する。このタイムインターバルは、第１
の制御回路により中間クロックが十分精確に制御され、比較的大きい位相誤差が
回避されるように選定することができる。外部の制御ユニットへ送られる制御信
号はそのユニットに対し、第１の制御回路が非アクティブなのでデータ伝送ユニ
ットによるデータ伝送をいつスタートさせてよいかということ、および第１の制
御回路が目下アクティブなのでいつデータを伝送してはいけいないのかというこ
とを表す。
【００１６】 次に、図面を参照しながら本発明について詳しく説明する。
【００１７】 図１には、集積メモリとして構成された同期回路の１つの実施例が示されてい
る。
【００１８】 図２には、図１による第１の制御回路の実施例が示されている。
【００１９】 図３には、図２による中間クロックの位相ダイアグラムが示されている。
【００２０】 図１には同期集積メモリＭが示されており、ここにはそれらのうち本発明にと
って重要なコンポーネントだけが描かれている。メモリＭは、データの格納され
ているメモリセルをもつ記憶領域ＭＣを有している。メモリＭはさらにデータ伝
送ユニットないしはインタフェースＤＲＶを有しており、これは格納すべきデー
タ７を記憶領域ＭＣへ伝送し、記憶領域ＭＣから読み出すべきデータ７をメモリ
Ｍの外部へ向けて伝送する。メモリの外部には、外部制御ユニットＣＴＲたとえ
ばマイクロプロセッサが配置されている。メモリＭへ書き込むべきデータは、こ
の制御ユニットＣＴＲからデータ伝送ユニットＤＲＶへ伝送される。さらに読み
出すべきデータは、データ伝送ユニットＤＲＶから外部制御ユニットＣＴＲへ伝
送される。
【００２１】 メモリＭはさらに内部制御ユニット３を有しており、そこには外部制御ユニッ
トＣＴＲから制御信号４が供給される。内部制御ユニット３はこの制御信号に依
存して、記憶領域ＭＣ内のメモリセルのアドレッシングとデータ伝送ユニットＤ
ＲＶの起動もしくは動作停止を行う。内部制御ユニット３にはたとえばアドレス
デコーダユニットが設けられており、このユニットには外部制御ユニットＣＴＲ
から送られてきたアドレスが供給される。外部制御ユニットＣＴＲはさらに第１
のクロックＣＬＫＥを発生し、これはメモリＭのクロック入力側へ供給され、こ
のクロックと同期してデータ伝送ユニットＤＲＶを介したデータの伝送が行われ
ることになる。
【００２２】 データ伝送ユニットＤＲＶによりデータ７を第１のクロックＣＬＫＥと同期し
て送出するためにメモリＭはクロックジェネレータＧを有しており、これは第１
のクロック信号ＣＬＫＥからこれに対し位相のロックされた第２のクロックＣＬ
ＫＩＮＴを生成する。第２のクロックＣＬＫＩＮＴはデータ伝送ユニットＤＲＶ
の制御入力側へ供給され、このことで第２のクロックＣＬＫＩＮＴによりクロッ
ク制御されたデータ７の伝送が実現される。
【００２３】 図１のクロックジェネレータＧは、直列に接続された２つの制御回路１，２を
有している。第１の制御回路１の入力側には第１のクロックＣＬＫＥが供給され
る。この場合、第１の制御回路１は８つの出力側を有しており、この制御回路は
それらの出力側から、それぞれ互いに４５゜の位相のずれをもつ８つの中間クロ
ックＣＬＫｉを発生させる。第２の制御回路２の入力側には、これら８つの中間
クロックＣＬＫｉが供給される。第２の制御回路の出力側はデータ伝送ユニット
ＤＲＶの制御入力側と接続されており、この制御回路はその出力側から第１のク
ロックＣＬＫＥと同期した第２のクロックＣＬＫＩＮＴを発生する。
【００２４】 図２には第１の制御回路の実施例が示されている。第１の制御回路１と第２の
制御回路２によりＤＬＬ回路が形成されている。たとえば第２の制御回路は、ま
た、第１の制御回路のいくつかのコンポーネントも、冒頭で述べた Sidiropoulo
s と Horowitz による論文における制御回路のように構成することができる。図
２によれば第１の制御回路１は４つのアナログ遅延素子Ｄを有しており、これら
は直列に配置されており、また、それらの遅延時間は調整可能である。このよう
な直列回路の入力側に第１のクロックＣＬＫＥが供給される。各遅延素子Ｄごと
に、その入力クロックの位相が４５゜ずらされる。各遅延素子Ｄの前後にはドラ
イバ回路Ｔが配置されており、これらのドライバ回路Ｔは遅延素子Ｄの入力信号
ないしは出力信号の増幅に用いられ、それらを反転状態または非反転状態で送出
する。第１の制御回路の出力信号としてドライバ回路Ｔはそれぞれ、それらが属
する遅延素子により位相のずらされた対応するクロック信号を、中間クロックＣ
ＬＫｉならびにそれに対し反転されたクロック／ＣＬＫｉのかたちで第２の制御
回路２へ伝達する。
【００２５】 図３には、８つの中間クロックＣＬＫｉの位相を調整によりエラーが取り除か
れた状態で表した位相ダイアグラムが示されている。
【００２６】 図２の直列回路において最後に位置する遅延素子Ｄの反転出力信号／ＣＬＫ４
は第１の位相検出器φ１へ供給され、この位相検出器φ１は／ＣＬＫ４の位相を
第１のクロックＣＬＫＥの位相と比較する。比較結果は第１の制御回路１の制御
ユニット１０へ伝達され、制御ユニット１０は相応のディジタル制御信号２０を
発生し、この信号は遅延素子Ｄによる遅延の調整に用いられる。制御信号２０は
メモリユニットＭＥＭ内に格納され、第１の位相検出器φ１により位相誤差が検
出されるたびに更新される。メモリユニットＭＥＭ内に格納された制御信号はデ
ィジタル／アナログ変換器Ｄ／Ａへ供給され、アナログに変換された制御信号が
そこから各遅延素子Ｄの制御入力側へ導かれる。
【００２７】 ここで説明している実施例の場合、第１の制御回路の制御ユニット１０ならび
にメモリユニットＭＥＭはディジタルコンポーネントである。しかし本発明の他
の実施例として、これらのコンポーネントをアナログ形式で実現することもでき
る。さらにこの実施例とは異なり、遅延素子Ｄをディジタルコンポーネントとし
てもよい。その場合には、ディジタル／アナログ変換器をメモリユニットＭＥＭ
の出力側に設ける必要がなくなる。また、第１の位相検出器φ１をアナログ形式
でもディジタル形式でも構成することができる。
【００２８】 第２の制御回路２ヘ、第１の制御回路１により生成された８つの中間クロック
ＣＬＫｉが導かれる。第２の位相検出器φ２により、第２の制御回路２により生
成された第２のクロックＣＬＫＩＮＴと第１のクロックＣＬＫＥとの間の位相差
が求められ、この第２の位相検出器φ２の結果信号に依存して第２の制御回路２
は、それぞれ４５゜の位相差をもつ中間クロックＣＬＫＩＮＴのうち位相の隣り
合う中間クロックを選び出す。そして第２の制御回路２は第２の位相検出器φ２
により求められた位相差に依存して、選出された２つの中間クロックＣＬＫｉの
間の補間を実行する。
【００２９】 メモリＭは両方の図面に描かれているように動作停止ユニットＡＫＴを有して
おり、このユニットの出力側は図２に示されているように第１の制御回路１の制
御ユニット１０と接続されている。動作停止ユニットＡＫＴは、データ伝送ユニ
ットＤＲＶからデータを伝送すべきでないときには、必ず第１の制御回路１を起
動してアクティブな状態にする。また、動作停止ユニットＡＫＴが第１の制御回
路１の動作を停止させて非アクティブな状態にするのは、データ伝送ユニットＤ
ＲＶからデータ７が伝送されるときである。アクティブ状態において第１の制御
回路１は、その制御信号２０を変化させることで中間クロックＣＬＫｉの位相制
御を実行する。しかし動作停止ユニットＡＫＴによって非アクティブ状態にされ
ると、第１の制御回路１による制御が中止され、このときには制御ユニット１０
はメモリユニットＭＥＭに格納されている制御信号の適合調整をもはや行わない
。つまり第１の制御回路１が非アクティブ状態にされると、たとえ第１の位相検
出器φ１が位相偏差を検出しても、メモリユニットＭＥＭに格納されている制御
信号が一定に保持される。制御信号２０が一定に保持されることで、たとえば温
度変動などの障害作用によってのみ中間クロックＣＬＫｉの位相変化が引き起こ
され、制御に起因して引き起こされることはない。
【００３０】 第１の制御回路１はときおり非アクティブ状態にされるのに対し、第２の制御
回路２は常にアクティブ状態におかれ、第２の制御回路２はデータ伝送ユニット
ＤＲＶを介したデータ７の伝送中も第２のクロックＣＬＫＩＮＴの位相を制御す
る。したがって第１の制御回路１が非アクティブ状態にあるときも、第２のクロ
ックＣＬＫＩＮＴの精確な位相制御が保証される。データ伝送ユニットＤＲＶを
介したデータ７の伝送中に第１の制御回路１を非アクティブにすることの利点は
、この期間中はメモリユニットＭＥＭ内に格納されている制御信号２０が第１の
制御回路１の制御ユニット１０によっても跳躍的に変化しないことである。この
ため、遅延素子Ｄの遅延時間の跳躍的な変化は引き起こされない。第１の制御回
路１が非アクティブである間に発生する障害作用を調整により取り除くためには
、第２の制御回路１で十分である。つまりデータ伝送ユニットＤＲＶを介したデ
ータ伝送中、外部のクロック信号ＣＬＫＥとの同期が保証され、それによっても
内部のクロック信号ＣＬＫＩＮＴの位相ジッタにおいて表されるような跳躍的な
変化が生じることはない。
【００３１】 データ伝送ユニットＤＲＶを介してデータを伝送する必要がなくなるとただち
に、第１の制御回路１は動作停止ユニットＡＫＴによって再び起動され、その結
果、それに続いて障害作用が大きくなっても、第１の制御回路１の共働によりそ
れを取り除くよう調整することができる。その際に第１の制御回路１内部で制御
信号２０の跳躍的変化に起因して発生する調整作用は問題にはならない。それと
いうのもこの期間中、第２のクロックＣＬＫＩＮＴはデータ伝送ユニットＤＲＶ
の制御のために必要とされないからである。
【００３２】 したがって第１の制御回路１がアクティブ状態にあるとき、つまりデータ伝送
ユニットＤＲＶが次にデータを送出する前に、内部クロック信号ＣＬＫＩＮＴの
最適な調整が行われる。データ伝送の行われる期間中、第１の制御回路１は非ア
クティブ状態にされており、第２のクロックＣＬＫＩＮＴの精確な位相は第２の
制御回路２の制御によってのみ保証される。
【００３３】 図１に示されているようにメモリＭは入力側ＩＮを有しており、この入力側を
介して動作停止ユニットＡＫＴへ外部制御ユニットＣＴＲから制御信号５が供給
される。この制御信号５によって外部制御ユニットＣＴＲは第１の制御回路１の
起動状態を制御する。この実施例の場合、外部制御ユニットＣＴＲは制御信号５
を用いて次のようにはたらく。すなわち外部制御ユニットＣＴＲがメモリＭの内
部制御ユニット３に対し、記憶領域ＭＣに格納されているデータ７の送出の指示
または格納すべきデータ７の読み込みの指示を送るときには必ず、第１の制御回
路１が動作停止ユニットＡＫＴによって非アクティブ状態にされるようになる。
このようにすることで、制御回路１の動作停止が遅くともデータ伝送ユニットＤ
ＲＶによるデータ７の伝送と同時に行われるようにすることができる。本発明の
別の実施例によればこの制御信号５を、外部制御ユニットＣＴＲがメモリＭの内
部制御ユニット３へ送る制御信号４からメモリ内で導出することができ、このよ
うにすることでメモリの付加的な入力側が不要となる。
【００３４】 これまで説明してきたメモリの実施例に対する代案として、つまり制御信号５
を伝達するために入力側ＩＮを設ける代わりに、メモリＭが（図１に破線で示さ
れているように）動作停止ユニットＡＫＴから外部制御ユニットＣＴＲへ制御信
号６を送出するための出力側ＯＵＴを有することもできる。この場合、動作停止
ユニットＡＫＴは外部制御ユニットＣＴＲへ、第１の制御回路１をアクティブに
する時点およびそれを非アクティブにする時点を通報する。第１の制御回路１が
目下アクティブであることが制御信号６によって表されているならば、外部制御
ユニットＣＴＲは内部制御ユニット３へデータ７の伝送指示を送らない。動作停
止ユニットＡＫＴが外部制御ユニットＣＴＲへ、第１の制御回路１が非アクティ
ブ状態になったことを通報してはじめて、データ７の伝送命令が送られる。最後
に挙げたメモリの実施例によって得られる利点とは、第１の制御回路１の起動も
しくは動作停止をメモリＭによってセルフコントロールして行えることである。
たとえばこの場合、動作停止ユニットＡＫＴに時間発生ユニットをもたせること
ができ、長すぎない規則的なタイムインターバルで起動もしくは動作停止を行う
ことができるので、第２のクロックＣＬＫＩＮＴの位相の最適な制御が常に可能
となる。
【００３５】 当然ながら、２つの制御回路よりも多くの制御回路を直列接続するようにした
メモリの他の実施例も可能である。図１の第１の制御回路のようにクロックジェ
ネレータＧの入力側に配置された制御回路は、第２のクロックＣＬＫＩＮＴの位
相の粗調整に用いられる。これに対しクロックジェネレータＧの出力側の近くに
配置された制御回路ほど、いっそう微細な位相の調整に用いられる。つまり図１
の場合、第１の制御回路は第２のクロックＣＬＫＩＮＴの位相の粗調整を担当し
、第２の制御回路２はその位相の微調整を担当する。クロックジェネレータＧ内
に２つの制御回路よりも多くの制御回路が設けられている場合には常に、粗調整
を担当する（１つまたは複数の）制御回路を動作停止するようにし、微調整はア
クティブ状態のままにしておくのが有用である。
【００３６】 ここで述べてきた制御回路１，２はＤＬＬ回路を成していたけれども、本発明
をたとえばＰＬＬ（Phase Locked Loop）回路など他の制御方式によって実現す
ることもできる。重要なことは、クロックジェネレータＧが図１に示されている
ように少なくとも２段階の制御回路を有する点だけである。
【００３７】 なお、データ伝送ユニットＤＲＶによるデータ伝送のたびごとには制御回路１
の制御を非アクティブ状態にしないように構成することも可能である。たとえば
メモリＭのノーマル動作モード中のみ非アクティブ状態にすることができ、他方
、第１の制御回路１のテスト動作モード中はいつもアクティブ状態に保たれるよ
うにする。また、目下データが送出されなくなるとそのたびに第１の制御回路を
再びアクティブにするのではなく、メモリＭの特定の動作状態中のみ、たとえば
メモリの初期化のときまたはデータ伝送ユニットＤＲＶ内の出力ドライバによる
較正のときだけ、アクティブにするように構成してもよい。さらに、データ伝送
ユニットＤＲＶによるデータ７の読み出し時または読み込み時だけ、第１の制御
回路を非アクティブ状態にしてもよい。
【図面の簡単な説明】
【図１】 集積メモリとして構成された同期回路の１つの実施例を示す図である。
【図２】 図１による第１の制御回路の実施例を示す図である。
【図３】 図２による中間クロックの位相ダイアグラムである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/15 Ｇ Ｆターム(参考） 5J039 EE14 EE21 KK13 KK28 MM10 NN06 5J106 AA05 CC03 CC21 CC58 CC59 DD24 DD33 DD35 DD36 HH02 KK12 KK25 5M024 AA40 AA92 BB30 BB33 BB34 BB40 DD32 DD60 DD83 JJ02 JJ34 PP01 PP02 PP10 【要約の続き】 られる。データ伝送ユニット（ＤＲＶ）によるデータ伝 送中、第１の制御回路（１）が非アクティブ状態にさ れ、その結果、中間クロック（ＣＬＫｉ）の位相制御が 中止される。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 同期回路（Ｍ）において、 第１のクロック（ＣＬＫＥ）を導くクロック入力側と、 該第１のクロック（ＣＬＫＥ）に対し位相のロックされた第２のクロック（Ｃ
    ＬＫＩＮＴ）を発生するクロックジェネレータ（Ｇ）が設けられており、該クロ
    ックジェネレータ（Ｇ）は、前記クロック入力側と接続された入力側および前記
    第２のクロック（ＣＬＫＩＮＴ）を送出するクロック出力側を備えており、 該クロックジェネレータ（Ｇ）のクロック出力側はデータ伝送ユニット（ＤＲ
    Ｖ）の制御入力側と接続されており、該データ伝送ユニット（ＤＲＶ）は、前記
    第１のクロック（ＣＬＫＥ）と実質的に同期して集積回路からデータを送出する
    ために、および／または集積回路にデータを読み込むために用いられ、 前記クロックジェネレータは、前記第２のクロック（ＣＬＫＩＮＴ）の位相制
    御のため互いに直列に接続された少なくとも２つの制御回路（１，２）を有して
    おり、第１の制御回路（１）は、前記第１のクロック（ＣＬＫＥ）から少なくと
    も２つの中間クロック（ＣＬＫｉ）を生成するために用いられ、該中間クロック
    の各々は前記第１のクロック（ＣＬＫＥ）に対し所定の位相をもっており、第２
    の制御回路（２）は、前記中間クロック（ＣＬＫｉ）から第２のクロック（ＣＬ
    ＫＩＮＴ）を生成するために用いられ、 前記データ伝送ユニット（ＤＲＶ）によるデータ伝送中、前記第１の制御回路
    （１）の制御を非アクティブ状態にするための動作停止ユニット（ＡＫＴ）が設
    けられていて、これにより前記中間クロック（ＣＬＫｉ）の位相制御が中止され
    、位相を調整するための対応する制御信号（２０）が一定に保持されることを特
    徴とする、 同期回路。
  2. 【請求項２】 前記第１の制御回路（１）は第１のクロック（ＣＬＫＥ）か
    ら、それぞれ等しい角度だけ互いに位相のずらされた複数の中間クロック（ＣＬ
    Ｋｉ）を生成し、 前記第２の制御回路（２）は、位相の隣り合うそれぞれ２つの中間クロック（
    ＣＬＫｉ）の間の補間により第２のクロック（ＣＬＫＩＮＴ）を生成する、 請求項１記載の同期回路。
  3. 【請求項３】 前記第１の制御回路（１）は、中間クロック（ＣＬＫｉ）の
    少なくとも１つと第１のクロック（ＣＬＫＥ）との間の位相差を求める位相検出
    器（φ１）を有しており、 前記第１の制御回路（１）はその制御信号（２０）を該位相検出器（φ１）の
    出力信号に依存して調整し、 前記第１の制御回路（１）はその制御信号（２０）を記憶するためのメモリユ
    ニット（ＭＥＭ）を有しており、該メモリユニットの記憶内容は、前記第１の制
    御回路（１）の制御がアクティブなときには継続的に変えられ、前記第１の制御
    回路（１）の制御が非アクティブなときには一定に保持される、 請求項１または２記載の同期回路。
  4. 【請求項４】 前記データ伝送ユニット（ＤＲＶ）によるデータ伝送を制御
    する外部制御ユニット（ＣＴＲ）から制御信号（５）を受け取るための入力側（
    ＩＮ）が設けられており、前記動作停止ユニット（ＡＫＴ）は該制御信号（５）
    に依存して前記第１の制御回路（１）の制御を非アクティブ状態にする、請求項
    １記載の同期回路。
  5. 【請求項５】 前記データ伝送ユニット（ＤＲＶ）によるデータ伝送を制御
    する外部の制御ユニット（ＣＴＲ）へ制御信号（６）を送るための出力側（ＯＵ
    Ｔ）が設けられており、該制御信号（６）により、前記第１の制御回路（１）が
    動作停止ユニット（ＡＫＴ）により非アクティブ状態にされているか否かが表さ
    れる、請求項１記載の同期回路。
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