JP2003347498A - 電子部品装置及びその製造方法 - Google Patents
電子部品装置及びその製造方法Info
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】フラックスを配線基板状の集積回路素子搭載電
極に塗布する際に、電子部品素子搭載電極に印刷した半
田にフラックスが付着することがなく、電子部品素子及
び集積回路素子を安定して接合できる電子部品装置及び
その製造方法を提供する。 【解決手段】表面に、電子部品素子搭載電極５及び集積
回路素子搭載電極４を被着形成するとともに、前記両搭
載用電極を露出するように形成した半田レジスト膜７を
被着形成した配線基板１０に、電子部品素子２及び集積
回路素子１をそれぞれ接合してなる電子部品装置であ
る。前記半田レジスト膜７は、電子部品素子搭載電極５
を露出する複数の第１の開口部８と、複数の集積回路素
子搭載電極４を露出する複数の第２の開口部９を形成し
た。
極に塗布する際に、電子部品素子搭載電極に印刷した半
田にフラックスが付着することがなく、電子部品素子及
び集積回路素子を安定して接合できる電子部品装置及び
その製造方法を提供する。 【解決手段】表面に、電子部品素子搭載電極５及び集積
回路素子搭載電極４を被着形成するとともに、前記両搭
載用電極を露出するように形成した半田レジスト膜７を
被着形成した配線基板１０に、電子部品素子２及び集積
回路素子１をそれぞれ接合してなる電子部品装置であ
る。前記半田レジスト膜７は、電子部品素子搭載電極５
を露出する複数の第１の開口部８と、複数の集積回路素
子搭載電極４を露出する複数の第２の開口部９を形成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば多層構造の
配線基板に電子部品素子、集積回路素子を半田接合によ
って実装した電子部品装置及びその製造方法に関するも
のである。
配線基板に電子部品素子、集積回路素子を半田接合によ
って実装した電子部品装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、電子部品装置は、配線基板２５上
には、各種電子部品素子や集積回路素子を半田接合して
いた。一般に、電子部品素子は、配線基板２５上の配線
パターンの一部を電子部品素子搭載電極として用い、こ
の搭載電極にクリーム半田を介して接合していた。ま
た、集積回路素子２４は、図９に示すように、配線基板
２５の表面に形成した集積回路素子搭載用電極２４に、
予め実装面に半田バンプを形成したプ集積回路素子２３
を介して接合していた。尚、配線基板２５は、絶縁層、
所定パターンの配線パターンとが積層状態に積層された
多層配線基板などが用いられ、多層配線基板の厚み方向
には、所定回路網を形成するビア導体により電気的に接
続している。
には、各種電子部品素子や集積回路素子を半田接合して
いた。一般に、電子部品素子は、配線基板２５上の配線
パターンの一部を電子部品素子搭載電極として用い、こ
の搭載電極にクリーム半田を介して接合していた。ま
た、集積回路素子２４は、図９に示すように、配線基板
２５の表面に形成した集積回路素子搭載用電極２４に、
予め実装面に半田バンプを形成したプ集積回路素子２３
を介して接合していた。尚、配線基板２５は、絶縁層、
所定パターンの配線パターンとが積層状態に積層された
多層配線基板などが用いられ、多層配線基板の厚み方向
には、所定回路網を形成するビア導体により電気的に接
続している。
【０００３】この配線基板２５は、例えば、ガラス−エ
ポキシ樹脂からなるコア基板の主面に、配線パターン、
絶縁層を順次積層して形成する。尚、ビア導体は、レー
ザー照射等によって、絶縁層に形成したビア穴内に、メ
ッキを施すことにより形成される。各層の配線パターン
は、コア基板や絶縁層の表面に形成された導体層を所定
形状にエッチングすることによって形成される。
ポキシ樹脂からなるコア基板の主面に、配線パターン、
絶縁層を順次積層して形成する。尚、ビア導体は、レー
ザー照射等によって、絶縁層に形成したビア穴内に、メ
ッキを施すことにより形成される。各層の配線パターン
は、コア基板や絶縁層の表面に形成された導体層を所定
形状にエッチングすることによって形成される。
【０００４】また、セラミック配線基板２５の場合に
は、各絶縁層となるグリーンシートに、ビアホール導体
となる導体を形成し、さらに、内部配線パターンまたは
外部配線パターンとなる各導体膜を形成した後、各グリ
ーンシートを積層し、一体的に焼結して形成していた。
尚、表面配線パターンは、グリーンシートの状態で形成
するのではなく、焼成した基板の表面に導電性ペースト
を用いて焼き付けしても構わない。
は、各絶縁層となるグリーンシートに、ビアホール導体
となる導体を形成し、さらに、内部配線パターンまたは
外部配線パターンとなる各導体膜を形成した後、各グリ
ーンシートを積層し、一体的に焼結して形成していた。
尚、表面配線パターンは、グリーンシートの状態で形成
するのではなく、焼成した基板の表面に導電性ペースト
を用いて焼き付けしても構わない。
【０００５】いずれの基板においても、配線基板２５の
表面に電子部品素子や集積回路素子を搭載する搭載用電
極が必要であり、配線基板２５の表面に形成した配線パ
ターンの一部がこの搭載電電極となる。電子部品素子
は、電子部品素子搭載電極に半田クリームを用いてリフ
ロー処理によって接合される。また、また、集積回路素
子は、予め集積回路素子の実装面のパッド上に半田バン
プを形成した集積回路素子を、集積回路素子搭載電極に
半田接合していた。
表面に電子部品素子や集積回路素子を搭載する搭載用電
極が必要であり、配線基板２５の表面に形成した配線パ
ターンの一部がこの搭載電電極となる。電子部品素子
は、電子部品素子搭載電極に半田クリームを用いてリフ
ロー処理によって接合される。また、また、集積回路素
子は、予め集積回路素子の実装面のパッド上に半田バン
プを形成した集積回路素子を、集積回路素子搭載電極に
半田接合していた。
【０００６】特に、集積回路素子２４に形成した半田バ
ンプ２１は、半田接合に必要なフラックス成分が極めて
少ないため、配線基板２５に接合するためにはフラック
ス成分を供給することが必要となる。
ンプ２１は、半田接合に必要なフラックス成分が極めて
少ないため、配線基板２５に接合するためにはフラック
ス成分を供給することが必要となる。
【０００７】従来、配線基板２５の表面に、選択的に半
田レジスト２２を塗布する。この半田レジスト２２は、
搭載される電子部品素子及び集積回路素子２４が搭載さ
れる部位以外に半田が付着することを防ぐように機能す
る。
田レジスト２２を塗布する。この半田レジスト２２は、
搭載される電子部品素子及び集積回路素子２４が搭載さ
れる部位以外に半田が付着することを防ぐように機能す
る。
【０００８】尚、集積回路素子２４は、配線基板（パッ
ケージ）の主面全体に外部の回路と接続する端子を配置
することによって、パッケージのサイズを大きくせず
に、多ピンを実現する集積回路素子２４としてＢＧＡ−
ＩＣやＣＳＰ−ＩＣが提案されている。
ケージ）の主面全体に外部の回路と接続する端子を配置
することによって、パッケージのサイズを大きくせず
に、多ピンを実現する集積回路素子２４としてＢＧＡ−
ＩＣやＣＳＰ−ＩＣが提案されている。
【０００９】この集積回路素子２４と配線基板２５の所
定配線パターン（集積回路素子搭載電極）との接合を説
明する。図９は、集積回路素子が搭載される領域の平面
図であり、図１０はその側面図である。
定配線パターン（集積回路素子搭載電極）との接合を説
明する。図９は、集積回路素子が搭載される領域の平面
図であり、図１０はその側面図である。
【００１０】配線基板２５には上述の集積回路素子搭載
電極２１が形成されている。尚、電子部品素子及び電子
部品素子が搭載される電子部品素子搭載電極は図では省
略している。そして、配線基板２５の上述の集積回路素
子搭載電極２１には、集積回路素子２４が半田バンプ２
３によって接合される。具体的には集積回路素子搭載電
極２１上にフラックスを供給しておき、その後、集積回
路素子２４を集積回路素子搭載電極２１上に搭載した
後、リフロー処理により表面実装される。
電極２１が形成されている。尚、電子部品素子及び電子
部品素子が搭載される電子部品素子搭載電極は図では省
略している。そして、配線基板２５の上述の集積回路素
子搭載電極２１には、集積回路素子２４が半田バンプ２
３によって接合される。具体的には集積回路素子搭載電
極２１上にフラックスを供給しておき、その後、集積回
路素子２４を集積回路素子搭載電極２１上に搭載した
後、リフロー処理により表面実装される。
【００１１】即ち、加熱によって溶融した集積回路素子
側半田バンプ２３と配線基板２５側の半田フラックスと
が接した状態で接合することによって安定して載置で
き、しかも確実に接合できる。
側半田バンプ２３と配線基板２５側の半田フラックスと
が接した状態で接合することによって安定して載置で
き、しかも確実に接合できる。
【００１２】また、電子部品素子を配線基板上の電子部
品素子搭載電極と接合させる際には、電子部品素子搭載
電極に半田ペーストを印刷し、電子部品素子を搭載後リ
フロー半田付け処理する。
品素子搭載電極と接合させる際には、電子部品素子搭載
電極に半田ペーストを印刷し、電子部品素子を搭載後リ
フロー半田付け処理する。
【００１３】
【発明が解決しようとする課題】従来の方法では、集積
回路素子２４と配線基板２５を接続させる時に集積回路
素子側に予め形成した半田バンプ２１を、フラックス成
分が塗布された集積回路素子搭載電極２１に載置してリ
フロー処理することで実装される。
回路素子２４と配線基板２５を接続させる時に集積回路
素子側に予め形成した半田バンプ２１を、フラックス成
分が塗布された集積回路素子搭載電極２１に載置してリ
フロー処理することで実装される。
【００１４】しかしながら、フラックスを配線基板２５
上の集積回路素子搭載電極２１に塗布する際に他の部
分、例えば、電子部品素子搭載電極にまで達すると、電
子部品素子を接合する半田ペーストにフラックスが吸収
され、この半田の成分が変化してしまう。これにより、
半田がだれてしまい、リフロー処理後には、電子部品素
子と他の配線パターンなどとショートしてしまう。
上の集積回路素子搭載電極２１に塗布する際に他の部
分、例えば、電子部品素子搭載電極にまで達すると、電
子部品素子を接合する半田ペーストにフラックスが吸収
され、この半田の成分が変化してしまう。これにより、
半田がだれてしまい、リフロー処理後には、電子部品素
子と他の配線パターンなどとショートしてしまう。
【００１５】また、半田ペースト中にフラックス成分が
過剰となり、リフロー処理後でも、フラックスが充分に
抜けないことにより、半田中にボイドが発生し、接触不
良を起こすこともある。
過剰となり、リフロー処理後でも、フラックスが充分に
抜けないことにより、半田中にボイドが発生し、接触不
良を起こすこともある。
【００１６】また、集積回路素子２４の搭載領域におい
ては、図９に示すように、半田レジスト膜２２には、個
々の集積回路素子搭載電極２１が露出するように開口部
２６を設けていた。即ち、１つの開口部２６には、１つ
の集積回路素子搭載電極２１が露出していた。このよう
な構造では、集積回路素子２４の電極パッドが非常に狭
いピッチになった場合、これに対応して半田レジスト膜
２１の開口部２６の間隔も狭くする必要があり、半田レ
ジスト膜２１を形成する際には、精度の高い開口部２６
を形成し、１つの開口部２６から１つの集積回路素子搭
載電極２１を露出させることが困難となり、その結果、
開口部２６から露出する集積回路素子搭載電極２１の面
積が変動してしまう。その結果、フラックス成分の量も
変動してしまい、安定した集積回路素子２４の接合が困
難となる。
ては、図９に示すように、半田レジスト膜２２には、個
々の集積回路素子搭載電極２１が露出するように開口部
２６を設けていた。即ち、１つの開口部２６には、１つ
の集積回路素子搭載電極２１が露出していた。このよう
な構造では、集積回路素子２４の電極パッドが非常に狭
いピッチになった場合、これに対応して半田レジスト膜
２１の開口部２６の間隔も狭くする必要があり、半田レ
ジスト膜２１を形成する際には、精度の高い開口部２６
を形成し、１つの開口部２６から１つの集積回路素子搭
載電極２１を露出させることが困難となり、その結果、
開口部２６から露出する集積回路素子搭載電極２１の面
積が変動してしまう。その結果、フラックス成分の量も
変動してしまい、安定した集積回路素子２４の接合が困
難となる。
【００１７】本発明は、上述の問題点に鑑みて案出され
たものであり、その目的は、集積回路素子を安定して配
線基板に安定して半田接合できるとともに、集積回路素
子が小型化しても充分に対応でき、しかも、配線基板に
電子部品素子を搭載して、電子部品素子を安定して搭載
することができる電子部品装置及びその製造方法であ
る。
たものであり、その目的は、集積回路素子を安定して配
線基板に安定して半田接合できるとともに、集積回路素
子が小型化しても充分に対応でき、しかも、配線基板に
電子部品素子を搭載して、電子部品素子を安定して搭載
することができる電子部品装置及びその製造方法であ
る。
【００１８】
【課題を解決するための手段】本発明は、表面に、電子
部品素子搭載電極及び集積回路素子搭載電極を被着形成
するとともに、前記両搭載用電極を露出するように形成
した半田レジスト膜を被着形成した配線基板に、前記各
搭載電極に電子部品素子及び集積回路素子をそれぞれ接
合してなる電子部品装置において、前記半田レジスト膜
は、前記電子部品素子搭載電極を露出する複数の第１の
開口部と、前記集積回路素子搭載電極を露出する複数の
第２の開口部とを有し、前記第２の開口部内には、近接
しあう集積回路素子搭載電極が存在されていることを特
徴とする電子部品装置である。また、前記集積回路素子
が搭載される領域の半田レジスト膜には、第２の開口部
を取り囲むように、実質的に環状の第３の開口部が形成
されている。
部品素子搭載電極及び集積回路素子搭載電極を被着形成
するとともに、前記両搭載用電極を露出するように形成
した半田レジスト膜を被着形成した配線基板に、前記各
搭載電極に電子部品素子及び集積回路素子をそれぞれ接
合してなる電子部品装置において、前記半田レジスト膜
は、前記電子部品素子搭載電極を露出する複数の第１の
開口部と、前記集積回路素子搭載電極を露出する複数の
第２の開口部とを有し、前記第２の開口部内には、近接
しあう集積回路素子搭載電極が存在されていることを特
徴とする電子部品装置である。また、前記集積回路素子
が搭載される領域の半田レジスト膜には、第２の開口部
を取り囲むように、実質的に環状の第３の開口部が形成
されている。
【００１９】また、前記集積回路素子が、前記集積回路
素子搭載電極に半田バンプによるフリップチップ接合さ
れている。
素子搭載電極に半田バンプによるフリップチップ接合さ
れている。
【００２０】さらに、表面に、電子部品素子搭載電極及
び集積回路素子搭載電極を被着形成するとともに、前記
両搭載用電極を露出するように形成した半田レジスト膜
を被着形成した配線基板に、前記各搭載電極に電子部品
素子及び集積回路素子をそれぞれ接合してなる電子部品
装置の製造方法において、実装面に半田バンプが予め形
成された集積回路素子を用意する工程と、表面に、電子
部品素子搭載電極及び集積回路素子搭載電極を有する配
線基板を形成する工程と、前記配線基板上に、前記電子
部品素子搭載電極を第１の開口部から露出させ、且つ複
数の集積回路素子搭載電極を第２の開口部から露出させ
るとともに、前記集積回路素子搭載領域を取り囲む実質
的に環状の第３の開口部を有する半田レジストを形成す
る工程と、前記第１の開口部から露出する電子部品素子
搭載電極上に半田ペーストを塗布し、該半田ペーストを
塗布された電子部品素子搭載電極上に電子部品素子を載
置するとともに、前記第２の開口部から露出する複数の
集積回路素子搭載電極上に半田フラックスを塗布し、該
半田フラックスを塗布された集積回路素子用搭載電極上
に、半田バンプが形成された集積回路素子を載置する工
程と、前記電子部品素子及び集積回路素子が載置された
配線基板を熱処理して、電子部品素子及び集積回路素子
を配線基板の各搭載電極に半田接合を行う工程と、を有
する電子部品装置の製造方法である。
び集積回路素子搭載電極を被着形成するとともに、前記
両搭載用電極を露出するように形成した半田レジスト膜
を被着形成した配線基板に、前記各搭載電極に電子部品
素子及び集積回路素子をそれぞれ接合してなる電子部品
装置の製造方法において、実装面に半田バンプが予め形
成された集積回路素子を用意する工程と、表面に、電子
部品素子搭載電極及び集積回路素子搭載電極を有する配
線基板を形成する工程と、前記配線基板上に、前記電子
部品素子搭載電極を第１の開口部から露出させ、且つ複
数の集積回路素子搭載電極を第２の開口部から露出させ
るとともに、前記集積回路素子搭載領域を取り囲む実質
的に環状の第３の開口部を有する半田レジストを形成す
る工程と、前記第１の開口部から露出する電子部品素子
搭載電極上に半田ペーストを塗布し、該半田ペーストを
塗布された電子部品素子搭載電極上に電子部品素子を載
置するとともに、前記第２の開口部から露出する複数の
集積回路素子搭載電極上に半田フラックスを塗布し、該
半田フラックスを塗布された集積回路素子用搭載電極上
に、半田バンプが形成された集積回路素子を載置する工
程と、前記電子部品素子及び集積回路素子が載置された
配線基板を熱処理して、電子部品素子及び集積回路素子
を配線基板の各搭載電極に半田接合を行う工程と、を有
する電子部品装置の製造方法である。
【作用】本発明では、表面に、電子部品素子搭載電極及
び集積回路素子搭載電極を被着形成するとともに、前記
両搭載用電極を露出するように形成した半田レジスト膜
を被着形成した配線基板に、前記各搭載電極に電子部品
素子及び集積回路素子をそれぞれ接合してなる電子部品
装置において、前記電子部品素子搭載電極を露出する複
数の第１の開口部と、集積回路素子搭載電極を露出する
複数の第２の開口部とを有し、前記第２の開口部内に
は、近接配置された集積回路素子搭載電極を存在させて
いる。
び集積回路素子搭載電極を被着形成するとともに、前記
両搭載用電極を露出するように形成した半田レジスト膜
を被着形成した配線基板に、前記各搭載電極に電子部品
素子及び集積回路素子をそれぞれ接合してなる電子部品
装置において、前記電子部品素子搭載電極を露出する複
数の第１の開口部と、集積回路素子搭載電極を露出する
複数の第２の開口部とを有し、前記第２の開口部内に
は、近接配置された集積回路素子搭載電極を存在させて
いる。
【００２１】即ち、前記第２の開口部から露出する複数
の集積回路素子搭載電極を被覆するように半田フラック
スを塗布する際には、第２の開口部内で複数の集積回路
素子搭載電極に連続的に塗布することができ、結果とし
て、集積回路素子搭載電極に対して適量のフラックスを
供給することができる。これにより、集積回路素子と集
積回路素子搭載電極との間で、半田バンプを用いて安定
に接合することができる。また、第２の開口部を複数の
集積回路素子搭載電極が存在し、第２の開口部自身が従
来の開口部に比較して大型できるので、精度の高い開口
部を有する半田レジスト膜となる。
の集積回路素子搭載電極を被覆するように半田フラック
スを塗布する際には、第２の開口部内で複数の集積回路
素子搭載電極に連続的に塗布することができ、結果とし
て、集積回路素子搭載電極に対して適量のフラックスを
供給することができる。これにより、集積回路素子と集
積回路素子搭載電極との間で、半田バンプを用いて安定
に接合することができる。また、第２の開口部を複数の
集積回路素子搭載電極が存在し、第２の開口部自身が従
来の開口部に比較して大型できるので、精度の高い開口
部を有する半田レジスト膜となる。
【００２２】また、前記集積回路素子が搭載される領域
の外周には、前記半田レジスト膜に形成した第２の開口
部を取り囲むように、その外周にフラックス流出防止用
の溝状第３の開口部が形成されている。これによ、上述
の集積回路素子搭載電極に選択的にフラックスを塗布す
る工程の時に、塗布したフラックスが、第３の開口部を
越えて、例えば、第１の開口部にまで流れでることを防
止でき、これにより、電子部品素子と電子部品素子搭載
電極とを接合する半田成分が変質することがなく、電子
部品素子と電子部品素子搭載電極とが安定した半田接合
が可能となる。つまり、塗布したフラックスが第３開口
部の溝のエッジ部で止まり、前記第３開口部の溝より外
側には、流出することはない。
の外周には、前記半田レジスト膜に形成した第２の開口
部を取り囲むように、その外周にフラックス流出防止用
の溝状第３の開口部が形成されている。これによ、上述
の集積回路素子搭載電極に選択的にフラックスを塗布す
る工程の時に、塗布したフラックスが、第３の開口部を
越えて、例えば、第１の開口部にまで流れでることを防
止でき、これにより、電子部品素子と電子部品素子搭載
電極とを接合する半田成分が変質することがなく、電子
部品素子と電子部品素子搭載電極とが安定した半田接合
が可能となる。つまり、塗布したフラックスが第３開口
部の溝のエッジ部で止まり、前記第３開口部の溝より外
側には、流出することはない。
【００２３】また、製造方法においては、第１の開口部
の電子部品素子搭載電極に半田ペーストを塗布し、電子
部品素子搭載電極に電子部品素子を搭載し、また、第２
の開口部内の複数の集積回路素子搭載電極上に、フラッ
クスを塗布して、半田バンプが形成された集積回路素子
を搭載し、同時に、リフロー処理して両者を半田接合し
ている。
の電子部品素子搭載電極に半田ペーストを塗布し、電子
部品素子搭載電極に電子部品素子を搭載し、また、第２
の開口部内の複数の集積回路素子搭載電極上に、フラッ
クスを塗布して、半田バンプが形成された集積回路素子
を搭載し、同時に、リフロー処理して両者を半田接合し
ている。
【００２４】これにより、従って、一回のリフロー処理
により、電子部品素子及び集積回路素子の安定、且つ確
実な半田接合が達成でき、同時に、電子部品素子の半田
にフラックスの不要な供給を防止できる。
により、電子部品素子及び集積回路素子の安定、且つ確
実な半田接合が達成でき、同時に、電子部品素子の半田
にフラックスの不要な供給を防止できる。
【００２５】
【発明の実施の形態】以下、本発明の電子部品装置及び
その接続方法を図面に基づいて説明する。
その接続方法を図面に基づいて説明する。
【００２６】図１は本発明の電子部品装置の外観図であ
る。
る。
【００２７】電子部品装置は、配線基板１０、電子部品
素子２、集積回路素子１、シールドケース４から主に構
成されている。
素子２、集積回路素子１、シールドケース４から主に構
成されている。
【００２８】集積回路素子１は、半導体チップに所定集
積回路が集積されており、フリップチップ接合可能なよ
うに半導体チップの実装面の電極に予め半田バンプ１１
が形成されている。尚、半導体チップ内の集積回路配線
を再配線して、電極配列を簡素化するために実装基板に
一体化したＣＳＰ構造であっても構わない。
積回路が集積されており、フリップチップ接合可能なよ
うに半導体チップの実装面の電極に予め半田バンプ１１
が形成されている。尚、半導体チップ内の集積回路配線
を再配線して、電極配列を簡素化するために実装基板に
一体化したＣＳＰ構造であっても構わない。
【００２９】配線基板１０は、セラミック、ガラスエポ
キシ樹脂からなり、図には省略されているが、その内部
に所定回路網を形成するための内部配線パターン及びビ
アホール導体が形成されている。また、配線基板１０の
表面には、ビアホール導体からのランド電極などを含む
表面配線パターン３が形成されている。この表面配線パ
ターン３の一部は集積回路素子１が接合される集積回路
素子搭載電極４となり、また、電子部品素子２が接合す
る電子部品素子搭載電極５となっている。そして、集積
回路素子１と集積回路素子搭載電極４及び電子部品素子
２と電子部品素子搭載電極５とは互いに半田１１、６に
より接合されている。この半田１１、６を安定して接合
するため、即ち、半田が配線基板１０の不要な領域に流
れないように配線基板１０の表面には、半田流出防止の
半田レジスト膜７が形成されている。この半田レジスト
膜７には、第１〜第３の開口部８、９、１２が形成され
ている。即ち、図２に示すように、半田レジスト膜７に
形成した第１の開口部８は、電子部品素子２が搭載・接
合される電子部品素子搭載電極５を露出している。尚、
１つの第１の開口部８に電子部品素子搭載電極５が露出
している。また、半田レジスト膜７に形成した第２の開
口部９は、集積回路素子１が搭載・接合される集積回路
素子搭載電極４が露出する。尚、１つの第１の開口部９
に複数の集積回路素子搭載電極４が存在している。ま
た、半田レジスト膜７に形成した第３の開口部１２は、
集積回路素子１が搭載される領域の外周部に、この領域
を取り囲むように形成されている。
キシ樹脂からなり、図には省略されているが、その内部
に所定回路網を形成するための内部配線パターン及びビ
アホール導体が形成されている。また、配線基板１０の
表面には、ビアホール導体からのランド電極などを含む
表面配線パターン３が形成されている。この表面配線パ
ターン３の一部は集積回路素子１が接合される集積回路
素子搭載電極４となり、また、電子部品素子２が接合す
る電子部品素子搭載電極５となっている。そして、集積
回路素子１と集積回路素子搭載電極４及び電子部品素子
２と電子部品素子搭載電極５とは互いに半田１１、６に
より接合されている。この半田１１、６を安定して接合
するため、即ち、半田が配線基板１０の不要な領域に流
れないように配線基板１０の表面には、半田流出防止の
半田レジスト膜７が形成されている。この半田レジスト
膜７には、第１〜第３の開口部８、９、１２が形成され
ている。即ち、図２に示すように、半田レジスト膜７に
形成した第１の開口部８は、電子部品素子２が搭載・接
合される電子部品素子搭載電極５を露出している。尚、
１つの第１の開口部８に電子部品素子搭載電極５が露出
している。また、半田レジスト膜７に形成した第２の開
口部９は、集積回路素子１が搭載・接合される集積回路
素子搭載電極４が露出する。尚、１つの第１の開口部９
に複数の集積回路素子搭載電極４が存在している。ま
た、半田レジスト膜７に形成した第３の開口部１２は、
集積回路素子１が搭載される領域の外周部に、この領域
を取り囲むように形成されている。
【００３０】第１の開口部８は、電子部品素子搭載電極
５を露出するために形成されたものであり、電子部品素
子用電極５には、半田を印刷できる寸法である電極とほ
ぼ同じ形状に開口を形成している。
５を露出するために形成されたものであり、電子部品素
子用電極５には、半田を印刷できる寸法である電極とほ
ぼ同じ形状に開口を形成している。
【００３１】第２の開口部９は、複数の集積回路素子搭
載電極４を露出するために形成されたものである。この
集積回路素子用電極４には、図５に示すようにフラック
ス１３を塗布する際に、適量のフラックス１３を供給で
きるよう形成されている。第２の開口部９の形状は、こ
の第２の開口部９内に存在する集積回路素子搭載電極４
の全電極面積に対して、１．３〜２．０倍の開口面積と
なっている。尚、各集積回路素子搭載電極４に一定量の
フラックス１３の供給を確保するため、例えば、集積回
路素子１の各辺に形成された半田バンプ１１（電極）に
対応させている。その一例としては、例えば、図２で
は、第２の開口部９は、３つの集積回路素子搭載電極４
を露出させている。
載電極４を露出するために形成されたものである。この
集積回路素子用電極４には、図５に示すようにフラック
ス１３を塗布する際に、適量のフラックス１３を供給で
きるよう形成されている。第２の開口部９の形状は、こ
の第２の開口部９内に存在する集積回路素子搭載電極４
の全電極面積に対して、１．３〜２．０倍の開口面積と
なっている。尚、各集積回路素子搭載電極４に一定量の
フラックス１３の供給を確保するため、例えば、集積回
路素子１の各辺に形成された半田バンプ１１（電極）に
対応させている。その一例としては、例えば、図２で
は、第２の開口部９は、３つの集積回路素子搭載電極４
を露出させている。
【００３２】第３の開口部１２の溝は、集積回路素子１
の搭載領域の外周に形成され、第２の開口部９を中心に
供給したフラックス１３が、第３の開口部の外側に流出
することを防止するために形成されている。そして、そ
の第３の開口部１２の溝幅は、２００〜３００μｍの幅
で形成されている。そのため、第３の開口部１２の溝部
エッジにより、フラックス１３の流出防止を実施するこ
とができる。尚、この第３の開口部１２に塗布されるフ
ラックス１３は、製造の過程で焼失してしまい、図２で
は、存在しないものである。
の搭載領域の外周に形成され、第２の開口部９を中心に
供給したフラックス１３が、第３の開口部の外側に流出
することを防止するために形成されている。そして、そ
の第３の開口部１２の溝幅は、２００〜３００μｍの幅
で形成されている。そのため、第３の開口部１２の溝部
エッジにより、フラックス１３の流出防止を実施するこ
とができる。尚、この第３の開口部１２に塗布されるフ
ラックス１３は、製造の過程で焼失してしまい、図２で
は、存在しないものである。
【００３３】このように、第３の開口部１２の存在によ
り、フラックス１３の流出が防止できることから、電子
部品素子２の接合に用いる半田６と供給したフラックス
が接触することがなくなり、半田６の成分が変質して半
田ダレによる電子部品素子２と他の部品や配線パターン
などとのショートや、半田６内にできるボイドなどが一
切発生しないものとなる。
り、フラックス１３の流出が防止できることから、電子
部品素子２の接合に用いる半田６と供給したフラックス
が接触することがなくなり、半田６の成分が変質して半
田ダレによる電子部品素子２と他の部品や配線パターン
などとのショートや、半田６内にできるボイドなどが一
切発生しないものとなる。
【００３４】図３は、集積回路素子１の搭載領域部分の
平面図であり、集積回路素子と接合すべく、表面配線パ
ターン３の一部である集積回路素子搭載電極４（図３に
おいて斜線で示す部分）は、全体として概略矩形状を位
置になる。尚、図３で集積回路素子搭載電極４の領域
は、配線パターン３の先端部分ではなく、配線パターン
３の途中に設定している。これは、後述の半田レジスト
膜７の被着形成において、若干の位置ずれが発生して
も、第２の開口部９から集積回路素子搭載電極４を完全
に露出させるようにするためである。
平面図であり、集積回路素子と接合すべく、表面配線パ
ターン３の一部である集積回路素子搭載電極４（図３に
おいて斜線で示す部分）は、全体として概略矩形状を位
置になる。尚、図３で集積回路素子搭載電極４の領域
は、配線パターン３の先端部分ではなく、配線パターン
３の途中に設定している。これは、後述の半田レジスト
膜７の被着形成において、若干の位置ずれが発生して
も、第２の開口部９から集積回路素子搭載電極４を完全
に露出させるようにするためである。
【００３５】次に、本発明の電子部品装置の製造方法を
説明する。
説明する。
【００３６】まず、配線基板１０を形成する。この配線
基板１０は、周知の方法によって形成する。この配線基
板１０の表面には、電子部品素子搭載電極５及び集積回
路素子搭載電極４を含む表面配線パターン３が形成され
る。
基板１０は、周知の方法によって形成する。この配線基
板１０の表面には、電子部品素子搭載電極５及び集積回
路素子搭載電極４を含む表面配線パターン３が形成され
る。
【００３７】次に、配線基板１０の表面に選択的に半田
レジスト膜７を形成する。この選択的な半田レジスト膜
７の形成により、前記１〜第３の開口部８、９、１２が
形成され、第１の開口部８からは、電子部品素子搭載電
極５が露出し、第２の開口部９から複数の集積回路素子
搭載電極４が露出する。この状態で、特に、集積回路素
子搭載領域の平面状態を図４に示す。即ち、第２の開口
部９は、４つの矩形状の開口からなり、４つの第２の開
口部９によって、集積回路素子搭載電極４のすべてが露
出され、１つの第２の開口部９には、複数の集積回路素
子搭載電極４が配置されている。また、第２の開口部９
の外周、即ち、集積回路素子１の搭載領域の外周を取り
囲むように、実質的に環状の第３の開口部１２が形成さ
れている。上述したように、第３の開口部１２は、フラ
ックスの流出を防止するのものであり、例えばフラック
スの塗布量が少ない部分においては、第３の開口部１２
が断続的に開口していても構わない。
レジスト膜７を形成する。この選択的な半田レジスト膜
７の形成により、前記１〜第３の開口部８、９、１２が
形成され、第１の開口部８からは、電子部品素子搭載電
極５が露出し、第２の開口部９から複数の集積回路素子
搭載電極４が露出する。この状態で、特に、集積回路素
子搭載領域の平面状態を図４に示す。即ち、第２の開口
部９は、４つの矩形状の開口からなり、４つの第２の開
口部９によって、集積回路素子搭載電極４のすべてが露
出され、１つの第２の開口部９には、複数の集積回路素
子搭載電極４が配置されている。また、第２の開口部９
の外周、即ち、集積回路素子１の搭載領域の外周を取り
囲むように、実質的に環状の第３の開口部１２が形成さ
れている。上述したように、第３の開口部１２は、フラ
ックスの流出を防止するのものであり、例えばフラック
スの塗布量が少ない部分においては、第３の開口部１２
が断続的に開口していても構わない。
【００３８】次に、第１の開口部８から露出する電子部
品素子搭載電極５上に半田ペースト６を塗布する。同時
に、第２の開口部９から露出する複数の集積回路素子搭
載電極４を被覆するようにフラックス１３を塗布供給す
る。
品素子搭載電極５上に半田ペースト６を塗布する。同時
に、第２の開口部９から露出する複数の集積回路素子搭
載電極４を被覆するようにフラックス１３を塗布供給す
る。
【００３９】その後、半田ペーストが塗布された電子部
品素子搭載電極５上に、各種電子部品素子２を載置する
とともに、また、前記第２の開口部９から露出する複数
の集積回路素子搭載電極４に、予め半田バンプ１１が形
成された集積回路素子１をフラックス１３が塗布された
集積回路素子搭載電極４上に載置する。
品素子搭載電極５上に、各種電子部品素子２を載置する
とともに、また、前記第２の開口部９から露出する複数
の集積回路素子搭載電極４に、予め半田バンプ１１が形
成された集積回路素子１をフラックス１３が塗布された
集積回路素子搭載電極４上に載置する。
【００４０】尚、電子部品素子搭載電極５上に半田ペー
スト６を塗布した後に、電子部品素子２を載置するとと
もに、集積回路素子搭載電極４上にフラックス１３を塗
布した後に、集積回路素子１を載置するのであれば、半
田ペースト６、フラックス１３の塗布の順序を入れ換
え、また、電子部品素子２、集積回路素子１の載置の順
序を入れ換えても構わない。
スト６を塗布した後に、電子部品素子２を載置するとと
もに、集積回路素子搭載電極４上にフラックス１３を塗
布した後に、集積回路素子１を載置するのであれば、半
田ペースト６、フラックス１３の塗布の順序を入れ換
え、また、電子部品素子２、集積回路素子１の載置の順
序を入れ換えても構わない。
【００４１】このフラックス１３を塗布した状態の集積
回路素子搭載領域部分を図５に示す。フラックス１３
は、少なくとも第２の開口部９から露出する集積回路素
子搭載電極４を覆うように塗布され、その一部が第３の
開口部１２に延出しても構わない。フラックス１３は、
第３の開口部１２を越えて、集積回路素子1の搭載領域
の外部に延出しないようにする。
回路素子搭載領域部分を図５に示す。フラックス１３
は、少なくとも第２の開口部９から露出する集積回路素
子搭載電極４を覆うように塗布され、その一部が第３の
開口部１２に延出しても構わない。フラックス１３は、
第３の開口部１２を越えて、集積回路素子1の搭載領域
の外部に延出しないようにする。
【００４２】次に、電子部品素子２を及び集積回路素子
１を載置した配線基板１０全体を、１８０〜２５０℃の
熱処理を行う。これにより、集積回路素子１に予め形成
された半田バンプ１１と集積回路素子搭載電極４上に供
給されたフラックス１３とが相まって、安定した半田フ
リップチップ接合される。同時に、電子部品素子２と電
子部品素子搭載電極５とが、この電極上に形成された半
田ペースト６（フラックスを含有）を介して半田接合さ
れることになる。
１を載置した配線基板１０全体を、１８０〜２５０℃の
熱処理を行う。これにより、集積回路素子１に予め形成
された半田バンプ１１と集積回路素子搭載電極４上に供
給されたフラックス１３とが相まって、安定した半田フ
リップチップ接合される。同時に、電子部品素子２と電
子部品素子搭載電極５とが、この電極上に形成された半
田ペースト６（フラックスを含有）を介して半田接合さ
れることになる。
【００４３】この状態の集積回路素子搭載領域部分の断
面図を図７に示す。ここでフラックス１３は、集積回路
素子１が半田接合するにあたり、その一部が半田バンプ
１１に吸収され、余剰分のフラックス１３は焼失される
ことになる。
面図を図７に示す。ここでフラックス１３は、集積回路
素子１が半田接合するにあたり、その一部が半田バンプ
１１に吸収され、余剰分のフラックス１３は焼失される
ことになる。
【００４４】これにより、半田バンプ１１を予め形成し
て集積回路素子1及び通常の半田ペースト６によって接
合される電子部品素子２の両素子を配線基板１０上に安
定して接合させることができる。尚、電子部品素子２側
においては、集積回路素子１との間に位置されている第
３の開口部１２によって過剰フラックス成分は遮断さ
れ、電子部品素子２を半田ペーストの安定して成分のみ
で安定した半田６接合できる。
て集積回路素子1及び通常の半田ペースト６によって接
合される電子部品素子２の両素子を配線基板１０上に安
定して接合させることができる。尚、電子部品素子２側
においては、集積回路素子１との間に位置されている第
３の開口部１２によって過剰フラックス成分は遮断さ
れ、電子部品素子２を半田ペーストの安定して成分のみ
で安定した半田６接合できる。
【００４５】
【発明の効果】本発明によれは、第２の開口部から露出
する複数の集積回路素子搭載電極を被覆するようにフラ
ックスを塗布する際には、第２の開口部が連続化してい
ることにより、適量のフラックスを供給することができ
る。第２の開口部の外周にフラックス流出防止用の溝状
第３の開口部が形成されている。これは、上述の集積回
路素子搭載電極にフラックスを塗布する工程の時にフラ
ックスが電子部品素子用搭載電極に印刷された半田に接
触するのを防止する。つまり、フラックスが第３開口部
の溝のエッジ部で止まり、前記第３開口部の溝より外側
には、流出することはない。このことから、フラックス
が半田との接触により、発生していた問題である半田の
粘度変化によるダレやボイドの発生を抑制することが可
能となる。
する複数の集積回路素子搭載電極を被覆するようにフラ
ックスを塗布する際には、第２の開口部が連続化してい
ることにより、適量のフラックスを供給することができ
る。第２の開口部の外周にフラックス流出防止用の溝状
第３の開口部が形成されている。これは、上述の集積回
路素子搭載電極にフラックスを塗布する工程の時にフラ
ックスが電子部品素子用搭載電極に印刷された半田に接
触するのを防止する。つまり、フラックスが第３開口部
の溝のエッジ部で止まり、前記第３開口部の溝より外側
には、流出することはない。このことから、フラックス
が半田との接触により、発生していた問題である半田の
粘度変化によるダレやボイドの発生を抑制することが可
能となる。
【図１】本発明の電子部品装置の外観図である。
【図２】本発明の電子部品装置の断面図である。
【図３】本発明の電子部品装置における配線基板上の集
積回路素子搭載領域の配線パターンを示す平面図であ
る。
積回路素子搭載領域の配線パターンを示す平面図であ
る。
【図４】本発明の電子部品装置における半田レジスト膜
の形成状態を示す平面図である。
の形成状態を示す平面図である。
【図５】本発明の電子部品装置における第２の開口部に
フラックスを供給した状態の断面図である。
フラックスを供給した状態の断面図である。
【図６】本発明の電子部品装置における半導体素子を搭
載した状態の平面図である。
載した状態の平面図である。
【図７】図６の状態における断面図である。
【図８】従来の電子部品装置においける半田レジストを
塗布した状態の平面図である。
塗布した状態の平面図である。
【図９】従来の電子部品装置における集積回路素子を実
装した状態の断面図である。
装した状態の断面図である。
１０ 配線基板
１ 集積回路素子
２ 電子部品素子
３ 配線パターン
４ 集積回路素子搭載電極
５ 電子部品素子搭載電極
６ 半田
７ 半田レジスト膜
８ 第１の開口部
９ 第２の開口部
１２ 第３の開口部
１１ 半田バンプ
１３ フラックス
フロントページの続き
Ｆターム(参考） 5E314 AA24 BB06 BB09 BB11 FF02
FF05 GG24
5E319 AA03 AA07 AB06 AC02 AC04
AC11 BB05 CC33 CD21 CD23
CD26 GG03 GG15
5E336 AA04 BB15 BB18 CC34 CC58
EE03 GG07
Claims (4)
- 【請求項１】表面に、電子部品素子搭載電極及び集積回
路素子搭載電極を被着形成するとともに、前記両搭載用
電極を露出するように形成した半田レジスト膜を被着形
成した配線基板に、前記各搭載電極に電子部品素子及び
集積回路素子をそれぞれ接合してなる電子部品装置にお
いて、 前記半田レジスト膜は、前記電子部品素子搭載電極を露
出する複数の第１の開口部と、前記集積回路素子搭載電
極を露出する複数の第２の開口部とを有し、前記第２の
開口部内には、近接しあう集積回路素子搭載電極が存在
していることを特徴とする電子部品装置。 - 【請求項２】前記集積回路素子が搭載される領域の半田
レジスト膜には、第２の開口部を取り囲むように、実質
的に環状の第３の開口部が形成されていることを特徴と
する請求項１記載の電子部品装置。 - 【請求項３】前記集積回路素子が、前記集積回路素子搭
載電極に半田バンプによるフリップチップ接合されてい
ることを特徴とする請求項１記載の電子部品装置。 - 【請求項４】表面に、電子部品素子搭載電極及び集積回
路素子搭載電極を被着形成するとともに、前記両搭載用
電極を露出するように形成した半田レジスト膜を被着形
成した配線基板に、前記各搭載電極に電子部品素子及び
集積回路素子をそれぞれ接合してなる電子部品装置の製
造方法において、 実装面に半田バンプが予め形成された集積回路素子を用
意する工程と、 表面に、電子部品素子搭載電極及び集積回路素子搭載電
極を有する配線基板を形成する工程と、 前記配線基板上に、前記電子部品素子搭載電極を第１の
開口部から露出させ、且つ複数の集積回路素子搭載電極
を第２の開口部から露出させるとともに、前記集積回路
素子搭載領域を取り囲む実質的に環状の第３の開口部を
有する半田レジストを形成する工程と、 前記第１の開口部から露出する電子部品素子搭載電極上
に半田ペーストを塗布し、該半田ペーストを塗布された
電子部品素子搭載電極上に電子部品素子を載置するとと
もに、前記第２の開口部から露出する複数の集積回路素
子搭載電極上に半田フラックスを塗布し、該半田フラッ
クスを塗布された集積回路素子用搭載電極上に、半田バ
ンプが形成された集積回路素子を載置する工程と、 前記電子部品素子及び集積回路素子が載置された配線基
板を熱処理して、電子部品素子及び集積回路素子を配線
基板の各搭載電極に半田接合を行う工程と、を有する電
子部品装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002158220A JP4022100B2 (ja) | 2002-05-30 | 2002-05-30 | 電子部品装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002158220A JP4022100B2 (ja) | 2002-05-30 | 2002-05-30 | 電子部品装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347498A true JP2003347498A (ja) | 2003-12-05 |
| JP4022100B2 JP4022100B2 (ja) | 2007-12-12 |
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ID=29773648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002158220A Expired - Fee Related JP4022100B2 (ja) | 2002-05-30 | 2002-05-30 | 電子部品装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4022100B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091838A (ja) * | 2006-10-05 | 2008-04-17 | Ricoh Microelectronics Co Ltd | 表面実装用の基板及び部品実装方法 |
| KR20180011864A (ko) * | 2015-06-24 | 2018-02-02 | 인텔 코포레이션 | 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들 |
-
2002
- 2002-05-30 JP JP2002158220A patent/JP4022100B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091838A (ja) * | 2006-10-05 | 2008-04-17 | Ricoh Microelectronics Co Ltd | 表面実装用の基板及び部品実装方法 |
| KR20180011864A (ko) * | 2015-06-24 | 2018-02-02 | 인텔 코포레이션 | 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들 |
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