JP2003346092A - Ｉｃカードリーダ・ライタ - Google Patents
Ｉｃカードリーダ・ライタInfo
- Publication number
- JP2003346092A JP2003346092A JP2002156955A JP2002156955A JP2003346092A JP 2003346092 A JP2003346092 A JP 2003346092A JP 2002156955 A JP2002156955 A JP 2002156955A JP 2002156955 A JP2002156955 A JP 2002156955A JP 2003346092 A JP2003346092 A JP 2003346092A
- Authority
- JP
- Japan
- Prior art keywords
- card
- data
- data input
- output
- writer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 簡易な回路構成で、複数のＩＣカードの規格
に対応可能とする。 【解決手段】 ＩＣカード１０２のＩ／Ｏ入力端子と接
触可能に設けられたＩＣカードリーダ・ライタＳのデー
タ入出力用接触端子３は、中央処理部１の第１及び第２
のデータ入出力ポートPO1，PO2に接続されて、これら第
１及び第２のデータ入出力ポートPO1，PO2は、それぞれ
別個のデータ伝送速度に設定されており、ＩＣカード１
０２にクロック信号が供給された後のＡＴＲ信号を同時
に受信できるようになっており、中央処理部１はそれに
よってＩＣカード１０２の種類を判別し、以後、第１の
ポートPO1において判別されたＩＣカード１０２に対応
するデータ伝送速度でデータの授受を行うよう構成され
たものとなっている。
に対応可能とする。 【解決手段】 ＩＣカード１０２のＩ／Ｏ入力端子と接
触可能に設けられたＩＣカードリーダ・ライタＳのデー
タ入出力用接触端子３は、中央処理部１の第１及び第２
のデータ入出力ポートPO1，PO2に接続されて、これら第
１及び第２のデータ入出力ポートPO1，PO2は、それぞれ
別個のデータ伝送速度に設定されており、ＩＣカード１
０２にクロック信号が供給された後のＡＴＲ信号を同時
に受信できるようになっており、中央処理部１はそれに
よってＩＣカード１０２の種類を判別し、以後、第１の
ポートPO1において判別されたＩＣカード１０２に対応
するデータ伝送速度でデータの授受を行うよう構成され
たものとなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカードからの
データの読み取り及びＩＣカードへのデータの書き込み
を行うＩＣカードリーダ・ライタに係り、特に、汎用性
の向上等を図ったものに関する。
データの読み取り及びＩＣカードへのデータの書き込み
を行うＩＣカードリーダ・ライタに係り、特に、汎用性
の向上等を図ったものに関する。
【０００２】
【従来の技術】ＩＣカードは、ＩＣカードリーダ・ライ
タからの電源電圧、クロック等の供給を受けることで、
データの読み取り、書き込みが可能に構成されたもので
あるが、その電気的な規格に関しては、国際標準化機構
（ＩＳＯ）による国際的な標準化がなされた（ISO/IEC7
816-3参照）ものがある一方で、ＩＳＯによる標準化前
に国内標準規格に基づくものがあり、両規格のＩＣカー
ドが混在して用いられているのが現状である。このた
め、ＩＣカードリーダ・ライタには、ＩＣカードのそれ
ぞれの規格専用に構成されたものと、双方の規格に対応
可能に構成されたものとがある。この内、双方の規格に
対応可能なものとしては、例えば、それぞれの規格のＩ
Ｃカードにおけるクロック周波数の違いに対応すべく、
ＩＣカードリーダ・ライタ内に、２つのクロック信号発
生回路を設け、ＩＣカードの種類に応じて、いずれかの
クロック信号の供給を可能に構成されたものなどがある
（例えば、特開平４−３８０３０号公報等参照）。
タからの電源電圧、クロック等の供給を受けることで、
データの読み取り、書き込みが可能に構成されたもので
あるが、その電気的な規格に関しては、国際標準化機構
（ＩＳＯ）による国際的な標準化がなされた（ISO/IEC7
816-3参照）ものがある一方で、ＩＳＯによる標準化前
に国内標準規格に基づくものがあり、両規格のＩＣカー
ドが混在して用いられているのが現状である。このた
め、ＩＣカードリーダ・ライタには、ＩＣカードのそれ
ぞれの規格専用に構成されたものと、双方の規格に対応
可能に構成されたものとがある。この内、双方の規格に
対応可能なものとしては、例えば、それぞれの規格のＩ
Ｃカードにおけるクロック周波数の違いに対応すべく、
ＩＣカードリーダ・ライタ内に、２つのクロック信号発
生回路を設け、ＩＣカードの種類に応じて、いずれかの
クロック信号の供給を可能に構成されたものなどがある
（例えば、特開平４−３８０３０号公報等参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、例え
ば、特開平４−３８０３０号公報に示されたように、２
つのクロック信号発生回路を設けるような構成にあって
は、部品点数の増大と、回路構成の複雑化を招くと共に
装置の高価格化を招くという問題がある。本発明は、上
記実状に鑑みてなされたもので、簡易な回路構成で、複
数のＩＣカードの規格に対応可能なＩＣカードリーダ・
ライタを提供するものである。
ば、特開平４−３８０３０号公報に示されたように、２
つのクロック信号発生回路を設けるような構成にあって
は、部品点数の増大と、回路構成の複雑化を招くと共に
装置の高価格化を招くという問題がある。本発明は、上
記実状に鑑みてなされたもので、簡易な回路構成で、複
数のＩＣカードの規格に対応可能なＩＣカードリーダ・
ライタを提供するものである。
【０００４】
【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係るＩＣカードリーダ・ライタは、所
定周波数のクロック信号をＩＣカードに供給し、前記Ｉ
Ｃカードとのデータ授受を可能に構成されたＩＣカード
リーダ・ライタであって、当該ＩＣカードリーダ・ライ
タは、中央処理部と、前記ＩＣカードのデータ入出力端
子に対して接触可能に配設されたデータ入出力用接触端
子とを有し、前記中央処理部は、それぞれ別個のデータ
伝送速度が設定され、前記ＩＣカードとのデータの授受
が可能な第１のデータ入出力ポートと第２のデータ入出
力ポートとを有すると共に、当該第１及び第２のデータ
入出力ポートは、共に前記データ入出力用接触端子に接
続され、当該中央処理部は、前記データ入出力用接触端
子を介して前記第１及び第２のデータ入出力ポートに入
力された前記ＩＣカードからのＡＴＲ信号がいずれにお
いて正常に受信されたかによって、前記ＩＣカードの種
類を判定し、以後、前記第１及び第２のデータ入出力ポ
ートの内、所定の一つのデータ入出力ポートのデータ伝
送速度を前記判定されたＩＣカードの種類に応じたデー
タ伝送速度に設定し、当該データ入出力ポートにおいて
前記ＩＣカードとのデータの授受を行うよう構成されて
なるものである。
るため、本発明に係るＩＣカードリーダ・ライタは、所
定周波数のクロック信号をＩＣカードに供給し、前記Ｉ
Ｃカードとのデータ授受を可能に構成されたＩＣカード
リーダ・ライタであって、当該ＩＣカードリーダ・ライ
タは、中央処理部と、前記ＩＣカードのデータ入出力端
子に対して接触可能に配設されたデータ入出力用接触端
子とを有し、前記中央処理部は、それぞれ別個のデータ
伝送速度が設定され、前記ＩＣカードとのデータの授受
が可能な第１のデータ入出力ポートと第２のデータ入出
力ポートとを有すると共に、当該第１及び第２のデータ
入出力ポートは、共に前記データ入出力用接触端子に接
続され、当該中央処理部は、前記データ入出力用接触端
子を介して前記第１及び第２のデータ入出力ポートに入
力された前記ＩＣカードからのＡＴＲ信号がいずれにお
いて正常に受信されたかによって、前記ＩＣカードの種
類を判定し、以後、前記第１及び第２のデータ入出力ポ
ートの内、所定の一つのデータ入出力ポートのデータ伝
送速度を前記判定されたＩＣカードの種類に応じたデー
タ伝送速度に設定し、当該データ入出力ポートにおいて
前記ＩＣカードとのデータの授受を行うよう構成されて
なるものである。
【０００５】かかる構成においては、ＩＣカードの種類
に応じたデータ伝送速度によるデータの授受が可能なデ
ータ入出力ポートを複数備える一方、一つの所定周波数
のクロック信号をＩＣカードへ供給し、それによってＩ
Ｃカードから出力されるＡＴＲ信号を、複数のデータ入
出力ポートにおいて同時に受信し、一度のＡＴＲ信号の
受信によって、ＩＣカードの種類を判別し、以後、その
判別されたＩＣカードの種類に応じたデータ伝送速度で
一つのデータ入出力ポートにおいてＩＣカードとのデー
タの授受が行えるようになっているので、従来と異な
り、複数のクロック信号を設ける必要がなく、しかも、
簡易にＩＣカードの種類に対応したデータの授受が可能
となるものである。
に応じたデータ伝送速度によるデータの授受が可能なデ
ータ入出力ポートを複数備える一方、一つの所定周波数
のクロック信号をＩＣカードへ供給し、それによってＩ
Ｃカードから出力されるＡＴＲ信号を、複数のデータ入
出力ポートにおいて同時に受信し、一度のＡＴＲ信号の
受信によって、ＩＣカードの種類を判別し、以後、その
判別されたＩＣカードの種類に応じたデータ伝送速度で
一つのデータ入出力ポートにおいてＩＣカードとのデー
タの授受が行えるようになっているので、従来と異な
り、複数のクロック信号を設ける必要がなく、しかも、
簡易にＩＣカードの種類に対応したデータの授受が可能
となるものである。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図４を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、本発明の実施の形態におけるＩＣ
カードリーダ・ライタＳの構成について、図１を参照し
つつ説明する。ＩＣカードリーダ・ライタＳは、本発明
の実施の形態における構成のものに限らず、一般的に
は、コンピュータ、すなわち、より好適な例としては、
いわゆるパーソナルコンピュータ（図１においては「Ｐ
Ｃ」と表記）１０１と接続されて、パーソナルコンピュ
ータ（以下「パソコン」と言う）１０１から指令に応じ
て後述するようにＩＣカード１０２からのデータの読み
取りや、ＩＣカード１０２へのデータの書き込み等の動
作が実行されるようになっている。本発明のＩＣカード
リーダＳは、中央処理部（図１においては「ＣＰＵ」と
表記）１とレベル変換部（図１においては「Ｌ／Ｃ」と
表記）２とに大別されて構成されたものとなっており、
中央処理部１は、例えば、公知・周知の構成を有してな
るマイクロコンピュータを用いて構成されたものが好適
である。この中央処理部１は、データの出力及び入力が
可能な複数のデータ入出力ポートを有しており、本発明
の実施の形態においては、その内、第１のデータ入出力
ポートPO1と第２のデータ入出力ポートPO2は、相互に接
続されると共に、ＩＣカードリーダ・ライタＳのデータ
入出力用接触端子３に接続されたものとなっている。な
お、図示は省略するが、ＩＣカード１０２は、ＩＣカー
ドリーダ・ライタＳ内に設けられたカード出入口へ挿入
することで、上述のデータ入出力用接触端子３を始めと
するＩＣカード１０２との間のデータの授受のために必
要な種々の端子（例えば、クロック供給端子、電源供給
端子等）と、これらの種々の端子に対してＩＣカード１
０２に設けられた所定の接触部とが接触するようになっ
ており、それによって、相互間の電気的な接続が行える
ようになっている。
て、図１乃至図４を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、本発明の実施の形態におけるＩＣ
カードリーダ・ライタＳの構成について、図１を参照し
つつ説明する。ＩＣカードリーダ・ライタＳは、本発明
の実施の形態における構成のものに限らず、一般的に
は、コンピュータ、すなわち、より好適な例としては、
いわゆるパーソナルコンピュータ（図１においては「Ｐ
Ｃ」と表記）１０１と接続されて、パーソナルコンピュ
ータ（以下「パソコン」と言う）１０１から指令に応じ
て後述するようにＩＣカード１０２からのデータの読み
取りや、ＩＣカード１０２へのデータの書き込み等の動
作が実行されるようになっている。本発明のＩＣカード
リーダＳは、中央処理部（図１においては「ＣＰＵ」と
表記）１とレベル変換部（図１においては「Ｌ／Ｃ」と
表記）２とに大別されて構成されたものとなっており、
中央処理部１は、例えば、公知・周知の構成を有してな
るマイクロコンピュータを用いて構成されたものが好適
である。この中央処理部１は、データの出力及び入力が
可能な複数のデータ入出力ポートを有しており、本発明
の実施の形態においては、その内、第１のデータ入出力
ポートPO1と第２のデータ入出力ポートPO2は、相互に接
続されると共に、ＩＣカードリーダ・ライタＳのデータ
入出力用接触端子３に接続されたものとなっている。な
お、図示は省略するが、ＩＣカード１０２は、ＩＣカー
ドリーダ・ライタＳ内に設けられたカード出入口へ挿入
することで、上述のデータ入出力用接触端子３を始めと
するＩＣカード１０２との間のデータの授受のために必
要な種々の端子（例えば、クロック供給端子、電源供給
端子等）と、これらの種々の端子に対してＩＣカード１
０２に設けられた所定の接触部とが接触するようになっ
ており、それによって、相互間の電気的な接続が行える
ようになっている。
【０００７】したがって、データ入出力用接触端子３
は、ＩＣカード１０２がこのＩＣカードリーダ・ライタ
Ｓの所定の箇所に挿入された状態において、ＩＣカード
１０２のデータ入出力のためのＩ／Ｏ端子（データ入出
力端子）と接触するものとなっている。一方、中央処理
部１の第３のポートPO3には、レベル変換部２の一方の
入出力端子（図示せず）と接続されており、このレベル
変換部２の他方の入出力端子（図示せず）は、パーソナ
ルコンピュータ１０１の所定の入出力端子（図示せず）
と接続されるものとなっている。このレベル変換部２
は、パーソナルコンピュータ１０１から中央処理部１へ
対して出力される信号、中央処理部１からパーソナルコ
ンピュータ１０１へ対して出力される信号のそれぞれを
出力先に適した信号レベルに変換するもので公知・周知
の構成を有してなるものである。なお、レベル変換部２
を介したパーソナルコンピュータ１０１と中央処理部１
とのデータの授受には、一般的には、シリアルインター
フェイス規格であるＲＳ２３２Ｃが採用されている。
は、ＩＣカード１０２がこのＩＣカードリーダ・ライタ
Ｓの所定の箇所に挿入された状態において、ＩＣカード
１０２のデータ入出力のためのＩ／Ｏ端子（データ入出
力端子）と接触するものとなっている。一方、中央処理
部１の第３のポートPO3には、レベル変換部２の一方の
入出力端子（図示せず）と接続されており、このレベル
変換部２の他方の入出力端子（図示せず）は、パーソナ
ルコンピュータ１０１の所定の入出力端子（図示せず）
と接続されるものとなっている。このレベル変換部２
は、パーソナルコンピュータ１０１から中央処理部１へ
対して出力される信号、中央処理部１からパーソナルコ
ンピュータ１０１へ対して出力される信号のそれぞれを
出力先に適した信号レベルに変換するもので公知・周知
の構成を有してなるものである。なお、レベル変換部２
を介したパーソナルコンピュータ１０１と中央処理部１
とのデータの授受には、一般的には、シリアルインター
フェイス規格であるＲＳ２３２Ｃが採用されている。
【０００８】次に、かかる構成において、ＩＣカード１
０２とのデータの授受のために中央処理部１によって行
われるＩＣカード１０２の種別判定処理の手順につい
て、図２に示されたフローチャートを参照しつつ説明す
る。まず、前提として、ＩＣカード１０２は、ＩＣカー
ドリーダ・ライタＳの所定の部位に挿入、保持されて、
ＩＣカード１０２に設けられた外部との電気的な接続の
ための複数の端子（図示せず）と、これら複数の端子に
対してＩＣカードリーダ・ライタＳ内に対応して設けら
れた複数の端子（図示せず）とが相互に接触状態とされ
て、両者間におけるデータの授受等の相互間における電
気信号の伝送が可能な状態にあるとする。かかる前提の
下、中央処理部１による処理が開始されると、まず、中
央処理部１によって、第１のデータ入出力ポートPO1の
データ通信速度が９６００ｂｐｓに、第２のデータ入出
力ポートPO2のデータ通信速度が６９７５ｂｐｓに、そ
れぞれ設定されることとなる（図２のステップＳ１０
２、Ｓ１０４参照）。次いで、ＩＣカードリーダ・ライ
タＳからＩＣカード１０２へクロック信号の供給が行わ
れることとなる（図２のステップＳ１０６参照）。ここ
で、このクロック信号は、本発明の実施の形態において
は、ＩＣカード１０２の種類に関わらず、所定の周波数
のクロック信号を供給するようになっており、例えば、
具体的には、３.５７１２ＭＨzのクロック信号が用いら
れたものとなっている。
０２とのデータの授受のために中央処理部１によって行
われるＩＣカード１０２の種別判定処理の手順につい
て、図２に示されたフローチャートを参照しつつ説明す
る。まず、前提として、ＩＣカード１０２は、ＩＣカー
ドリーダ・ライタＳの所定の部位に挿入、保持されて、
ＩＣカード１０２に設けられた外部との電気的な接続の
ための複数の端子（図示せず）と、これら複数の端子に
対してＩＣカードリーダ・ライタＳ内に対応して設けら
れた複数の端子（図示せず）とが相互に接触状態とされ
て、両者間におけるデータの授受等の相互間における電
気信号の伝送が可能な状態にあるとする。かかる前提の
下、中央処理部１による処理が開始されると、まず、中
央処理部１によって、第１のデータ入出力ポートPO1の
データ通信速度が９６００ｂｐｓに、第２のデータ入出
力ポートPO2のデータ通信速度が６９７５ｂｐｓに、そ
れぞれ設定されることとなる（図２のステップＳ１０
２、Ｓ１０４参照）。次いで、ＩＣカードリーダ・ライ
タＳからＩＣカード１０２へクロック信号の供給が行わ
れることとなる（図２のステップＳ１０６参照）。ここ
で、このクロック信号は、本発明の実施の形態において
は、ＩＣカード１０２の種類に関わらず、所定の周波数
のクロック信号を供給するようになっており、例えば、
具体的には、３.５７１２ＭＨzのクロック信号が用いら
れたものとなっている。
【０００９】ＩＣカードリーダ・ライタＳからＩＣカー
ド１０２に対してクロック信号が供給されると、ＩＣカ
ード１０２からは、初期応答信号として、いわゆるＡＴ
Ｒ(Answer to Reset)信号が出力され、ＩＣカードリー
ダ・ライタＳは、このＡＴＲ信号の受信状態となる（図
２のステップＳ１０８参照）。このＡＴＲ信号は、ＩＣ
カード１０２のＩ／Ｏ端子から出力されて、ＩＣカード
リーダ・ライタＳのデータ入出力用接触端子３を介して
中央処理部１の第１及び第２のデータ入出力ポートPO
1，PO2に入力されることとなる。そして、受信されたＡ
ＴＲ信号の伝送速度が如何なる速度であるかが判定され
ることとなる（図２のステップＳ１１０参照）。すなわ
ち、ＩＣカード１０２は、外部から入力されたクロック
信号を分周して内部の処理に用いるよう構成されている
が、この分周比として分周比１／３７２のものと、分周
比１／５１２のものとの２種類が存在している。このた
め、ＩＣカードリーダ・ライタには、ＩＣカードの種類
に応じて、供給するクロック信号の周波数を変えて、Ｉ
Ｃカードリーダ・ライタとＩＣカード間のデータの伝送
速度を一定とするものもあるが、本発明の実施の形態に
おいては、上述のようなＩＣカード１０２の種類に関わ
らず、クロック信号の周波数を一定値としている。した
がって、ＩＣカード１０２の種類、すなわち、分周比に
よってＡＴＲ信号の伝送速度が異なることとなる。
ド１０２に対してクロック信号が供給されると、ＩＣカ
ード１０２からは、初期応答信号として、いわゆるＡＴ
Ｒ(Answer to Reset)信号が出力され、ＩＣカードリー
ダ・ライタＳは、このＡＴＲ信号の受信状態となる（図
２のステップＳ１０８参照）。このＡＴＲ信号は、ＩＣ
カード１０２のＩ／Ｏ端子から出力されて、ＩＣカード
リーダ・ライタＳのデータ入出力用接触端子３を介して
中央処理部１の第１及び第２のデータ入出力ポートPO
1，PO2に入力されることとなる。そして、受信されたＡ
ＴＲ信号の伝送速度が如何なる速度であるかが判定され
ることとなる（図２のステップＳ１１０参照）。すなわ
ち、ＩＣカード１０２は、外部から入力されたクロック
信号を分周して内部の処理に用いるよう構成されている
が、この分周比として分周比１／３７２のものと、分周
比１／５１２のものとの２種類が存在している。このた
め、ＩＣカードリーダ・ライタには、ＩＣカードの種類
に応じて、供給するクロック信号の周波数を変えて、Ｉ
Ｃカードリーダ・ライタとＩＣカード間のデータの伝送
速度を一定とするものもあるが、本発明の実施の形態に
おいては、上述のようなＩＣカード１０２の種類に関わ
らず、クロック信号の周波数を一定値としている。した
がって、ＩＣカード１０２の種類、すなわち、分周比に
よってＡＴＲ信号の伝送速度が異なることとなる。
【００１０】本発明の実施の形態においては、クロック
信号の周波数は、３.５７１２ＭＨzであるために、ＩＣ
カード１０２が分周比１／３７２のものである場合に
は、ＡＴＲ信号は、９６００ｂｐｓでＩＣカード１０２
から送信されることとなり、また、ＩＣカード１０２が
分周比１／５１２のものである場合には、ＡＴＲ信号
は、６９７５ｂｐｓで送信されることとなる。一方、Ｉ
Ｃカードリーダ・ライタＳにおいては、先に述べたよう
に中央処理部１の第１のデータ入出力ポートPO1が、９
６００ｂｐｓでのデータの授受が可能に、また、第２の
データ入出力ポートPO2が６９７５ｂｐｓでのデータの
授受が可能に、それぞれ設定されたものとなっているた
めに、ＩＣカード１０２からのＡＴＲ信号の伝送速度と
一致したいずれかのポートPO1，PO2において、ＡＴＲ信
号が正常に受信されることとなるため、それによって、
伝送速度を判定することが可能となっている。したがっ
て、第１のデータ入出力ポートPO1においてＡＴＲ信号
が正常に受信された場合には、伝送速度は９６００ｂｐ
ｓと判断され、ＩＣカード１０２は分周比１／３７２の
ものであると認識されることとなる（図２のステップＳ
１１２参照）一方、第２のデータ入出力ポートPO2にお
いてＡＴＲ信号が正常に受信された場合には、伝送速度
は６９７５ｂｐｓと判断され、ＩＣカード１０２は分周
比１／５１２のものであると認識されることとなる（図
２のステップＳ１１４参照）。
信号の周波数は、３.５７１２ＭＨzであるために、ＩＣ
カード１０２が分周比１／３７２のものである場合に
は、ＡＴＲ信号は、９６００ｂｐｓでＩＣカード１０２
から送信されることとなり、また、ＩＣカード１０２が
分周比１／５１２のものである場合には、ＡＴＲ信号
は、６９７５ｂｐｓで送信されることとなる。一方、Ｉ
Ｃカードリーダ・ライタＳにおいては、先に述べたよう
に中央処理部１の第１のデータ入出力ポートPO1が、９
６００ｂｐｓでのデータの授受が可能に、また、第２の
データ入出力ポートPO2が６９７５ｂｐｓでのデータの
授受が可能に、それぞれ設定されたものとなっているた
めに、ＩＣカード１０２からのＡＴＲ信号の伝送速度と
一致したいずれかのポートPO1，PO2において、ＡＴＲ信
号が正常に受信されることとなるため、それによって、
伝送速度を判定することが可能となっている。したがっ
て、第１のデータ入出力ポートPO1においてＡＴＲ信号
が正常に受信された場合には、伝送速度は９６００ｂｐ
ｓと判断され、ＩＣカード１０２は分周比１／３７２の
ものであると認識されることとなる（図２のステップＳ
１１２参照）一方、第２のデータ入出力ポートPO2にお
いてＡＴＲ信号が正常に受信された場合には、伝送速度
は６９７５ｂｐｓと判断され、ＩＣカード１０２は分周
比１／５１２のものであると認識されることとなる（図
２のステップＳ１１４参照）。
【００１１】そして、ＩＣカード１０２の分周比が認識
された後は、中央処理部１の第１のデータ入出力ポート
PO1が、ステップＳ１１２又はＳ１１４で認識されたデ
ータ伝送仕様に設定されることとなる（図２のステップ
Ｓ１１６参照）。なお、伝送速度が９６００ｂｐｓであ
ると認識された場合には、第１のデータ入出力ポートPO
1は、既に先のステップＳ１０２において、９６００ｂ
ｐｓでのデータ授受が可能なように設定されているため
に、実際には、このステップＳ１１６において設定の必
要はなく、このステップＳ１１６が意味を有するのは、
ＩＣカード１０２の分周比が１／５１２であると認識さ
れた場合である。すなわち、この場合、第１のデータ入
出力ポートPO1は、ＩＣカード１０２と６９７５ｂｐｓ
でのデータ授受が可能なように設定されることとなる。
そして、以後、ＩＣカードリーダ・ライタＳとＩＣカー
ド１０２間のデータの授受は、この第１のデータ入出力
ポートPO1を介して行われ、必要なデータの授受が行わ
れた後に一連の処理が終了されることとなる（図２のス
テップＳ１１８参照）。
された後は、中央処理部１の第１のデータ入出力ポート
PO1が、ステップＳ１１２又はＳ１１４で認識されたデ
ータ伝送仕様に設定されることとなる（図２のステップ
Ｓ１１６参照）。なお、伝送速度が９６００ｂｐｓであ
ると認識された場合には、第１のデータ入出力ポートPO
1は、既に先のステップＳ１０２において、９６００ｂ
ｐｓでのデータ授受が可能なように設定されているため
に、実際には、このステップＳ１１６において設定の必
要はなく、このステップＳ１１６が意味を有するのは、
ＩＣカード１０２の分周比が１／５１２であると認識さ
れた場合である。すなわち、この場合、第１のデータ入
出力ポートPO1は、ＩＣカード１０２と６９７５ｂｐｓ
でのデータ授受が可能なように設定されることとなる。
そして、以後、ＩＣカードリーダ・ライタＳとＩＣカー
ド１０２間のデータの授受は、この第１のデータ入出力
ポートPO1を介して行われ、必要なデータの授受が行わ
れた後に一連の処理が終了されることとなる（図２のス
テップＳ１１８参照）。
【００１２】ところで、ＩＣカードリーダ・ライタＳと
パソコン１０１間のデータの授受は、ＩＣカード１０２
の種類に関わらず、通常は、所定の伝送速度に固定され
ており、具体的には、本発明の実施の形態においては、
９６００ｂｐｓとなっている。このため、ＩＣカード１
０２の種類に関わらず、ＩＣカードリーダ・ライタＳと
パソコン１０１間のデータの授受は、この所定の伝送速
度で支障無く行われるように、ＩＣカードリーダ・ライ
タＳとパソコン１０１間のデータの授受の際のタイミン
グ調整が必要となる。図３及び図４には、そのための処
理手順が示されており、以下、同図を参照しつつ、その
内容について説明する。なお、図３及び図４に示された
処理手順は、パソコン１０１からＩＣカードリーダ・ラ
イタＳを介してＩＣカード１０２へデータ伝送が行われ
る場合のみならず、ＩＣカードリーダ・ライタＳを介し
てＩＣカード１０２からパソコン１０１へデータ伝送が
行われる場合にも基本的に共通する処理手順となってい
る。このため、図３及び図４においては、ＩＣカードリ
ーダ・ライタＳを介してＩＣカード１０２からパソコン
１０１へデータ伝送が行われる場合については、その際
の処理対称となる機器（パソコン又はＩＣカード）を括
弧書きで示したものとしてある。
パソコン１０１間のデータの授受は、ＩＣカード１０２
の種類に関わらず、通常は、所定の伝送速度に固定され
ており、具体的には、本発明の実施の形態においては、
９６００ｂｐｓとなっている。このため、ＩＣカード１
０２の種類に関わらず、ＩＣカードリーダ・ライタＳと
パソコン１０１間のデータの授受は、この所定の伝送速
度で支障無く行われるように、ＩＣカードリーダ・ライ
タＳとパソコン１０１間のデータの授受の際のタイミン
グ調整が必要となる。図３及び図４には、そのための処
理手順が示されており、以下、同図を参照しつつ、その
内容について説明する。なお、図３及び図４に示された
処理手順は、パソコン１０１からＩＣカードリーダ・ラ
イタＳを介してＩＣカード１０２へデータ伝送が行われ
る場合のみならず、ＩＣカードリーダ・ライタＳを介し
てＩＣカード１０２からパソコン１０１へデータ伝送が
行われる場合にも基本的に共通する処理手順となってい
る。このため、図３及び図４においては、ＩＣカードリ
ーダ・ライタＳを介してＩＣカード１０２からパソコン
１０１へデータ伝送が行われる場合については、その際
の処理対称となる機器（パソコン又はＩＣカード）を括
弧書きで示したものとしてある。
【００１３】処理が開始されると、まず、パソコン１０
１から１バイトのデータが受信されたか否かの判定が行
われ（図３のステップＳ２０２参照）、受信されたと判
定された場合（ＹＥＳの場合）には、次述するステップ
Ｓ２０４の処理へ進む一方、１バイトのデータ受信は無
いと判定された場合（ＮＯの場合）には、１バイトのデ
ータ受信有りと判定されるまでテップＳ２０２の判定処
理が繰り返されることとなる。なお、以上は、ＩＣカー
ドリーダ・ライタＳを介してパソコン１０１からＩＣカ
ード１０２へデータ伝送が行われる場合であるが、逆
に、ＩＣカードリーダ・ライタＳを介してＩＣカード１
０２からパソコン１０１へデータ伝送が行われる場合に
は、ステップＳ２０２において括弧書きに示されている
ように、ＩＣカード（ステップＳ２０２においては単に
「カード」と略記）１０２からの１バイトのデータが受
信されたか否かが判定される処理となる。
１から１バイトのデータが受信されたか否かの判定が行
われ（図３のステップＳ２０２参照）、受信されたと判
定された場合（ＹＥＳの場合）には、次述するステップ
Ｓ２０４の処理へ進む一方、１バイトのデータ受信は無
いと判定された場合（ＮＯの場合）には、１バイトのデ
ータ受信有りと判定されるまでテップＳ２０２の判定処
理が繰り返されることとなる。なお、以上は、ＩＣカー
ドリーダ・ライタＳを介してパソコン１０１からＩＣカ
ード１０２へデータ伝送が行われる場合であるが、逆
に、ＩＣカードリーダ・ライタＳを介してＩＣカード１
０２からパソコン１０１へデータ伝送が行われる場合に
は、ステップＳ２０２において括弧書きに示されている
ように、ＩＣカード（ステップＳ２０２においては単に
「カード」と略記）１０２からの１バイトのデータが受
信されたか否かが判定される処理となる。
【００１４】ステップＳ２０４においては、受信された
１バイトのデータが中央処理部１の図示されないバッフ
ァ用のメモリに保管されることとなる。次いで、処理開
始からの受信されたバイト数の判定が行われることとな
る（図３のステップＳ２０６参照）。すなわち、具体的
には、受信バイト数ｎが３バイトより少ないか（ｎ＜
３）、受信バイト数ｎが３バイトより多いか（ｎ＞
３）、受信バイト数ｎが丁度３バイトのいずれかである
かが判定されることとなる。そして、受信バイト数ｎが
３バイトより少ない（ｎ＜３）と判定された場合には、
先のステップＳ２０２へ戻り、一連の処理が繰り返され
ることとなる。また、受信バイト数ｎが３バイトである
と判定された場合には、次述するステップＳ２０８の処
理へ進む一方、受信バイト数ｎが３バイトより多い（ｎ
＞３）と判定された場合には、後述するステップＳ２１
２の処理へ進むこととなる。
１バイトのデータが中央処理部１の図示されないバッフ
ァ用のメモリに保管されることとなる。次いで、処理開
始からの受信されたバイト数の判定が行われることとな
る（図３のステップＳ２０６参照）。すなわち、具体的
には、受信バイト数ｎが３バイトより少ないか（ｎ＜
３）、受信バイト数ｎが３バイトより多いか（ｎ＞
３）、受信バイト数ｎが丁度３バイトのいずれかである
かが判定されることとなる。そして、受信バイト数ｎが
３バイトより少ない（ｎ＜３）と判定された場合には、
先のステップＳ２０２へ戻り、一連の処理が繰り返され
ることとなる。また、受信バイト数ｎが３バイトである
と判定された場合には、次述するステップＳ２０８の処
理へ進む一方、受信バイト数ｎが３バイトより多い（ｎ
＞３）と判定された場合には、後述するステップＳ２１
２の処理へ進むこととなる。
【００１５】ステップＳ２０８では、受信されているデ
ータのブロック長（受信ブロック長）の取得が行われる
こととなる。すなわち、ＩＣカード１０２と外部装置と
の間で授受されるデータの構成等については仕様が定め
られており、その中で、ＩＣカード１０２と外部装置と
の間で授受されるデータの長さは、授受されるデータの
ブロック長に４を加えたものとして求められると定義さ
れている。そして、ブロック長は、データの先頭から３
バイト目の所定位置に変数ＬＥＮの値として置かれるも
のとされている。このため、３バイト目が受信できたと
ころで、この変数ＬＥＮの値を取得し、受信ブロック長
とするようにしている。そして、ステップＳ２０８に次
いで、送信開始タイミングの算出が行われることとなる
（図３のステップＳ２１０参照）。すなわち、パソコン
１０１からＩＣカード１０２へ送るためのデータを受信
しつつ、その受信されたデータを、ＩＣカードリーダ・
ライタＳからＩＣカード１０２へ送信開始するタイミン
グの算出が行われることとなる。この送信開始タイミン
グの算出は、先のステップＳ２０８で求められた受信ブ
ロック長と、パソコン１０１とＩＣカードリーダ・ライ
タＳ間のデータ伝送速度と、ＩＣカードリーダ・ライタ
ＳとＩＣカード１０２間のデータ伝送速度とから、理論
的に算出され得るものであり、その算出式自体は本発明
特有のものではなく、また、煩雑な式であるのでここで
の詳細な説明は省略することとする。
ータのブロック長（受信ブロック長）の取得が行われる
こととなる。すなわち、ＩＣカード１０２と外部装置と
の間で授受されるデータの構成等については仕様が定め
られており、その中で、ＩＣカード１０２と外部装置と
の間で授受されるデータの長さは、授受されるデータの
ブロック長に４を加えたものとして求められると定義さ
れている。そして、ブロック長は、データの先頭から３
バイト目の所定位置に変数ＬＥＮの値として置かれるも
のとされている。このため、３バイト目が受信できたと
ころで、この変数ＬＥＮの値を取得し、受信ブロック長
とするようにしている。そして、ステップＳ２０８に次
いで、送信開始タイミングの算出が行われることとなる
（図３のステップＳ２１０参照）。すなわち、パソコン
１０１からＩＣカード１０２へ送るためのデータを受信
しつつ、その受信されたデータを、ＩＣカードリーダ・
ライタＳからＩＣカード１０２へ送信開始するタイミン
グの算出が行われることとなる。この送信開始タイミン
グの算出は、先のステップＳ２０８で求められた受信ブ
ロック長と、パソコン１０１とＩＣカードリーダ・ライ
タＳ間のデータ伝送速度と、ＩＣカードリーダ・ライタ
ＳとＩＣカード１０２間のデータ伝送速度とから、理論
的に算出され得るものであり、その算出式自体は本発明
特有のものではなく、また、煩雑な式であるのでここで
の詳細な説明は省略することとする。
【００１６】そして、ステップＳ２０６において、受信
バイト数ｎが３バイトより多いと判定されたか、又は、
ステップＳ２１０の処理が行われた後に、送信開始タイ
ミングとなったか否かが判定され（図３のステップＳ２
１２参照）、未だ送信開始タイミングではないと判定さ
れた場合（ＮＯの場合）には、後述するステップＳ２１
４へ進むこととなる。一方、ステップＳ２１２におい
て、送信開始タイミングとなったと判定された場合（Ｙ
ＥＳの場合）には、ＩＣカードリーダ・ライタＳからＩ
Ｃカード１０２（又はＩＣカード１０２からＩＣカード
リーダ・ライタＳを介してパソコン１０１）へ対するデ
ータの送信が開始されることとなる（図３のステップＳ
２２０参照）。このＩＣカード１０２（又はパソコン）
へ対するデータ送信は、サブルーチンとしての送信タス
クが起動されて実行されるもので、図４には、そのサブ
ルーチン処理の手順が示されており、以下、同図を参照
しつつその処理手順について説明する。
バイト数ｎが３バイトより多いと判定されたか、又は、
ステップＳ２１０の処理が行われた後に、送信開始タイ
ミングとなったか否かが判定され（図３のステップＳ２
１２参照）、未だ送信開始タイミングではないと判定さ
れた場合（ＮＯの場合）には、後述するステップＳ２１
４へ進むこととなる。一方、ステップＳ２１２におい
て、送信開始タイミングとなったと判定された場合（Ｙ
ＥＳの場合）には、ＩＣカードリーダ・ライタＳからＩ
Ｃカード１０２（又はＩＣカード１０２からＩＣカード
リーダ・ライタＳを介してパソコン１０１）へ対するデ
ータの送信が開始されることとなる（図３のステップＳ
２２０参照）。このＩＣカード１０２（又はパソコン）
へ対するデータ送信は、サブルーチンとしての送信タス
クが起動されて実行されるもので、図４には、そのサブ
ルーチン処理の手順が示されており、以下、同図を参照
しつつその処理手順について説明する。
【００１７】処理が開始されると、ＩＣカードリーダ・
ライタＳからＩＣカード１０２へのデータ伝送速度がＩ
Ｃカード１０２のデータ伝送速度に設定される（図４の
ステップ２２２参照）。具体的には、中央処理部１の第
１のデータ入出力ポートPO1におけるデータ伝送速度
が、ＩＣカード１０２の伝送速度と同じに設定されるこ
ととなる。なお、ＩＣカードリーダ・ライタＳを介して
ＩＣカード１０２からパソコン１０１へのデータ伝送の
場合には、中央処理部１の第３のポートPO3におけるデ
ータ伝送速度がパソコン１０１のデータ伝送速度に設定
されることとなる。そして、第１のデータ入出力ポート
PO1からＩＣカード１０２（又は第３のポートPO3からパ
ソコン１０１）へ最初の１バイトのデータ送信が行われ
（図４のステップＳ２２４参照）、その後、送信終了か
否か、換言すれば、送信すべきデータが全て送信された
か否かが判断されることとなる（図４のステップＳ２２
６参照）。このステップＳ２２６において、送信終了と
判定された場合（ＹＥＳの場合）には、この一連のサブ
ルーチン処理を終えて図３のルーチン処理へ戻る一方、
送信は未だ終了していないと判定された場合（ＮＯの場
合）には、先のステップＳ２２４の処理へ戻り、それ以
後の処理が送信されるべきデータが全てなくなるまで繰
り返されることとなる。
ライタＳからＩＣカード１０２へのデータ伝送速度がＩ
Ｃカード１０２のデータ伝送速度に設定される（図４の
ステップ２２２参照）。具体的には、中央処理部１の第
１のデータ入出力ポートPO1におけるデータ伝送速度
が、ＩＣカード１０２の伝送速度と同じに設定されるこ
ととなる。なお、ＩＣカードリーダ・ライタＳを介して
ＩＣカード１０２からパソコン１０１へのデータ伝送の
場合には、中央処理部１の第３のポートPO3におけるデ
ータ伝送速度がパソコン１０１のデータ伝送速度に設定
されることとなる。そして、第１のデータ入出力ポート
PO1からＩＣカード１０２（又は第３のポートPO3からパ
ソコン１０１）へ最初の１バイトのデータ送信が行われ
（図４のステップＳ２２４参照）、その後、送信終了か
否か、換言すれば、送信すべきデータが全て送信された
か否かが判断されることとなる（図４のステップＳ２２
６参照）。このステップＳ２２６において、送信終了と
判定された場合（ＹＥＳの場合）には、この一連のサブ
ルーチン処理を終えて図３のルーチン処理へ戻る一方、
送信は未だ終了していないと判定された場合（ＮＯの場
合）には、先のステップＳ２２４の処理へ戻り、それ以
後の処理が送信されるべきデータが全てなくなるまで繰
り返されることとなる。
【００１８】ここで、再び図３に示された処理手順の説
明に戻る。上述のようにしてデータ送信（図３のステッ
プＳ２２０参照）が終了した後、又は、ステップＳ２１
２において、送信開始タイミングではないと判定された
後には、データ受信が終了したか否かが判定され（図３
のステップＳ２１４参照）、未だ全てのデータの受信が
終了していないと判定された場合（ＹＥＳの場合）に
は、先のステップＳ２０２へ戻り一連の処理が繰り返さ
れることとなる。一方、ステップ２１４において、全て
のデータの受信が終了したと判定された場合（ＹＥＳの
場合）には、一連の処理が終了されることとなる。上述
したように、本発明の実施の形態においては、ＩＣカー
ドリーダ・ライトにおけるデータの受信は、１バイトづ
つ行われ、一時的にバッファメモリ（図示せず）に保管
される一方、ＩＣカード１０２又はパソコン１０１への
データの送信においては、データの受信状況を考慮しつ
つ、データの途切れがないように、換言すれば、キャラ
クタ間隔が所定の規格値以下となるように送信開始タイ
ミングが設定されてデータ送信が行われるようになって
いる。
明に戻る。上述のようにしてデータ送信（図３のステッ
プＳ２２０参照）が終了した後、又は、ステップＳ２１
２において、送信開始タイミングではないと判定された
後には、データ受信が終了したか否かが判定され（図３
のステップＳ２１４参照）、未だ全てのデータの受信が
終了していないと判定された場合（ＹＥＳの場合）に
は、先のステップＳ２０２へ戻り一連の処理が繰り返さ
れることとなる。一方、ステップ２１４において、全て
のデータの受信が終了したと判定された場合（ＹＥＳの
場合）には、一連の処理が終了されることとなる。上述
したように、本発明の実施の形態においては、ＩＣカー
ドリーダ・ライトにおけるデータの受信は、１バイトづ
つ行われ、一時的にバッファメモリ（図示せず）に保管
される一方、ＩＣカード１０２又はパソコン１０１への
データの送信においては、データの受信状況を考慮しつ
つ、データの途切れがないように、換言すれば、キャラ
クタ間隔が所定の規格値以下となるように送信開始タイ
ミングが設定されてデータ送信が行われるようになって
いる。
【００１９】なお、上述した構成例においては、中央処
理部１の第１のデータ入出力ポートPO1のデータ伝送速
度を９６００ｂｐｓに、第２のデータ入出力ポートPO2
のデータ伝送速度を６９７５ｂｐｓに、それぞれ設定す
るようにしたが、これを逆にしても良いことは勿論であ
る。また、クロック信号の周波数を３.５７１２ＭＨｚ
としたが、ＩＣカードの規格値内であればこの値に限定
される必要はないことは勿論である。さらに、本発明の
実施の形態においては、ＩＣカード１０２の種類が２種
類であるとして説明したが、３種類以上であっても、中
央処理部１のデータ入出力ポートをそれに対応して設け
るようにし、それぞれにデータ伝送速度を設定するよう
にすれば本発明の実施の形態同様の動作を得ることがで
きることは勿論のことである。
理部１の第１のデータ入出力ポートPO1のデータ伝送速
度を９６００ｂｐｓに、第２のデータ入出力ポートPO2
のデータ伝送速度を６９７５ｂｐｓに、それぞれ設定す
るようにしたが、これを逆にしても良いことは勿論であ
る。また、クロック信号の周波数を３.５７１２ＭＨｚ
としたが、ＩＣカードの規格値内であればこの値に限定
される必要はないことは勿論である。さらに、本発明の
実施の形態においては、ＩＣカード１０２の種類が２種
類であるとして説明したが、３種類以上であっても、中
央処理部１のデータ入出力ポートをそれに対応して設け
るようにし、それぞれにデータ伝送速度を設定するよう
にすれば本発明の実施の形態同様の動作を得ることがで
きることは勿論のことである。
【００２０】またさらに、本発明の実施の形態において
は、中央処理部１の第１及び第２ののデータ入出力ポー
トPO1，PO2は、それぞれ別個に中央処理部１の外部、す
なわち、データ入出力用接触端子３と接続できるように
設けられた構成としたが、必ずしもこのような構成であ
る必要はないものである。例えば、図５に示されたよう
に、第１及び第２のデータ入出力ポートPO1，PO2を中央
処理部１の内部に設けると共に、データ入出力用接触端
子３と接続される共通ポート端子４を中央処理部１に設
け、この共通ポート端子４に第１及び第２のデータ入出
力ポートPO1，PO2が接続されるような構成としても良い
ことは勿論である。
は、中央処理部１の第１及び第２ののデータ入出力ポー
トPO1，PO2は、それぞれ別個に中央処理部１の外部、す
なわち、データ入出力用接触端子３と接続できるように
設けられた構成としたが、必ずしもこのような構成であ
る必要はないものである。例えば、図５に示されたよう
に、第１及び第２のデータ入出力ポートPO1，PO2を中央
処理部１の内部に設けると共に、データ入出力用接触端
子３と接続される共通ポート端子４を中央処理部１に設
け、この共通ポート端子４に第１及び第２のデータ入出
力ポートPO1，PO2が接続されるような構成としても良い
ことは勿論である。
【００２１】
【発明の効果】以上、述べたように、本発明によれば、
一つの所定周波数のクロック信号をＩＣカードへ供給
し、その際のＩＣカードから出力されるＡＴＲ信号を一
度受信することによって、ＩＣカードの種類を判別し、
以後、そのＩＣカードの種類に応じたデータ伝送速度に
よってデータの授受を行えるようにしたので、従来と異
なり、複数のクロック信号を設ける必要がなく、回路構
成が簡素になり、しかも、簡易にＩＣカードの種類に対
応したデータの授受が可能となるものである。
一つの所定周波数のクロック信号をＩＣカードへ供給
し、その際のＩＣカードから出力されるＡＴＲ信号を一
度受信することによって、ＩＣカードの種類を判別し、
以後、そのＩＣカードの種類に応じたデータ伝送速度に
よってデータの授受を行えるようにしたので、従来と異
なり、複数のクロック信号を設ける必要がなく、回路構
成が簡素になり、しかも、簡易にＩＣカードの種類に対
応したデータの授受が可能となるものである。
【図１】本発明の実施の形態におけるＩＣカードリーダ
・ライタの構成を示す構成図である。
・ライタの構成を示す構成図である。
【図２】図１に示されたＩＣカードリーダ・ライタの中
央処理部によって実行されるＩＣカード種別判定処理の
手順を示すフローチャートである。
央処理部によって実行されるＩＣカード種別判定処理の
手順を示すフローチャートである。
【図３】図１に示されたＩＣカードリーダ・ライタの中
央処理部によって実行されるデータ送受信処理の手順を
示すフローチャートである。
央処理部によって実行されるデータ送受信処理の手順を
示すフローチャートである。
【図４】送信タスク処理の手順を示すサブルーチンフロ
ーチャートである。
ーチャートである。
【図５】中央処理部内部に第１及び第２のデータ入出力
ポートを設けた場合の構成例を示す構成図である。
ポートを設けた場合の構成例を示す構成図である。
１…中央処理部
２…レベル変換部
３…データ入出力用接触端子
１０１…パーソナルコンピュータ
１０２…ＩＣカード
Claims (5)
- 【請求項１】 所定周波数のクロック信号をＩＣカード
へ供給し、前記ＩＣカードとのデータ授受を可能に構成
されたＩＣカードリーダ・ライタにおけるデータ処理方
法であって、 前記ＩＣカードへ前記所定周波数のクロック信号を供給
後、当該ＩＣカードから出力されるＡＴＲ信号を、それ
ぞれ別個のデータ伝送速度に設定された複数のデータ入
出力ポートにおいて同時に受信し、 前記ＡＴＲ信号が正常に受信されたデータ入出力ポート
のデータ伝送速度を、前記ＩＣカードとＩＣカードリー
ダ・ライタとのデータ授受におけるデータ伝送速度とし
て、以後、前記複数のデータ入出力ポートの内の一つの
データ入出力ポートにおいて前記ＩＣカードとのデータ
の授受を行うことを特徴とするＩＣカードリーダ・ライ
タにおけるデータ処理方法。 - 【請求項２】 所定周波数のクロック信号をＩＣカード
に供給し、前記ＩＣカードとのデータ授受を可能に構成
されたＩＣカードリーダ・ライタであって、 当該ＩＣカードリーダ・ライタは、中央処理部と、 前記ＩＣカードのデータ入出力端子に対して接触可能に
配設されたデータ入出力用接触端子とを有し、 前記中央処理部は、 それぞれ別個のデータ伝送速度が設定され、前記ＩＣカ
ードとのデータの授受が可能な第１のデータ入出力ポー
トと第２のデータ入出力ポートとを有すると共に、当該
第１及び第２のデータ入出力ポートは、共に前記データ
入出力用接触端子に接続され、 当該中央処理部は、前記データ入出力用接触端子を介し
て前記第１及び第２のデータ入出力ポートに入力された
前記ＩＣカードからのＡＴＲ信号がいずれにおいて正常
に受信されたかによって、前記ＩＣカードの種類を判定
し、 以後、前記第１及び第２のデータ入出力ポートの内、所
定の一つのデータ入出力ポートのデータ伝送速度を前記
判定されたＩＣカードの種類に応じたデータ伝送速度に
設定し、当該データ入出力ポートにおいて前記ＩＣカー
ドとのデータの授受を行うよう構成されてなることを特
徴とするＩＣカードリーダ・ライタ。 - 【請求項３】 所定周波数のクロック信号をＩＣカード
に供給し、前記ＩＣカードとのデータ授受を可能に構成
されたＩＣカードリーダ・ライタであって、 当該ＩＣカードリーダ・ライタは、中央処理部と、 前記ＩＣカードのデータ入出力端子に対して接触可能に
配設されたデータ入出力用接触端子とを有し、 前記中央処理部は、前記データ入出力用接触端子と接続
される共通ポート端子が設けられる共に、 それぞれ別個のデータ伝送速度が設定され、前記ＩＣカ
ードとのデータの授受が可能な第１のデータ入出力ポー
トと第２のデータ入出力ポートとを内部に有すると共
に、当該第１及び第２のデータ入出力ポートは、共に前
記共通ポート端子に接続され、 当該中央処理部は、前記データ入出力用接触端子及び共
通ポート端子を介して前記第１及び第２のデータ入出力
ポートに入力された前記ＩＣカードからのＡＴＲ信号が
いずれにおいて正常に受信されたかによって、前記ＩＣ
カードの種類を判定し、 以後、前記第１及び第２のデータ入出力ポートの内、所
定の一つのデータ入出力ポートのデータ伝送速度を前記
判定されたＩＣカードの種類に応じたデータ伝送速度に
設定し、当該データ入出力ポートにおいて前記ＩＣカー
ドとのデータの授受を行うよう構成されてなることを特
徴とするＩＣカードリーダ・ライタ。 - 【請求項４】 ＩＣカードの種類は、分周比が１／３７
２のＩＣカードと、分周比が１／５１２のＩＣカードで
あって、 クロック信号の周波数は、前記分周比が１／３７２のＩ
ＣカードからのＡＴＲ信号の伝送速度が９６００ｂｐｓ
となる値であることを特徴とする請求項２又は請求項３
記載のＩＣカードリーダ・ライタ。 - 【請求項５】 第１及び第２のデータ入出力ポートのデ
ータ伝送速度は、いずれか一方が９６００ｂｐｓに、他
方が６９７５ｂｐｓに、それぞれ設定されることを特徴
とする請求項４記載のＩＣカードリーダ・ライタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156955A JP3673770B2 (ja) | 2002-05-30 | 2002-05-30 | Ｉｃカードリーダ・ライタにおけるデータ処理方法、およびｉｃカードリーダ・ライタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156955A JP3673770B2 (ja) | 2002-05-30 | 2002-05-30 | Ｉｃカードリーダ・ライタにおけるデータ処理方法、およびｉｃカードリーダ・ライタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003346092A true JP2003346092A (ja) | 2003-12-05 |
| JP3673770B2 JP3673770B2 (ja) | 2005-07-20 |
Family
ID=29773004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156955A Expired - Fee Related JP3673770B2 (ja) | 2002-05-30 | 2002-05-30 | Ｉｃカードリーダ・ライタにおけるデータ処理方法、およびｉｃカードリーダ・ライタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3673770B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012002807A (ja) * | 2010-05-31 | 2012-01-05 | General Electric Co <Ge> | ギャップ分析器装置および方法 |
| JPWO2020179851A1 (ja) * | 2019-03-05 | 2021-09-13 | パナソニックＩｐマネジメント株式会社 | 記録制御システム、制御装置、記録制御方法および記録媒体 |
-
2002
- 2002-05-30 JP JP2002156955A patent/JP3673770B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012002807A (ja) * | 2010-05-31 | 2012-01-05 | General Electric Co <Ge> | ギャップ分析器装置および方法 |
| JPWO2020179851A1 (ja) * | 2019-03-05 | 2021-09-13 | パナソニックＩｐマネジメント株式会社 | 記録制御システム、制御装置、記録制御方法および記録媒体 |
| JP7042461B2 (ja) | 2019-03-05 | 2022-03-28 | パナソニックＩｐマネジメント株式会社 | 記録制御システム、制御装置、記録制御方法および記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3673770B2 (ja) | 2005-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7821399B2 (en) | RFID optimized capability negotiations | |
| EP1311936B1 (en) | Method and device for local clock generation using universal serial bus downstream received signals dp and dm | |
| US7308516B2 (en) | Bi-directional serial interface for communication control | |
| US20070228164A1 (en) | Smart card read/write control method based on usb interface and reader/writer thereof | |
| US6834321B2 (en) | Communication method of a serially connected electronic apparatus | |
| JP2002055936A (ja) | Ｕｓｂデバイス機器、ｕｓｂデバイス機器間の通信システムおよび通信方法 | |
| JP4565459B2 (ja) | ２つの電子的バス局間でデータをシリアル伝送する方法及び、その方法で使用するバス局 | |
| JPH1173479A (ja) | 高速通信プロトコルを備えるチップカード読取り装置 | |
| KR20080005481A (ko) | 슬레이브 장치를 네트워크 피어가 되게 하는 데이터 통신용시스템 및 방법 | |
| US20030229738A1 (en) | Controller interface | |
| US9075922B2 (en) | Apparatus and method for decoding data transmissions | |
| US6209050B1 (en) | Expansion card | |
| JP2003346092A (ja) | Ｉｃカードリーダ・ライタ | |
| US6717477B2 (en) | Circuit for controlling a non-conductive state of a USB interface | |
| KR100562505B1 (ko) | 중앙 처리 장치의 개입없이 널 바이트 정보를 자동적으로전송할 수 있는 집적회로 카드 | |
| JP2004064616A (ja) | ボーレート設定方法、ボーレート設定プログラム、可読記録媒体、通信システムおよび通信方法 | |
| US6885217B2 (en) | Data transfer control circuitry including FIFO buffers | |
| US6751727B1 (en) | Network communication device identification in a communication network | |
| CN113193967B (zh) | 多模通信方法、装置、网络模块和计算机可读存储介质 | |
| JP3588597B2 (ja) | 通信プロトコルに基づく受信装置 | |
| KR950004949B1 (ko) | 키폰 주장치의 메인카드와 로칼카드간의 고속 데이타 송/수신 회로 | |
| JPH1078925A (ja) | 通信装置 | |
| JPH11275000A (ja) | データ通信カードへの初期登録設定方式 | |
| JP4413321B2 (ja) | リーダライタユニット | |
| JPS59123047A (ja) | 文字コ−ド変換方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040517 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040517 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040517 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040908 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041026 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050105 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050303 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050406 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050425 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |