JP2003345616A - 制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のプロセッサそれに接続されている書き
換え可能なＲＯＭを有する装置において、外部装置から
それぞれＲＯＭの書き換えを選択的に行なう。 【解決手段】 複数のプロセッサ及びそれぞれと接続さ
れている書き換え可能な記憶手段、外部装置とのインタ
ーフェース、インターフェースを介して送られた情報を
記憶手段に格納する手段、を有し各プロセッサはインタ
ーフェースを介して送られた情報が自身に接続されてい
る記憶手段に格納する情報か否かを判断し、格納する情
報であれば格納手段に格納動作を指示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部装置を接続可
能なインターフェースと、書き換え可能で且つ電源非投
入時に記憶内容保持可能な記憶手段を有する制御装置に
関するものである。

【０００２】

【従来の技術】従来この種の制御装置として、特開平７
−３１４７９８号公報などに開示のように、たとえばプ
リンタを制御する制御装置があげられる。ここで、書き
換え可能な記憶手段に制御装置の主制御を司るマイクロ
コンピュータのプログラムを格納している。そして、汎
用のインターフェースを介して外部装置からの記憶手段
へ格納されたプログラムを書き換え可能とすることによ
り部品交換なく容易にプログラムの修正、バージョンア
ップを可能としている。

【０００３】

【発明が解決しようとする課題】上記従来例において
は、マイクロプロセッサ、およびそれに接続または内蔵
された書き換え可能な記憶手段は単数であった。そし
て、マイクロプロセッサ、およびそれに接続または内蔵
された書き換え可能な記憶手段が複数の場合における、
記憶装置書き換え手段しついては開示されていない。

【０００４】

【課題を解決するための手段】本発明はマイクロプロセ
ッサ、およびそれに接続または内蔵された書き換え可能
な記憶装置が複数の場合において、外部装置からそれぞ
れの記憶手段に選択的に書き換えを行う手段について開
示するものである。

【０００５】本発明の第１の発明によれば、外部装置に
接続可能なインターフェース手段を有する制御装置であ
って、複数のマイクロコンピュータと、それぞれに接続
または内蔵されている書き換え可能で、かつ電源非供給
時においても記憶内容を保持可能な複数の記憶手段と、
前記外部装置から前記インターフェース手段を介し送ら
れた情報を前記複数記憶手段に選択的に格納する格納手
段を設けるとともに、前記複数のマイクロコンピュータ
は、前記外部装置から前記インターフェース手段を介し
て送られてきた情報が、それぞれに接続されている前記
記憶手段に格納する情報か否かを判断し、自身に接続ま
たは内蔵されている記憶手段でに格納する情報であると
判断した場合は、前記格納手段に格納動作を指示する制
御装置を提供することにより、外部装置から選択的に、
複数の書き換え可能な記憶手段への情報書き込みを可能
とするものである。

【０００６】本発明の第２の発明によれば、外部装置に
接続可能なインターフェース手段を有する制御装置であ
って、複数のマイクロコンピュータと、それぞれに接続
または内蔵されている書き換え可能で、かつ電源非供給
時においても記憶内容を保持可能な複数の記憶手段と、
前記外部装置から前記インターフェース手段を介し送ら
れた情報を前記複数記憶手段に選択的に格納する格納手
段をも設けるとともに、前記複数のマイクロコンピュー
タのうち特定のマイクロコンピュータは、前記外部装置
から前記インターフェース手段を介して送られてきた情
報が、自身に接続されている前記記憶手段に格納する情
報かまたは他のどのマイクロコンピュータに接続されて
いる記憶手段に格納する情報かを判断し、その判断に基
づいて、前記格納手段に任意の記憶手段への格納動作を
指示することにより、外部装置から選択的に、複数の書
き換え可能な記憶手段への情報書き込みを可能とするも
のである。

【０００７】本発明の第３の発明によれば、第２発明に
おいて、制御装置により制御される機器はプリンタであ
り、特定のマイクロコンピュータは外部インターフェー
スからの画像情報に基づいての画像処理を司るマイクロ
コンピュータである、その他のマイクロコンピュータの
うちの少なくとも一つは、紙搬送などのプリンタエンジ
ン制御を司るマイクロコンピュータとすることにより、
プリンタにおいて外部装置から選択的に、複数の書き換
え可能な記憶手段への情報書き込みを可能とするもので
ある。

【０００８】

【発明の実施の形態】（第１の実施形態）図１はこの発
明を適用したレーザプリンタを示してある。以下、構成
及び動作について説明する。

【０００９】レーザプリンタ本体１（以下、本体１）
は、記録紙Ｓを収納するカセット２を有し、カセット２
の記録紙Ｓの有無を検知するカセット紙有無センサ３、
カセット２の記録紙Ｓのサイズを検知するカセットサイ
ズセンサ４（複数個のマイクロスイッチで構成され
る）、カセット２から記録紙Ｓを繰り出す給紙ローラ５
等が設けられている。

【００１０】そして、給紙ローラ５の下流には記録紙Ｓ
を搬送する給紙搬送ローラ対６が設けられている。ま
た、給紙ローラ対６の下流には、給紙された記録紙の搬
送状態を検知する給紙センサ７が設けられており、そし
てレーザスキャナ部８からのレーザ光に基づいて記録紙
Ｓ上にトナー像を形成する画像形成部９が設けられてい
る。更に、画像形成部９の下流には記録紙Ｓ上に形成さ
れたトナー像を熱定着する定着器１０が設けられてお
り、定着器１０の下流には排紙部の紙搬送状態を検知す
る排紙センサ１１、記録紙Ｓを排紙する排紙ローラ１
２、記録の完了した記録紙Ｓを積載する積載トレイ１３
が設けられている。

【００１１】また、前記レーザスキャナ部８は、後述す
る外部装置２８から送出される画像信号（画像信号ＶＤ
Ｏ）に基づいて変調されたレーザ光を発光するレーザユ
ニット１４、このレーザユニット１４からのレーザ光を
後述する感光ドラム１８上に走査するためのポリゴンモ
ータ１５、結像レンズ群１６、折り返しミラー１７等に
より構成されている。

【００１２】そして、前記画像形成部９は、公知の電子
写真プロセスの必要な、感光ドラム１７、一次帯ローラ
１９、現像器２０、転写帯ローラ２１、クリーナ２２等
から構成されている。また、定着器１０は、加熱源であ
るセラミックヒータ１０ａ、その温度を検出するサーミ
スタ１０ｂ、上記セラミックヒータ１０ａおよびサーミ
スタ１０ｂを内包し、記録紙搬送と共に回転するポリイ
ミドフィルム１０ｃ、上記セラミックヒータ１０ａ、サ
ーミスタ１０ｂおよびポリイミドフィルム１０ｃを保持
するステー１０ｄ、および、セラミックヒータ１０ａに
ポリイミドフィルム１０ｄを介して、加圧接触している
加圧ローラ１０ｅから構成されている。

【００１３】また、メインモータ２３は、給紙ローラ５
には給紙ローラクラッチ２４を介して駆動力を与えてお
り、更に給紙搬送ローラ対６、感光ドラム１８を含む画
像形成部９の各ユニット、定着器１０、排紙ローラ１２
にも駆動力を与えている。

【００１４】そして、２６は前記本体１を制御するプリ
ンタ制御装置であり、タイマ、ＲＯＭ、ＲＡＭおよびＣ
ＰＵ及び各種入出力制御回路等で構成されている。

【００１５】プリンタ制御装置２６は、内部通信手段で
あるビデオインターフェース２７を介してビデオ制御装
置２８と接続され、またセントロニクスインターフェー
ス等の汎用インターフェース２９を介してホストコンピ
ュータである外部装置３０にも接続されている。

【００１６】ビデオ制御装置２８もまたタイマ、ＲＯ
Ｍ、ＲＡＭおよびＣＰＵ及び各種入出力制御回路等で構
成されており、外部装置３０から汎用インターフェース
２９を介して送信される画像情報を、ビデオ信号に変換
し、ビデオインターフェース２７を介して、プリンタ制
御装置２６に送信する機能を有している。

【００１７】図２は、図１のレーザプリンタ装置の概略
構成を示すブロック図であり、特に本発明に関わる部分
についてのみ記載している。本実施形態ではプリンタ制
御プログラム等を記憶する素子として、基板に実装した
状態で消去及び書き込み可能なフラッシュメモリを採用
している。

【００１８】図２においてビデオ制御装置２８のＣＰＵ
３１は、データ受信部３２でホストコンピュータ３０に
接続され、ホストコンピュータよりの指令データおよび
画像データを受信している。このＣＰＵ３１は、処理動
作のタイミングを規定するタイマ３３、ＣＰＵ３１の制
御プログラムや文字、記号等のフォントを記憶するフラ
ッシュメモリ３４、フラッシュメモリ３４の消去の制御
手順およびホストコンピュータから受信したプログラム
データを書き込む制御手順を記憶した、基板に実装した
状態で書き込み／消去不能なＲＯＭ３５、受信バッファ
等を含みＣＰＵ３１のワークエリアとして使用されるＭ
３６等が接続されている。

【００１９】そして、さらにプリンタ制御装置２６のＣ
ＰＵ４１にビデオインターフェース２７を介して接続さ
れている。

【００２０】これにより通常モード時には、ＣＰＵ３１
はフラッシュメモリ３４に記憶されているプログラム手
順に従って、ホストコンピュータ３０から転送されてく
る画像データをビデオ信号に変換し、ビデオインターフ
ェース２７を介して、プリンタ制御装置２６に送信して
いる。

【００２１】フラッシュメモリ３４に対するプログラム
データのダウンロード時にはフロッピー（Ｒ）ディスク
やインターネット等で提供されたプログラムデータをホ
ストコンピュータ３０は読み取り、セントロニクスイン
ターフェース等の汎用インターフェース２９を介して転
送する。ビデオ装置側ではデータ受信部３２を介して、
受信バッファであるＲＡＭ３６に記憶される。

【００２２】フラッシュメモリ３４へは、消去／書き込
み制御回路３７によりメモリ内を消去後、Ｍ３６に記憶
されたデータを書き込む。この時フラッシュメモリ３４
の消去および書き込み時に入力される＋１２Ｖのプログ
ラム電源はリレー３８により切り換えられる。

【００２３】次にプリンタ制御装置２６もほぼ同様に構
成されている。プリンタ制御装置２６のＣＰＵ４１は、
データ受信部４２てホストコンピュータ３０に接続さ
れ、ホストコンピュータよりの指令データを受信してい
る。このＣＰＵ４１は、処理動作のタイミングを規定す
るタイマ４３、ＣＰＵ４１の制御プログラムや文字、記
号等のフォントを記憶するフラッシュメモリ４４、フラ
ッシュメモリ４４の消去の制御手順およびホストコンピ
ュータから受信したプログラムデータを書き込む制御手
順を記憶した、基板に実装した状態で書き込み／消去不
能なＲＯＭ３５、受信バッファ等を含みＣＰＵ４１のワ
ークエリアとして使用されるＲＡＭ３６等が接続されて
いる。

【００２４】そして、さらにビデオ制御装置２８のＣＰ
Ｕ３１にビデオインターフェース２７を介して接続され
ている。

【００２５】これにより通常モード時には、ＣＰＵ４１
はフラッシュメモリ３４に記憶されているプログラム手
順に従って、ビデオ制御装置３８から転送されてくる、
ビデオインターフェース２７を介して、ビデオ信号にも
とづいて図１に示したレーザ１４、ポリゴンモータ１
５、メインモータ２３、定着機１０等を制御して、画像
記録を行っている。また、汎用インターフェース２９か
らの情報は、書き込むべきプログラムデータのみを監視
している。

【００２６】ここで、ビデオ制御装置２８の場合と同様
に、フラッシュメモリ４４に対するプログラムデータの
ダウンロード時にはフロッピー（Ｒ）ディスクやインタ
ーネット等で提供されたプログラムデータをホストコン
ピュータ３０は読み取り、セントロニクスインターフェ
ース等の汎用インターフェース２９を介して転送する。
プリンタ制御装置側ではデータ受信部４２を介して、受
信バッファであるＲＡＭ４６に記憶される。フラッシュ
メモリ４４へは、消去／書き込み制御回路４７によりメ
モリ内を消去後、ＲＡＭ４６に記憶されたデータを書き
込む。この時フラッシュメモリ４４の消去および書き込
み時に入力される＋１２Ｖのプログラム電源はリレー４
８により切り換えられる。

【００２７】次に、フラッシュメモリについて概略を説
明する。フラッシュメモリは、電気的にデータの消去、
書き込みを行え、オンボードでの書換が可能な不揮発性
メモリである。ＥＰＲＯＭとの違いは、ＥＰＲＯＭの場
合、一度ボードから取り外して紫外線でデータの消去
後、ＲＯＭライタで書き込みを行いボードに戻すため、
オンボードで消去、書き込みができない点である。ま
た、オンボードで消去、書き込みが可能な素子としてＥ
ＥＰＲＯＭがあるが、ＥＥＰＲＯＭのメモリデバイスは
１メモリセルが２トランジスタ構成でビット単価が高
く、かつ容量も現在２５６Ｋｂｉｔが最大で、本実施形
態のように安価で大容量が要求されるＲＯＭという用途
には適さない。更には、書き換え可能回数も１００から
１０^４回可能で、ＥＰＲＯＭ以上である。以上述べたよ
うに、フラッシュメモリは、大容量かつオンボードで多
数回の書き換え可能な不揮発性メモリを安価に提供でき
るという特性を持ち、本実施形態のプリンタに用いるに
は最適である。

【００２８】図３は、一般的な１Ｍｂｉｔ（１２８×８
ｂｉｔ）のフラッシュメモリのピン配置およびピンに対
応するピン名称を示している。本実施形態では、図３の
フラッシュメモリを例に説明する。図１３において、Ａ
０〜Ａ１６はアドレス入力、Ｉ／Ｏ０〜Ｉ／Ｏ７はデー
タ出力端子で、それぞれＣＰＵ２１のアドレスバス、デ
ータバスに直結される。

【００２９】通常の読み出し動作時は、ＥＰＲＯＭ、マ
スクＲＯＭと同様で、アドレスを確定させて、／ＣＥ
（チップイネーブル）、／ＯＥ（出力イネーブル）を
“Ｌｏｗ”レベルにすることにより、データ入出端子か
らデータが出力される。なお、負論理の信号は、信号名
の前に“／”を付して表わす。消去動作時は図４で示す
ようタイミングチャート図のように、Ｖｐｐ（プログラ
ム電源）端子に＋１２Ｖ印加後、／ＯＥおよび／ＰＧＭ
〈プログラム）端子を“Ｈｉｇｈ”にしたまま、／ＣＥ
を“Ｌｏｗ”に固定し、／ＥＥ（イレースイネーブル）
端子に約１００ｎｓ以上のＬｏｗパルスを印加すると、
チップに内蔵された自動消去回路が動作し、消去が開始
される。自動消去開始後、／ＯＥおよび／ＥＥを“Ｌｏ
ｗ”にするとＩ／Ｏ７端子からステータスが出力され
る。この端子のデータが“０”の時は消去中、“１”の
時は消去動作が終了していることを示す。

【００３０】最後に、書き込み動作は、図５のタイミン
グチャートのように、Ｖｐｐ端子に＋１２Ｖを印加後、
書込みアドレスとデータを確定して／ＯＥおよび／ＥＥ
を“Ｈｉｇｈ”にしたまま／ＣＥを“Ｌｏｗ”に固定
し、／ＰＧＭに約２００μＳの“Ｌｏｗ”パルスを印加
すると完了する。

【００３１】消去動作時は、まずＣＰＵ３１は第１の所
定アドレスＡにデータ“０１Ｈ”をライトすることによ
り、アドレスデコーダ１０１の出力信号２０１およびＣ
ＰＵ２１のライト信号（／ＷＲ）がアクティブになり、
ＯＲ回路１０５を介して“Ｌｏｗ”パルスを作成し、デ
ータレジスタ１０６にデータをセットする。これによ
り、データレジスタ１０６の出力信号２０５は“Ｈｉｇ
ｈ”になり、リレー出力を＋５Ｖから＋１２Ｖに切り換
え、フラッシュメモリ３４のＶｐｐ端子に入力される。

【００３２】次に、ＣＰＵ３１は第２の所定アドレスＢ
をライトすることにより、アドレスデコーダ１０１の出
力信号２０２がアクティブになり、ＡＮＤ回路１０２を
介して／ＣＥ信号をアクティブにする。同時に出力信号
２０２はＣＰＵ２１の／ＷＲ信号とＯＲ回路１０７に入
力され、その出力信号はＡＮＤ回路１０８を介して／Ｗ
Ｒ信号パルス幅と同等の“Ｌｏｗ”パルスが／ＥＥ端子
（イレースイネーブル端子）に入力される。これによ
り、フラッシュメモリ３４の自動消去がスタートする。
このとき、その他の／ＯＥ端子，／ＰＧＭ端子は“Ｈｉ
ｇｈ”レベルのままでインアクティブ状態である。

【００３３】自動消去の終了の判断は、ＣＰＵ３１が第
３の所定アドレスＣをリードすることにより行われる。
ＣＰＵ３１がアドレスＣをリードすると、アドレスデコ
ーダ１０１の出力信号２０３がアクティブになる。出力
信号２０３はＡＮＤ回路１０２およびＡＮＤ回路１０８
に入力され、それぞれ／ＣＥ信号、／ＥＥ信号をアクテ
ィブにする。同時に出力信号２０３はＯＲ回路１０９に
入力されており、ＣＰＵ３１のリード信号／ＲＤと論理
和がとられ、ＡＮＤ回路１０４を介して／ＯＥ端子をア
クティブする。／ＣＥ端子がアクティブになると、デー
タバスのＤ７ラインに消去フラグが出力され、ＣＰＵ３
１はＤ７ラインの状態により、消去終了（終了Ｄ７＝
“Ｈｉｇｈ”）を知ることができる。消去終了確認後、
ＣＰＵはアドレスＡに“００Ｈ”を書き込むことによ
り、リレー３４の出力を＋１２Ｖから＋５Ｖに切り換え
る。

【００３４】図６は、本実施形態ビデオ制御装置２８に
おけるフラッシュメモリ３４に対する消去・書き込み制
御回路３７の一例である。図６は、フラッシュメモリ３
４の通常読み取り動作、消去動作、書き込み動作全て行
えるように、フラッシュメモリ３４のＶｐｐ，／ＣＥ，
／ＯＥ，／ＥＥ，／ＰＧＭ端子をコントローラするため
の回路例である。以下、図を基に回路動作を説明する。

【００３５】ＣＰＵ３ｌとフラッシュメモリ３４との間
でデータバスおよびアドレスバスは直結されている。Ｃ
ＰＵ３１のアドレスバスの一部は、アドレスデコーダ１
０１に入力され、各アドレスエリアに対応した“Ｌｏ
ｗ”アクティブのアドレスデコーダ出力信号２０１〜２
０４が出力される。

【００３６】まず、通常のデータ読み取り動作時には、
フラッシュメモリ３４に割り当てられたアドレスがＣＰ
Ｕ３１から出力されると、アドレスデコーダ１０１の出
力信号２０４がアクティブになる。出力信号２０４はＡ
ＮＤ回路１０２を介して／ＣＥ（チップイネーブル〉端
子に入力され、／ＣＥ入力信号がアクティブになる。更
に、出力信号２０４はＣＰＵのリード信号（／ＲＤ）と
共に、ＯＲ回路１０３に入力され、その出力信号はＡＮ
Ｄ回路１０４を介して／ＯＥ入力信号をアクティブにす
る。

【００３７】このことにより、ＣＰＵ３１のアドレスバ
ス出力に対応したデータがデータバス上に出力される。
その他の／ＥＥ，／ＰＧＭ端子は“Ｈ”レベルのままで
インアクティブ状態である。

【００３８】最後に、書き込み動作について説明する。

【００３９】まず、消去動作時と同様にアドレスＡに
“０１Ｈ”をライトすることにより、Ｖｐｐ端子を＋１
２Ｖに設定する。次にＣＰＵ３１はフラッシュメモリ３
４のスタートアドレスからエンドアドレスまで１バイト
ずつデータを書き込む。フラッシュメモリ３４に対応す
るどのエリアにデータをライトしても、アドレスデコー
ダ１０１の出力信号２０４がアクティブになり、ＡＮＤ
回路１０２を介してＣＥ信号がアクティブになる。同時
に出力信号２０４はＣＰＵ３１の／ＷＲ信号と共にＯＲ
回路１１０に入力されることになり、／ＷＲ信号幅とほ
ぼ等価なアクティブ“Ｌｏｗ”パルスが／ＰＧＭ端子に
入力され、その時データバスに出力されているデータが
該当するアドレスに書き込まれる。ＯＲ回路１１０の出
力信号はカウンタ等で構成される／ＷＡＩＴタイミング
ジェネレータ１１１に入力され、出力信号はＣＰＵ３１
の／ＷＡＩＴ端子に入力されて、図５の書き込みタイミ
ングを満足させるためにＣＰＵ３１のバスサイクルを延
長する。フラッシュメモリ３４の全アドレスの書き込み
終了後、ＣＰＵ３１はアドレスＡに“ＯＯＨ”を書き込
むことによりＶｐｐ入力を＋５Ｖに切り換える。

【００４０】プリンタ制御装置２６における、フラッシ
ュメモリ４４の消去／書込み動作もまったく同様なので
説明を割愛する。

【００４１】図７は、本実施形態のビデオ制御装置２８
のＣＰＵ３１のプログラム書き換え制御手順を示すフロ
ーチャートである。記録装置の電源投入後、ステップＳ
１０１装置の初期設定を行う。装置がデータ受信可能な
状態になったら、ユーザはフロッピディスクあるいはイ
ンターネット提供された装置の制御プログラムをホスト
コンピュータに読み取らせ、汎用インターフェースであ
るセントロニクスインターフェースを介してデータ転送
をスタートする。この時、転送データは、先頭にフラッ
シュメモリ書き換えを指示するコマンド、その次に、書
き換えるフラッシュメモリを（ビデオ制御装置のフラッ
シュメモリ３４かプリンタ制御装置のフラッシュメモリ
４４かを）指定するコマンドを付加し、フラッシュメモ
リの下位のアドレスから順次転送するものとする。ま
た、プログラムデータ転送終了後には終了を示すコマン
ドを付加するものとする。ビデオ制御装置は、ステップ
Ｓ１０２でホストから最初の２バイトデータを受信した
ら、その１バイト目のコマンドが書き換えを指示するコ
マンドか否かをステップＳｌ０３で判断する。ステップ
Ｓ１０３で１バイト目のコマンドが書き換えを指示する
コマンドで無かった場合、ステップＳｌ０４に移行し、
フラッシュメモリにかかれた通常の制御プログラムを実
行する。ステップＳｌ０３で最初の１バイトコマンドが
書き換えコマンドであった場合は、次の２バイト目のコ
マンドでどのフラッシュの書き換えを指定しているかを
ステップＳｌ０５で判断する。ステップＳｌ０５で２バ
イト目が、自身以外（プリンタ制御装置）のフラッシュ
ＲＯＭ書き換え指定であれば、ステップＳｌ０６書き換
えデータ終了コマンドを受信するまで待機する。そして
ステップＳｌ０６にて書き換えデータ終了コマンドを受
信したら、ステップＳｌ０４に移行して通常動作にな
る。一方ステップＳｌ０５にて自身のフラッシュメモリ
３４の書き換えコマンドの場合は、ステップＳｌ０７以
降のフラッシュメモリ３２の消去、再書き込みルーチン
に移行する。本フローチャートには示していないが、書
き換えコマンド以降の受信データはホストコンピュータ
からデータを１バイト受信する毎に割り込みが発生し、
ＲＡＭ３６に設けられている受信バッファのスタートア
ドレスから順に格納されていく。尚、ステップＳｌ０７
以降のステップは、上記割り込み処理を含めてＥＥＰＲ
ＯＭ、マスクＲＯＭ等、オンボード状態で消去、書き込
み不能なＲＯＭ３５に記憶されている。

【００４２】先ずステップＳｌ０７〜Ｓｌｌ０でフラッ
シュメモリ３４の消去動作を行う。消去動作は前述の消
去／書き込み制御回路３７の動作で示したように、ステ
ップ７でアドレスＡに“０１Ｈ”を書き込むことによ
り、Ｖｐｐを＋５Ｖから＋１２Ｖに変更後、ステップＳ
ｌ０８でアドレスＢをライトする事により、／ＣＥ端子
をＬｏｗに固定した状態で／ＥＥ端子にＬｏｗパルスが
入力され、全アドレスの自動消去がスタートする。次に
ステップＳｌ０９で、アドレスＣをリードし、ステップ
Ｓｌｌ０でデータバスのｂｉｔ７をチェックする。ステ
ップＳｌｌ０でｂｉｔ７が“０”の時は消去動作中と判
断し再びステップＳｌ０９にジャンプする。ｂｉｔ７が
“１”の時は、消去動作が終了したと判断し、ステップ
Ｓｌｌｌ以降の書き込みルーチンに移行する。

【００４３】ステップＳｌｌｌ〜Ｓｌ１４ではホストコ
ンピュータ３０から転送された制御プログラムのデータ
が記憶されているＲＡＭ３６内の受信バッファのスター
トアドレスから順々にデータを読み取り、フラッシュメ
モリ３４の下位アドレスから順々に１バイトづつ書き込
む。ステップＳｌ１４で、フラッシュメモリ３４の全ア
ドレスに対する書き込みが終了したら、ステップＳｌ０
４にジャンプし、書き込まれたフラッシュメモリ３４内
の制御プログラムにより通常の動作を行う。

【００４４】プリンタ制御装置２６についても、上記と
ほぼ同じ制御が行われる。すなわち、ホストコンピュー
タ３０から送信されたデータが、プリンタ制御装置２６
のフラッシュメモリ４４用のデータの時のみフラッシュ
メモリの消去／書き換えを行なうものである。

【００４５】（第２の実施形態）つぎに第２の実施形態
について説明する。図８は第２実施形態のブロック図を
示している。

【００４６】第１実施形態と違いは、汎用インターフェ
ースがプリンタ制御装置２６に接続されていないといこ
ろでありそれ以外の構成は第１実施形態と同一である。

【００４７】ここで、外部インターフェース接続されて
いるのは、ビデオ制御装置２６のみであり、ビデオ制御
装置２６内のフラッシュメモリ３４に対するプログラム
データのダウンロードは実施形態１と同様に行われる。
そして、ダウンロードされたプログラムデータがプリン
タ制御装置２６内のフラッシュメモリ４４に対するプロ
グラムデータであった場合は、ビデオ制御装置２８はそ
のデータをビデオインターフェース２７を介してプリン
タ制御装置２８に転送する。つまり、プリンタ制御装置
２６はビデオインターフェースからプログラムデータを
ダウンロードしてフラッシュメモリ４４にプログラムデ
ータを書き込むことになる。

【００４８】図９は、第２実施形態のビデオ制御装置２
８のＣＰＵ３１のプログラム書き換え制御手順を示すフ
ローチャートである。図７で示した第１実施形態の制御
と同一制御のステップは同じステップ番号を付記してあ
る。ここでは、主に第１実施形態と異なる部分について
説明する。記録装置の電源投入後、ステップＳｌ０ｌ装
置の初期設定を行う。装置がデータ受信可能な状態にな
ったら、ユーザはフロッピディスクあるいはインターフ
ェースネット提供された装置の制御プログラムをホスト
コンピュータに読み取らせ、汎用インターフェースであ
るセントロニクスインターフェースを介してデータ転送
をスタートする。この時、転送データは、先頭にフラッ
シュメモリ書き換えを指示するコマンド、その次に、書
き換えるフラッシュメモリを（ビデオ制御装置のフラッ
シュメモリ３４かプリンタ制御装置のフラッシュメモリ
４４かを）指定するコマンドを付加し、フラッシュメモ
リの下位のアドレスから順次転送するものとする。ま
た、プログラムデータ転送終了後には終了を示すコマン
ドを付加するものとする。ビデオ制御装置は、ステップ
Ｓｌ０２でホストから最初の２バイトデータを受信した
ら、その１バイト目のコマンドが書き換えを指示するコ
マンドか否かをステップＳｌ０３で判断する。ステップ
Ｓｌ０３で１バイト目のコマンドが書き換えを指示する
コマンドで無かった場合、ステップＳｌ０４に移行し、
フラッシュメモリにかかれた通常の制御プログラムを実
行する。ステップＳｌ０３で最初の１バイトコマンドが
書き換えコマンドであった場合は、次の２バイト目のコ
マンドでどのフラッシュの書き換えを指定しているかを
ステップＳｌ０５で判断する。ここまでは第１実施形態
と同一である。ステップＳｌ０５で２バイト目が、自身
以外（プリンタ制御装置）のフラッシュＲＯＭ書き換え
指定であれば、ステップＳ２０１でビデオインターフェ
ースを介して書き換えデータをプリンタ制御装置に転送
する。そしてステップＳ２０２で転送が終了を判断した
ら、ステップＳｌ０４に移行して通常動作になる。一方
ステップＳｌ０５にて自身のフラッシュメモリ３４の書
き換えコマンドの場合は、ステップＳｌ０７以降のフラ
ッシュメモリ３４の消去、再書き込みルーチンについて
も第１実施形態と同一である。

【００４９】図１０は第２実施形態のビデオ制御装置２
６のＣＰＵ３１のプログラム書き換え制御手順を示すフ
ローチャートである。図７で示した第１実施形態の制御
と同一制御のステップは同じステップ番号を付記してあ
る。記録装置の電源投入後、ステップＳ３０１装置の初
期設定を行う。前述の制御によりビデオ制御装置２６
は、プリンタ制御装置２６へのプログラムデータ転送時
は、ビデオインターフェースを介して先頭にフラッシュ
メモリ書き換えを指示するコマンド、フラッシュメモリ
の下位のアドレスから順次転送するものとする。また、
プログラムデータ転送終了後には終了を示すコマンドを
付加するものとする。プリンタ制御装置２６は、ステッ
プＳ３０２でビデオ制御装置２８から最初のデータを受
信したら、そのコマンドが書き換えを指示するコマンド
か否かをステップＳ３０３で判断する。ステップＳ３０
３でコマンドが書き換えを指示するコマンドで無かった
場合、ステツプＳｌ０４に移行し、フラッシュメモリに
かかれた通常の制御プログラムを実行する。ステップＳ
３０３で最初のコマンドが書き換えコマンドであった場
合は、ステップＳｌ０７以降のフラッシュメモリ４４の
消去、再書き込みルーチンにしたがって制御をおこな
う。これは第１実施形態と同様である。

【００５０】

【発明の効果】以上説明したように、本発明の第１の発
明によれば、外部装置に接続可能なインターフェース手
段を有する制御装置であって、複数のマイクロコンピュ
ータと、それぞれに接続または内蔵されている書き換え
可能で、かつ電源非供給時においても記憶内容を保持可
能な複数の記憶手段と、前記外部装置から前記インター
フェース手段を介し送られた情報を前記複数記憶手段に
選択的に格納する格納手段を設けるとともに、前記複数
のマイクロコンピュータは、前記外部装置から前記イン
ターフェース手段を介して送られてきた情報が、それぞ
れに接続されている前記記憶手段に格納する情報か否か
を判断し、自身に接続または内蔵されている記憶手段で
に格納する情報であると判断した場合は、前記格納手段
に格納動作を指示する制御装置を提供することにより、
外部装置から選択的に、複数の書き換え可能な記憶手段
への情報書き込みを可能とすることにより、汎用のイン
ターフェースを介して部品交換なく容易にプログラムの
修正、バージョンアップを可能とする効果がある。

【００５１】本発明の第２の発明によれば、外部装置に
接続可能なインターフェース手段を有する制御装置であ
って、複数のマイクロコンピュータと、それぞれに接続
または内蔵されている書き換え可能で、かつ電源非供給
時においても記憶内容を保持可能な複数の記憶手段と、
前記外部装置から前記インターフェース手段を介し送ら
れた情報を前記複数記憶手段に選択的に格納する格納手
段をも設けるとともに、前記複数のマイクロコンピュー
タのうち特定のマイクロコンピュータは、前記外部装置
から前記インターフェース手段を介して送られてきた情
報が、自身に接続されている前記記憶手段に格納する情
報かまたは他のどのマイクロコンピュータに接続されて
いる記憶手段に格納する情報かを判断し、その判断に基
づいて、前記格納手段に任意の記憶手段への格納動作を
指示することにより、外部装置から選択的に、複数の書
き換え可能な記憶手段への情報書き込みを可能とするこ
とにより、汎用のインターフェースを介して部品交換な
く容易にプログラムの修正、バージョンアップを可能と
する効果がある。

【００５２】本発明の第３の発明によれば、第２発明に
おいて、制御装置により制御される機器はプリンタであ
り、特定のマイクロコンピュータは外部インターフェー
スからの画像情報に基づいての画像処理を司るマイクロ
コンピュータである、その他のマイクロコンピュータの
うちの少なくとも一つは、紙搬送などのプリンタエンジ
ン制御を司るマイクロコンピュータとすることにより、
プリンタにおいて外部装置から選択的に、複数の書き換
え可能な記憶手段への情報書き込みを可能とすることに
より、汎用のインターフェースを介して部品交換なく容
易にプログラムの修正、バージョンアップを可能とする
効果がある。

【図面の簡単な説明】

【図１】本発明の実施形態であるレーザプリンタの断面
図。

【図２】本発明第１実施形態のレーザプリンタのブロッ
ク図。

【図３】一般的な１Ｍｂｉｔフラッシュメモリのピン配
置を示した図。

【図４】フラッシュメモリ消去動作のタイミングチャー
ト。

【図５】フラッシュメモリ書き込み動作のタイミングチ
ャート。

【図６】本発明第１実施形態のフラッシュメモリ消去・
書き込み制御回路の一例。

【図７】本発明第１実施形態の制御フローチャート。

【図８】本発明第２実施形態のレーザプリンタのブロッ
ク図。

【図９】本発明第２実施形態のビデオ制御装置の制御フ
ローチャート。

【図１０】本発明第２実施形態のプリンタ制御装置の制
御フローチャート。

【符号の説明】

１ レーザプリンタ ２６ プリンタ制御装置 ２７ ビデオインターフェース ２８ ビデオ制御装置 ２９ 汎用インターフェース ３０ 外部装置 ３１、４１ ＣＰＵ ３４、４４ フラッシュメモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部装置に接続可能なインターフェース
   手段を有する制御装置であって、 複数のマイクロコンピュータと、それぞれに接続または
   内蔵されている書き換え可能で、かつ電源非供給時にお
   いても記憶内容を保持可能な複数の記憶手段と、前記外
   部装置から前記インターフェース手段を介し送られた情
   報を前記複数記憶手段に選択的に格納する格納手段を含
   有し、 前記複数のマイクロコンピュータは、前記外部装置から
   前記インターフェース手段を介して送られてきた情報
   が、それぞれに接続されている前記記憶手段に格納する
   情報か否かを判断し、自身に接続または内蔵されている
   記憶手段でに格納する情報であると判断した場合は、前
   記格納手段に格納動作を指示することを特徴とする制御
   装置。
2. 【請求項２】 外部装置に接続可能なインターフェース
   手段を有する制御装置であって、 複数のマイクロコンピュータと、それぞれに接続または
   内蔵されている書き換え可能で、かつ電源非供給時にお
   いても記憶内容を保持可能な複数の記憶手段と、前記外
   部装置から前記インターフェース手段を介し送られた情
   報を前記複数記憶手段に選択的に格納する格納手段を含
   有し、 前記複数のマイクロコンピュータのうち特定のマイクロ
   コンピュータは、前記外部装置から前記インターフェー
   ス手段を介して送られてきた情報が、自身に接続されて
   いる前記記憶手段に格納する情報かまたは他のどのマイ
   クロコンピュータに接続されている記憶手段に格納する
   情報かを判断し、その判断に基づいて、前記格納手段に
   任意の記憶手段への格納動作を指示することを特徴とす
   る制御装置。
3. 【請求項３】 請求項２において、制御装置により制御
   される機器はプリンタであり、特定のマイクロコンピュ
   ータは外部インターフェースからの画像情報に基づいて
   の画像処理を司るマイクロコンピュータである、その他
   のマイクロコンピュータのうちの少なくとも一つは、紙
   搬送などのプリンタエンジン制御を司るマイクロコンピ
   ュータであることを特徴とする制御装置。