JP2003337762A - バスモニタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 鉄道用信号処理回路の制御部によるバス上の
データアクセスを監視するバスモニタ回路において、Ｆ
ＩＦＯメモリにおける不要なデータの記憶量を低減する
とともに、バスモニタ回路におけるデータ処理時間を短
縮する。 【解決手段】 本発明にかかるバスモニタ回路１２は、
ＦＩＦＯメモリ３４と、各アドレスのデータ取得の要否
を識別する情報を格納し、制御部１４ａがアドレスバス
２６ａａ上でデータ取得の必要なアドレスにアクセスし
たときに、上記ＦＩＦＯメモリ３４をデータ書き込み状
態とする信号を出力するＲＡＭ３２と、を備え、上記Ｆ
ＩＦＯメモリ３４は、上記データ書き込み状態において
データバス２６ａｄからデータ取得の必要なアドレスの
データを取得してこれを格納する。こうすることで、Ｆ
ＩＦＯメモリ３４は、アドレス単位でデータを記憶する
ことができる。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、ディジタル回路を
有する鉄道用信号処理システムに関し、特に、ディジタ
ル回路の制御部によるデータバス上のデータアクセスを
監視するバスモニタ回路に関する。 【０００２】 【従来の技術】ＡＴＣシステム、ＡＴＳシステム、また
は電子連動装置等の鉄道用信号処理システムには、信号
処理回路として、制御部、システムメモリなどを含むデ
ィジタル回路を有するものがある。このような鉄道用信
号処理システムで生じたシステムエラーの原因を究明す
るため、信号処理回路のデータバス上で制御部のデータ
アクセスを監視するバスモニタ回路が提案されている。
ここで、従来のバスモニタ回路の構成および動作につい
て図面を参照して説明する。図４は、従来のバスモニタ
回路５０の回路構成図、また図５は、アドレスに応じた
データの取得／非取得設定を示す図である。 【０００３】信号処理回路５４は、所定の信号処理を行
う制御部（例えばＣＰＵ）５２、データを伝送するため
のデータバス５６ｄ、アドレスを伝送するためのアドレ
スバス５６ａ、および制御信号を伝送するためのコント
ロールバス５６ｃを含む。 【０００４】バスモニタ回路５０は、ＲＯＭ５８、ＦＩ
ＦＯ（First-In First-Out）メモリ６０、バスモニタ制
御部（例えばＣＰＵ）６２およびスイッチ群６４を含
む。 【０００５】スイッチ群６４は複数（例えばｎ個）のス
イッチＳＷ１〜ＳＷｎを含む。図５に示すように、各ス
イッチＳＷ１〜ＳＷｎは、制御部５２のアクセス可能な
アドレスの群としてのアドレス群Ｂ１〜Ｂｎに対応して
設定されている。図５の例の場合、スイッチＳＷ１は、
アドレス群Ｂ１（アドレス００ｈ〜０Ｆｈ）に、またス
イッチＳＷ２は、アドレス群Ｂ２（アドレス１０ｈ〜１
Ｆｈ）に、それぞれ対応している。 【０００６】ＲＯＭ５８は、アドレスバス５６ａに接続
されており、制御部５２のアクセスしたアドレスを検知
することができる。そして、ＲＯＭ５８は、閉じられた
スイッチ（図５の例ではＳＷ２）に対応するアドレス
（同１０ｈ〜１Ｆｈ）に制御部５２がアクセスすると、
ＦＩＦＯメモリ６０に向けて書き込み制御信号（Ｗ）を
出力する。 【０００７】ＦＩＦＯメモリ６０は、アドレスバス５６
ａおよびデータバス５６ｄに接続されている。そしてＦ
ＩＦＯメモリ６０は、ＲＯＭ５８から書き込み制御信号
（Ｗ）を受け取ると、その時点で制御部５２がアクセス
したアドレス（図５の例では１０ｈ〜１Ｆｈ）をアドレ
スバス５６ａから取得してそれを格納する。またＦＩＦ
Ｏメモリ６０は、その時点でそのアドレス（同１０ｈ〜
１Ｆｈのデータ）で制御部５２に入力されたデータまた
は制御部５２から出力されたデータをデータバス５６ｄ
から取得して、それを格納する。 【０００８】そしてバスモニタ制御部６２は、ＦＩＦＯ
メモリ６０に向けて読み出し制御信号（Ｒ）を出力し、
格納されたアドレスおよびデータを取得する。そして、
そのアドレスおよびデータに基づいて所定の信号処理
（例えばデータの解析処理等）を行う。 【０００９】 【発明が解決しようとする課題】上記従来のバスモニタ
回路では、ＦＩＦＯメモリは、アドレス群単位でデータ
を格納していた。したがって、バスモニタ制御部のデー
タ処理では例えば一アドレス分のデータのみが用いられ
る場合にも、ＦＩＦＯメモリにはそれ以外の余計なデー
タも格納しなければならず、その分、ＦＩＦＯメモリの
記憶容量を余分に確保しなければならなかった。またバ
スモニタ制御部におけるデータ処理の際、不要なデータ
を含む一アドレス群分のデータ群から必要なデータのみ
を選別する工程が必要となる分、時間がかかっていた。 【００１０】 【課題を解決するための手段】本発明にかかるバスモニ
タ回路は、ディジタル回路として構成される鉄道用信号
処理回路の制御部によるバス上のデータアクセスを監視
するバスモニタ回路であって、ＦＩＦＯメモリと、複数
アドレスについて各アドレスのデータ取得の要否を識別
する情報を格納し、制御部がアドレスバス上でデータ取
得の必要なアドレスにアクセスしたときに、上記ＦＩＦ
Ｏメモリをデータ書き込み状態とする信号を出力するＲ
ＡＭと、を備え、上記ＦＩＦＯメモリは、上記データ書
き込み状態においてデータバスからデータ取得の必要な
アドレスのデータを取得してこれを格納する。こうする
ことで、ＦＩＦＯメモリは、個々のアドレス単位でデー
タを記憶することができるから、上記従来のバスモニタ
回路に比べて不要なデータの記憶量を低減することがで
きるとともに、データ選別等の所要時間が短縮される
分、バスモニタ制御部によるデータ処理時間が短縮され
る。 【００１１】 【発明の実施の形態】以下、本発明の実施形態にかかる
バスモニタ回路１２の接続される列車用信号供給装置１
０について、図面を参照して説明する。図１は、列車用
信号供給装置１０の概略構成を示すブロック図、図２
は、バスモニタ回路１２の概略構成を示すブロック図、
また図３は、各アドレスのデータの要／不要設定の一例
を示す図である。 【００１２】まず、図１を参照して列車用信号供給装置
１０について説明する。列車用信号供給装置１０は、軌
道の閉そく区間（図示せず）に列車用の信号（供給信
号；例えば規制速度を示す信号）を供給する。 【００１３】列車用信号供給装置１０は、列車用の信号
を生成するための各構成要素の制御や情報処理等を行う
制御部（例えばＣＰＵ等）１４ａ，１４ｂ、および制御
部１４ａ，１４ｂでの処理に必要な種々のデータを記憶
する記憶部（例えばＲＡＭ、ＲＯＭ等）１５ａ，１５ｂ
を有する。さらに列車用信号供給装置１０は、制御部１
４ａ，１４ｂによって制御される被制御部として、閉そ
く区間に供給される信号（供給信号）の元信号を生成す
る発振部１６、元信号を変調することにより種々のデー
タを信号に載せる変調部１８、および供給信号のゲイン
を調整するアッテネータ２０等を有する。アッテネータ
２０の後段には、アッテネータ２０より出力された信号
を一定の増幅率で増幅する増幅部２２が設けられ、この
増幅部２２からの出力が閉そく区間への供給信号とな
る。さらに列車用信号供給装置１０には、供給信号の特
性（例えば振幅、周波数、データ内容等）を検出する信
号検出部２４が設けられる。この信号検出部２４での検
出結果に基づいて、上記被制御部がフィードバック制御
される。なお、アッテネータ２０に替えて可変増幅部を
備え、この可変増幅部によって供給信号の振幅を調整す
ることも可能である。その場合、可変増幅部は被制御部
となる。 【００１４】この列車用信号供給装置１０では、複数
（例えば二つ）の制御部（１４ａは主制御部、１４ｂは
副制御部）が多重系として構成され、信頼性の向上が図
られている。これら制御部１４ａ，１４ｂには、バス２
６ａ，２６ｂがそれぞれ接続される。バス２６ａ，２６
ｂは、それぞれ、データバス（２６ａｄ；図２）、アド
レスバス（２６ａａ；図２）、コントロールバス（２６
ａｃ；図２）等を含む。そして各制御部１４ａ，１４ｂ
は、通常、接続されたバス２６ａ，２６ｂを経由して、
他の構成部分（被制御部または信号検出部２４）との間
における諸信号の授受を行う。なお、図１のように、制
御部１４ａ，１４ｂとバス２６ａ，２６ｂとの接続を切
り替え可能なバス切替部２８が設けられる場合には、各
制御部１４ａ，１４ｂは、バス２６ａ，２６ｂのいずれ
を介しても諸信号の入力あるいは出力を実行することが
できる。 【００１５】多重系として構成される複数の制御部１４
ａ，１４ｂは、同じ入力信号によって同一条件のもとで
動作し、正常状態であれば同じ出力信号を並行して生成
する。それら制御部１４ａ，１４ｂから並行して出力さ
れる複数の信号、またはそれら制御部１４ａ，１４ｂに
並行して入力される複数の信号が、比較部３０において
比較される。そしてそれらが同一でない場合には、比較
部３０から制御部１４ａまたは１４ｂに向けて異常検出
信号が送信される。制御部１４ａまたは１４ｂは、異常
検出信号を受け取ると、所定アドレスのデータとしてエ
ラーコードをバス２６ａ，２６ｂを介して送出する。な
お、図１の列車用信号供給装置１０の場合は、比較部３
０で異常が検出された時点で、供給信号の生成および出
力が停止される。 【００１６】このような比較部３０が設けられる場合、
バス２６ａ，２６ｂにおけるデータアクセスを監視する
バスモニタ回路１２は、複数のバス２６ａ，２６ｂのう
ち少なくともいずれか一方（図１の例の場合はバス２６
ａ）に接続すれば充分である。これは、上記比較部３０
が正しく機能することで、制御部１４ａ，１４ｂの正常
動作中においては、制御部１４ａ，１４ｂにそれぞれ接
続される互いに並列な複数のバス２６ａ，２６ｂについ
て同一信号の伝送が保証されるからである。なお、バス
モニタ回路１２の構成および動作については後に詳しく
述べる。 【００１７】被制御部および信号検出部２４は、少なく
ともバスモニタ回路１２の接続されるバス（図１の例の
場合２６ａ）に接続される。このような構成により、バ
スモニタ回路１２は、制御部１４ａ，１４ｂと被制御部
あるいは制御部１４ａ，１４ｂと信号検出部２４の間の
データアクセスを、より確実に監視することができる。
なお、図１の例では、発振部１６および信号検出部２４
は、特に高い信頼性を確保するため、複数のバス（２６
ａおよび２６ｂ）に接続される。 【００１８】次に、図２および図３を参照してバスモニ
タ回路１２の内部構成および動作について説明する。バ
スモニタ回路１２は、例えば、列車用信号供給装置１０
のソケット（図示せず）に着脱自在なボードとして構成
される。 【００１９】バスモニタ回路１２は、ＲＡＭ３２、ＦＩ
ＦＯメモリ３４、バスモニタ制御部（例えばＣＰＵ）３
６および、入出力切替スイッチ３８を含む。 【００２０】バスモニタ制御部３６は、ＲＡＭ３２のリ
ード（読み出し：Ｒａ）／ライト（書き込み：Ｗａ）を
制御する信号を、ＲＡＭ３２のＩ／Ｏ制御ポート４０に
入力する。Ｉ／Ｏ制御ポート４０にＲＡＭ３２への書き
込みを指示する信号（Ｗａ）が入力されたとき、ＲＡＭ
３２は、入出力切替スイッチ３８を書き込み側（Ｗａ
側）に切り替える。このとき、バスモニタ制御部３６
は、例えば、列車用信号供給装置１０の記憶部１５ａ
（図１）から、データバス２６ａｄを介して図３に示す
ような各アドレスのデータ取得の要否を識別する情報を
取得し、これをＲＡＭ３２に書き込む。なお、図３の例
では、アドレス０２ｈのデータのみがバスモニタ制御部
３６での信号処理に必要なデータであることを示してい
る。また、バスモニタ制御部３６は、この情報をＲＡＭ
３２に書き込むとき以外は、Ｉ／Ｏ制御ポート４０にＲ
ＡＭ３２からの読み出しを指示する信号（Ｒａ）を入力
し、入出力切替スイッチ３８を読み出し側（Ｒａ側）に
セットしておく。 【００２１】ＲＡＭ３２は、アドレスバス２６ａａに接
続されており、制御部１４ａのアクセスしたアドレスを
検知することができる。そしてＲＡＭ３２は、制御部１
４ａがアドレスバス上でデータ取得の必要なアドレス
（図３の例では０２ｈ）にアクセスしたときに、ＦＩＦ
Ｏメモリ３４に向けて、ＦＩＦＯメモリ３４をデータ書
き込み状態とする信号（書き込み制御信号（Ｗ））を出
力する。 【００２２】ＦＩＦＯメモリ３４は、アドレスバス２６
ａａおよびデータバス２６ａｄに接続されている。そし
てＦＩＦＯメモリ３４は、ＲＡＭ３２から書き込み制御
信号（Ｗ）を受け取ると、その時点で制御部１４ａがア
クセスしたアドレス（図３の例では０２ｈ）をアドレス
バス２６ａａから取得して、それを格納する。またＦＩ
ＦＯメモリ３４は、その時点で当該アドレス（同０２
ｈ）で制御部１４ａに入力あるいは制御部１４ａから出
力されたデータをデータバス２６ａｄから取得して、そ
れを格納する。こうして、ＦＩＦＯメモリ３４には、必
要なアドレスを示す情報（図３の例では０２ｈ）および
そのデータ（図３の例では０２ｈのデータ）が格納され
る。 【００２３】そしてバスモニタ制御部３６は、ＦＩＦＯ
メモリ３４に向けて読み出し制御信号（Ｒ）を出力し、
ＦＩＦＯメモリ３４に格納されたアドレスおよびデータ
を取得する。そして、そのアドレスおよびデータに基づ
いて所定の信号処理（例えばデータの解析処理や信号処
理状況を示す信号の生成等）を行う。 【００２４】本実施形態にかかるバスモニタ回路１２で
は、ＦＩＦＯメモリ３４に、アドレス群単位ではなく、
個々のアドレス単位で必要なデータを格納することがで
きるから、ＦＩＦＯメモリ３４に余分な記憶容量を確保
する必要がない。また、バスモニタ制御部３６におい
て、不要なデータを含むデータ群から必要なデータのみ
を選別する工程が不要となる分、より迅速なデータ処理
が実現される。 【００２５】ところで、バスモニタ制御部３６は、列車
用信号供給装置１０から制御することも可能である。例
えば、列車用信号供給装置１０の制御部１４ａ，１４ｂ
は、信号検出部２４で信号の異常が検出されたときや、
比較部３０において異常が検出されたときに、その異常
の種別に応じて、ＦＩＦＯメモリ３４に格納するアドレ
スを変更することができる。具体的には、例えば、記憶
部１５ａ，１５ｂには予め異常の種別に応じたデータ取
得アドレスを示す情報が格納される。制御部１４ａ，１
４ｂは、記憶部１５ａ，１５ｂに格納される前記情報
と、信号検出部２４や比較部３０より受け取った異常発
生を示す信号と、に基づいて各アドレスのデータ取得の
要否を識別する情報を書き換える。ここで異常発生を示
す信号は、例えば、バス２６ａ，２６ｂにおいて不一致
となったデータを示す信号や、供給信号における振幅不
足等を示す信号などである。次いで制御部１４ａ，１４
ｂは、データ取得アドレスの変更を示す信号を生成し、
これをバスモニタ制御部３６に向けて送信する。バスモ
ニタ制御部３６は、データ取得アドレスの変更を示す信
号を受け取ると、記憶部１５ａから各アドレスのデータ
取得の要否を識別する情報を取得し、これをＲＡＭ３２
に書き込む。 【００２６】なお、バスモニタ回路１２は、列車用信号
供給装置１０から取り外されたときにも、ＦＩＦＯメモ
リ３４の記憶内容を一定期間保持するためのバッテリ
（図示せず）を有する。なお、列車用信号供給装置１０
に接続されているときには、バスモニタ回路１２は、列
車用信号供給装置１０から電源電圧の供給を受ける。 【００２７】 【発明の効果】以上説明したように、本発明によれば、
ＦＩＦＯメモリは、アドレス単位でデータを記憶するこ
とができるから、上記従来のバスモニタ回路のＦＩＦＯ
メモリに比べて不要なデータの記憶量を減らすことがで
きる。またデータ選別等の所要時間が短縮される分、バ
スモニタ制御部におけるデータ処理時間が短縮される。

【図面の簡単な説明】 【図１】 本発明の実施形態にかかるバスモニタ回路の
接続された列車用信号供給回路の概略構成図である。 【図２】 本発明の実施形態にかかるバスモニタ回路の
概略構成図である。 【図３】 本発明の実施形態にかかるバスモニタ回路に
おけるデータの要／不要の設定例を示す図である。 【図４】 従来のバスモニタ回路の概略構成図である。 【図５】 従来のバスモニタ回路におけるデータの要／
不要の設定を示す図である。 【符号の説明】 １０ 列車用信号供給装置、１２ バスモニタ回路、１
４ａ，１４ｂ 制御部、１５ａ，１５ｂ 記憶部、１６
発振部、１８ 変調部、２０ アッテネータ、２２
増幅部、２４ 信号検出部、２６ａ，２６ｂ バス、２
６ａａ アドレスバス、２６ａｄ データバス、２８
バス切替部、３０ 比較部、３２ ＲＡＭ、３４ ＦＩ
ＦＯメモリ、３６ バスモニタ制御部、３８ 入出力切
替スイッチ。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 ディジタル回路として構成される鉄道用
   信号処理回路の制御部によるバス上のデータアクセスを
   監視するバスモニタ回路であって、 ＦＩＦＯメモリと、 複数アドレスについて各アドレスのデータ取得の要否を
   識別する情報を格納し、制御部がアドレスバス上でデー
   タ取得の必要なアドレスにアクセスしたときに、前記Ｆ
   ＩＦＯメモリをデータ書き込み状態とする信号を出力す
   るＲＡＭと、 を備え、 前記ＦＩＦＯメモリは、前記データ書き込み状態におい
   てデータバスからデータ取得の必要なアドレスのデータ
   を取得してこれを格納することを特徴とするバスモニタ
   回路。