JP2003332557A - カラーイメージセンサ及びカラーイメージセンサの駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】素子中に蓄積した不要な電荷を排出でき、読み
取り画像の密度（解像度）の制御を行うことが可能なカ
ラーイメージセンサを提供する。 【解決手段】複数の画素１−１〜１−３、複数の読出し
ゲート部２−１〜２−３、複数の副走査電荷転送部２
４、複数の転送スイッチ部１８及び主走査電荷転送部２
５を具備するカラーイメージセンサを用いる。画素１
は、行列状に配置され、光の入射により電荷を発生す
る。読出しゲート部２は、画素１に対応して設けられ、
対応する画素１の電荷の転送を制御する。副走査電荷転
送部２４は、行列の列毎に設けられ、読出しゲート部２
から転送された電荷を蓄積、転送する。転送スイッチ部
１８は、副走査電荷転送部２４の列方向の終端に設けら
れ、対応する副走査電荷転送部２４の電荷の転送を制御
する。主走査電荷転送部２５は、転送スイッチ部１８に
接続され、転送スイッチ部１８から転送された電荷を蓄
積、転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カラーイメージセ
ンサ及びカラーイメージセンサの駆動方法に関し、特に
カラー画像を電気信号に変換するカラーイメージセンサ
及びカラーイメージセンサの駆動方法に関する。

【０００２】

【従来の技術】一次元の電荷転送素子を有する電荷転送
装置を用いて、２次元のカラー印刷画像を読み込むため
には、以下のようして行う。まず、白色光を印刷画像に
当て、その反射光（又は透過光）を赤色（Ｒ）、緑色
（Ｇ）、青色（Ｂ）の各色に分ける。次に、それらの光
を一次元の電荷転送素子の受光部で受光し、光量に応じ
た電荷に変換する。続いて、その電荷を電荷転送部で転
送し、電荷転送部の終端に設けられた電荷−電圧変換器
により電気信号に変換する。そして、その電気信号をメ
モリに記憶する。しかる後、電荷転送素子を印刷画像に
対して相対的にスキャンする。そして、同様に、印刷画
像からの白色光の反射光による電気信号を順次メモリに
記憶して行き、一画像分の電気信号を得る。その後、そ
れらの電気信号の内、同一箇所から得られたＲ、Ｇ、Ｂ
の電気信号を、情報処理装置により合成する。そして、
全ての箇所について、合成を行うことにより、カラー印
刷画像を再現する。その場合、一次元の電荷転送素子で
は、１種類の色（例示：Ｒ）用の一次元の受光部に対し
て、１つの電荷転送部が対応している。従って、通常
Ｒ、Ｇ、Ｂの３種類の色に対応して、３つの電荷転送部
を設けている。

【０００３】上記のように画像を電気信号に変換する場
合、一次元の電荷転送素子の受光部（画素）の列と、他
の一次元の電荷転送素子の受光部（画素）の列との間隔
（以下、「ライン間隔」という）が小さいほど、高い解
像度で印刷画像を再現することが出来る。また、ライン
間隔が小さいほどメモリの量を少なくすることが出来
る。ライン間隔を小さく出来る技術が望まれている。

【０００４】また、受光部（画素）の密度が高くなり、
解像度が高くなるほど、電荷転送素子において発生する
熱雑音（熱電子）の影響が大きくなる。すなわち、画素
の密度が高くなると、１画素あたり受光量が減少するた
め、発生する電子の量が少なくなる。そのため、相対的
に熱電子（熱雑音）の割合が高くなる。熱電子（熱雑
音）の影響を防止することが可能な技術が求められてい
る。

【０００５】更に、受光部（画素）が高密度であって
も、ユーザーの使用状況によっては、再現する画像が低
密度でも良い場合がある。例えば、最初に仮に粗く印刷
画像を読み取り（読み取り速度優先）、画像を確認後、
次に正式に高精細に印刷画像を読み取る場合等である。
受光部（画素）が高密度に配置されていても、読み取り
画像の密度を変更することが可能な技術が望まれてい
る。

【０００６】関連する技術として、特開平１１−３１７
５１４号公報には、電荷転送装置の技術が開示されてい
る。この技術の電荷転送装置は、第１の画素列、第２の
画素列及び第３の画素列をそれぞれ有する３つの一次元
電荷転送素子により構成されている。その電荷転送装置
において、第１の画素列と第２の画素列が隣接し、第２
の画素列と第３の画素列が隣接して配置される。そし
て、第２の画素列において発生した信号電荷を読み出す
ための複数の第１の読み出し電極が第３の画素列を構成
する各画素の間にそれぞれ設けられていることを特徴と
する。この技術では、３つの電荷転送部の内の１つを省
略している。そして、３つの画素列の外側に、残り２つ
の電荷転送部を配置している。そのため、ライン間隔を
小さくすることが出来る。また、第１の画素列から第３
の画素列まで、ライン間隔を等間隔にすることが出来
る。従って、高い解像度で印刷画像を再現することが出
来、メモリの量を少なくすることが出来る。

【０００７】

【発明が解決しようとする課題】従って、本発明の目的
は、素子中に蓄積した熱電子のような不要な電荷を排出
することが可能なカラーイメージセンサ及びカラーイメ
ージセンサの駆動方法を提供することである。

【０００８】また、本発明の他の目的は、画素が高密度
に配置されていても、読み取り画像の密度（解像度）を
変更することが可能なカラーイメージセンサ及びカラー
イメージセンサの駆動方法を提供することである。

【０００９】本発明の更に他の目的は、主走査電荷転送
素子が複数である場合の、主走査電荷転送素子間の同期
を取る必要のないカラーイメージセンサ及びカラーイメ
ージセンサの駆動方法を提供することである。

【００１０】また、本発明の別の目的は、制御用のクロ
ック（電圧パルス）の種類を抑制しながら、上記目的を
達成可能なカラーイメージセンサ及びカラーイメージセ
ンサの駆動方法を提供することである。

【００１１】本発明の更に別の目的は、Ｒ−Ｇ、Ｇ−
Ｂ、ＲＧＢのデータを合成した電気信号の取り出し等の
各種信号処理が可能なカラーイメージセンサ及びカラー
イメージセンサの駆動方法を提供することである。

【００１２】

【課題を解決するための手段】以下に、［発明の実施の
形態］で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、［特
許請求の範囲］の記載と［発明の実施の形態］との対応
関係を明らかにするために括弧付きで付加されたもので
ある。ただし、それらの番号・符号を、［特許請求の範
囲］に記載されている発明の技術的範囲の解釈に用いて
はならない。

【００１３】従って、上記課題を解決するために、本発
明のカラーイメージセンサは、複数の画素（１−１〜１
−３）と、複数の読出しゲート部（２−１〜２−３）
と、複数の副走査電荷転送部（２４）と、複数の転送ス
イッチ部（１８）と、主走査電荷転送部（２５）とを具
備する。複数の画素（１−１〜１−３）は、行列状に配
置され、光の入射により電荷を発生する。複数の読出し
ゲート部（２−１〜２−３）は、複数の画素（１−１〜
１−３）に対応して設けられ、対応する画素（１−１〜
１−３）で発生したその電荷の転送を制御する。複数の
副走査電荷転送部（２４）は、その行列の列毎に設けら
れ、複数の読出しゲート部（２−１〜２−３）から転送
されたその電荷を蓄積し、又は、転送する。複数の転送
スイッチ部（１８）は、複数の副走査電荷転送部（２
４）のその列方向の終端部に設けられ、複数の副走査電
荷転送部（２４）の対応する副走査電荷転送部（２４）
のその電荷の転送を制御する。主走査電荷転送部（２
５）は、複数の転送スイッチ部（１８）に隣接して設け
られ、複数の転送スイッチ部（１８）から転送されたそ
の電荷を蓄積し、又は、転送する。

【００１４】また、本発明のカラーイメージセンサは、
複数の副走査電荷転送部（２４）のその終端部に設けら
れ、複数の副走査電荷転送部（２４）の対応する副走査
電荷転送部（２４）のその電荷を排出する複数のリセッ
ト部（１７及び２０）を更に具備する。

【００１５】また、本発明のカラーイメージセンサは、
複数の副走査電荷転送部（２４）の各々が、複数の第１
副電荷転送部（６−０〜６−２）と、一つ又は複数の第
２副電荷転送部（５−１〜５−２）とを具備する。複数
の第１副電荷転送部（６−０〜６−２）は、その列毎の
複数の読出しゲート部（２−１〜２−３）に対応して設
けられ、その電荷を蓄積し、又は転送する。一つ又は複
数の第２副電荷転送部（５−１〜５−２）は、複数の第
１副電荷転送部（６−０〜６−２）の隣り合う２つの間
に一個づつ設置され、一方の第１副電荷転送部（６−０
〜６−１）から転送されたその電荷を蓄積し、他方の第
１副電荷転送部（６−１〜６−２）へ転送する。そし
て、複数の第１副電荷転送部（６−０〜６−２）の内の
その終端部の第１副電荷転送部（６−２）は、他の第１
副電荷転送部（６−０〜６−１）に比較して、サイズが
大きい。

【００１６】また、本発明のカラーイメージセンサは、
複数の副走査電荷転送部（２４）の各々が、複数の第１
副電荷転送部（６−０〜６−２）と、一つ又は複数の第
２副電荷転送部（５−１〜５−２）とを具備する。複数
の第１副電荷転送部（６−０〜６−２）は、その列毎の
複数の読出しゲート部（２−１〜２−３）に対応して設
けられ、その電荷を蓄積し、又は転送する。一つ又は複
数の第２副電荷転送部（５−１〜５−２）は、複数の第
１副電荷転送部（６−０〜６−２）の隣り合う２つの間
に一個づつ設置され、一方の第１副電荷転送部（６−０
〜６−１）から転送されたその電荷を蓄積し、他方の第
１副電荷転送部（６−１〜６−２）へ転送する。そし
て、第１副電荷転送部（６−０〜６−２）と第２副電荷
転送部（５−１〜５−２）とは、２相駆動によりその電
荷を転送する。

【００１７】更に、本発明のカラーイメージセンサは、
複数のリセット部（１７及び２０）の各々が、対応する
副走査電荷転送部（２４）のその電荷が主走査電荷転送
部（２５）へ転送された後、対応する副走査電荷転送部
（２４）へその電荷が読み出される直前までの間に、そ
の電荷を排出する。

【００１８】更に、本発明のカラーイメージセンサは、
複数のリセット部（１７及び２０）が、リセットゲート
（１７）とリセットドレイン（２０）とを備え、リセッ
トドレイン（２０）は電源に接続されている。

【００１９】更に、本発明のカラーイメージセンサは、
その列毎のその終端部の第１副電荷転送部（６−２）
が、その列の他の第１副電荷転送部（６−０〜６−１）
に比較して、蓄積可能な電荷の量が多い。

【００２０】更に、本発明のカラーイメージセンサは、
その列毎のその終端部の第１副電荷転送部（６−２）
が、その列毎の複数の画素（１−１〜１−３）が発生す
る最大の電荷を蓄積可能である。

【００２１】更に、本発明のカラーイメージセンサは、
主走査電荷転送部（２５）が、複数の第１主電荷転送部
（８）と、複数の第２主電荷転送部（７）とを具備す
る。複数の第１主電荷転送部（８）は、複数の転送スイ
ッチ部（１８）に対応して設けられ、その電荷を蓄積
し、又は転送する。複数の第２主電荷転送部（７）は、
複数の第１主電荷転送部（８）の隣り合う２つの間に１
個づつ設置され、一方の第１主電荷転送部（８）から転
送されたその電荷を蓄積し、他方の第１主電荷転送部
（８）へ転送する。そして、第２主電荷転送部（７）と
第１主電荷転送部（８）とは、２相駆動によりその電荷
を転送する。第１副電荷転送部（６−０〜６−２）及び
第２副電荷転送部（５−１〜５−２）は、それぞれ第２
主電荷転送部（７）及び第１主電荷転送部（８）と共通
の電荷転送信号（φ１及びφ２）に基づいて、その電荷
を転送する。

【００２２】更に、本発明のカラーイメージセンサは、
複数の転送スイッチ部（１８）により、複数の副走査電
荷転送部（２４）の中から、その電荷を転送される副走
査電荷転送部（２４）を選択する。

【００２３】更に、本発明のカラーイメージセンサは、
複数の読出しゲート部（２−１〜２−３）の各々によ
り、対応する画素（１−１〜１−３）で発生するその電
荷の蓄積時間（Ｔ１）を制御する。

【００２４】更に、本発明のカラーイメージセンサは、
副走査電荷転送部（２４）は、その電荷を蓄積する第１
ウェル（１３）を有する。主走査電荷転送部（２５）
は、その電荷を蓄積する第２ウェル（１３）を有する。
そして、第１ウェル（１３）と第２ウェル（１３）とは
一体である。

【００２５】上記課題を解決するための、本発明のカラ
ーイメージセンサの駆動方法は、（ａ）行列状に設けら
れた複数の画素（１−１〜１−３）が、光の入射により
発生する電荷を蓄積するステップと、（ｂ）その行列の
列毎に設けられた複数の副走査電荷転送部（２４）が、
その列の複数の画素（１−１〜１−３）から転送される
その電荷を、蓄積するステップと、（ｃ）主走査電荷転
送部（２５）が、複数の副走査電荷転送部（２４）から
転送されるその電荷を、その光に関する信号に変換する
ステップとを具備する。

【００２６】また、本発明のカラーイメージセンサの駆
動方法は、（ｂ）ステップが、（ｄ）複数の副走査電荷
転送部（２４）の各々が、複数の画素（１−１〜１−
３）の各々に対応した第１転送信号（φＳＨ）に基づい
て、その列の画素（１−１〜１−３）から転送されるそ
の電荷を受け取るステップを具備する。そして、複数の
画素（１−１〜１−３）の各々でのその電荷の蓄積時間
（Ｔ１）は、第１転送信号（φＳＨ）の周期により制御
される。

【００２７】また、本発明のカラーイメージセンサの駆
動方法は、（ｃ）ステップが、（ｅ）主走査電荷転送部
（２５）が、複数の副走査電荷転送部（２４）の各々に
対応した第２転送信号（φＴＲ）に基づいて、複数の副
走査電荷転送部（２４）から転送されるその電荷を受け
取るステップを具備する。そして、複数の副走査電荷転
送部（２４）の内、その電荷を転送される副走査電荷転
送部（２４）は、第２転送信号（φＴＲ）により選択さ
れる。

【００２８】上記課題を解決するための本発明に関する
プログラムは、（ａ）行列の列毎に設けられた複数の副
走査電荷転送部（２４）が、その行列状に設けられた複
数の画素（１−１〜１−３）において光の入射により発
生し蓄積された電荷を蓄積するステップと、（ｂ）主走
査電荷転送部（２５）が、複数の副走査電荷転送部（２
４）の各々に対応した転送信号（φＴＲ）に基づいて、
複数の副走査電荷転送部（２４）から転送されるその電
荷を受け取るステップと、（ｃ）主走査電荷転送部（２
４）が、複数の副走査電荷転送部（２４）から転送され
るその電荷を、その光に関する信号に変換するステップ
とを具備する方法をコンピュータに実行させる。

【００２９】

【発明の実施の形態】以下、本発明であるカラーイメー
ジセンサの実施の形態に関して、添付図面を参照して説
明する。なお、各実施の形態において同一又は相当部分
には同一の符号を付して説明する。

【００３０】（実施例１）本発明であるカラーイメージ
センサの第１の実施の形態の構成について、図１を参照
して説明する。図１は、本発明であるカラーイメージセ
ンサの第１の実施の形態における構成を示す平面図であ
る。カラーイメージセンサは、第１行の画素１−１〜第
３行の画素１−３、画素１−１に対応する読出しゲート
φＳＨ２−１〜画素１−３に対応する読出しゲートφＳ
Ｈ２−３、副走査電荷転送部２４、主走査電荷転送部２
５、リセットゲートφＲ１７、リセットドレイン２０及
び転送スイッチφＴＲ１８を備える。本実施例のカラー
イメージセンサは、Ｐ型基板上に形成されている。ただ
し、Ｎ型基板上にＰ型ウェルを形成して実施することも
可能である。

【００３１】ここで、本明細書中の図面において、各ゲ
ート（電極）に至る配線、配線接続部のスルーホール、
断面図中のカラーフィルタの構成は、省略している。ま
た、図１、図８、図１０において、遮光に用いるアルミ
等の金属膜２２（後述）は、省略している。

【００３２】次に、各構成について説明する。画素１−
１は、互いに等間隔で、主走査電荷転送部２５に対して
平行な方向に配列されている。これらの複数の画素の並
びを第１行とする。同様に、第２行の画素１−２は第１
行の画素１−１よりも主走査電荷転送部２５に近い側に
おいて、互いに等間隔で、主走査電荷転送部２５に対し
て平行な方向に配設されている。第３行の画素１−３
は、第２行の画素１−２よりも主走査電荷転送部２５に
近い側において、互いに等間隔で、主走査電荷転送部２
５に対して平行に配設されている。すなわち、画素は、
行列状に配列されている。図１では、第１行〜第３行に
おいて４つの画素１−１〜１−３が配列（３行４列の行
列状に配列）されている様子を示しているが、この数に
限定されるものではない。

【００３３】各画素１−１〜１−３は、三原色のいずれ
かのカラーフィルターを介して光を受けて電子（電荷）
を発生する。そして、それを蓄積する。各画素１−１〜
１−３は、フォトダイオードに例示される。本実施例
（図１）では、各行毎に同じ色になるように三原色のカ
ラーフィルターを各画素１−１〜１−３上に載せたカラ
ーイメージセンサを示している。

【００３４】読出しゲート部としての読出しゲートφＳ
Ｈ２−１は、対応する第１行の画素１−１と副走査電荷
転送部２４とに隣接して配置されている。同様に、読出
しゲートφＳＨ２−２は画素１−２と副走査電荷転送部
２４とに隣接し、読出しゲートφＳＨ２−３は画素１−
３と副走査電荷転送部２４とに隣接して、それぞれ配置
されている。

【００３５】読出しゲートφＳＨ２−１〜２−３は、対
応する画素１−１〜１−３に蓄積された電荷を、第１転
送信号としての電圧パルスφＳＨに基づいて、副走査電
荷転送部２４（後述）へ選択的に転送する。電圧パルス
φＳＨは、各行毎に異なる。また、各素子毎に異なるよ
うに設定しても良い。

【００３６】図１では、読出しゲートφＳＨ２−１〜２
−３は、画素１−１〜１−３の主走査電荷転送部２５
（後述）側に隣接して配置されている。ただし、副走査
電荷転送部２４の側に隣接して配置されていても良い。
その場合、各列（第１列〜第３列）同士の間隔が短縮さ
れ、画素密度を高くすることが出来る。

【００３７】副走査電荷転送部２４は、読出しゲートφ
ＳＨ２−１〜２−３と転送スイッチφＴＲ（後述）とに
隣接して配置されている。主走査電荷転送部２５に対し
て垂直な方向（行列の列方向）であって、画素１−１〜
画素１−３の各々の近傍へ延びている。主走査電荷転送
部２５に垂直な方向の一列に並んだ画素１−１〜１−３
の一つずつの組に対して、一つの副走査電荷転送部２４
が対応する。

【００３８】副走査電荷転送部２４は、画素１−１〜画
素１−３の各々から読出しゲートφＳＨ２−１〜２−３
を介して転送された電荷を、電荷転送信号としての電圧
パルスφ１及び電圧パルスφ２に基づいて、副走査電荷
転送部２４の長手方向の主走査電荷転送部２５側へ向け
て転送する。そして、副走査電荷転送部２４の主走査電
荷転送部２５側の終端部において、その電荷を蓄積す
る。副走査電荷転送部２４は、第２副電荷転送部として
の副走査電荷転送素子５−１〜５−２、及び第１副電荷
転送部としての副走査電荷転送素子６−０〜６−２を有
する。

【００３９】副走査電荷転送素子５−１〜５−２は、電
圧パルスφ２により制御される。第２層ポリシリコン電
極４を有する部分と、第１層ポリシリコン電極３を有す
る部分とを備える。

【００４０】副走査電荷転送素子５−１は、副走査電荷
転送素子６−０の電荷を転送され、蓄積し、副走査電荷
転送素子６−１へ転送する。同様に、副走査電荷転送素
子５−２は、副走査電荷転送素子６−１の電荷を転送さ
れ、蓄積し、副走査電荷転送素子６−２へ転送する。

【００４１】同様に、副走査電荷転送素子６−０〜６−
２は、電圧パルスφ１により制御される。第２層ポリシ
リコン電極４を有する部分と、第１層ポリシリコン電極
３を有する部分とを備える（ただし、６−０は、第２層
ポリシリコン電極４を有する部分を有していない）。な
お、副走査電荷転送素子６−２の第１ポリシリコン電極
３を有する部分を副走査終端素子２１ともいう。この副
走査終端素子２１は、その第１層ポリシリコン電極３下
のＣＣＤ−Ｎ型ウェル１３が、画素１−１〜１−３から
転送される電荷全てを蓄積することが出来るように十分
に大きく形成される。

【００４２】副走査電荷転送素子６−０は、画素１−１
の電荷を転送され、蓄積し、副走査電荷転送素子５−１
へ転送する。副走査電荷転送素子６−１は、画素１−２
及び副走査電荷転送素子５−１の電荷を転送され、蓄積
し、副走査電荷転送素子５−２へ転送する。副走査電荷
転送素子６−２は、画素１−３及び副走査電荷転送素子
５−２の電荷を転送され、蓄積し、主走査電荷転送部２
５へ転送する。

【００４３】副走査電荷転送部２４においては、各素子
が、読出しゲートφＳＨ２−１に隣接する副走査電荷転
送素子６−０／副走査電荷転送素子５−１／読出しゲー
トφＳＨ２−２に隣接する副走査電荷転送素子６−１／
副走査電荷転送素子５−２／読出しゲートφＳＨ２−３
に隣接する副走査電荷転送素子６−２の順に配置されて
いる。そして、副走査電荷転送素子６−２は、転送スイ
ッチφＴＲ１８（後述）に隣接して配置されている。そ
して、副走査電荷転送部２４は、電圧パルスφ１及びφ
２による２相駆動方式により、電荷を副走査終端素子２
１へ転送している。

【００４４】転送スイッチ部としての転送スイッチφＴ
Ｒ１８は、副走査電荷転送部２４の副走査電荷転送素子
６−２と主走査電荷転送部２５とに隣接して配置されて
いる。転送スイッチφＴＲ１８は、第２転送信号として
の電圧パルスφＴＲに基づいて、副走査電荷転送部２４
の副走査電荷転送素子６−２から主走査電荷転送部２５
へ電荷を選択的に転送する。

【００４５】主走査電荷転送部２５は、複数の副走査電
荷転送部２４の長手方向に対して垂直な方向へ延びる。
すなわち、主走査電荷転送部２５の長手方向に対して垂
直な方向より、転送スイッチφＴＲ１８を介して複数の
副走査電荷転送部２４からの電荷の転送を受ける。

【００４６】副走査電荷転送部２４により転送された電
荷を、電圧パルスφ１及び電圧パルスφ２に基づいて、
主走査方向（主走査電荷転送部２５の長手方向）に走査
して電荷−電圧変換を行う。主走査電荷転送部２５は、
電荷転送を行う第２主電荷転送部としての主走査電荷転
送素子７及び第１主電荷転送部としての主走査電荷転送
素子８と、転送された電荷について電荷−電圧変換を行
う電荷検出部（図示せず）を有する。主走査電荷転送素
子７と主走査電荷転送素子８とは交互に配設されてい
る。そして、電荷検出部は、その終端部に接続されてい
る。

【００４７】主走査電荷転送素子７は、電圧パルスφ１
により制御される。第２層ポリシリコン電極４を有する
部分と、第１層ポリシリコン電極３を有する部分とを備
える。主走査電荷転送素子７は、一方の側の主走査電荷
転送素子８の電荷を転送され、蓄積し、他方の側の主走
査電荷転送素子８へ転送する。

【００４８】各主走査電荷転送素子８は、転送スイッチ
φＴＲ１８に隣接している。電圧パルスφ２により制御
される。第２層ポリシリコン電極４を有する部分と、第
１層ポリシリコン電極３を有する部分とを備える。主走
査電荷転送素子８は、一方の側の主走査電荷転送素子７
の電荷を転送され、蓄積し、他方の側の主走査電荷転送
素子７へ転送する。また、副走査電荷転送部２４の電荷
を転送され、蓄積し、他方の側の主走査電荷転送素子７
へ転送する。すなわち、主走査電荷転送部２５は、電圧
パルスφ１及びφ２による２相駆動方式により、電荷を
電荷検出部へ転送している。

【００４９】リセット部の一構成としてのリセットゲー
トφＲ１７は、副走査電荷転送部２４の終端部（副走査
電荷転送素子６−２ｂ）とリセットドレイン２０とに隣
接し配置されている。リセットゲートφＲ１７は、副走
査電荷転送部２４の副走査電荷終端素子２１（副走査電
荷転送素子６−２ｂ）に蓄積された不要な電荷（熱電
子、主走査電荷転送部２５への電子の読出し後に残った
電子など）を、電圧パルスφＲ１７に基づいて、リセッ
トドレイン２０へ選択的に排出する。

【００５０】リセット部の一構成としてのリセットドレ
イン２０は、リセットゲートφＲ１７経由で排出された
不要な電荷を外部へ排出する。リセットドレイン２０
は、１２Ｖの電源と配線を通して接続されている。

【００５１】電荷検出部（図示せず）は、主走査電荷転
送部２５の終端部に接続されている。転送された電荷を
電圧信号のような電気信号に変換して出力する。そのよ
うな電荷変換部としては、従来知られた手段（例示：フ
ローティングディフュージョン検出器、フローティング
ゲート検出器）を用いることが出来る。

【００５２】次に、図２（ａ）を参照して、図１におけ
るＸ−Ｘ’断面について説明する（図２（ｂ）（ｃ）に
ついては後述する）。図２（ａ）は、図１におけるＸ−
Ｘ’断面、すなわち、画素１−１から副走査電荷転送素
子６−０への断面の構造を示す図である。ただし、画素
１−２又は１−３から副走査電荷転送素子６−１又は６
−２への断面は、この図２（ａ）と同様である。画素１
−１、読出しゲートφＳＨ２−１、副走査電荷転送素子
６−０を備え、その周辺をＰ＋型拡散層１４が囲んでい
る。表面は、パッシベーション膜としての機能を有する
全素子を覆う酸化膜１０’、及び、画素１−１上部以外
の酸化膜１０’表面に形成された遮光膜２２に覆われて
いる。

【００５３】画素１−１は、読出しゲートφＳＨ２−１
と隣接している。Ｐ型拡散層１１及びＮ型拡散層１２を
Ｐ型基板９中に備える。Ｎ型拡散層１２は、Ｐ型基板９
の表面において、Ｐ型基板９の深さ方向に所定の深さ
（膜厚）、Ｐ型基板９の表面と平行な方向に所定の面積
で設けられている。Ｐ型拡散層１１は、Ｐ型基板９の表
面において、Ｎ型拡散層１２の表面を覆うように、Ｐ型
基板９の深さ方向にＮ型拡散層１２よりも薄い膜厚で、
Ｐ型基板９の表面と平行な方向にＮ型拡散層１２と同じ
かやや大きい面積で設けられている。最表面（Ｐ型拡散
層１１の表面）は、ゲート酸化膜としての機能を有する
薄膜の酸化膜１０に覆われている。

【００５４】画素１−１は、断面構造としてＰ−Ｎ−Ｐ
型の構造を持つ。そして、Ｐ型拡散層１１とＮ型拡散層
１２とは、入射した光の量に応じた電子（電荷）を発生
するフォトダイオードを形成している。発生した電子は
Ｎ型拡散層１２に蓄積される。

【００５５】読出しゲートφＳＨ２−１は、Ｐ型基板９
上の酸化膜１０及び第２層ポリシリコン電極４を備え
る。読出しゲートφＳＨ２−１の第２層ポリシリコン電
極４は、Ｐ型基板９上を覆う酸化膜１０上に形成され、
ゲート電極として機能する。その一端部は、画素１−１
のＰ型拡散層１１端部上の酸化膜１０まで延びている。
他端部は、副走査電荷転送素子６−０端部まで延び、第
２層ポリシリコン電極４と第１層ポリシリコン電極３と
を絶縁する酸化膜１０’’を介して、副走査電荷転送素
子６−０の第１層ポリシリコン電極３の一部を覆ってい
る。

【００５６】読出しゲートφＳＨ２−１は、その第２層
ポリシリコン電極４に入力される電圧パルスφＳＨに基
づいて、画素１−１の電荷の転送を制御する。すなわ
ち、電圧パルスφＳＨがＯＮの場合、読出しゲートφＳ
Ｈ２−１でのＰ型基板９のポテンシャルが高くなり、画
素１−１の電荷が、副走査電荷転送素子６−０のＣＣＤ
−Ｎ型ウェル１３（後述）へ移動可能となる。

【００５７】副走査電荷転送素子６−０は、第１層ポリ
シリコン電極３、酸化膜１０及びＣＣＤ−Ｎ型ウェル１
３を有する。副走査電荷転送素子６−０のＣＣＤ−Ｎ型
ウェル１３は、Ｐ型基板９の表面において、Ｐ型基板９
の深さ方向に所定の深さ（膜厚）、Ｐ型基板９の表面と
平行な方向に所定の面積で設けられている。副走査電荷
転送素子６−０の第１層ポリシリコン電極３は、ゲート
電極の機能を有し、酸化膜１０の表面において、所定の
膜厚で、ＣＣＤ−Ｎ型ウェル１３の表面を覆うように形
成される。その一部は、酸化膜１０’’を介して読出し
ゲートφＳＨ２−１の第２層ポリシリコン電極４に覆わ
れている。

【００５８】副走査電荷転送素子６−０は、その第１層
ポリシリコン電極３に入力される電圧パルスφ１に基づ
いて、そのＣＣＤ−Ｎ型ウェル１３のポテンシャルを制
御する。すなわち、電圧パルスφ１がＯＮの場合、ＣＣ
Ｄ−Ｎ型ウェル１３のポテンシャルが高くなり、画素１
−１で発生した電荷を、読出しゲートφＳＨ２−１を介
して、そのＣＣＤ−Ｎ型ウェル１３において受取り可能
となる。

【００５９】なお、本実施例におけるＣＣＤ−Ｎ型ウェ
ル１３は、同一のプロセス（条件）で形成される。特
に、各副走査電荷転送素子５、６のＣＣＤ−Ｎ型ウェル
１３（第１ウェル）は、それぞれ同一のプロセス（条
件）で、一度に一体に形成される。

【００６０】また、本実施例では、第２層ポリシリコン
電極４を用いて、画素１−１から副走査電荷転送素子６
−０への読出し制御を行っているが、第１層ポリシリコ
ン電極３と第２層ポリシリコン電極４とを全て入れ替え
た方法で本発明を実施する事も可能である。

【００６１】次に、図３（ａ）を参照して、図１におけ
るＹ−Ｙ’断面について説明する（図３（ｂ）〜（ｄ）
については後述する）。図３（ａ）は、図１におけるＹ
−Ｙ’断面、すなわち、副走査電荷転送部２４−４から
主走査電荷転送部２５への断面の構造を示す図である。
副走査電荷転送素子６−０、副走査電荷転送素子５−
１、副走査電荷転送素子６−１、副走査電荷転送素子５
−２、副走査電荷転送素子６−２、転送スイッチφＴＲ
１８、主走査電荷転送素子８がこの順で並び、隣接して
配設されている。表面は、パッシベーション膜としての
機能を有する全素子を覆う酸化膜１０’、及び、酸化膜
１０’表面に形成された遮光膜２２に覆われている。

【００６２】副走査電荷転送素子６−０の構成は、図２
における説明の通りである。ただし、副走査電荷転送素
子６−０の第１層ポリシリコン電極３は、更に、副走査
方向（副走査電荷部２４の長手方向）において、副走査
電荷転送素子５−１側の一端部が、酸化膜１０’’を介
して副走査電荷転送素子５−１の第２層ポリシリコン電
極４に覆われている。

【００６３】副走査電荷転送素子６−０は、画素１−１
から転送された電荷をそのＣＣＤ−Ｎ型ウェル１３にお
いて蓄積する。そして、電圧パルスφ１がＯＦＦの場
合、ＣＣＤ−Ｎ型ウェル１３のポテンシャルが低くな
り、蓄積した電荷を、副走査電荷転送素子５−１へ転送
可能となる。

【００６４】副走査電荷転送素子５−１（、２）は、副
走査電荷転送素子６−０（、１）から転送された電荷を
副走査電荷転送素子５−１（、２）のＮ−型ウェル１５
（後述）を介して第１層ポリシリコン電極３下のＣＣＤ
−Ｎ型ウェル１３で受け取り、蓄積する。そして、副走
査電荷転送素子６−１（、２）へ転送する。

【００６５】ここで、副走査電荷転送素子５−１（、
２）は、第２層ポリシリコン電極４下では、Ｎ−型ウェ
ル１５とＣＣＤ−Ｎ型ウェル１３と酸化膜１０とを有す
る。第２層ポリシリコン電極４下のＣＣＤ−Ｎ型ウェル
１３は、副走査電荷転送素子６−０のＣＣＤ−Ｎ型ウェ
ル１３と同様である。ただし、その表面がＮ−型ウェル
１５で覆われている。第２層ポリシリコン電極４下のＮ
−型ウェル１５は、Ｐ型基板９の表面において、そのＣ
ＣＤ−Ｎ型ウェル１３の表面を覆うように、Ｐ型基板９
の深さ方向にそのＣＣＤ−Ｎ型ウェル１３よりも薄い膜
厚で、Ｐ型基板９の表面と平行な方向にそのＣＣＤ−Ｎ
型ウェル１３と同じかやや大きい面積で設けられてい
る。第２層ポリシリコン電極４は、酸化膜１０上に形成
され、ゲート電極の機能を有する。その一端部は、酸化
膜１０’’を介して副走査電荷転送素子６−０（、１）
の第１層ポリシリコン電極３の一端部を覆い、他端部
は、酸化膜１０’’を介して副走査電荷転送素子５−１
（、２）の第１層ポリシリコン電極３の一端部を覆う。

【００６６】本実施例中のＮ−型ウェル１５は、第１層
ポリシリコン電極３の電極をマスクとして、Ｐ型半導体
物質（例えばボロン）を注入する事により、ＣＣＤ−Ｎ
型ウェル１３よりもポテンシャルが浅くなるようにコン
トロールされている。そして、Ｎ−型ウェル１５は、同
一のプロセス（条件）で、一度に形成される。

【００６７】副走査電荷転送素子５−１（、２）は、第
１層ポリシリコン電極３下では、ＣＣＤ−Ｎ型ウェル１
３と酸化膜１０とを有する。第１層ポリシリコン電極３
下のＣＣＤ−Ｎ型ウェル１３は、副走査電荷転送素子６
−０と同様である。第１層ポリシリコン電極３は、酸化
膜１０上に形成され、ゲート電極の機能を有する。その
一端部は、酸化膜１０’’を介して副走査電荷転送素子
５−１（、２）の第２層ポリシリコン電極４が覆い、他
端部は、酸化膜１０’’を介して副走査電荷転送素子６
−１（、２）の第２層ポリシリコン電極４が覆ってい
る。

【００６８】副走査電荷転送素子５−１（、２）は、そ
の第２層ポリシリコン電極４及び第１層ポリシリコン電
極３に入力される電圧パルスφ２に基づいて、副走査電
荷転送素子６−０（、１）の電荷の転送を制御する。す
なわち、電圧パルスφ２がＯＮの場合、副走査電荷転送
素子５−１（、２）でのＮ−型ウェル１５及びＣＣＤ−
Ｎ型ウェル１３のポテンシャルが高くなる。そのため、
副走査電荷転送素子６−０（、１）の電荷が、副走査電
荷転送素子５−１（、２）のＮ−型ウェル１５のポテン
シャル壁を越えて、第１層ポリシリコン電極３下のＣＣ
Ｄ−Ｎ型ウェル１３へ移動可能となる。

【００６９】副走査電荷転送素子６−１（、２）は、副
走査電荷転送素子５−１（、２）から転送された電荷を
副走査電荷転送素子６−１（、２）のＮ−型ウェル１５
を介して第１層ポリシリコン電極３下のＣＣＤ−Ｎ型ウ
ェル１３で受け取り、蓄積する。そして、その電荷を副
走査電荷転送素子６−１（、主走査電荷転送部２５）へ
転送する。

【００７０】ここで、副走査電荷転送素子６−１（、
２）は、第２層ポリシリコン電極４下では、Ｎ−型ウェ
ル１５とＣＣＤ−Ｎ型ウェル１３と酸化膜１０とを有す
る。第２層ポリシリコン電極４下のＣＣＤ−Ｎ型ウェル
１３、及び、Ｎ−型ウェル１５は、副走査電荷転送素子
５−１と同様である。第２層ポリシリコン電極４は、副
走査電荷転送素子５−１と同様である。ただし、その一
端部は、酸化膜１０’’を介して副走査電荷転送素子５
−１（、２）の第１層ポリシリコン電極３の一端部を覆
い、他端部は、酸化膜１０’’を介して副走査電荷転送
素子６−１（、２）の第１層ポリシリコン電極３の一端
部を覆う。

【００７１】副走査電荷転送素子６−１（、２）は、第
１層ポリシリコン電極３下では、ＣＣＤ−Ｎ型ウェル１
３と酸化膜１０とを有する。第１層ポリシリコン電極３
下のＣＣＤ−Ｎ型ウェル１３は、副走査電荷転送素子６
−０と同様である。第１層ポリシリコン電極３は、副走
査電荷転送素子６−０と同様である。ただし、その一端
部は、酸化膜１０’’を介して副走査電荷転送素子６−
１（、２）の第２層ポリシリコン電極４が覆い、他端部
は、酸化膜１０’’を介して副走査電荷転送素子５−２
（、転送スイッチφＴＲ１８）の第２層ポリシリコン電
極４が覆っている。

【００７２】副走査電荷転送素子６−１（、２）は、そ
の第２層ポリシリコン電極４及び第１層ポリシリコン電
極３に入力される電圧パルスφ１に基づいて、副走査電
荷転送素子５−１（、２）の電荷の転送を制御する。す
なわち、電圧パルスφ１がＯＮの場合、副走査電荷転送
素子６−１（、２）でのＮ−型ウェル１５及びＣＣＤ−
Ｎ型ウェル１３のポテンシャルが高くなる。そのため、
副走査電荷転送素子５−１（、２）の電荷が、副走査電
荷転送素子６−１（、２）のＮ−型ウェル１５のポンテ
ンシャル壁を超えて、第１層ポリシリコン電極３下のＣ
ＣＤ−Ｎ型ウェル１３へ移動可能となる。

【００７３】また、副走査電荷転送素子６−１（、２）
は、副走査電荷転送素子６−０と同様に、その第１層ポ
リシリコン電極３に入力される電圧パルスφ１に基づい
て、そのＣＣＤ−Ｎ型ウェル１３のポテンシャルを制御
する。すなわち、電圧パルスφ１がＯＮの場合、ＣＣＤ
−Ｎ型ウェル１３のポテンシャルが高くなり、画素１−
２（、１−３）で発生した電荷を、読出しゲートφＳＨ
２−２（、３）を介して、そのＣＣＤ−Ｎ型ウェル１３
において受取り可能となる。そして、副走査電荷転送素
子６−１（、２）は、画素１−２（、１−３）から転送
された電荷をそのＣＣＤ−Ｎ型ウェル１３において蓄積
する。電圧パルスφ１がＯＦＦの場合、ＣＣＤ−Ｎ型ウ
ェル１３のポテンシャルが低くなり、蓄積した電荷を、
副走査電荷転送素子５−２（、主走査電荷転送素子８）
へ転送可能となる。

【００７４】転送スイッチφＴＲ１８は、副走査電荷転
送素子５−１（、２）の第２層ポリシリコン電極４を有
する部分と同様の構造を有する。ただし、転送スイッチ
φＴＲ１８の第２層ポリシリコン電極４の一端部は副走
査電荷転送素子６−２の第１層ポリシリコン電極３に、
他端部は主走査電荷転送部２５の主走査電荷転送素子８
の主走査電荷転送素子８の第１層ポリシリコン電極３
に、それぞれ酸化膜１０’’を介して接続している。

【００７５】転送スイッチφＴＲ１８は、その第２層ポ
リシリコン電極４に入力される電圧パルスφＴＲに基づ
いて、副走査電荷転送素子６−２の電荷の転送を制御す
る。すなわち、電圧パルスφＴＲがＯＮの場合、転送ス
イッチφＴＲ１８でのＮ−型ウェル１５のポテンシャル
が高くなり、副走査電荷転送素子６−２の電荷が、主走
査電荷転送素子８のＣＣＤ−Ｎ型ウェル１３へ移動可能
となる。

【００７６】走査電荷転送部２５の主走査電荷転送素子
８の主走査電荷転送素子８は、副走査電荷転送素子５−
１（、２）の第１層ポリシリコン電極３を有する部分と
同様の構造を有する。ただし、主走査電荷転送素子８の
第１層ポリシリコン電極３の一端部は転送スイッチφＴ
Ｒ１８の第２層ポリシリコン電極４に、酸化膜１０’’
を介して接続している。

【００７７】主走査電荷転送素子８は、その第１層ポリ
シリコン電極３に入力される電圧パルスφ２に基づい
て、そのＣＣＤ−Ｎ型ウェル１３のポテンシャルを制御
する。すなわち、電圧パルスφ２がＯＮの場合、ＣＣＤ
−Ｎ型ウェル１３のポテンシャルが高くなり、副走査電
荷転送素子６−２で蓄積した電荷を、転送スイッチφＴ
Ｒ１８を介して、そのＣＣＤ−Ｎ型ウェル１３において
受取り可能となる。

【００７８】次に、図４（ａ）を参照して、図１におけ
るＵ−Ｕ’断面について説明する（図４（ｂ）（ｃ）に
ついては後述する）。図４（ａ）は、図１におけるＵ−
Ｕ’断面、すなわち、主走査電荷転送部２５の断面の構
造を示す図である。主走査電荷転送素子７、及び、主走
査電荷転送素子８を備える（ただし、図中、主走査電荷
転送部２５のうち、いくつかの主走査電荷転送素子７及
び主走査電荷転送素子８を省略している）。本実施例に
おけるＣＣＤ−Ｎ型ウェル１３は、同一のプロセス（条
件）で形成される。特に、各主走査電荷転送素子７、８
の各々のＣＣＤ−Ｎ型ウェル１３（第２ウェル）は、そ
れぞれ同一のプロセス（条件）で、一度に一体に形成さ
れる。副走査電荷転送素子５、６のＣＣＤ−Ｎ型ウェル
１３と一体に形成されていても良い。その場合には、工
程を減らすことが出来る。表面は、パッシベーション膜
としての機能を有する全素子を覆う酸化膜１０’’、及
び、酸化膜１０’表面に形成された遮光膜２２に覆われ
ている。

【００７９】主走査電荷転送素子７は、副走査電荷転送
素子５−１（、２）と同様の構造を有する。ただし、主
走査電荷転送素子７の第１層ポリシリコン電極３の一端
部は、酸化膜１０’’を介して主走査電荷転送素子７の
第２層ポリシリコン電極４が覆い、他端部は、酸化膜１
０’’を介して主走査電荷転送素子８の第２層ポリシリ
コン電極４が覆う。また、第２層ポリシリコン電極４の
一端部は、酸化膜１０’’を介して主走査電荷転送素子
７の第１層ポリシリコン電極３の一端部を覆い、他端部
は、酸化膜１０’’を介して主走査電荷転送素子８の第
１層ポリシリコン電極３の一端部を覆う。

【００８０】主走査電荷転送素子７は、その第２層ポリ
シリコン電極４及び第１層ポリシリコン電極３に入力さ
れる電圧パルスφ１に基づいて、主走査電荷転送素子８
の電荷の転送を制御する。すなわち、電圧パルスφ１が
ＯＮの場合、主走査電荷転送素子７でのＮ−型ウェル１
５及びＣＣＤ−Ｎ型ウェル１３のポテンシャルが高くな
る。そのため、主走査電荷転送素子８の電荷が、主走査
電荷転送素子７のＮ−型ウェル１５の壁を越えて、ＣＣ
Ｄ−Ｎ型ウェル１３へ移動可能となる。また、電圧パル
スφ１がＯＦＦの場合、ＣＣＤ−Ｎ型ウェル１３のポテ
ンシャルが低くなり、蓄積した電荷を、主走査電荷転送
素子８へ転送可能となる。

【００８１】主走査電荷転送素子８は、副走査電荷転送
素子６−１（、２）と同様の構造を有する。ただし、主
走査電荷転送素子８の第１層ポリシリコン電極３の一端
部は、酸化膜１０’’を介して主走査電荷転送素子８の
第２層ポリシリコン電極４が覆い、他端部は、酸化膜１
０’’を介して主走査電荷転送素子７の第２層ポリシリ
コン電極４が覆う。また、第２層ポリシリコン電極４の
一端部は、酸化膜１０’’を介して主走査電荷転送素子
８の第１層ポリシリコン電極３の一端部を覆い、他端部
は、酸化膜１０’’を介して主走査電荷転送素子７の第
１層ポリシリコン電極３の一端部を覆う。

【００８２】主走査電荷転送素子８は、その第２層ポリ
シリコン電極４及び第１層ポリシリコン電極３に入力さ
れる電圧パルスφ２に基づいて、主走査電荷転送素子７
の電荷の転送を制御する。すなわち、電圧パルスφ２が
ＯＮの場合、主走査電荷転送素子８でのＮ−型ウェル１
５及びＣＣＤ−Ｎ型ウェル１３のポテンシャルが高くな
る。そのため、主走査電荷転送素子７の電荷が、主走査
電荷転送素子８のＮ−型ウェル１５の壁を越えて、ＣＣ
Ｄ−Ｎ型ウェル１３へ移動可能となる。また、電圧パル
スφ２がＯＦＦの場合、ＣＣＤ−Ｎ型ウェル１３のポテ
ンシャルが低くなり、蓄積した電荷を、主走査電荷転送
素子７へ転送可能となる。

【００８３】次に、図５（ａ）を参照して、図１におけ
るＷ−Ｗ’断面について説明する（図５（ｂ）（ｃ）に
ついては後述する）。図５（ａ）は、図１におけるＷ−
Ｗ’断面、すなわち、副走査終端素子２１（副走査電荷
転送素子６−２の第１層ポリシリコン電極３のある部
分）からリセットドレイン２０への断面の構造を示す図
である。副走査終端素子２１とリセットゲートφＲ１７
とリセットドレイン２０とを備える。表面は、パッシベ
ーション膜としての機能を有する全素子を覆う酸化膜１
０’’、及び、酸化膜１０’表面に形成された遮光膜２
２に覆われている。

【００８４】副走査終端素子２１は、副走査電荷転送素
子６−２の第１層ポリシリコン電極３のある部分であ
り、既述の通りである。

【００８５】リセットゲートφＲ１７は、副走査電荷転
送素子６−１（、２）の第２層ポリシリコン電極４のあ
る部分と同様の構造を有する。ただし、リセットゲート
φＲ１７の第２層ポリシリコン電極４の一端部は副走査
終端素子２１の第１層ポリシリコン電極３の一端部を覆
い、他端部は、酸化膜１０’’を介してリセットドレイ
ン２０へ延びる。また、副走査終端素子２１とリセット
ゲートφＲ１７のＣＣＤ−Ｎ型ウェル１３同士は互いに
接合している（一体である）。

【００８６】リセットゲートφＲ１７は、その第２層ポ
リシリコン電極４に入力される電圧パルスφＲに基づい
て、副走査終端素子２１の電荷の転送を制御する。すな
わち、電圧パルスφＲがＯＮの場合、リセットゲートφ
Ｒ１７でのＮ−型ウェル１５のポテンシャルが高くな
り、副走査終端素子２１（副走査電荷転送素子６−２）
に蓄積された電荷が、リセットドレイン２０へ移動可能
となる。

【００８７】リセットドレイン２０は、Ｎ＋型拡散層を
含む。Ｎ＋型拡散層は、Ｐ型基板９の表面において、Ｐ
型基板９の深さ方向に所定の深さ（膜厚）、Ｐ型基板９
の表面と平行な方向に所定の面積で設けられている。リ
セットゲートφＲ１７（Ｎ−型ウェル１５及びＮ型拡散
層１２）に接続している。リセットドレイン２０の表面
は、酸化膜１０及び酸化膜１０’に覆われている。リセ
ットドレイン２０は、転送された電荷を接続された電源
へ送出する。

【００８８】次に、図６（ａ）を参照して、図１におけ
るＺ−Ｚ’断面について説明する。図６（ａ）は、図１
におけるＺ−Ｚ’断面、すなわち、画素１−１から読出
しゲートφＳＨ２−２への断面の構造を示す図である。
ただし、画素１−２から読出しゲートφＳＨ２−３への
断面も、この図６（ａ）と同様である。画素１−１、読
出しゲートφＳＨ２−１、画素１−２、読出しゲートφ
ＳＨ２−２、を備える。

【００８９】画素１−１及び読出しゲートφＳＨ２−１
は、既述の通りである。画素１−２及び読出しゲートφ
ＳＨ２−２は、それぞれ画素１−１及び読出しゲートφ
ＳＨ２−１と同様である。画素１−２と読出しゲートφ
ＳＨ２−１との間（電荷転送素子として使用していない
部分）には、Ｐ＋型拡散層１４が設けられ、両者を分離
するためのチャネルストッパの役割を果たしている。

【００９０】次に、本発明であるカラーイメージセンサ
の第１の実施の形態の動作（カラーイメージセンサの駆
動方法方法）について、図１〜図５、図７を参照して説
明する。ここでは、上記に説明したカラーイメージセン
サを用いて、２次元のカラー印刷画像を読み込む場合を
例にして説明する。

【００９１】ここで、図７（ａ）〜（ｅ）は、各電圧パ
ルスのタイミングチャートの一例を示す図である。図７
（ａ）は、電圧パルスφ１、図７（ｂ）は、電圧パルス
φ２、図７（ｃ）は、電圧パルスφＳＨ、図７（ｄ）
は、電圧パルスφＴＲ、図７（ｅ）は、電圧パルスφＲ
である。ただし、本発明が、このタイミングチャートに
制限されるものではない。

【００９２】電圧パルスφ１及び電圧パルスφ２（電荷
転送信号）は、副走査方向及び主走査方向に電荷を転送
するために、副走査電荷転送部２４の各副走査電荷転送
素子５、６及び主走査電荷転送部２５の各主走査電荷転
送素子７、８へ与えられる。電圧パルスφＳＨ（第１転
送信号）は、画素１−１〜１−３の電荷を副走査電荷転
送部２４へ選択的に読み出すために、読出しゲートφＳ
Ｈ２−１〜２−３へ与えられる。電圧パルスφＴＲ（第
２転送信号）は、副走査電荷転送部２４から主走査電荷
転送部２５へ電荷を選択的に読み出すために、転送スイ
ッチφＴＲ１８へ与えられる。電圧パルスφＲは、副走
査電荷転送部２４の終端部に蓄積された不要電荷を選択
的に排出するために、リセットゲートφＲ１７へ与えら
れる。

【００９３】図２（ｂ）、（ｃ）は、それぞれ時間Ｔ
１、Ｔ２（図７参照）、における図２（ａ）の各位置で
のポテンシャルの大きさ及び電荷の蓄積及び移動につい
て示している。図３（ｂ）〜（ｄ）は、それぞれ時間Ｔ
３〜Ｔ５（図７参照）における図３（ａ）の各位置での
ポテンシャルの大きさ及び電荷の蓄積及び移動について
示している。図４（ｂ）、（ｃ）は、それぞれ時間Ｔ
６、Ｔ７（図７参照）における図４（ａ）の各位置での
ポテンシャルの大きさ及び電荷の蓄積及び移動について
示している。図５（ｂ）、（ｃ）は、それぞれ時間Ｔ
８、Ｔ９（図７参照）における図５（ａ）の各位置での
ポテンシャルの大きさ及び電荷の蓄積及び移動について
示している。それぞれ、縦軸は、ポテンシャルの大き
さ、横軸は、各図（ａ）における位置を示す。

【００９４】次に、カラーイメージセンサの動作につい
て説明する。なお、ここでは、画素１−１の電荷の流れ
を例に示して、動作を説明するが、画素１−２〜１−３
についても同様に考えることが出来る。 （１）ステップＳ０１ 白色光を印刷画像に当てた際の反射光（ｈν）が、画素
１−１へ入射する。画素１−１は、光の入射に伴い電子
（電荷）を発生する。図７（ｃ）及び図２（ｂ）を参照
すると、Ｔ１の期間は、電圧パルスφＳＨがＯＦＦの期
間（以下、蓄積時間ともいう）である。この期間では、
画素１−１で発生する電子（電荷）の量は、入射する光
の量に比例して多くなる。発生する電子（電荷）は、画
素１−１のＮ型拡散層１２で一時的に蓄積される。その
電荷は、図２（ｂ）中、電荷Ｑ１で示している。

【００９５】（２）ステップＳ０２ 図７（ｃ）及び図２（ｃ）を参照すると、Ｔ２の前後の
期間は、電圧パルスφＳＨがＯＮの期間（以下、読出し
時間ともいう）である。この期間では、画素１−１に蓄
積された入射光量と蓄積時間の積に比例した電子（電
荷）は、副走査電荷転送素子６−０下のＣＣＤ−Ｎ型ウ
ェル１３へ転送され、そこで蓄積される。図２（ｃ）
は、読出しゲートφＳＨ２−１下のＰ型基板９のポテン
シャルが上がり、電荷Ｑ１’（＝Ｑ１）が電荷Ｑ２へ転
送（矢印）される様子を示している。その際、副走査電
荷転送素子６−０下のＣＣＤ−Ｎ型ウェル１３では、電
圧パルスφ１のＯＮ（図７（ａ））によりポンテンシャ
ルが上昇し、Ｑ１が移動し易くしなっている。なお、電
圧パルスφＳＨは、フォトダイオード等が飽和しない範
囲の時間でＯＮするようなタイミングに設定されてい
る。

【００９６】（３）ステップＳ０３ 図７（ａ）（ｂ）及び図３（ｂ）〜（ｄ）を参照する
と、Ｔ３の時点は、電圧パルスφ１にはＧＮＤ、電圧パ
ルスφ２には一般に５Ｖの電圧を加えた状態である。Ｔ
４’の時点で副走査電荷転送素子６−１（φ１：電圧パ
ルスφ１で制御される、以下同じ）下のＣＣＤ−Ｎ型ウ
ェル１３にあった電荷Ｑ２’（＝Ｑ２）は、Ｔ３の時点
で、ポテンシャルの一番高い所である副走査電荷転送素
子５−２（φ２：電圧パルスφ２で制御される、以下同
じ）下のＣＣＤ−Ｎ型ウェル１３に転送される。そし
て、電荷Ｑ３として、そこに溜まる。図３（ｂ）は、副
走査電荷転送素子５−２（φ２）下のＮ−型ウェル１５
のポテンシャルが下がり、電荷Ｑ２’が副走査電荷転送
素子５−２（φ２）下のＣＣＤ−Ｎ型ウェル１３へ転送
（矢印）され電荷Ｑ３となる様子を示している。

【００９７】（４）ステップＳ０４ 次に、Ｔ４の時点では、電圧パルスφ１には５Ｖ、電圧
パルスφ２にはＧＮＤを加える。Ｔ３の時点で副走査電
荷転送素子５−２（φ２）下のＣＣＤ−Ｎ型ウェル１３
に溜まった電荷Ｑ３’（＝Ｑ３）は、Ｔ４の時点で、ポ
テンシャルの一番高い所である副走査電荷転送素子６−
２（φ１）下のＣＣＤ−Ｎ型ウェル１３に転送される。
そして、電荷Ｑ４として、そこに溜まる。図３（ｃ）
は、副走査電荷転送素子６−２（φ１）のＮ−型ウェル
１５のポテンシャルが上がり、電荷Ｑ３’が副走査電荷
転送素子６−２（φ１）下のＣＣＤ−Ｎ型ウェル１３へ
転送（矢印）され電荷Ｑ４となる様子を示している。こ
のように、電荷は、Ｔ３、Ｔ４を繰り返す事により副走
査終端素子２１（副走査電荷転送素子６−２（φ１））
下のＣＣＤ−Ｎ型ウェル１３へ転送される。最終電極下
のＣＣＤ−Ｎ型ウェル１３へ転送された後、Ｔ３、Ｔ４
を繰り返したとしても、転送スイッチφＴＲ１８の電圧
パルスφＴＲ（又は、リセットスイッチφＲ１７の電圧
パルスφＲ）がＧＮＤである限り、電荷は他には転送さ
れず、そこに留まる。

【００９８】（５）ステップＳ０５ 図７（ａ）（ｂ）（ｄ）及び図３（ｄ）を参照すると、
Ｔ５の時点では、転送スイッチφＴＲ１８の電圧パルス
φＴＲを５Ｖとし、電圧パルスφ２を５Ｖ、電圧パルス
φ１をＧＮＤとする。Ｔ４の時点で副走査電荷転送素子
６−２（φ１）下のＣＣＤ−Ｎ型ウェル１３に溜まった
電荷Ｑ４’（＝Ｑ４）は、Ｔ５の時点で、主走査電荷転
送素子８（φ２）下へ転送される。そして、電荷Ｑ５と
して、そこに溜まる。図３（ｄ）は、転送スイッチφＴ
Ｒ１８下のＮ−型ウェル１５のポテンシャルが上がり、
電荷Ｑ４’が主走査電荷転送素子８（φ２）下のＣＣＤ
−Ｎ型ウェル１３にへ転送（矢印）され電荷Ｑ５となる
様子を示している。

【００９９】（６）ステップＳ０６ 図７（ａ）（ｂ）及び図４（ｂ）〜（ｃ）を参照する
と、Ｔ６の時点は、図３（ｄ）のＴ５の時点を示してい
る。ただし、図３におけるＱ５を、図４では、Ｑ６とし
て説明する。Ｔ７の時点において、電圧パルスφ２をＧ
ＮＤ、電圧パルスφ１を５Ｖとする。Ｔ６の時点で主走
査電荷転送素子８（φ２）下のＣＣＤ−Ｎ型ウェル１３
へ転送された電子（電荷）Ｑ６（＝Ｑ５）は、Ｔ７の時
点で、主走査電荷転送素子７（φ１）下のＣＣＤ−Ｎ型
ウェル１３へ転送される。そして、電荷Ｑ７として、そ
こに溜まる。図４（ｃ）は、主走査電荷転送素子７下の
Ｎ−型ウェル１５のポテンシャルが上がり、電荷Ｑ６が
主走査電荷転送素子７（φ１）下のＣＣＤ−Ｎ型ウェル
１３にへ転送（矢印）され電荷Ｑ７となる様子を示して
いる。Ｔ７に続いて、Ｔ６’の時点において、電圧パル
スφ２を５Ｖ、電圧パルスφ１をＧＮＤとする。Ｔ７の
時点で主走査電荷転送素子７（φ１）下のＣＣＤ−Ｎ型
ウェル１３へ転送された電子（電荷）Ｑ７は、Ｔ６’の
時点で、主走査電荷転送素子８（φ２）下のＣＣＤ−Ｎ
型ウェル１３へ転送される。その様子は、ステップＳ０
５の状態を示す図４（ｂ）と同様である。Ｔ６’、Ｔ７
を繰り返す事により、電荷は主走査方向に転送される。
転送された電荷は、本発明の図中には示していないが、
電荷検出部において電荷―電圧変換された後、電気信号
として使用される。

【０１００】（７）ステップＳ０７ 図７（ａ）（ｂ）（ｃ）（ｅ）及び図５（ｂ）〜（ｃ）
を参照すると、Ｔ８時点で、副走査終端素子２１＝副走
査電荷転送素子６−２（φ１）下のＣＣＤ−Ｎ型ウェル
１３に転送された電荷Ｑ８は、次の電圧パルスφＳＨの
周期には不要である。そのため、副走査終端素子２１を
ＧＮＤにし、Ｔ９で電圧パルスφＲを５Ｖとする。そう
すると、電荷Ｑ８は、Ｔ９の時点で、リセットドレイン
２０に電荷Ｑ９として排出される。そして、電荷Ｑ９
は、電源を介して排出される。図５（ｃ）は、リセット
ゲートφＲ１７のポテンシャルが上がり、電荷Ｑ８’
（＝Ｑ８）がリセットドレイン２０へ転送（矢印）され
電荷Ｑ９となる様子を示している。このように、副走査
終端素子２１＝副走査電荷転送素子６−２に転送された
電荷が不要な場合は、図５に示したリセットゲートφＲ
１７をＯＮにすることにより、その電荷をリセットドレ
イン２０へ排出する事ができる。

【０１０１】上記（１）〜（７）のプロセスにより、画
素１−１〜１−３で発生した電荷の１周期（φＳＨ）分
の収集を実行することが出来る。

【０１０２】本実施例では、画素１−１〜１−３の各行
（第１行〜第３行）毎に、異なった配色を用いている。
ただし、画素１−１〜１−３上の色フィルタの配列を行
毎に統一する必要は無く、色フィルタの配列について
は、任意の方法を選択する事が可能である。その例を示
したのが、図１０である。図１０は、本発明のカラーイ
メージセンサの実施の形態における他の構成を示す平面
図である。電圧パルスφＳＨを、読み出したい画素の読
出しゲートφＳＨへ与えることにより、各画素１−１〜
１−３から色別に選択的に電荷を読み出すことが出来
る。画素１−１〜１−３の配色を各行内で異なるように
している他は、既述の通りなので、その説明を省略す
る。

【０１０３】また、本実施例では、画素１−１〜１−３
の３行（第１行〜第３行）の配列についてのみ記載して
いるが、４行以上の場合でも同様にして実施可能であ
る。例えば、４行目を追加し、その行を白黒の画素とす
ることも可能である。白黒を追加することにより、白黒
画像読み込み時のＳ／Ｎ比を改善することが出来る。

【０１０４】本発明により、副走査電荷転送部２４のＣ
ＣＤ−Ｎ型ウェル１３内に発生する熱電子（熱雑音）
や、画素１−１等で生成したが主走査電荷転送部２５中
に転送されなかった電子など、副走査終端素子２１（副
走査電荷転送素子６−２）中に蓄積した不要な電荷を、
リセットゲートφＲ１７及びリセットドレイン２０の機
能により、排出することが可能となる。すなわち、不要
な電荷による読み取り誤差の発生を防止することが出来
る。

【０１０５】また、電荷の読み出しを行う副走査電荷転
送部２４を、各転送スイッチφＴＲ１８のＯＮ／ＯＦＦ
で、全副走査電荷転送部２４の中から選択することによ
り、電荷の読み取りを行う画素の数を制御することが出
来る。すなわち、読み取りの解像度を自在に制御するこ
とが出来る。例えば、解像度を下げた場合、高速処理を
実行することが出来る。同様に、電荷の読み取りを行う
画素の数を、各読出しゲートφＳＨ２−１〜２−３のＯ
Ｎ／ＯＦＦで、各行の全画素１−１〜１−３の中から選
択することにより、読み取りの解像度を自在に制御する
ことが出来る。

【０１０６】また、リセットゲートφＲ、読出しゲート
φＳＨ、転送スイッチφＴＲの周期を制御することによ
り、電荷の蓄積時間を制御することが出来る。すなわ
ち、読み取り速度の制御を行うことが出来る。また、読
み取る電荷の量（電圧信号の信号量に対応）の大きさを
自在に制御することが出来るので、カラーイメージセン
サの感度の制御を行なうことが出来る。

【０１０７】また、主走査電荷転送部２５を一つにする
ことが出来るので、主走査電荷転送部２５が複数ある場
合に必要な電荷の読み取りのタイミングに関する処理が
不要となり、読み取り精度が向上する。

【０１０８】副走査電荷転送素子５、６のクロック（電
圧パルスφ１、φ２）は、主走査電荷転送素子７、８の
クロック（電圧パルスφ１、φ２）と共通である。すな
わち、制御用のクロック（電圧パルス）の種類を増やす
ことなく、副走査電荷転送部を付加することが出来る。

【０１０９】また、リセットゲートφＲ、読出しゲート
φＳＨ、転送スイッチφＴＲのタイミングを適正に制御
することにより、Ｒ−Ｇ、Ｇ−Ｂ、ＲＧＢのデータを合
成した電気信号の取り出しが可能となる。

【０１１０】（実施例２）本発明であるカラーイメージ
センサの第２の実施の形態の構成について、図８を参照
して説明する。図８は、本発明であるカラーイメージセ
ンサの第２の実施の形態における構成を示す平面図であ
る。カラーイメージセンサは、第１行の画素１−１〜第
３行の画素１−３、画素１−１に対応する読出しゲート
φＳＨ２−１〜画素１−３に対応する読出しゲートφＳ
Ｈ２−３、副走査電荷転送部としての蓄積ゲート１９、
主走査電荷転送部２５、リセットゲートφＲ１７、リセ
ットドレイン２０及び転送スイッチφＴＲ１８を備え
る。本実施例のカラーイメージセンサは、Ｐ型基板上に
形成されている。

【０１１１】実施例１が複数の副走査電荷転送素子を有
する副走査電荷転送部２４を用いているのに対して、本
実施例は、その代わりに１枚の蓄積ゲート１９を用いて
いる点が実施例１と異なる。１枚の蓄積ゲートにするこ
とにより、複数の副走査電荷転送素子への電圧パルスφ
１及び電圧パルスφ２用の配線（複数）を一つにするこ
とが出来る。また、ＣＣＤ−Ｎ型ウェル１３の領域が減
る（後述）ので、熱電子の発生（熱雑音）を低減するこ
とが可能である。また、電位関係が画素から主走査電荷
転送素子に向かって順次高くなるように設定すれば、蓄
積ゲートは１枚以上の複数枚で構成する事も可能であ
る。

【０１１２】蓄積ゲート１９は、主走査線電荷転送部２
５に垂直な方向の電荷転送を行い、一時的に電荷を蓄積
し、電荷を主走査電荷転送部２５へ出力する。蓄積ゲー
ト１９の転送スイッチφＴＲの接続された近傍の蓄積ゲ
ート終端部１９’に電荷が蓄積される。転送スイッチφ
ＴＲ１８経由で主走査電荷転送部２５に接続している。

【０１１３】その他の構成は、実施例１と同様であるの
でその説明を省略する。

【０１１４】次に、図９（ａ）を参照して、図８におけ
るＹ−Ｙ’断面について説明する（図９（ｂ）について
は、後述する）。図９（ａ）は、図８におけるＹ−Ｙ’
断面、すなわち、蓄積ゲート１９から主走査電荷転送部
２５への断面の構造を示す図である。蓄積ゲート１９、
主走査電荷転送素子８、転送スイッチφＴＲ１８を有す
る。表面は、パッシベーション膜としての機能を有する
全素子を覆う酸化膜１０’、及び、酸化膜１０’表面に
形成された遮光膜２２に覆われている。

【０１１５】蓄積ゲート１９は、読出しゲートφＳＨ２
−１〜２−３と接続する。そして、読出しゲートφＳＨ
２−１〜２−３から画素１−１〜１−３で発生した電荷
を受け取り、主走査電荷転送部２５へ転送する。酸化膜
１０、第１層ポリシリコン電極３とＣＣＤ−Ｎ型ウェル
１３とを有する。ＣＣＤ−Ｎ型ウェル１３は、Ｐ型基板
９の表面において、Ｐ型基板９の深さ方向に所定の深さ
（膜厚）、Ｐ型基板９の表面と平行な方向に所定の面積
で設けられている。ただし、主走査電荷転送部２５近傍
から読出しゲートφＳＨ２−３の近傍までであり、その
部分は、蓄積ゲート終端部１９’である。第１層ポリシ
リコン電極３は、Ｐ型基板９上を覆う酸化膜１０の表面
において、所定の膜厚で、ＣＣＤ−Ｎ型ウェル１３の表
面を覆い、かつ、主走査電荷転送部２５に対して垂直
に、主走査電荷転送部２５から離れる方向へ延びるよう
に形成されている。画素１−１、１−２及び１−３の成
す行と平行に配置されている。その一端部は、酸化膜１
０’’を介して転送スイッチφＴＲ１８の第２層ポリシ
リコン電極４が覆っている。

【０１１６】その他の構成は、実施例１と同様であるの
で、その説明を省略する。

【０１１７】次に、本発明であるカラーイメージセンサ
の第２の実施の形態の動作（カラーイメージセンサの駆
動方法）について説明する。なお、ここでは、画素１−
１〜１−３の電荷の流れを例に示して、動作を説明す
る。

【０１１８】図９（ｂ）は、時間Ｔ２（図７参照）にお
ける図９（ａ）の各位置でのポテンシャルの大きさ及び
電荷の蓄積及び移動について示している。縦軸は、ポテ
ンシャルの大きさ、横軸は、図９（ａ）における位置を
示す。

【０１１９】実施例２の動作では、図９（ｂ）に示すよ
うに、画素１−１〜１−３から読み出された電荷は、直
ぐに転送スイッチφＴＲ１８近くの蓄積ゲート１９下の
ＣＣＤ−Ｎ型ウェル１３に溜まる。すなわち、実施例１
のステップＳ０３の図３（ｂ）及びステップＳ０４の図
３（ｃ）が、図９（ｂ）に対応する。その際、Ｔ２にお
いて、電圧パルスφＳＨがＯＮとなり読出しゲートφＳ
Ｈ２−１〜２−３のポテンシャルが高くなり、画素１−
１〜１−３に蓄積された電荷が移動可能となる。かつ、
電圧パルスφ１（本実施例では、蓄積ゲート１９の第１
層ポリシリコン電極３には、出圧パルスφ１のみが印加
される）がＯＮとなり蓄積ゲート１９のポテンシャルが
高くなり、蓄積ゲート１９が電荷の受け入れの可能な状
態になる。そして、電荷が蓄積ゲートへ転送される。

【０１２０】蓄積ゲート１９に溜まった電荷について、
実施例１のステップＳ０５の図３（ｃ）のように転送ス
イッチφＴＲ１８に電圧パルスφＴＲを加えることによ
り選択的に主走査電荷転送部２５へ転送することが出来
る。又は、溜まった電荷について、実施例１のステップ
Ｓ０７の図５（ｃ）のようにリセットゲートφＲ１７に
電圧パルスφＲを加えることにより選択的にリセット
（リセットドレイン２０へ排出）することが出来る。そ
の他の動作は第１の実施例と同様であるのでその説明を
省略する。

【０１２１】本実施例においても、実施例１と同様の効
果を得ることが出来る。また、副走査電荷転送部（＝蓄
積ゲート）の構造が簡単となり、製造歩留まりを向上で
きる。また、副走査電荷転送部（＝蓄積ゲート）のクロ
ック（電圧パルス）を一つに減少することが出来る。

【０１２２】

【発明の効果】本発明により、素子中に蓄積した不要な
電荷を排出でき、読み取り画像の密度（解像度）の制御
を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明であるカラーイメージセンサの第１の実
施の形態における構成を示す平面図である。

【図２】（ａ）図１のＸ−Ｘ’断面を示す図である。 （ｂ）時間Ｔ１における各部のホ゜テンシャル分布図で
ある。 （ｃ）時間Ｔ２における各部のホ゜テンシャル分布図で
ある。

【図３】（ａ）図１のＹ−Ｙ’断面を示す図である。 （ｂ）時間Ｔ３における各部のホ゜テンシャル分布図で
ある。 （ｃ）時間Ｔ４における各部のホ゜テンシャル分布図で
ある。 （ｄ）時間Ｔ５における各部のホ゜テンシャル分布図で
ある。

【図４】（ａ）図１のＵ−Ｕ’断面を示す図である。 （ｂ）時間Ｔ６における各部のホ゜テンシャル分布図で
ある。 （ｃ）時間Ｔ７における各部のホ゜テンシャル分布図で
ある。

【図５】（ａ）図１のＷ−Ｗ’断面を示す図である。 （ｂ）時間Ｔ８における各部のホ゜テンシャル分布図で
ある。 （ｃ）時間Ｔ９における各部のホ゜テンシャル分布図で
ある。

【図６】図１のＺ−Ｚ’断面を示す図である。

【図７】（ａ）〜（ｅ）各電圧パルスのタイミングチャ
ートの一例を示す図である。

【図８】本発明であるカラーイメージセンサの第２の実
施の形態における構成を示す平面図である。

【図９】（ａ）図８のＹ−Ｙ’断面を示す図である。 （ｂ）動作時における各部のホ゜テンシャル分布図であ
る。

【図１０】本発明であるカラーイメージセンサの第１の
実施の形態における他の構成を示す平面図である。

【符号の説明】

１−１〜１−３ フォトダイオード ２−１〜２−３ 読出しゲート ３ 第１層ポリシリコン電極 ４ 第２層ポリシリコン電極 ５−１〜５−２ 副走査電荷転送素子 ６−１〜６−２ 副走査電荷転送素子 ７ 主走査電荷転送素子 ８ 主走査電荷転送素子 ９ Ｐ型基板 １０（’、’’） 酸化膜 １１ Ｐ型拡散層 １２ Ｎ型拡散層 １３ ＣＣＤ−Ｎ型ウェル １４ Ｐ＋型拡散層 １５ Ｎ−型ウェル １６ Ｎ＋型拡散層 １７ リセットゲートφＲ １８ 転送スイッチφＴＲ １９ 蓄積ゲート １９’ 蓄積ゲート終端部 ２０ リセットドレイン ２１ 副走査終端素子

Claims (16)

【特許請求の範囲】
1. 【請求項１】行列状に配置され、光の入射により電荷を
   発生する複数の画素と、 前記複数の画素に対応して設けられ、対応する画素で発
   生した前記電荷の転送を制御する複数の読出しゲート部
   と、 前記行列の列毎に設けられ、前記複数の読出しゲート部
   から転送された前記電荷を蓄積し、又は、転送する複数
   の副走査電荷転送部と、 前記複数の副走査電荷転送部の前記列方向の終端部に設
   けられ、前記複数の副走査電荷転送部の対応する副走査
   電荷転送部の前記電荷の転送を制御する複数の転送スイ
   ッチ部と、 前記複数の転送スイッチ部に隣接して設けられ、前記複
   数の転送スイッチ部から転送された前記電荷を蓄積し、
   又は、転送する主走査電荷転送部と、 を具備する、 カラーイメージセンサ。
2. 【請求項２】前記複数の副走査電荷転送部の前記終端部
   に設けられ、前記複数の副走査電荷転送部の対応する副
   走査電荷転送部の前記電荷を排出する複数のリセット部
   と、 を更に具備する、 請求項１に記載のカラーイメージセンサ。
3. 【請求項３】前記複数の副走査電荷転送部の各々は、 前記列毎の前記複数の読出しゲート部に対応して設けら
   れ、前記電荷を蓄積し、又は転送する複数の第１副電荷
   転送部と、 前記複数の第１副電荷転送部の隣り合う２つの間に一個
   づつ設置され、一方の前記第１副電荷転送部から転送さ
   れた前記電荷を蓄積し、他方の前記第１副電荷転送部へ
   転送する一つ又は複数の第２副電荷転送部と、 を具備し、 前記複数の第１副電荷転送部の内の前記終端部の前記第
   １副電荷転送部は、他の前記第１副電荷転送部に比較し
   て、サイズが大きい、 請求項１に記載のカラーイメージセンサ。
4. 【請求項４】前記複数の副走査電荷転送部の各々は、 前記列毎の前記複数の読出しゲート部に対応して設けら
   れ、前記電荷を蓄積し、又は転送する複数の第１副電荷
   転送部と、 前記複数の第１副電荷転送部の隣り合う２つの間に一個
   づつ設置され、一方の前記第１副電荷転送部から転送さ
   れた前記電荷を蓄積し、他方の前記第１副電荷転送部へ
   転送する一つ又は複数の第２副電荷転送部と、 を具備し、 前記第１副電荷転送部と前記第２副電荷転送部とは、２
   相駆動により前記電荷を転送する、 請求項１に記載のカラーイメージセンサ。
5. 【請求項５】前記複数のリセット部の各々は、対応する
   前記副走査電荷転送部の前記電荷が前記主走査電荷転送
   部へ転送された後、対応する前記副走査電荷転送部へ前
   記電荷が読み出される直前までの間に、前記電荷を排出
   する、 請求項２に記載のカラーイメージセンサ。
6. 【請求項６】前記複数のリセット部は、リセットゲート
   とリセットドレインとを備え、前記リセットドレインは
   電源に接続されている、 請求項２又は５に記載のカラーイメージセンサ。
7. 【請求項７】前記列毎の前記終端部の前記第１副電荷転
   送部は、前記列の他の前記第１副電荷転送部に比較し
   て、蓄積可能な電荷の量が多い、 請求項３に記載のカラーイメージセンサ。
8. 【請求項８】前記列毎の前記終端部の前記第１副電荷転
   送部は、前記列毎の前記複数の画素が発生する最大の電
   荷を蓄積可能である、 請求項３又は７に記載のカラーイメージセンサ。
9. 【請求項９】前記主走査電荷転送部は、 前記複数の転送スイッチ部に対応して設けられ、前記電
   荷を蓄積し、又は転送する複数の第１主電荷転送部と、 前記複数の第１主電荷転送部の隣り合う２つの間に１個
   づつ設置され、一方の前記第１主電荷転送部から転送さ
   れた前記電荷を蓄積し、他方の前記第１主電荷転送部へ
   転送する複数の第２主電荷転送部と、 を具備し、 前記第２主電荷転送部と前記第１主電荷転送部とは、２
   相駆動により前記電荷を転送し、 前記第１副電荷転送部及び前記第２副電荷転送部は、そ
   れぞれ前記第２主電荷転送部及び前記第１主電荷転送部
   と共通の電荷転送信号に基づいて、前記電荷を転送す
   る、 請求項４に記載のカラーイメージセンサ。
10. 【請求項１０】前記複数の転送スイッチ部により、前記
    複数の副走査電荷転送部の中から、前記電荷を転送され
    る前記副走査電荷転送部を選択する、 請求項１乃至９のいずれか一項に記載のカラーイメージ
    センサ。
11. 【請求項１１】前記複数の読出しゲート部の各々によ
    り、対応する前記画素で発生する前記電荷の蓄積時間を
    制御する、 請求項１乃至１０のいずれか一項に記載のカラーイメー
    ジセンサ。
12. 【請求項１２】前記副走査電荷転送部は、前記電荷を蓄
    積する第１ウェルを有し、 前記主走査電荷転送部は、前記電荷を蓄積する第２ウェ
    ルを有し、 前記第１ウェルと前記第２ウェルとは一体である、 請求項１乃至１１のいずれか一項に記載のカラーイメー
    ジセンサ。
13. 【請求項１３】（ａ）行列状に設けられた複数の画素
    が、光の入射により発生する電荷を蓄積するステップ
    と、 （ｂ）前記行列の列毎に設けられた複数の副走査電荷転
    送部が、前記列の前記複数の画素から転送される前記電
    荷を、蓄積するステップと、 （ｃ）前記主走査電荷転送部が、前記複数の副走査電荷
    転送部から転送される前記電荷を、前記光に関する信号
    に変換するステップと、 を具備する、 カラーイメージセンサの駆動方法。
14. 【請求項１４】前記（ｂ）ステップは、 （ｄ）前記複数の副走査電荷転送部の各々が、前記複数
    の画素の各々に対応した第１転送信号に基づいて、前記
    列の前記画素から転送される前記電荷を受け取るステッ
    プと、 を具備し、 前記複数の画素の各々での前記電荷の蓄積時間は、前記
    第１転送信号の周期により制御される、 請求項１３に記載のカラーイメージセンサの駆動方法。
15. 【請求項１５】前記（ｃ）ステップは、 （ｅ）前記主走査電荷転送部が、前記複数の副走査電荷
    転送部の各々に対応した第２転送信号に基づいて、前記
    複数の副走査電荷転送部から転送される前記電荷を受け
    取るステップと、 を具備し、 前記複数の副走査電荷転送部の内、前記電荷を転送され
    る前記副走査電荷転送部は、前記第２転送信号により選
    択される、 請求項１３又は１４に記載のカラーイメージセンサの駆
    動方法。
16. 【請求項１６】（ａ）行列状に設けられた複数の画素に
    おいて光の入射により発生し蓄積された電荷を、前記行
    列の列毎に設けられた複数の副走査電荷転送部が、蓄積
    するステップと、 （ｂ）主走査電荷転送部が、前記複数の副走査電荷転送
    部の各々に対応した転送信号に基づいて、前記複数の副
    走査電荷転送部から転送される前記電荷を受け取るステ
    ップと、 （ｃ）前記主走査電荷転送部が、前記複数の副走査電荷
    転送部から転送される前記電荷を、前記光に関する信号
    に変換するステップと、 を具備する方法をコンピュータに実行させるためのプロ
    グラム。