JP2003332351A - 絶縁ゲイト型半導体装置の作製方法 - Google Patents
絶縁ゲイト型半導体装置の作製方法Info
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Abstract
する方法を提供する。 【解決手段】 ガラス基板上にアモルファスの半導体膜
を形成し、前記半導体膜上にマスクを形成し、前記マス
クを用いて、前記半導体膜の選択された部分に不純物を
導入し、ランプアニールによって前記半導体膜の不純物
が導入された部分を活性化する絶縁ゲイト型半導体装置
の作製方法であって、前記ランプアニールは0.5μm
から4μmの光を、前記ガラス基板の上方及び前記ガラ
ス基板の裏面から照射することにより行われることを特
徴とする。
Description
lator-Semiconductor;金属−絶縁体−半導体)型半導体
装置、特にMISトランジスタに関する。特に、本発明
は絶縁基板上に形成された薄膜上のMIS型半導体装
置、薄膜トランジスタ(TFT)に関し、なかでも、チ
ャネル形成領域が、ゲイト電極の上方に位置する、いわ
ゆる逆スタガー型の構造を有するMIS型半導体装置に
関するものである。本発明は、絶縁基板上に形成された
半導体集積回路、例えば液晶表示装置に用いられるアク
ティブマトリクス型回路やイメージセンサーの駆動回路
等に用いられる。
導体装置を形成した装置をもちいることがある。例え
ば、アクティブマトリクス型液晶表示装置等である。現
在、市販されているアクティブマトリクス型回路は、T
FTを利用したものと、MIM等のダイオードを利用し
たものがある。特に前者は高品位な画像が得られるとし
て近年、さかんに製造されている。
路は、多結晶シリコン等の多結晶半導体を利用したTF
Tと、アモルファスシリコンのようなアモルファス半導
体を利用したTFT(アモルファスシリコンTFT)が
知られている。後者は作製プロセス上の問題から、大画
面のものは作製が困難であり、大画面用には350℃以
下のプロセス温度で作製できる後者が主として用いられ
る。
T(逆スタガー型)の作製工程を示す。基板201とし
ては、コーニング7059等の耐熱性のある無アルカリ
ガラスが使用される。アモルファスシリコンTFTのプ
ロセスの最高温度は350℃程度であるので、この温度
に耐えられるだけの材料が必要である。特に、液晶表示
パネルとして使用する場合には、熱処理によって歪むこ
とがないような耐熱性と高いガラス転移温度が必要であ
る。コーニング7059の場合にはこのガラス転移温度
が600℃弱なので条件を満たす。
は、ナトリウムのような可動イオンが基板中に含まれて
いることは望ましくない。コーニング7059はアルカ
リ濃度が十分に低いので問題はないが、もし、基板中に
多量のナトリウム等が含まれている場合には、基板中の
可動イオンがTFTに侵入しないように、窒化珪素、酸
化アルミニウム等のパッシベーション膜を形成する必要
がある。
電性材料で被膜を形成し、マスクでパターニングし
て、ゲイト電極202を形成する。特にゲイト電極・配
線と上部の配線との短絡を防止するためには、このゲイ
ト電極の表面に酸化膜203を形成しておけばよい。酸
化膜の形成方法としては、陽極酸化法が主として用いら
れる。これはゲイト電極202に電解溶液中で正の電圧
を印加して通電することによって、ゲイト電極表面が酸
化して形成される。
る。このゲイト絶縁膜としては、一般には窒化珪素が用
いられるが、酸化珪素であってもよく、あるいは窒素と
酸素が任意の比率で混じった珪化物であってもよい。ま
た、単層の膜であってもよいし、多層の膜であってもよ
い。ゲイト絶縁膜として窒化珪素膜を使用する場合に
は、プラズマCVD法を使用した場合には、プロセス温
度が350℃程度になり、本工程の最高温度となる。こ
の状態を図2(A)に示す。
る。プラズマCVD法を使用する場合であれば、基板温
度は250〜300℃が必要とされる。この膜の厚さは
薄い方が望ましく、通常は10〜100nm、好ましく
は10〜30nmとされる。そして、マスクでパター
ニングして、アモルファスシリコン領域205を形成す
る。このアモルファスシリコン領域は後に、TFTのチ
ャネル形成領域となる。ここまでの状態を図2(B)に
示す。
れをマスクでパターニングし、エッチングストッパー
206とする。このエッチングストッパーは後の工程
で、誤って、チャネル形成領域のアモルファスシリコン
領域205をエッチングしないように設けられるのであ
る。なぜなら前述のようにアモルファスシリコン領域2
05は10〜100nmという薄さであるからである。
また、エッチングストッパーの下部のアモルファスシリ
コン領域はチャネル形成領域として機能するので、エッ
チングストッパーはできるだけゲイト電極に重なるよう
に設計される。しかし、通常のマスク合わせでは多少の
ずれが生じるので、ゲイト電極に十分に重なるように
(すなわち、ゲイト電極よりも小さくなるように)パタ
ーニングされる。
コンの被膜を形成する。通常のアモルファスシリコンT
FTはNチャネル型とされる。このシリコンの被膜はア
モルファスシリコンではあまりにも導電率が低いので、
微結晶状態のシリコン膜とする。N型の微結晶シリコン
膜はプラズマCVD法で350℃以下の温度で作製する
ことができる。しかし、それでも抵抗が十分に低くない
ので、200nm以上の厚さとする必要があった。ま
た、P型の微結晶シリコン膜は著しく抵抗が大きいので
用いることができず、したがって、Pチャネル型TFT
をアモルファスシリコンで作製することは困難であっ
た。
スクでパターニングし、N型微結晶シリコン領域20
7が形成される。ここまでの状態を図2(C)に示す。
図2(C)の状態では、(N型の)微結晶シリコン膜
が、エッチングストッパー上で接合しているので、TF
Tは機能しない。したがって、これを分断する必要があ
る。そこで、マスクを用いて、これを分断し、溝20
8を形成する。もし、エッチングストッパーがなけれ
ば、誤って下地のアモルファスシリコン領域205まで
をもエッチングしてしまう恐れがある。。なぜなら微結
晶シリコン領域207の厚さは、その下のアモルファス
シリコン領域の数倍から10数倍、あるいはそれ以上も
厚いからである。
や画素電極210が、マスク、を用いて作製され
る。この状態を図2(D)に示す。以上の方法では、マ
スクの枚数が7枚という多量であるので、歩留りの低下
が懸念される。そこで、以下に示すようにマスク枚数を
減らす方法も提案されている。まず、基板上に第1のマ
スクを使用して、ゲイト電極部をパターニングする。そ
の後、ゲイト絶縁膜を形成し、さらに、アモルファスシ
リコン膜と窒化珪素膜(後にエッチングストッパーとな
る)を連続的に形成する。そして、裏面から露光して、
ゲイト電極部をマスクとして窒化珪素膜のみを自己整合
的にエッチングしてエッチングストッパーを形成する。
そして、その上に微結晶シリコン膜を形成し、第2のマ
スクを用いて、チャネル上方の溝(図2の208に対
応)を含むTFTの領域を形成する。その後、第3、第
4のマスクを用いて、配線や電極を形成する。最終的に
は図2(D)で示されるものと同等なものが得られる。
このように、セルフアライン工程を駆使することによ
り、マスク数を3枚減らすことができる。
形成されたTFTは、図からわかるように、非常に凹凸
の激しいものとなる。これは主に、ゲイト電極部(ゲイ
ト電極の酸化物203を含む)、エッチングストッパー
と微結晶シリコン領域に起因するものであり、ゲイト電
極部の厚さを300nm、エッチングストッパーの厚さ
を200nm、微結晶シリコン領域206の厚さを30
0nmとすれば、基板上には800nmもの凹凸が生じ
ることとなる。
リクス回路として使用する場合には、セルの厚さは5〜
6μmの厚さで、0.1μm以下の精度で制御されてい
る。このような条件で、1μmもの凹凸があればセルの
厚さの均一性に著しい欠陥を与えることとなる。
れるこれらの要因は、いずれも簡単に低減できるもので
はない。例えば、微結晶シリコン膜を薄くするとソー
ス、ドレインの抵抗が高くなり、特性が低下する。ま
た、エッチングストッパーが薄いと、微結晶シリコン領
域をエッチングしている間に誤ってその下のアモルファ
スシリコン領域までエッチングする可能性があり、歩留
りが低下する。
なされたものであり、本発明の目的の一つは、プロセス
の簡略化である。例えば、マスクの枚数を従来の方法よ
りも減らすことによって歩留りを向上せしめる。あるい
は、成膜工程を減らすことによってスループットを向上
させ、コストを低減させることを目的とする。
ることである。このことによって、液晶表示パネルに使
用する場合の問題を解決することができるばかりか、他
の応用においても平坦化は重要な技術課題であり、従来
のTFTでは応用が困難であったものにも応用すること
が可能となる。
ある。図2に示されるTFTでは、ソース/ドレインの
シート抵抗が高く、TFTの諸特性に悪影響を与える。
しかも、ソース/ドレインとチャネル形成領域は異なっ
た膜によって形成されているため、その間の接合の状態
はすこぶる悪い。しかも、チャネル形成領域の成膜後に
連続的にソース/ドレインが形成されることは不可能で
ある。理想的には、半導体集積回路のMOSトランジス
タのようにソース/ドレインとチャネル形成領域を同一
面内の同一膜によって構成し、これらの領域の間の接合
を改善することが特性改善に必要である。
るために、本発明はエッチングストッパーを使用しない
全く新しいTFT作製方法およびその方法によって作製
されたTFTを提案する。すなわち、微結晶シリコン領
域(ソース/ドレイン)の抵抗を十分に低下させ、その
厚さを薄くする。さらには、本発明では、従来のように
チャネル形成領域となるアモルファスシリコン領域
(膜)の形成と、ソース/ドレイン領域となる微結晶シ
リコン領域(膜)の形成というような2段階のプロセス
を経ずして、1枚のシリコン膜を形成し、これをある部
分はソース/ドレイン領域に、他の部分はチャネル形成
領域に作り分けるという構成を有する。
を少なくすることが最重要課題である。成膜工程は成膜
に時間を要するだけでなく、チャンバー内のクリーニン
グにも同程度の時間を要し、極めて清浄な環境を要求さ
れる現代の半導体プロセスにおいては、チャンバーの掃
除の合間に成膜をおこなうというのが実情である。した
がって、厚い被膜を形成するよりも薄い被膜を形成する
こと、多層の被膜を形成するより単層の被膜を形成する
ことが、スループットを上げるうえで必要である。その
意味で、成膜工程を削減することは望ましい。
は以下のような構成を有する。まず、逆スタガー型のT
FTである。ゲイト電極を覆ってゲイト絶縁膜が形成さ
れ、さらに、半導体膜が形成されているが、そのゲイト
電極の上方の部分はチャネル形成領域として機能するよ
うに実質的に真性である。その他の部分はN型もしくは
P型であり、ソース/ドレインとして機能する。また、
チャネル形成領域として機能する部分は、アモルファ
ス、セミアモルファス、微結晶、多結晶、あるいはそれ
らの中間状態のいずれをも取りうる。オフ電流を抑えた
い場合にはアモルファスが望ましい。一方、ソース/ド
レインとして機能する領域は十分に抵抗の小さな結晶性
シリコンである。しかも、本発明では、この領域は可視
光または近赤外光、すなわち、波長が4〜0.5μmの
強光を短時間、照射することによって、半導体に秩序
性、結晶性が付与されることを特徴とする。
層だけでよく、量産性が向上する。さらに、従来のよう
な厚い微結晶シリコンが形成されないのでTFTの凹凸
を減らすことができる。もちろん、本発明は、チャネル
形成領域とソース/ドレイン等の不純物領域をただの1
層の半導体膜で形成することのみを要求するのではな
く、コストと特性を考慮して、素子の特性をより向上さ
せるために多層としてもよいことは言うまでもない。た
だし、その場合も、ソース/ドレインとチャネル形成領
域は実質的に同一面内(層内)に存在することが必要で
ある。
FTはチャネル形成領域の上部にエッチングストッパー
を有しないことを特徴とする。エッチングストッパーが
存在することは、TFTの凹凸の重要な要因である。
法によっておこなわれるが、もちろん、この工程図に必
要な変更が加えられることはありうる。図に示すよう
に、耐熱性無アルカリガラス(例えばコーニング705
9)基板101上に、ゲイト電極102がマスクによ
ってパターニングされる。必要によっては、図1に示す
ようにゲイト電極の表面に酸化膜103を形成して、絶
縁性を高めてもよい。さらに、ゲイト絶縁膜104を形
成する。こうして、図1(A)を得る。
微結晶、多結晶、あるいはそれらの中間状態のシリコン
の薄膜を形成し、マスクによってパターニングをおこ
ない、半導体領域105を形成する。実際には、成膜温
度とオフ電流(リーク電流)を考慮してアモルファスシ
リコン膜を形成する場合が多いが、レーザーアニール等
の低温結晶化技術を使用して多結晶、あるいはセミアモ
ルファスシリコンとしてもよい。しかし、多結晶シリコ
ンやセミアモルファスシリコンを使用した場合には電界
移動度が大きくなるが、オフ電流も大きくなるので、液
晶表示パネルのアクティブマトリクス回路には適当でな
い。
となるような被膜、例えば珪素の多い窒化珪素膜(厚さ
50nm以上が好ましい)を形成して、これをマスク
にてパターニングする。このときには窒化珪素膜の上に
フォトレジストを残存させてもよい。すなわち、図1
(C)において、106が窒化珪素膜であり、107が
フォトレジストである。後のイオン注入の工程を想定し
て、フォトレジストの厚さは100nm以上、好ましく
は500nm以上とする。
オンドープ、あるいはプラズマ化したイオンのドーピン
グ等の方法によって、半導体領域105に選択的に不純
物を注入する。こうして、不純物領域108が形成され
る。しかしながら、この不純物注入によって半導体膜中
には非常に大きな欠陥が生じてしまい、もはや半導体と
しては機能しなくなる。そこで、可視または近赤外光を
上方から短時間、照射して結晶化(ランプアニール、ラ
ピッド・サーマル・アニール(RTA))をおこなう。
この工程によって、半導体の秩序が回復され、不純物の
導入前の状態よりも秩序性の良好な状態が得られる。こ
のランプアニール工程では、用いられる光の照射時間や
被照射物の温度、雰囲気を適当に制御することによっ
て、極めて単結晶状態に近い多結晶状態からセミアモル
ファス状態まで様々な状態のシリコンを形成することが
出来る。このようにランプアニール工程によって得られ
たシリコンはラマン散乱分光法によって、結晶シリコン
に特有の散乱ピークを調べることによって、その結晶性
について確認することができる。
光、好ましくは波長が4μm〜0.5μmの光(例えば
波長1.3μmにピークを有する赤外光)を10〜10
00秒程度の比較的短い時間照射することにより、シリ
コン膜を加熱することにより、結晶性を助長せしめる。
用いる光の波長は、シリコン膜に吸収され、ガラス基板
では実質的に吸収されないことが望ましい。
リコンは可視光、特に0.5μm未満の短波長の光では
よく吸収され、より長波長の光は吸収率が低下する。一
方、0.5〜4μmの波長の光は不純物のドープされた
アモルファスシリコン膜に効果的に吸収されるが、ガラ
ス基板にはほとんど吸収されない。その結果、0.5〜
4μmの光を用いれば、TFTの不純物ドープされた領
域のみを効果的に加熱することができる。また、ランプ
アニールにおいては、光は上方もしくは基板側のいずれ
か一方のみから照射されても、両方から照射されてもよ
いことは言うまでもない。
コン膜と基板の間の熱膨張率の違い、シリコン膜表面と
基板/シリコン膜界面との温度の違いなどから、シリコ
ン膜が剥離することも多々ある。特にこれは、膜の面積
が基板全面にわたるような大きな場合に顕著である。し
かし、本発明においては膜は十分に小さな面積に分断さ
れているので膜の剥離等を防止することができる。ま
た、基板表面全面がシリコン膜を通じて加熱されること
がないので、基板が熱的に収縮することは最低限に抑え
られる。また、基板等に対する熱的な影響を極力、抑え
るためにはランプアニールの時間を可能な限り短くする
ことが好ましい。
工程に耐えられる材質のものを選択すべきであり、タン
タルやチタン等、融点の高い金属が好ましい。また、ア
ルミニウムは、高温において容易に変形するが、十分な
厚さの陽極酸化膜に被覆されている場合には、短時間の
アニールであれば耐えられる。
工程においては、試料を250〜500℃程度に加熱し
ておくと不純物の活性化が試料内部にまで進行し、不純
物濃度も十分大きくすることができた。チャネル形成領
域をアモルファスシリコンに保つためにはあまり高温の
状態に試料を置くことは望ましくなく、また、ガラス基
板にも制約が加わることから250〜350℃程度の加
熱にとどめることが望ましい。
化珪素膜106とフォトレジスト107を除去する。窒
化珪素膜106はそのまま残存させておいても構わな
い。そして、公知の方法によって、配線110やITO
の画素電極111を、マスクおよびによって形成す
る。以上の工程によって必要なマスクは合計5枚である
が、従来のようにゲイト電極の裏面露光技術を用いたセ
ルフアライン方式を駆使することによって4枚まで低減
できる。すなわち、ゲイト電極の形成に1枚、半導体領
域の形成に1枚、画素電極と配線の形成に計2枚を必要
とする。窒化珪素マスク106のパターニングはゲイト
電極をマスクとして裏面露光をおこなえばよい。
よるTFTは、従来のTFTに比べて凹凸が小さい。こ
れは、凹凸の主な要因が、ゲイト電極部の凹凸だけだか
らである。半導体領域105の厚さは極めて薄く、従来
のTFTと同様に10〜100nmであるので、凹凸に
は大した寄与をしない。
ドレインが薄くても良いのは、該領域の不純物濃度が十
分大きく、かつその結晶性が良好だからであり、ランプ
アニール工程を採用することによって本発明の特徴がも
たらされたのである。また、本発明では、従来のように
エッチングストッパーは存在せず、また、本発明で使用
されるマスク材も、TFT完成後は残存することは必要
とされないので、TFTの凹凸は著しく減少する。
成領域とソース/ドレインが異なる膜によって構成され
ているのではなく、同一の膜によって構成されているた
め、これらの領域間の接合は良好であり、TFTの特性
(電界移動度やサブスレシュホールド特性値、リーク電
流)は向上する。
程にしたがって形成された。作製工程断面図は図1に対
応する。ただし、図1の金属配線・電極110形成工程
までで、ITO画素電極111形成の工程は含まれな
い。ゲイト電極はタンタルであり、ゲイト電極の表面に
は、工程5において厚さ約200nmの陽極酸化膜を形
成して絶縁性を向上せしめた。不純物のドーピング手段
には、イオンドーピング法を用いた。本工程で使用され
ているマスクの枚数は4枚である。全工程は26工程か
らなる。
ッタリング成膜法、『PCVD』はプラズマCVD法、
『RIE』は反応性イオンエッチング法を意味する。ま
た、これらの手法の後に:に続いて書かれているのは、
膜厚、使用ガス等である。
図は図2に、工程図は図5に示されるが、ここでは、使
用されるマスクの枚数は6枚であり、全工程は29工程
からなる。このように本実施例では従来の方法を採用す
るよりも製造工程を短縮できた。
細に説明する。基板としてはコーニング7059ガラス
(図1の101)を使用した。これを洗浄し(工程
1)、その上にスパッタ法でタンタル膜を厚さ200n
m形成した(工程2)。そして、これをマスクでパタ
ーニングし(工程3)、混酸(5%の硝酸を含む燐酸)
でエッチングした(工程4)。その後、タンタルゲイト
電極(図1の102)に通電して陽極酸化をおこない、
最大で120Vまで電圧を上げて、陽極酸化膜(図1の
103)を厚さ200nm形成した(工程5)。陽極酸
化の手法については、特願平3−237100もしくは
同3−238713に記述されているので、ここでは詳
述しない。
イト絶縁膜である厚さ200nmの窒化珪素膜(図1の
104)をプラズマCVD法によって形成した(工程
7)。このときの基板温度は300℃とした。そして、
基板洗浄(工程8)後、プラズマCVD法によって厚さ
30nmのアモルファスシリコン膜を形成した(工程
9)このときの基板温度は300℃とした。
パターニングをおこない(工程10)、アモルファスシ
リコン膜をCF4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして(工程11)、半導体領
域(図1の105)を形成した。残ったレジストは除去
し(工程12)、基板を洗浄した(工程13)。
ラズマCVD法によって形成した(工程14)。このと
きの基板温度は300℃とした。そして、マスクによ
って、窒化珪素マスクのパターニングをおこない(工程
15)、窒化珪素膜をバッファー弗酸でエッチングして
(工程16)、窒化珪素マスク(図1の106)を形成
した。窒化珪素マスクの上には厚さ約500nmのレジ
スト(図1の107)が残った。
×1015cm-2のドーズ量のリンイオンを10keVの
加速エネルギーで打ち込み(工程17)、不純物領域
(図1の108)を形成した。その後、基板を洗浄し
(工程18)、残存したレジストを除去した(工程1
9)。
ってランプアニールをおこない(工程20)、窒化珪素
マスク(図1の106)をバッファー弗酸でエッチング
して除去した(工程21)。ランプアニール(工程2
0)においては、可視・近赤外光の強度は、モニターの
単結晶シリコンウェハー上の温度が800〜1300
℃、代表的には900〜1200℃の間にあるように調
整した。具体的には、シリコンウェハーに埋め込んだ熱
電対の温度をモニターして、これを赤外線の光源にフィ
ードバックさせた。本実施例では、昇温・降温は、図7
(A)もしくは(B)のようにおこなった。昇温は、一
定で速度は50〜200℃/秒、降温は自然冷却で20
〜100℃であった。
温時間a、保持時間b、降温時間cの3つの過程からな
る。しかし、この場合には試料は室温から1000℃も
の高温へ、さらに高温状態から室温へと急激に加熱・冷
却されるので、珪素膜や基板に与える影響が大きく、珪
素膜の剥離の可能性も高い。
のように、保持に達する前に、プレヒート時間dやポス
トヒート時間fを設け、保持時間に達する前に200〜
500℃の基板や膜に大きな影響を与えない温度に保持
しておくことが望ましい。また、このランプアニールは
H2 雰囲気中にておこなった。H2 雰囲気に0.1〜1
0%のHCl、その他ハロゲン化水素やフッ素や塩素、
臭素の化合物を混入してもよい。その後、基板を洗浄し
た(工程22)。
って、厚さ400nm形成し(工程23)、アルミニウ
ム配線をマスクによってパターニングし(工程2
4)、さらに混酸によってアルミニウム被膜をエッチン
グして(工程25)、アルミニウム配線(図1の11
0)を形成した。残存したレジストは除去した(工程2
6)。最後に、1気圧の水素雰囲気で350℃、30分
のアニールをおこなった。特に本発明では、可視・近赤
外光によるランプアニールの工程で生じた不対結合手
を、その後の工程で、水素雰囲気において、250〜4
00℃で加熱することによって中和することが重要であ
る。以上の工程によってNチャネル型TFTが完成され
た。
工程にしたがって形成された。作製工程断面図は裏面露
光技術を用いる点を除けば図1に対応する。ただし、図
4に示されているのは、実施例1と同様、図1の金属配
線・電極110形成工程までの工程である。ゲイト電極
はタンタルであり、ゲイト電極の表面には、工程5にお
いて厚さ約200nmの陽極酸化膜を形成して絶縁性を
向上せしめた。窒化珪素マスクの形成には裏面露光技術
を用いた。不純物のドーピング手段には、イオンドーピ
ング法を用いた。本工程で使用されているマスクの枚数
は、裏面露光技術によって、1枚削減され、3枚であ
る。全工程は26工程からなる。
に示されるが、ここでは、使用されるマスクの枚数は3
枚であり、全工程は23工程からなる。本実施例(図
4)では、全工程数は増加しているが、スループットを
制限する成膜工程数は5工程であり、従来(図6)の6
工程よりも少なく、実際には生産性は向上している。
細に説明する。基板としてはコーニング7059ガラス
(図1の101)を使用した。これを洗浄し(工程
1)、その上にスパッタ法でタンタル膜を厚さ400n
m形成した(工程2)。そして、これをマスクでパタ
ーニングし(工程3)、混酸(5%の硝酸を含む燐酸)
でエッチングした(工程4)。その後、タンタルゲイト
電極(図1の102)に通電して陽極酸化をおこない、
最大で120Vまで電圧を上げて、陽極酸化膜(図1の
103)を厚さ200nm形成した(工程5)。
イト絶縁膜である窒化珪素膜(図1の104)をプラズ
マCVD法によって厚さ200nm形成した(工程
7)。このときの基板温度は300℃とした。そして、
基板洗浄(工程8)後、プラズマCVD法によって厚さ
30nmのアモルファスシリコン膜を形成した(工程
9)このときの基板温度は300℃とした。
パターニングをおこない(工程10)、アモルファスシ
リコン膜をCF4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして(工程11)、半導体領
域(図1の105)を形成した。残ったレジストは除去
し(工程12)、基板を洗浄した(工程13)。
ラズマCVD法によって形成した(工程14)。このと
きの基板温度は300℃とした。そして、レジストを塗
布した状態で基板の裏面から露光し、ゲイト電極をマス
クとしてセルフアライン的に窒化珪素マスクのパターニ
ングをおこない(工程15)、窒化珪素膜をバッファー
弗酸でエッチングして(工程16)、窒化珪素マスク
(図1の106)を形成した。窒化珪素マスクの上には
厚さ約500nmのレジスト(図1の107)が残っ
た。
×1015cm-2のドーズ量のリンイオンを10keVの
加速エネルギーで打ち込み(工程17)、不純物領域
(図1の108)を形成した。その後、基板を洗浄し
(工程18)、残存したレジストを除去した(工程1
9)。
ってランプアニールをおこない(工程20)、窒化珪素
マスク(図1の106)をバッファー弗酸でエッチング
して除去した(工程21)。ランプアニールの条件は実
施例1と同じとした。その後、基板を洗浄した(工程2
2)。
よって、厚さ400nm形成し(工程23)、アルミニ
ウム配線をマスクによってパターニングし(工程2
4)、さらに混酸によってアルミニウム被膜をエッチン
グして(工程25)、アルミニウム配線(図1の11
0)を形成した。残存したレジストは除去した(工程2
6)。最後に、1気圧の水素雰囲気で350℃、30分
のアニールをおこなった。以上の工程を経てNチャネル
型TFTが作製された。
かなように、工程の簡略化に特徴がある。のみならず、
ソース、ドレイン領域のシート抵抗が小さいために品質
のよい(例えば、高速性に優れることやしきい値電圧が
小さいこと等)TFTを提供できることである。このよ
うに本発明は産業上有益である。
す。
1)
Claims (7)
- 【請求項1】ガラス基板上にアモルファスの半導体膜を
形成し、前記半導体膜上にマスクを形成し、前記マスク
を用いて、前記半導体膜の選択された部分に不純物を導
入し、ランプアニールによって前記半導体膜の不純物が
導入された部分を活性化する絶縁ゲイト型半導体装置の
作製方法であって、前記ランプアニールは0.5μmか
ら4μmの光を、前記ガラス基板の上方及び前記ガラス
基板の裏面から照射することにより行われることを特徴
とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項2】ガラス基板上に多結晶の半導体膜を形成
し、前記半導体膜上にマスクを形成し、前記半導体膜の
選択された部分に不純物を導入し、ランプアニールによ
って前記半導体膜の不純物が導入された部分を活性化す
る絶縁ゲイト型半導体装置の作製方法であって、前記ラ
ンプアニールは0.5μmから4μmの光を、前記ガラ
ス基板の上方及び前記ガラス基板の裏面から照射するこ
とにより行われることを特徴とする絶縁ゲイト型半導体
装置の作製方法。 - 【請求項3】ガラス基板上にアモルファスの半導体膜を
形成し、前記半導体膜上にフォトレジストと珪素化合物
膜でなるマスクを形成し、前記マスクを用いて、前記半
導体膜の選択された部分に不純物を導入し、前記不純物
の導入後、前記フォトレジストを除去し、前記半導体膜
上に前記珪素化合物膜を残存させて、ランプアニールに
よって前記半導体膜の前記不純物が導入された部分を活
性化し、前記ランプアニールの後、前記半導体膜の不純
物が導入された部分に接する電極を形成する絶縁ゲイト
型半導体装置の作製方法であって、前記ランプアニール
は0.5μmから4μmの光を、前記ガラス基板の上方
及び前記ガラス基板の裏面から照射することにより行わ
れることを特徴とする絶縁ゲイト型半導体装置の作製方
法。 - 【請求項4】ガラス基板上に多結晶の半導体膜を形成
し、前記半導体膜上にフォトレジストと珪素化合物膜で
なるマスクを形成し、前記マスクを用いて、前記半導体
膜の選択された部分に不純物を導入し、前記不純物の導
入後、前記フォトレジストを除去し、前記半導体膜上に
前記珪素化合物膜を残存させて、ランプアニールによっ
て前記半導体膜の前記不純物が導入された部分を活性化
し、ランプアニールの後、前記半導体膜の不純物が導入
された部分に接する電極を形成する絶縁ゲイト型半導体
装置の作製方法であって、前記ランプアニールは0.5
μmから4μmの光を、前記ガラス基板の上方及び前記
ガラス基板の裏面から照射することにより行われること
を特徴とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項5】ガラス基板上にアモルファスの半導体膜を
形成し、前記半導体膜を結晶化させ、マスクを用いて、
前記半導体膜の選択された部分に不純物を導入し、ラン
プアニールによって前記半導体膜の不純物が導入された
部分を活性化する絶縁ゲイト型半導体装置の作製方法で
あって、前記ランプアニールは0.5μmから4μmの
光を、前記ガラス基板の上方及び前記ガラス基板の裏面
から照射することにより行われることを特徴とする絶縁
ゲイト型半導体装置の作製方法。 - 【請求項6】ガラス基板上にアモルファスシリコンの半
導体膜を形成し、レーザー照射によって前記半導体膜を
結晶化させ、前記マスクを用いて、前記半導体膜の選択
された部分に不純物を導入し、ランプアニールによって
前記半導体膜の不純物が導入された部分を活性化する絶
縁ゲイト型半導体装置の作製方法であって、前記ランプ
アニールは近赤外光を、前記ガラス基板の上方及び前記
ガラス基板の裏面から照射することにより行われること
を特徴とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項7】ガラス基板上に多結晶の半導体膜を形成
し、前記半導体膜上にフォトレジストと珪素化合物膜で
なるマスクを形成し、前記半導体膜の前記マスクに覆わ
れていない部分に不純物を導入し、前記不純物の導入
後、前記フォトレジストを除去し、前記半導体膜上に前
記珪素化合物膜を残存させて、ランプアニールによって
前記半導体膜の前記不純物が導入された部分を活性化
し、前記ランプアニールの後、前記半導体膜の不純物が
導入された部分に接する電極を形成する絶縁ゲイト型半
導体装置の作製方法であって、前記ランプアニールは近
赤外光を、前記ガラス基板の上方及び前記ガラス基板の
裏面から照射することにより行われることを特徴とする
絶縁ゲイト型半導体装置の作製方法。
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Publication Number | Publication Date |
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JP2003332351A true JP2003332351A (ja) | 2003-11-21 |
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---|---|---|---|---|
WO2010023842A1 (ja) | 2008-08-29 | 2010-03-04 | 独立行政法人科学技術振興機構 | 2次元フォトニック結晶レーザ |
CN107393830A (zh) * | 2017-07-21 | 2017-11-24 | 京东方科技集团股份有限公司 | 薄膜晶体管的制备方法 |
-
2003
- 2003-04-24 JP JP2003120642A patent/JP4001838B2/ja not_active Expired - Fee Related
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WO2010023842A1 (ja) | 2008-08-29 | 2010-03-04 | 独立行政法人科学技術振興機構 | 2次元フォトニック結晶レーザ |
US8300672B2 (en) | 2008-08-29 | 2012-10-30 | Japan Science And Technology Agency | Two-dimensional photonic crystal laser |
CN107393830A (zh) * | 2017-07-21 | 2017-11-24 | 京东方科技集团股份有限公司 | 薄膜晶体管的制备方法 |
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