JP2003309719A

JP2003309719A - 画像処理装置及び画像処理方法

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Publication number: JP2003309719A
Application number: JP2003004947A
Authority: JP
Inventors: Takashi Ishikawa; 尚石川; Ryoko Mise; 良子三瀬
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-02-13
Filing date: 2003-01-10
Publication date: 2003-10-31
Anticipated expiration: 2023-01-10
Also published as: JP4662325B2

Abstract

(57)【要約】【課題】ブロック化された画像データ全体に対する画
像処理速度を高速化するとともに、画像処理に必要とさ
れるメモリの容量を小さくすることができる画像処理装
置及び画像処理方法を提供する。【解決手段】クリッピング処理部２１１では、入力さ
れた画像データがクリッピングされる範囲かどうかの判
定をブロック単位で行い、入力された画像データが有効
データで、かつ、クリッピング有効範囲内と判定された
場合、有効信号が出力される。また、解像度変換処理部
２１２では、有効信号に対応したブロックに対して解像
度変換処理がブロック単位で行われる。そして、並び替
え処理部２１３における並び替え処理では、ブロックバ
ッファにてＹＣｒＣｂ信号の同時化（点順次化）及び回
転、ラスタ化の処理が行われ、ブロックの先頭アドレス
を回転方向に対応して生成し、ＳＤＲＡＭ２１４に格納
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ブロック化された
画像データに対し、クリッピング処理や解像度変換、回
転処理等の画像処理を実施するのに好適な画像処理装置
及び画像処理方法に関する。

【０００２】

【従来の技術】従来、ブロック化された画像データに対
して、クリッピング処理、解像度変換処理及び回転処理
のような画像処理を行って所望のデータを生成する画像
処理装置においては、入力されたブロック状の画像デー
タをラスタ化した後、それぞれの画像処理が行われてい
た。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
画像処理方法では、一旦ラスタ化した後に画像処理が行
われるために、全体の画像処理に要する時間が長くなる
だけでなく、画像処理の際に必要となる処理用のメモリ
を画像処理装置に多く搭載する必要があるという問題が
あった。また、画像の回転等の並び替え処理を行う場
合、従来の方法では並び替え処理のためのバッファが必
要であった。また、並び替え処理のためのバッファを削
減するために、書き込みアドレスにおいて並び替えを実
行した場合は、連続したアドレスにならないため、バー
ストモードを使用できず、アクセスに時間がかかるとい
う問題もあった。

【０００４】本発明は、このような事情を考慮してなさ
れたものであり、ブロック化された画像データに対して
画像処理を実施するに際し、画像データ全体に対する画
像処理速度を高速化するとともに、画像処理に必要とさ
れるメモリの容量を小さくすることができる画像処理装
置及び画像処理方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、ブロック化された画像データに対して所
定ブロックごとに画像処理を実行する画像処理手段を備
える画像処理装置であって、前記画像データの各ブロッ
クに対して画像処理を実行するか否かの実行情報を入力
する実行情報入力手段と、前記ブロックごとに、前記実
行情報を利用して前記画像データを画像処理するか否か
を判定する判定手段とをさらに備え、前記画像処理手段
が、画像処理を実行すると判定されたブロックの画像デ
ータについて画像処理を行うことを特徴とする。

【０００６】また、本発明に係る画像処理装置は、上記
ブロック化された画像データをラスタ化するラスタ変換
手段と、ブロックサイズを縮小する解像度変換手段をさ
らに備え、ブロックサイズを縮小した後、ラスタ変換を
行うことを特徴とする。

【０００７】さらに、本発明に係る画像処理装置は、ブ
ロック順次信号を点順次信号に変換するためのバッファ
をさらに備え、該バッファにてブロック内の回転処理を
行うことを特徴とする。

【０００８】

【発明の実施の形態】以下に本願発明の実施形態を示
す。もちろん以下の実施形態は、本願発明の技術分野に
おける当業者による実施を容易にするために開示を提供
するものであり、特許請求の範囲によって確定される本
願発明の技術的範囲に含まれるほんの一部の実施形態に
すぎない。従って、本願明細書に直接的に記載されてい
ない実施形態であっても、技術思想が共通する限り本願
発明の技術的範囲に包含されることは当業者にとって自
明であろう。

【０００９】なお、以下には便宜上複数の実施形態を記
載するが、これらは個別に発明として成立するだけでな
く、もちろん、複数の実施形態を適宜組み合わせること
でも発明が成立することは、当業者であれば容易に理解
できよう。

【００１０】［第１の実施形態］以下、図面を参照し
て、本発明の第１の実施形態による画像処理装置につい
て説明する。

【００１１】図１は、本発明の第１の実施形態による画
像処理装置の概要を説明するためのブロック図である。
図１において、入力部１から入力される画像データとし
て、一定サイズ（例えば８×８画素など）にブロック状
にスキャンされた画像データが入力される。このような
データはＪＰＥＧのようにブロック符号化した画像デー
タを復号化した際に生成される。

【００１２】画像処理部２は入力部１に接続し、ブロッ
ク化された画像データに各種画像処理をブロック単位に
行った後、ラスタ化した画像データに変換する前段画像
処理部２１と、ラスタ変換された画像データに対して画
素単位の画像処理が行われる後段画像処理部２２とから
構成される。また、出力部３は画像処理部２に接続さ
れ、画像処理部２で処理された画像データを外部に出力
する、或いは記憶装置等に記憶するための出力装置であ
る。尚、画像処理部２内における画像処理部は上述した
２つに限定されるものではなく、１つであっても３つ以
上であってもよい。すなわち、本発明は、画像処理後の
画像データに対して、所定ブロックごとに画像処理を実
行する第１の画像処理手段（前段画像処理部２１）を備
えることを特徴とする。また、本発明は、第２の画像処
理手段（後段画像処理部２２）が、１画素単位で画像デ
ータを画像処理することを特徴とする。

【００１３】図２は、図１における前段画像処理部２１
の細部構成を説明するためのブロック図である。図２に
示すように、本実施形態における前段画像処理部２１
は、入力された画像データの範囲から処理範囲を指定す
るクリッピング処理部２１１と、画像データの解像度を
変換する解像度変換処理部２１２と、画像データの並び
替えを行う並び替え処理部２１３と、ラスタ化のための
バンドバッファとして使用するＳＤＲＡＭ２１４とから
構成される。

【００１４】尚、図２において、最初の処理部であるク
リッピング処理部２１１へ入力される画像データをData
_in、また、各処理部から出力される画像データをData
で示す。そして、説明のために出力される画像データで
ある「Data」の前には、その処理を表す名称を付与して
いる。さらに、最初の処理部であるクリッピング処理部
２１１へ入力された画像データに関する有効信号をVali
d_in、各処理部で処理される画像データに関する有効信
号をValidとする。このValidの前にも、その処理を表す
名称を付与している。本実施形態による前段画像処理部
２１は、入力される画像データData_inと、入力される
画像データに関する有効信号Valid_inを用いて、入力さ
れた画像データが有効である場合（有効信号Valid_in＝
Hが入力された場合）についてのみ、入力された画像デ
ータを取り込んでそれぞれの処理を行うようにしてい
る。

【００１５】まず、図１に示す入力部１から前段画像処
理部２１のクリッピング処理部２１１に対して、画像デ
ータData_inと有効信号Valid_inが入力される。上述し
たように本実施形態では、入力される画像データはブロ
ック化された画像であるとする。例えばクリッピング処
理部２１１には、ブロック符号化する際に用いられた８
×８画素のブロックごとの画像データが画像データData
_inとして入力され、同時に、入力された画像データが
有効データであれば有効信号Valid_in＝Hが入力され
る。なお、無効データの場合はValid_in＝Lが入力され
る。

【００１６】クリッピング処理部２１１では、入力され
た画像データがクリッピングされる範囲（クリッピング
有効範囲）であるかどうかの判定をブロック単位で行
う。その結果、入力された画像データが有効データで、
かつ、クリッピング有効範囲内の画像データであると判
定された場合は、有効信号（Crip_Valid＝H）が出力さ
れる。また、当該画像データがクリッピング有効範囲以
外あるいは無効データの場合は、有効信号を出力しない
（Crip_Valid＝L）。あるいは当該画像データがクリッ
ピング有効範囲以外の場合に他の無効信号を出力しても
よい。クリッピング処理部２１１におけるこの動作によ
って、クリッピング処理部２１１に接続された解像度変
換処理部２１２では、クリッピング処理部２１１が有効
であると判定したブロックのみについて解像度変換処理
を実施することが可能となる。

【００１７】図３は、クリッピング処理部２１１で実施
されるクリッピング処理について説明するための概略図
である。図３（ａ）に示すように、画像データの横方向
をＸ、縦方向をＹとする。このとき、ブロック単位でク
リッピングする範囲を次のようにして指定する。すなわ
ち、クリッピング範囲を矩形領域として、まず領域の左
上の頂点をStart_Pointとして、その座標（ＸＳ，Ｙ
Ｓ）が指定される。同様に、矩形領域の右下の頂点をEn
d_Pointとして、その座標（ＸＥ，ＹＥ）が指定され
る。この２点で図３に示すようにして定義することがで
きる矩形領域の範囲で囲まれた部分を本実施形態ではク
リッピングし、当該範囲内のブロックについて有効信号
Crip_Validを出力する。なお、クリッピング範囲の指定
方法は、上記に限らず始点（または終点）とサイズ
（幅、高さ）を用いても良い。また、画素単位のクリッ
ピングパラメータからブロック単位のクリッピングパラ
メータを生成しても良い。

【００１８】尚、本実施形態においてクリッピング処理
の際に用いられるブロック形状は、図３（ａ）に示すよ
うな正方形だけに限定せず、図３（ｂ）に示す例のよう
に横長形状のブロックや、図３（ｃ）に示す例のような
縦長形状のブロックであってもよい。即ち、任意のブロ
ック形状に適用できる。

【００１９】上述したように、ＪＰＥＧ画像におけるＤ
ＣＴブロック（８×８画素）単位のように、ブロック化
された画像データについては、第１のクリッピング処理
にてブロック単位のクリッピングを行うことでブロック
単位の出力画素の削減を行い、また、その後の画像処理
にて第２クリッピング処理を行うことで画素単位のクリ
ッピングが可能である。そして、このクリッピング処理
部２１１にてブロック単位で画像データを有効データ又
は無効データの判定を行い、有効データのみを後段の処
理部で処理するようにすることによって、その後の処理
において無駄な処理を削減でき、画像処理全体の負荷の
軽減を図ることが可能となる。

【００２０】特に、前段画像処理部２１の出力をバッフ
ァに格納する場合は、バッファ容量の削減も可能であ
る。なお、ブロック単位のクリッピングであるので、ブ
ロック内の画素数などのパラメータは全てのブロックで
同一となり、後段の処理も含めてクリッピングのために
増加する処理はない。また、上述したようにクリッピン
グ処理は有効信号の操作により行うので、後段処理のイ
ンタフェース（Ｉ／Ｆ）も変更不要である。なお、本実
施形態では、以降の処理へクリッピング終了信号（Crip
_Finish）を各処理におけるレイテンシ（latency）を補
償して伝播することにより、以降の処理を適切なタイミ
ングで終了させるようにしている。この構成により、最
終段の処理にて最終画素のタイミングを検出でき、最終
処理の終了を割込み信号等によってＣＰＵ等へ通知する
ことで無駄な処理（時間）の削減が可能である。

【００２１】解像度変換処理部２１２では、有効信号Cr
ip_Validに対応したブロックに対して解像度変換（Resi
ze）処理が行われる。本実施形態では、解像度変換処理
部２１２はブロックサイズの縮小を実行する。例えば、
８×８画素のブロックを４×４画素のブロックに変更す
る。即ち、ブロックサイズの縮小にて出力画素の削減を
行うのである。解像度変換処理をブロック内で行うこと
により、単純な解像度変換を可能にしている。例えば、
入力画像が８×８画素の大きさのブロック状に入力され
る場合、解像度変換後のブロックサイズは、８×８、７
×７、６×６、５×５、４×４、３×３、２×２、１×
１の８通りしかなく、係数の生成が容易である。また、
横方向・縦方向に同じ縮小回路を用いることができるだ
けでなく、ラインメモリも不要となる。但し、線形補間
の場合は横方向の縮小回路と縦方向の縮小回路との間に
ブロックの横方向画素分のレジスタが必要となる。

【００２２】尚、７×７画素以下に縮小する場合は、適
切なタイミングで有効信号出力を無効（Resize_Valid＝
L）とすることで解像度変換処理部をパイプライン化で
きる。即ち、パイプライン化した場合、所定のタイミン
グで不要信号が発生するが、有効信号出力を無効（Resi
ze_Valid＝L）とするだけで間引き処理を容易に実行で
きる。この操作により、縮小率による制御は係数の切り
替えと有効信号出力の切り替えのみで良く、処理が簡略
化できる。

【００２３】このように、入力される画像データのブロ
ックサイズにあわせてブロック内で解像度変換処理を行
うことにより、簡単に画像データの解像度変換が実現で
きる。もちろん、さらに細かな解像度変換を後段画像処
理部２２等で行うことも可能である。そして、解像度変
換されたブロックが、有効画像データの場合は同様にし
て、解像度変換された画像データResize_Data_outと当
該画像データに関する有効信号Resize_validを出力する
ことにより、次に行われる並び替え処理の処理対象をさ
らに削減することが可能となる。なお、拡大方向の解像
度変換は、出力画素数が増加するので、ここでは実行し
ない。

【００２４】並び替え処理部２１３における並び替え処
理では、ＹＣｒＣｂ信号の同時化（点順次化）及び回
転、ラスタ化の処理が行われる。通常、ブロック符号化
においては符号化効率向上のため、輝度データＹと色差
データＣｒＣｂに変換されて符号化される。従って、本
実施形態の並び替え処理部２１３には輝度データＹと色
差データＣｒＣｂがブロック順に入力される。よって、
後段でＹＣｒＣｂデータをＲＧＢデータに変換するには
ＹＣｒＣｂデータの同時化が必要になる。本実施形態で
は、このＹＣｒＣｂデータの同時化のためのバッファを
用いてＹＣｒＣｂデータの同時化及びブロック内回転、
ブロック内ラスタ化の処理を同時に実行する。

【００２５】まず、Ｙブロックデータが入力されている
ときはＹブロックバッファ（不図示）に格納し、Ｃｒブ
ロックデータが入力されているときはＣｒブロックバッ
ファ（不図示）に格納し、Ｃｂブロックデータが入力さ
れているときはＣｂブロックバッファ（不図示）に格納
する。次に、Ｙブロックバッファ、Ｃｒブロックバッフ
ァ、Ｃｂブロックバッファの画素位置を合せて同時に読
み出すことで同時化する。輝度データＹと色差データＣ
ｒＣｂのサンプリングレートが異なる場合は、サンプリ
ングレートの低い方（通常は、色差データ）のデータを
補間して出力する。また、複数ブロックで構成されてい
る場合は、複数ブロックを結合した状態でラスタ化して
出力する。

【００２６】画像全体のラスタ化はバンドバッファ（Ｓ
ＤＲＡＭ２１４上に構成）に対する格納時に行われる。
なお、ここでは上記ＹＣｒＣｂの点順次データをＲＧＢ
データに変換した後、上記バンドバッファに格納するも
のとする。上記ブロック内ラスタ化及びＹＣｒＣｂ同時
化（点順次化）された画像データは上記バンドバッファ
の該当位置にブロック状に格納される。その結果、上記
バンドバッファにはクリッピング範囲内のラスタ化され
た画像が格納される。

【００２７】また、ラスタ変換の実行と同時に、画像デ
ータの回転処理を行う場合には、ブロック内の回転を上
記ブロックバッファにて実行した後、回転モードに合せ
てブロックの先頭アドレスを変更しながらデータをバン
ドバッファに保存すればよい。予めブロック内の回転を
上記ブロックバッファにて実行しておくことで、回転モ
ードによるバンドバッファへの書き込みシーケンスの違
いは、ブロックの先頭アドレスの設定のみに集約され
る。よって、後段画像処理部２２等では、ラスタ変換及
び回転処理がされたＲＧＢ点順次画像データを用いて画
像処理を実施することができる。

【００２８】図４は、並び替え処理部２１３で行われる
回転処理を説明するための概略図である。図４におい
て、回転処理の例として画像データの０度、９０度、１
８０度及び２７０度の４つの角度での回転例が示されて
いる。この例で用いられている画像データは、横成分が
４ブロック、縦成分が３ブロックの４×３ブロックの画
像である。この例に示すように、画素単位での並び替え
（回転）処理と、ブロック単位での並び替え（回転）処
理は同様にして実施することができる。

【００２９】図４に示すように、並び替え（回転）処理
の対象となる画像４０において、画像内の各ブロックに
は番号が付与されている。この番号は右側の数字が画像
のＸ成分、左側の数字が画像のＹ成分としている。すな
わち、Ｘ＝０、Ｙ＝０のブロックは、「００」で表さ
れ、Ｘ方向に１ずれた、すなわちブロック００の右隣の
ブロックは「０１」で表現されている。

【００３０】画像４０に対して回転角０度の並び替え処
理を実施した場合、画像４０と同じ配置の画像４１が例
えばＳＤＲＡＭ２１４に記憶される。

【００３１】回転角１８０度の並び替えをした場合、画
像４３に示すように、画像４０において左上に位置した
ブロック００を右下へ移動しなければならない。このよ
うに、ブロック００からブロック２３までのすべてのブ
ロックを移動する。また、回転角９０度、２７０度の場
合も同様の処理をブロック単位で行うことにより、それ
ぞれ画像４２、４４に示すような結果となる。なお、９
０度及び２７０度の場合は縦横のサイズが逆になる。

【００３２】さらに、並び替え処理部２１３における処
理について説明する。図５は、第１の実施形態における
並び替え処理部２１３の処理動作の具体例を説明するた
めの図である。図５を用いて、画像データのアドレスの
連続性を増加させることと、転送効率を向上させる効果
が得られる理由について説明する。ここでは並び替え処
理部２１３で、４×４画素のブロックで構成される画像
５０を１８０度に回転する処理を行って画像５１が生成
されるものとする。従来の処理では、入力画素順に画像
５１の位置に対応するアドレスを生成する処理を行って
いたので、画像データがＳＤＲＡＭ２１４に記録される
ような場合、アドレスは減少する方向になるのでバース
トモードが使用できず、ＳＤＲＡＭ２１４へのアクセス
は１画素ごとになり、転送効率が非常に悪くなってい
た。

【００３３】しかし、本実施形態では、回転処理を行っ
た後の画像データを、一旦、ブロックバッファ５２へ保
存する。これによって、アドレスが増加する方向に連続
した複数のデータ（図５においては４つのデータ）を一
度にＳＤＲＡＭ２１４へ記録させることが可能になる。
すなわち、従来１ブロック１６回のアクセスが必要であ
ったのを４回のアクセスで済むようになった。つまり、
ブロック内の並び替え処理を行うことによって、アドレ
スの連続性が増加し、これによって転送効率を向上させ
ることが可能になったのである。

【００３４】図６は、クリッピング処理以降の解像度変
換処理と並び替え処理を詳細に説明するための図であ
る。ここでは、解像度変換部２１２に対して１ブロック
が８×８画素で構成された画像データが入力され、解像
度変換によって解像度が４×４画素のブロックに変換さ
れるものとする。そして、並び替え処理部２１３におい
て、１８０度回転の並び替え処理が行われるものとす
る。

【００３５】まず、１ブロック８×８画素（０〜６３）
のデータが、輝度信号Ｙの０番目のデータから順番に有
効信号Crip_Validと同時に、解像度変換部２１２に入力
される。そして、解像度変換部２１２において解像度変
換処理が行われ、１ブロック４×４画素の画像データに
変換される。そして、変換された画像データは上述した
ような並び替え処理が行われ、一旦、Ｙブロックバッフ
ァ６０、Ｃｒブロックバッファ６１、Ｃｂブロックバッ
ファ６２にそれぞれ格納される。１ブロック分のＹＣｒ
Ｃｂデータが格納されると、Ｙブロックバッファ６０、
Ｃｒブロックバッファ６１、Ｃｂブロックバッファ６２
のそれぞれの先頭より順番に読み出され、ＲＧＢデータ
に変換されてバンドバッファの該当アドレスに格納され
て並び替えが完了する。

【００３６】なお、上述したような画像処理部２におけ
る各処理の順番は任意である。さらに、何れかの処理が
欠落していてもよい。さらにまた、各処理において入力
信号をそのまま出力するモード（スルーモード）を設
け、各処理の実行を任意に選択することができるように
してもよい。

【００３７】また、上述した実施形態では、ブロック符
号化のようにブロック化された画像を例としてＳＤＲＡ
Ｍ等の記憶装置を用いた装置による説明を行ったが、こ
れは、ソフトウェア処理で行ってもよい。

【００３８】上述したように、本発明は、画像データに
対して所定ブロックごとに画像処理を実行する画像処理
手段を備える画像処理装置であって、ブロックごとに画
像データを画像処理するか否かを判定する判定手段を備
え、画像処理手段が、画像処理を実行すると判定された
ブロックの画像データについて画像処理を行うことを特
徴とする。

【００３９】また、本発明は、画像データに対して画像
処理を実行する範囲を指定する指定手段（クリッピング
処理部２１１）を備えることを特徴とする。さらに、本
発明は、画像データを所定解像度に変換する解像度変換
手段（解像度変換処理部２１２）を備えることを特徴と
する。さらにまた、本発明は、画像データを構成するブ
ロックの位置を所定位置に並び替える並び替え手段（並
び替え処理部２１３）を備えることを特徴とする。

【００４０】さらに、本発明は、入力画像データがラス
タ化される前のＪＰＥＧ復号化データであって、画像処
理に用いられるブロックが、ＪＰＥＧ復号化が行われた
際に用いられたブロック（８×８画素またはＭＣＵ）で
あることを特徴とする。さらにまた、本発明は、画像デ
ータがラスタ化される前のＭＰＥＧ復号化データであっ
て、画像処理に用いられるブロックが、ＭＰＥＧ復号化
が行われた際に用いられたブロック（８×８画素または
ＭＢ）であることを特徴とする。

【００４１】次に、上述した構成による画像処理装置の
処理動作について説明する。図８は、第１の実施形態に
よる前段画像処理部２１の動作手順を説明するためのフ
ローチャートである。

【００４２】まず、画像処理装置の入力部１から処理対
象となる画像データを入力するとともに、不図示の操作
部等を用いて上述した各画像処理に必要なパラメータ設
定が行われる（ステップＳ８１）。ここで、画像処理に
おけるパラメータとは、画像をクリッピング処理する範
囲の指定、解像度変換処理のサイズ、並び替え処理に必
要な回転モード、サンプリングモード（ＪＰＥＧでの
４：４：４、４：２：２：、４：２：０等）、出力バン
ドバッファの領域等のことである。

【００４３】次に、入力された画像データに対して、ク
リッピング処理部２１１においてクリッピング処理が行
われる（ステップＳ８２）。図９は、ステップＳ８２で
のクリッピング処理手順を詳細に説明するためのフロー
チャートである。

【００４４】ここでは、図３に示したように、クリッピ
ングの範囲始点を（ＸＳ，ＹＳ）とし、終点を（ＸＥ，
ＹＥ）として指定した場合を例に挙げる。上述したよう
に、本発明においては、あるブロック単位でのクリッピ
ングが行われる。尚、より細かいクリッピングを後段処
理部で行うことが可能である。このブロック単位とは、
例えばＪＰＥＧデータであれば、ＤＣＴブロックである
８×８画素単位、あるいはＹ，Ｃｒ、Ｃｂをひとつにま
とめたＭＣＵを単位としてもよい。このようなブロック
単位でのクリッピング処理を行うことにより、バンドバ
ッファに格納されるデータ量を削減する。これにより後
段画像処理部２２での処理に要する負荷を軽減すること
ができるだけでなく、画像処理装置全体の処理速度も速
くなる。

【００４５】ステップＳ９１では、クリッピング処理が
終了したか否かの判定が行われる。即ち、クリッピング
範囲の指定を始点（ＸＳ，ＹＳ）と終点（ＸＥ，ＹＥ）
で示される矩形領域とした場合、入力画像ブロックの座
標Ｘ，ＹがＸＥ、ＹＥの範囲を共に越えている場合（Ｙ
ＥＳ）、すでにクリッピングしたい範囲を越えているこ
とを示すので、ここで終了処理を行う（ステップＳ９
３）。この終了処理により、後段画像処理部２２に対し
て終了したことを示す指示（これにより、後段画像処理
部２２が起動する）や、終了信号（Crip_Finish）の伝
播により、前段画像処理部２１におけるその後の処理を
終了させることも可能である。

【００４６】一方、ステップＳ９１においてクリッピン
グ処理が終了していない場合（ＮＯ側）、指定した範囲
がクリッピング範囲内かの判定が行われる（ステップＳ
９２）。その結果、クリッピング範囲内の場合（ＹＥＳ
側）、有効データ処理を行って後続する画像処理部（こ
こでは解像度変換処理ステップＳ８３）に対して有効な
データであることを示す（ステップＳ９４）。一方、ス
テップＳ９２において有効範囲でないと判定された場合
（ＮＯ側）、無効データであることを示す（ステップＳ
９５）。なお、後続する画像処理部に信号等を出力しな
いことによって、無効データ処理とすることも可能であ
る。入力ブロックに対する有効データ処理ステップＳ９
４及び無効データ処理ステップＳ９５が終了すると、次
のブロックの判定のため、終了判定ステップＳ９１に戻
り、上記操作を繰り返す。

【００４７】ステップＳ８２においてクリッピング処理
にて有効と判断されたブロックには、解像度変換処理が
行われる（ステップＳ８３）。図１０は、ステップＳ８
３で行われる解像度変換処理の詳細を説明するためのフ
ローチャートである。解像度変換処理部２１２では、ま
ず解像度変換があるか否かの判定が行われる（ステップ
Ｓ１０１）。その結果、解像度変換がないと判定された
場合（ＮＯ側）、解像度変換処理を行うことなく終了
し、後続する画像処理部に入力された画像データをその
まま渡す。一方、解像度変換があると判定された場合
（ＹＥＳ側）、解像度変換のパラメータ設定が行われる
（ステップＳ１０２）。そして、設定されたパラメータ
に従い解像度変換処理が行われ、所望のサイズになるよ
うに間引き処理や線形補間処理等の処理が行われる（ス
テップＳ１０３）。なお、図８のパラメータ設定ステッ
プＳ８１にて設定された解像度変換処理後のサイズよ
り、解像度変換処理判定ステップＳ１０１を行い、パラ
メータ設定ステップＳ１０２を省略することも可能であ
る。例えば、入力画像のブロックの横サイズが８で、解
像度変換後の横サイズが８未満の場合、解像度変換を行
う。この時、解像度変換後の横サイズが解像度変換のパ
ラメータになっており、たとえは４に設定されている場
合、解像度変換によって８×８画素のブロックが４×４
のブロックに縮小される。

【００４８】ステップＳ８３で解像度変換処理が行われ
た後、並び替え処理部２１３において、ブロック内の並
び替え（回転等）処理が行われる（ステップＳ８４）。
そして、処理された画像データがＳＤＲＡＭ２１４に保
存される（ステップＳ８５）。ステップＳ８４におい
て、並び替え処理が実行されることによって保存時にア
ドレス生成が簡単になるだけでなく、従来の１画素ごと
の保存（シングルライト）ではなく、複数個単位の保存
（バーストライト）が可能となり、１画素あたりのアク
セス速度を早くすることができる。

【００４９】すなわち、保存先がＳＤＲＡＭとすると、
ＳＤＲＡＭへの書き込みアドレスの連続性を増加させ
て、転送効率を上げることが可能となる。さらに、保存
先が組み込み機器のメインメモリのように、多くのバス
マスタからのアクセスが生じるような場合においては、
アクセス効率をあげることによって後段画像処理部２２
の画像処理だけでなく、他の処理への影響も少なくする
ことができる。

【００５０】さらにまた、ＪＰＥＧ画像を例にあげて説
明すると、クリッピング処理において本実施形態のよう
にブロック単位で大まかな切り抜きを行い、その後、切
り抜いたブロックに対して解像度変換を行い、ラスタ化
されたＲＧＢ点順次データとして保存することにより、
後段処理部における画素単位のクリッピングや、より詳
細な解像度変換等の処理をより簡単に行うことができ
る。

【００５１】すなわち、本発明に係る画像処理装置は、
画像データを画像処理するための条件を設定する条件設
定手段と、画像データに対して画像処理を実行する範囲
を指定する指定手段と、画像データを所定解像度に変換
する解像度変換手段と、画像データを構成するブロック
内での順番を並び替える並び替え手段と、並び替えたブ
ロックを記録デバイスの所定位置に記録する記録手段と
を備えることを特徴とする。

【００５２】上述したように、ブロック単位でクリッピ
ング処理、解像度変換処理、並び替え処理を行うことに
より、処理動作そのものが簡単になるだけでなく、後段
処理部への負荷を軽減できるといえる。また、各処理の
途中で画像データを保存する場合、その保存に必要な容
量も少なくすることが可能となる。

【００５３】また、ブロック単位ですでに並び替えを行
っているので保存先等へのアドレス生成が簡単になり、
また並び替えを行っているので、連続データとして一度
に複数のデータを格納することが可能となり、転送効率
が良くなる。

【００５４】［第２の実施形態］図１１は、本発明の第
２の実施形態に係る画像処理装置の構成を示すブロック
図である。図中、１１０はＪＰＥＧ復号化回路、１１１
はＭＣＵクリッピング回路、１１２はＭＣＵ縮小回路、
１１３はブロック内回転回路、１１４はブロックバッフ
ァ、１１５は点順次化回路、１１６はＲＧＢ変換回路、
１１７はページバッファ、１１８は画素クリッピング回
路、１１９はリサイズ回路である。以下、第１の実施形
態と異なる部分のみ説明する。

【００５５】入力部１よりＪＰＥＧ圧縮画像がＪＰＥＧ
復号化回路１１０に入力され、復号化されてＭＣＵ単位
に出力される。ＭＣＵクリッピング回路１１１はＭＣＵ
単位に有効・無効を判定し、有効ＭＣＵはＭＣＵ縮小回
路１１２で所望のサイズに縮小され、ブロック内回転回
路１１３のアドレス生成によりブロックバッファ１１４
の回転後の所定位置に格納される。ＭＣＵ１つ分のデー
タがブロックバッファに格納されると、点順次化回路１
１５はブロックバッファ１１４よりＹ、Ｃｒ、Ｃｂのデ
ータを同時に読み出しＲＧＢ回路１１６にてＲＧＢデー
タに変換する。なお、Ｃｒ、Ｃｂデータがサブサンプリ
ングされている場合は、点順次化時に補間して出力す
る。変換されたＲＧＢデータはページバッファ１１７に
ＭＣＵ単位で回転モードに対応したアドレスに格納され
る。

【００５６】１ページ分のデータがページバッファ１１
７に格納されると、不図示のプリントエンジンの同期信
号に従ってページバッファ１１７のページ先頭よりＲＧ
Ｂデータが読み出される。画素クリッピング回路１１８
は上記ＭＣＵクリッピング回路１１１でクリッピングさ
れなかった画素をクリップしリサイズ回路１１９にて所
望のサイズに変換した後、出力部よりプリントエンジン
に出力される。

【００５７】次に、具体的な動作について説明する。

【００５８】図１２は、第２の実施形態に係る画像処理
装置による画像処理の具体例を説明するための図であ
る。図２に示すように、本実施形態では２２７２×１７
０４画素、サンプリングモードを４：２：２のＪＰＥＧ
画像から１６００×１２００画素をトリミングして１ペ
ージが６８０×４８０画素のプリンタにて出力するもの
とする。なお、トリミング範囲は左上の頂点を（０，
０）としたとき、始点（３００，３００）と終点（１８
９９，１４９９）で囲まれる矩形範囲（境界含む）とす
る。

【００５９】サンプリングモードは４：２：２であるの
で、ＭＣＵサイズは１６×８となる。従って横方向のＭ
ＣＵ数は２２７２／１６＝１４２、縦方向のＭＣＵ数は
１７０４／８＝２１３（いずれも８ビットで良い）とな
り、ＭＣＵクリッピング回路１１１の横方向ＭＣＵカウ
ンタは１４２進にセットされる。また、トリミングの始
点座標は（３００，３００）、終点座標は（１８９９，
１４９９）であるから、ＭＣＵ有効範囲は（ＸＳ，Ｙ
Ｓ）＝（１８，３７）、終点座標は（ＸＥ，ＹＥ）＝
（１１９，１８７）となる。なお、トリミング領域が必
ずしもＭＣＵ境界と一致するとは限らないので、始点
（ＸＳ，ＹＳ）は切り捨て、終点（ＸＥ，ＹＥ）は切り
上げとなる。具体的には、ＸＳは右４ビットシフトした
値、ＹＳは右３ビットシフトした値、ＸＥは右４ビット
シフトした値にシフト前の下位４ビットをＯＲした結果
（０または１）を加算した値、ＹＥは右３ビットシフト
した値にシフト前の下位３ビットをＯＲした結果を加算
した値となる。

【００６０】ＭＣＵクリッピング回路１１１は上記（Ｘ
Ｓ，ＹＳ）＝（１８，３７）及び（ＸＥ，ＹＥ）＝（１
１９，１８７）をＭＣＵカウンタの値と比較し、有効範
囲のＭＣＵのときのみ、前述した有効信号Crip_Valid
を"Ｈ"にする。

【００６１】ＭＣＵ縮小回路１１２は有効範囲内のＭＣ
Ｕサイズを所定サイズに縮小する。図１３は、ＭＣＵ縮
小回路１１２の細部構成を示すブロック図である。同図
に示したように、ＭＣＵ縮小回路１１２は、横サイズ縮
小回路１３１と縦サイズ縮小回路１３２の２つの縮小回
路、有効信号生成回路１３３にて構成される。

【００６２】有効信号生成回路１３３は入力される上記
有効信号Crip_Validに従い、内部の横カウンタ、縦カウ
ンタをインクリメントする。この２つのカウンタによ
り、ブロック内での画素位置を把握する。本実施形態で
はブロックサイズは８×８画素なので、横カウンタ、縦
カウンタは共に３ビットで、横カウンタのキャリーで縦
カウンタがインクリメントされる。横カウンタの値ｘは
横サイズ縮小回路１３１に、縦カウンタの値ｙは縦サイ
ズ縮小回路１３２に供給され、各々補間係数の選択に使
用される。また、横カウンタの値ｘ及び縦カウンタの値
ｙは各々有効信号テーブルに入力され、有効信号に変換
される。有効信号テーブルは縮小サイズ別に８ビットの
出力を持ち、各カウンタの値より１ビットを選択する。
なお、ここでは説明の簡略化ため、テーブル構成として
いるが、後述するようにカウンタ値より有効信号を直接
生成しても良い。生成された縦、横の有効信号は、入力
された有効信号Crip_Validにタイミングを合せてＡＮＤ
し、ＭＣＵ縮小回路有効信号Resize_Validとして出力す
る。

【００６３】図１４は、横サイズ縮小回路１３１又は縦
サイズ縮小回路１３２の具体的な構成を示すブロック図
である。横サイズ縮小回路と縦サイズ縮小回路との違い
は、バッファ１４４の遅延量で、横サイズ縮小回路の場
合は１画素分で、縦サイズ縮小回路の場合は１ライン
（８画素）分である。ここでは隣接する画素と補間画素
との位置より線形補間で求める。例えば、縮小後のサン
プリングポイントが画素Ａと画素Ｂの間で、サンプリン
グポイントから画素Ｂまでの距離とサンプリングポイン
トから画素Ａまでの距離の比がα：（１−α）のとき、
補間ポイントの値Ｐは、Ｐ＝αＡ＋（１−α）Ｂ（１）となる。

【００６４】図１５は、ＭＣＵ縮小後のサンプリングポ
イントを具体的に示す図である。網点がかかっている丸
が縮小後のサンプリングポイントを表している。図１５
において、（ａ）は７×７画素、（ｂ）は６×６画素、
（ｃ）は５×５画素、（ｄ）は４×４画素、（ｅ）は３
×３画素、（ｆ）は２×２画素に縮小した場合を示して
いる。なお、１×１画素に縮小した場合は縮小前の
（ｘ，ｙ）＝（３，３）の位置に一致する。図から明ら
かなように、縦方向、横方向共に８画素周期の繰返しに
なっている。つまり、ブロック内で縮小は完結してい
る。なお、折り返しノイズ除去のため、ＪＰＥＧ復号化
回路１１０ではＱテーブルを操作し、折り返しノイズと
なる高周波成分を排除してから逆ＤＣＴするものとし、
１×１画素、２×２画素、４×４画素では補間せずに該
当する位置のデータがそのまま出てくるものとする。ま
た、図中の円で囲まれた数字は、有効となるタイミング
を示している。

【００６５】図７は、図１５に示したそれぞれのサンプ
リングポイントの場合における補間係数（２５６倍して
整数化した値）を示す図である。ここでα＝２５６は縮
小後のサンプリングポイントと入力画素の位置が一致し
ている場合を表し、この場合は補間せずに入力画素デー
タをそのまま出力する。また、上述したように、横サイ
ズ縮小回路と縦サイズ縮小回路の補間回路は同じである
ので、補間係数も同一となる。従って、縦サイズ縮小回
路１３２においては、図７におけるｘはｙに置き換わ
る。

【００６６】なお、図７で背景がドットになっている欄
は無効データを示しており、このタイミングのときの有
効信号は"Ｌ"（無効）となる。従って、補間係数はどの
ような値を設定してもかまわない。ここでは、回路の簡
略化のため、無効データのときの補間係数も規定してい
る。例えば、全ての係数はｘ≧４で出現順が逆転（αと
（１−α）も入れ替え）するようになっている。また、
縮小後のサイズＷが６の時と３の時の係数を同一にして
いる。例えばＷ＝７の時の係数テーブルは（２５５，２
１９，１８３，１４６，１１０，７３，３７，０）に設
定し、αは左から（１−α）は右から読み出せばよい。
なお、係数テーブルのビット数を削減するため、係数が
２５５の時は補間せずに入力データをそのまま出力する
（スルーモード）。

【００６７】また、縮小後のサイズＷが２のべき乗の時
は、全てスルーモードとしているので、係数は不要であ
る。さらに、（１−α）はαの２の補数となるので、α
のビット反転＋１より生成しても良い。この場合、例え
ば上記Ｗ＝７の時の係数テーブルは（０，３７，７３，
１１０）の４つの係数のみで良い。αは（１−α）のビ
ット反転＋１より生成し、ｘ≧４では逆順に読み出した
値をαに、読み出した値のビット反転＋１を（１−α）
にセットする。

【００６８】なお、ｘ＝７（またはｙ＝７）の時、無効
データとしているのは、バッファ１４４による遅延を補
償するためである。通常、横サイズ縮小回路では１画素
分、縦サイズ縮小回路では８画素分のレイテンシ（遅
延）が発生する。このため、ＭＣＵ縮小回路１１２の補
間出力は９画素分のレイテンシ（遅延）で出力され、入
力有効信号及び横サイズ縮小の有効信号は、縦サイズ縮
小の有効信号とタイミングを合せてからＡＮＤをしなけ
ればならない。しかし、上述のようにｘ＝７（またはｙ
＝７）の時、無効データとすることで、内部の動作タイ
ミングを入力有効信号に同期化することができ、上記タ
イミング調整は不要になる。但し、上記横サイズ縮小回
路、縦サイズ縮小回路の出力をラッチする場合は、２画
素分のレイテンシ補償が必要である。さらに、ｘ＝０
（またはｙ＝０）のデータも可能な限り使用しないよう
にしている。これは、ＤＣＴの高周波成分削減による歪
の影響は周辺部に大きく現れるので、周辺部の画素の使
用を避けて上記歪の影響を少なくするためである。

【００６９】上記縮小回路の有効信号は簡単に生成でき
る。即ち、Ｗ＝１の時はｘ＝３で"Ｈ"、Ｗ＝２の時はｘ
の下位２ビット＝０１で"Ｈ"、Ｗ＝３の時はｘ＝１，
４，６で"Ｈ"、Ｗ＝４の時はｘのＬＳＢ＝０で"Ｈ"、Ｗ
＝５の時はｘ＝（２，５，７）以外で"Ｈ"、Ｗ＝６の時
はｘ＝（３，７）以外で"Ｈ"、Ｗ＝７の時はｘ＝（７）
以外で"Ｈ"、となる。

【００７０】ｘ＝７で常に有効信号を"Ｌ"とすれば、さ
らに簡略化できる。例えば、Ｗ＝７では判定は不要にな
り、Ｗ＝６はＷ＝１の反転で良い。また、Ｗ＝５はＷ＝
３に＋１したものの反転であり、２と５（Ｗ＝３におい
ては１と６）は１の補数の関係にあるので、ｘのＭＳＢ
と下位の２ビットそれぞれをＥＸＯＲすることによって
判定すればよい。

【００７１】上述したように、ブロックバッファ１１４
ではブロック内の回転及び点順次化が実行される。ＪＰ
ＥＧの場合、サンプリングモードが４：２：０のときＭ
ＣＵの画素サイズが最大となる。このとき、ＪＰＥＧ復
号化回路１１０からはＭＣＵとして輝度信号が４ブロッ
ク（Ｙ０，Ｙ１，Ｙ２，Ｙ３）、色差信号が各１ブロッ
ク（Ｃｒ、Ｃｂ）の６ブロックが８×８画素のブロック
毎に順次入力される。ブロックバッファ１１４には３つ
のブロックバッファ（Ｙブロックバッファ、Ｃｒブロッ
クバッファ、Ｃｂブロックバッファ）があり、各々個別
のＲＡＭより構成されている（但し、Ｃｒブロックバッ
ファとＣｂブロックバッファのアドレスは共通化できる
ので、データバスの上位・下位に分離して格納すること
で同一ＲＡＭ上に構成しても良い）。

【００７２】ブロック内回転回路１１３には入力される
上記有効信号Resize_Validに従い、内部の書き込み用横
カウンタ、縦カウンタ、ブロックカウンタをインクリメ
ントする。上記縦・横２つのカウンタにより、ブロック
内での画素位置を把握し、ブロックカウンタにてブロッ
クの位置を把握する。本実施形態ではブロックサイズは
最大８×８画素なので、横カウンタ、縦カウンタは共に
３ビットとなる。また、ＭＣＵ縮小回路１１２でサイズ
が変更されている場合は、横カウンタ、縦カウンタはサ
イズ分のカウンタとなる。即ち、縮小後のサイズをＷと
すると、カウンタがＷ−１の時にキャリーが発生し、０
に戻る（Ｗ進カウンタ）。なお、縦カウンタは、横カウ
ンタのキャリーでインクリメントされる。また、ＭＣＵ
内のＹブロックの数は最大４なので、ブロックカウンタ
は２ビットとなり、横カウンタのキャリーと縦カウンタ
のキャリーのＡＮＤでインクリメントされる。

【００７３】書き込み用横カウンタの値をＸｗ、縦カウ
ンタの値をＹｗ、ブロックカウンタの値をＢｗとする
と、Ｙブロックバッファへの書き込みアドレスは（Ｂ
ｗ，Ｙｗ，Ｘｗ）となる（ここで"，"はビット結合を示
す）。同様にＣｒブロックバッファとＣｂブロックバッ
ファの書き込みアドレスは（Ｙｗ，Ｘｗ）となる。

【００７４】図１６は、図１２の具体例における輝度信
号データがＹブロックバッファに格納される様子を示し
た図である。なお、四角の中の番号は格納されるタイミ
ングを示している。本実施形態では、ＭＣＵ縮小した場
合においても、並び替えせずに縮小前の８×８画素単位
に格納している。これにより、格納時のアドレスが回転
モードに依存しなくなり、アドレス生成が容易になる
（アドレス生成部での制御は、Ｙ，Ｃｒ，Ｃｂのブロッ
クシーケンス及び縮小後のサイズＷによるキャリー制御
のみとなる）。

【００７５】図１７は、図１２の具体例における色差信
号データがＣｒブロックバッファ及びＣｂブロックバッ
ファ（Ｃｒブロックバッファ及びＣｂブロックバッファ
は同一のメモリ上に構成しても良い。）に格納される様
子を示した図である。なお、四角の中の番号は格納され
るタイミングを示している。図中に示したように本実施
形態では、ＭＣＵ縮小にて１／２以下（Ｗ≦４）に縮小
した場合、サブサンプリングされている方向の縮小後の
画素サイズを２倍にする。即ち、輝度信号の縮小後の画
素サイズをＷとした時、サブサンプリングされている方
向の画素データの縮小後のサイズは２Ｗとなる。この構
成により、縮小による色差信号の解像度の劣化を最小に
する。

【００７６】一方、読み出し時は、読み出し用の横カウ
ンタ、縦カウンタ及びブロックカウンタによってアドレ
スを生成する。上記カウンタの構成はサンプリングモー
ド及び回転モードにより異なる。ここでは、各サンプリ
ングモードに対応するため、Ｙブロックバッファ用は横
カウンタを３ビット、縦カウンタを４ビット、ブロック
カウンタを１ビットにて構成し、Ｃ（Ｃｒ，Ｃｂ共通）
ブロックバッファ用は横カウンタを４ビット、縦カウン
タを３ビットにて構成する。

【００７７】例えば、Ｙブロックバッファ用カウンタの
場合、４：４：４モードでは横カウンタ、縦カウンタ共
にＷ進アップダウンカウンタ（３ビット）として動作
し、４：２：２モードでは、横カウンタはＷ進アップダ
ウンカウンタ、縦カウンタは２Ｗ進のアップダウンカウ
ンタ（０°、１８０°）またはＷ進のアップダウンカウ
ンタ＋１ビットのブロックカウンタ（９０°、２７０
°）として動作し、４：２：０モードでは、横カウンタ
はＷ進アップダウンカウンタ、縦カウンタは２Ｗ進のア
ップダウンカウンタ＋１ビットのブロックカウンタとし
て動作する。上記カウンタ構成の切り替えはキャリー
（ボロー）の生成方法によって行う。なお、ダウンカウ
ント時の初期値はＷ−１（Ｗ進）または２Ｗ−１（２Ｗ
進）である。

【００７８】図１８は、回転モードとＹブロックバッフ
ァの読み出し位置との関係を示す図である。図中の四角
は８×８画素のブロックを、四角中の数字はブロックの
入力順を、小さな四角は縮小後のブロック位置を示して
いる。また、矢印はデータの読み出される方向を示して
いる。また、ドットで示されているブロックは４：２：
２モードの時の対象ブロックを示している。

【００７９】Ｙブロックバッファの読み出し用横カウン
タの値をＸｒ、縦カウンタの値をＹｒ（またはＹ
ｒ'）、ブロックカウンタの値をＢｒとし、また、Ｃ
（Ｃｒ，Ｃｂ）ブロックバッファの読み出し用横カウン
タの値をＸｃｒ（またはＸｃｒ'）、縦カウンタの値を
Ｙｃｒ（またはＹｃｒ'）、とすると、図１８より、各
ブロックバッファの読み出しアドレスは下記の式で表さ
れる。尚、以下では、"，"はビット結合を、"！"はダウ
ンカウントを示すものとする。（１）サンプリングモード＝４：４：４の時（Ｙ、Ｃ
ｒ、Ｃｂ共通）０°のとき：Ｙｒ，Ｘｒ９０°のとき：！Ｘｒ，Ｙｒ１８０°のとき：！Ｙｒ，！Ｘｒ２７０°のとき：Ｘｒ，！Ｙｒ（２）サンプリングモード＝４：２：２の時［Ｙブロックアドレス］、（Ｙｒ'は２Ｗ進）０°のとき：Ｙｒ'[0]，Ｙｒ'[3..1]，Ｘｒ９０°のとき：Ｂｒ，！Ｘｒ，Ｙｒ１８０°のとき：！Ｙｒ'[0]，！Ｙｒ'[3..1]，！Ｘｒ２７０°のとき：！Ｂｒ，Ｘｒ，！Ｙｒ［Ｃｒ，Ｃｂブロックアドレス］（Ｗ＞４の時、Ｘｃ
ｒ'、Ｙｃｒ'は２Ｗ進）０°のとき：Ｙｃｒ，Ｘｃｒ'[3..1] ９０°のとき：！Ｘｃｒ，Ｙｃｒ'[3..1] １８０°のとき：！Ｙｃｒ，！Ｘｃｒ'[3..1] ２７０°のとき：Ｘｃｒ，！Ｙｃｒ'[3..1] ［Ｃｒ，Ｃｂブロックアドレス］（Ｗ≦４の時、Ｘｃ
ｒ'、Ｙｃｒ'は２Ｗ進）０°のとき：Ｙｃｒ，Ｘｃｒ' ９０°のとき：！Ｘｃｒ，Ｙｃｒ' １８０°のとき：！Ｙｃｒ，！Ｘｃｒ' ２７０°のとき：Ｘｃｒ，！Ｙｃｒ' （３）サンプリングモード＝４：２：０の時［Ｙブロックアドレス］（Ｙｒ'は２Ｗ進）０°のとき：Ｂｒ，Ｙｒ'[0]，Ｙｒ'[3..1]，Ｘｒ９０°のとき：！Ｙｒ'[0]，Ｂｒ，！Ｘｒ，Ｙｒ'[3..
1] １８０°のとき：！Ｂｒ，！Ｙｒ'[0]，！Ｙｒ'[3..
1]，！Ｘｒ２７０°のとき：Ｙｒ'[0]，！Ｂｒ，Ｘｒ，！Ｙｒ'
[3..1] ［Ｃｒ，Ｃｂブロックアドレス］（Ｗ＞４の時、Ｘｃ
ｒ'、Ｙｃｒ'は２Ｗ進）０°のとき：Ｙｃｒ'[3..1]，Ｘｃｒ'[3..1] ９０°のとき：！Ｘｃｒ'[3..1]，Ｙｃｒ'[3..1] １８０°のとき：！Ｙｃｒ'[3..1]，！Ｘｃｒ'[3..1] ２７０°のとき：Ｘｃｒ'[3..1]，！Ｙｃｒ'[3..1] ［Ｃｒ，Ｃｂブロックアドレス］（Ｗ≦４の時、Ｘｃ
ｒ'、Ｙｃｒ'は２Ｗ進）０°のとき：Ｙｃｒ'[3..1]，Ｘｃｒ' ９０°のとき：！Ｘｃｒ'[3..1]，Ｙｃｒ' １８０°のとき：！Ｙｃｒ'[3..1]，！Ｘｃｒ' ２７０°のとき：Ｘｃｒ'[3..1]，！Ｙｃｒ' なお、上記カウンタの内、所定カウンタの機能（アップ
カウントとダウンカウント）を逆転させることで、縦及
び横の任意の鏡像を得ることができる。

【００８０】また、有効信号を操作することにより、各
ブロックバッファのカウンタを共通にすることも可能で
ある。この場合、読み出し用の横カウンタ、縦カウンタ
及びブロックカウンタは各々３ビット、４ビット、１ビ
ットのバイナリカウンタでよく、Ｙブロックバッファの
読み出しアドレスは、０°のとき：Ｂｒ，Ｙｒ[0]，Ｙｒ[3..1]，Ｘｒ９０°のとき：!Ｙｒ[0]，Ｂｒ，!Ｘｒ，Ｙｒ[3..1] １８０°のとき：!Ｂｒ，!Ｙｒ[0]，!Ｙｒ[3..1]，!Ｘ
ｒ２７０°のとき：Ｙｒ[0]，!Ｂｒ，Ｘｒ，!Ｙｒ[3..1] のようになる。但し、"，"はビット結合を、"！"はビッ
ト反転を示すものとする（以下同じ）。

【００８１】また、Ｃ（Ｃｒ，Ｃｂ）ブロックバッファ
の読み出しアドレスは、４：２：２モードでＷ＞４の
時、０°のとき：Ｙｒ[3..1]，Ｙｒ[0]，Ｘｒ[2..1] ９０°のとき：!Ｙｒ[0]，!Ｘｒ[2..1]，Ｙｒ[3..1] １８０°のとき：!Ｙｒ[3..1]，!Ｙｒ[0]，!Ｘｒ[2..1] ２７０°のとき：Ｙｒ[0]，Ｘｒ[2..1]，!Ｙｒ[3..1] ４：２：０モードでＷ＞４の時、０°のとき：Ｂｒ，Ｙｒ[3..2]，Ｙｒ[0]，Ｘｒ[2..1] ９０°のとき：!Ｙｒ[0]，!Ｘｒ[2..1]，Ｂｒ，Ｙｒ
[3..2] １８０°のとき：!Ｂｒ，!Ｙｒ[3..2]，!Ｙｒ[0]，!Ｘ
ｒ[2..1] ２７０°のとき：Ｙｒ[0]，Ｘｒ[2..1]，!Ｂｒ，!Ｙｒ
[3..2] ４：２：２モードでＷ≦４の時、０°のとき：Ｙｒ[3..1]，Ｙｒ[0]，Ｘｒ[1..0] ９０°のとき：!Ｘｒ，Ｂｒ，Ｙｒ[2..1] １８０°のとき：!Ｙｒ[3..1]，!Ｙｒ[0]，!Ｘｒ[1..0] ２７０°のとき：Ｘｒ，!Ｂｒ，!Ｙｒ[2..1] ４：２：０モードでＷ≦４の時、０°のとき：Ｂｒ，Ｙｒ[2..1]，Ｙｒ[0]，Ｘｒ[1..0] ９０°のとき：!Ｙｒ[0]，!Ｘｒ[1..0]，Ｂｒ，Ｙｒ
[2..1] １８０°のとき：!Ｂｒ，!Ｙｒ[2..1]，!Ｙｒ[0]，!Ｘ
ｒ[1..0] ２７０°のとき：Ｙｒ[0]，Ｘｒ[1..0]，!Ｂｒ，!Ｙｒ
[2..1] となる。

【００８２】また、横方向のアドレス（図１８のＸ方
向）を反転するだけで横方向の鏡像を、縦方向のアドレ
ス（図１８のＹ方向）を反転するだけで縦方向の鏡像を
出力させることができる。

【００８３】なお、この場合の有効信号は、０°のとき：Ｘｒ＜ＷかつＹｒ＜Ｗのとき有効９０°のとき：!Ｘｒ＜ＷかつＹｒ＜Ｗのとき有効１８０°のとき：!Ｘｒ＜Ｗかつ!Ｙｒ＜Ｗのとき有効２７０°のとき：Ｘｒ＜Ｗかつ!Ｙｒ＜Ｗのとき有効となる。

【００８４】さらに、４：２：２モードで、無効なブロ
ックの読み出しを削減するため、Ｙブロックバッファの
読み出しアドレスを、０°のとき：０，Ｙｒ[0]，Ｙｒ[3..1]，Ｘｒ９０°のとき：０，Ｙｒ[3]，!Ｘｒ，Ｙｒ[2..0] １８０°のとき：０，!Ｙｒ[0]，!Ｙｒ[3..1]，!Ｘｒ２７０°のとき：０，!Ｙｒ[3]，Ｘｒ，!Ｙｒ[2..0] Ｃ（Ｃｒ，Ｃｂ）ブロックバッファの読み出しアドレス
をＷ＞４の時、０°のとき：Ｙｒ[3..1]，Ｙｒ[0]，Ｘｒ[2..1] ９０°のとき：!Ｘｒ，Ｙｒ[3..1] １８０°のとき：!Ｙｒ[3..1]，!Ｙｒ[0]，!Ｘｒ[2..1] ２７０°のとき：Ｘｒ，!Ｙｒ[3..1] Ｃ（Ｃｒ，Ｃｂ）ブロックバッファの読み出しアドレス
をＷ≦４の時、０°のとき：Ｙｒ[3..1]，Ｙｒ[0]，Ｘｒ[1..0] ９０°のとき：!Ｘｒ，Ｙｒ[3]，Ｙｒ[1..0] １８０°のとき：!Ｙｒ[3..1]，!Ｙｒ[0]，!Ｘｒ[1..0] ２７０°のとき：Ｘｒ，!Ｙｒ[3]，!Ｙｒ[1..0] に設定するようにしても良い。この場合は図１８の灰色
のブロックのみ読み出される。

【００８５】なお、本実施形態では、ブロックバッファ
の読み出し時にブロック内回転を行う構成としたが、図
１９及び図２０に示すようにブロックバッファへのデー
タ書き込み時にブロック内回転した位置へデータを格納
するようにしても良い。すなわち、図１９は、書き込み
時にブロック内回転した時の輝度信号データがＹブロッ
クバッファに格納される様子を示す図である。また、図
２０は、書き込み時にブロック内回転した時の色差信号
データがＣｒブロックバッファ及びＣｂブロックバッフ
ァに格納される様子を示す図である。

【００８６】また、本実施形態では、読み出し時に８×
８画素単位の識別が可能であるので、読み出し時の有効
信号を操作することにより、８×８画素単位のクリッピ
ングを行うことも可能である。この場合、ＭＣＵ単位、
ＤＣＴブロック（８×８画素）単位、画素単位の３段階
のクリッピングになる。あるいはＭＣＵ単位のクリッピ
ングを省略して、ＤＣＴブロック（８×８画素）単位、
画素単位の２段階のクリッピングとしても良い。

【００８７】さらに、点順次化されたＹＣｒＣｂデータ
はＲＧＢ変換回路１１６にてＲＧＢデータに変換され、
ページバッファ１１７に格納される。

【００８８】さらにまた、ページバッファ１１７への格
納は、上記ＭＣＵ単位で行われる。

【００８９】ＭＣＵの先頭アドレスは、上記ブロック内
の並び替えと同様に、横方向のＭＣＵカウンタ及び縦方
向のＭＣＵカウンタより生成できる。但し、この場合、
複数の乗算が必要となり、アドレス生成が複雑になる。
そこで、現画素のアドレスに差分アドレスを加算して次
画素のアドレスを求める方法（以下、「差分アドレッシ
ング法」と記す）によりページバッファの格納アドレス
を生成する。即ち、直前画素のアドレスをＡ（ｎ−
１）、差分アドレスをＤとしたとき、現画素のアドレス
Ａ（ｎ）を、Ａ（ｎ）＝Ａ（ｎ−１）＋Ｄ（２）とする。

【００９０】差分アドレスＤは、回転やサンプリングモ
ードにより下記に示すシーケンスにて切り替わる。ここ
で、ＭＣＵラインエンド（右端のＭＣＵの最終画素）に
おける差分アドレスをＤｌ、ＭＣＵラインエンド以外の
ＭＣＵエンド（ＭＣＵの最終画素）における差分アドレ
スをＤｍ、ＭＣＵエンド以外のブロック内ラインエンド
（ＭＣＵ内の右端画素）における差分アドレスをＤｂと
する。また、ＭＣＵ内の横方向カウンタの値をｘ、ＭＣ
Ｕ内の縦方向カウンタの値をｙ、横方向のＭＣＵカウン
タの値をＭｘ、縦方向のＭＣＵカウンタの値をＭｙ、回
転後のＭＣＵサイズをＷｘ×Ｗｙ、横方向のＭＣＵ数を
Ｗｍ、縦方向のＭＣＵ数をＨｍとする。この時の各差分
アドレスの切り替えタイミングを下記に示す。

【００９１】Ｄ＝Ｄｌ：ｘ＝Ｗｘ−１、ｙ＝Ｗｙ−１、
ｚ＝ｍ−１の時Ｄ＝Ｄｍ：ｘ＝Ｗｘ−１、ｙ＝Ｗｙ−１、ｚ≠ｍ−１の
時Ｄ＝Ｄｂ：ｘ＝Ｗｘ−１、ｙ≠Ｗｙ−１の時Ｄ＝１：上記以外ここで、ｚ＝Ｍｘ、ｍ＝Ｗｍ：０°、１８０°回転時、ｚ＝Ｍｙ、ｍ＝Ｈｍ：９０°、２７０°回転時である。

【００９２】また、各差分アドレス及びアドレスの初期
値Ａ(0)は、ページバッファの先頭アドレスをＡｓとす
ると、Ｄｂ＝Ｗｍ×Ｗｘ−Ｗｘ＋１：各回転モード共通［０°回転］Ａ(0)＝ＡｓＤｌ＝１Ｄｍ＝−Ｗｍ×Ｗｘ×（Ｗｙ−１）＋１［９０°回転］Ａ(0)＝Ａｓ＋（Ｗｍ−１）×ＷｘＤｌ＝−Ｗｍ×Ｗｘ×（Ｈｍ×Ｗｙ−１）−２Ｗｘ＋１Ｄｍ＝Ｗｍ×Ｗｘ−Ｗｘ＋１［１８０°回転］Ａ(0)＝Ａｓ＋Ｗｍ×Ｗｘ×（Ｈｍ−１）×Ｗｙ＋（Ｗ
ｍ−１）×ＷｘＤｌ＝−Ｗｍ×Ｗｘ×（２Ｗｙ−１）＋（Ｗｍ−２）×
Ｗｘ＋１Ｄｍ＝−Ｗｍ×Ｗｘ×（Ｗｙ−１）−２Ｗｘ＋１［２７０°回転］Ａ(0)＝Ａｓ＋Ｗｍ×Ｗｘ×（Ｈｍ−１）×ＷｙＤｌ＝Ｗｍ×Ｗｘ×（（Ｈｍ−２）×Ｗｙ＋１）＋１Ｄｍ＝−Ｗｍ×Ｗｘ×（２Ｗｙ−１）−Ｗｘ＋１となる。

【００９３】例えば、図１２の例では、ＭＣＵクリッピ
ング回路により１０１×１５１ＭＣＵの画像になり、Ｍ
ＣＵ縮小回路にて１６×８画素のＭＣＵは６×３画素の
ＭＣＵサイズに縮小され、ブロック内回転回路にて９０
°回転されて出力される。従って、ＭＣＵ縮小回転後の
ＭＣＵサイズは３×６となる。即ち、Ｗｘ＝３、Ｗｙ＝
６、Ｗｍ＝１５１、Ｈｍ＝１０１である。よって、ペー
ジバッファの先頭アドレスＡｓ＝０とおくと、Ａ（０）
＝４５０、Ｄｌ＝−２７４０７０、Ｄｍ＝Ｄｂ＝４５１
となる。ＭＣＵ内の横方向カウンタｘは３進カウンタ
で、このカウンタのキャリーでＭＣＵ内の縦方向カウン
タｙがカウントアップする。ＭＣＵ内の縦方向カウンタ
ｙは６進カウンタで、このカウンタのキャリーでＭＣＵ
カウンタＭｙがカウントアップする。ＭＣＵカウンタＭ
ｙは１０１進カウンタで、０から１００までカウントア
ップし、０に戻る。なお、横方向のＭＣＵカウンタは不
要である。

【００９４】差分アドレスＤは、１，１，４５１、１、
１，４５１，…，１，１，−２７４０７０，…のよう
に、３回に１回４５１に、１８１８回（１０１×６×３
回）に１回−２７４０７０に切り替わる。即ち、上記カ
ウンタのキャリーに同期して切り替わる。

【００９５】上述のように、回転モード、ＭＣＵ縮小回
転後のＭＣＵサイズ、画像の縦及び横のＭＣＵ数によっ
て上記パラメータＷｘ、Ｗｙ、Ｗｍ、Ｈｍが決定され、
ＭＣＵ内の横方向カウンタ、ＭＣＵ内の縦方向カウン
タ、ＭＣＵカウンタの構成が決まる。また、上記差分ア
ドレスＤｌ、Ｄｍ、Ｄｂは上記パラメータで一意に決ま
り、パラメータに変更がない限り一定である。したがっ
て、上記差分アドレスＤｌ、Ｄｍ、Ｄｂ及びアドレスの
初期値Ａ(0)をレジスタに格納することにより、複雑な
演算なしにアドレス生成が可能である。また、上述した
ように、通常はＤ＝１となる（アドレスが増加する方向
に連続する）ので、バーストライトによるメモリの使用
効率の向上が可能である。

【００９６】ページバッファ上には回転された状態で格
納されているので、ページバッファ１１７からの読み出
しは、モードに関係なくページバッファの先頭アドレス
Ａｓより順次（連続して）行われる。読み出された画像
データは、上記ＭＣＵクリッピング回路１１１でクリッ
ピングされなかった画素を画素クリッピング回路１１８
にてクリップし、リサイズ回路１１９にて所望のサイズ
に変換した後、出力部よりプリントエンジンに出力され
る。例えば、図１２の例では、ページバッファ上に４５
３×６０６画素のサイズで格納されている。これをユー
ザ設定領域である４５０×６００画素（１２００×１６
００の３／８倍）にクリップして、さらに、出力画像サ
イズである４８０×６４０画素に拡大（１６／１５倍）
して出力部より出力する。

【００９７】本実施形態ではＭＣＵ縮小回路にて目的の
サイズ付近にまで縮小する。図１２の例では１２００×
１６００画素を４８０×６４０画素にしたいので、縮小
率は４８０／１２００＝０.４となる。この値は１／８
（＝０.１２５）単位の縮小率の中では３／８（＝０.３
７５）が最も近い。従って、ＭＣＵ縮小回路にて３／８
に縮小し、後段のリサイズ回路で１６／１５倍すること
で、３／８×１６／１５＝０.４を実現する。

【００９８】上述したプリントエンジンの同期信号に従
って画像信号を出力するような場合、１／２以下の縮小
を１度で実行すると縮小後のサンプリングポイントが離
れてしまうので、補間に用いる画素の読み出しは不連続
になってしまう。従って、ページバッファをＤＲＡＭ上
に構成した場合は、メモリの使用効率が下がる。一方、
本実施形態では１／１６以上の縮小率においては、リサ
イズ回路１１９での縮小率は１／２以上となり、連続読
み出しにて対応可能となる（リサイズ回路１１９にライ
ンメモリを装備した場合は先頭より画像データを読み出
すだけでよい）。即ち、メモリアクセスの連続性が向上
し、メモリ使用効率が向上する。また、ＪＰＥＧ復号化
回路のＱテーブルを操作し、折り返しノイズとなる高周
波成分を排除してから逆ＤＣＴする構成により、折り返
しノイズ除去のためのプリフィルタが不要となる。ま
た、縮小率が１／２以下においては色差信号のサブサン
プリングによる補間を行わないようにしたので、色差信
号の解像度の劣化が抑えられる。

【００９９】なお、上記説明ではページバッファにて並
び替えを行っているが、これに限らず、バンドバッファ
（ページバッファの一部）でも良い。

【０１００】以上、本発明の実施形態を説明したが、こ
れに限らず本発明は、複数の機器（例えば、ホストコン
ピュータ、インタフェース機器、リーダ、プリンタ等）
から構成されるシステムに適用しても、一つの機器から
なる装置（例えば、複写機、ファクシミリ装置等）に適
用してもよい。

【０１０１】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記録媒体（または記憶媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはＣＰＵやＭＰＵ）が記録媒体に格納された
プログラムコードを読み出し実行することによっても、
達成されることは言うまでもない。この場合、記録媒体
から読み出されたプログラムコード自体が前述した実施
形態の機能を実現することになり、そのプログラムコー
ドを記録した記録媒体は本発明を構成することになる。
また、コンピュータが読み出したプログラムコードを実
行することにより、前述した実施形態の機能が実現され
るだけでなく、そのプログラムコードの指示に基づき、
コンピュータ上で稼働しているオペレーティングシステ
ム（ＯＳ）などが実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。

【０１０２】さらに、記録媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるＣＰＵなどが実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。

【０１０３】本発明を上記記録媒体に適用する場合、そ
の記録媒体には、先に説明したフローチャートに対応す
るプログラムコードが格納されることになる。

【０１０４】

【発明の効果】以上説明したように、本発明によれば、
画像データに対して処理に必要な範囲を一定のブロック
単位で指定して必要な範囲にだけ画像処理を実施し、そ
の後の画像処理より詳細な画像処理を行うので、画像デ
ータ全体に対する画像処理速度を高速化するとともに、
画像処理に必要とされるメモリも小さくすることができ
る。また、メモリアクセスの連続性を向上させ、メモリ
使用効率を向上することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による画像処理装置の
概要を説明するためのブロック図である。

【図２】図１における前段画像処理部２１の細部構成を
説明するためのブロック図である。

【図３】クリッピング処理部２１１で実施されるクリッ
ピング処理について説明するための概略図である。

【図４】並び替え処理部２１３で行われる回転処理を説
明するための概略図である。

【図５】第１の実施形態における並び替え処理部２１３
の処理動作の具体例を説明するための図である。

【図６】クリッピング処理以降の解像度変換処理と並び
替え処理を詳細に説明するための図である。

【図７】図１５に示したそれぞれのサンプリングポイン
トの場合における補間係数を示す図である。

【図８】第１の実施形態による画像処理装置の動作手順
を説明するためのフローチャートである。

【図９】ステップＳ８２でのクリッピング処理手順を詳
細に説明するためのフローチャートである。

【図１０】ステップＳ８３で行われる解像度変換処理の
詳細を説明するためのフローチャートである。

【図１１】本発明の第２の実施形態に係る画像処理装置
の構成を示すブロック図である。

【図１２】第２の実施形態に係る画像処理装置による画
像処理の具体例を説明するための図である。

【図１３】ＭＣＵ縮小回路１１２の細部構成を示すブロ
ック図である。

【図１４】横サイズ縮小回路１３１又は縦サイズ縮小回
路１３２の具体的な構成を示すブロック図である。

【図１５】ＭＣＵ縮小後のサンプリングポイントを具体
的に示す図である。

【図１６】図１２の具体例における輝度信号データがＹ
ブロックバッファに格納される様子を示した図である。

【図１７】図１２の具体例における色差信号データがＣ
ｒブロックバッファ及びＣｂブロックバッファに格納さ
れる様子を示した図である。

【図１８】回転モードとＹブロックバッファの読み出し
位置との関係を示す図である。

【図１９】書き込み時にブロック内回転した時の輝度信
号データがＹブロックバッファに格納される様子を示す
図である。

【図２０】書き込み時にブロック内回転した時の色差信
号データがＣｒブロックバッファ及びＣｂブロックバッ
ファに格納される様子を示す図である。

【符号の説明】

１入力部２画像処理部３出力部２１前段画像処理部２２後段画像処理部１１０ＪＰＥＧ復号化部１１１ＭＣＵクリッピング部１１２ＭＣＵ縮小部１１３ブロック内回転部１１４ブロックバッファ１１５点順次化部１１６ＲＧＢ変換部１１７ページバッファ１１８画素クリッピング部１１９リサイズ部１３１横サイズ縮小部１３２縦サイズ縮小部１３３有効信号生成部１４１係数生成部１４２、１４３乗算器１４４バッファ１４５加算器２１１クリッピング処理部２１２解像度変換処理部２１３並び替え処理部２１４ＳＤＲＡＭ

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Claims

【特許請求の範囲】

【請求項１】画像データに対して所定ブロックごとに
画像処理を実行する画像処理手段を備える画像処理装置
であって、前記画像データの各ブロックに対して画像処理を実行す
るか否かの実行情報を入力する実行情報入力手段と、前記ブロックごとに、前記実行情報を利用して前記画像
データを画像処理するか否かを判定する判定手段とをさ
らに備え、前記画像処理手段が、画像処理を実行すると判定された
ブロックの画像データについて画像処理を行うことを特
徴とする画像処理装置。
【請求項２】前記画像データに対して画像処理を実行
する範囲を指定する指定手段をさらに備えることを特徴
とする請求項１記載の画像処理装置。
【請求項３】前記画像データを所定解像度に変換する
解像度変換手段をさらに備えることを特徴とする請求項
１又は２に記載の画像処理装置。
【請求項４】前記画像データを構成するブロックの位
置を所定位置に並び替える並び替え手段をさらに備える
ことを特徴とする請求項１から３までのいずれか１項に
記載の画像処理装置。
【請求項５】画像データを画像処理するための条件を
設定する条件設定手段と、前記画像データに対して画像処理を実行する範囲を指定
する指定手段と、前記画像データを所定解像度に変換する解像度変換手段
と、前記画像データを構成するブロックの位置を所定位置に
並び替える並び替え手段と、画像処理後の画像データを記録する記録手段とを備える
ことを特徴とする画像処理装置。
【請求項６】画像処理後の画像データに対して、所定
ブロックごとに画像処理を実行する第２の画像処理手段
をさらに備えることを特徴とする請求項１から５までの
いずれか１項に記載の画像処理装置。
【請求項７】前記第２の画像処理手段が、１画素単位
で前記画像データを画像処理することを特徴とする請求
項６記載の画像処理装置。
【請求項８】前記画像データがＪＰＥＧ圧縮データで
あって、前記ブロックが、ＪＰＥＧ圧縮が行われた際に用いられ
たブロックであることを特徴とする請求項１から７まで
のいずれか１項に記載の画像処理装置。
【請求項９】前記画像データがＭＰＥＧ圧縮データで
あって、前記ブロックが、ＭＰＥＧ圧縮が行われた際に用いられ
たブロックであることを特徴とする請求項１から７まで
のいずれか１項に記載の画像処理装置。
【請求項１０】画像データに対して所定ブロックごと
に画像処理を実行する画像処理方法であって、前記画像データの各ブロックに対して画像処理を実行す
るか否かの実行情報を入力させる実行情報入力工程と、前記ブロックごとに、前記実行情報を利用して前記画像
データを画像処理するか否かを判定する判定工程と、画像処理を実行すると判定されたブロックの画像データ
について画像処理を行う画像処理工程とを有することを
特徴とする画像処理方法。
【請求項１１】前記画像データに対して画像処理を実
行する範囲を指定する指定工程をさらに有することを特
徴とする請求項１０記載の画像処理方法。
【請求項１２】前記画像データを所定解像度に変換す
る解像度変換工程をさらに有することを特徴とする請求
項１０又は１１に記載の画像処理方法。
【請求項１３】前記画像データを構成するブロックの
位置を所定位置に並び替える並び替え工程をさらに有す
ることを特徴とする請求項１０から１２までのいずれか
１項に記載の画像処理方法。
【請求項１４】画像データを画像処理するための条件
を設定する条件設定工程と、前記画像データに対して画像処理を実行する範囲を指定
する指定工程と、前記画像データを所定解像度に変換する解像度変換工程
と、前記画像データを構成するブロックの位置を所定位置に
並び替える並び替え工程と、画像処理後の画像データを記録手段に記録させる記録工
程とを有することを特徴とする画像処理方法。
【請求項１５】画像処理後の画像データに対して、所
定ブロックごとに画像処理を実行する第２の画像処理工
程をさらに有することを特徴とする請求項１０から１４
までのいずれか１項に記載の画像処理方法。
【請求項１６】前記第２の画像処理工程が、１画素単
位で前記画像データを画像処理することを特徴とする請
求項１５記載の画像処理方法。
【請求項１７】前記画像データがＪＰＥＧ圧縮データ
であって、前記ブロックが、ＪＰＥＧ圧縮が行われた際に用いられ
たブロックであることを特徴とする請求項１０から１６
までのいずれか１項に記載の画像処理方法。
【請求項１８】前記画像データがＭＰＥＧ圧縮データ
であって、前記ブロックが、ＭＰＥＧ圧縮が行われた際に用いられ
たブロックであることを特徴とする請求項１０から１７
までのいずれか１項に記載の画像処理方法。
【請求項１９】画像データに対して所定ブロックごと
に画像処理を実行する画像処理装置を制御するためのコ
ンピュータプログラムであって、前記画像データの各ブロックに対して画像処理を実行す
るか否かの実行情報を入力させる実行情報入力手順と、前記ブロックごとに、前記実行情報を利用して前記画像
データを画像処理するか否かを判定する判定手順と、画像処理を実行すると判定されたブロックの画像データ
について画像処理を行う画像処理手順とを実行するため
のコンピュータプログラム。
【請求項２０】コンピュータに、画像データを画像処理するための条件を設定する条件設
定手順と、前記画像データに対して画像処理を実行する範囲を指定
する指定手順と、前記画像データを所定解像度に変換する解像度変換手順
と、前記画像データを構成するブロックの位置を所定位置に
並び替える並び替え手順と、画像処理後の画像データを記録手段に記録させる記録手
順とを実行するためのコンピュータプログラム。
【請求項２１】請求項１９又は２０に記載のコンピュ
ータプログラムを格納したことを特徴とする記録媒体。
【請求項２２】所定ブロック単位に入力された画像デ
ータに対して、該所定ブロック単位に画像処理を実行す
るブロック画像処理手段と、前記所定ブロック単位に処理された前記画像データをラ
スタ状に変換する変換手段と、ラスタ状に変換された前記画像データを用いて、１画素
単位の画像処理を実行する画素画像処理手段とを備え、入力された画像データに施す画像処理を前記ブロック画
像処理手段と前記画素画像処理手段の２段階にて行うこ
とを特徴とする画像処理装置。
【請求項２３】前記ブロック画像処理手段が、入力さ
れた画像データから所定範囲の画像データを抽出するこ
とを特徴とする請求項２２記載の画像処理装置。
【請求項２４】前記ブロック画像処理手段が、前記画
像データの解像度を変換することを特徴とする請求項２
２記載の画像処理装置。
【請求項２５】前記変換手段が、前記所定ブロック単
位にラスタ状に変換された前記画像データに対するそれ
ぞれのブロック内の画素の並び替え処理と、前記ブロッ
ク自身の並び替え処理との２段階で変換処理を行うこと
を特徴とする請求項２２記載の画像処理装置。
【請求項２６】前記変換手段が、前記ブロック及び前
記画素を９０°単位の回転角で並び替えることを特徴と
する請求項２５記載の画像処理装置。
【請求項２７】前記所定範囲の前記画像データが始点
座標と終点座標を定めることによって決定される矩形状
の範囲として前記画像データから抽出する場合、矩形状
の前記所定範囲の画像データをブロック単位で抽出する
場合のそれぞれのブロックの始点座標及び終点座標は、
前記画像データの前記始点座標及び前記終点座標を該ブ
ロックのブロックサイズで除したときの小数点以下の数
値を切り上げた数値に基づく座標であることを特徴とす
る請求項２３記載の画像処理装置。
【請求項２８】前記ブロック画像処理手段による前記
所定範囲の画像データを抽出する抽出処理が、入力され
た画像データに関する有効信号の制御によって行われる
ことを特徴とする請求項２３記載の画像処理装置。
【請求項２９】前記所定ブロックのサイズをＢｘ×Ｂ
ｙとした場合、前記ブロック画像処理手段による前記ブ
ロック単位の解像度変換後の横方向のサイズが１からＢ
ｘまでのいずれかの整数、解像度変換後の縦方向のサイ
ズが１からＢｙまでのいずれかの整数であることを特徴
とする請求項２４記載の画像処理装置。
【請求項３０】前記ブロック画像処理手段による前記
ブロック単位の解像度変換処理が横方向と縦方向とで独
立して行われることを特徴とする請求項２９記載の画像
処理装置。
【請求項３１】前記解像度変換処理における横方向の
縮小率をＲｘ、縦方向の縮小率をＲｙとするとき、前記
所定ブロック単位の解像度変換処理における画像データ
の出力サイズが、ｎ／Ｂｘ≦Ｒｘ＜（ｎ＋１）／Ｂｘ、但しｎは１からＢ
ｘまでの整数、ｍ／Ｂｙ≦Ｒｙ＜（ｍ＋１）／Ｂｙ、但しｍは１からＢ
ｙまでの整数、を満たすｎ×ｍであることを特徴とする請求項２９記載
の画像処理装置。
【請求項３２】前記ブロック画像処理手段による前記
横方向及び前記縦方向の解像度変換処理が、入力された
前記画像データのブロック上の位置に応じて補間係数を
切り替え、補間点以外のデータを無効データとすること
を特徴とする請求項３０記載の画像処理装置。
【請求項３３】前記ブロック画像処理手段が、前記横
方向の解像度変換処理ではブロック右端の画素演算時を
無効データとし、前記縦方向の解像度変換処理ではブロ
ック下端の画素演算時を無効データとすることを特徴と
する請求項３２記載の画像処理装置。
【請求項３４】前記ブロック画像処理手段による前記
横方向及び前記縦方向の解像度変換処理は、補間係数が
設定可能な最大値の場合、該最大値となる係数が乗算さ
れる画素を補間出力とすることを特徴とする請求項３２
又は３３に記載の画像処理装置。
【請求項３５】前記ブロック画像処理手段による前記
横方向及び前記縦方向の解像度変換処理は、補間係数が
０の場合、０の係数が乗算される画素に対抗する画素で
あって０が乗算されない方の画素を補間出力とすること
を特徴とする請求項３２又は３３に記載の画像処理装
置。
【請求項３６】前記変換手段による前記ブロック内の
画素の並び替え処理が、原画素のアドレスをＡ（ｎ−
１）、所定のシーケンスで選択されるアドレス差分値を
Ｄ、次画素のアドレスをＡ（ｎ）とする場合、Ａ（ｎ）＝Ａ（ｎ−１）＋Ｄで示されるバッファのアドレスに次画素データを格納す
ることで行われることを特徴とする請求項２５又は２６
記載の画像処理装置。
【請求項３７】前記バッファに格納されるブロックラ
インの最終ブロックのブロック終端画素と次画素とのア
ドレス差分値をＤｌ、前記ブロックのブロック終端画素
と次画素とのアドレス差分値をＤｍ、前記ブロックのブ
ロック右端画素と次画素とのアドレス差分値をＤｂとし
た時、前記アドレス差分値Ｄが、ブロックライン上の最終ブロックのブロック終端画素の
場合はＤ＝Ｄｌ、Ｄ＝Ｄｌでなく、ブロックライン上の最終ブロックのブ
ロック終端画素の場合はＤ＝Ｄｍ、Ｄ＝Ｄｌ、Ｄ＝Ｄｍのいずれでもなく、ブロックライン
上の最終ブロックのそれ以外でブロック右端画素の場合
はＤ＝Ｄｂ、その他の場合はＤ＝１であることを特徴とする請求項３
６記載の画像処理装置。
【請求項３８】ブロック符号化された符号化データか
ら画像データを復号化するブロック復号化手段と、復号化された前記画像データを前記ブロック符号化時の
処理ブロック単位に画像処理するブロック画像処理手段
と、前記処理ブロック単位に画像処理された前記画像データ
をラスタ状に変換する変換手段と、ラスタ状に変換された前記画像データを用いて１画素単
位の画像処理を実行する画素画像処理手段とを備え、入力された画像データに施す画像処理を前記ブロック画
像処理手段と前記画素画像処理手段の２段階にて行うこ
とを特徴とする画像処理装置。
【請求項３９】前記ブロック画像処理手段が、復号化
された前記画像データから所定範囲の画像データを抽出
することを特徴とする請求項３８記載の画像処理装置。
【請求項４０】前記ブロック画像処理手段が、復号化
された前記画像データの解像度を変換することを特徴と
する請求項３８記載の画像処理装置。
【請求項４１】前記変換手段が、ブロック単位にラス
タ状に変換された前記画像データに対するそれぞれのブ
ロック内の画素の並び替え処理と、前記ブロック自身の
並び替え処理との２段階で変換処理を行うことを特徴と
する請求項３８記載の画像処理装置。
【請求項４２】前記変換手段が、前記ブロック及び前
記画素を９０°単位の回転角で並び替えることを特徴と
する請求項４１記載の画像処理装置。
【請求項４３】前記ブロック符号化がＪＰＥＧ符号化
であることを特徴とする請求項３８から４２までのいず
れか１項に記載の画像処理装置。
【請求項４４】前記ＪＰＥＧ符号化における前記処理
ブロック単位がＭＣＵ単位であることを特徴とする請求
項４３記載の画像処理装置。
【請求項４５】前記ブロック符号化がＭＰＥＧ符号化
であることを特徴とする請求項３８から４２までのいず
れか１項に記載の画像処理装置。
【請求項４６】前記ＭＰＥＧ符号化における前記処理
ブロック単位がＭＢ単位であることを特徴とする請求項
４５記載の画像処理装置。
【請求項４７】前記処理ブロック単位がＤＣＴ処理単
位であることを特徴とする請求項３８、４３、４５のい
ずれか１項に記載の画像処理装置。
【請求項４８】前記ブロック画像処理手段による前記
所定範囲の画像データの抽出処理における前記処理ブロ
ック単位がＪＰＥＧにおけるＭＣＵ単位であって、前記
解像度変換処理における前記処理ブロック単位がＪＰＥ
ＧにおけるＤＣＴ処理単位であることを特徴とする請求
項４３記載の画像処理装置。
【請求項４９】前記ブロック画像処理手段による前記
所定範囲の画像データの抽出処理における前記処理ブロ
ック単位がＭＰＥＧにおけるＭＢ単位であって、前記解
像度変換処理における前記処理ブロック単位がＭＰＥＧ
におけるＤＣＴ処理単位であることを特徴とする請求項
４５記載の画像処理装置。
【請求項５０】前記ブロック画像処理手段による前記
画像データの抽出処理における抽出範囲を始点座標（Ｘ
Ｓ，ＹＳ）と終点座標（ＸＥ，ＹＥ）によって定められ
る矩形範囲とし、前記所定ブロック単位の抽出処理にお
ける抽出範囲を始点座標（ＸＢＳ，ＹＢＳ）と終点座標
（ＸＢＥ，ＹＢＥ）によって定められる矩形範囲とした
場合であって、＞＞ｎがｎビット右シフトを示すとする
と、前記所定ブロック単位の横方向の画素数が８でＸＥの下
位３ビットが全て０の時、ＸＢＥ＝ＸＥ＞＞３のシフト
操作を行い、前記所定ブロック単位の横方向の画素数が８でＸＥの下
位３ビットが全て０でない時、ＸＢＥ＝（ＸＥ＞＞３）
＋１のシフト操作を行い、前記所定ブロック単位の横方向の画素数が１６でＸＥの
下位４ビットが全て０の時、ＸＢＥ＝ＸＥ＞＞４のシフ
ト操作を行い、前記所定ブロック単位の横方向の画素数が１６でＸＥの
下位４ビットが全て０でない時、ＸＢＥ＝（ＸＥ＞＞
４）＋１のシフト操作を行い、前記所定ブロック単位の縦方向の画素数が８でＹＥの下
位３ビットが全て０の時、ＹＢＥ＝ＹＥ＞＞３のシフト
操作を行い、前記所定ブロック単位の縦方向の画素数が８でＹＥの下
位３ビットが全て０でない時、ＹＢＥ＝（ＹＥ＞＞３）
＋１のシフト操作を行い、前記所定ブロック単位の縦方向の画素数が１６でＹＥの
下位４ビットが全て０の時、ＹＢＥ＝ＹＥ＞＞４のシフ
ト操作を行い、前記所定ブロック単位の縦方向の画素数が１６でＹＥの
下位４ビットが全て０でない時、ＹＢＥ＝（ＹＥ＞＞
４）＋１のシフト操作を行い、前記所定ブロック単位の横方向の画素数が８の時、ＸＢ
Ｓ＝ＸＳ＞＞３のシフト操作を行い、前記所定ブロック単位の横方向の画素数が１６の時、Ｘ
ＢＳ＝ＸＳ＞＞４のシフト操作を行い、前記所定ブロック単位の縦方向の画素数が８の時、ＹＢ
Ｓ＝ＹＳ＞＞３のシフト操作を行い、前記所定ブロック単位の縦方向の画素数が１６の時、Ｙ
ＢＳ＝ＹＳ＞＞４のシフト操作を行い、さらに、前記シフト操作によって欠落したビットによっ
て１画素単位での画像データの抽出処理を実行すること
を特徴とする請求項４４又は４６記載の画像処理装置。
【請求項５１】前記ブロック画像処理手段による横方
向及び縦方向の解像度変換処理において、補間係数の出
現順を入力サイズの中央で反転させることを特徴とする
請求項４７記載の画像処理装置。
【請求項５２】前記ブロック画像処理手段による横方
向及び縦方向の解像度変換処理において、補間係数の割
り当てを入力サイズの中央で交換することを特徴とする
請求項４７記載の画像処理装置。
【請求項５３】前記ブロック画像処理手段による横方
向及び縦方向の解像度変換処理において、補間係数の全
ビットが１のとき、全ビットが１となる係数が乗算され
る画素を補間出力とすることを特徴とする請求項５１又
は５２に記載の画像処理装置。
【請求項５４】前記ブロック画像処理手段による横方
向及び縦方向の解像度変換処理において、解像度変換後
のブロックサイズをＷとしたとき、Ｗ＝３とＷ＝６のと
きの補間係数を同一とすることを特徴とする請求項５１
から５３までのいずれか１項に記載の画像処理装置。
【請求項５５】前記ブロック画像処理手段による横方
向及び縦方向の解像度変換処理において、解像度変換後
のブロックサイズをＷとし、入力画素の位相を０から７
のいずれかの整数ｘとしたとき、Ｗ＜８のときｘ＝７を
無効画素とし、さらにＷ＜４のときｘ＝０を無効画素と
することを特徴とする請求項５１から５４までのいずれ
か１項に記載の画像処理装置。
【請求項５６】前記ブロック画像処理手段による横方
向及び縦方向の解像度変換処理において、輝度信号の解
像度と色差信号の解像度が異なっており、かつ、輝度信
号の縮小率が１／２以下の場合、前記色差信号の縮小率
を前記輝度信号の縮小率の２倍に設定することを特徴と
する請求項４３又は４５に記載の画像処理装置。
【請求項５７】前記ブロック画像処理手段による解像
度変換処理における縮小率に応じて前記ブロック復号化
手段における逆ＤＣＴ処理に入力する有効係数を制限す
ることを特徴とする請求項４３又は４５記載の画像処理
装置。
【請求項５８】前記変換手段による前記ブロック内の
並び替え処理に用いられる輝度信号用ブロックバッファ
と、色差信号用ブロックバッファとをさらに具備し、該輝度信号用ブロックバッファと該色差信号用ブロック
バッファを用いて、前記輝度信号と前記色差信号の同時
化、前記ブロック内のラスタ化、９０°単位の回転処理
を行うことを特徴とする請求項４３又は４５に記載の画
像処理装置。
【請求項５９】前記輝度信号用ブロックバッファの読
み出し処理に用いられる横カウンタ、縦カウンタ及びブ
ロックカウンタと、前記色差信号用ブロックバッファの読み出し処理に用い
られる横カウンタ、縦カウンタとをさらに具備し、前記変換処理手段が、それぞれのカウンタの進数及びア
ップダウン操作によって読み出しアドレスを生成するこ
とを特徴とする請求項５８記載の画像処理装置。
【請求項６０】前記ブロックバッファの読み出し処理
に用いられる横カウンタ、縦カウンタ及びブロックカウ
ンタをさらに具備し、前記変換手段が、それぞれのカウンタのビット割当及び
ビット反転操作によって読み出しアドレスを生成するこ
とを特徴とする請求項５８記載の画像処理装置。
【請求項６１】前記横カウンタ及び縦カウンタのそれ
ぞれの値と解像度変換後のブロックサイズとを比較する
ことにより前記有効信号を制御することを特徴とする請
求項６０記載の画像処理装置。
【請求項６２】所定ブロック単位に入力された画像デ
ータに対して、該所定ブロック単位に画像処理を実行す
るブロック画像処理工程と、前記所定ブロック単位に処理された前記画像データをラ
スタ状に変換する変換工程と、ラスタ状に変換された前記画像データを用いて、１画素
単位の画像処理を実行する画素画像処理工程とを有し、入力された画像データに施す画像処理を前記ブロック画
像処理工程と前記画素画像処理工程との２段階にて行う
ことを特徴とする画像処理方法。
【請求項６３】ブロック符号化された符号化データか
ら画像データを復号化するブロック復号化工程と、複合化された前記画像データを前記ブロック符号化時の
処理ブロック単位に画像処理するブロック画像処理工程
と、前記処理ブロック単位に画像処理された前記画像データ
をラスタ状に変換する変換工程と、ラスタ状に変換された前記画像データを用いて１画素単
位の画像処理を実行する画素画像処理工程とを有し、入力された画像データに対して施す画像処理を前記ブロ
ック画像処理工程と前記画素画像処理工程の２段階にて
行うことを特徴とする画像処理方法。
【請求項６４】コンピュータにて、所定ブロック単位に入力された画像データに対して、該
所定ブロック単位に画像処理を実行するブロック画像処
理手順と、前記所定ブロック単位に処理された前記画像データをラ
スタ状に変換する変換手順と、ラスタ状に変換された前記画像データを用いて、１画素
単位の画像処理を実行する画素画像処理手順とを有し、入力された画像データに施す画像処理を前記ブロック画
像処理手順と前記画素画像処理手順の２段階で実行する
ためのコンピュータプログラム。
【請求項６５】コンピュータにて、ブロック符号化された符号化データから画像データを復
号化するブロック復号化手順と、復号化された前記画像データを前記ブロック符号化時の
処理ブロック単位に画像処理を実行するブロック画像処
理手順と、前記処理ブロック単位に画像処理された前記画像データ
をラスタ状に変換する変換手順と、ラスタ状に変換された前記画像データを用いて１画素単
位の画像処理を実行する画素画像処理手順とを有し、入力された画像データに施す画像処理を前記ブロック画
像処理手順と前記画素画像処理手順の２段階で実行する
ためのコンピュータプログラム。
【請求項６６】請求項６４又は６５に記載のコンピュ
ータプログラムを格納したことを特徴とするコンピュー
タ読み取り可能な記録媒体。