JP2003296188A - 高容量フラッシュメモリカードシステムにおけるデータ運営方法 - Google Patents

高容量フラッシュメモリカードシステムにおけるデータ運営方法

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JP2003296188A
JP2003296188A JP2002279368A JP2002279368A JP2003296188A JP 2003296188 A JP2003296188 A JP 2003296188A JP 2002279368 A JP2002279368 A JP 2002279368A JP 2002279368 A JP2002279368 A JP 2002279368A JP 2003296188 A JP2003296188 A JP 2003296188A
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Yeon Cheol Lee
▲よんちょる▼ 李
Soshoku Tei
宗植 鄭
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Samsung Electro Mechanics Co Ltd
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Abstract

(57)【要約】 【課題】 高容量フラッシュメモリを用いる場合におい
て、制限された容量の揮発性メモリ上で運営される時、
ブロック個数が揮発性メモリを越えても運営できるよう
にする。 【解決手段】 フラッシュメモリと、ホストコンピュー
ターに接続され、ホストコンピューターにアクセスしよ
うとするフラッシュメモリのデータ領域に任意のデータ
をダウン／アップロード可能にするためのインタフェー
スを有する制御器を備える。データ運営方法は、フラッ
シュメモリのデータ領域を所定の任意の大きさに分割し
ている所定個数のブロック領域を設定し、各ブロック領
域を、所定個数のマッピングテーブル領域に細分する第
１の過程と；制御器内部の揮発性メモリ領域のルックア
ップテーブルを基準に、ホストコンピューターにアクセ
スしようとするフラッシュメモリのデータ領域を、第１
の過程で細分化したマッピングテーブル領域の単位で提
供する第２の過程と、を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
を採用する格納装置分野、つまり、コンピューター、デ
ジタルカメラのような装置のため、格納装置としてフラ
ッシュメモリを採用するシステムに関し、特に、制限さ
れた揮発性メモリの容量を有するフラッシュメモリを用
いた補助記憶装置において、データファイルにアクセス
（access）するためのフラッシュメモリのブロックを運
営するためのルックアップテーブル（look-up-table）
が揮発性メモリを越える場合、前記テーブル（table）
を分けて運営するための高容量フラッシュメモリカード
におけるデータ運営方法に関する。
【０００２】
【従来の技術】近年、ハードディスクやプロッピディス
クのような磁気ディスクを代替する半導体メモリとし
て、フラッシュメモリ（flash EEPROM）に対する関心が
増加している。前記フラッシュメモリは、不揮発性、低
電力消費型半導体メモリであり、電気的にプログラムさ
れることができる。これらのメモリは、小型、軽量で、
且つ振動に対する抵抗力が強いため、携帯用装置等にお
けるメモリの応用範囲が広い。
【０００３】上述のフラッシュメモリは、フラッシュメ
モリカードに応用するのが一般的である。フラッシュメ
モリカードは、一つのカード上に、一つ又は複数のフラ
ッシュメモリ（ＩＣチップ）を装着することにより得ら
れる。該カードは、ＰＣＭＣＩＡに符合するＰＣカード
として提供されるのが一般的である。
【０００４】ＰＣカードは、カードの構成とカードのア
クセス（接近）方式等を表示又は記述するＣＩＳ（Card
Information Structure）と呼ばれるカード属性情報を
有する必要がある。これは、標準に符合するホストコン
ピューター（例えば、パーソナルコンピューター）間に
カードの互換性を向上しなければならないＰＣＭＣＩＡ
要求条件（仕様）のためである。
【０００５】このような類型のフラッシュメモリカード
には、フラッシュメモリの他に、カード上のフラッシュ
メモリに対しデータの読取り／書込み動作を実行するた
め、所定のインタフェースを介しホストシステムに接続
された制御器（コントローラ）、該制御器の動作に要す
るプログラムが格納されたＲＯＭ、及びデータが格納さ
れたＲＡＭ等の構成成分が装着される。
【０００６】このような類型の従来のフラッシュメモリ
カードにおいて、カード上のＲＯＭに、ＣＩＳ情報が、
他の別のソフトウェアプログラムと共に格納される。フ
ラッシュメモリカードがホストシステムのカードスロッ
トに挿入されれば、ホストコンピューターは、フラッシ
ュメモリカードのＣＩＳ情報を探索する。
【０００７】この際、フラッシュメモリカードにおい
て、制御器は、ＲＯＭからＣＩＳ情報を読み出し、該情
報をホストコンピューターが直接アクセスすることがで
きるＲＡＭやレジスタに格納する。ホストコンピュータ
ーは、フラッシュメモリカードからローディングされた
ＣＩＳ情報に基づき、メモリ空間、Ｉ／Ｏ空間領域、割
込みレベル等をカードに割り当て、以後、カード上のフ
ラッシュメモリを順次読取り／書込みアクセスする。
【０００８】即ち、ホストシステムは、シリンダ、ヘッ
ド、セクター（ＣＨＳ）の形で補助記憶装置に送られ、
補助記憶装置のコントローラは、シリンダ、ヘッド、セ
クターを論理的ブロックアドレス（Logical Block Addr
ess ; 以下、ＬＢＡと称する）に転換させる。その後、
コントローラは、ＬＢＡを物理的ブロックアドレス（Ph
ysical Block Address；以下、ＰＢＡと称する）に変
え、該アドレス（address）が最終的にフラッシュメモ
リ内のデータファイルをアクセスするのに用いられる。
【０００９】このように、データファイルが変わる毎
に、変わったデータファイルは、フラッシュメモリ内の
データのない（使用されていない又は消されている）新
しいＰＢＡに格納される。変えられたデータファイルの
ため、フラッシュメモリ内に、既に消されている使用可
能な物理的ブロック（Physical Block）が存在していな
ければならないので、削除（Erase）動作が行われる。
このような削除動作は、変わる前のデータファイルがあ
る、以前の物理的ブロックを消す。
【００１０】このような過程は、ＬＢＡに対応するＰＢ
Ａが変わる結果を招く。即ち、ＬＢとＰＢの対応関係が
変わることになる。このような対応関係に関連した情報
は、ルックアップテーブルで揮発性メモリに存在するこ
とになり、コントローラは、対応関係が変わる毎にルッ
クアップテーブルを更新する。
【００１１】又、この更新されたテーブルの情報は維持
されなければならない。コントローラは、動的に変わる
ルックアップテーブルを管理するが、このような管理過
程が、フラッシュメモリ内のブロックを運営するのであ
る。フラッシュメモリを用い補助記憶装置として使用す
る装置において、揮発性メモリ及びコントローラは、内
蔵型システムであり、殆どが半導体に集積される形態で
存在するため、制限された大きさを有するしかない。
【００１２】従って、フラッシュメモリを使用する高容
量の補助記憶装置は、フラッシュメモリのブロックを運
営するために揮発性メモリにあるルックアップテーブル
が、揮発性メモリの容量を越えるかもしれないという問
題点がある。
【００１３】即ち、近年、フラッシュメモリの容量が高
容量に変化することに従い、マイクロコントローラで処
理すべきブロックの数もますます大きくなる。従って、
制限された容量の揮発性メモリを使用する場合に、状況
によっては、時々処理すべきブロックの数が、揮発性メ
モリの容量の限界を外れるが、この場合、実際的なデー
タ処理が難しくなるか、又はエラーを生ずる場合が問題
点として提示された。
【００１４】
【発明が解決しようとする課題】上述のような従来技術
の問題点を解消するための本発明の目的は、フラッシュ
メモリを採用する格納装置分野、即ち、コンピュータ
ー、デジタルカメラのような装置のため、格納装置とし
てフラッシュメモリを採用するシステムに関し、特に、
制限された揮発性メモリの容量を有するフラッシュメモ
リを用いた補助記憶装置において、データファイルをア
クセス（access）するためのフラッシュメモリのブロッ
クを運営するためのルックアップテーブル（look-up-ta
ble）が揮発性メモリを越える場合、該テーブル（tabl
e）を分けて運営するための高容量フラッシュメモリカ
ードにおけるデータ運営方法を提供することにある。
【００１５】
【課題を解決するための手段】上記のような目的を達成
するため、本発明による高容量フラッシュメモリカード
システムにおけるデータ運営方法の特徴は、少なくとも
一つのフラッシュメモリと、ホストコンピューターに接
続され、前記ホストコンピューターにアクセスしようと
する前記フラッシュメモリのデータ領域に、任意のデー
タをダウン／アップロード可能にするためのインタフェ
ースを有する制御器を備えるフラッシュメモリシステム
において：前記フラッシュメモリのデータ領域を所定の
任意の大きさに分割している所定個数のブロック領域を
設定し、各ブロック領域を、所定個数のマッピングテー
ブル領域に細分する第１の過程と；前記制御器内部の揮
発性メモリ領域の“Queue”ブロック、物理的ブロック
及び制限ブロックに格納された該当ルックアップテーブ
ルを基準に、前記ホストコンピューターにアクセスしよ
うとする前記フラッシュメモリのデータ領域を、前記第
１の過程で細分化したマッピングテーブル領域の単位で
提供する第２の過程とを含むことにある。
【００１６】上記のような目的を達成するため、本発明
の他の特徴は、少なくとも一つのフラッシュメモリと、
ホストコンピューターに接続され、前記ホストコンピュ
ーターにアクセスしようとする前記フラッシュメモリの
データ領域に任意のデータをダウン／アップロード可能
にするためのインタフェースを有する制御器を備え、前
記フラッシュメモリのデータ領域を所定の任意の大きさ
に分割している所定個数のブロック領域を設定し、各ブ
ロック領域を、所定個数のマッピングテーブル領域に細
分化したフラッシュメモリシステムにおけるデータ書込
み動作の運営方法において：前記ホストがフラッシュメ
モリにあるデータファイルをアクセスするため、ＣＨＳ
（Cylinder, Head, Sector）値を伝送する第１の過程
と；前記第１の過程で伝送されたＣＨＳを基準に、ＬＢ
Ａを生成し、生成されたＬＢＡの範囲が、全フラッシュ
メモリの容量に基づき越えているか否かを判断する第２
の過程と；前記ホストから伝送されたデータを、前記制
御器内部の揮発性メモリに格納し、ＰＢＡに変換させる
第３の過程と；前記ＰＢＡを基に前記マッピングテーブ
ル領域のインデックスナンバー（Index Number）を求め
た後、これを、先のインデックスナンバーと比較する第
４の過程と；前記第４の過程を介し、新しいインデック
スナンバーと先のインデックスナンバーとが一致しなけ
れば、現在のルックアップテーブルを前記フラッシュメ
モリに格納し、新しいインデックスナンバーに該当する
ルックアップテーブルを前記フラッシュメモリからロー
ディングし、新しいインデックスナンバーを従前のイン
デックスナンバーに変更する第５の過程と；及び、前記
制御器内部の揮発性メモリの“Queue”ブロックテーブ
ルからフラッシュメモリに書込む新しいＰＢＡを得、前
記揮発性メモリ内にあるデータバッファにあるデータ
を、前記新しいＰＢＡを基に該当フラッシュメモリの該
当マッピングテーブル領域に書込んだ後、ルックアップ
テーブルを更新する第６の過程とを含むことにある。
【００１７】上記のような目的を達成するため、本発明
の更に他の特徴は、少なくとも一つのフラッシュメモリ
と、ホストコンピューターに接続され、前記ホストコン
ピューターにアクセスしようとする前記フラッシュメモ
リのデータ領域に任意のデータをダウン／アップロード
可能にするためのインタフェースを有する制御器を備
え、前記フラッシュメモリのデータ領域を所定の任意の
大きさに分割している所定個数のブロック領域を設定
し、各ブロック領域を、所定個数のマッピングテーブル
領域に細分化したフラッシュメモリシステムにおけるデ
ータ読取り動作の運営方法において：前記ホストがフラ
ッシュメモリにあるデータファイルをアクセスするた
め、ＣＨＳ（Cylinder, Head, Sector）値を伝送する第
１の過程と；前記第１の過程で伝送されたＣＨＳを基準
に、ＬＢＡを生成し、生成されたＬＢＡの範囲が、全フ
ラッシュメモリの容量に基づき越えているか否かを判断
する第２の過程と；前記ホストから伝送されたデータ
を、前記制御器内部の揮発性メモリに格納し、ＰＢＡに
変換させる第３の過程と；前記ＰＢＡを基に前記マッピ
ングテーブル領域のインデックスナンバー（Index Numb
er）を求めた後、これを、先のインデックスナンバーと
比較する第４の過程と；前記第４の過程を介し、新しい
インデックスナンバーと先のインデックスナンバーとが
一致しなければ、現在のルックアップテーブルを前記フ
ラッシュメモリに格納し、新しいインデックスナンバー
に該当するルックアップテーブルを前記フラッシュメモ
リからローディングし、新しいインデックスナンバーを
従前のインデックスナンバーに変更する第５の過程と；
及び、前記第５の過程でローディングされたルックアッ
プテーブルに対応するデータをホスト側に伝送する第６
の過程とを含むことにある。
【００１８】
【発明の実施の形態】本発明の上述の目的及び色々の長
所は、該技術の分野に熟練された人々により、添付図面
を参照し、後述の本発明の望ましい実施例より一層明確
になろう。
【００１９】以下、本発明の望ましい一実施例を、添付
図面を参照して詳細に説明する。
【００２０】先ず、添付図面を参照し、本発明が適用さ
れる既存のフラッシュメモリカード及び使用システムの
技術を察する。
【００２１】添付の図１は、フラッシュメモリカードの
代表的な回路構成を示す図であり、前記フラッシュメモ
リカードは、一つのワンチップ制御器１０、複数（ｎ＋
１）のＮＡＮＤ（不定論理積）フラッシュメモリ（ＦＭ
０〜ＦＭｎ）、及び一つのカードプレート１２上に装着
された書込み保護回路１３を備える。
【００２２】カードプレート１２がホストコンピュータ
ー１４のカードスロットに挿入されれば、制御器１０
は、所定の仕様に符合するインタフェース、たとえば、
ＰＣＭＣＩＡ−ＡＴＡ又はＩＤＥインタフェース１６を
介しホストコンピューター１４に接続される。フラッシ
ュメモリＦＭ０〜ＦＭｎは、同一な配置及び機能を有す
るメモリチップから構成される。
【００２３】フラッシュメモリＦＭ０〜ＦＭｎには、そ
れぞれ、８ビット内部バスＦＤ０〜７、全フラッシュメ
モリＦＭ０〜ＦＭｎにそれぞれ共通の制御ラインＦＣＬ
Ｅ、ＦＡＬＥ、ＸＦＷＰ、ＸＦＷＥ−、ＸＦＲＥ−及び
ＸＦＢＳＹ−、フラッシュメモリＦＭ０〜ＦＭｎの全体
個数と同じ個数（例えば、ｎ＋１）の個別制御ラインＸ
ＦＣＥ０〜ＸＦＣＥｎを介し制御器１０が接続される。
内部バスＦＤ０〜７は、制御器１０とフラッシュメモリ
ＦＭ０〜ＦＭｎとの間で命令、アドレス及びデータを伝
送するのに使用される。
【００２４】前記共通の制御ラインについて、制御ライ
ンＦＣＬＥは、フラッシュメモリＦＭ０〜ＦＭｎをもっ
て、バスＦＤ０〜７上の命令コードを命令として識別せ
しめるのに用いられる命令ラッチイネーブル制御ライン
である。制御ラインＦＡＬＥは、フラッシュメモリＦＭ
０〜ＦＭｎをもって、バスＦＤ０〜７上のアドレスコー
ドをアドレスとして識別せしめるアドレスラッチイネー
ブル制御ラインである。制御ラインＸＦＷＰは、フラッ
シュメモリＦＭ０〜ＦＭｎの書込み動作を強制的に禁止
させるのに使用される書込み保護制御ラインである。制
御ラインＸＦＷＥ−は、それぞれのフラッシュメモリＦ
Ｍ０〜ＦＭｎをもって、バスＦＤ０〜７上のコードやデ
ータを受信せしめるのに使用される書込みイネーブル制
御ラインである。制御ラインＸＦＲＥ−は、フラッシュ
メモリＦＭ０〜ＦＭｎの各出力ポートから読み出したデ
ータをバスＦＤ０〜７に出力するのに使用される読取り
（出力）イネーブル制御ラインである。制御ラインＸＦ
ＢＳＹ−は、フラッシュメモリＦＭ０〜ＦＭｎをもっ
て、これらのバスが使用中の状態であることを制御器１
０に知らせるのに使用する使用中ラインである。
【００２５】前記各々の制御ラインＸＦＣＥＯ−〜ＸＦ
ＣＥｎ−は、チップイネーブル状態（動作可能状態）
で、それぞれのフラッシュメモリＦＭ０〜ＦＭｎを個別
的に、つまり、独立的に設定するのに使用されるチップ
イネーブル制御ラインである。
【００２６】書込み保護回路１３は、後述のように、カ
ード上に装着された手動スイッチの作動により、制御器
１０に書込み保護信号“WPIN"を提供する。書込み保護
回路１３から提供された書込み保護信号“WPIN"がアク
ティブ状態（Ｈ[ハイ]状態）に設定されれば、制御器１
０は、書込み保護モードに設定され、ホストコンピュー
ターからの書込み要請を拒否する。
【００２７】制御器１０は、ハードウェアであるＣＰ
Ｕ、ＲＯＭ、ＲＡＭ、入出力インタフェース回路等で構
成される。
【００２８】添付の図２は、添付の図１において、参照
番号１０の制御器の機能的構成を示すブロック図であ
る。
【００２９】機能の観点からみて、制御器１０は、ホス
ト／制御器インタフェース２０、リセット処理器２２、
アドレス変換器２４、命令処理器２６、フラッシュテー
ブル制御器２８、フラッシュ命令発生器３０、エラー制
御器３２、及びフラッシュ／制御器インタフェース３４
を備える。
【００３０】ホスト／制御器インタフェース２０は、ホ
ストコンピューター１４が直接データを書込み／読取り
する多様なメモリ又はレジスタと連結されており、所定
の仕様、例えば、ＰＣＭＣＩＡ−ＡＴＡインタフェース
に符合するインタフェースを通じ、ホストコンピュータ
ー１４のバスに接続されている。ホストコンピューター
１４と制御器１０との間で変更されたＣＩＳ情報は、ホ
スト／制御器インタフェース２０にあるメモリやレジス
タに臨時格納される。
【００３１】このようなインタフェースにより、ホスト
コンピューター１４は、アドレス信号Ａ０〜Ａ１０及び
制御信号ＸＣＥ１−〜ＸＣＥ２−を用いホスト／制御器
インタフェース２０にある各々のレジスタを選択するこ
とができる。
【００３２】この際、第１の制御信号ＸＲＥＧ−は、ア
ドレスマップのメモリ空間及びＩ／Ｏ空間の選択に使用
される。第２の制御信号ＸＷＥ−／ＸＯＥ−は、メモリ
空間に又はメモリ空間からデータを書込む又は読取るの
に使用される。第３の制御信号ＸＩＯＷＲ−／ＸＩＯＲ
Ｄ−は、Ｉ／Ｏ空間に又はこの空間からデータを書込む
或いは読取るのに使用される。
【００３３】ホスト／制御器インタフェース２０は、割
込み要請ＸＩＲＥＱ−、入力承認信号ＸＩＮＰＡＣＫ等
をホストコンピューター１４に出力する。又、ホスト／
制御器インタフェース２０は、ホストコンピューター１
４からの命令を復号化するための回路を含む。
【００３４】リセット処理器２２は、外部リセット信
号、例えば、リセット信号ＸＰＯＮＲＳＴに応答し、制
御器１０のそれぞれの構成成分に対するリセット動作
や、リセット解除動作後の初期化動作を制御する。
【００３５】アドレス変換器２４は、ホストコンピュー
ター１４でのＣＨＳ（Cylinder Head Sector：シリンダ
ヘッドセクター）モードの論理アドレスを、フラッシュ
メモリカードのＬＢＡの論理アドレスに変換する。
【００３６】命令処理器２６は、制御器１０のそれぞれ
の構成成分を制御し、ホストコンピューター１４から提
供され、ホスト／制御器インタフェース２０により復号
化された命令を実行することができる。
【００３７】フラッシュテーブル制御器２８は、リセッ
ト処理器２２や命令処理器２６からの要請により、アド
レス変換テーブルと空（empty）ブロックテーブルを初
期化し、ホストコンピューター１４からの命令によりテ
ーブルを探索又は更新する。フラッシュテーブル制御器
２８は、ＳＲＡＭで製造されたテーブルメモリを有す
る。該テーブルメモリにより、アドレス変換テーブルと
空ブロックテーブルが形成される。
【００３８】フラッシュ命令発生器３０は、フラッシュ
テーブル制御器２８、命令処理器２６等からの要請によ
り、フラッシュメモリＦＭ０〜ＦＭｎのための命令コー
ド及びアドレス信号を生成する。
【００３９】エラー制御器３２は、書込み動作において
は、ＥＣＣ（Error Correcting Code：エラー訂正コー
ド）を生成し、読取り動作においては、ＥＣＣエラー制
御を実行する。又、エラー制御器３２は、故障やエラー
の場合にブロック交替処理等を実行する。
【００４０】フラッシュ／制御器インタフェース３４
は、命令バスＦＤ０〜７と、多様な制御ライン（例え
ば、制御ラインＦＣＬＥ、ＦＡＬＥ）を介し、それぞれ
のフラッシュメモリＦＭ０〜ＦＭｎとデータ及び信号を
交換する入出力ポートであり、共通バスＦＤ０〜７上で
命令、アドレス及びデータを、相違したタイミングで多
重化（マルチプレックシング）するタイミング制御機能
を有する。
【００４１】添付の図３は、それぞれのフラッシュメモ
リＦＭｉ（ｉ＝０〜ｎ）での格納領域のフォーマットを
示す。
【００４２】この際、上記のように構成される一般的な
フラッシュメモリを用いるシステムにおけるメモリ運営
方式を簡略に察すれば、ホストシステムは、シリンダ、
ヘッド、セクターＣＨＳの形態で補助記憶装置に送ら
れ、補助記憶装置のコントローラは、シリンダ、ヘッ
ド、セクターをＬＢＡに切換える。その後、コントロー
ラは、ＬＢＡをＰＢＡに切換え、該アドレスが、最終的
にフラッシュメモリ内のデータファイルをアクセスする
のに使用される。
【００４３】このように、データファイルが変わる毎
に、変わったデータファイルは、フラッシュメモリ内の
データのない（使用されていない又は消されている）新
しいＰＢＡに格納される。変えられたデータファイルの
ため、フラッシュメモリ内に既に消されている使用可能
な物理的ブロック（Physical Block）が存在していなけ
ればならないので、削除（Erase）動作が行われる。こ
のような削除動作は、変わる前のデータファイルがあ
る、以前の物理的ブロックを消す。
【００４４】このような過程は、ＬＢＡに対応するＰＢ
Ａが変わる結果を招く。即ち、ＬＢとＰＢとの対応関係
が変わる。このような対応関係に関連した情報は、ルッ
クアップテーブルで揮発性メモリに存在することにな
り、コントローラは、対応関係が変わる毎にルックアッ
プテーブルを更新する。
【００４５】又、該更新されたテーブルの情報は維持し
なければならない。コントローラは、動的に変わるルッ
クアップテーブルを管理するが、このような管理過程
が、フラッシュメモリ内のブロックを運営するのであ
る。フラッシュメモリを用い補助記憶装置として使用す
る装置において、揮発性メモリ及びコントローラは、内
蔵型システムであり、殆どが半導体に集積される形態で
存在するので、制限された大きさを有するしかない。
【００４６】従って、本発明は、添付の図４のように、
ブロック単位でメモリを運営する従来の方式から脱皮
し、添付の図５に示すように、ブロックを細分化したテ
ーブル単位で分割運営せしめるのである。
【００４７】添付の図４及び図５に示すブロック構成等
は、本発明が適用されるフラッシュメモリを用いた補助
記憶装置の全体構成図を示す。即ち、本発明は、その要
旨が、ハードウェアにあるのではなく、運営方法的な側
面にあることを再び明かす。
【００４８】尚、添付の図４及び図５に示す構成は、添
付の図１及び図２に示すシステムの簡略構成であり、全
体的なシステムを構成の側面で察すれば、ホスト４に
は、主にコンピューター、デジタルカメラ、ＰＤＡ等に
なるのである。
【００４９】ホスト４を除いた残りのブロック１、２、
３、５、６は、一つのモジュールとしてカードの形で存
在することができる。前記ホスト４は、ホストインタフ
ェース５を介し、各種の命令を伝達、状態情報読取り、
データファイルを読取る又は書込むことができる。
【００５０】前記コントローラ１は、ホストインタフェ
ース５を介し伝達される各種の命令を解読処理する機能
を有し、揮発性メモリ２は、ホスト１からフラッシュメ
モリ３にデータを読取る又は書込む時、データが臨時格
納されるバッファの機能、及び前記コントローラ１がデ
ータを処理するための各種の変数を格納するメモリの機
能に用いられる。フラッシュメモリ３は、補助記憶装置
として使用するために用いられる格納媒体である。
【００５１】コントローラ１は、データファイルをアク
セスするためにホスト４にきた命令及び住所を処理し、
フラッシュメモリインタフェース６を介し、フラッシュ
メモリにあるデータファイルをアクセスすることができ
る。
【００５２】この際、従来の方式は、添付の図４に示す
ように、フラッシュメモリ内部のデータ領域をブロック
単位でアクセスし、データの読取り及び書込みを行うこ
とに対し、本発明は、添付の図５に示すように、フラッ
シュメモリ内部のデータ領域を構成するブロック単位を
多数のマッピングテーブルに細分化し、各マッピングテ
ーブル（M-Table #）単位にアクセスし、データの読取
り及び書込みを行うのである。
【００５３】従って、このような動作は、参照番号１の
コントローラで行うことになる。
【００５４】添付の図６は、図５に示すように、ブロッ
ク単位を細分化したマッピングテーブル（M-Table #）
単位でデータを運営する方法のうち、データ書込み動作
を行うための動作フローチャートである。
【００５５】このようなフローの処理は、コントローラ
１により行われる。
【００５６】図６のステップＳ１０１で、ホスト４がフ
ラッシュメモリ３にあるデータファイルをアクセスする
ため、ＣＨＳ（Cylinder, Head, Sector）値を伝送す
る。
【００５７】前記ステップＳ１０１で伝送されたＣＨＳ
は、ステップＳ１０２の過程を介しＬＢＡに変換され、
ステップＳ１０３に進行するが、前記ステップＳ１０３
では、前記ステップＳ１０２で変換されたＬＢＡ値の適
合性を判断する。
【００５８】即ち、ＬＢＡの範囲が、全フラッシュメモ
リの容量に基づき越えているか否かを判断し、越えてい
ると判断されれば、ステップＳ１０４に進行し、前記ホ
スト４に報告し、それ以上書込み動作は実行されない。
【００５９】反面、前記ステップＳ１０３で、ＬＢＡの
範囲が、全フラッシュメモリの容量に基づき越えている
か否かを判断し、越えていないと判断されれば、ステッ
プＳ１０５に進行し、前記ホスト４から伝送されたデー
タは、データバッファとして活用される揮発性メモリ２
に先ず格納される。
【００６０】前記ステップＳ１０５の過程を介し、デー
タバッファとして活用される揮発性メモリ２に格納され
た前記ホスト４から伝送されたデータは、ステップＳ１
０６の過程を介し、前記ホスト４から伝送されたデー
タ、つまり、ＬＢＡは、実質的にフラッシュメモリを物
理的にアクセスすることのできるＰＢＡに変換される。
【００６１】前記ＰＢＡは、フラッシュメモリ内にデー
タファイルを格納可能なフラッシュメモリの全体ブロッ
ク（Block）等のそれぞれのブロックナンバー等であ
り、配列の構造で、添付の図８に示すように、分割され
た非揮発性メモリのフラッシュメモリ３に常住するので
ある。
【００６２】その後、前記ＰＢＡを基に、コントローラ
１は、実際的にフラッシュメモリインタフェース６を介
し物理的にフラッシュメモリ３をアクセスすることがで
きる住所（Chip enable、フラッシュメモリのBlock Num
ber、Page Number）に再び加工される。
【００６３】ステップＳ１０７の過程では、前記ステッ
プＳ１０６の過程を介し求めたＰＢＡを基にインデック
スナンバー（Index Number）を求める。この際、前記イ
ンデックスナンバーは、前記ＰＢＡを幾つに分けたかを
示す情報であり、本発明において、高容量の補助記憶装
置を支援するためにＰＢＡを分割したのである。
【００６４】即ち、添付の図５において、M-Table#と呼
ばれるマッピングテーブルを示すもので、全フラッシュ
メモリのＰＢＡを一定の個数に分け、制限された揮発性
メモリの容量を越えないようにするためのものである。
【００６５】初期化過程において、揮発性メモリにロー
ドされる一つのインデックスのＰＢＡを除いた残りのイ
ンデックスのＰＢＡは、フラッシュメモリにあることと
なる。
【００６６】その後、ステップＳ１０８の過程を介し前
記ステップＳ１０７で求めたインデックスナンバーが、
現在、揮発性メモリ２内にあるインデックスと一致した
かを検査する。この際、一致すれば、前記ステップＳ１
０６で求めたＰＢＡの範囲が、現在、揮発性メモリ２内
にあるＰＢＡの範囲と一致することを意味する。
【００６７】故に、前記フラッシュメモリ３内にある他
の範囲のＰＢＡをロードする必要がない。
【００６８】しかし、一致しなければ、ステップＳ１０
９に進行し、現在のルックアップテーブルをフラッシュ
メモリ３に格納し、ステップＳ１１０の過程を介し、新
しいインデックスナンバーに該当するルックアップテー
ブルをフラッシュメモリ３からローディングし、最終的
に、ステップＳ１１１の過程を介し、新しいインデック
スナンバーを従前のインデックスナンバーに変更するこ
とにより、前記揮発性メモリ２内に、一致する範囲を有
するＰＢＡをフラッシュメモリ３から新たにローディン
グする。
【００６９】その後、ステップＳ１１２では、添付の図
８において参照番号ＭＢＴ１と呼ばれる“Queue”ブロ
ックテーブルからフラッシュメモリ３に書込むＰＢＡを
得る。
【００７０】そして、ステップＳ１１３の過程を介し、
前記揮発性メモリ２内にあるデータバッファにあるデー
タを、前記ステップＳ１１１で求めたＰＢＡを基に該当
フラッシュメモリ３の位置に書込む。
【００７１】最後に、ステップＳ１１４の過程を介し、
ルックアップテーブルが更新されるが、更新される過程
は、添付の図６に示されているステップＳ１１２で、書
込み動作のために使用するブロックを、図８において参
照番号ＭＢＴ１と呼ばれる“Queue”ブロックテーブル
の書込みのための“Queue”から得る。前記“Queue”
は、ＦＩＦＯの形態の配列であり、使用可能なＰＢＡを
有している。ここで得られたＰＢＡが、ホストの命令に
応答して書込まれる実際のフラッシュメモリの住所とな
る。
【００７２】前記ＰＢＡは、図８において参照番号ＭＢ
Ｔ２の物理ブロックテーブルに割当てられる。何故なら
ば、ホストのＬＢＡに対応するルックアップテーブル
が、添付の図８における参照番号ＭＢＴ２に該当するた
めである。
【００７３】上述のように、書込み動作のための“Queu
e”から得たＰＢＡが、添付の図８のＭＢＴ２に割当て
られる前に元のＭＢＴ２に存在したＰＢＡは、前記図８
のＭＢＴ１の削除動作を“Queue”に割当てる。前記“Q
ueue”も、ＦＩＦＯの形態の配列であり、削除されるＰ
ＢＡを有する。従って、削除されたブロック書込み動作
のための“Queue”に割当てることとなる。
【００７４】このように、図８のテーブルは変わる揮発
性であるメモリの特性のため、周期的にフラッシュメモ
リの制限ブロック（reserved Block）領域に格納され
る。添付の図８における参照番号ＭＢＴ３は、周期的に
フラッシュメモリの制限領域に格納されるルックアップ
テーブルのフラッシュメモリの位置情報を有しているこ
とになる。
【００７５】上述のような書込み動作に対応する読取り
動作について察すれば、ステップＳ２０１で、ホスト４
が、フラッシュメモリ３にあるデータファイルをアクセ
スするために、ＣＨＳ（Cylinder, Head, Sector）値を
伝送する。
【００７６】前記ステップＳ２０１で伝送されたＣＨＳ
は、ステップＳ２０２の過程を介し、ＬＢＡ（Logical
Block Address）に変換され、ステップＳ２０３に進行
するが、前記ステップＳ２０３では、前記ステップＳ２
０２で変換されたＬＢＡ値の適合性を判断する。
【００７７】即ち、ＬＢＡの範囲が、全フラッシュメモ
リの容量に基づき越えているか否かを判断し、越えてい
ると判断されれば、ステップＳ２０４に進行し、前記ホ
スト４に報告し、それ以上書込み動作は実行されない。
【００７８】反面、前記ステップＳ２０３で、ＬＢＡの
範囲が、全フラッシュメモリの容量に基づき越えている
か否かを判断し、越えていないと判断されれば、ステッ
プＳ２０５に進行し、前記ホスト４から伝送されたデー
タは、データバッファとして活用される揮発性メモリ２
に先ず格納される。
【００７９】前記ステップＳ２０５の過程を介し、デー
タバッファとして活用される揮発性メモリ２に格納され
た前記ホスト４から伝送されたデータは、ステップＳ２
０６の過程を介し、前記ホスト４から伝送されたデー
タ、つまり、ＬＢＡは、実質的にフラッシュメモリを物
理的にアクセスすることのできるＰＢＡ（Physical Blo
ck Address）に変換される。
【００８０】前記ＰＢＡは、フラッシュメモリ内にデー
タファイルを格納可能なフラッシュメモリの全体ブロッ
ク（Block）等のそれぞれのブロックナンバー（Block n
umber）等であり、配列の構造で、添付の図８に示すよ
うに、非揮発性メモリのフラッシュメモリ３に常住する
のである。
【００８１】その後、前記ＰＢＡを基にコントローラ１
は、実際的にフラッシュメモリインタフェース６を介し
物理的にフラッシュメモリ３をアクセスすることができ
る住所（Chip enable、フラッシュメモリのBlock Numbe
r、Page Number）に再び加工される。
【００８２】ステップＳ２０７の過程では、前記ステッ
プＳ２０６の過程を介し求めたＰＢＡを基にインデック
スナンバー（Index Number）を求める。この際、前記イ
ンデックスナンバーは、前記ＰＢＡを幾つに分けたかを
示す情報であり、本発明において、高容量の補助記憶装
置を支援するためにＰＢＡを分割したのである。
【００８３】即ち、添付の図５において、M-Table#と呼
ばれるマッピングテーブルを示すもので、全体フラッシ
ュメモリのＰＢＡを一定の個数に分け、制限された揮発
性メモリの容量を越えないようにするためのものであ
る。
【００８４】初期化過程において、揮発性メモリ２にロ
ードされる一つのインデックスのＰＢＡを除いた残りの
インデックスのＰＢＡは、フラッシュメモリ３にあるこ
とになる。
【００８５】その後、ステップＳ２０８の過程を介し前
記ステップＳ２０７で求めたインデックスナンバーが、
現在、揮発性メモリ２内にあるインデックスと一致した
かを検査する。この際、一致すれば、前記ステップＳ２
０６で求めたＰＢＡの範囲が、現在、揮発性メモリ２内
にあるＰＢＡの範囲と一致することを意味する。
【００８６】故に、前記フラッシュメモリ２内にある他
の範囲のＰＢＡをロードする必要がない。
【００８７】しかし、一致しなければ、ステップＳ２０
９に進行し、現在のルックアップテーブルをフラッシュ
メモリ３に格納し、ステップＳ２１０の過程を介し、新
しいインデックスナンバーに該当するルックアップテー
ブルをフラッシュメモリ３からローディングし、最終的
に、ステップＳ２１１の過程を介し、新しいインデック
スナンバーを従前のインデックスナンバーに変更するこ
とにより、前記揮発性メモリ２内に、一致する範囲を有
するＰＢＡをフラッシュメモリ３から新たにローディン
グする。
【００８８】その後、ステップＳ２１２で、読取るＰＢ
Ａを、添付の図８での“Queue”ブロックテーブルＭＢ
Ｔ１から得るのではなく、添付の図８の物理ブロックテ
ーブルＭＢＴ２から得るという相違点がある。
【００８９】従って、書込み動作のように、図６におけ
るステップＳ１１４でのようなルックアップテーブルの
更新過程は要されない。
【００９０】
【発明の効果】以上、説明したような、本発明による高
容量フラッシュメモリカードシステムにおけるデータ運
営方法を提供すれば、高容量フラッシュメモリを用いる
場合において、多数のブロック個数を運営しなければな
らないが、このようなブロック等が、制限された容量の
揮発性メモリ上で運営される時、ブロック個数が揮発性
メモリを越えても運営されることができる効果がある。
【００９１】以上の説明において、本発明は、特定の実
施例と関連して図示及び説明したが、特許請求の範囲に
より示されている発明の思想及び領域から逸脱しない範
囲内で、多様な改変ができることは、当業界において通
常の知識を有する者ならば、誰でも容易に分かろう。
【図面の簡単な説明】
【図１】 フラッシュメモリカードの代表的な回路構成
を示す例示図である。
【図２】 添付の図１において参照番号１０の制御器の
機能的構成を示すブロック図である。
【図３】 各々のフラッシュメモリＦＭｉ（ｉ＝０〜
ｎ）での格納領域のフォーマットを示す例示図である。
【図４】 従来技術でのデータ運営方法を説明するため
のシステム例示図である。
【図５】 本発明によるデータ運営方法を説明するため
のシステム例示図である。
【図６】 本発明による書込み動作の運営順序を示す例
示図である。
【図７】 本発明による読取り動作の運営順序を示す例
示図である。
【図８】 揮発性メモリに存在するルックアップテーブ
ルの構成を示す例示図である。
【符号の説明】
１ コントローラ ２ 揮発性メモリ ３ フラッシュメモリ ４ ホスト ５ ホストインターフェース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/00 ５９７ Ｇ０６Ｆ 12/00 ５９７Ｕ (72)発明者 鄭 宗植 大韓民国ソウル市瑞草区蠶院洞 江邊アパ ートメント４棟902号 Ｆターム(参考） 5B060 AA02 AA06 AB25 5B065 BA05 CA12 CC04 CC08 CE12 CH01 5B082 FA05 JA06

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つのフラッシュメモリと、
    ホストコンピューターに接続され、前記ホストコンピュ
    ーターにアクセスしようとする前記フラッシュメモリの
    データ領域に任意のデータをダウン／アップロード可能
    にするためのインタフェースを有する制御器を備えるフ
    ラッシュメモリシステムにおいて：前記フラッシュメモ
    リのデータ領域を所定の任意の大きさに分割している所
    定個数のブロック領域を設定し、各ブロック領域を、所
    定個数のマッピングテーブル領域に細分する第１の過程
    と；前記制御器内部の揮発性メモリ領域の“Queue”ブ
    ロック、物理的ブロック及び制限ブロックに格納された
    該当ルックアップテーブルを基準に、前記ホストコンピ
    ューターにアクセスしようとする前記フラッシュメモリ
    のデータ領域を、前記第１の過程で細分化したマッピン
    グテーブル領域の単位で提供する第２の過程と、 を含むことを特徴とする高容量フラッシュメモリカード
    システムにおけるデータ運営方法。
  2. 【請求項２】 少なくとも一つのフラッシュメモリと、
    ホストコンピューターに接続され、前記ホストコンピュ
    ーターにアクセスしようとする前記フラッシュメモリの
    データ領域に任意のデータをダウン／アップロード可能
    にするためのインタフェースを有する制御器を備え、前
    記フラッシュメモリのデータ領域を所定の任意の大きさ
    に分割している所定個数のブロック領域を設定し、各ブ
    ロック領域を、所定個数のマッピングテーブル領域に細
    分化したフラッシュメモリシステムにおけるデータ書込
    み動作の運営方法において：前記ホストがフラッシュメ
    モリにあるデータファイルをアクセスするため、ＣＨＳ
    （Cylinder, Head, Sector）値を伝送する第１の過程
    と；前記第１の過程で伝送されたＣＨＳを基準に、ＬＢ
    Ａ（Logical Block Address）を生成し、生成されたＬ
    ＢＡの範囲が、全フラッシュメモリの容量に基づき越え
    ているか否かを判断する第２の過程と；前記ホストから
    伝送されたデータを、前記制御器内部の揮発性メモリに
    格納し、ＰＢＡ（Physical Block Address）に変換させ
    る第３の過程と；前記ＰＢＡを基に前記マッピングテー
    ブル領域のインデックスナンバー（Index Number）を求
    めた後、これを、先のインデックスナンバーと比較する
    第４の過程と；前記第４の過程を介し、新しいインデッ
    クスナンバーと先のインデックスナンバーとが一致しな
    ければ、現在のルックアップテーブルを前記フラッシュ
    メモリに格納し、新しいインデックスナンバーに該当す
    るルックアップテーブルを前記フラッシュメモリからロ
    ーディングし、新しいインデックスナンバーを従前のイ
    ンデックスナンバーに変更する第５の過程と；及び、 前記制御器内部の揮発性メモリの“Queue”ブロックテ
    ーブルから、フラッシュメモリに書込む新しいＰＢＡを
    得、前記揮発性メモリ内にあるデータバッファにあるデ
    ータを、前記新しいＰＢＡを基に該当フラッシュメモリ
    の該当マッピングテーブル領域に書込んだ後、ルックア
    ップテーブルを更新する第６の過程とを含むことを特徴
    とする高容量フラッシュメモリカードシステムにおける
    データ書込み方法。
  3. 【請求項３】 少なくとも一つのフラッシュメモリと、
    ホストコンピューターに接続され、前記ホストコンピュ
    ーターにアクセスしようとする前記フラッシュメモリの
    データ領域に任意のデータをダウン／アップロード可能
    にするためのインタフェースを有する制御器を備え、前
    記フラッシュメモリのデータ領域を所定の任意の大きさ
    に分割している所定個数のブロック領域を設定し、各ブ
    ロック領域を、所定個数のマッピングテーブル領域に細
    分化したフラッシュメモリシステムにおけるデータ読取
    り動作の運営方法において：前記ホストがフラッシュメ
    モリにあるデータファイルをアクセスするため、ＣＨＳ
    （Cylinder, Head, Sector）値を伝送する第１の過程
    と；前記第１の過程で伝送されたＣＨＳを基準に、ＬＢ
    Ａ（Logical Block Address）を生成し、生成されたＬ
    ＢＡの範囲が、全フラッシュメモリの容量に基づき越え
    ているか否かを判断する第２の過程と；前記ホストから
    伝送されたデータを、前記制御器内部の揮発性メモリに
    格納し、ＰＢＡ（Physical Block Address）に変換させ
    る第３の過程と；前記ＰＢＡを基に前記マッピングテー
    ブル領域のインデックスナンバー（Index Number）を求
    めた後、これを、先のインデックスナンバーと比較する
    第４の過程と；前記第４の過程を介し、新しいインデッ
    クスナンバーと先のインデックスナンバーとが一致しな
    ければ、現在のルックアップテーブルを前記フラッシュ
    メモリに格納し、新しいインデックスナンバーに該当す
    るルックアップテーブルを前記フラッシュメモリからロ
    ーディングし、新しいインデックスナンバーを従前のイ
    ンデックスナンバーに変更する第５の過程と；及び、 前記第５の過程でローディングされたルックアップテー
    ブルに対応するデータをホスト側に伝送する第６の過程
    とを含むことを特徴とする高容量フラッシュメモリカー
    ドシステムにおけるデータ読取り方法。
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