JP2003288235A - デバッグ回路、半導体装置及びデバッグ方法 - Google Patents

Abstract

(57)【要約】 【課題】 何らかのエラーが発生した際に、動作モード
を切り替えることにより、エラーが発生するまでの内部
状態の遷移を観測することを可能にし、開発時のデバッ
グ作業を容易にするデバッグ回路、半導体装置及びデバ
ッグ方法を提供する。 【解決手段】 デバッグ回路１ａは、機能ブロック１
０、ホストインタフェースロジック１１、アプリケーシ
ョン対応ロジック１２、比較回路１３、テンポラリレジ
スタ１４、ＲＡＭ１５、マルチプレクサ１６からなる。
比較回路１３は、機能ブロック１０の状態を記録してい
るステータスレジスタ１０ａとテンポラリレジスタ１４
のステート状態を比較する。ステータスレジスタ１０ａ
の状態が変化した場合に、テンポラリレジスタ１４とＲ
ＡＭ１５に、ステータスレジスタ１０ａの状態が保存さ
れる。マルチプレクサ１６は、外部から伝えられたモー
ドセレクト信号により、デバッグ回路１ａの外部に出力
するステート状態を切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、開発者がデバッグ
作業を容易にすることができるデバッグ回路、半導体装
置及びデバッグ方法に関するものである。

【０００２】

【従来の技術】半導体装置のハードウェア、ソフトウェ
アが何らかの理由でハングアップした場合、デバッグ作
業を行う者は、半導体装置の内部状態を観測する必要が
ある。この方法としては、従来、ホストインタフェース
を通じて半導体装置のステータスレジスタを読み出す、
或いは、シミュレーションによって現象を再現し、半導
体装置内部の信号／レジスタの値を観測するという方法
が採られてきた。

【０００３】

【発明が解決しようとする課題】しかし、ステータスレ
ジスタを読み出す場合、半導体装置がハングアップして
いる状態では実行できない、ホスト・インタフェースか
らアクセス可能なレジスタの値しか観測できない、遷移
状態の観測はできない等の問題があった。又、シミュレ
ーションによる再現の場合は、実機で発生している現象
をシミュレーションで再現することは困難である等の問
題があった。よって、従来方法では、開発者がデバッグ
作業の糸口である内部状態とその遷移を観測することが
困難であった。

【０００４】そこで、本発明では、何らかのエラーが発
生した際に、動作モードを切り替えることにより、エラ
ーが発生するまでの内部状態の遷移を観測することを可
能にし、開発時のデバッグ作業を容易にするデバッグ回
路、半導体装置及びデバッグ方法を提供することを目的
とする。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、（イ）機能ブロックのステ
ート状態を保存するステート状態記憶装置と、（ロ）機
能ブロックの現在のステート状態とステート状態記憶装
置に保存された前のステート状態を比較する比較回路
と、（ハ）外部から伝えられたモードセレクト信号によ
り、外部に出力するステート状態を切り替えるマルチプ
レクサとを備えるデバッグ回路であることを要旨とす
る。ここで、「ステート状態」としては、機能ブロック
のステート情報、アドレス、データ、フラグ等が該当す
る。又、「ステート状態記憶装置」としては、機能ブロ
ックのステート状態を一時的に保存しておくために用い
る小容量で高速なメモリ等が好適であり、具体的には、
テンポラリレジスタ、ＲＡＭ、シフトレジスタ、汎用レ
ジスタ、ステータスレジスタ、インデックスレジスタ、
ベースレジスタ等が使用可能である。

【０００６】第１の特徴に係るデバッグ回路によると、
動作モードを切り替えることにより、ステート状態記憶
装置に保存されたステート状態の遷移を観測することを
可能にし、開発時のデバッグ作業を容易にすることがで
きる。

【０００７】又、第１の特徴に係るデバッグ回路は、
（ニ）ステート状態記憶装置は、機能ブロックの最新の
ステート状態を保存するテンポラリレジスタと、機能ブ
ロックの一定期間のステート状態の遷移履歴を保存する
ＲＡＭとを備え、（ホ）比較回路は、機能ブロックの現
在のステート状態とテンポラリレジスタに保存された前
のステート状態を比較しても良い。このデバッグ回路に
よると、動作モードを切り替えることにより、ＲＡＭに
保存されたステート状態の遷移を観測することを可能に
し、開発時のデバッグ作業を容易にすることができる。

【０００８】更に、第１の特徴に係るデバッグ回路は、
（ヘ）次に遷移することが想定される機能ブロックのス
テート状態を記述した状態遷移テーブルと、（ト）現在
のステート状態と状態遷移テーブルに記述されたステー
ト状態を比較するテーブル比較回路と、（チ）現在のス
テート状態と状態遷移テーブルに記述されたステート状
態が異なっている場合、あるいはモードセレクト信号に
よりＲＡＭのステート状態を外部に出力する場合に、Ｒ
ＡＭへの保存を停止するＯＲ回路とを備えていても良
い。このデバッグ回路によると、設計者が想定しない動
作が起こった際に、テンポラリレジスタ及びＲＡＭに次
のステート状態が保存されず、どの時点でデバッグ回路
にエラーが発生したか特定しやすくなる。

【０００９】又、第１の特徴に係るデバッグ回路は、
（リ）ステート状態記憶装置は、機能ブロックの一定期
間のステート状態の遷移履歴を遷移順に保存するシフト
レジスタを備え、（ヌ）比較回路は、機能ブロックの現
在のステート状態とシフトレジスタに保存された前のス
テート状態を比較しても良い。このデバッグ回路による
と、動作モードを切り替えることにより、シフトレジス
タに保存されたステート状態の遷移を観測することを可
能にし、開発時のデバッグ作業を容易にすることができ
る。

【００１０】更に、第１の特徴に係るデバッグ回路は、
（ル）次に遷移することが想定される機能ブロックのス
テート状態を記述した状態遷移テーブルと、（ヲ）現在
のステート状態と状態遷移テーブルに記述されたステー
ト状態を比較するテーブル比較回路と、（ワ）現在のス
テート状態と状態遷移テーブルに記述されたステート状
態が異なっている場合、あるいはモードセレクト信号に
よりシフトレジスタのステート状態を外部に出力する場
合に、シフトレジスタへの保存を停止するＯＲ回路とを
備えていても良い。このデバッグ回路によると、設計者
が想定しない動作が起こった際に、シフトレジスタに次
のステート状態が保存されず、どの時点でデバッグ回路
にエラーが発生したか特定しやすくなる。

【００１１】本発明の第２の特徴は、（イ）半導体チッ
プと、（ロ）半導体チップ上に搭載された機能ブロック
と、（ハ）半導体チップに搭載され、機能ブロックのス
テート状態を保存するステート状態記憶装置と、（ニ）
半導体チップに搭載され、機能ブロックの現在のステー
ト状態とステート状態記憶装置に保存された前のステー
ト状態を比較する比較回路と、（ホ）半導体チップに搭
載され、外部から伝えられたモードセレクト信号によ
り、外部に出力するステート状態を切り替えるマルチプ
レクサと、（へ）半導体チップ上に搭載された内部回路
とを備える半導体装置であることを要旨とする。ここ
で、「内部回路」には、メモリ、ＣＰＵ等の半導体集積
回路に用いられる種々の回路が含まれる。

【００１２】第２の特徴に係る半導体装置によると、半
導体チップ（半導体装置）上にデバッグ機能を持つデバ
ッグ回路を単数、あるいは複数搭載することにより、開
発時のデバッグ作業を容易にすることができる。

【００１３】又、第２の特徴に係る半導体装置は、
（ト）ステート状態記憶装置は、機能ブロックの最新の
ステート状態を保存するテンポラリレジスタと、機能ブ
ロックの一定期間のステート状態の遷移履歴を保存する
ＲＡＭとを備え、（チ）比較回路は、機能ブロックの現
在のステート状態とテンポラリレジスタに保存された前
のステート状態を比較しても良い。この半導体回路によ
ると、半導体チップ（半導体装置）上にデバッグ機能を
持つデバッグ回路を単数、あるいは複数搭載することに
より、開発時のデバッグ作業を容易にすることができ
る。

【００１４】又、第２の特徴に係る半導体装置は、
（リ）ステート状態記憶装置は、機能ブロックの一定期
間のステート状態の遷移履歴を遷移順に保存するシフト
レジスタを備え、（ヌ）比較回路は、機能ブロックの現
在のステート状態とシフトレジスタに保存された前のス
テート状態を比較しても良い。この半導体回路による
と、半導体チップ（半導体装置）上にデバッグ機能を持
つデバッグ回路を単数、あるいは複数搭載することによ
り、開発時のデバッグ作業を容易にすることができる。

【００１５】本発明の第３の特徴は、（イ）機能ブロッ
クの現在のステート状態とステート状態記憶装置に保存
された最新のステート状態を比較するステップと、
（ロ）比較するステップにおいて、ステート状態が異な
っていた場合に、機能ブロックのステート状態をステー
ト状態記憶装置に保存するステップと、（ハ）エラーが
発生した場合に、ステート状態記憶装置に保存されたス
テート状態を外部に出力するステップとを含むデバッグ
方法であることを要旨とする。

【００１６】第３の特徴に係るデバッグ方法によると、
動作モードを切り替えることにより、ステート状態記憶
装置に保存されたステート状態の遷移を観測することを
可能にし、開発時のデバッグ作業を容易にすることがで
きる。

【００１７】又、第３の特徴に係るデバッグ方法は、
（ニ）比較するステップにおいて、機能ブロックの現在
のステート状態と機能ブロックの最新のステート状態を
保存するテンポラリレジスタのステート状態を比較し、
（ホ）ステート状態が異なっていた場合に、保存するス
テップにおいて、機能ブロックのステート状態をテンポ
ラリレジスタ及び機能ブロックの一定期間のステート状
態の遷移履歴を保存するＲＡＭに保存し、（へ）出力す
るステップにおいて、エラーが発生した場合にＲＡＭに
保存されたステート状態を外部に出力しても良い。この
デバッグ方法によると、動作モードを切り替えることに
より、ＲＡＭに保存されたステート状態の遷移を観測す
ることを可能にし、開発時のデバッグ作業を容易にする
ことができる。

【００１８】更に、第３の特徴に係るデバッグ方法は、
比較するステップにおいて、ステート状態が異なってい
た場合に、（ト）状態遷移テーブルから次に遷移するこ
とが想定されるステート状態を抽出するステップと、
（チ）想定されるステート状態と現在のステート状態を
比較するステップと、（リ）該比較するステップにおい
て、想定されるステート状態の全てと現在のステート状
態が一致しない場合、ステート状態の保存動作を停止す
るステップとを含んでいても良い。このデバッグ方法に
よると、設計者が想定しない動作が起こった際に、テン
ポラリレジスタ及びＲＡＭに次のステート状態が保存さ
れず、どの時点でデバッグ回路にエラーが発生したか特
定しやすくなる。

【００１９】又、第３の特徴に係るデバッグ方法は、
（ヌ）比較するステップにおいて、機能ブロックの現在
のステート状態と機能ブロックの一定期間のステート状
態の遷移履歴を遷移順に保存するシフトレジスタの最新
のステート状態を比較し、（ル）ステート状態が異なっ
ていた場合に、保存するステップにおいて、機能ブロッ
クのステート状態をシフトレジスタに保存し、（ヲ）出
力するステップにおいて、エラーが発生した場合にシフ
トレジスタに保存されたステート状態を外部に出力して
も良い。このデバッグ方法によると、動作モードを切り
替えることにより、シフトレジスタに保存されたステー
ト状態の遷移を観測することを可能にし、開発時のデバ
ッグ作業を容易にすることができる。

【００２０】更に、第３の特徴に係るデバッグ方法は、
比較するステップにおいて、ステート状態が異なってい
た場合に、（ワ）状態遷移テーブルから次に遷移するこ
とが想定されるステート状態を抽出するステップと、
（カ）想定されるステート状態と現在のステート状態を
比較するステップと、（ヨ）該比較するステップにおい
て、想定されるステート状態の全てと現在のステート状
態が一致しない場合、ステート状態の保存動作を停止す
るステップとを含んでいても良い。このデバッグ方法に
よると、設計者が想定しない動作が起こった際に、シフ
トレジスタに次のステート状態が保存されず、どの時点
でデバッグ回路にエラーが発生したか特定しやすくな
る。

【００２１】

【発明の実施の形態】次に、図面を参照して、本発明の
第１〜第４の実施の形態を説明する。以下の図面の記載
において、同一又は類似の部分には同一又は類似の符号
を付している。但し、図面は模式的なものであることに
留意すべきである。

【００２２】（第１の実施の形態）本発明の第１の実施
の形態に係るデバッグ回路１ａは、図１に示すように、
機能ブロック１０のステート状態を保存するステート状
態記憶装置８ａ、機能ブロック１０の現在のステート状
態とステート状態記憶装置８ａに保存された前のステー
ト状態を比較する比較回路１３、外部から伝えられたモ
ードセレクト信号により、外部に出力するステート状態
を切り替えるマルチプレクサ１６を備える。図１におい
ては、デバッグ回路１ａは、機能ブロック１０、ホスト
インタフェースロジック１１、アプリケーション対応ロ
ジック１２も備え、ステート状態記憶装置８ａは、テン
ポラリレジスタ１４とＲＡＭ１５を備える。ここで、デ
バッグ回路１ａは、具体的には、ＩＰ等の半導体チップ
に搭載される各部品（回路ユニット）として用意される
ことが可能である。

【００２３】機能ブロック１０は、ＤＳＰなどのプロセ
ッサ（信号処理回路）や、メモリ、入出力回路等の所定
の機能を持つ電子回路である。機能ブロック１０は、処
理中のステート状態等の情報をステータスレジスタ１０
ａに保持する。

【００２４】ホストインタフェースロジック１１は、ホ
ストインタフェース２０への機能ブロック１０の入出力
信号を制御する。アプリケーション対応ロジック１２
は、ネットワークや他の機能ブロック（アプリケーショ
ン）等のアプリケーションインタフェース２１への機能
ブロック１０の入出力信号を制御する。

【００２５】ステート状態記憶装置８ａは、機能ブロッ
ク１０のステート状態を保存するメモリである。

【００２６】ステート状態記憶装置８ａを構成するテン
ポラリレジスタ１４には、ステータスレジスタ１０ａの
状態が変化した場合に、比較回路１３からのライトトリ
ガー信号によって、ステータスレジスタ１０ａの状態が
保存される。テンポラリレジスタ１４には、常に最新の
ステータスレジスタ１０ａの状態が保存されることにな
る。

【００２７】ステート状態記憶装置８ａを構成するＲＡ
Ｍ１５には、ステータスレジスタ１０ａとテンポラリレ
ジスタ１４の状態が異なっていた場合に、比較回路１３
からのライトトリガー信号によって、ステータスレジス
タ１０ａの状態が保存される。ステータスレジスタ１０
ａの状態が変わる度にＲＡＭ１５に保存されていくの
で、ＲＡＭ１５には、一定の期間のステータスレジスタ
１０ａの遷移状態の履歴が保存されることになる。

【００２８】ここで、テンポラリレジスタ１４、ＲＡＭ
１５の段数は任意であり、設計者がステータスレジスタ
１０ａの状態を読み出すために必要な段数を設定する。

【００２９】比較回路１３は、機能ブロック１０の状態
を記録しているステータスレジスタ１０ａとテンポラリ
レジスタ１４のステート状態を比較する。ここで比較す
るステート状態とは、具体的には、ステート情報、アド
レス、データ、フラグ等、デバッグ回路１ａがＭＣＵの
場合は、命令やプログラムカウンタ値等である。そし
て、ステータスレジスタ１０ａとテンポラリレジスタ１
４の状態が異なっていた場合には、比較回路１３は、テ
ンポラリレジスタ１４とＲＡＭ１５に対しライトトリガ
ー信号を有効にし、ステータスレジスタ１０ａの状態を
テンポラリレジスタ１４とＲＡＭ１５に保存する。ただ
し、モードセレクト信号によって、比較回路１３がデバ
ッグ動作モードに切り替えられているときは、ライトト
リガー信号を有効にしない。デバッグ動作モードにある
ということは、ＲＡＭ１５に保存されている情報を読み
出している状態であり、読み出している最中にＲＡＭ１
５の内容が書き替わるのは不都合だからである。

【００３０】マルチプレクサ１６は、外部から伝えられ
たモードセレクト信号により、デバッグ回路１ａの外部
に出力するステート状態を切り替える。モードセレクト
信号には、通常動作モードからデバッグ動作モードへ切
り替える信号とデバッグ動作モードから通常動作モード
へ切り替える信号がある。マルチプレクサ１６は、デバ
ッグ動作モードに切り替えられた時は、ＲＡＭ１５に保
存されたステート状態を外部に出力する。通常動作モー
ドへ切り替えられた時は、アプリケーション対応ロジッ
ク１２からステータスレジスタ１０ａのステート状態を
外部に出力する。通常動作モード時は、図には示してい
ないが、ホストインタフェースロジック１１を通してス
テータスレジスタ１０ａの状態を外部に出力しても構わ
ない。

【００３１】又、モードセレクト信号は、通常動作モー
ドとデバッグ動作モードを切り替える信号である。通常
の動作は通常動作モードで行われているが、エラーの発
生等でデバッグ作業を行う際は、デバッグ動作モードに
切り替えられる。モードセレクト信号は、比較回路１３
とマルチプレクサ１６の動作を切り替える。上述したよ
うに、比較回路１３は、通常動作モードのときはライト
トリガー信号を有効にするが、デバッグ動作モードのと
きは有効にしない。又、マルチプレクサ１６は、通常動
作モードのときはステータスレジスタ１０ａの情報を外
部に出力するが、デバッグ動作モードのときはＲＡＭ１
５の情報を外部に出力する。

【００３２】ライトトリガー信号は、比較回路１３によ
って有効にされ、テンポラリレジスタ１４及びＲＡＭ１
５に書き込みを行うための信号である。リードトリガー
信号は、モードセレクト信号がデバッグ動作モードに切
り替えられているときに有効になり、ＲＡＭ１５に保存
された情報を読み出すための信号である。

【００３３】第１の実施の形態に係るデバッグ回路１ａ
によると、動作モードを切り替えることにより、ＲＡＭ
１５に保存されたステータスレジスタ１０ａの遷移を観
測することを可能にし、開発時のデバッグ作業を容易に
することができる。

【００３４】次に、第１の実施の形態に係るデバッグ回
路１ａを用いて、デバッグ作業を行う方法を図２、図３
のフローチャートを用いて説明する。

【００３５】（イ）まず、ステップＳ１０１において、
ステート状態記憶装置８ａを構成するテンポラリレジス
タ１４とＲＡＭ１５を初期化する。

【００３６】（ロ）次に、ステップＳ１０２において、
比較回路１３により、機能ブロック１０内のステータス
レジスタ１０ａとステート状態記憶装置８ａを構成する
テンポラリレジスタ１４のステート状態を比較する。

【００３７】（ハ）次に、ステップＳ１０３において、
ステータスレジスタ１０ａとテンポラリレジスタ１４の
各情報が同じ場合は、ステップＳ１０２に戻る。ステー
タスレジスタ１０ａとテンポラリレジスタ１４のステー
ト状態が異なっていた場合は、ステップＳ１０４に進
む。

【００３８】（ニ）次に、ステップＳ１０４において、
比較回路１３によってライトトリガー信号が有効にさ
れ、ステータスレジスタ１０ａの情報がステート状態記
憶装置８ａを構成するＲＡＭ１５に保存される。上述し
たように、ライトトリガー信号は、通常動作モードのと
きのみ有効にされる。

【００３９】（ホ）次に、ステップＳ１０５において、
比較回路１３によってライトトリガー信号が有効にさ
れ、ステータスレジスタ１０ａの情報がステート状態記
憶装置８ａを構成するテンポラリレジスタ１４にも保存
される。

【００４０】ここで、（ロ）〜（ホ）で説明したステッ
プＳ１０２〜１０５を図４に示すステート状態の遷移を
参照して、詳しく説明する。図４は、ステート状態、Ｒ
ＡＭ１５及びテンポラリレジスタ１４の保存情報を示し
ている。図４（ａ）は、ステート状態が前のステートｋ
から現在のステートｋ＋１に遷移した状態である。この
ときテンポラリレジスタ１４には、ステートｋのステー
ト状態が保存されている。ＲＡＭ１５には、ステート１
〜ステートｋまでのステート状態が保存されている。比
較回路１３により、ステータスレジスタ１０ａにある現
在のステートｋ＋１のステート状態とテンポラリレジス
タ１４にある前のステートｋのステート状態を比較す
る。ステータスレジスタ１０ａとテンポラリレジスタ１
４のステート状態は異なるので、比較回路１３は、ライ
トトリガー信号をテンポラリレジスタ１４及びＲＡＭ１
５に対して有効にする。図４（ｂ）では、テンポラリレ
ジスタ１４に現在のステートｋ＋１のステート状態が保
存され、ＲＡＭ１５にはステート１〜ステートｋ＋１の
ステート状態が保存される。図４（ｂ）においては、Ｒ
ＡＭ１５にまだ空き容量があったため、ステートｋ＋１
のステート状態が追加保存されているが、ＲＡＭ１５の
容量が空いていなければ、ステートｋ＋１のステート状
態は最も古いステート状態であるステート１のステート
状態に上書き保存される。図４（ｃ）は、ステート状態
が前のステートｋ＋１から現在のステートｋ＋２に遷移
した状態である。比較回路１３により、ステータスレジ
スタ１０ａにある現在のステートｋ＋２のステート状態
とテンポラリレジスタ１４にある前のステートｋ＋１の
ステート状態を比較する。ステータスレジスタ１０ａと
テンポラリレジスタ１４のステート状態は異なるので、
比較回路１３は、ライトトリガー信号をテンポラリレジ
スタ１４及びＲＡＭ１５に対して有効にする。

【００４１】上記で説明したステート状態の保存タイミ
ングダイアグラムを図５（ａ）に示す。ステート状態が
ステート１からステート２へ、ステート２からステート
３へ、…と変化する毎に、ライトトリガー信号が有効に
なる。それを受けて、テンポラリレジスタ１４のステー
ト状態を更新される。図に示していないが同様にＲＡＭ
１５にもステート状態が追加、上書き保存される。

【００４２】次に、通常動作中に何らかのエラーが発生
した場合について、図３を用いて説明する。

【００４３】（イ）まず、ステップＳ２０１において、
デバッグ回路１ａは、通常動作を行っている。次に、ス
テップＳ２０２において、エラーが発生した場合は、ス
テップＳ２０３に進む。

【００４４】（ロ）次に、ステップＳ２０３において、
モードセレクト信号によって通常動作モードからデバッ
グ動作モードに切り替える。デバッグ動作に切り替えら
れると、比較回路１３は、ライトトリガー信号を有効に
せず、テンポラリレジスタ１４及びＲＡＭ１５への書き
込みを停止する。又、マルチプレクサ１６は、ステータ
スレジスタ１０ａではなく、ＲＡＭ１５の情報を外部に
出力する。

【００４５】（ハ）次に、ステップＳ２０４において、
リードトリガー信号を有効にすると、ステップＳ２０５
において、マルチプレクサ１６から、ステート状態記憶
装置８ａを構成するＲＡＭ１５に保存された情報が外部
に出力される。

【００４６】このステート状態の出力タイミングダイア
グラムを図５（ｂ）に示す。ＲＡＭ１５に保存されたス
テート状態を出力するには、まず、モードセレクト信号
をデバッグ動作モードに切り替える。次に、リードトリ
ガー信号を有効にする。リードトリガー信号を有効にす
る度毎に、ＲＡＭ１５に保存された最も新しいステート
状態から順に外部に出力される。図５（ｂ）では、最も
新しいステート状態から順にステート６、ステート５、
ステート４、…、ステート０であるので、リードトリガ
ー信号を有効にする度に、ステート６、ステート５、ス
テート４、…、ステート０の情報が出力されることとな
る。

【００４７】第１の実施の形態に係るデバッグ方法によ
ると、何らかのエラーが発生した場合、動作モードを切
り替えることにより、ＲＡＭ１５に保存されたステータ
スレジスタ１０ａの遷移を観測することを可能にし、開
発時のデバッグ作業を容易にすることができる。

【００４８】又、図６は、第１の実施の形態に係るデバ
ッグ回路１ａをシステムＬＳＩに搭載した場合の半導体
チップ（半導体装置）４０ａの構造を示すブロック図で
ある。図６に示すような半導体チップ４０ａ上には、内
部回路９（ここでは例としてＣＰＵ３１、メモリ３
４）、デバッグ回路１ｂ、ＰＣＩバス３５、データアド
レスバス３６ａ、３６ｂ、３６ｃを備え、ネットワーク
用バス３７を介して他の半導体チップとデータの伝送を
行う。

【００４９】ＣＰＵ３１は、半導体チップ４０ａ内の各
機能を制御し、メモリ３４は、データやプログラムを記
憶する。ＰＣＩバス３５は、各機能ブロック１０を結ぶ
データ伝送路であり、データアドレスバス３６ａ、３６
ｂ、３６ｃは、デバッグ回路１ｂ内部及び外部へのデー
タ伝送路である。

【００５０】デバッグ回路１ｂは、機能ブロック１０、
比較回路１３、ステート状態記憶装置８としてのテンポ
ラリレジスタ１４及びＲＡＭ１５、マルチプレクサ１６
を備える。

【００５１】第１の実施の形態に係る半導体チップ（半
導体装置）４０ａによると、半導体チップ４０ａ上にデ
バッグ機能を持つデバッグ回路１ｂを単数、あるいは複
数搭載することにより、開発時のデバッグ作業を容易に
することができる。

【００５２】（第２の実施の形態）第１の実施の形態で
は、ステート状態記憶装置８ａとして、テンポラリレジ
スタ１４とＲＡＭ１５を用いたデバッグ回路、デバッグ
方法について説明したが、第２の実施の形態では、ステ
ート状態記憶装置８ｂとして、シフトレジスタ１７を用
いたデバッグ回路、半導体装置及びデバッグ方法につい
て説明する。

【００５３】本発明の第２の実施の形態に係るデバッグ
回路１ｃは、図７に示すように、機能ブロック１０のス
テート状態を保存するステート状態記憶装置８ｂ、機能
ブロック１０の現在のステート状態とステート状態記憶
装置８ｂに保存された前のステート状態を比較する比較
回路１３、外部から伝えられたモードセレクト信号によ
り、外部に出力するステート状態を切り替えるマルチプ
レクサ１６を備える。図７においては、デバッグ回路１
ｃは、機能ブロック１０、ホストインタフェースロジッ
ク１１、アプリケーション対応ロジック１２も備え、ス
テート状態記憶装置８ａは、シフトレジスタ１７を備え
る。機能ブロック１０、ホストインタフェースロジック
１１、アプリケーション対応ロジック１２については、
第１の実施の形態と同様であるので、ここでは説明を省
略する。

【００５４】シフトレジスタ１７は、直列に接続した複
数のフリップフロップで構成され、パルス信号を入力す
ることにより、前段の値を次段のフリップフロップに伝
えることができるレジスタである。本発明の第２の実施
形態に係るデバッグ回路１ｃでは、ステータスレジスタ
１０ａのステート状態をシフトレジスタ１７に保存する
が、シフトレジスタ１７内では、新たなステート状態を
保存する毎に、古いステート状態は次々と次段に移り、
最も古いステート状態が削除される。このため、最新の
ステート状態は、常に読み出し側から見て最後尾に保存
されている。

【００５５】比較回路１３は、機能ブロック１０の状態
を記録しているステータスレジスタ１０ａとシフトレジ
スタ１７の最後尾に保存されているステート状態を比較
する。ここで比較する状態とは、具体的には、ステータ
スレジスタ１０ａとシフトレジスタ１７のステート情
報、アドレス、データ、フラグ等、デバッグ回路１ｃが
ＭＣＵの場合は、命令やプログラムカウンタ値等であ
る。そして、ステータスレジスタ１０ａとシフトレジス
タ１７の状態が異なっていた場合には、シフトレジスタ
１７にライトトリガー信号を有効にし、ステータスレジ
スタ１０ａの状態をシフトレジスタ１７の最後尾に保存
する。その際、シフトレジスタ１７の最後尾に保存され
ていた情報は、その前段に移動する。ただし、第１の実
施の形態と同様に、モードセレクト信号によって、比較
回路１３がデバッグ動作モードに切り替えられていると
きは、ライトトリガー信号を有効にしない。デバッグ動
作モードにあるということは、シフトレジスタ１７に保
存されている情報を読み出している状態であり、読み出
している最中にシフトレジスタ１７の内容が書き替わる
のは不都合だからである。

【００５６】マルチプレクサ１６は、外部から伝えられ
たモードセレクト信号により、デバッグ回路１ｃの外部
に出力する信号を切り替える。モードセレクト信号に
は、通常動作モードからデバッグ動作モードへ切り替え
る信号とデバッグ動作モードから通常動作モードへ切り
替える信号がある。マルチプレクサ１６は、デバッグ動
作モードに切り替えられた時は、シフトレジスタ１７に
保存された状態を外部に出力する。通常動作モードへ切
り替えられた時は、アプリケーション対応ロジック１２
からステータスレジスタ１０ａの状態を外部に出力す
る。

【００５７】第２の実施の形態に係るデバッグ回路１ｃ
によると、動作モードを切り替えることにより、シフト
レジスタ１７に保存されたステータスレジスタ１０ａの
遷移を観測することを可能にし、開発時のデバッグ作業
を容易にすることができる。第１の実施の形態に係るデ
バッグ回路１ａで使用したテンポラリレジスタ１４、Ｒ
ＡＭ１５に比べて、シフトレジスタ１７を用いると、デ
バッグ回路の面積の縮小、素子数の削減、回路が簡単に
なるため高速化が図れる場合がある。

【００５８】次に、第２の実施の形態に係るデバッグ回
路１ｃを用いて、デバッグ作業を行う方法を図８のフロ
ーチャートを用いて説明する。

【００５９】（イ）まず、ステップＳ３０１において、
シフトレジスタ１７を初期化する。

【００６０】（ロ）次に、ステップＳ３０２において、
比較回路１３により、機能ブロック１０内のステータス
レジスタ１０ａとシフトレジスタ１７の最後尾の状態を
比較する。上述したように、比較する状態としては、ス
テータスレジスタ１０ａとシフトレジスタ１７のステー
ト情報、アドレス、データ、フラグ等である。

【００６１】（ハ）次に、ステップＳ３０３において、
ステータスレジスタ１０ａとシフトレジスタ１７の各情
報が同じ場合は、ステップＳ３０２に戻る。ステータス
レジスタ１０ａとシフトレジスタ１７の情報が異なって
いた場合は、ステップＳ３０４に進む。

【００６２】（ニ）次に、ステップＳ３０４において、
比較回路１３によってライトトリガー信号が有効にさ
れ、ステータスレジスタ１０ａの情報がシフトレジスタ
１７の最後尾に保存される。古いステート状態は次々と
次段に移り、最も古いステート状態が削除される。上述
したように、ライトトリガー信号は、通常動作モードの
ときのみ有効にされる。

【００６３】通常動作中に何らかのエラーが発生した場
合の動作については、第１の実施の形態に係るデバッグ
方法で説明した図３のステップＳ２０１〜Ｓ２０４と同
様である。ステップＳ２０５においては、マルチプレク
サ１６から、シフトレジスタ１７に保存された情報が外
部に出力される。

【００６４】第２の実施の形態に係るデバッグ方法によ
ると、何らかのエラーが発生した場合、動作モードを切
り替えることにより、シフトレジスタ１７に保存された
ステータスレジスタ１０ａの遷移を観測することを可能
にし、開発時のデバッグ作業を容易にすることができ
る。

【００６５】又、図９は、第２の実施の形態に係るデバ
ッグ回路１ｃをシステムＬＳＩに搭載した場合の半導体
チップ（半導体装置）４０ｂの構造を示すブロック図で
ある。図９に示すような半導体チップ４０ｂ上には、内
部回路９（ここでは例としてＣＰＵ３１、メモリ３
４）、デバッグ回路１ｄ、ＰＣＩバス３５、データアド
レスバス３６ａ、３６ｂ、３６ｃを備え、ネットワーク
用バス３７を介して他の半導体チップとデータの伝送を
行う。ＣＰＵ３１、メモリ３４、ＰＣＩバス３５、デー
タアドレスバス３６ａ、３６ｂ、３６ｃは、第１の実施
の形態に係る半導体チップ４０ａと同様であるので、こ
こでは説明を省略する。デバッグ回路１ｄは、機能ブロ
ック１０、比較回路１３、マルチプレクサ１６、シフト
レジスタ１７を備える。

【００６６】第２の実施の形態に係る半導体チップ（半
導体装置）４０ｂによると、半導体チップ４０ｂ上にデ
バッグ機能を持つデバッグ回路１ｄを単数、あるいは複
数搭載することにより、開発時のデバッグ作業を容易に
することができる。

【００６７】（第３の実施の形態）第３の実施の形態で
は、第１の実施形態に係るデバッグ回路１ａに、デバッ
グ回路のステート状態が設計者の意図した動作と異なる
動作をした場合に、自動的にこれを検出する機能を追加
したデバッグ回路、半導体装置及びデバッグ方法につい
て説明する。

【００６８】本発明の第３の実施の形態に係るデバッグ
回路１ｅは、図１０に示すように、機能ブロック１０の
ステート状態を保存するステート状態記憶装置８ａ、機
能ブロック１０の現在のステート状態とステート状態記
憶装置８ａに保存された前のステート状態を比較する比
較回路１３、外部から伝えられたモードセレクト信号に
より、外部に出力するステート状態を切り替えるマルチ
プレクサ１６を備え、ステート状態記憶装置８ａは、テ
ンポラリレジスタ１４とＲＡＭ１５を備える。又、デバ
ッグ回路１ｅは、更に、次に遷移することが想定される
機能ブロック１０のステート状態を記述した状態遷移テ
ーブル３０、現在のステート状態と状態遷移テーブル３
０に記述されたステート状態を比較するテーブル比較回
路３３と、前記現在のステート状態と前記状態遷移テー
ブル３０に記述されたステート状態が異なっている場
合、あるいは前記モードセレクト信号により前記ＲＡＭ
１５のステート状態を外部に出力する場合に、前記ＲＡ
Ｍ１５への保存を停止するＯＲ回路２５を備える。図１
０においては、デバッグ回路１ｅは、機能ブロック１
０、ホストインタフェースロジック１１、アプリケーシ
ョン対応ロジック１２も備えている。

【００６９】機能ブロック１０、ホストインタフェース
ロジック１１、アプリケーション対応ロジック１２、テ
ンポラリレジスタ１４、ＲＡＭ１５、マルチプレクサ１
６については、第１の実施の形態と同様であるので、こ
こでは説明を省略する。

【００７０】比較回路１３は、第１の実施形態に係るデ
バッグ回路１ａにおける比較回路１３と同様の機能を持
つ回路である。即ち、機能ブロック１０の状態を記録し
ているステータスレジスタ１０ａとテンポラリレジスタ
１４のステート状態を比較する。

【００７１】テーブル比較回路３３は、比較回路１３か
ら出力された現在のステート状態と状態遷移テーブル３
０のステート状態を比較する。状態遷移テーブル３０と
は、デバッグ回路設計者が予め想定する動作を記述した
テーブルである。デバッグ回路設計者が想定したステー
ト状態の遷移の一例を図１２に示す。図１２によると、
ステートＡからは、ステートＡ、又はステートＢ、又は
ステートＣに遷移することが想定される。同様に、ステ
ートＢからはステートＤ、ステートＣからはステート
Ｂ、ステートＤはステートＣに遷移することが想定され
る。このステート状態の遷移を表した状態遷移テーブル
３０を図１３に示す。

【００７２】ＯＲ回路２５は、前記現在のステート状態
と前記状態遷移テーブル３０に記述されたステート状態
が異なっている場合、あるいは前記モードセレクト信号
により前記ＲＡＭ１５のステート状態を外部に出力する
場合に、前記ＲＡＭ１５への保存を停止する。

【００７３】第３の実施の形態に係るデバッグ回路１ｅ
によると、設計者が想定しない動作が起こった際に、テ
ンポラリレジスタ１４及びＲＡＭ１５に次のステート状
態が保存されず、どの時点でデバッグ回路１ｅにエラー
が発生したか特定しやすくなる。

【００７４】次に、第３の実施の形態に係るデバッグ回
路１ｅを用いて、デバッグ作業を行う方法を図１１のフ
ローチャートを用いて説明する。

【００７５】（イ）まず、ステップＳ４０１〜Ｓ４０４
は、図２のステップＳ１０１〜Ｓ１０４と同様であるの
で、ここでは説明を省略する。

【００７６】（ロ）次に、ステップＳ４０５において、
状態遷移テーブル３０は、テンポラリレジスタ１４から
ステートを取得し、次に遷移することが想定されるステ
ートを抽出する。図１３に示す状態遷移テーブル３０を
例に取ると、テンポラリレジスタ１４にステートＡの状
態が保存されている。状態遷移テーブル３０において、
現在のステートとしてステートＡが入力されると、次の
ステートとしてステートＡ、ステートＢ、ステートＣが
想定される。状態遷移テーブル３０は、この３つのステ
ート状態をテーブル比較回路３３に送る。

【００７７】（ハ）一方、ステップＳ４０６において、
比較回路１３によってライトトリガー信号が有効にさ
れ、ステータスレジスタ１０ａの情報がテンポラリレジ
スタ１４に保存される。

【００７８】（ニ）次に、ステップＳ４０７において、
比較回路１３から出力された現在のステート状態と状態
遷移テーブル３０によって抽出された次のステート状態
を比較する。図１３においては、ステート１にステート
Ａが、ステート２にステートＢが、ステート３にステー
トＣが入っている。そして、テーブル比較回路Ａ３３ａ
がステートＡと現在のステート状態を比較し、テーブル
比較回路Ｂ３３ｂがステートＢと現在のステート状態を
比較し、テーブル比較回路Ｃ３３ｃがステートＣと現在
のステート状態を比較する。

【００７９】（ホ）ステップＳ４０８において、テーブ
ル比較回路Ａ３３ａ、テーブル比較回路Ｂ３３ｂ、テー
ブル比較回路Ｃ３３ｃの結果を検討する。テーブル比較
回路３３の結果が全て異なっていれば、ステップＳ４０
９に進み、ファンクションエラートリガー信号を比較回
路１３に送り、ＯＲ回路２５は、比較回路１３の保存動
作を停止する。又、テーブル比較回路３３の結果が一つ
でも等しければ、ステップＳ４０２に戻り、比較動作を
繰り返す。

【００８０】通常動作中に何らかのエラーが発生した場
合の動作については、第１の実施の形態に係るデバッグ
方法で説明した図３のステップＳ２０１〜Ｓ２０５と同
様である。

【００８１】第３の実施の形態に係るデバッグ方法によ
ると、設計者が想定しない動作が起こった際に、テンポ
ラリレジスタ１４及びＲＡＭ１５に次のステート状態が
保存されず、どの時点でデバッグ回路１ｅにエラーが発
生したか特定しやすくなる。

【００８２】又、第１の実施の形態と同様に、第３の実
施の形態に係るデバッグ回路１ｅをシステムＬＳＩに搭
載し、半導体チップ（半導体装置）として使用すること
も可能である。

【００８３】（第４の実施の形態）第４の実施の形態で
は、第２の実施形態に係るデバッグ回路１ｃに、デバッ
グ回路のステート状態が設計者の意図した動作と異なる
動作をした場合に、自動的にこれを検出する機能を追加
したデバッグ回路、半導体装置及びデバッグ方法につい
て説明する。

【００８４】本発明の第４の実施の形態に係るデバッグ
回路１ｆは、図１４に示すように、機能ブロック１０の
ステート状態を保存するステート状態記憶装置８ｂ、機
能ブロック１０の現在のステート状態とステート状態記
憶装置８ｂに保存された前のステート状態を比較する比
較回路１３、外部から伝えられたモードセレクト信号に
より、外部に出力するステート状態を切り替えるマルチ
プレクサ１６を備え、ステート状態記憶装置８ｂは、シ
フトレジスタ１７を備える。又、デバッグ回路１ｆは、
更に、次に遷移することが想定される機能ブロック１０
のステート状態を記述した状態遷移テーブル３０、現在
のステート状態と前記状態遷移テーブル３０に記述され
たステート状態を比較するテーブル比較回路３３と、前
記現在のステート状態と前記状態遷移テーブル３０に記
述されたステート状態が異なっている場合、あるいは前
記モードセレクト信号により前記シフトレジスタ１７の
ステート状態を外部に出力する場合に、前記シフトレジ
スタ１７への保存を停止するＯＲ回路２５を備える。図
１４においては、デバッグ回路１ｆは、機能ブロック１
０、ホストインタフェースロジック１１、アプリケーシ
ョン対応ロジック１２も備えている。

【００８５】機能ブロック１０、ホストインタフェース
ロジック１１、アプリケーション対応ロジック１２、マ
ルチプレクサ１６、シフトレジスタ１７については、第
２の実施の形態と同様であるので、ここでは説明を省略
する。

【００８６】比較回路１３は、第２の実施形態に係るデ
バッグ回路１ｃにおける比較回路１３と同様の機能を持
つ回路である。即ち、機能ブロック１０の状態を記録し
ているステータスレジスタ１０ａとシフトレジスタ１７
のステート状態を比較する。

【００８７】テーブル比較回路３３は、比較回路１３か
ら出力された現在のステート状態と状態遷移テーブル３
０のステート状態を比較する。

【００８８】ＯＲ回路２５は、前記現在のステート状態
と前記状態遷移テーブル３０に記述されたステート状態
が異なっている場合、あるいは前記モードセレクト信号
により前記シフトレジスタ１７のステート状態を外部に
出力する場合に、前記シフトレジスタ１７への保存を停
止する。

【００８９】第４の実施の形態に係るデバッグ回路１ｆ
によると、設計者が想定しない動作が起こった際に、シ
フトレジスタ１７に次のステート状態が保存されず、ど
の時点でデバッグ回路１ｆにエラーが発生したか特定し
やすくなる。

【００９０】次に、第４の実施の形態に係るデバッグ回
路１ｆを用いて、デバッグ作業を行う方法を図１５のフ
ローチャートを用いて説明する。

【００９１】（イ）まず、ステップＳ５０１〜Ｓ５０４
は、図８のステップＳ３０１〜Ｓ３０４と同様であるの
で、ここでは説明を省略する。

【００９２】（ロ）次に、ステップＳ５０５において、
状態遷移テーブル３０は、シフトレジスタ１７から前の
ステートを取得し、次に遷移することが想定されるステ
ートを抽出する。テーブル比較回路３３は、比較回路１
３から出力された現在のステート状態と状態遷移テーブ
ル３０によって抽出された次のステートを比較する。

【００９３】（ハ）ステップＳ５０６において、テーブ
ル比較回路３３の結果を検討する。テーブル比較回路３
３の結果が全て異なっていれば、ステップＳ５０７に進
み、ファンクションエラートリガー信号を比較回路１３
に送り、ＯＲ回路２５は、比較回路１３の保存動作を停
止する。又、テーブル比較回路３３の結果が一つでも等
しければ、ステップＳ５０２に戻り、比較動作を繰り返
す。

【００９４】通常動作中に何らかのエラーが発生した場
合の動作については、第１の実施の形態に係るデバッグ
方法で説明した図３のステップＳ２０１〜Ｓ２０４と同
様である。ステップＳ２０５においては、マルチプレク
サ１６から、シフトレジスタ１７に保存された情報が外
部に出力される。

【００９５】第４の実施の形態に係るデバッグ方法によ
ると、設計者が想定しない動作が起こった際に、シフト
レジスタ１７に次のステート状態が保存されず、どの時
点でデバッグ回路１ｆにエラーが発生したか特定しやす
くなる。

【００９６】又、第１の実施の形態と同様に、第４の実
施の形態に係るデバッグ回路１ｆをシステムＬＳＩに搭
載し、半導体チップ（半導体装置）として使用すること
も可能である。

【００９７】（その他の実施の形態）本発明は上記の実
施の形態によって記載したが、この開示の一部をなす論
述及び図面はこの発明を限定するものであると理解すべ
きではない。この開示から当業者には様々な代替実施の
形態、実施例及び運用技術が明らかとなろう。

【００９８】例えば、本発明の第１〜第４の実施の形態
において、ステート状態を保存する際、ライトトリガー
信号を有効にすると記述した。このライトトリガー信号
は非同期信号であるので、ノイズ・キャンセルされたも
のであることが前提である。その他、ライトトリガー信
号ではなく、同期信号であるライトイネーブル信号等を
用いても構わない。同期信号は、ホストのクロック信号
に合わせて信号を有効にするため、クロックに同期して
いないときの不安定なデータを書き込まないという利点
がある。

【００９９】又、本発明の第１、第３の実施の形態にお
いて、ステート状態記憶装置として、テンポラリレジス
タ１４及びＲＡＭ１５を使用したが、ＲＡＭ１５の代わ
りにシフトレジスタ１７を使用しても構わない。即ち、
テンポラリレジスタ１４とシフトレジスタ１７を併用し
ても構わない。

【０１００】又、本発明の第３、第４の実施の形態にお
いて、ステート状態に変化が起こった際、現在のステー
ト状態をステート状態記憶装置８ａ、８ｂに書き込んだ
後、状態遷移テーブル３０との比較を行っているが、こ
の順序は逆でも構わない。即ち、状態遷移テーブル３０
との比較動作を行った後、現在のステート状態をステー
ト状態記憶装置８ａ、８ｂに書き込んでも良い。

【０１０１】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。

【０１０２】

【発明の効果】本発明によれば、何らかのエラーが発生
した際に、動作モードを切り替えることにより、エラー
が発生するまでの内部状態の遷移を観測することを可能
にし、開発時のデバッグ作業を容易にするデバッグ回
路、半導体装置及びデバッグ方法を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施に形態に係るデバッグ回路
のブロック図である。

【図２】本発明の第１の実施に形態に係るデバッグ回路
のデバッグ方法のフローチャートである（その１）。

【図３】本発明の第１の実施に形態に係るデバッグ回路
のデバッグ方法のフローチャートである（その２）。

【図４】本発明の第１の実施に形態に係るデバッグ回路
のステート状態の動作例である。

【図５】本発明の第１の実施の形態に係るデバッグ回路
のステート書き込み／読み出しのタイミングダイアグラ
ムの一例である。

【図６】本発明の第１の実施の形態に係る半導体チップ
（半導体装置）のブロック図である。

【図７】本発明の第２の実施の形態に係るデバッグ回路
のブロック図である。

【図８】本発明の第２の実施の形態に係るデバッグ回路
のデバッグ方法のフローチャートである。

【図９】本発明の第２の実施の形態に係る半導体チップ
（半導体装置）のブロック図である。

【図１０】本発明の第３の実施の形態に係るデバッグ回
路のブロック図である。

【図１１】本発明の第３の実施の形態に係るデバッグ回
路のデバッグ方法のフローチャートである。

【図１２】本発明の第３の実施の形態に係るデバッグ回
路のステート状態の遷移図である。

【図１３】本発明の第３の実施の形態に係るデバッグ回
路の状態遷移テーブルの構成図である。

【図１４】本発明の第４の実施の形態に係るデバッグ回
路のブロック図である。

【図１５】本発明の第４の実施の形態に係るデバッグ回
路のデバッグ方法のフローチャートである。

【符号の説明】

１ａ、１ｂ、…、１ｆ デバッグ回路 ８ａ、８ｂ ステート状態記憶装置 ９ 内部回路 １０ 機能ブロック １０ａ ステータスレジスタ １１ ホストインタフェースロジック １２ アプリケーション対応ロジック １３ 比較回路 １４ テンポラリレジスタ １５ ＲＡＭ １６ マルチプレクサ １７ シフトレジスタ ２０ ホストインタフェース ２１ アプリケーションインタフェース ２５ ＯＲ回路 ３０ 状態遷移テーブル ３１ ＣＰＵ ３３ テーブル比較回路 ３３ａ テーブル比較回路Ａ ３３ｂ テーブル比較回路Ｂ ３３ｃ テーブル比較回路Ｃ ３４ メモリ ３５ ＰＣＩバス ３６ａ、３６ｂ、３６ｃ データアドレスバス ３７ ネットワーク用バス ４０ａ、４０ｂ 半導体チップ（半導体装置）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 須藤 文夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B042 GC08 HH05 HH30 JJ30 LA19 MA08 MC06

Claims (13)

【特許請求の範囲】
1. 【請求項１】 機能ブロックのステート状態を保存する
   ステート状態記憶装置と、 前記機能ブロックの現在のステート状態と前記ステート
   状態記憶装置に保存された前のステート状態を比較する
   比較回路と、 外部から伝えられたモードセレクト信号により、外部に
   出力するステート状態を切り替えるマルチプレクサとを
   備えることを特徴とするデバッグ回路。
2. 【請求項２】 前記ステート状態記憶装置は、 前記機能ブロックの最新のステート状態を保存するテン
   ポラリレジスタと、 前記機能ブロックの一定期間のステート状態の遷移履歴
   を保存するＲＡＭとを備え、 前記比較回路は、前記機能ブロックの現在のステート状
   態と前記テンポラリレジスタに保存された前のステート
   状態を比較することを特徴とする請求項１に記載のデバ
   ッグ回路。
3. 【請求項３】 次に遷移することが想定される前記機能
   ブロックのステート状態を記述した状態遷移テーブル
   と、 前記現在のステート状態と前記状態遷移テーブルに記述
   されたステート状態を比較するテーブル比較回路と、 前記現在のステート状態と前記状態遷移テーブルに記述
   されたステート状態が異なっている場合、あるいは前記
   モードセレクト信号により前記ＲＡＭのステート状態を
   外部に出力する場合に、前記ＲＡＭへの保存を停止する
   ＯＲ回路とを更に備えることを特徴とする請求項２に記
   載のデバッグ回路。
4. 【請求項４】 前記ステート状態記憶装置は、前記機能
   ブロックの一定期間のステート状態の遷移履歴を遷移順
   に保存するシフトレジスタを備え、 前記比較回路は、前記機能ブロックの現在のステート状
   態と前記シフトレジスタに保存された前のステート状態
   を比較することを特徴とする請求項１に記載のデバッグ
   回路。
5. 【請求項５】 次に遷移することが想定される前記機能
   ブロックのステート状態を記述した状態遷移テーブル
   と、 前記現在のステート状態と前記状態遷移テーブルに記述
   されたステート状態を比較するテーブル比較回路と、 前記現在のステート状態と前記状態遷移テーブルに記述
   されたステート状態が異なっている場合、あるいは前記
   モードセレクト信号により前記シフトレジスタのステー
   ト状態を外部に出力する場合に、前記シフトレジスタへ
   の保存を停止するＯＲ回路とを更に備えることを特徴と
   する請求項４に記載のデバッグ回路。
6. 【請求項６】 半導体チップと、 該半導体チップ上に搭載された機能ブロックと、 前記半導体チップに搭載され、前記機能ブロックのステ
   ート状態を保存するステート状態記憶装置と、 前記半導体チップに搭載され、前記機能ブロックの現在
   のステート状態と前記ステート状態記憶装置に保存され
   た前のステート状態を比較する比較回路と、 前記半導体チップに搭載され、外部から伝えられたモー
   ドセレクト信号により、外部に出力するステート状態を
   切り替えるマルチプレクサと、 前記半導体チップ上に搭載された内部回路とを備えるこ
   とを特徴とする半導体装置。
7. 【請求項７】 前記ステート状態記憶装置は、 前記機能ブロックの最新のステート状態を保存するテン
   ポラリレジスタと、 前記機能ブロックの一定期間のステート状態の遷移履歴
   を保存するＲＡＭとを備え、 前記比較回路は、前記機能ブロックの現在のステート状
   態と前記テンポラリレジスタに保存された前のステート
   状態を比較することを特徴とする請求項６に記載の半導
   体装置。
8. 【請求項８】 前記ステート状態記憶装置は、前記機能
   ブロックの一定期間のステート状態の遷移履歴を遷移順
   に保存するシフトレジスタを備え、 前記比較回路は、前記機能ブロックの現在のステート状
   態と前記シフトレジスタに保存された前のステート状態
   を比較することを特徴とする請求項６に記載の半導体装
   置。
9. 【請求項９】 機能ブロックの現在のステート状態とス
   テート状態記憶装置に保存された最新のステート状態を
   比較するステップと、 該比較するステップにおいて、前記ステート状態が異な
   っていた場合に、前記機能ブロックのステート状態を前
   記ステート状態記憶装置に保存するステップと、 エラーが発生した場合に、前記ステート状態記憶装置に
   保存されたステート状態を外部に出力するステップとを
   含むことを特徴とするデバッグ方法。
10. 【請求項１０】 前記比較するステップにおいて、前記
    機能ブロックの現在のステート状態と前記機能ブロック
    の最新のステート状態を保存するテンポラリレジスタの
    ステート状態を比較し、 前記ステート状態が異なっていた場合に、前記保存する
    ステップにおいて、前記機能ブロックのステート状態を
    前記テンポラリレジスタ及び前記機能ブロックの一定期
    間のステート状態の遷移履歴を保存するＲＡＭに保存
    し、 前記出力するステップにおいて、エラーが発生した場合
    に前記ＲＡＭに保存されたステート状態を外部に出力す
    ることを特徴とする請求項９に記載のデバッグ方法。
11. 【請求項１１】 前記比較するステップにおいて、前記
    ステート状態が異なっていた場合に、 状態遷移テーブルから次に遷移することが想定されるス
    テート状態を抽出するステップと、 前記想定されるステート状態と前記現在のステート状態
    を比較するステップと、 該比較するステップにおいて、前記想定されるステート
    状態の全てと前記現在のステート状態が一致しない場
    合、ステート状態の保存動作を停止するステップとを更
    に含むことを特徴とする請求項１０に記載のデバッグ方
    法。
12. 【請求項１２】 前記比較するステップにおいて、前記
    機能ブロックの現在のステート状態と前記機能ブロック
    の一定期間のステート状態の遷移履歴を遷移順に保存す
    るシフトレジスタの最新のステート状態を比較し、 前記ステート状態が異なっていた場合に、前記保存する
    ステップにおいて、前記機能ブロックのステート状態を
    前記シフトレジスタに保存し、 前記出力するステップにおいて、エラーが発生した場合
    に前記シフトレジスタに保存されたステート状態を外部
    に出力することを特徴とする請求項９に記載のデバッグ
    方法。
13. 【請求項１３】 前記比較するステップにおいて、前記
    ステート状態が異なっていた場合に、 状態遷移テーブルから次に遷移することが想定されるス
    テート状態を抽出するステップと、 前記想定されるステート状態と前記現在のステート状態
    を比較するステップと、 該比較するステップにおいて、前記想定されるステート
    状態の全てと前記現在のステート状態が一致しない場
    合、ステート状態の保存動作を停止するステップとを更
    に含むことを特徴とする請求項１２に記載のデバッグ方
    法。