JP2003282860A

JP2003282860A - 半導体装置およびその製造方法

Info

Publication number: JP2003282860A
Application number: JP2002085673A
Authority: JP
Inventors: Kazuhisa Tajima; 一久田島
Original assignee: NEC Kyushu Ltd
Current assignee: NEC Kyushu Ltd
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2003-10-03
Anticipated expiration: 2022-03-26
Also published as: JP4063567B2

Abstract

(57)【要約】【課題】互いにオーバラップする複数のゲート電極を高
精度に形成できるようにする。【解決手段】シリコン基板１上に第１のゲート絶縁膜を
介して第１のゲート電極３を形成し、全面を酸素の活性
種で熱酸化し下地絶縁膜５および側面酸化膜６を形成す
る。そして、全面にＨＴＯ膜を成膜して堆積絶縁膜８を
形成する。この積層する下地絶縁膜５と堆積絶縁膜８と
で第２のゲート絶縁膜９を形成する。そして、全面にＣ
ＶＤ法でＮ型不純物を含有する多結晶シリコン膜を成膜
させ、第１のゲート電極３と同様に上記多結晶シリコン
膜を加工し第２のゲート電極１０を互いにオーバラップ
するように形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にオーバラップするゲート電極お
よびゲート絶縁膜の構造とその形成方法に関する。

【０００２】

【従来の技術】半導体装置は、その高集積化あるいは高
密度化と共に、その多機能化あるいは高機能化が種々に
検討されている。このような半導体装置は、主にメモり
デバイス、ロジックデバイスあるいはアナログデバイス
がそれぞれ混載して構成される。そして、近年では、Ｃ
ＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）
のような固体撮像素子を混載する半導体装置も検討され
始めた。

【０００３】このＣＣＤで構成される電荷の転送部に
は、通常、２層のゲート電極でもってＮＭＯＳ構造のト
ランジスタが形成される。ここで、第１層のゲート電極
と第２層のゲート電極の一部は、絶縁膜を挟んで積層す
るように形成される。すなわち、２層のゲート電極は互
いにオーバラップするように設けられる。このような構
造にすることで、電荷の転送効率が向上することにな
る。

【０００４】以下、図面を参照して、上述したような２
層のゲート電極の形成について概略説明する。図６は、
第１のゲート電極および第２のゲート電極の製造工程順
の略断面図である。

【０００５】図６（ａ）に示すように、シリコン基板１
０１表面に第１のゲート絶縁膜１０２を熱酸化で形成す
る。ここで、第１のゲート絶縁膜の膜厚は１００ｎｍ程
度である。そして、リン不純物を含有する多結晶シリコ
ン膜を化学気相成長（ＣＶＤ）法で堆積させる。公知の
リソグラフィ技術とドライエッチング技術とで上記多結
晶シリコン膜を加工し、第１のゲート電極１０３を形成
する。なお、上記リン不純物を含有する多結晶シリコン
膜の形成では、初めにノンドープの多結晶シリコン膜を
成膜しその後にリンの熱拡散を行って形成してもよい。

【０００６】次に、図６（ｂ）に示すように、希フッ酸
溶液を用いたウェットエッチングにより、第１のゲート
電極１０３の下部以外にあるシリコン基板１０１上に残
存していた絶縁膜を除去する。上記ウェットエッチング
工程で、第１のゲート電極１０３端部の第１のゲート絶
縁膜１０２は等方的なエッチイングを受けてその領域に
アンダーカット１０４が生じる。

【０００７】次に、酸化雰囲気中、例えば、Ｈ_２Ｏ雰
囲気中での熱酸化を施す。この熱酸化で、図６（ｃ）に
示すようにシリコン基板１０１表面に膜厚が１００ｎｍ
程度の第２のゲート絶縁膜１０５を形成する。同時に、
第１のゲート電極１０３表面も酸化され、その領域に側
面酸化膜１０６が形成されることになる。

【０００８】しかし、従来の熱酸化では、上記側面酸化
膜１０６はオーバーハング形状になる。そして、第１の
ゲート電極１０３の端部において酸化膜窪み１０７が形
成されることになる。

【０００９】次に、全面にＣＶＤ法で再度リン不純物を
含有する多結晶シリコン膜を成膜させる。そして、第１
のゲート電極１０３と同様に上記多結晶シリコン膜を加
工し第２のゲート電極１０８を形成する。

【００１０】このようにして、図６（ｄ）に示すよう
に、シリコン基板１０１上に第１のゲート絶縁膜１０２
を介して第１のゲート電極１０３を形成し、第２のゲー
ト絶縁膜１０５を介して第２のゲート電極１０８を形成
する。しかし、従来の技術では、図６（ｃ）で説明した
酸化膜窪み１０７領域にシリコン残り１０９が形成され
ることになる。

【００１１】

【発明が解決しようとする課題】従来の技術では、図６
（ｄ）に説明したように、シリコン残り１０９が第１の
ゲート電極１０３の端部に沿って形成されるようにな
る。このようなシリコン残り１０９が発生すると、以降
の半導体装置の製造工程で剥離し導電性のある長大なパ
ーティクルとなってしまう。そして、半導体装置の製造
歩留まりを大幅に低下させることがある。更に、場合に
よっては、このシリコン残り１０９が複数の第２のゲー
ト電極１０８間を短絡し、半導体装置の動作不良を引き
起こす。

【００１２】そこで、第２のゲート電極１０８を形成後
に、等方的なエッチングを追加して上記シリコン残り１
０９を除去する必要がある。しかし、このような追加エ
ッチングでは、上記第２のゲート電極１０８も追加エッ
チングされ、第２のゲート電極１０８のゲート寸法が変
動することになる。このために、ゲート寸法が微細にな
ってくると上記の追加エッチングの手法は使用できな
い。

【００１３】また、従来の技術では、図６（ｃ）に示す
ように、第１のゲート電極１０３の端部でその断面形状
が変形し上部に反り上がるような形状になる。このよう
な変形は、上述したＣＣＤでの電荷の転送効率を大幅に
低下させるようになる。

【００１４】本発明の目的は、互いにオーバラップする
ゲート電極を高精度に形成し上述した問題を全て解決す
ることにある。そして、本発明の他の目的は、マルチオ
キサイド膜を簡便な方法で形成し、半導体装置の多機能
化および高機能化を容易にすることにある。

【００１５】

【課題を解決するための手段】そこで、本発明の半導体
装置では、半導体基板上に第１のゲート絶縁膜を介して
第１のゲート電極が形成され、前記半導体基板表面およ
び第１のゲート電極表面の熱酸化で形成する第１酸化膜
とＣＶＤ法で全面に堆積する第２酸化膜とがこの順に積
層して第２のゲート絶縁膜が形成され、前記第１酸化膜
と第２酸化膜を介して前記第１のゲート電極にオーバラ
ップする第２のゲート電極が形成されている。

【００１６】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に第１のゲート絶縁膜を形成し該第１
のゲート絶縁膜上の所定の領域に第１のゲート電極を形
成する工程と、前記第１のゲート電極をエッチングマス
クにし前記第１のゲート絶縁膜を選択的に除去する工程
と、露出した前記半導体基板表面と前記第１のゲート電
極表面を熱酸化し第１酸化膜を形成し、更に前記第１酸
化膜を被覆する第２酸化膜をＣＶＤ法で成膜し、前記第
１酸化膜と第２酸化膜とで第２のゲート絶縁膜を形成す
る工程と、前記第１酸化膜と第２酸化膜を介して前記第
１のゲート電極にオーバラップする第２のゲート電極を
形成する工程とを含む。

【００１７】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に第１のゲート絶縁膜を形成し該第１
のゲート絶縁膜上の所定の領域に第１のゲート電極を形
成する工程と、前記第１のゲート電極をエッチングマス
クにし前記第１のゲート絶縁膜を選択的に除去する工程
と、露出した前記半導体基板表面と前記第１のゲート電
極表面を熱酸化し第１酸化膜を形成し、更に前記第１酸
化膜を被覆する第２酸化膜をＣＶＤ法で成膜し、前記第
１酸化膜と第２酸化膜とで第２のゲート絶縁膜を形成す
る工程と、前記半導体基板上の所定の領域において前記
第２のゲート絶縁膜を選択的に除去する工程と、全面を
酸素ガスで熱処理し、露出した前記半導体基板表面に第
３のゲート絶縁膜を形成する工程と、前記第１酸化膜と
第２酸化膜を介して前記第１のゲート電極にオーバラッ
プし前記第２のゲート絶縁膜を被覆する第２のゲート電
極を形成すると同時に前記第３のゲート絶縁膜を被覆す
る第３のゲート電極を形成する工程とを含む。

【００１８】ここで、前記第１酸化膜は、酸素の活性種
による熱酸化で形成される。あるいは、前記第２酸化膜
は、シランと亜酸化窒素とを反応ガスに含んだ減圧ＣＶ
Ｄで成膜したＨＴＯ膜である。

【００１９】本発明では、第１酸化膜は第１のゲート電
極表面に一様に形成される。また、第２酸化膜の被覆性
は非常に高く、その断面形状はコンフォーマルになる。
このために、互いにオーバラップする第１のゲート電極
および第２のゲート電極を高精度に形成できるようにな
る。そして、マルチオキサイド膜が簡便に形成でき、半
導体装置の多機能化および高機能化が容易になる。

【００２０】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図１と図２に基づいて説明する。ここで、図１
と図２は、本発明の場合の、互いにオーバラップする第
１のゲート電極および第２のゲート電極および第２のゲ
ート絶縁膜の製造工程順の断面図である。

【００２１】図１（ａ）に示すように、従来の技術と同
様に、シリコン基板１表面に膜厚が１００ｎｍ程度の第
１のゲート絶縁膜２を熱酸化法で形成する。そして、Ｎ
型不純物（リン、ヒ素）を含有する多結晶シリコン膜を
ＣＶＤ法で堆積させ、公知のリソグラフィ技術とドライ
エッチング技術とで上記多結晶シリコン膜を加工し、第
１のゲート電極３を形成する。ここで、第１のゲート電
極３に含まれる不純物濃度は１０^１９〜１０^２０原子／
ｃｍ^３程度である。なお、上記Ｎ型不純物を含有する
多結晶シリコン膜の形成では、初めにノンドープの多結
晶シリコン膜を成膜しその後にＮ型不純物の熱拡散を行
って形成してもよい。

【００２２】次に、図１（ｂ）に示すように、希フッ酸
溶液を用いたウェットエッチングにより、第１のゲート
電極３の下部以外にあるシリコン基板１上に残存してい
た絶縁膜を除去する。上記ウェットエッチング工程で、
第１のゲート電極３端部の第１のゲート絶縁膜２は等方
的なエッチイングを受けてその領域にアンダーカット４
が生じる。

【００２３】次に、酸化雰囲気中、例えば、ラジカル酸
素の雰囲気中での熱酸化を施す。この熱酸化で第１酸化
膜を形成する。すなわち、図１（ｃ）に示すようにシリ
コン基板１表面に膜厚が１０ｎｍ程度シリコン酸化膜で
下地絶縁膜５を形成する。この熱酸化では同時に、第１
のゲート電極３表面も酸化され、その領域に側面酸化膜
６が形成されることになる。ここで、第１のゲート電極
３中には高濃度のＮ型不純物が含まれるために、上記熱
酸化で形成される側面酸化膜６の膜厚は２０ｎｍ程度に
厚くなる。

【００２４】上記のような熱酸化では、図１（ｃ）に示
すような窪み７が形成される。しかし、この場合には、
第１のゲート電極３の側面は一様に酸化される。これに
ついては図４と図５に基づいて詳細に説明する。このた
めに、上記窪み７の空洞幅は６０ｎｍ程度と一様にな
る。

【００２５】次に、図２（ａ）に示すように、減圧ＣＶ
Ｄ法で全面に膜厚が９０ｎｍ程度のシリコン酸化膜を成
膜し第２酸化膜を形成する。すなわち、下地絶縁膜５、
側面酸化膜６上および窪み７を充填するように堆積絶縁
膜８を形成する。この堆積絶縁膜８と下地絶縁膜５とで
第２のゲート絶縁膜９が形成される。

【００２６】この減圧ＣＶＤの特徴は、成膜温度が６０
０〜７００℃と通常のＣＶＤ法の場合より高く、反応ガ
スとしてシラン（ＳｉＨ_４）と亜酸化窒素（Ｎ_２
Ｏ）ガスを用いる点にある。以下、このようにして形成
するシリコン酸化膜をＨＴＯ（ＨｉｇｈＴｅｍｐｅｒ
ａｔｕｒｅＯｘｉｄｅ）膜という。このＨＴＯ膜は被
覆性に優れているために、上述した窪み７は完全にＨＴ
Ｏ膜で埋め込まれるようになる。また、ＨＴＯ膜は均一
に形成されるために、上記堆積絶縁膜８は、第１のゲー
ト電極３表面において、従来の技術で述べたようなオー
バーハング形状にはならないでコンフォーマル形状にな
る。

【００２７】次に、全面にＣＶＤ法で再度Ｎ型不純物を
含有する多結晶シリコン膜を成膜させる。そして、図２
（ｂ）に示すように、第１のゲート電極３と同様に上記
多結晶シリコン膜を加工し第２のゲート電極１０を形成
する。

【００２８】このようにして、図２（ｂ）に示すよう
に、シリコン基板１上に第１のゲート絶縁膜２を介して
第１のゲート電極３を形成し、下地絶縁膜５と堆積絶縁
膜８で成る第２のゲート絶縁膜９を介して第２のゲート
電極１０を形成する。

【００２９】次に、上述したラジカル酸素の雰囲気中で
の熱酸化について図３と図４に基づき説明する。この中
で、本発明の効果も説明する。図３は、上述した図１
（ｃ）と図２（ａ）に対応する断面図である。図４は、
従来の熱酸化の場合を説明するための断面図である。

【００３０】図３（ａ）に示すように、シリコン基板１
表面および第１のゲート電極３表面をラジカル酸素の雰
囲気で熱酸化すると、第１のゲート電極３表面の酸化は
一様に進行する。このために、上記窪み７においてその
空洞幅は一様になる。

【００３１】これに対して、従来の技術で述べたような
通常のＨ_２ＯあるいはＯ_２雰囲気で上記熱酸化を行
うと、図４（ａ）に示すように、第１のゲート電極３表
面は一様に酸化されなくなる。このために、側面酸化膜
６において第１のゲート電極３の角部の膜厚が局所的に
厚くなり、凸部１１，１１ａが形成される。そして、上
述した窪み７ａの断面形状が一様でなくなる。

【００３２】従来の技術では、第１のゲート電極３のよ
うに矩形に加工した被酸化物を熱酸化すると、成長する
酸化膜には熱応力が生成する。この熱応力が引っ張り応
力であると、酸化膜中を熱拡散で動く酸化剤の反応界面
への供給量は増加し、その領域の酸化が局所的に増速さ
れる。このために上述した凸部１１，１１ａが形成され
る。なお、熱応力が圧縮応力であると、逆に酸化は減速
することになる。

【００３３】これに対して、本発明のようにラジカル酸
素の雰囲気で熱酸化を行うと、上述した熱応力の影響が
大幅に低減する。このために一様な側面酸化膜６が第１
のゲート電極３の側面に形成できるようになる。本発明
では、ラジカル酸素の他に酸素の活性種であればよい。
ここで、酸素の活性種とは酸素が励起状態になっている
もので、酸素のイオン、酸素の中性ラジカルである。こ
のような酸素の活性種は、酸素をプラズマ励起する、水
素と酸素とを減圧下で反応させる、オゾンを熱分解させ
る等で形成できる。

【００３４】そして、図３（ｂ）に示すように、上述し
たＨＴＯ膜で堆積絶縁膜８を下地絶縁膜５および側面酸
化膜６を覆うように全面に形成すると、一様に形成され
た上記窪み７は完全に埋め込まれる。このようにして、
第１のゲート電極３表面において、従来の技術で述べた
ようなオーバーハング形状にはならないでコンフォーマ
ル形状になる。

【００３５】これに対して、図４で示したような従来の
場合には、本発明と同様にＨＴＯ膜でもって全面に堆積
絶縁膜８を形成しても、第１のゲート電極３の角部に形
成した凸部１１の影響が残り、図４（ｂ）に示すよう
に、この領域において堆積絶縁膜８はオーバーハング形
状になる。また、窪み７ａは完全には埋め込まれずにボ
イド１２が形成されることになる。このような、オーバ
ーハング形状は、従来の技術で説明したのと同じ問題を
生じさせる。そして、上記ボイド１２はＭＯＳＦＥＴの
信頼性を低下させる。

【００３６】このようにして、本発明においては、従来
の技術の場合のような導電性のある長大なパーティクル
発生は無くなり、複数の第２のゲート電極１０間の短絡
も皆無になる。そして、半導体装置の製造歩留まりが大
幅に向上する。また、第２のゲート電極１０の追加エッ
チングは全く不要であり、ゲート寸法の微細化が可能に
なる。そして、互いにオーバラップする第１のゲート電
極および第２のゲート電極を高精度に形成できるように
なる。

【００３７】次に、本発明の第２の実施の形態について
図５に基づいて説明する。図５はマルチオキサイド膜を
形成する場合を説明するゲート電極部の断面図である。

【００３８】半導体装置のＣＣＤによる転送部を形成す
るために、図５（ａ）に示すように、第１の実施の形態
と同様に、シリコン基板１上に第１のゲート絶縁膜２を
介して第１のゲート電極３を形成する。そして、シリコ
ン基板１の表面および第１のゲート電極３表面をラジカ
ル酸素の雰囲気で熱酸化し、下地絶縁膜５および側面酸
化膜６を形成する。

【００３９】そして、上述したＨＴＯ膜で堆積絶縁膜８
を下地絶縁膜５および側面酸化膜６を覆うように全面に
形成し、一様に形成された上記窪み７を完全に充填させ
る。このようにして、第２のゲート絶縁膜９を形成す
る。

【００４０】このようにした後、例えば、図５（ｂ）に
示すように、半導体装置のオペアンプ回路を形成する領
域において、シリコン基板１上の上記下地絶縁膜５と堆
積絶縁膜８を公知の選択エッチング技術で除去する。

【００４１】次に、シリコン基板１上の全面を酸素雰囲
気で熱酸化する。この熱酸化により、図５（ｂ）に示す
ように第３のゲート絶縁膜１３を形成する。ここで、第
３のゲート絶縁膜１３は、膜厚が３０ｎｍ程度のシリコ
ン酸化膜である。

【００４２】上記の熱酸化において、図５（ａ）で説明
した上記転送部の第２のゲート絶縁膜９の膜厚は変化し
ない。これは、第２ゲート絶縁膜９の膜厚が実効的には
１００ｎｍ程度と厚いからである。そして、図５に示す
ように、第２のゲート電極１０と第３のゲート電極１４
とを同一の工程で形成する。

【００４３】このようにして、本発明では、半導体装置
のＭＯＳＦＥＴを構成するマルチオキサイド膜、すなわ
ち、互いに膜厚あるいは膜質の異なる、第１のゲート絶
縁膜２、第２のゲート絶縁膜９および第３のゲート絶縁
膜１３を半導体基板上に容易に形成できる。このよう
に、マルチオキサイド膜が簡便に形成でき、半導体装置
の多機能化および高機能化が容易になる。

【００４４】上記の実施の形態では、第１酸化膜を酸素
の活性種の雰囲気中で形成した。本発明はこれに限定さ
れない。第１酸化膜を通常の酸素雰囲気中で形成しても
よい。しかし、この場合には側面酸化膜６の膜厚を１０
ｎｍ以下になるようにする必要がある。ここで、側面酸
化膜６の膜厚が厚くなると、その膜厚の一様性が悪くな
るからである。

【００４５】また、上記の実施の形態では、一部でオー
バラップする第１のゲート電極と第２のゲート電極とで
ＣＣＤの転送部を形成した。本発明はこれに限定されな
い。これらのゲート電極を有するＭＯＳＦＥＴでもって
メモリデバイスあるいはロジックデバイスを形成する場
合でも本発明は同様に適用できる。

【００４６】本発明は、上記の実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。

【００４７】

【発明の効果】以上に説明したように、本発明では、半
導体基板上に第１のゲート絶縁膜を介して第１のゲート
電極が形成され、上記半導体基板表面および第１のゲー
ト電極表面の熱酸化法で形成する第１酸化膜とＣＶＤ法
で全面に堆積する第２酸化膜とがこの順に積層して第２
のゲート絶縁膜が形成され、上記第１酸化膜と第２酸化
膜を介して上記第１のゲート電極にオーバラップする第
２のゲート電極が形成される。ここで、第１酸化膜は、
酸素の活性種雰囲気で熱酸化で形成され、第２酸化膜は
ＨＴＯ膜で形成される。

【００４８】このようにして、互いにオーバラップする
第１のゲート電極および第２のゲート電極を高精度に形
成できるようになり、半導体基板上にマルチオキサイド
膜が簡便に形成できるようになる。そして、半導体装置
の多機能化および高機能化が促進されるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するための互
いにオーバラップするゲート電極の製造工程順の断面図
である。

【図２】上記続きの製造工程順の断面図である。

【図３】本発明の第１の実施の形態を説明するための第
２のゲート絶縁膜の形成方法を説明する断面図である。

【図４】従来の技術との比較のための第２のゲート絶縁
膜の形成方法を説明する断面図である。

【図５】本発明のマルチオキサイド膜形成を説明するた
めの断面図である。

【図６】従来の技術を説明するための互いにオーバラッ
プするゲート電極の製造工程順の断面図である。

【符号の説明】

１，１０１シリコン基板２，１０２第１のゲート絶縁膜３，１０３第１のゲート電極４，１０４アンダーカット５下地絶縁膜６，１０６側面酸化膜７，７ａ窪み８堆積絶縁膜９，１０５第２のゲート絶縁膜１０，１０８第２のゲート電極１１，１１ａ凸部１２ボイド１３第３のゲート絶縁膜１４第３のゲート電極１０７酸化膜窪み１０９シリコン残り

フロントページの続きＦターム(参考） 4M118 AA10 AB01 BA10 DA18 DA28 EA01 EA17 5F058 BA09 BD01 BD04 BF04 BF23 BF29 BF62 BF63 BJ01 BJ10 5F140 AA00 AC18 AC32 AC38 BA01 BD01 BD05 BD07 BD10 BE07 BE14 BF01 BF04 BF46 BG09 BG12 BG28 BG31 BG38 BG45 BG49 BG50 BG52

Claims

【特許請求の範囲】

【請求項１】半導体基板上に第１のゲート絶縁膜を介
して第１のゲート電極が形成され、前記半導体基板表面
および第１のゲート電極表面の熱酸化で形成する第１酸
化膜と化学気相成長（ＣＶＤ）法で全面に堆積する第２
酸化膜とがこの順に積層して第２のゲート絶縁膜が形成
され、前記第１酸化膜と第２酸化膜を介して前記第１の
ゲート電極にオーバラップする第２のゲート電極が形成
されていることを特徴とする半導体装置。
【請求項２】前記第１酸化膜は、酸素の活性種による
熱酸化で形成されていることを特徴とする請求項１記載
の導体装置。
【請求項３】前記第２酸化膜は、シランと亜酸化窒素
とを反応ガスに含んだ減圧ＣＶＤで成膜したＨＴＯ（Ｈ
ｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜であ
ることを特徴とする請求項１または請求項２記載の導体
装置。
【請求項４】半導体基板上に第１のゲート絶縁膜を形
成し該第１のゲート絶縁膜上の所定の領域に第１のゲー
ト電極を形成する工程と、前記第１のゲート電極をエッチングマスクにし前記第１
のゲート絶縁膜を選択的に除去する工程と、露出した前記半導体基板表面と前記第１のゲート電極表
面を熱酸化し第１酸化膜を形成し、更に前記第１酸化膜
を被覆する第２酸化膜をＣＶＤ法で成膜し、前記第１酸
化膜と第２酸化膜とで第２のゲート絶縁膜を形成する工
程と、前記第１酸化膜と第２酸化膜を介して前記第１のゲート
電極にオーバラップする第２のゲート電極を形成する工
程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】半導体基板上に第１のゲート絶縁膜を形
成し該第１のゲート絶縁膜上の所定の領域に第１のゲー
ト電極を形成する工程と、前記第１のゲート電極をエッチングマスクにし前記第１
のゲート絶縁膜を選択的に除去する工程と、露出した前記半導体基板表面と前記第１のゲート電極表
面を熱酸化し第１酸化膜を形成し、更に前記第１酸化膜
を被覆する第２酸化膜をＣＶＤ法で成膜し、前記第１酸
化膜と第２酸化膜とで第２のゲート絶縁膜を形成する工
程と、前記半導体基板上の所定の領域において前記第２のゲー
ト絶縁膜を選択的に除去する工程と、全面を酸素ガスで熱処理し、露出した前記半導体基板表
面に第３のゲート絶縁膜を形成する工程と、前記第１酸化膜と第２酸化膜を介して前記第１のゲート
電極にオーバラップし前記第２のゲート絶縁膜を被覆す
る第２のゲート電極を形成すると同時に前記第３のゲー
ト絶縁膜を被覆する第３のゲート電極を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】前記第１酸化膜は、酸素の活性種による
熱酸化で形成することを特徴とする請求項４または請求
項５記載の半導体装置の製造方法。
【請求項７】前記第２酸化膜は、シランと亜酸化窒素
とを反応ガスに含んだ減圧ＣＶＤで成膜することを特徴
とする請求項４、請求項５または請求項６記載の半導体
装置の製造方法。