JP2003282705A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003282705A JP2003282705A JP2002087504A JP2002087504A JP2003282705A JP 2003282705 A JP2003282705 A JP 2003282705A JP 2002087504 A JP2002087504 A JP 2002087504A JP 2002087504 A JP2002087504 A JP 2002087504A JP 2003282705 A JP2003282705 A JP 2003282705A
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Abstract
(57)【要約】 （修正有）
【課題】 信頼性の高い半導体装置およびその製造方法
を提供する。 【解決手段】 セルおよび周辺ゲートを形成する前に、
ストッパ膜を形成する。ＳＴＩ１０５が形成されている
半導体基板１０１の素子領域表面には、第１のゲート絶
縁膜１０８が形成されている。ＳＴＩ１０５上には、Ｓ
ＴＩ１０５を覆うように、ストッパ膜１０６が形成され
ている。また、第１のゲート絶縁膜１０８上およびスト
ッパ膜１０６の一部にかかるように、フローティングゲ
ート１０９が形成されている。そして、フローティング
ゲート１０９の上面および側面、ストッパ膜１０６上
に、第２のゲート絶縁膜１１０が形成されている。さら
に、第２のゲート絶縁膜１１０上に、コントロールゲー
ト１１１が形成されている。
を提供する。 【解決手段】 セルおよび周辺ゲートを形成する前に、
ストッパ膜を形成する。ＳＴＩ１０５が形成されている
半導体基板１０１の素子領域表面には、第１のゲート絶
縁膜１０８が形成されている。ＳＴＩ１０５上には、Ｓ
ＴＩ１０５を覆うように、ストッパ膜１０６が形成され
ている。また、第１のゲート絶縁膜１０８上およびスト
ッパ膜１０６の一部にかかるように、フローティングゲ
ート１０９が形成されている。そして、フローティング
ゲート１０９の上面および側面、ストッパ膜１０６上
に、第２のゲート絶縁膜１１０が形成されている。さら
に、第２のゲート絶縁膜１１０上に、コントロールゲー
ト１１１が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、信頼性の高い半導
体装置およびその製造方法に関する。
体装置およびその製造方法に関する。
【０００２】
【従来の技術】素子を電気的に絶縁する技術として、素
子分離がある。また、素子間の配線を形成するために、
ソース／ドレイン等を形成している半導体基板などに電
気的に接続する技術として、コンタクトがある。コンタ
クトは、層間絶縁膜にコンタクトホールを開孔して形成
される。
子分離がある。また、素子間の配線を形成するために、
ソース／ドレイン等を形成している半導体基板などに電
気的に接続する技術として、コンタクトがある。コンタ
クトは、層間絶縁膜にコンタクトホールを開孔して形成
される。
【０００３】素子分離領域（Shallow Trench Isolation
Area：以下、ＳＴＩ領域）および層間絶縁膜領域の埋
め込み材は、共にシリコン酸化膜ＳｉＯ2である。その
ため、反応性イオンエッチング（Reactive Ion Etchin
g：以下、ＲＩＥ）で層間絶縁膜にコンタクトホールを
開孔する際、合わせずれ等が発生すると、ＳＴＩ領域の
シリコン酸化膜も掘ってしまい、コンタクト−基板間の
リークの原因になる（図１１）。
Area：以下、ＳＴＩ領域）および層間絶縁膜領域の埋
め込み材は、共にシリコン酸化膜ＳｉＯ2である。その
ため、反応性イオンエッチング（Reactive Ion Etchin
g：以下、ＲＩＥ）で層間絶縁膜にコンタクトホールを
開孔する際、合わせずれ等が発生すると、ＳＴＩ領域の
シリコン酸化膜も掘ってしまい、コンタクト−基板間の
リークの原因になる（図１１）。
【０００４】合わせずれ、寸法ずれなどを考慮しても、
デザインルール上コンタクトサイズはＡＡ（Active Are
a：素子領域）よりも大きい。したがって、図１２に示
すように、コンタクト３０９は必然的にＳＴＩ領域上に
掛かってしまう。
デザインルール上コンタクトサイズはＡＡ（Active Are
a：素子領域）よりも大きい。したがって、図１２に示
すように、コンタクト３０９は必然的にＳＴＩ領域上に
掛かってしまう。
【０００５】そこで、プラズマＣＶＤ（Chemical Vapor
deposition）でシリコン窒化膜ＳｉＮからなるストッ
パ膜を設ける（ボーダレスコンタクト）ことにより、コ
ンタクトＲＩＥでの突き抜けを防ぐことができ、微細加
工に有利となる。
deposition）でシリコン窒化膜ＳｉＮからなるストッ
パ膜を設ける（ボーダレスコンタクト）ことにより、コ
ンタクトＲＩＥでの突き抜けを防ぐことができ、微細加
工に有利となる。
【０００６】図１３は、従来におけるボーダレスコンタ
クトでの半導体装置の製造工程図である。拡散層、ＳＴ
Ｉ３０２およびセル（図示せず）が形成された半導体基
板３０１上に、プラズマＣＶＤでストッパ膜３０８を形
成する。続いて、ストッパ膜３０８上に層間絶縁膜３１
０を積層する。そして、マスクとなるレジスト（図示せ
ず）を堆積し、層間絶縁膜３１０をＲＩＥし、コンタク
トホールを形成する（図１３（ａ））。シリコン窒化膜
に対してシリコン酸化膜の選択比を大きく取り、コンタ
クトＲＩＥを行うので、シリコン窒化膜は除去されず、
ＲＩＥはストッパ膜３０８上で止まる。
クトでの半導体装置の製造工程図である。拡散層、ＳＴ
Ｉ３０２およびセル（図示せず）が形成された半導体基
板３０１上に、プラズマＣＶＤでストッパ膜３０８を形
成する。続いて、ストッパ膜３０８上に層間絶縁膜３１
０を積層する。そして、マスクとなるレジスト（図示せ
ず）を堆積し、層間絶縁膜３１０をＲＩＥし、コンタク
トホールを形成する（図１３（ａ））。シリコン窒化膜
に対してシリコン酸化膜の選択比を大きく取り、コンタ
クトＲＩＥを行うので、シリコン窒化膜は除去されず、
ＲＩＥはストッパ膜３０８上で止まる。
【０００７】続いて、ストッパ膜３０８をエッチングす
る（図１３（ｂ））。シリコン酸化膜に対して選択性を
持たせているため、シリコン酸化膜であるＳＴＩ３０２
はエッチングされない。
る（図１３（ｂ））。シリコン酸化膜に対して選択性を
持たせているため、シリコン酸化膜であるＳＴＩ３０２
はエッチングされない。
【０００８】さらに、素子領域上に形成された自然酸化
膜をオーバーエッチングにより除去する。同じ酸化膜で
あるため多少ＳＴＩ３０２は削られるが、図１３（ｃ）
に示すように、コンタクト−基板間にリークを起こさな
い程度ですむ。
膜をオーバーエッチングにより除去する。同じ酸化膜で
あるため多少ＳＴＩ３０２は削られるが、図１３（ｃ）
に示すように、コンタクト−基板間にリークを起こさな
い程度ですむ。
【０００９】
【発明が解決しようとする課題】しかしながら、現在の
プロセスでは、セルおよび周辺ゲート加工後、ウェハ全
面にプラズマＣＶＤによりストッパ膜を堆積しているた
め、セル全体にシリコン窒化膜が堆積した構造になって
いる。
プロセスでは、セルおよび周辺ゲート加工後、ウェハ全
面にプラズマＣＶＤによりストッパ膜を堆積しているた
め、セル全体にシリコン窒化膜が堆積した構造になって
いる。
【００１０】図１４は、従来におけるゲート電極部分の
断面図である。図１４のゲート電極は、Ｆｌａｓｈメモ
リのゲート電極を示している。ＳＴＩ３０２が形成され
た半導体基板３０１上に第１のゲート絶縁膜３０３が形
成されている。そして、第１のゲート絶縁膜３０３上に
フローティングゲート３０４が形成されている。さら
に、フローティングゲート３０４上に第２のゲート絶縁
膜３０５が形成され、その上にコントロールゲート３０
６が形成されている。コントロールゲート３０６表面
は、サリサイド化されている。そして、側面にＴＥＯＳ
膜およびシリコン窒化膜による側壁３０７が形成されて
いる。ストッパ膜３０８は、側壁３０７およびサリサイ
ド化したコントロールゲート３０６上に形成されてい
る。
断面図である。図１４のゲート電極は、Ｆｌａｓｈメモ
リのゲート電極を示している。ＳＴＩ３０２が形成され
た半導体基板３０１上に第１のゲート絶縁膜３０３が形
成されている。そして、第１のゲート絶縁膜３０３上に
フローティングゲート３０４が形成されている。さら
に、フローティングゲート３０４上に第２のゲート絶縁
膜３０５が形成され、その上にコントロールゲート３０
６が形成されている。コントロールゲート３０６表面
は、サリサイド化されている。そして、側面にＴＥＯＳ
膜およびシリコン窒化膜による側壁３０７が形成されて
いる。ストッパ膜３０８は、側壁３０７およびサリサイ
ド化したコントロールゲート３０６上に形成されてい
る。
【００１１】このような構造でのストッパ膜３０８は、
シランガス（ＳｉＨ4＋ＮＨ3）により形成される。尚、
ストッパ膜３０８の形成は、低温で形成できるプラズマ
ＣＶＤを用いる。
シランガス（ＳｉＨ4＋ＮＨ3）により形成される。尚、
ストッパ膜３０８の形成は、低温で形成できるプラズマ
ＣＶＤを用いる。
【００１２】このストッパ膜形成において、シランガス
の水素イオンＨ+が、ゲート下の酸化膜に入り込み、ゲ
ート電極から電子抜けを引き起こしてしまう。
の水素イオンＨ+が、ゲート下の酸化膜に入り込み、ゲ
ート電極から電子抜けを引き起こしてしまう。
【００１３】したがって、セルおよび周辺ゲート加工後
のストッパ膜の形成、および、セル全体にストッパ膜が
堆積した構造は、トランジスタの信頼性に影響を与えて
しまう。特に、電荷を常に貯めておくような、Ｆｌａｓ
ｈメモリ等のメモリの信頼性に影響を与える。
のストッパ膜の形成、および、セル全体にストッパ膜が
堆積した構造は、トランジスタの信頼性に影響を与えて
しまう。特に、電荷を常に貯めておくような、Ｆｌａｓ
ｈメモリ等のメモリの信頼性に影響を与える。
【００１４】本発明の目的は、信頼性の高い半導体装置
およびその製造方法を提供することである。
およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】この発明による半導体装
置は、半導体基板と、前記半導体基板に形成されたトレ
ンチ構造の素子分離と、前記素子分離に囲まれた半導体
基板領域に互いに離間して形成されたソース／ドレイン
領域と、前記ソース／ドレイン領域間のゲート領域上に
形成された第１のゲート絶縁膜と、前記第１のゲート絶
縁膜上に形成されたゲート電極と、前記ゲート電極の側
面に形成された側壁と、前記側壁上および前記ゲート電
極上を除いて、前記素子分離上に形成されたストッパ膜
とを具備することを特徴としている。
置は、半導体基板と、前記半導体基板に形成されたトレ
ンチ構造の素子分離と、前記素子分離に囲まれた半導体
基板領域に互いに離間して形成されたソース／ドレイン
領域と、前記ソース／ドレイン領域間のゲート領域上に
形成された第１のゲート絶縁膜と、前記第１のゲート絶
縁膜上に形成されたゲート電極と、前記ゲート電極の側
面に形成された側壁と、前記側壁上および前記ゲート電
極上を除いて、前記素子分離上に形成されたストッパ膜
とを具備することを特徴としている。
【００１６】この発明による半導体装置の製造方法は、
半導体基板に絶縁膜を形成する工程と、前記絶縁膜を貫
通して前記半導体基板内に達するトレンチを形成し、素
子分離絶縁膜を前記トレンチに埋め込み、素子分離を形
成する工程と、前記素子分離上にストッパ膜を形成する
工程と、前記素子分離で囲まれた半導体基板領域上の前
記絶縁膜を除去する工程と、前記半導体基板領域におけ
るゲート形成予定領域上に第１のゲート絶縁膜を形成す
る工程と、前記第１のゲート絶縁膜上にゲート電極を形
成する工程と、前記第ゲート電極の側面に側壁を形成す
る工程と、前記半導体基板にソース／ドレイン領域を形
成する工程と、前記半導体基板上に層間絶縁膜を形成す
る工程と、前記ソース／ドレイン領域上の前記層間絶縁
膜にコンタクトホールを形成し、導電体を前記コンタク
トホール内に埋め込み、コンタクトを形成する工程とを
具備し、前記第１のゲート絶縁膜は、前記ストッパ膜を
形成した後に形成されることを特徴としている。
半導体基板に絶縁膜を形成する工程と、前記絶縁膜を貫
通して前記半導体基板内に達するトレンチを形成し、素
子分離絶縁膜を前記トレンチに埋め込み、素子分離を形
成する工程と、前記素子分離上にストッパ膜を形成する
工程と、前記素子分離で囲まれた半導体基板領域上の前
記絶縁膜を除去する工程と、前記半導体基板領域におけ
るゲート形成予定領域上に第１のゲート絶縁膜を形成す
る工程と、前記第１のゲート絶縁膜上にゲート電極を形
成する工程と、前記第ゲート電極の側面に側壁を形成す
る工程と、前記半導体基板にソース／ドレイン領域を形
成する工程と、前記半導体基板上に層間絶縁膜を形成す
る工程と、前記ソース／ドレイン領域上の前記層間絶縁
膜にコンタクトホールを形成し、導電体を前記コンタク
トホール内に埋め込み、コンタクトを形成する工程とを
具備し、前記第１のゲート絶縁膜は、前記ストッパ膜を
形成した後に形成されることを特徴としている。
【００１７】また、この発明による半導体装置の製造方
法は、半導体基板上に第１のゲート絶縁膜を形成する工
程と、前記第１のゲート絶縁膜上に所定パターンのゲー
ト電極を形成する工程と、前記ゲート電極および前記第
１のゲート絶縁膜を貫通して前記半導体基板内に達する
トレンチを形成し、素子分離絶縁膜をトレンチに埋め込
み、素子分離を形成する工程と、前記素子分離上にスト
ッパ膜を形成する工程と、前記ゲート電極の両側の半導
体基板領域にそれぞれソース／ドレイン領域を形成する
工程と、前記ゲート電極の側面に側壁を形成する工程
と、前記半導体基板上に層間絶縁膜を形成する工程と、
前記ソース／ドレイン領域上の前記層間絶縁膜中にコン
タクトホールを形成し、導電体を前記コンタクトホール
に埋め込み、コンタクトを形成する工程とを具備し、前
記ストッパ膜は、前記ゲート電極を形成した後に形成す
ることを特徴としている。
法は、半導体基板上に第１のゲート絶縁膜を形成する工
程と、前記第１のゲート絶縁膜上に所定パターンのゲー
ト電極を形成する工程と、前記ゲート電極および前記第
１のゲート絶縁膜を貫通して前記半導体基板内に達する
トレンチを形成し、素子分離絶縁膜をトレンチに埋め込
み、素子分離を形成する工程と、前記素子分離上にスト
ッパ膜を形成する工程と、前記ゲート電極の両側の半導
体基板領域にそれぞれソース／ドレイン領域を形成する
工程と、前記ゲート電極の側面に側壁を形成する工程
と、前記半導体基板上に層間絶縁膜を形成する工程と、
前記ソース／ドレイン領域上の前記層間絶縁膜中にコン
タクトホールを形成し、導電体を前記コンタクトホール
に埋め込み、コンタクトを形成する工程とを具備し、前
記ストッパ膜は、前記ゲート電極を形成した後に形成す
ることを特徴としている。
【００１８】
【発明の実施の形態】以下、Ｆｌａｓｈメモリを例に、
図面を参照しながら本発明の実施の形態について説明す
る。 （第１の実施の形態）図１〜図４は、第１の実施の形態
における半導体装置の製造工程図である。半導体基板１
０１上に、第１のシリコン酸化膜１０２、第１のシリコ
ン窒化膜１０３、および、ＴＥＯＳ膜１０４が積層され
ている。この半導体基板１０１上に、マスクとなるレジ
スト（図示せず）を堆積し、ＴＥＯＳ膜１０４、第１の
シリコン窒化膜１０３、第１のシリコン酸化膜１０２、
半導体基板１０１を順にエッチングし、ＳＴＩ領域とな
るトレンチを形成する（図１（ａ））。
図面を参照しながら本発明の実施の形態について説明す
る。 （第１の実施の形態）図１〜図４は、第１の実施の形態
における半導体装置の製造工程図である。半導体基板１
０１上に、第１のシリコン酸化膜１０２、第１のシリコ
ン窒化膜１０３、および、ＴＥＯＳ膜１０４が積層され
ている。この半導体基板１０１上に、マスクとなるレジ
スト（図示せず）を堆積し、ＴＥＯＳ膜１０４、第１の
シリコン窒化膜１０３、第１のシリコン酸化膜１０２、
半導体基板１０１を順にエッチングし、ＳＴＩ領域とな
るトレンチを形成する（図１（ａ））。
【００１９】次に、図１（ｂ）に示すように、トレンチ
内およびＴＥＯＳ膜１０４上に、ＣＶＤによりＳＴＩと
なる第２のシリコン酸化膜１０５を堆積する。続いて、
第１のシリコン窒化膜１０３が露出するまで、第２のシ
リコン酸化膜１０５およびＴＥＯＳ膜１０４をＣＭＰで
平坦化する。さらに、ウェットエッチングでＳＴＩ領域
の第２のシリコン酸化膜１０５の表面を除去する（図１
（ｃ））。
内およびＴＥＯＳ膜１０４上に、ＣＶＤによりＳＴＩと
なる第２のシリコン酸化膜１０５を堆積する。続いて、
第１のシリコン窒化膜１０３が露出するまで、第２のシ
リコン酸化膜１０５およびＴＥＯＳ膜１０４をＣＭＰで
平坦化する。さらに、ウェットエッチングでＳＴＩ領域
の第２のシリコン酸化膜１０５の表面を除去する（図１
（ｃ））。
【００２０】次に、ストッパ膜となる例えば第２のシリ
コン窒化膜１０６を、ＣＶＤにより堆積する（図１
（ｄ））。さらに、図２（ｅ）に示すように、全面に第
３のシリコン酸化膜１０７を堆積する。そして、第１の
シリコン窒化膜１０３が露出するまで、第３のシリコン
酸化膜１０７および第２のシリコン窒化膜１０６をＣＭ
Ｐ（Chemical Mechanical Polishing）で平坦化する
（図２（ｆ））。すると、図２（ｇ）に示すように、Ｓ
ＴＩ領域の表面上には第３のシリコン酸化膜１０７が、
素子領域の表面上には第１のシリコン窒化膜１０３が、
露出する。
コン窒化膜１０６を、ＣＶＤにより堆積する（図１
（ｄ））。さらに、図２（ｅ）に示すように、全面に第
３のシリコン酸化膜１０７を堆積する。そして、第１の
シリコン窒化膜１０３が露出するまで、第３のシリコン
酸化膜１０７および第２のシリコン窒化膜１０６をＣＭ
Ｐ（Chemical Mechanical Polishing）で平坦化する
（図２（ｆ））。すると、図２（ｇ）に示すように、Ｓ
ＴＩ領域の表面上には第３のシリコン酸化膜１０７が、
素子領域の表面上には第１のシリコン窒化膜１０３が、
露出する。
【００２１】次に、ＳＴＩ領域上の第３のシリコン酸化
膜１０７をマスクとして、素子領域上の第１および第２
のシリコン窒化膜１０３，１０６をＲＩＥにより除去す
る（図２（ｈ））。続いて、図３（ｉ）に示すように、
第３のシリコン酸化膜１０７をＲＩＥにより除去すし、
さらに、素子領域上の第１のシリコン酸化膜１０２をＲ
ＩＥにより除去する。これにより、プラズマＣＶＤによ
るシリコン窒化膜形成時の水素イオンの影響を受けたシ
リコン酸化膜は除去される。尚、ストッパ膜となる第２
のシリコン窒化膜１０６は、第１および第２のシリコン
窒化膜１０３，１０６の除去工程で、ＳＴＩ領域の第２
のシリコン酸化膜１０５を覆うように形成される。
膜１０７をマスクとして、素子領域上の第１および第２
のシリコン窒化膜１０３，１０６をＲＩＥにより除去す
る（図２（ｈ））。続いて、図３（ｉ）に示すように、
第３のシリコン酸化膜１０７をＲＩＥにより除去すし、
さらに、素子領域上の第１のシリコン酸化膜１０２をＲ
ＩＥにより除去する。これにより、プラズマＣＶＤによ
るシリコン窒化膜形成時の水素イオンの影響を受けたシ
リコン酸化膜は除去される。尚、ストッパ膜となる第２
のシリコン窒化膜１０６は、第１および第２のシリコン
窒化膜１０３，１０６の除去工程で、ＳＴＩ領域の第２
のシリコン酸化膜１０５を覆うように形成される。
【００２２】続いて、ゲート電極を形成する。素子領域
上に第１のゲート絶縁膜となる例えば第４のシリコン酸
化膜１０８をＣＶＤにより堆積する（図３（ｊ））。そ
して、図３（ｋ）に示すように、フローティングゲート
となる例えばアモルファスシリコン１０９を全面に堆積
する。そして、マスクとなるレジスト（図示せず）を堆
積し、アモルファスシリコン１０９をエッチングし、Ｓ
Ｌ（Slit Line）を形成する（図３（ｌ））。尚、フロ
ーティングゲートは、ポリシリコンで形成してもよい。
上に第１のゲート絶縁膜となる例えば第４のシリコン酸
化膜１０８をＣＶＤにより堆積する（図３（ｊ））。そ
して、図３（ｋ）に示すように、フローティングゲート
となる例えばアモルファスシリコン１０９を全面に堆積
する。そして、マスクとなるレジスト（図示せず）を堆
積し、アモルファスシリコン１０９をエッチングし、Ｓ
Ｌ（Slit Line）を形成する（図３（ｌ））。尚、フロ
ーティングゲートは、ポリシリコンで形成してもよい。
【００２３】次に、図４（ｍ）に示すように、第２のゲ
ート絶縁膜となる第５のシリコン酸化膜１１０を、フロ
ーティングゲート１０９の表面および側面、ストッパ膜
１０６に、ＣＶＤにより堆積する。
ート絶縁膜となる第５のシリコン酸化膜１１０を、フロ
ーティングゲート１０９の表面および側面、ストッパ膜
１０６に、ＣＶＤにより堆積する。
【００２４】続いて、コントロールゲート（第２のゲー
ト電極）となる例えばポリシリコン１１１を、ＣＶＤに
より堆積する（図４（ｎ））。以降、図示しないが、フ
ローティングゲート１０９およびコントロールゲート１
１１の側面に側壁を形成し、さらに、コントロールゲー
ト１１１の表面をサリサイド化することによって、ゲー
ト電極を形成する。そしてさらに、層間絶縁膜およびコ
ンタクトを形成する。
ト電極）となる例えばポリシリコン１１１を、ＣＶＤに
より堆積する（図４（ｎ））。以降、図示しないが、フ
ローティングゲート１０９およびコントロールゲート１
１１の側面に側壁を形成し、さらに、コントロールゲー
ト１１１の表面をサリサイド化することによって、ゲー
ト電極を形成する。そしてさらに、層間絶縁膜およびコ
ンタクトを形成する。
【００２５】尚、側壁は、フローティングゲート１０９
およびコントロールゲート１１１の側面にＴＥＯＳ膜を
堆積し、さらに、ＴＥＯＳ膜上にシリコン窒化膜を堆積
して形成される。このシリコン窒化膜の堆積は、減圧Ｃ
ＶＤで行われるので、ゲート絶縁膜への水素イオンの浸
入はほとんど起こらない。
およびコントロールゲート１１１の側面にＴＥＯＳ膜を
堆積し、さらに、ＴＥＯＳ膜上にシリコン窒化膜を堆積
して形成される。このシリコン窒化膜の堆積は、減圧Ｃ
ＶＤで行われるので、ゲート絶縁膜への水素イオンの浸
入はほとんど起こらない。
【００２６】本実施の形態において、ストッパ膜は、ゲ
ート電極上には形成されず、ＳＴＩ上に形成されてい
る。セルおよび周辺ゲートを形成する前に、ストッパ膜
を形成するので、ゲート電極上には形成されない。ゲー
ト電極上にストッパ膜は存在しないので、ゲート絶縁膜
への水素イオンの浸入を防ぐことができる。したがっ
て、ゲート電極からの電荷抜けを防ぐことができ、信頼
性の高い半導体装置を製造することができる。
ート電極上には形成されず、ＳＴＩ上に形成されてい
る。セルおよび周辺ゲートを形成する前に、ストッパ膜
を形成するので、ゲート電極上には形成されない。ゲー
ト電極上にストッパ膜は存在しないので、ゲート絶縁膜
への水素イオンの浸入を防ぐことができる。したがっ
て、ゲート電極からの電荷抜けを防ぐことができ、信頼
性の高い半導体装置を製造することができる。
【００２７】図５は、第１の実施の形態における半導体
装置の平面図である。紙面横方向にゲート電極が形成さ
れ、紙面縦方向にＳＴＩ領域が形成されている。また、
図６〜図７は、上記製造工程に基づいて製造された半導
体装置の断面図である。
装置の平面図である。紙面横方向にゲート電極が形成さ
れ、紙面縦方向にＳＴＩ領域が形成されている。また、
図６〜図７は、上記製造工程に基づいて製造された半導
体装置の断面図である。
【００２８】図６（ａ）は、図５のＡ−Ａ´線に沿った
半導体装置の断面図である。半導体基板１０１に、例え
ばシリコン酸化膜からなるトレンチ構造のＳＴＩ１０５
が形成されている。また、半導体基板１０１の素子領域
表面には、例えばシリコン酸化膜からなる第１のゲート
絶縁膜１０８が形成されている。そして、ＳＴＩ１０５
上には、ＳＴＩ１０５を覆うように、例えばシリコン窒
化膜からなるストッパ膜１０６が形成されている。ま
た、第１のゲート絶縁膜１０８上およびストッパ膜１０
６の一部にかかるように、例えばアモルファスシリコン
あるいはポリシリコンからなるフローティングゲート１
０９が形成されている。そして、フローティングゲート
１０９の上面および側面、ストッパ膜１０６上に、例え
ばシリコン酸化膜からなる第２のゲート絶縁膜１１０が
形成されている。さらに、第２のゲート絶縁膜１１０上
に、例えばポリシリコンからなるコントロールゲート１
１１が形成されている。
半導体装置の断面図である。半導体基板１０１に、例え
ばシリコン酸化膜からなるトレンチ構造のＳＴＩ１０５
が形成されている。また、半導体基板１０１の素子領域
表面には、例えばシリコン酸化膜からなる第１のゲート
絶縁膜１０８が形成されている。そして、ＳＴＩ１０５
上には、ＳＴＩ１０５を覆うように、例えばシリコン窒
化膜からなるストッパ膜１０６が形成されている。ま
た、第１のゲート絶縁膜１０８上およびストッパ膜１０
６の一部にかかるように、例えばアモルファスシリコン
あるいはポリシリコンからなるフローティングゲート１
０９が形成されている。そして、フローティングゲート
１０９の上面および側面、ストッパ膜１０６上に、例え
ばシリコン酸化膜からなる第２のゲート絶縁膜１１０が
形成されている。さらに、第２のゲート絶縁膜１１０上
に、例えばポリシリコンからなるコントロールゲート１
１１が形成されている。
【００２９】また、図６（ｂ）は、図５のＢ−Ｂ´線に
沿った半導体装置の断面図である。半導体基板１０１
に、トレンチ構造のＳＴＩ１０５が形成されている。そ
して、ＳＴＩ１０５を覆うように、ストッパ膜１０６が
形成されている。半導体基板１０１とストッパ膜１０６
の間には、第１のゲート絶縁膜１０８が形成されてい
る。また、半導体基板１０１上およびストッパ膜１０６
の一部にかかるように、例えばタングステンからなるコ
ンタクト１１２が形成されている。コンタクト１１２間
は、例えばシリコン酸化膜からなる層間絶縁膜１１３が
形成されている。
沿った半導体装置の断面図である。半導体基板１０１
に、トレンチ構造のＳＴＩ１０５が形成されている。そ
して、ＳＴＩ１０５を覆うように、ストッパ膜１０６が
形成されている。半導体基板１０１とストッパ膜１０６
の間には、第１のゲート絶縁膜１０８が形成されてい
る。また、半導体基板１０１上およびストッパ膜１０６
の一部にかかるように、例えばタングステンからなるコ
ンタクト１１２が形成されている。コンタクト１１２間
は、例えばシリコン酸化膜からなる層間絶縁膜１１３が
形成されている。
【００３０】また、図７（ｃ）は、図５のＣ−Ｃ´線に
沿った半導体装置の断面図である。半導体基板１０１上
にＳＴＩ１０５が形成されている。ＳＴＩ１０５上に
は、ストッパ膜１０６が形成されている。また、ストッ
パ膜１０６上の一部には、第２のゲート絶縁膜１１０が
形成されている。そして、第２のゲート絶縁膜１１０上
にはコントロールゲート１１１が形成され、コントロー
ルゲート１１１の側面には側壁１１４が形成されてい
る。さらに、ゲート電極間には、層間絶縁膜１１３が形
成されている。
沿った半導体装置の断面図である。半導体基板１０１上
にＳＴＩ１０５が形成されている。ＳＴＩ１０５上に
は、ストッパ膜１０６が形成されている。また、ストッ
パ膜１０６上の一部には、第２のゲート絶縁膜１１０が
形成されている。そして、第２のゲート絶縁膜１１０上
にはコントロールゲート１１１が形成され、コントロー
ルゲート１１１の側面には側壁１１４が形成されてい
る。さらに、ゲート電極間には、層間絶縁膜１１３が形
成されている。
【００３１】図７（ｄ）は、図５のＤ−Ｄ´線に沿った
半導体装置の断面図である。半導体基板１０１にソース
／ドレイン拡散層が形成されている。ゲート領域上の半
導体基板１０１に第１のゲート絶縁膜１０８が形成され
ている。そして、第１のゲート絶縁膜１０８上にフロー
ティングゲート１０９、第２のゲート絶縁膜１１０、コ
ントロールゲート１１１が形成され、その側面には側壁
１１４が形成されている。さらに、拡散層領域の半導体
基板１０１上には、コンタクト１１２が形成されてい
る。
半導体装置の断面図である。半導体基板１０１にソース
／ドレイン拡散層が形成されている。ゲート領域上の半
導体基板１０１に第１のゲート絶縁膜１０８が形成され
ている。そして、第１のゲート絶縁膜１０８上にフロー
ティングゲート１０９、第２のゲート絶縁膜１１０、コ
ントロールゲート１１１が形成され、その側面には側壁
１１４が形成されている。さらに、拡散層領域の半導体
基板１０１上には、コンタクト１１２が形成されてい
る。
【００３２】図７（ｅ）は、図５のＥ−Ｅ´線に沿った
半導体装置の断面図である。半導体基板１０１上にＳＴ
Ｉ１０５が形成されている。ＳＴＩ１０５上には、スト
ッパ膜１０６が形成されている。また、ゲート領域上
に、フローティングゲート１０９が形成され、さらに、
第２のゲート絶縁膜１１０、コントロールゲート１１１
が形成され、これら側面には側壁１１４が形成されてい
る。そして、ゲート電極間は、層間絶縁膜１１３が形成
されている。
半導体装置の断面図である。半導体基板１０１上にＳＴ
Ｉ１０５が形成されている。ＳＴＩ１０５上には、スト
ッパ膜１０６が形成されている。また、ゲート領域上
に、フローティングゲート１０９が形成され、さらに、
第２のゲート絶縁膜１１０、コントロールゲート１１１
が形成され、これら側面には側壁１１４が形成されてい
る。そして、ゲート電極間は、層間絶縁膜１１３が形成
されている。
【００３３】図６〜図７の断面図に示すように、ゲート
電極を構成しているコントロールゲート１１１および側
壁１１４上には、ストッパ膜１０６は形成されていな
い。したがって、ストッパ膜１０６から第１および第２
のゲート絶縁膜１０８，１１０への水素イオンの浸入は
なく、ゲート電極からの電荷抜けを防ぐことができる。
したがって、本実施の形態における半導体装置は、信頼
性が高くなる。 （第２の実施の形態）図８〜図１０は、第１の実施の形
態における半導体装置の製造工程図である。半導体基板
２０１上に、第１のゲート絶縁膜となる例えば第１のシ
リコン酸化膜２０２、フローティングゲート（第１のゲ
ート電極）となる例えば第１のアモルファスシリコン２
０３ａ、そして、第１のシリコン窒化膜２０４、およ
び、ＴＥＯＳ膜２０５が積層されている。この半導体基
板２０１上に、マスクとなるレジスト（図示せず）を堆
積し、ＴＥＯＳ膜２０５、第１のシリコン窒化膜２０
４、アモルファスシリコン２０３ａ、第１のシリコン酸
化膜２０２、半導体基板２０１を順にエッチングし、Ｓ
ＴＩ領域となるトレンチを形成する（図８（ａ））。
電極を構成しているコントロールゲート１１１および側
壁１１４上には、ストッパ膜１０６は形成されていな
い。したがって、ストッパ膜１０６から第１および第２
のゲート絶縁膜１０８，１１０への水素イオンの浸入は
なく、ゲート電極からの電荷抜けを防ぐことができる。
したがって、本実施の形態における半導体装置は、信頼
性が高くなる。 （第２の実施の形態）図８〜図１０は、第１の実施の形
態における半導体装置の製造工程図である。半導体基板
２０１上に、第１のゲート絶縁膜となる例えば第１のシ
リコン酸化膜２０２、フローティングゲート（第１のゲ
ート電極）となる例えば第１のアモルファスシリコン２
０３ａ、そして、第１のシリコン窒化膜２０４、およ
び、ＴＥＯＳ膜２０５が積層されている。この半導体基
板２０１上に、マスクとなるレジスト（図示せず）を堆
積し、ＴＥＯＳ膜２０５、第１のシリコン窒化膜２０
４、アモルファスシリコン２０３ａ、第１のシリコン酸
化膜２０２、半導体基板２０１を順にエッチングし、Ｓ
ＴＩ領域となるトレンチを形成する（図８（ａ））。
【００３４】次に、図８（ｂ）に示すように、トレンチ
内およびＴＥＯＳ膜２０５上に、ＣＶＤによりＳＴＩと
なる第２のシリコン酸化膜２０６を堆積する。続いて、
第１のシリコン窒化膜２０４が露出するまで、第２のシ
リコン酸化膜２０６をＣＭＰで平坦化する。さらに、ウ
ェットエッチングでＳＴＩ領域の第２のシリコン酸化膜
２０６の表面を除去する（図８（ｃ））。
内およびＴＥＯＳ膜２０５上に、ＣＶＤによりＳＴＩと
なる第２のシリコン酸化膜２０６を堆積する。続いて、
第１のシリコン窒化膜２０４が露出するまで、第２のシ
リコン酸化膜２０６をＣＭＰで平坦化する。さらに、ウ
ェットエッチングでＳＴＩ領域の第２のシリコン酸化膜
２０６の表面を除去する（図８（ｃ））。
【００３５】次に、ストッパ膜となる例えば第２のシリ
コン窒化膜２０７を、例えばプラズマＣＶＤにより堆積
する（図８（ｄ））。さらに、図９（ｅ）に示すよう
に、全面に第３のシリコン酸化膜２０８を堆積する。そ
して、第１のシリコン窒化膜２０４が露出するまで、第
３のシリコン酸化膜２０８および第２のシリコン窒化膜
２０７をＣＭＰで平坦化する（図９（ｆ））。すると、
図９（ｆ）に示すように、ＳＴＩ領域の表面上には第３
のシリコン酸化膜２０８が、拡散層領域の表面上には第
１のシリコン窒化膜２０４が、露出する。
コン窒化膜２０７を、例えばプラズマＣＶＤにより堆積
する（図８（ｄ））。さらに、図９（ｅ）に示すよう
に、全面に第３のシリコン酸化膜２０８を堆積する。そ
して、第１のシリコン窒化膜２０４が露出するまで、第
３のシリコン酸化膜２０８および第２のシリコン窒化膜
２０７をＣＭＰで平坦化する（図９（ｆ））。すると、
図９（ｆ）に示すように、ＳＴＩ領域の表面上には第３
のシリコン酸化膜２０８が、拡散層領域の表面上には第
１のシリコン窒化膜２０４が、露出する。
【００３６】次に、ＳＴＩ領域上の第３のシリコン酸化
膜２０８をマスクとして、素子領域上の第１および第２
のシリコン窒化膜２０４，２０７をＲＩＥにより除去す
る（図９（ｇ））。続いて、第３のシリコン酸化膜２０
８をＲＩＥにより除去する（図９（ｈ））。尚、ストッ
パ膜となる第２のシリコン窒化膜２０７は、第１および
第２のシリコン窒化膜２０４，２０７の除去工程で、Ｓ
ＴＩ領域の第２のシリコン酸化膜２０６を覆うように形
成される。
膜２０８をマスクとして、素子領域上の第１および第２
のシリコン窒化膜２０４，２０７をＲＩＥにより除去す
る（図９（ｇ））。続いて、第３のシリコン酸化膜２０
８をＲＩＥにより除去する（図９（ｈ））。尚、ストッ
パ膜となる第２のシリコン窒化膜２０７は、第１および
第２のシリコン窒化膜２０４，２０７の除去工程で、Ｓ
ＴＩ領域の第２のシリコン酸化膜２０６を覆うように形
成される。
【００３７】続いて、ゲート電極を形成する。図１０
（ｉ）に示すように、フローティングゲートとなる例え
ば第２のアモルファスシリコン２０３ｂを全面に堆積す
る。そして、マスクとなるレジスト（図示せず）を堆積
し、第２のアモルファスシリコン２０３ｂをエッチング
し、ＳＬ（Slit Line）を形成する（図１０（ｊ））。
（ｉ）に示すように、フローティングゲートとなる例え
ば第２のアモルファスシリコン２０３ｂを全面に堆積す
る。そして、マスクとなるレジスト（図示せず）を堆積
し、第２のアモルファスシリコン２０３ｂをエッチング
し、ＳＬ（Slit Line）を形成する（図１０（ｊ））。
【００３８】次に、図１０（ｋ）に示すように、第２の
ゲート絶縁膜となる第４のシリコン酸化膜２０９を、フ
ローティングゲート２０３の表面および側面、ストッパ
膜２０７上に、ＣＶＤにより堆積する。
ゲート絶縁膜となる第４のシリコン酸化膜２０９を、フ
ローティングゲート２０３の表面および側面、ストッパ
膜２０７上に、ＣＶＤにより堆積する。
【００３９】続いて、コントロールゲート（第２のゲー
ト電極）となる例えばポリシリコン２１０を、ＣＶＤに
より堆積する（図１０（ｌ））。以降、図示しないが、
コントロールゲート２１０をエッチングし、ＴＥＯＳ膜
およびシリコン窒化膜により側壁を形成し、さらに、コ
ントロールゲート２１０の表面をサリサイド化すること
によって、ゲート電極を形成する。そしてさらに、層間
絶縁膜およびコンタクトを形成する。
ト電極）となる例えばポリシリコン２１０を、ＣＶＤに
より堆積する（図１０（ｌ））。以降、図示しないが、
コントロールゲート２１０をエッチングし、ＴＥＯＳ膜
およびシリコン窒化膜により側壁を形成し、さらに、コ
ントロールゲート２１０の表面をサリサイド化すること
によって、ゲート電極を形成する。そしてさらに、層間
絶縁膜およびコンタクトを形成する。
【００４０】尚、側壁のシリコン窒化膜の堆積は、減圧
ＣＶＤで行われるので、ゲート絶縁膜への水素イオンの
浸入はほとんど起こらない。
ＣＶＤで行われるので、ゲート絶縁膜への水素イオンの
浸入はほとんど起こらない。
【００４１】本実施の形態において、ストッパ膜は、ゲ
ート電極上には形成されず、ＳＴＩ上に形成されてい
る。ゲート電極上にストッパ膜は存在しないので、ゲー
ト絶縁膜への水素イオンの浸入を防ぐことができる。し
たがって、ゲート電極からの電荷抜けを防ぐことがで
き、信頼性の高い半導体装置を製造することができる。
ート電極上には形成されず、ＳＴＩ上に形成されてい
る。ゲート電極上にストッパ膜は存在しないので、ゲー
ト絶縁膜への水素イオンの浸入を防ぐことができる。し
たがって、ゲート電極からの電荷抜けを防ぐことがで
き、信頼性の高い半導体装置を製造することができる。
【００４２】また、第２の実施の形態では、第１のゲー
ト電極となるアモルファスシリコンを第１のゲート絶縁
膜上に堆積してから、ストッパ膜を形成している。アモ
ルファスシリコンによりゲート絶縁膜への水素イオンの
浸入を防ぐことができ、ゲート電極からの電荷抜けを防
ぐことができる。
ト電極となるアモルファスシリコンを第１のゲート絶縁
膜上に堆積してから、ストッパ膜を形成している。アモ
ルファスシリコンによりゲート絶縁膜への水素イオンの
浸入を防ぐことができ、ゲート電極からの電荷抜けを防
ぐことができる。
【００４３】尚、上記では、フローティングゲート２０
３を２段階にわけて形成する方法について説明したが、
第２のアモルファスシリコン２０３ｂを再度積層する工
程は、第１のアモルファスシリコン２０３ａに十分な厚
さがある場合、省略してもよい。またこの場合、各素子
間が電気的に遮断されているのであれば、ＳＬを形成す
る工程を省略することができる。
３を２段階にわけて形成する方法について説明したが、
第２のアモルファスシリコン２０３ｂを再度積層する工
程は、第１のアモルファスシリコン２０３ａに十分な厚
さがある場合、省略してもよい。またこの場合、各素子
間が電気的に遮断されているのであれば、ＳＬを形成す
る工程を省略することができる。
【００４４】本発明における製造方法を用いることによ
り、その他メモリおよびトランジスタにも適応可能であ
る。また、第１のゲート電極のみでゲート電極を構成す
るトランジスタにも適応可能である。
り、その他メモリおよびトランジスタにも適応可能であ
る。また、第１のゲート電極のみでゲート電極を構成す
るトランジスタにも適応可能である。
【００４５】また、ストッパ膜の形成は、プラズマＣＶ
Ｄの他、アンモニアＮＨ3や一酸化炭素ＮＯで窒化する
化学反応法も考えられる。
Ｄの他、アンモニアＮＨ3や一酸化炭素ＮＯで窒化する
化学反応法も考えられる。
【００４６】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００４７】
【発明の効果】本発明では、ゲート電極上にストッパ膜
は存在しないので、ゲート絶縁膜への水素イオンの浸入
を防ぐことができる。したがって、ゲート電極からの電
荷抜けを防ぐことができ、信頼性の高い半導体装置を製
造することができる。
は存在しないので、ゲート絶縁膜への水素イオンの浸入
を防ぐことができる。したがって、ゲート電極からの電
荷抜けを防ぐことができ、信頼性の高い半導体装置を製
造することができる。
【図１】第１の実施の形態における半導体装置の製造工
程図。
程図。
【図２】第１の実施の形態における半導体装置の製造工
程図。
程図。
【図３】第１の実施の形態における半導体装置の製造工
程図。
程図。
【図４】第１の実施の形態における半導体装置の製造工
程図。
程図。
【図５】第１の実施の形態における半導体装置の平面
図。
図。
【図６】第１の実施の形態における半導体装置の断面
図。
図。
【図７】第１の実施の形態における半導体装置の断面
図。
図。
【図８】第２の実施の形態における半導体装置の製造工
程図。
程図。
【図９】第２の実施の形態における半導体装置の製造工
程図。
程図。
【図１０】第２の実施の形態における半導体装置の製造
工程図。
工程図。
【図１１】従来における半導体装置の断面図。
【図１２】従来における半導体装置の平面図。
【図１３】従来における半導体装置の製造工程図。
【図１４】従来における半導体装置のゲート電極部分の
断面図。
断面図。
１０１，２０１…半導体基板
１０６，２０７…ストッパ膜
１０８，２０２…第１のゲート絶縁膜
１０９，２０３…フローティングゲート
１１０，２０９…第２のゲート絶縁膜
１１１，２１０…コントロールゲート
１１２…コンタクト
１１３…層間絶縁膜
１１４…側壁
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 4M104 BB01 DD08 DD16 EE01 EE11
EE17 GG16 HH14
5F032 AA35 AA44 AA46 AA70 AA77
CA17 CA23 DA04 DA24 DA28
DA33 DA78
5F033 HH04 HH05 JJ04 JJ05 KK01
QQ09 QQ10 QQ13 QQ19 QQ25
QQ37 QQ48 RR04 RR06 SS11
SS13 SS15 TT08 VV16 XX31
5F083 EP23 ER22 GA27 JA32 NA01
PR05 PR07 PR21 PR40
5F101 BA07 BA29 BB05 BD35 BF02
BH02 BH30
Claims (11)
- 【請求項１】半導体基板と、 前記半導体基板に形成されたトレンチ構造の素子分離
と、 前記素子分離に囲まれた半導体基板領域に互いに離間し
て形成されたソース／ドレイン領域と、 前記ソース／ドレイン領域間のゲート領域上に形成され
た第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側面に形成された側壁と、 前記側壁上および前記ゲート電極上を除いて、前記素子
分離上に形成されたストッパ膜とを具備することを特徴
とする半導体装置。 - 【請求項２】前記ゲート電極は、 第１および第２のゲート電極を、第２のゲート絶縁膜を
介在して積層してなることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】前記半導体基板上に形成された層間絶縁膜
と、 前記層間絶縁膜中に埋め込まれ、且つ、前記ソース／ド
レイン領域に電気的に接続されたコンタクトとをさらに
具備することを特徴とする請求項１または２に記載の半
導体装置。 - 【請求項４】半導体基板に絶縁膜を形成する工程と、 前記絶縁膜を貫通して前記半導体基板内に達するトレン
チを形成し、素子分離絶縁膜を前記トレンチに埋め込
み、素子分離を形成する工程と、 前記素子分離上にストッパ膜を形成する工程と、 前記素子分離で囲まれた半導体基板領域上の前記絶縁膜
を除去する工程と、 前記半導体基板領域におけるゲート形成予定領域上に第
１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上にゲート電極を形成する工程
と、 前記第ゲート電極の側面に側壁を形成する工程と、 前記半導体基板にソース／ドレイン領域を形成する工程
と、 前記半導体基板上に層間絶縁膜を形成する工程と、 前記ソース／ドレイン領域上の前記層間絶縁膜にコンタ
クトホールを形成し、導電体を前記コンタクトホール内
に埋め込み、コンタクトを形成する工程とを具備し、 前記第１のゲート絶縁膜は、 前記ストッパ膜を形成した後に形成されることを特徴と
する半導体装置の製造方法。 - 【請求項５】半導体基板上に第１のゲート絶縁膜を形成
する工程と、 前記第１のゲート絶縁膜上に所定パターンのゲート電極
を形成する工程と、 前記ゲート電極および前記第１のゲート絶縁膜を貫通し
て前記半導体基板内に達するトレンチを形成し、素子分
離絶縁膜をトレンチに埋め込み、素子分離を形成する工
程と、 前記素子分離上にストッパ膜を形成する工程と、 前記ゲート電極の両側の半導体基板領域にそれぞれソー
ス／ドレイン領域を形成する工程と、 前記ゲート電極の側面に側壁を形成する工程と、 前記半導体基板上に層間絶縁膜を形成する工程と、 前記ソース／ドレイン領域上の前記層間絶縁膜中にコン
タクトホールを形成し、導電体を前記コンタクトホール
に埋め込み、コンタクトを形成する工程とを具備し、 前記ストッパ膜は、 前記ゲート電極を形成した後に形成することを特徴とす
る半導体装置の製造方法。 - 【請求項６】前記ストッパ膜は、 プラズマＣＶＤにより形成されることを特徴とする請求
項４または５に記載の半導体装置の製造方法。 - 【請求項７】前記ゲート電極は、 アモルファスシリコンまたはポリシリコンからなること
を特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項８】前記ストッパ膜を形成する工程後に、 さらに前記ゲート電極上に、同じ材料からなるゲート電
極膜を形成する工程とを具備することを特徴とする請求
項４または５に記載の半導体装置の製造方法。 - 【請求項９】前記ゲート電極を形成する工程は、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
る工程と、 前記第１のゲート電極上に第２のゲート絶縁膜を形成す
る工程と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
る工程とを具備することを特徴とする請求項４に記載の
半導体装置の製造方法。 - 【請求項１０】前記ゲート電極を形成する工程は、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
る工程と、 前記第１のゲート電極上に第２のゲート絶縁膜を形成す
る工程と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
る工程とを具備し、 前記ストッパ膜は、 前記第１のゲート電極を形成した後に形成することを特
徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項１１】前記ゲート電極の表面をサリサイド化す
る工程とを具備することを特徴とする請求項４または５
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087504A JP2003282705A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087504A JP2003282705A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282705A true JP2003282705A (ja) | 2003-10-03 |
Family
ID=29233672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002087504A Pending JP2003282705A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003282705A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108423A (ja) * | 2004-10-06 | 2006-04-20 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| JPWO2008126177A1 (ja) * | 2007-03-14 | 2010-07-15 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
-
2002
- 2002-03-27 JP JP2002087504A patent/JP2003282705A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108423A (ja) * | 2004-10-06 | 2006-04-20 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| JPWO2008126177A1 (ja) * | 2007-03-14 | 2010-07-15 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
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