JP2003274645A - 高力率電源の制御回路及びこの制御回路を備えた電源 - Google Patents
高力率電源の制御回路及びこの制御回路を備えた電源Info
- Publication number
- JP2003274645A JP2003274645A JP2002067261A JP2002067261A JP2003274645A JP 2003274645 A JP2003274645 A JP 2003274645A JP 2002067261 A JP2002067261 A JP 2002067261A JP 2002067261 A JP2002067261 A JP 2002067261A JP 2003274645 A JP2003274645 A JP 2003274645A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error amplification
- power supply
- control circuit
- amplification circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 入力電源の急変及び負荷の急変に対する出
力電圧の過渡的な変動を抑制することができる新規な高
力率電源の制御回路及びこの制御回路を備えた電源を提
供する。 【解決手段】 交流電源１を入力とし、出力に安定化さ
れた直流電圧を供給すると共に入力電流を正弦波に近い
波形になるようにする高力率電源の制御回路において、
第一の基準電圧と検出電圧の偏差を増幅する第一の誤差
増幅回路１１と、前記第一の誤差増幅回路１１の出力と
入力検出電圧で形成された基準電流と検出電流の偏差を
増幅する第二の誤差増幅回路１３とを備え、出力側の検
出電圧が低下した際に、第二の基準電圧よりも低くなっ
た場合に、第三の誤差増幅回路２１による電圧の偏差を
第二の誤差増幅回路１３の基準電流に加えるように構成
し、出力電圧の落ち込みを抑えることを特徴とする高力
率電源の制御回路。
力電圧の過渡的な変動を抑制することができる新規な高
力率電源の制御回路及びこの制御回路を備えた電源を提
供する。 【解決手段】 交流電源１を入力とし、出力に安定化さ
れた直流電圧を供給すると共に入力電流を正弦波に近い
波形になるようにする高力率電源の制御回路において、
第一の基準電圧と検出電圧の偏差を増幅する第一の誤差
増幅回路１１と、前記第一の誤差増幅回路１１の出力と
入力検出電圧で形成された基準電流と検出電流の偏差を
増幅する第二の誤差増幅回路１３とを備え、出力側の検
出電圧が低下した際に、第二の基準電圧よりも低くなっ
た場合に、第三の誤差増幅回路２１による電圧の偏差を
第二の誤差増幅回路１３の基準電流に加えるように構成
し、出力電圧の落ち込みを抑えることを特徴とする高力
率電源の制御回路。
Description
【０００１】
【発明の属する技術分野】本発明は力率改善のために出
力を制御する制御回路とこの制御回路を備えた高力率電
源に関するものである。
力を制御する制御回路とこの制御回路を備えた高力率電
源に関するものである。
【０００２】
【従来の技術】従来の高力率電源の制御回路を備えた電
源について図３に示す。また、この回路における電流モ
ード波形を図４に示す。この電源回路は、交流電源１に
整流ダイオード２を接続し、整流ダイオード２の出力を
チョーク３に接続し、このチョーク３をオン、オフ動作
を行うスイッチ素子４のドレインに接続し、このスイッ
チ素子４のソースと整流ダイオード２との間に電流検出
器７を接続してある。一方、このスイッチ素子４のドレ
イン・ソース間の出力側には整流ダイオード５と平滑コ
ンデンサ６を設け、このコンデンサ６の両端に負荷８を
接続し、直流電圧を供給するように構成してある。
源について図３に示す。また、この回路における電流モ
ード波形を図４に示す。この電源回路は、交流電源１に
整流ダイオード２を接続し、整流ダイオード２の出力を
チョーク３に接続し、このチョーク３をオン、オフ動作
を行うスイッチ素子４のドレインに接続し、このスイッ
チ素子４のソースと整流ダイオード２との間に電流検出
器７を接続してある。一方、このスイッチ素子４のドレ
イン・ソース間の出力側には整流ダイオード５と平滑コ
ンデンサ６を設け、このコンデンサ６の両端に負荷８を
接続し、直流電圧を供給するように構成してある。
【０００３】この電源には制御回路を設けてあり、電源
の出力側に抵抗９，１０からなる電圧検出部を接続し、
この電圧検出部で検出した電圧と第一の基準電圧の偏差
を増幅する第一の誤差増幅回路１１と、この第一の誤差
増幅回路１１の出力と入力検出電圧で形成された基準電
流と検出電流の偏差を増幅する第二の誤差増幅回路１３
とを備えてある。また、この第二の誤差増幅回路１３の
出力にパルス発生器１４を接続し、このパルス発生器１
４を電源回路のスイッチ素子４のゲートに接続してあ
る。
の出力側に抵抗９，１０からなる電圧検出部を接続し、
この電圧検出部で検出した電圧と第一の基準電圧の偏差
を増幅する第一の誤差増幅回路１１と、この第一の誤差
増幅回路１１の出力と入力検出電圧で形成された基準電
流と検出電流の偏差を増幅する第二の誤差増幅回路１３
とを備えてある。また、この第二の誤差増幅回路１３の
出力にパルス発生器１４を接続し、このパルス発生器１
４を電源回路のスイッチ素子４のゲートに接続してあ
る。
【０００４】この制御回路では、高力率にするために、
電流波形を正弦波に近い波形になるようにし、交流電源
が５０Ｈｚ若しくは６０Ｈｚであるのに対して、カット
オフ周波数を数Ｈｚで設定する必要がある。このために
安定系は高周波域で十分なゲインを得ることができない
ので、入出力条件が急変するような場合には安定化制御
の伝達が遅れる。この結果、図４に示すような、出力電
圧の過渡的な変動が大きくなるという課題がある。
電流波形を正弦波に近い波形になるようにし、交流電源
が５０Ｈｚ若しくは６０Ｈｚであるのに対して、カット
オフ周波数を数Ｈｚで設定する必要がある。このために
安定系は高周波域で十分なゲインを得ることができない
ので、入出力条件が急変するような場合には安定化制御
の伝達が遅れる。この結果、図４に示すような、出力電
圧の過渡的な変動が大きくなるという課題がある。
【０００５】また、従来の高力率電源の制御回路とし
て、特開昭６４−７２１１号公報に開示してあるものが
ある。この回路を図５に示す。この回路は、出力電圧が
減少した際に、電圧偏差と遅延電圧偏差との差が予め定
めた所定値よりも大きい場合に、前記電圧偏差を可変増
幅器に増幅率を定める信号として加える回路と、前記出
力電圧が増大した際に、前記電圧偏差が所定値以下の場
合に、負荷に並列に接続されるスイッチング素子にそれ
を強制的にオフする信号を加える強制オフ回路３２とを
備えてあることを特徴とする。
て、特開昭６４−７２１１号公報に開示してあるものが
ある。この回路を図５に示す。この回路は、出力電圧が
減少した際に、電圧偏差と遅延電圧偏差との差が予め定
めた所定値よりも大きい場合に、前記電圧偏差を可変増
幅器に増幅率を定める信号として加える回路と、前記出
力電圧が増大した際に、前記電圧偏差が所定値以下の場
合に、負荷に並列に接続されるスイッチング素子にそれ
を強制的にオフする信号を加える強制オフ回路３２とを
備えてあることを特徴とする。
【０００６】しかし、この回路は、比較器３３の出力側
に接続部を設け、この接続部に抵抗３４とコンデンサ３
５を接続し、この抵抗３４の他端にダイオード３７とツ
ェナーダイオード３６とを介して比較器３８の出力側と
を接続してあり、前記比較器３３の出力側には可変増幅
器３９が接続してあるため、コンデンサ３５は急速に充
電できるが、急速に放電することが困難であり、オーバ
ーシュートするおそれがある。
に接続部を設け、この接続部に抵抗３４とコンデンサ３
５を接続し、この抵抗３４の他端にダイオード３７とツ
ェナーダイオード３６とを介して比較器３８の出力側と
を接続してあり、前記比較器３３の出力側には可変増幅
器３９が接続してあるため、コンデンサ３５は急速に充
電できるが、急速に放電することが困難であり、オーバ
ーシュートするおそれがある。
【０００７】これを回避するために、負荷に並列に接続
されるスイッチング素子にそれを強制的にオフする信号
を加える強制オフ回路３２を備えてあるが、強制的にオ
フする信号を加えるている間、急激に負荷がかかった場
合、出力電圧が急激に落ち込むおそれがあるという課題
がある。
されるスイッチング素子にそれを強制的にオフする信号
を加える強制オフ回路３２を備えてあるが、強制的にオ
フする信号を加えるている間、急激に負荷がかかった場
合、出力電圧が急激に落ち込むおそれがあるという課題
がある。
【０００８】
【発明が解決しようとする課題】本発明は、上記問題に
鑑みてなされたものであり、入力電源の急変及び負荷の
急変に対する出力電圧の過渡的な変動を抑制することが
できる新規な高力率電源の制御回路及びこの制御回路を
備えた電源を提供する。
鑑みてなされたものであり、入力電源の急変及び負荷の
急変に対する出力電圧の過渡的な変動を抑制することが
できる新規な高力率電源の制御回路及びこの制御回路を
備えた電源を提供する。
【０００９】
【課題を解決しようとする手段】上記目的を達成するた
めになされた本発明は、入出力の急変、例えば、負荷電
流が急激に変化したとき際に、出力電圧が第二の基準電
圧より低下した点で、第三の誤差増幅回路が動作して、
その出力を第二の誤差増幅回路が受け、スイッチング素
子のオン時間を増加し、出力の落ち込みを抑える事を可
能にした。
めになされた本発明は、入出力の急変、例えば、負荷電
流が急激に変化したとき際に、出力電圧が第二の基準電
圧より低下した点で、第三の誤差増幅回路が動作して、
その出力を第二の誤差増幅回路が受け、スイッチング素
子のオン時間を増加し、出力の落ち込みを抑える事を可
能にした。
【００１０】本発明は、高周波域で十分なゲインを得る
ことができ、入出力条件が急変するような場合があって
も安定化制御の応答が遅れることを防ぎ、この結果、出
力電圧の過渡的な変動を小さくする事を可能にした。
ことができ、入出力条件が急変するような場合があって
も安定化制御の応答が遅れることを防ぎ、この結果、出
力電圧の過渡的な変動を小さくする事を可能にした。
【００１１】
【発明の実施の形態】以下、添付図面を用いて本発明高
力率電源の制御回路を備えた電源に係る実施例を説明す
る。図１はその回路図であって、１は交流電源、２は整
流ダイオード、３はチョーク、４はスイッチ素子、５は
整流ダイオード、６は平滑コンデンサ、７は電流検出
器、８は負荷、９，１０は検出電圧用抵抗、１１は第一
の誤差増幅回路、１２は第一の基準電圧源、１３は第二
の誤差増幅回路、１４はパルス発生器、１５，１６は比
較器、１７は伝達時間制御回路、１８は乗算器、２１は
第三の誤差増幅回路、２２は第二の基準電圧源、２３は
ダイオード、２５は比較器、２７は伝達時間制御回路、
Ｖ０は出力電圧、Ｉ０は負荷電流、ａは第一の誤差増幅
回路１１の出力、ｂは基準電流、及び、ｃは第三の誤差
増幅回路２１の比較器２５の出力である。また、図２に
は負荷電流急変の波形図を示してある。
力率電源の制御回路を備えた電源に係る実施例を説明す
る。図１はその回路図であって、１は交流電源、２は整
流ダイオード、３はチョーク、４はスイッチ素子、５は
整流ダイオード、６は平滑コンデンサ、７は電流検出
器、８は負荷、９，１０は検出電圧用抵抗、１１は第一
の誤差増幅回路、１２は第一の基準電圧源、１３は第二
の誤差増幅回路、１４はパルス発生器、１５，１６は比
較器、１７は伝達時間制御回路、１８は乗算器、２１は
第三の誤差増幅回路、２２は第二の基準電圧源、２３は
ダイオード、２５は比較器、２７は伝達時間制御回路、
Ｖ０は出力電圧、Ｉ０は負荷電流、ａは第一の誤差増幅
回路１１の出力、ｂは基準電流、及び、ｃは第三の誤差
増幅回路２１の比較器２５の出力である。また、図２に
は負荷電流急変の波形図を示してある。
【００１２】図１に示す実施例に係るスイッチング電源
回路は、交流電源１に整流ダイオード２を接続し、整流
ダイオード２の出力をチョーク３に接続し、このチョー
ク３をオン、オフ動作を行うスイッチ素子４のドレイン
に接続し、このスイッチ素子４のソースと整流ダイオー
ド２との間に電流検出器７を接続してある。一方、この
スイッチ素子４のドレイン・ソース間の出力側には整流
ダイオード５と平滑コンデンサ６を設け、このコンデン
サ６の両端に負荷８を接続し、直流電圧を供給するよう
に構成してある。
回路は、交流電源１に整流ダイオード２を接続し、整流
ダイオード２の出力をチョーク３に接続し、このチョー
ク３をオン、オフ動作を行うスイッチ素子４のドレイン
に接続し、このスイッチ素子４のソースと整流ダイオー
ド２との間に電流検出器７を接続してある。一方、この
スイッチ素子４のドレイン・ソース間の出力側には整流
ダイオード５と平滑コンデンサ６を設け、このコンデン
サ６の両端に負荷８を接続し、直流電圧を供給するよう
に構成してある。
【００１３】本発明に係る高力率電源の制御回路は、第
一の基準電圧と検出電圧の偏差を増幅する第一の誤差増
幅回路１１と、第一の誤差増幅回路１１の出力と入力検
出電圧で形成された基準電流と検出電流の偏差を増幅す
る第二の誤差増幅回路１３とを備えてあり、平滑コンデ
ンサ６と負荷８との間に接続部を設け、この接続部に抵
抗９，１０で構成した電圧検出部を接続し、この抵抗
９，１０の接続部に前記第一の誤差増幅回路１１を接続
し、この第一の誤差増幅回路１１の出力に前記第二の誤
差増幅回路１３の入力を接続し、この第二の誤差増幅回
路１３の出力にパルス発生器１４を接続し、このパルス
発生器１４を電源回路のスイッチ素子４のゲートに接続
してある。
一の基準電圧と検出電圧の偏差を増幅する第一の誤差増
幅回路１１と、第一の誤差増幅回路１１の出力と入力検
出電圧で形成された基準電流と検出電流の偏差を増幅す
る第二の誤差増幅回路１３とを備えてあり、平滑コンデ
ンサ６と負荷８との間に接続部を設け、この接続部に抵
抗９，１０で構成した電圧検出部を接続し、この抵抗
９，１０の接続部に前記第一の誤差増幅回路１１を接続
し、この第一の誤差増幅回路１１の出力に前記第二の誤
差増幅回路１３の入力を接続し、この第二の誤差増幅回
路１３の出力にパルス発生器１４を接続し、このパルス
発生器１４を電源回路のスイッチ素子４のゲートに接続
してある。
【００１４】第一の誤差増幅回路１１に比較器を設けて
あり、この比較器１５の負側の入力に、抵抗を介して、
検出電圧用抵抗９，１０の接続部を接続し、正側の入力
には、第一の基準電圧源１２を介して、電圧検出部の抵
抗１０の端部を接続してある。また、比較器１５の負側
の入力と出力との間と並列に抵抗を接続してあるととも
に、抵抗とコンデンサとの直列回路を接続し、伝達時間
制御回路１７を構成してある。
あり、この比較器１５の負側の入力に、抵抗を介して、
検出電圧用抵抗９，１０の接続部を接続し、正側の入力
には、第一の基準電圧源１２を介して、電圧検出部の抵
抗１０の端部を接続してある。また、比較器１５の負側
の入力と出力との間と並列に抵抗を接続してあるととも
に、抵抗とコンデンサとの直列回路を接続し、伝達時間
制御回路１７を構成してある。
【００１５】第二の誤差増幅回路１３に比較器１６を設
けてあり、この比較器１６の正側の入力に電流検出器７
を接続し、負側の入力に第一の誤差増幅回路１１を接続
し、比較器１６の出力にはパルス発生器１４を接続して
ある。なお、この第一の誤差増幅回路１１と第二の誤差
増幅回路１３との間には乗算器１８と抵抗とを設けてあ
る。この乗算器１８は電源回路と接続し、第一の誤差増
幅回路１１の出力と入力検出電圧とを掛け合わせ、この
乗算器１８に反転回路を設け、乗算信号を反転させて、
第一の誤差増幅回路１２の電圧が上昇した際に、第二の
誤差増幅回路１３の基準値より下がるように設定してあ
る。
けてあり、この比較器１６の正側の入力に電流検出器７
を接続し、負側の入力に第一の誤差増幅回路１１を接続
し、比較器１６の出力にはパルス発生器１４を接続して
ある。なお、この第一の誤差増幅回路１１と第二の誤差
増幅回路１３との間には乗算器１８と抵抗とを設けてあ
る。この乗算器１８は電源回路と接続し、第一の誤差増
幅回路１１の出力と入力検出電圧とを掛け合わせ、この
乗算器１８に反転回路を設け、乗算信号を反転させて、
第一の誤差増幅回路１２の電圧が上昇した際に、第二の
誤差増幅回路１３の基準値より下がるように設定してあ
る。
【００１６】本発明に係る制御回路は第三の誤差増幅回
路２１を設けてある。第三の誤差増幅回路２１に比較器
２５を設けてあり、この比較器２５の負側の入力に検出
電圧用抵抗９，１０の接続部を接続し、正側の入力に
は、第二の基準電圧源２２と抵抗を介して、電圧検出部
の抵抗１０の端部を接続してある。第二の基準電圧源２
２の基準電圧を第一の基準電圧源１２の基準電圧より低
めに設定してある。本実施例では、図２で示すように、
第一の基準電圧源１２の基準電圧をＶ０に設定し、第二
の基準電圧源２２の基準電圧をＶ０より低いＶ０’に設
定する。また、比較器２５の負側の入力と出力との間と
並列に抵抗を接続してあるとともに、抵抗とコンデンサ
との直列回路を接続し、伝達時間制御回路２７を構成し
てある。なお、この伝達時間制御回路２７を構成するコ
ンデンサを第一の誤差増幅回路１１のコンデンサに比べ
て充放電を早いものに設定してある。
路２１を設けてある。第三の誤差増幅回路２１に比較器
２５を設けてあり、この比較器２５の負側の入力に検出
電圧用抵抗９，１０の接続部を接続し、正側の入力に
は、第二の基準電圧源２２と抵抗を介して、電圧検出部
の抵抗１０の端部を接続してある。第二の基準電圧源２
２の基準電圧を第一の基準電圧源１２の基準電圧より低
めに設定してある。本実施例では、図２で示すように、
第一の基準電圧源１２の基準電圧をＶ０に設定し、第二
の基準電圧源２２の基準電圧をＶ０より低いＶ０’に設
定する。また、比較器２５の負側の入力と出力との間と
並列に抵抗を接続してあるとともに、抵抗とコンデンサ
との直列回路を接続し、伝達時間制御回路２７を構成し
てある。なお、この伝達時間制御回路２７を構成するコ
ンデンサを第一の誤差増幅回路１１のコンデンサに比べ
て充放電を早いものに設定してある。
【００１７】比較器２５の出力に抵抗２４を接続し、こ
の抵抗２４にダイオード２３のカソードを接続し、この
ダイオード２３のアノードを第二の誤差増幅回路１３の
負側の入力に接続してある。さらに、第三の誤差増幅回
路２１のカットオフ周波数を第一の誤差増幅回路１１の
カットオフ周波数の約１０倍乃至約１００倍で設定して
ある。以上の構成より、出力側の検出電圧が低下した際
に、第二の基準電圧よりも低くなった場合に、第三の誤
差増幅回路２１による電圧の偏差を第二の誤差増幅回路
１３の基準電流に加えるようにしてある。
の抵抗２４にダイオード２３のカソードを接続し、この
ダイオード２３のアノードを第二の誤差増幅回路１３の
負側の入力に接続してある。さらに、第三の誤差増幅回
路２１のカットオフ周波数を第一の誤差増幅回路１１の
カットオフ周波数の約１０倍乃至約１００倍で設定して
ある。以上の構成より、出力側の検出電圧が低下した際
に、第二の基準電圧よりも低くなった場合に、第三の誤
差増幅回路２１による電圧の偏差を第二の誤差増幅回路
１３の基準電流に加えるようにしてある。
【００１８】以上のように構成してあるスイッチング電
源において、以下のように作用する。定常時において
は、第一の誤差増幅回路１１及び第二の誤差増幅回路１
３の制御により、安定した負荷電流Ｉ０が負荷８に供給
され、出力電圧Ｖ０もほぼ一定になる。
源において、以下のように作用する。定常時において
は、第一の誤差増幅回路１１及び第二の誤差増幅回路１
３の制御により、安定した負荷電流Ｉ０が負荷８に供給
され、出力電圧Ｖ０もほぼ一定になる。
【００１９】負荷電流Ｉ０が急激に増加すると、出力電
圧Ｖ０は低下する。出力電圧Ｖ０が低下すると、第一の
誤差増幅回路１１の検出電圧が基準電圧より低くなり、
第一の誤差増幅回路１１の出力ａが上昇する。同じく、
出力電圧Ｖ０が低下すると、第三の誤差増幅回路２１も
動作する。但し、第三の誤差増幅回路２１の基準電圧は
第一の誤差増幅回路１１の基準電圧より低く設定してあ
るため、第三の誤差増幅回路２１にはタイムラグがあ
り、この間における第三の誤差増幅回路２１の電圧は定
常時とほぼ同様である。第三の誤差増幅回路２１の検出
電圧が第二の基準電圧２２より低くなると、第三の誤差
増幅回路２１に設けた伝達時間制御回路２７の応答で比
較器２５の出力は低下しようとする。
圧Ｖ０は低下する。出力電圧Ｖ０が低下すると、第一の
誤差増幅回路１１の検出電圧が基準電圧より低くなり、
第一の誤差増幅回路１１の出力ａが上昇する。同じく、
出力電圧Ｖ０が低下すると、第三の誤差増幅回路２１も
動作する。但し、第三の誤差増幅回路２１の基準電圧は
第一の誤差増幅回路１１の基準電圧より低く設定してあ
るため、第三の誤差増幅回路２１にはタイムラグがあ
り、この間における第三の誤差増幅回路２１の電圧は定
常時とほぼ同様である。第三の誤差増幅回路２１の検出
電圧が第二の基準電圧２２より低くなると、第三の誤差
増幅回路２１に設けた伝達時間制御回路２７の応答で比
較器２５の出力は低下しようとする。
【００２０】伝達時間制御回路２７の応答で比較器２５
の出力が低下した際、第一の誤差増幅回路１１の伝達時
間制御回路１７の動作により、第一の誤差増幅回路１１
の電圧が上昇したことについて第二の誤差増幅回路１３
では認識しておらず、第三の誤差増幅回路２１に設けた
ダイオード２３の作用によって、第二の誤差増幅回路１
３の基準電流ｂが急速に下がることにより、第二の誤差
増幅回路１３の比較器１６は高の状態になり、このとき
第二の誤差増幅回路１３は負荷電流Ｉ０が急激に増加し
ていることを認識する。このとき出力電圧はＶ０’とな
るが、比較器１６が高の状態になるとパルス発生器１４
で発するパルスのオン幅が増加して、電源の出力電圧の
落ち込みをＶ０’で抑えることができる。
の出力が低下した際、第一の誤差増幅回路１１の伝達時
間制御回路１７の動作により、第一の誤差増幅回路１１
の電圧が上昇したことについて第二の誤差増幅回路１３
では認識しておらず、第三の誤差増幅回路２１に設けた
ダイオード２３の作用によって、第二の誤差増幅回路１
３の基準電流ｂが急速に下がることにより、第二の誤差
増幅回路１３の比較器１６は高の状態になり、このとき
第二の誤差増幅回路１３は負荷電流Ｉ０が急激に増加し
ていることを認識する。このとき出力電圧はＶ０’とな
るが、比較器１６が高の状態になるとパルス発生器１４
で発するパルスのオン幅が増加して、電源の出力電圧の
落ち込みをＶ０’で抑えることができる。
【００２１】第二の誤差増幅回路１３が第一の誤差増幅
回路１１に対する伝達速度が、第三の誤差増幅回路２１
に対する伝達速度に比べて遅いため、第一の誤差増幅回
路１１の電圧が上昇したことについて第二の誤差増幅回
路１３で認識するまでの間、第二の誤差増幅回路１３の
基準電流ｂの波形は振幅を繰り返し、パルス発生器１４
は増加したオン幅でパルスを発生し続け、電源の出力電
圧は第三の誤差増幅回路２１の基準電圧２２で設定した
値Ｖ０’で維持し続ける。
回路１１に対する伝達速度が、第三の誤差増幅回路２１
に対する伝達速度に比べて遅いため、第一の誤差増幅回
路１１の電圧が上昇したことについて第二の誤差増幅回
路１３で認識するまでの間、第二の誤差増幅回路１３の
基準電流ｂの波形は振幅を繰り返し、パルス発生器１４
は増加したオン幅でパルスを発生し続け、電源の出力電
圧は第三の誤差増幅回路２１の基準電圧２２で設定した
値Ｖ０’で維持し続ける。
【００２２】第一の誤差増幅回路１１の電圧が上昇した
ことについて第二の誤差増幅回路１３で認識し、その
後、第一の誤差増幅回路１１の出力ａの上昇は止まって
一定になり、第二の誤差増幅回路１３の基準電流ｂの波
形の振幅は緩やかになる。また、第三の誤差増幅回路２
１の比較器２５の出力が上昇しはじめ、元の値に戻る。
基準電圧が設定値Ｖ０’からＶ０に上昇するため、パル
ス発生器１４で発するパルスのオン幅はさらに増加し、
電源の出力電圧はＶ０まで上昇する。
ことについて第二の誤差増幅回路１３で認識し、その
後、第一の誤差増幅回路１１の出力ａの上昇は止まって
一定になり、第二の誤差増幅回路１３の基準電流ｂの波
形の振幅は緩やかになる。また、第三の誤差増幅回路２
１の比較器２５の出力が上昇しはじめ、元の値に戻る。
基準電圧が設定値Ｖ０’からＶ０に上昇するため、パル
ス発生器１４で発するパルスのオン幅はさらに増加し、
電源の出力電圧はＶ０まで上昇する。
【００２３】
【発明の効果】本発明によれば、入出力の急変、例え
ば、負荷電流が急激に変化したとき際に、出力電圧が第
二の基準電圧より低下した点で、第三の誤差増幅回路が
動作して、その出力を第二の誤差増幅回路が受け、スイ
ッチング素子のオン時間を増加し、出力の落ち込みを抑
える効果がある。
ば、負荷電流が急激に変化したとき際に、出力電圧が第
二の基準電圧より低下した点で、第三の誤差増幅回路が
動作して、その出力を第二の誤差増幅回路が受け、スイ
ッチング素子のオン時間を増加し、出力の落ち込みを抑
える効果がある。
【００２４】また、高周波域で十分なゲインを得ること
ができ、入出力条件が急変するような場合があっても安
定化制御の応答が遅れることを防ぎ、この結果、出力電
圧の過渡的な変動を小さく効果がある。
ができ、入出力条件が急変するような場合があっても安
定化制御の応答が遅れることを防ぎ、この結果、出力電
圧の過渡的な変動を小さく効果がある。
【図１】 本発明に係る一実施例を示す回路図である。
【図２】 図１図示実施例の動作波形図である。
【図３】 従来例を示す回路図である。
【図４】 従来例の動作波形図である。
【図５】 図３とは別の従来例を示す回路図である。
１ 交流電源
２ 整流ダイオード
３ チョーク
４ スイッチ素子
５ 整流ダイオード
６ 平滑コンデンサ
７ 電流検出器
８ 負荷
９，１０ 検出電圧用抵抗
１１ 第一の誤差増幅回路
１２ 第一の基準電圧源
１３ 第二の誤差増幅回路
１４ パルス発生器
１５ 比較器
１６ 比較器
１７ 伝達時間制御回路
１８ 乗算器
２１ 第三の誤差増幅回路
２２ 第二の基準電圧源
２３ ダイオード
２４ 抵抗
２５ 比較器
２７ 伝達時間制御回路
３２ 強制オフ回路
３３ 比較器
３４ 抵抗
３５ コンデンサ
３６ ツェナーダイオード
３７ ダイオード
３８ 比較器
３９ 可変増幅器
Ｖ０ 出力電圧
Ｉ０ 負荷電流
ａ 第一の誤差増幅回路１１の出力
ｂ 基準電流
ｃ 比較器２５の出力
Claims (12)
- 【請求項１】 交流電源を入力とし、出力に安定化され
た直流電圧を供給すると共に入力電流を正弦波に近い波
形になるようにする高力率電源の制御回路において、第
一の基準電圧と検出電圧の偏差を増幅する第一の誤差増
幅回路と、前記第一の誤差増幅回路の出力と入力検出電
圧で形成された基準電流と検出電流の偏差を増幅する第
二の誤差増幅回路とを備え、出力側の検出電圧が低下し
た際に、第二の基準電圧よりも低くなった場合に、第三
の誤差増幅回路による電圧の偏差を第二の誤差増幅回路
の基準電流に加えるように構成してあることを特徴とす
る高力率電源の制御回路。 - 【請求項２】 前記第一の誤差増幅回路及び前記第三の
誤差増幅回路の夫々に伝達時間制御回路を設け、この伝
達時間制御回路は、前記第二の誤差増幅回路に前記基準
電圧と検出電圧の偏差を伝達する時間を制御する回路で
あり、前記第三の誤差増幅回路に設けた伝達時間制御回
路の伝達速度を、前記第一の誤差増幅回路に設けた伝達
時間制御回路の伝達速度より高速にしてあることを特徴
とする請求項１記載の高力率電源の制御回路。 - 【請求項３】 第三の誤差増幅回路２１のカットオフ周
波数を第一の誤差増幅回路１１のカットオフ周波数のほ
ぼ１０倍乃至ほぼ１００倍で設定してあることを特徴と
する請求項１又は２記載の高力率電源の制御回路。 - 【請求項４】 前記第一の誤差増幅回路と前記第三の誤
差増幅回路とを並列接続してあることを特徴とする請求
項１乃至３のいずれかに記載の高力率電源の制御回路。 - 【請求項５】 前記第三の誤差増幅回路の出力を前記第
二の誤差増幅回路の基準電流に接続してあることを特徴
とする請求項１乃至４に記載の高力率電源の制御回路。 - 【請求項６】 前記第三の誤差増幅回路の出力部にダイ
オードを設け、このダイオードのアノードを前記第三の
誤差増幅回路の出力側に向けて接続してあることを特徴
とする請求項５に記載の高力率電源の制御回路。 - 【請求項７】 前記第一の誤差増幅回路に比較器を備
え、この比較器の負側で前記検出電圧を入力し、同じく
正側で前記第一の基準電圧を入力するように構成してあ
ることを特徴とする請求項１乃至６のいずれかに記載の
高力率電源の制御回路。 - 【請求項８】 前記第三の誤差増幅回路に比較器を備
え、この比較器の負側で前記検出電圧を入力し、同じく
正側で前記第二の基準電圧を入力するように構成してあ
ることを特徴とする請求項１乃至７のいずれかに記載の
高力率電源の制御回路。 - 【請求項９】 前記伝達時間制御回路は、前記比較器の
負側に抵抗を接続し、この抵抗と直列且つ前記比較器と
並列にコンデンサを接続し、このコンデンサと並列に抵
抗を接続して構成してあることを特徴とする請求項８記
載の高力率電源の制御回路。 - 【請求項１０】 前記第二の誤差増幅回路に比較器を備
え、この比較器の負側で前記基準電流を入力し、同じく
正側で高力率電源の検出電流を入力するように構成して
あることを特徴とする請求項１乃至９のいずれかに記載
の高力率電源の制御回路。 - 【請求項１１】 前記第一の誤差増幅回路と第二の誤差
増幅回路との間に前記第一の誤差増幅回路の出力と入力
検出電圧とを乗算する乗算器を設け、この乗算器に反転
回路を設け、乗算信号を反転させて前記基準電流を形成
することを特徴とする請求項１乃至１０のいずれかに記
載の高力率電源の制御回路。 - 【請求項１２】 請求項１乃至１１のいずれかに記載の
制御回路を備えてあることを特徴とする電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002067261A JP4162416B2 (ja) | 2002-03-12 | 2002-03-12 | 高力率電源の制御回路及びこの制御回路を備えた電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002067261A JP4162416B2 (ja) | 2002-03-12 | 2002-03-12 | 高力率電源の制御回路及びこの制御回路を備えた電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003274645A true JP2003274645A (ja) | 2003-09-26 |
| JP4162416B2 JP4162416B2 (ja) | 2008-10-08 |
Family
ID=29198703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002067261A Expired - Lifetime JP4162416B2 (ja) | 2002-03-12 | 2002-03-12 | 高力率電源の制御回路及びこの制御回路を備えた電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4162416B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009153235A (ja) * | 2007-12-18 | 2009-07-09 | Fuji Electric Device Technology Co Ltd | スイッチング電源の制御回路および該制御回路を用いるスイッチング電源 |
| JP2009268348A (ja) * | 2008-04-23 | 2009-11-12 | Honeywell Internatl Inc | 電源ブーストシステムにおいて実質的に一定の出力電圧を提供するためのシステムおよび方法 |
| KR20110045219A (ko) * | 2009-10-26 | 2011-05-04 | 페어차일드코리아반도체 주식회사 | 역률 보상 회로 및 역률 보상 회로의 구동 방법 |
| JP2011109892A (ja) * | 2009-11-17 | 2011-06-02 | Sanee Denki Kk | 定電流電源装置 |
| CN103187867A (zh) * | 2011-12-30 | 2013-07-03 | 海洋王照明科技股份有限公司 | 直流升压电路 |
| JP2015149864A (ja) * | 2014-02-07 | 2015-08-20 | キヤノン株式会社 | 電源装置及び画像形成装置 |
| CN106291065A (zh) * | 2016-10-17 | 2017-01-04 | 成都前锋电子仪器有限责任公司 | 一种电压取样电路 |
| CN109951080A (zh) * | 2017-02-24 | 2019-06-28 | 华为技术有限公司 | 一种降压变换装置及差分检测比较器 |
-
2002
- 2002-03-12 JP JP2002067261A patent/JP4162416B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009153235A (ja) * | 2007-12-18 | 2009-07-09 | Fuji Electric Device Technology Co Ltd | スイッチング電源の制御回路および該制御回路を用いるスイッチング電源 |
| JP2009268348A (ja) * | 2008-04-23 | 2009-11-12 | Honeywell Internatl Inc | 電源ブーストシステムにおいて実質的に一定の出力電圧を提供するためのシステムおよび方法 |
| KR20110045219A (ko) * | 2009-10-26 | 2011-05-04 | 페어차일드코리아반도체 주식회사 | 역률 보상 회로 및 역률 보상 회로의 구동 방법 |
| KR101677728B1 (ko) | 2009-10-26 | 2016-11-21 | 페어차일드코리아반도체 주식회사 | 역률 보상 회로 및 역률 보상 회로의 구동 방법 |
| JP2011109892A (ja) * | 2009-11-17 | 2011-06-02 | Sanee Denki Kk | 定電流電源装置 |
| CN103187867A (zh) * | 2011-12-30 | 2013-07-03 | 海洋王照明科技股份有限公司 | 直流升压电路 |
| JP2015149864A (ja) * | 2014-02-07 | 2015-08-20 | キヤノン株式会社 | 電源装置及び画像形成装置 |
| CN106291065A (zh) * | 2016-10-17 | 2017-01-04 | 成都前锋电子仪器有限责任公司 | 一种电压取样电路 |
| CN109951080A (zh) * | 2017-02-24 | 2019-06-28 | 华为技术有限公司 | 一种降压变换装置及差分检测比较器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4162416B2 (ja) | 2008-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6713995B2 (en) | Voltage regulator with pulse width modulation in dual frequencies | |
| JP3574394B2 (ja) | スイッチング電源装置 | |
| US5247239A (en) | Dual dc/dc voltage converter power system | |
| KR100801498B1 (ko) | 스위칭 제어 회로 및 자려형 ｄｃ―ｄｃ 컨버터 | |
| US8406015B2 (en) | Control circuit and method for a flyback power converter to compensate for an entry point of a burst mode | |
| US7298124B2 (en) | PWM regulator with discontinuous mode and method therefor | |
| TWI483522B (zh) | System controller and method for adjusting output of power conversion system | |
| US7652461B2 (en) | High efficiency power converter operating free of an audible frequency range | |
| KR101677728B1 (ko) | 역률 보상 회로 및 역률 보상 회로의 구동 방법 | |
| US6646426B2 (en) | Current mode DC/DC regulator having function for detecting input and output of current and voltage | |
| US10630187B2 (en) | Switching power supply device and semiconductor device | |
| US8310795B2 (en) | Power factor correction type switching power supply unit | |
| JP4630165B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| US11018581B2 (en) | Methods and devices for operating converters | |
| JP6932056B2 (ja) | スイッチングレギュレータ | |
| JP2007037297A (ja) | 力率改善回路 | |
| JP2003274645A (ja) | 高力率電源の制御回路及びこの制御回路を備えた電源 | |
| US6373730B1 (en) | Switching power supply | |
| JP2007097286A (ja) | スイッチングレギュレータおよびその駆動方法 | |
| JP6824362B1 (ja) | 電力変換装置 | |
| US7123492B1 (en) | Circuit for reducing inrush current generated during startup of a switching power supply | |
| CN111682784A (zh) | 稳压系统 | |
| TW201322610A (zh) | 電源供應器 | |
| JP2000341957A (ja) | 電源装置 | |
| JP2003299356A (ja) | Ｄｃ／ｄｃコンバータの制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050105 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080305 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080722 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080722 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4162416 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 5 |
|
| EXPY | Cancellation because of completion of term |