JP2003274282A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP2003274282A JP2003274282A JP2002073533A JP2002073533A JP2003274282A JP 2003274282 A JP2003274282 A JP 2003274282A JP 2002073533 A JP2002073533 A JP 2002073533A JP 2002073533 A JP2002073533 A JP 2002073533A JP 2003274282 A JP2003274282 A JP 2003274282A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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- Television Systems (AREA)
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Abstract
(57)【要約】
【課題】 テレシネ変換画像に対する表示品質の向上を
更に図った映像信号処理装置を提供する。 【解決手段】 １秒当たりＭ（Ｍは自然数）コマのフィ
ルムソースに基づいた線順次走査の映像信号を同一フィ
ルムフレームが毎１／Ｍ秒間にＮ回繰り返す映像信号に
フレームレート変換し、フレームレート変換した線順次
走査の映像信号についてフレーム毎に先行のフレームの
映像信号と後続のフレームの映像信号とを混合する。
更に図った映像信号処理装置を提供する。 【解決手段】 １秒当たりＭ（Ｍは自然数）コマのフィ
ルムソースに基づいた線順次走査の映像信号を同一フィ
ルムフレームが毎１／Ｍ秒間にＮ回繰り返す映像信号に
フレームレート変換し、フレームレート変換した線順次
走査の映像信号についてフレーム毎に先行のフレームの
映像信号と後続のフレームの映像信号とを混合する。
Description
【０００１】
【発明が属する技術分野】本発明は、入力映像信号が映
画フィルムから２−３プルダウン方式等の変換方式によ
り生成されたテレシネ変換映像信号を高画質で表示装置
に表示できるように処理する映像信号処理装置に関す
る。
画フィルムから２−３プルダウン方式等の変換方式によ
り生成されたテレシネ変換映像信号を高画質で表示装置
に表示できるように処理する映像信号処理装置に関す
る。
【０００２】
【従来の技術】ＮＴＳＣ方式等の標準テレビジョン方式
の映像信号の中には、映画フイルムによる映像信号が含
まれることが多々ある。映画フィルムは、毎秒２４コマ
（フレーム）からなり、一方、標準テレビジョン方式の
映像信号は毎秒３０フレームからなり、１フレームが２
フィールドで構成される飛び越し走査の映像信号であ
る。毎秒のフレーム数が異なるので、映画フィルムの各
フレームを２−３プルダウン方式によりテレシネ変換し
て標準テレビジョン方式の映像信号を得ることが通常行
われる。
の映像信号の中には、映画フイルムによる映像信号が含
まれることが多々ある。映画フィルムは、毎秒２４コマ
（フレーム）からなり、一方、標準テレビジョン方式の
映像信号は毎秒３０フレームからなり、１フレームが２
フィールドで構成される飛び越し走査の映像信号であ
る。毎秒のフレーム数が異なるので、映画フィルムの各
フレームを２−３プルダウン方式によりテレシネ変換し
て標準テレビジョン方式の映像信号を得ることが通常行
われる。
【０００３】２−３プルダウン方式では、映画フィルム
の第１コマから映像信号の第１フレームの第１及び第２
フィールド、第２コマから映像信号の第２フレームの第
１及び第２フィールド並びに第３フレームの第１フィー
ルド、第３コマから映像信号の第３フレームの第２フィ
ールド及び第４フレームの第１フィールドが作成され
る。以降のコマについて同様の変換によって連続したフ
ィルムの各コマから、２フィールド分、３フィールド
分、２フィールド分、３フィールド分、……のように映
像信号を作成することが行われる。
の第１コマから映像信号の第１フレームの第１及び第２
フィールド、第２コマから映像信号の第２フレームの第
１及び第２フィールド並びに第３フレームの第１フィー
ルド、第３コマから映像信号の第３フレームの第２フィ
ールド及び第４フレームの第１フィールドが作成され
る。以降のコマについて同様の変換によって連続したフ
ィルムの各コマから、２フィールド分、３フィールド
分、２フィールド分、３フィールド分、……のように映
像信号を作成することが行われる。
【０００４】このようにして映画フィルムの２フレーム
が標準テレビジョン方式の映像信号の５フレームに対応
し、映画フィルムのコマに対応して２フィールドの映像
信号と３フィールドの映像信号とが交互に繰り返す映像
信号に変換される。ところで、このようにテレシネ変換
された飛び越し走査の映像信号による映像をＰＤＰ等の
表示装置で表示させる場合には、映像信号の連続するフ
レーム中の例えば、上述の第３フレームは映画フィルム
の第２コマ及び第３コマの画像の組み合わせたものであ
るので、元の映画フィルムに比べて画質が劣るという問
題点があった。
が標準テレビジョン方式の映像信号の５フレームに対応
し、映画フィルムのコマに対応して２フィールドの映像
信号と３フィールドの映像信号とが交互に繰り返す映像
信号に変換される。ところで、このようにテレシネ変換
された飛び越し走査の映像信号による映像をＰＤＰ等の
表示装置で表示させる場合には、映像信号の連続するフ
レーム中の例えば、上述の第３フレームは映画フィルム
の第２コマ及び第３コマの画像の組み合わせたものであ
るので、元の映画フィルムに比べて画質が劣るという問
題点があった。
【０００５】そこで、本出願人は、テレシネ変換画像に
対する表示品質の向上を図った映像信号処理装置を提案
した。その映像信号処理装置は、図１に示すように、２
−３周期検出回路１、順次走査変換回路２、切換スイッ
チ３、メモリ４，５、切換スイッチ６、メモリ制御回路
７及び変換制御回路８を備えている。２−３周期検出回
路１は入力映像信号が１コマ当たり２フィールド分の信
号部分と３フィールド分の信号部分とのいずれであるか
否かを判定する。順次走査変換回路２は２−３周期検出
回路１の検出信号に応じて映像信号を線順次走査の映像
信号に変換する。２フィールド分の信号部分ではその２
フィールド分の映像信号を一旦各々保存して交互に出力
する。３フィールド分の信号部分では最初の２フィール
ド分の映像信号を一旦各々保存して交互に出力する。す
なわち、連続するフレーム間でフィールドが一致する静
止画フィールドが２−３周期検出回路１において検出さ
れた場合にはその静止画フィールドは無視される。切換
スイッチ３は順次走査変換回路２からの映像信号をメモ
リ４又は５に中継する。メモリ制御回路７はメモリ４，
５の映像信号の書き込み及び読み出しを制御する。切換
スイッチ６はメモリ４又は５から読み出された映像信号
を出力する。変換制御回路８は切換スイッチ３，５の切
換動作及びメモリ制御回路７による書き込み及び読み出
しタイミングを制御する。
対する表示品質の向上を図った映像信号処理装置を提案
した。その映像信号処理装置は、図１に示すように、２
−３周期検出回路１、順次走査変換回路２、切換スイッ
チ３、メモリ４，５、切換スイッチ６、メモリ制御回路
７及び変換制御回路８を備えている。２−３周期検出回
路１は入力映像信号が１コマ当たり２フィールド分の信
号部分と３フィールド分の信号部分とのいずれであるか
否かを判定する。順次走査変換回路２は２−３周期検出
回路１の検出信号に応じて映像信号を線順次走査の映像
信号に変換する。２フィールド分の信号部分ではその２
フィールド分の映像信号を一旦各々保存して交互に出力
する。３フィールド分の信号部分では最初の２フィール
ド分の映像信号を一旦各々保存して交互に出力する。す
なわち、連続するフレーム間でフィールドが一致する静
止画フィールドが２−３周期検出回路１において検出さ
れた場合にはその静止画フィールドは無視される。切換
スイッチ３は順次走査変換回路２からの映像信号をメモ
リ４又は５に中継する。メモリ制御回路７はメモリ４，
５の映像信号の書き込み及び読み出しを制御する。切換
スイッチ６はメモリ４又は５から読み出された映像信号
を出力する。変換制御回路８は切換スイッチ３，５の切
換動作及びメモリ制御回路７による書き込み及び読み出
しタイミングを制御する。
【０００６】かかる構成の映像信号処理装置において
は、入力映像信号が２−３プルダウン方式でテレシネ変
換された映像信号であるとすると、その映像信号は図２
(a)に示すフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対し
て図２(b)に示す如きフィールド列となる。各コマの長
さは１／２４秒に対して各フィールドの長さは１／６０
秒である。
は、入力映像信号が２−３プルダウン方式でテレシネ変
換された映像信号であるとすると、その映像信号は図２
(a)に示すフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対し
て図２(b)に示す如きフィールド列となる。各コマの長
さは１／２４秒に対して各フィールドの長さは１／６０
秒である。
【０００７】順次走査変換回路２はテレシネ変換された
映像信号を線順次走査の映像信号に変換するので、図２
(b)の第１フレームの第１フィールドＡ１及び第２フィ
ールドＡ２からライン毎に信号を交互に得て図２(c)に
示すように１画面分の映像信号ＶＡを生成する。第２フ
レームの第１フィールドＢ１及び第２フィールドＢ２か
らライン毎に信号を交互に得て１画面分の映像信号ＶＢ
を生成する。以降、同様にして映像信号ＶＣ、ＶＤを生
成する。この映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の長
さは１／３０秒である。
映像信号を線順次走査の映像信号に変換するので、図２
(b)の第１フレームの第１フィールドＡ１及び第２フィ
ールドＡ２からライン毎に信号を交互に得て図２(c)に
示すように１画面分の映像信号ＶＡを生成する。第２フ
レームの第１フィールドＢ１及び第２フィールドＢ２か
らライン毎に信号を交互に得て１画面分の映像信号ＶＢ
を生成する。以降、同様にして映像信号ＶＣ、ＶＤを生
成する。この映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の長
さは１／３０秒である。
【０００８】メモリ制御回路７は順次走査変換回路２の
出力映像信号をメモリ４とメモリ５とに切換スイッチ３
を介して交互に書き込ませる。切換スイッチ３は変換制
御回路８によって切換制御される。この書き込みは映像
信号を間引いて２４Ｈｚで書き込まれる。図２(d)に示
すようにメモリ４に映像信号ＶＡが間引き書き込まれる
とすると、次に、図２(ｅ)に示すようにメモリ５には映
像信号ＶＢが間引き書き込まれる。そして、メモリ１６
に映像信号ＶＣが間引き書き込まれ、次に、メモリ５に
は映像信号ＶＤが間引き書き込まれる。
出力映像信号をメモリ４とメモリ５とに切換スイッチ３
を介して交互に書き込ませる。切換スイッチ３は変換制
御回路８によって切換制御される。この書き込みは映像
信号を間引いて２４Ｈｚで書き込まれる。図２(d)に示
すようにメモリ４に映像信号ＶＡが間引き書き込まれる
とすると、次に、図２(ｅ)に示すようにメモリ５には映
像信号ＶＢが間引き書き込まれる。そして、メモリ１６
に映像信号ＶＣが間引き書き込まれ、次に、メモリ５に
は映像信号ＶＤが間引き書き込まれる。
【０００９】このようにメモリ４，５に間引き書き込ま
れた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤはメモリ制御回路
７の制御によって読み出される。この読み出しは４８Ｈ
ｚでメモリ４，５各々で２回繰り返し行われる。すなわ
ち、図２(f)に示すようにメモリ４から映像信号ＶＡが
２回読み出され、次に図２(g)に示すようにメモリ５か
ら映像信号ＶＢが２回読み出される。同様に、メモリ４
から映像信号ＶＣが２回読み出され、次にメモリ５から
映像信号ＶＤが２回読み出される。
れた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤはメモリ制御回路
７の制御によって読み出される。この読み出しは４８Ｈ
ｚでメモリ４，５各々で２回繰り返し行われる。すなわ
ち、図２(f)に示すようにメモリ４から映像信号ＶＡが
２回読み出され、次に図２(g)に示すようにメモリ５か
ら映像信号ＶＢが２回読み出される。同様に、メモリ４
から映像信号ＶＣが２回読み出され、次にメモリ５から
映像信号ＶＤが２回読み出される。
【００１０】メモリ４，５各々から読み出された映像信
号は切換スイッチ６を介して出力される。切換スイッチ
６は変換制御回路８によって、メモリ４からの読み出し
時にはメモリ４側に切り換えられ、メモリ５からの読み
出し時にはメモリ５側に切り換えられる。上記したよう
にメモリ４から読み出された映像信号ＶＡに対しては、
図２(h)に示すように映像信号ＶＡによる画像が２回連
続して１／４８秒ずつ表示される。メモリ４又は５から
映像信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による
画像が２回連続して１／４８秒ずつ表示される。すなわ
ち、図２(a)の映画フィルムのコマと同様に１／２４秒
で１画面となる表示が行われる。
号は切換スイッチ６を介して出力される。切換スイッチ
６は変換制御回路８によって、メモリ４からの読み出し
時にはメモリ４側に切り換えられ、メモリ５からの読み
出し時にはメモリ５側に切り換えられる。上記したよう
にメモリ４から読み出された映像信号ＶＡに対しては、
図２(h)に示すように映像信号ＶＡによる画像が２回連
続して１／４８秒ずつ表示される。メモリ４又は５から
映像信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による
画像が２回連続して１／４８秒ずつ表示される。すなわ
ち、図２(a)の映画フィルムのコマと同様に１／２４秒
で１画面となる表示が行われる。
【００１１】なお、メモリ４，５に間引き書き込まれた
映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の読み出しをｎ×
２４Ｈｚでｎ回繰り返しても良い。ｎは２以上の整数で
ある。例えば、７２Ｈｚで３回繰り返し読み出しの場合
には、図２(i)に示すようにメモリ１６から映像信号Ｖ
Ａが３回読み出され、次に図２(j)に示すようにメモリ
１７から映像信号ＶＢが３回読み出される。同様に、メ
モリ１６から映像信号ＶＣが３回読み出され、次にメモ
リ１７から映像信号ＶＤが３回読み出される。メモリ１
６から読み出された映像信号ＶＡに対しては、図２(k)
に示すように映像信号ＶＡによる画像が３回連続して１
／７２秒ずつ表示される。メモリ１６又は１７から映像
信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による画像
が３回連続して１／７２秒ずつ表示される。すなわち、
図２(a)の映画フィルムのコマと同様に１／２４秒で１
画面となる表示が行われる。
映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の読み出しをｎ×
２４Ｈｚでｎ回繰り返しても良い。ｎは２以上の整数で
ある。例えば、７２Ｈｚで３回繰り返し読み出しの場合
には、図２(i)に示すようにメモリ１６から映像信号Ｖ
Ａが３回読み出され、次に図２(j)に示すようにメモリ
１７から映像信号ＶＢが３回読み出される。同様に、メ
モリ１６から映像信号ＶＣが３回読み出され、次にメモ
リ１７から映像信号ＶＤが３回読み出される。メモリ１
６から読み出された映像信号ＶＡに対しては、図２(k)
に示すように映像信号ＶＡによる画像が３回連続して１
／７２秒ずつ表示される。メモリ１６又は１７から映像
信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による画像
が３回連続して１／７２秒ずつ表示される。すなわち、
図２(a)の映画フィルムのコマと同様に１／２４秒で１
画面となる表示が行われる。
【００１２】
【発明が解決しようとする課題】しかしながら、図２
(a)〜(k)に示したようにテレシネ変換映像信号に対して
フレームレート変換する場合には、毎１／２４秒間にお
いてはフィルムの１フレームの映像が複数回（例えば、
３回）連続して表示されるので、動画では視線に対して
映像が相対的に鋸歯状に動いて見え、フリッカ妨害が生
じるという問題点があった。
(a)〜(k)に示したようにテレシネ変換映像信号に対して
フレームレート変換する場合には、毎１／２４秒間にお
いてはフィルムの１フレームの映像が複数回（例えば、
３回）連続して表示されるので、動画では視線に対して
映像が相対的に鋸歯状に動いて見え、フリッカ妨害が生
じるという問題点があった。
【００１３】そこで、本発明の目的は、テレシネ変換画
像に対する表示品質の向上を更に図った映像信号処理装
置を提供することである。
像に対する表示品質の向上を更に図った映像信号処理装
置を提供することである。
【００１４】
【課題を解決するための手段】本発明の映像信号処理装
置は、１秒当たりＭ（Ｍは自然数）コマのフィルムソー
スに基づいた線順次走査の映像信号を同一フィルムフレ
ームが毎１／Ｍ秒間にＮ回（Ｎは２以上の整数）繰り返
す映像信号にフレームレート変換するフレームレート変
換手段と、フレームレート変換手段によってフレームレ
ート変換された線順次走査の映像信号についてフレーム
毎に先行のフレームの映像信号と後続のフレームの映像
信号とを混合する混合手段と、を備えたことを特徴とし
ている。
置は、１秒当たりＭ（Ｍは自然数）コマのフィルムソー
スに基づいた線順次走査の映像信号を同一フィルムフレ
ームが毎１／Ｍ秒間にＮ回（Ｎは２以上の整数）繰り返
す映像信号にフレームレート変換するフレームレート変
換手段と、フレームレート変換手段によってフレームレ
ート変換された線順次走査の映像信号についてフレーム
毎に先行のフレームの映像信号と後続のフレームの映像
信号とを混合する混合手段と、を備えたことを特徴とし
ている。
【００１５】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図３は本発明による映像信号
処理装置を示している。この映像信号処理装置は、図１
に示した２−３周期検出回路１、順次走査変換回路２、
切換スイッチ３、メモリ４，５、切換スイッチ６、メモ
リ制御回路７及び変換制御回路８に加えて、係数乗算器
１１，１２、加算器１３、フレームメモリ１４及びメモ
リ制御回路１５を備えている。
照しつつ詳細に説明する。図３は本発明による映像信号
処理装置を示している。この映像信号処理装置は、図１
に示した２−３周期検出回路１、順次走査変換回路２、
切換スイッチ３、メモリ４，５、切換スイッチ６、メモ
リ制御回路７及び変換制御回路８に加えて、係数乗算器
１１，１２、加算器１３、フレームメモリ１４及びメモ
リ制御回路１５を備えている。
【００１６】係数乗算器１１は切換スイッチ６から供給
される映像信号に係数ｋを乗算する。係数乗算器１２は
フレームメモリ１４から読み出された映像信号に係数１
−ｋを乗算する。加算器１３は係数乗算器１１によって
係数乗算された映像信号と、係数乗算器１２によって係
数乗算された映像信号とを加算し、この加算器１３の出
力信号が本装置の出力信号となる。
される映像信号に係数ｋを乗算する。係数乗算器１２は
フレームメモリ１４から読み出された映像信号に係数１
−ｋを乗算する。加算器１３は係数乗算器１１によって
係数乗算された映像信号と、係数乗算器１２によって係
数乗算された映像信号とを加算し、この加算器１３の出
力信号が本装置の出力信号となる。
【００１７】フレームメモリ１４には加算器１３から出
力される映像信号がフレーム単位で書き込まれ、その書
き込まれた映像信号が読み出される。フレームメモリ１
４から読み出された映像信号は係数乗算器１２に供給さ
れる。メモリ制御回路１５はフレームメモリ１４の書き
込み及び読み出しを制御する。係数乗算器１１，１２で
使用される係数ｋは変換制御回路８によって設定され
る。また、変換制御回路８はメモリ制御回路１５に対し
て書き込み及び読み出しのタイミングを指令する。
力される映像信号がフレーム単位で書き込まれ、その書
き込まれた映像信号が読み出される。フレームメモリ１
４から読み出された映像信号は係数乗算器１２に供給さ
れる。メモリ制御回路１５はフレームメモリ１４の書き
込み及び読み出しを制御する。係数乗算器１１，１２で
使用される係数ｋは変換制御回路８によって設定され
る。また、変換制御回路８はメモリ制御回路１５に対し
て書き込み及び読み出しのタイミングを指令する。
【００１８】かかる構成において、２−３周期検出回路
１、順次走査変換回路２、切換スイッチ３、メモリ４，
５、切換スイッチ６、メモリ制御回路７及び変換制御回
路８の部分では従来と同様の動作が行われる。ここで、
インターレースの入力映像信号が２−３周期検出回路１
によってテレシネ変換映像信号と判別されたとする。ま
た、その入力映像信号に対して切換スイッチ６からは図
２(k)に示した如き１／７２秒毎に１フレームとなる映
像信号ＶＡ，ＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＢ,……が出
力されるとする。すなちわ、図４(a)に示す映像信号が
それに対応し、係数乗算器１１に供給される。係数乗算
器１１の乗算係数ｋは、１／７２秒毎に設定され、図４
(b)に示すように最初から２フレーム目（１／３６秒）
までは１，１となるが、その後は１，１／３，１／２を
繰り返す。よって、係数乗算器１１の出力映像信号は、
図４(c)に示すようにＶＡ，ＶＡ，ＶＡ，ＶＢ／３，Ｖ
Ｂ／２，ＶＢ,ＶＣ／３，ＶＣ／２，ＶＣ，……とな
る。
１、順次走査変換回路２、切換スイッチ３、メモリ４，
５、切換スイッチ６、メモリ制御回路７及び変換制御回
路８の部分では従来と同様の動作が行われる。ここで、
インターレースの入力映像信号が２−３周期検出回路１
によってテレシネ変換映像信号と判別されたとする。ま
た、その入力映像信号に対して切換スイッチ６からは図
２(k)に示した如き１／７２秒毎に１フレームとなる映
像信号ＶＡ，ＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＢ,……が出
力されるとする。すなちわ、図４(a)に示す映像信号が
それに対応し、係数乗算器１１に供給される。係数乗算
器１１の乗算係数ｋは、１／７２秒毎に設定され、図４
(b)に示すように最初から２フレーム目（１／３６秒）
までは１，１となるが、その後は１，１／３，１／２を
繰り返す。よって、係数乗算器１１の出力映像信号は、
図４(c)に示すようにＶＡ，ＶＡ，ＶＡ，ＶＢ／３，Ｖ
Ｂ／２，ＶＢ,ＶＣ／３，ＶＣ／２，ＶＣ，……とな
る。
【００１９】加算器１３は係数乗算器１１の出力映像信
号と係数乗算器１２の出力映像信号とを加算する。係数
乗算器１２の乗算係数１−ｋは、図４(b)に示したｋに
対しては、図４(d)に示すように０，０，０，２／３，
１／２，０，２／３，１／２，……と設定される。１−
ｋ＝０であるときには係数乗算器１２からは出力信号は
ないので、最初から３フレーム目までは係数乗算器１１
の出力映像信号ＶＡ，ＶＡ，ＶＡが図４(e)に示すよう
に、そのまま加算器１３の出力信号となる。
号と係数乗算器１２の出力映像信号とを加算する。係数
乗算器１２の乗算係数１−ｋは、図４(b)に示したｋに
対しては、図４(d)に示すように０，０，０，２／３，
１／２，０，２／３，１／２，……と設定される。１−
ｋ＝０であるときには係数乗算器１２からは出力信号は
ないので、最初から３フレーム目までは係数乗算器１１
の出力映像信号ＶＡ，ＶＡ，ＶＡが図４(e)に示すよう
に、そのまま加算器１３の出力信号となる。
【００２０】加算器１３の出力映像信号はフレームメモ
リ１４にメモリ制御回路７によって書き込まれる。ま
た、メモリ制御回路７によってフレームメモリ１４に書
き込まれた映像信号は書き込みから１フレーム分、すな
わち１／７２秒遅れて読み出される。読み出された映像
信号は図４(f)に示す通りである。読み出された映像信
号は係数乗算器１２に供給される。
リ１４にメモリ制御回路７によって書き込まれる。ま
た、メモリ制御回路７によってフレームメモリ１４に書
き込まれた映像信号は書き込みから１フレーム分、すな
わち１／７２秒遅れて読み出される。読み出された映像
信号は図４(f)に示す通りである。読み出された映像信
号は係数乗算器１２に供給される。
【００２１】係数乗算器１２は４フレーム目で１−ｋ＝
２／３を乗算係数とするので、その出力信号は図４(g)
に示すように２ＶＡ／３となり、加算器１３に供給され
る。よって、加算器１３ではその２ＶＡ／３の供給時に
は係数乗算器１１の出力信号ＶＢ／３が他方から供給さ
れるので、加算器１３の出力信号は図４(e)に示すよう
にＶＢ／３＋２ＶＡ／３の混合映像信号となる。その混
合映像信号ＶＢ／３＋２ＶＡ／３は、そのまま出力され
ると共に、フレームメモリ１４の書き込み及び読み出し
で１フレーム分遅延された後、５フレーム目で係数乗算
器１２において係数１−ｋ＝１／２と乗算される。係数
乗算器１２の出力信号はＶＡ／３＋ＶＢ／６となり、加
算器１３に供給される。この５フレーム目では係数乗算
器１１の出力信号ＶＢ／２が加算器１３に供給されるの
で、加算器１３はそれらの加算の結果、混合映像信号Ｖ
Ａ／３＋２ＶＢ／３を出力する。以降、同様の動作が繰
り返されることになる。
２／３を乗算係数とするので、その出力信号は図４(g)
に示すように２ＶＡ／３となり、加算器１３に供給され
る。よって、加算器１３ではその２ＶＡ／３の供給時に
は係数乗算器１１の出力信号ＶＢ／３が他方から供給さ
れるので、加算器１３の出力信号は図４(e)に示すよう
にＶＢ／３＋２ＶＡ／３の混合映像信号となる。その混
合映像信号ＶＢ／３＋２ＶＡ／３は、そのまま出力され
ると共に、フレームメモリ１４の書き込み及び読み出し
で１フレーム分遅延された後、５フレーム目で係数乗算
器１２において係数１−ｋ＝１／２と乗算される。係数
乗算器１２の出力信号はＶＡ／３＋ＶＢ／６となり、加
算器１３に供給される。この５フレーム目では係数乗算
器１１の出力信号ＶＢ／２が加算器１３に供給されるの
で、加算器１３はそれらの加算の結果、混合映像信号Ｖ
Ａ／３＋２ＶＢ／３を出力する。以降、同様の動作が繰
り返されることになる。
【００２２】インターレースの入力映像信号が通常の映
像信号である場合には、２−３周期検出回路１がテレシ
ネ映像信号ではないと判別するので、順次走査変換回路
２、切換スイッチ３、メモリ４，５、切換スイッチ６及
びメモリ制御回路７においては、例えば、１フレームが
１／６０秒のノンインターレースの映像信号に変換して
切換スイッチ６から出力される。変換制御回路８は１フ
レームが１／６０秒のタイミングで係数乗算器１１，１
２、加算器１３、フレームメモリ１４及びメモリ制御回
路１５を制御する。このときの係数乗算器１１の乗算係
数ｋは常時、１に設定されるので、１フレームが１／６
０秒の映像信号がそのまま加算器１３から出力される。
なお、切換スイッチ６からの出力映像信号はノンインタ
ーレースの映像信号に変換しないで、インターレースの
入力映像信号のままでも良い。
像信号である場合には、２−３周期検出回路１がテレシ
ネ映像信号ではないと判別するので、順次走査変換回路
２、切換スイッチ３、メモリ４，５、切換スイッチ６及
びメモリ制御回路７においては、例えば、１フレームが
１／６０秒のノンインターレースの映像信号に変換して
切換スイッチ６から出力される。変換制御回路８は１フ
レームが１／６０秒のタイミングで係数乗算器１１，１
２、加算器１３、フレームメモリ１４及びメモリ制御回
路１５を制御する。このときの係数乗算器１１の乗算係
数ｋは常時、１に設定されるので、１フレームが１／６
０秒の映像信号がそのまま加算器１３から出力される。
なお、切換スイッチ６からの出力映像信号はノンインタ
ーレースの映像信号に変換しないで、インターレースの
入力映像信号のままでも良い。
【００２３】次に、インターレースの入力映像信号がテ
レシネ変換映像信号であり、その入力映像信号に対して
順次走査変換回路２、切換スイッチ３、メモリ４，５、
切換スイッチ６及びメモリ制御回路７のフレーム変換動
作によって切換スイッチ６からは図５(a)に示すよう
に、１／９６秒毎に１フレームとなる映像信号ＶＡ，Ｖ
Ａ，ＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＢ，ＶＢ,……が出力
されるとする。
レシネ変換映像信号であり、その入力映像信号に対して
順次走査変換回路２、切換スイッチ３、メモリ４，５、
切換スイッチ６及びメモリ制御回路７のフレーム変換動
作によって切換スイッチ６からは図５(a)に示すよう
に、１／９６秒毎に１フレームとなる映像信号ＶＡ，Ｖ
Ａ，ＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＢ，ＶＢ,……が出力
されるとする。
【００２４】この場合には、係数乗算器１１の乗算係数
ｋは、１／９６秒毎に設定され、図５(b)に示すように
最初から３フレーム目（１／３２秒）までは１，１，１
となるが、その後は１，１／４，１／３，１／２を繰り
返す。よって、係数乗算器１１の出力映像信号は、図５
(c)に示すようにＶＡ，ＶＡ，ＶＡ，ＶＡ，ＶＢ／４，
ＶＢ／３，ＶＢ／２，ＶＢ,ＶＣ／４，ＶＣ／３，ＶＣ
／２，ＶＣ，……となる。
ｋは、１／９６秒毎に設定され、図５(b)に示すように
最初から３フレーム目（１／３２秒）までは１，１，１
となるが、その後は１，１／４，１／３，１／２を繰り
返す。よって、係数乗算器１１の出力映像信号は、図５
(c)に示すようにＶＡ，ＶＡ，ＶＡ，ＶＡ，ＶＢ／４，
ＶＢ／３，ＶＢ／２，ＶＢ,ＶＣ／４，ＶＣ／３，ＶＣ
／２，ＶＣ，……となる。
【００２５】加算器１３は係数乗算器１１の出力映像信
号と係数乗算器１２の出力映像信号とを加算する。係数
乗算器１２の乗算係数１−ｋは、図５(b)に示したｋに
対しては、図５(d)に示すように０，０，０，０，３／
４，２／３，１／２，０，３／４，２／３，１／２，…
…と設定される。１−ｋ＝０であるときには係数乗算器
１２からは出力信号はないので、最初から４フレーム目
までは係数乗算器１１の出力映像信号ＶＡ，ＶＡ，Ｖ
Ａ，ＶＡが図５(e)に示すように、そのまま加算器１３
の出力信号となる。
号と係数乗算器１２の出力映像信号とを加算する。係数
乗算器１２の乗算係数１−ｋは、図５(b)に示したｋに
対しては、図５(d)に示すように０，０，０，０，３／
４，２／３，１／２，０，３／４，２／３，１／２，…
…と設定される。１−ｋ＝０であるときには係数乗算器
１２からは出力信号はないので、最初から４フレーム目
までは係数乗算器１１の出力映像信号ＶＡ，ＶＡ，Ｖ
Ａ，ＶＡが図５(e)に示すように、そのまま加算器１３
の出力信号となる。
【００２６】加算器１３の出力映像信号はフレームメモ
リ１４にメモリ制御回路７によって書き込まれる。ま
た、メモリ制御回路７によってフレームメモリ１４に書
き込まれた映像信号は書き込みから１フレーム分、すな
わち１／９６秒遅れて読み出される。読み出された映像
信号は図５(f)に示す通りである。読み出された映像信
号は係数乗算器１２に供給される。
リ１４にメモリ制御回路７によって書き込まれる。ま
た、メモリ制御回路７によってフレームメモリ１４に書
き込まれた映像信号は書き込みから１フレーム分、すな
わち１／９６秒遅れて読み出される。読み出された映像
信号は図５(f)に示す通りである。読み出された映像信
号は係数乗算器１２に供給される。
【００２７】係数乗算器１２は５フレーム目で１−ｋ＝
３／４を乗算係数とするので、その出力信号は図５(g)
に示すように３ＶＡ／４となり、加算器１３に供給され
る。よって、加算器１３ではその３ＶＡ／４の供給時に
は係数乗算器１１の出力信号ＶＢ／４が他方から供給さ
れるので、加算器１３の出力信号は図５(e)に示すよう
にＶＢ／４＋３ＶＡ／４の混合映像信号となる。その混
合映像信号ＶＢ／４＋３ＶＡ／４は、そのまま出力され
ると共に、フレームメモリ１４の書き込み及び読み出し
で１フレーム分遅延された後、６フレーム目で係数乗算
器１２において係数１−ｋ＝２／３と乗算される。係数
乗算器１２の出力信号はＶＡ／２＋ＶＢ／６となり、加
算器１３に供給される。この６フレーム目では係数乗算
器１１の出力信号ＶＢ／３が加算器１３に供給されるの
で、加算器１３はそれらの加算の結果、混合映像信号Ｖ
Ａ／２＋ＶＢ／２を出力する。以降、同様の動作が繰り
返されることになる。
３／４を乗算係数とするので、その出力信号は図５(g)
に示すように３ＶＡ／４となり、加算器１３に供給され
る。よって、加算器１３ではその３ＶＡ／４の供給時に
は係数乗算器１１の出力信号ＶＢ／４が他方から供給さ
れるので、加算器１３の出力信号は図５(e)に示すよう
にＶＢ／４＋３ＶＡ／４の混合映像信号となる。その混
合映像信号ＶＢ／４＋３ＶＡ／４は、そのまま出力され
ると共に、フレームメモリ１４の書き込み及び読み出し
で１フレーム分遅延された後、６フレーム目で係数乗算
器１２において係数１−ｋ＝２／３と乗算される。係数
乗算器１２の出力信号はＶＡ／２＋ＶＢ／６となり、加
算器１３に供給される。この６フレーム目では係数乗算
器１１の出力信号ＶＢ／３が加算器１３に供給されるの
で、加算器１３はそれらの加算の結果、混合映像信号Ｖ
Ａ／２＋ＶＢ／２を出力する。以降、同様の動作が繰り
返されることになる。
【００２８】次いで、インターレースの入力映像信号が
テレシネ変換映像信号であり、その入力映像信号に対し
て順次走査変換回路２、切換スイッチ３、メモリ４，
５、切換スイッチ６及びメモリ制御回路７のフレーム変
換動作によって切換スイッチ６からは図２(h)に示した
如き１／４８秒毎に１フレームとなる映像信号ＶＡ，Ｖ
Ａ，ＶＢ，ＶＢ，ＶＣ，ＶＣ,……が出力されるとす
る。すなちわ、図６(a)に示す映像信号がそれに対応
し、係数乗算器１１に供給される。
テレシネ変換映像信号であり、その入力映像信号に対し
て順次走査変換回路２、切換スイッチ３、メモリ４，
５、切換スイッチ６及びメモリ制御回路７のフレーム変
換動作によって切換スイッチ６からは図２(h)に示した
如き１／４８秒毎に１フレームとなる映像信号ＶＡ，Ｖ
Ａ，ＶＢ，ＶＢ，ＶＣ，ＶＣ,……が出力されるとす
る。すなちわ、図６(a)に示す映像信号がそれに対応
し、係数乗算器１１に供給される。
【００２９】この場合に、係数乗算器１１の乗算係数ｋ
は、１／４８秒毎に設定され、図６(b)に示すように最
初の１フレーム目（１／４８秒）は１となり、その後は
１，１／２を繰り返す。よって、係数乗算器１１の出力
映像信号は、図６(c)に示すようにＶＡ，ＶＡ，ＶＢ／
２，ＶＢ,ＶＣ／２，ＶＣ，ＶＤ／２，ＶＤ，……とな
る。
は、１／４８秒毎に設定され、図６(b)に示すように最
初の１フレーム目（１／４８秒）は１となり、その後は
１，１／２を繰り返す。よって、係数乗算器１１の出力
映像信号は、図６(c)に示すようにＶＡ，ＶＡ，ＶＢ／
２，ＶＢ,ＶＣ／２，ＶＣ，ＶＤ／２，ＶＤ，……とな
る。
【００３０】加算器１３は係数乗算器１１の出力映像信
号と係数乗算器１２の出力映像信号とを加算する。係数
乗算器１２の乗算係数１−ｋは、図６(b)に示したｋに
対しては、図６(d)に示すように０，０，１／２，０，
１／２，０，１／２，０，……と設定される。１−ｋ＝
０であるときには係数乗算器１２からは出力信号はない
ので、最初から２フレーム目までは係数乗算器１１の出
力映像信号ＶＡ，ＶＡが図６(e)に示すように、そのま
ま加算器１３の出力信号となる。
号と係数乗算器１２の出力映像信号とを加算する。係数
乗算器１２の乗算係数１−ｋは、図６(b)に示したｋに
対しては、図６(d)に示すように０，０，１／２，０，
１／２，０，１／２，０，……と設定される。１−ｋ＝
０であるときには係数乗算器１２からは出力信号はない
ので、最初から２フレーム目までは係数乗算器１１の出
力映像信号ＶＡ，ＶＡが図６(e)に示すように、そのま
ま加算器１３の出力信号となる。
【００３１】加算器１３の出力映像信号はフレームメモ
リ１４にメモリ制御回路７によって書き込まれる。ま
た、メモリ制御回路７によってフレームメモリ１４に書
き込まれた映像信号は書き込みから１フレーム分、すな
わち１／４８秒遅れて読み出される。読み出された映像
信号は図６(f)に示す通りである。読み出された映像信
号は係数乗算器１２に供給される。
リ１４にメモリ制御回路７によって書き込まれる。ま
た、メモリ制御回路７によってフレームメモリ１４に書
き込まれた映像信号は書き込みから１フレーム分、すな
わち１／４８秒遅れて読み出される。読み出された映像
信号は図６(f)に示す通りである。読み出された映像信
号は係数乗算器１２に供給される。
【００３２】係数乗算器１２は３フレーム目で１−ｋ＝
１／２を乗算係数とするので、その出力信号は図６(g)
に示すようにＶＡ／２となり、加算器１３に供給され
る。よって、加算器１３ではそのＶＡ／２の供給時には
係数乗算器１１の出力信号ＶＢ／２が他方から供給され
るので、加算器１３の出力信号は図６(e)に示すように
ＶＢ／２＋ＶＡ／２の混合映像信号となる。その混合映
像信号ＶＢ／２＋ＶＡ／２は、そのまま出力されると共
に、フレームメモリ１４の書き込み及び読み出しで１フ
レーム分遅延された後、４フレーム目で係数乗算器１２
において係数１−ｋ＝０と乗算される。係数乗算器１２
の出力信号はないので、係数乗算器１２から加算器１３
には信号が供給されない。この４フレーム目では係数乗
算器１１の出力信号ＶＢが加算器１３に供給されるの
で、加算器１３は混合映像信号ＶＢをそのまま出力す
る。
１／２を乗算係数とするので、その出力信号は図６(g)
に示すようにＶＡ／２となり、加算器１３に供給され
る。よって、加算器１３ではそのＶＡ／２の供給時には
係数乗算器１１の出力信号ＶＢ／２が他方から供給され
るので、加算器１３の出力信号は図６(e)に示すように
ＶＢ／２＋ＶＡ／２の混合映像信号となる。その混合映
像信号ＶＢ／２＋ＶＡ／２は、そのまま出力されると共
に、フレームメモリ１４の書き込み及び読み出しで１フ
レーム分遅延された後、４フレーム目で係数乗算器１２
において係数１−ｋ＝０と乗算される。係数乗算器１２
の出力信号はないので、係数乗算器１２から加算器１３
には信号が供給されない。この４フレーム目では係数乗
算器１１の出力信号ＶＢが加算器１３に供給されるの
で、加算器１３は混合映像信号ＶＢをそのまま出力す
る。
【００３３】係数乗算器１２は４フレーム目で１−ｋ＝
０を乗算係数とするので、その出力信号は図６(g)に示
すようになり、係数乗算器１２から加算器１３への信号
が供給されない。よって、加算器１３では係数乗算器１
１の出力信号ＶＢが他方から供給されるので、加算器１
３の出力信号は図６(e)に示すようにＶＢだけの映像信
号となる。その映像信号ＶＢは、そのまま出力されると
共に、フレームメモリ１４の書き込み及び読み出しで１
フレーム分遅延された後、５フレーム目で係数乗算器１
２において係数１−ｋ＝１／２と乗算される。係数乗算
器１２の出力信号はＶＢ／２となり、加算器１３に供給
される。この５フレーム目では係数乗算器１１の出力信
号ＶＣ／２が加算器１３に供給されるので、加算器１３
はそれらの加算の結果、混合映像信号ＶＢ／２＋ＶＣ／
２を出力する。以降、同様の動作が繰り返されることに
なる。
０を乗算係数とするので、その出力信号は図６(g)に示
すようになり、係数乗算器１２から加算器１３への信号
が供給されない。よって、加算器１３では係数乗算器１
１の出力信号ＶＢが他方から供給されるので、加算器１
３の出力信号は図６(e)に示すようにＶＢだけの映像信
号となる。その映像信号ＶＢは、そのまま出力されると
共に、フレームメモリ１４の書き込み及び読み出しで１
フレーム分遅延された後、５フレーム目で係数乗算器１
２において係数１−ｋ＝１／２と乗算される。係数乗算
器１２の出力信号はＶＢ／２となり、加算器１３に供給
される。この５フレーム目では係数乗算器１１の出力信
号ＶＣ／２が加算器１３に供給されるので、加算器１３
はそれらの加算の結果、混合映像信号ＶＢ／２＋ＶＣ／
２を出力する。以降、同様の動作が繰り返されることに
なる。
【００３４】上記した実施例においては、入力映像信号
がインターレース映像信号である映像信号処理装置を示
したが、フィルム由来（フィルムに基づいた）又は通常
の線順次走査の映像信号が受信又は入力される（この場
合、例えば、フィルム由来の信号ではその識別信号も送
られてくる）場合には、入力映像信号が直接フレームレ
ート変換回路に供給されるように構成される。また、同
時に受信又は入力されるフィルム識別信号は変換制御回
路に供給される。
がインターレース映像信号である映像信号処理装置を示
したが、フィルム由来（フィルムに基づいた）又は通常
の線順次走査の映像信号が受信又は入力される（この場
合、例えば、フィルム由来の信号ではその識別信号も送
られてくる）場合には、入力映像信号が直接フレームレ
ート変換回路に供給されるように構成される。また、同
時に受信又は入力されるフィルム識別信号は変換制御回
路に供給される。
【００３５】
【発明の効果】以上の如く、本発明によれば、フレーム
レート変換された線順次走査の映像信号についてフレー
ム毎に先行のフレームの映像信号と後続のフレームの映
像信号とを混合するので、視線の動きに合わせて適度に
混合した映像表示となり、フリッカ妨害を低減すること
ができる。よって、テレシネ変換画像に対する表示品質
の向上を更に図ることかできる。
レート変換された線順次走査の映像信号についてフレー
ム毎に先行のフレームの映像信号と後続のフレームの映
像信号とを混合するので、視線の動きに合わせて適度に
混合した映像表示となり、フリッカ妨害を低減すること
ができる。よって、テレシネ変換画像に対する表示品質
の向上を更に図ることかできる。
【図１】従来の映像信号処理装置の構成を示すブロック
図である。
図である。
【図２】図１の装置の各部の動作を示す図である。
【図３】本発明の実施例を示すブロック図である。
【図４】図３の装置の各部の動作を示す図である。
【図５】図３の装置の各部の動作を示す図である。
【図６】図３の装置の各部の動作を示す図である。
１ ２−３周期検出回路
２ 順次走査変換回路
８ 変換制御回路
１１，１２ 係数乗算器
１３ 加算器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 奥嶋 孝
山梨県中巨摩郡田富町西花輪2680番地 静
岡パイオニア株式会社甲府事業所内
(72)発明者 長久保 哲朗
山梨県中巨摩郡田富町西花輪2680番地 静
岡パイオニア株式会社甲府事業所内
Ｆターム(参考） 5C022 BA13 BA19
5C063 BA20 CA05 CA40
Claims (6)
- 【請求項１】 １秒当たりＭ（Ｍは自然数）コマのフィ
ルムソースに基づいた線順次走査の映像信号を同一フィ
ルムフレームが毎１／Ｍ秒間にＮ回（Ｎは２以上の整
数）繰り返す映像信号にフレームレート変換するフレー
ムレート変換手段と、 前記フレームレート変換手段によってフレームレート変
換された線順次走査の映像信号についてフレーム毎に先
行のフレームの映像信号と後続のフレームの映像信号と
を混合する混合手段と、を備えたことを特徴とする映像
信号処理装置。 - 【請求項２】 前記混合手段は、前記後続のフレームの
映像信号に第１乗算係数を乗算する第１係数乗算器と、
前記第１係数乗算器の出力映像信号の１フレーム前の映
像信号を前記先行のフレームの映像信号として第２乗算
係数を乗算する第２係数乗算器と、前記第１係数乗算器
の出力映像信号と前記第２係数乗算器の出力映像信号と
を加算する加算器と、を有し、前記第２乗算係数は１か
らそのときの前記１乗算係数を差し引いた値であること
を特徴とする請求項１記載の映像信号処理装置。 - 【請求項３】 前記第１乗算係数と前記第２乗算係数と
はフレーム毎に設定されることを特徴とする請求項２記
載の映像信号処理装置。 - 【請求項４】 前記Ｍは２４であり、前記Ｎは３であ
り、前記フレームレート変換手段は前記線順次走査の映
像信号を同一フィルムフレームが毎１／２４秒間に３回
繰り返す映像信号に変換することを特徴とする請求項１
記載の映像信号処理装置。 - 【請求項５】 前記Ｍは２４であり、前記Ｎは４であ
り、前記フレームレート変換手段は前記線順次走査の映
像信号を同一フィルムフレームが毎１／２４秒間に４回
繰り返す映像信号に変換することを特徴とする請求項１
記載の映像信号処理装置。 - 【請求項６】 前記Ｍは２４であり、前記Ｎは２であ
り、前記フレームレート変換手段は前記線順次走査の映
像信号を同一フィルムフレームが毎１／２４秒間に２回
繰り返す映像信号に変換することを特徴とする請求項１
記載の映像信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073533A JP4090764B2 (ja) | 2002-03-18 | 2002-03-18 | 映像信号処理装置 |
| US10/388,169 US7187417B2 (en) | 2002-03-18 | 2003-03-14 | Video signal processing apparatus that performs frame rate conversion of a video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073533A JP4090764B2 (ja) | 2002-03-18 | 2002-03-18 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003274282A true JP2003274282A (ja) | 2003-09-26 |
| JP4090764B2 JP4090764B2 (ja) | 2008-05-28 |
Family
ID=29203172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002073533A Expired - Fee Related JP4090764B2 (ja) | 2002-03-18 | 2002-03-18 | 映像信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7187417B2 (ja) |
| JP (1) | JP4090764B2 (ja) |
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| KR20100021251A (ko) * | 2008-08-14 | 2010-02-24 | 삼성전자주식회사 | 표시장치의 구동방법 및 이를 이용한 표시장치의 구동회로 |
| JP2011124939A (ja) * | 2009-12-14 | 2011-06-23 | Sony Corp | 表示装置、表示方法及びコンピュータプログラム |
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|---|---|---|---|---|
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| TWI268708B (en) * | 2005-08-12 | 2006-12-11 | Realtek Semiconductor Corp | Video processing method capable of preventing rough movement of video object, and related device |
| CA2636858C (en) * | 2006-01-27 | 2015-11-24 | Imax Corporation | Methods and systems for digitally re-mastering of 2d and 3d motion pictures for exhibition with enhanced visual quality |
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| KR100744144B1 (ko) * | 2006-08-03 | 2007-08-01 | 삼성전자주식회사 | 압축된 비트스트림 상에서 텔레시네 프레임을 검출하는장치 및 방법 |
| TWI500329B (zh) * | 2009-01-23 | 2015-09-11 | Realtek Semiconductor Corp | 去交錯之視訊處理裝置及其相關方法 |
| TWI504240B (zh) * | 2013-05-31 | 2015-10-11 | Vatics Inc | 視訊處理方法、視訊顯示方法以及視訊處理裝置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5185666A (en) * | 1991-08-05 | 1993-02-09 | Sony Corporation Of America | Digitized film image processing system with bordered split screen display |
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