TWI500329B - 去交錯之視訊處理裝置及其相關方法 - Google Patents

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Description

去交錯之視訊處理裝置及其相關方法
本發明係有關於去交錯技術，尤指一種利用視訊解碼器直接送出相關訊號來控制去交錯電路的3:2/2:2拉下偵測單元，以避免3:2/2:2拉下偵測單元偵測錯誤所造成之影像不佳效果。
一般電影通常以每秒24個全畫面(frame)的速率來拍攝與播放，若要以電視機或者數位多用途光碟播放機等視訊播放裝置來播放這些電影，則必須將這些電影畫面轉換成符合美規國家電視委員會(National Television Standard Committee，NTSC)之規格或者符合歐規相位交替行(Phase Alternation Lines)之規格的影像資料。
3：2拉下(3:2 pull down)偵測以及2：2拉下偵測即為上述之視訊處理中典型的處理方法。一般而言，3：2/2：2拉下偵測都是作在去交錯電路當中，然而不論偵測機制的演算法再怎麼好，在處理雜訊較大的訊號或者一些特別的編碼時，極有可能發生錯誤而導致顯示效果不佳，甚至造成3：2/2：2拉下偵測所輸出畫面出現忽快忽慢、移動不順的問題更加嚴重。
因此，本發明的目的之一在於提出一種去交錯之視訊處理裝置及其相關方法，以解決上述之問題。
本發明係揭露一種去交錯之視訊處理裝置，其包含有視訊解碼器以及去交錯電路。視訊解碼器係用來將視訊資料串流進行解碼以產生交錯視訊訊號，並傳送第一交錯控制訊號。去交錯電路係耦接於視訊解碼器，去交錯電路包含有偵測單元以及交錯至循序轉換單元。偵測單元係根據交錯視訊訊號以及第一交錯控制訊號來產生第二交錯控制訊號。交錯至循序轉換單元係耦接於偵測單元，用來接收交錯視訊訊號以及第二交錯控制訊號，並根據第二交錯控制訊號來將交錯視訊訊號轉換成第一循序視訊訊號。其中偵測單元係為3:2拉下偵測單元或者2:2拉下偵測單元。
本發明係揭露一種去交錯之視訊處理裝置，其包含有視訊解碼器、去交錯電路以及圖框速率轉換電路。視訊解碼器將視訊資料串流進行解碼以產生交錯視訊訊號，並傳送第一交錯控制訊號。去交錯電路係耦接於視訊解碼器，用來接收交錯視訊訊號，並將交錯視訊訊號轉換成第一循序視訊訊號。圖框速率轉換電路係耦接於去交錯電路以及視訊解碼器，用來根據第一交錯控制訊號來調整第一循序視訊訊號之圖框速率以產生第二循序視訊訊號。
本發明係揭露一種去交錯之視訊處理方法，該方法包含有：將一視訊資料串流進行解碼以產生一交錯視訊訊號；傳送一第一交錯控制訊號；根據該交錯視訊訊號以及該第一交錯控制訊號來產生一第二交錯控制訊號；以及接收該交錯視訊訊號以及該第二交錯控制訊號，並根據該第二交錯控制訊號來將該交錯視訊訊號轉換成一第一循序視訊訊號。
請參考第1圖，第1圖為本發明去交錯(de-interlacing)之視訊處理裝置100之一實施例的示意圖。如第1圖所示，視訊處理裝置100包含(但不侷限於)視訊解碼器110、去交錯電路120以及圖框速率轉換電路(frame rate converting circuit)130。視訊解碼器110係用來將視訊資料串流VDS進行解碼以產生一交錯視訊訊號VDi ，並傳送第一交錯控制訊號SC_DI1 。去交錯電路120係耦接於視訊解碼器110，用來接收交錯視訊訊號VDi 以及第一交錯控制訊號SC_DI1 ，並根據交錯視訊訊號VDi 以及第一交錯控制訊號SC_DI1 來產生第二交錯控制訊號SC_DI2 ，最後再將交錯視訊訊號VDi 轉換成第一循序視訊訊號VDP1 。圖框速率轉換電路130係耦接於去交錯電路120，用來根據第一交錯控制訊號SC_DI1 、第二交錯控制訊號SC_DI2 或者第三交錯控制訊號SC_DI3 其中之一來調整第一循序視訊訊號VDP1 之圖框速率，以產生第二循序視訊訊號VDP2 。
於本實施例中，圖框速率轉換電路130係包含一圖框速率轉換單元140以及一控制單元150，其中控制單元150係用來依據第一交錯控制訊號SC_DI1 、第二交錯控制訊號SC_DI2 或者第三交錯控制訊號SC_DI3 其中之一來產生圖框控制訊號S_FC給圖框速率轉換單元140，圖框速率轉換單元140則依據圖框控制訊號S_FC來調整第一循序視訊訊號VDP1 之圖框速率以產生第二循序視訊訊號VDP2 。關於控制單元150以及圖框速率轉換單元140等元件之相關運作，應為習知相關技藝者及具通常知識者所熟知，在此不多加贅述。而關於去交錯電路120的內部元件的電路架構及其運作方式，將於下列的實施例中進一步詳加說明。
上述之視訊解碼器110係可為一動態影像專家群組解碼器(MPEG decoder)或者一數位電視解碼器，然本發明並不侷限於此，亦可為其他種類之視訊解碼器。
請參考第2圖(包含有圖2A以及圖2B)，第2圖為第1圖所示之去交錯電路120之一實施例的示意圖。如圖2A所示，去交錯電路120A包含偵測單元220以及交錯至循序轉換單元(interlacing to progressive converting unit)240，偵測單元220係根據交錯視訊訊號VDi 以及第一交錯控制訊號SC_DI1 來產生第二交錯控制訊號SC_DI2 。而交錯至循序轉換單元240係耦接於偵測單元220，用來接收交錯視訊訊號VDi 以及第二交錯控制訊號SC_DI2 ，並根據第二交錯控制訊號SC_DI2 來將交錯視訊訊號VDi 轉換成第一循序視訊訊號VDP1 。值得注意的是，於圖2A中，去交錯電路120A係輸出第二交錯控制訊號SC_DI2 給圖框速率轉換電路130(未示出)以進行後續之圖框速率轉換動作。於圖2B中，去交錯電路120B之架構與圖2A所示之去交錯電路120A之架構類似，兩者不同之處在於去交錯電路120B係輸出第一交錯控制訊號SC_DI1 給圖框速率轉換電路130(未示出)以進行後續之圖框速率轉換動作。
上述之偵測單元220係可為一3：2拉下偵測器或者一2：2拉下偵測器，然本發明並不侷限於此，亦可為其他種類之偵測單元。請注意，上述之第一交錯控制訊號SC_DI1 係為用來指示去交錯電路120如何進行圖場合併(field-merge)的資訊，舉例而言，第一交錯控制訊號SC_DI1 係可包含一合併致能(merge enable)訊號、一向前合併(merge forward)訊號以及一向後合併(merge backward)訊號，其中該合併致能訊號係用來決定不需經過偵測單元220的判斷，直接進行圖場合併，而合併方向則由該向前合併訊號以及該向後合併訊號來決定之。而第二交錯控制訊號SC_DI2 則是由偵測單元220根據交錯視訊訊號VDi 以及第一交錯控制訊號SC_DI1 所產生的，同樣也是用來指示去交錯電路120如何進行圖場合併。簡言之，上述之第一交錯控制訊號SC_DI1 係為視訊解碼器所直接送出用來指示去交錯電路120如何進行圖場合併的資訊，而第二交錯控制訊號SC_DI2 則是由偵測單元220根據交錯視訊訊號VDi 以及第一交錯控制訊號SC_DI1 所產生的。此外，上述之各訊號可經由軟體方式或者硬體方式來實踐之。
請參考第3圖(包含有圖3A以及圖3B)，第3圖為第1圖所示之去交錯電路120之另一實施例的示意圖。如圖3A所示，去交錯電路120C包含偵測單元320、交錯至循序轉換單元340以及選擇單元360，其中選擇單元360係耦接於視訊解碼器110(未示出)以及偵測單元320，用來由第一交錯控制訊號SC_DI1 、第二交錯控制訊號SC_DI2 中選擇其一來作為第三交錯控制訊號SC_DI3 ，並輸出第三交錯控制訊號SC_DI3 給圖框速率轉換電路130(未示出)以進行後續之圖框速率轉換動作。於圖3B中，去交錯電路120D之架構與圖3A所示之去交錯電路120C之架構類似，兩者不同之處在於圖3B所示之選擇單元380係設置於去交錯電路120D之外部，而圖3A所示之選擇單元360係設置於去交錯電路120C之內部。
請注意，以上所述之實施例僅用來作為本發明的範例說明，並非本發明之限制條件，熟知此項技藝者應可了解，在不違背本發明之精神下，去交錯電路之各種變化皆是可行的。此外，上述之交錯視訊訊號VDi 係可包含48赫茲、60赫茲或者72赫茲的交錯式掃描畫面，分別以48i、60i以及72i來表示之，但熟知此項技藝者應可了解，這並非本發明之限制條件，交錯視訊訊號VDi 亦可包含其他頻率之交錯式掃描畫面。
接下來，舉幾個例子來說明視訊處理裝置100如何運作。
於第一種情況下，視訊解碼器110所送出的交錯視訊訊號VDi 係為60i的交錯式掃描畫面。去交錯電路120接收60i的交錯式掃描畫面，並依據第一交錯控制訊號SC_DI1 來將60i的交錯式掃描畫面轉換成60p的循序式掃描畫面。之後，圖框速率轉換電路130再依據第一交錯控制訊號SC_DI1 、第二交錯控制訊號SC_DI2 或者第三交錯控制訊號SC_DI3 其中之一來調整60p的循序式掃描畫面之圖框速率以產生48p或者72p的循序式掃描畫面(亦即第二循序視訊訊號VDP2 )。由於48以及72係為24的整數倍數，將48p/72p的循序式掃描畫面進行合併來產生24Hz的全畫面並不會有忽快忽慢的問題發生。
於第二種情況下，視訊解碼器110所送出的交錯視訊訊號VDi 係為48i或者72i的交錯式掃描畫面。此時，去交錯電路120接收48i/72i的交錯式掃描畫面，並依據第一交錯控制訊號SC_DI1 來將48i/72i的交錯式掃描畫面轉換成48p/72p的循序式掃描畫面。於此，圖框速率轉換電路130並不需要進行圖框速率轉換的動作，可直接輸出48p/72p的循序式掃描畫面。由於48以及72係為24的整數倍數，將48p/72p的循序式掃描畫面進行合併來產生24Hz的全畫面並不會有忽快忽慢的問題發生。
請參考第4圖，第4圖為本發明去交錯之視訊處理方法之一操作範例的流程圖，其包含(但不侷限於)以下的步驟(請注意，假若可獲得實質上相同的結果，則這些步驟並不一定要遵照第4圖所示的執行次序來執行)：
步驟402：開始。
步驟404：將視訊資料串流進行解碼以產生交錯視訊訊號。
步驟406：傳送第一交錯控制訊號。
步驟408：根據交錯視訊訊號以及第一交錯控制訊號來產生第二交錯控制訊號。
步驟410：接收交錯視訊訊號以及第二交錯控制訊號，並根據第二交錯控制訊號來將交錯視訊訊號轉換成第一循序視訊訊號。
步驟420：根據第二交錯控制訊號來調整第一循序視訊訊號之圖框速率以產生第二循序視訊訊號。
步驟430：根據第一交錯控制訊號來調整第一循序視訊訊號之圖框速率以產生第二循序視訊訊號。
步驟440：由第一交錯控制訊號、第二交錯控制訊號中選擇其一來作為第三交錯控制訊號。
步驟442：根據第三交錯控制訊號來調整第一循序視訊訊號之圖框速率以產生第二循序視訊訊號。
請搭配第4圖所示之各步驟以及第1圖至第3圖所示之各元件即可了解各元件如何運作。其中，步驟404～406係由視訊解碼器110所執行，步驟408～410係由去交錯電路(120、120A～120D)所執行，步驟420、430、442係由圖框速率轉換電路130所執行，而步驟440係由選擇單元360、380所執行。
上述流程之步驟僅為本發明所舉可行的實施例，並非限制本發明的限制條件，且在不違背本發明之精神的情況下，此方法可另包含其他的中間步驟或者可將幾個步驟合併成單一步驟，以做適當之變化。
以上所述的實施例僅用來說明本發明之技術特徵，並非用來侷限本發明之範疇。由上可知，本發明提供一種交錯之視訊處理裝置與方法。由於視訊解碼器本身具有控制去交錯動作的相關訊號(亦即第一交錯控制訊號SC_DI1 )，而且這些相關訊號係保證完全正確，則透過視訊解碼器直接送出這些相關訊號來控制去交錯電路的3:2/2:2拉下偵測單元，則可以避免去交錯電路有判斷錯誤的風險。本發明所揭露之機制再搭配圖框速率轉換電路以及後續的時序控制電路，則可以解決前述移動不順以及忽快忽慢的問題發生，進而改善影像的顯示效果。此外，本發明所揭露之機制不但實作簡單而且不需要增加額外的成本，就可以大幅改善影像的顯示效果，十分適用於各種應用中。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．視訊處理裝置
110．．．視訊解碼器
120、120A～120D．．．去交錯電路
130．．．圖框速率轉換電路
140．．．圖框速率轉換單元
150．．．控制單元
VDS．．．視訊資料串流
VDi ．．．交錯視訊訊號
VDP1 ．．．第一循序視訊訊號
VDP2 ．．．第二循序視訊訊號
SC_DI1 ．．．第一交錯控制訊號
SC_DI2 ．．．第二交錯控制訊號
SC_DI3 ．．．第三交錯控制訊號
S_FC．．．圖框控制訊號
220、320．．．偵測單元
240、340．．．交錯至循序轉換單元
360、380．．．選擇單元
402～442．．．步驟
第1圖為本發明去交錯之視訊處理裝置之一實施例的示意圖。
第2圖(包含有圖2A以及圖2B)為第1圖所示之去交錯電路之一實施例的示意圖。
第3圖(包含有圖3A以及圖3B)為第1圖所示之去交錯電路之另一實施例的示意圖。
第4圖為本發明去交錯之視訊處理方法之一操作範例的流程圖。
100．．．視訊處理裝置
110．．．視訊解碼器
120．．．去交錯電路
130．．．圖框速率轉換電路
140．．．圖框速率轉換單元
150．．．控制單元
VDS．．．視訊資料串流
VDi ．．．交錯視訊訊號
VDP1 ．．．第一循序視訊訊號
VDP2 ．．．第二循序視訊訊號
SC_DI1 ．．．第一交錯控制訊號
SC_DI2 ．．．第二交錯控制訊號
SC_DI3 ．．．第三交錯控制訊號
S_FC．．．圖框控制訊號

Claims (6)

  1. 一種去交錯(de-interlacing)之視訊處理裝置，包含有：一視訊解碼器，用來將一視訊資料串流進行解碼以產生一交錯視訊訊號，並傳送一第一交錯控制訊號；以及一去交錯電路，耦接於該視訊解碼器，該去交錯電路包含有：一偵測單元，用來根據該交錯視訊訊號以及該第一交錯控制訊號來產生一第二交錯控制訊號；以及一交錯至循序轉換單元(interlacing to progressive converting unit)，耦接於該偵測單元，用來接收該交錯視訊訊號以及該第二交錯控制訊號，並根據該第二交錯控制訊號來將該交錯視訊訊號轉換成一第一循序視訊訊號；以及一選擇單元，耦接於該偵測單元以及該視訊解碼器，用來由該第一、第二交錯控制訊號中選擇其一來作為一第三交錯控制訊號；以及一圖框速率轉換電路(frame rate converting circuit)，耦接於該去交錯電路與該選擇單元，用來根據該第三交錯控制訊號來調整該第一循序視訊訊號之圖框速率以產生一第二循序視訊訊號。
  2. 如申請專利範圍第1項所述之視訊處理裝置，其中該交錯視訊訊號係包含48赫茲、60赫茲或者72赫茲的交錯式掃描畫面。
  3. 如申請專利範圍第1項所述之視訊處理裝置，其中該偵測單元係為一3：2拉下(pull-down)偵測器或者一2：2拉下偵測器。
  4. 如申請專利範圍第1項所述之視訊處理裝置，其中該視訊解碼器係為一動態影像專家群組解碼器(MPEG decoder)。
  5. 一種去交錯之視訊處理方法，包含有：將一視訊資料串流進行解碼以產生一交錯視訊訊號；傳送一第一交錯控制訊號；根據該交錯視訊訊號以及該第一交錯控制訊號來產生一第二交錯控制訊號；接收該交錯視訊訊號以及該第二交錯控制訊號，並根據該第二交錯控制訊號來將該交錯視訊訊號轉換成一第一循序視訊訊號；由該第一、第二交錯控制訊號中選擇其一來作為一第三交錯控制訊號；以及根據該第三交錯控制訊號來調整該第一循序視訊訊號之圖框速率以產生一第二循序視訊訊號。
  6. 如申請專利範圍第5項所述之方法，其中該交錯視訊訊號係包含48赫茲、60赫茲或者72赫茲的交錯式掃描畫面。
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