JP2003271540A - Ｄｍａデータ転送装置 - Google Patents
Ｄｍａデータ転送装置Info
- Publication number
- JP2003271540A JP2003271540A JP2002071088A JP2002071088A JP2003271540A JP 2003271540 A JP2003271540 A JP 2003271540A JP 2002071088 A JP2002071088 A JP 2002071088A JP 2002071088 A JP2002071088 A JP 2002071088A JP 2003271540 A JP2003271540 A JP 2003271540A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- data
- transfer
- burst
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 アドレス生成部において非連続のアドレスが
生成された場合、バースト処理数を減少することによ
り、アドレスの管理が容易になり、かつ余分なデータ書
き込みを押さえることを目的とする。 【解決手段】 アドレス連続検出部１０９がアドレスの
連続性を検出し、バースト転送決定部１１０においてバ
ースト転送数の変更を行うことにより、高速にデータ転
送を可能とする。
生成された場合、バースト処理数を減少することによ
り、アドレスの管理が容易になり、かつ余分なデータ書
き込みを押さえることを目的とする。 【解決手段】 アドレス連続検出部１０９がアドレスの
連続性を検出し、バースト転送決定部１１０においてバ
ースト転送数の変更を行うことにより、高速にデータ転
送を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡデータ転送
装置に関し、特にＤＭＡバーストデータ転送装置に関す
る。
装置に関し、特にＤＭＡバーストデータ転送装置に関す
る。
【０００２】
【従来の技術】本発明と技術分野の類似する先願発明例
として、特開２００１−３３１４４０号公報に開示され
ている「データ受信処理装置」がある。このデータ受信
処理装置は、ＤＭＡ部が、外部から送信されていたデー
タをバースト単位毎にまとめ、バースト転送によってメ
モリに保存するようになっているので、メモリへのアク
セス回数を減らすことができるためシステム全体の効率
が上がり、さらにバースト転送を行なう場合、バースト
を行なわない転送をバースト単位分のデータとして転送
するのに必要な回数を行なう場合に比べ転送速度が速い
ため、データ受信バッファからメモリへの転送速度を向
上できる。
として、特開２００１−３３１４４０号公報に開示され
ている「データ受信処理装置」がある。このデータ受信
処理装置は、ＤＭＡ部が、外部から送信されていたデー
タをバースト単位毎にまとめ、バースト転送によってメ
モリに保存するようになっているので、メモリへのアク
セス回数を減らすことができるためシステム全体の効率
が上がり、さらにバースト転送を行なう場合、バースト
を行なわない転送をバースト単位分のデータとして転送
するのに必要な回数を行なう場合に比べ転送速度が速い
ため、データ受信バッファからメモリへの転送速度を向
上できる。
【０００３】
【発明が解決しようとする課題】しかし従来技術には以
下のような問題点がある。アドレスの連続性を検出せず
にバースト転送を行なうため、必ず転送先のアドレスは
連続している必要があった。また、データを書き込むメ
モリがバンク構成になっている場合、連続でバースト転
送できないことがあり、特にＳＤＲＡＭ等についてはバ
ンク変更時に制御信号を出力する必要があったため、シ
ステムのバースト数が固定されるようなシステムではソ
フト上の転送先のアドレスの制約等が必要となったり、
バースト転送中にバンク変更のための制御信号が必要と
されていた。さらに、バッファにデータがたまっていな
い状態で内部データのバッファへのデータ転送が終了し
た場合、タイマのタイムアップを待ちバースト転送を行
なうため、タイムラグが生じる可能性があった。なお、
画像データなどの転送等に用いる場合は、１ラインの最
終データアドレスと２ライン目の最初のアドレスが連続
する必要がある。
下のような問題点がある。アドレスの連続性を検出せず
にバースト転送を行なうため、必ず転送先のアドレスは
連続している必要があった。また、データを書き込むメ
モリがバンク構成になっている場合、連続でバースト転
送できないことがあり、特にＳＤＲＡＭ等についてはバ
ンク変更時に制御信号を出力する必要があったため、シ
ステムのバースト数が固定されるようなシステムではソ
フト上の転送先のアドレスの制約等が必要となったり、
バースト転送中にバンク変更のための制御信号が必要と
されていた。さらに、バッファにデータがたまっていな
い状態で内部データのバッファへのデータ転送が終了し
た場合、タイマのタイムアップを待ちバースト転送を行
なうため、タイムラグが生じる可能性があった。なお、
画像データなどの転送等に用いる場合は、１ラインの最
終データアドレスと２ライン目の最初のアドレスが連続
する必要がある。
【０００４】以上のことから、本発明は係る上記問題点
に鑑みてなされたものであり、アドレス生成部において
非連続のアドレスが生成された場合、バースト処理数を
減少することにより、アドレスの管理が容易になり、か
つ余分なデータ書き込みを押さえることができるＤＭＡ
データ転送装置を提供することを目的とする。
に鑑みてなされたものであり、アドレス生成部において
非連続のアドレスが生成された場合、バースト処理数を
減少することにより、アドレスの管理が容易になり、か
つ余分なデータ書き込みを押さえることができるＤＭＡ
データ転送装置を提供することを目的とする。
【０００５】本発明ではバンク間にまたがる場合バース
ト転送を抑制するため比較的簡易なＳＤＲＡＭ制御によ
りバンク内のバースト転送を高速に行ない、ソフトのア
ドレス設定値の制約も少なくするができるＤＭＡデータ
転送装置を提供することを目的とする。
ト転送を抑制するため比較的簡易なＳＤＲＡＭ制御によ
りバンク内のバースト転送を高速に行ない、ソフトのア
ドレス設定値の制約も少なくするができるＤＭＡデータ
転送装置を提供することを目的とする。
【０００６】本発明では転送数カウンタ値により、バー
スト数を減少させ転送を行なうため、タイムラグが発生
しないＤＭＡデータ転送装置を提供することを目的とす
る。
スト数を減少させ転送を行なうため、タイムラグが発生
しないＤＭＡデータ転送装置を提供することを目的とす
る。
【０００７】本発明では１ラインの終端ではバースト転
送を行なわないようにすることができるため、実際の画
像データ数とメモリ上の画像データのイメージを完全に
一致させる必要がないのでデータの加工等の自由度を増
やしつつ、データ転送を高速に実施できるＤＭＡデータ
転送装置を提供することを目的とする。
送を行なわないようにすることができるため、実際の画
像データ数とメモリ上の画像データのイメージを完全に
一致させる必要がないのでデータの加工等の自由度を増
やしつつ、データ転送を高速に実施できるＤＭＡデータ
転送装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＤＭＡデータ転送装置は、制御用Ｃ
ＰＵとそれに接続されているＣＰＵバスおよびＤＭＡデ
ータ転送のためのＤＭＡコントローラとそのＤＭＡバ
ス、そしてＤＭＡバスとＣＰＵバスとのＩ／Ｆを有し、
ＣＰＵバス、ＤＭＡバスにより周辺の外部Ｉ／Ｏのデー
タを制御し、データ処理を行なうデータプロセッサにお
いて、外部ＤＭＡモジュールとの外部ＤＭＡバスＩ／Ｆ
とＤＭＡバスＩ／Ｆとのデータ受け渡しするデータバッ
ファと、外部からのデータをデータ処理する複数の内部
ＤＭＡＩ／Ｏと、ＤＭＡリクエストより処理順位を決定
する優先順位決定ブロックと該ＤＭＡのアドレス生成部
と、アドレス生成部からのアドレスデータを元にバンク
切り替えを検出するバンク切り替え検出部と、ＤＭＡが
アクセスする外部ＳＤＲＡＭのアドレスの連続性を検出
するアドレス連続性検出部と、データ転送数カウンタ
と、画像データの１ライン終了の検出部と、バースト転
送数の変更を行なうバースト転送決定部と、そしてタイ
ミング制御部から構成されアドレスの連続性が途切れた
場合にＳＤＲＡＭへのライトバースト転送数を減少させ
ることを特徴とする。
め、請求項１記載のＤＭＡデータ転送装置は、制御用Ｃ
ＰＵとそれに接続されているＣＰＵバスおよびＤＭＡデ
ータ転送のためのＤＭＡコントローラとそのＤＭＡバ
ス、そしてＤＭＡバスとＣＰＵバスとのＩ／Ｆを有し、
ＣＰＵバス、ＤＭＡバスにより周辺の外部Ｉ／Ｏのデー
タを制御し、データ処理を行なうデータプロセッサにお
いて、外部ＤＭＡモジュールとの外部ＤＭＡバスＩ／Ｆ
とＤＭＡバスＩ／Ｆとのデータ受け渡しするデータバッ
ファと、外部からのデータをデータ処理する複数の内部
ＤＭＡＩ／Ｏと、ＤＭＡリクエストより処理順位を決定
する優先順位決定ブロックと該ＤＭＡのアドレス生成部
と、アドレス生成部からのアドレスデータを元にバンク
切り替えを検出するバンク切り替え検出部と、ＤＭＡが
アクセスする外部ＳＤＲＡＭのアドレスの連続性を検出
するアドレス連続性検出部と、データ転送数カウンタ
と、画像データの１ライン終了の検出部と、バースト転
送数の変更を行なうバースト転送決定部と、そしてタイ
ミング制御部から構成されアドレスの連続性が途切れた
場合にＳＤＲＡＭへのライトバースト転送数を減少させ
ることを特徴とする。
【０００９】請求項２記載のＤＭＡデータ転送装置は、
ＤＭＡアドレス生成部により生成される転送先アドレス
よりＳＤＲＡＭへのバースト転送がＳＤＲＡＭのバンク
間にまたがるか否かを検出し、検出時のみバースト転送
数を減少させることで、バンク間でのバースト転送を抑
制することにより、バースト転送中にバンク切り替えの
ためのＲＡＳ、ＣＡＳ等の発生を行なう必要のない簡易
なＳＤＲＡＭ制御を用いてより高速にデータ転送を行な
うことを可能とすることを特徴とする。
ＤＭＡアドレス生成部により生成される転送先アドレス
よりＳＤＲＡＭへのバースト転送がＳＤＲＡＭのバンク
間にまたがるか否かを検出し、検出時のみバースト転送
数を減少させることで、バンク間でのバースト転送を抑
制することにより、バースト転送中にバンク切り替えの
ためのＲＡＳ、ＣＡＳ等の発生を行なう必要のない簡易
なＳＤＲＡＭ制御を用いてより高速にデータ転送を行な
うことを可能とすることを特徴とする。
【００１０】請求項３記載のＤＭＡデータ転送装置は、
データ転送カウンタからの残転送数によりバースト転送
数をdefault 値から減少させることを特徴とする。
データ転送カウンタからの残転送数によりバースト転送
数をdefault 値から減少させることを特徴とする。
【００１１】請求項４記載のＤＭＡデータ転送装置は、
画像データの１ライン終了を検出し、ライン終端のみバ
ースト転送数の抑制を行なうことにより、ライン幅設定
値の制約を少なくし、かつ高速にデータ転送を可能にす
ることを特徴とする。
画像データの１ライン終了を検出し、ライン終端のみバ
ースト転送数の抑制を行なうことにより、ライン幅設定
値の制約を少なくし、かつ高速にデータ転送を可能にす
ることを特徴とする。
【００１２】
【発明の実施の形態】次に添付図面を参照して本発明に
よるＤＭＡデータ転送方式の実施形態を詳細に説明す
る。図１は図６のＤＭＡコントローラの構成を示した図
である。図１は外部ＤＭＡバスＩ／Ｆ（Ｉ／Ｆはインタ
ーフェースを示す）１０１とＤＭＡデータバッファ１０
２、内部ＤＭＡＩ／Ｏ（Ｉ／Ｏは入出力を示す）１０
３、優先順位決定回路１０４、ＤＭＡアドレス生成回路
１０５、ライン終了検出部１０６、データ転送数カウン
タ１０７、バンク切替検出部１０８、アドレス連続性検
出部１０９、バースト転送決定部１１０、タイミング制
御部１１１から構成されている。
よるＤＭＡデータ転送方式の実施形態を詳細に説明す
る。図１は図６のＤＭＡコントローラの構成を示した図
である。図１は外部ＤＭＡバスＩ／Ｆ（Ｉ／Ｆはインタ
ーフェースを示す）１０１とＤＭＡデータバッファ１０
２、内部ＤＭＡＩ／Ｏ（Ｉ／Ｏは入出力を示す）１０
３、優先順位決定回路１０４、ＤＭＡアドレス生成回路
１０５、ライン終了検出部１０６、データ転送数カウン
タ１０７、バンク切替検出部１０８、アドレス連続性検
出部１０９、バースト転送決定部１１０、タイミング制
御部１１１から構成されている。
【００１３】外部ＤＭＡバスＩ／Ｆ１０１は、外部ＤＭ
Ａモジュールとのインターフェースであり、ＤＭＡデー
タバッファ１０２は、ＤＭＡバスＩ／Ｆとのデータを受
け渡しする。内部ＤＭＡＩ／Ｏ１０３は外部からのデー
タをデータ処理する。優先順位決定回路１０４はＤＭＡ
リクエストより処理順位を決定する。ＤＭＡアドレス生
成回路１０５はアドレスを生成し、バンク切替検出部１
０８が、そのアドレスデータを元にバンク切替えを検出
する。ライン終了検出部１０６は、画像データ１ライン
終了の検出をする。データ転送数カウンタ１０７は、デ
ータ転送数をカウントする。アドレス連続性検出部１０
９は、ＤＭＡがアクセスする外部ＳＤＲＡＭのアドレス
の連続性を検出する。バースト転送決定部１１０は、バ
ースト転送数の変更を行なう。タイミング制御部１１１
は、ライン終了信号をライン終了検出部に入力する。
Ａモジュールとのインターフェースであり、ＤＭＡデー
タバッファ１０２は、ＤＭＡバスＩ／Ｆとのデータを受
け渡しする。内部ＤＭＡＩ／Ｏ１０３は外部からのデー
タをデータ処理する。優先順位決定回路１０４はＤＭＡ
リクエストより処理順位を決定する。ＤＭＡアドレス生
成回路１０５はアドレスを生成し、バンク切替検出部１
０８が、そのアドレスデータを元にバンク切替えを検出
する。ライン終了検出部１０６は、画像データ１ライン
終了の検出をする。データ転送数カウンタ１０７は、デ
ータ転送数をカウントする。アドレス連続性検出部１０
９は、ＤＭＡがアクセスする外部ＳＤＲＡＭのアドレス
の連続性を検出する。バースト転送決定部１１０は、バ
ースト転送数の変更を行なう。タイミング制御部１１１
は、ライン終了信号をライン終了検出部に入力する。
【００１４】本実施形態によるＤＭＡデータ転送装置の
動作について説明する。アドレス生成部からはdefault
バースト転送数よりも少ない転送数、例えばバースト数
が８ならば４バースト先のアドレスも生成される。アド
レス連続性検出部１０９においては、ＤＭＡアドレス生
成回路１０５においてＳＤＲＡＭに出力されるアドレス
と例えば４バースト先のアドレスの連続性を検出してde
fault 値８バーストの転送が可能かを判断をし、バース
ト転送決定部１１０にバースト数を減少させるかを伝え
る。アドレスに連続性がないと判断した場合はdefault
値よりも小さな値でバースト転送を行なうことになる。
動作について説明する。アドレス生成部からはdefault
バースト転送数よりも少ない転送数、例えばバースト数
が８ならば４バースト先のアドレスも生成される。アド
レス連続性検出部１０９においては、ＤＭＡアドレス生
成回路１０５においてＳＤＲＡＭに出力されるアドレス
と例えば４バースト先のアドレスの連続性を検出してde
fault 値８バーストの転送が可能かを判断をし、バース
ト転送決定部１１０にバースト数を減少させるかを伝え
る。アドレスに連続性がないと判断した場合はdefault
値よりも小さな値でバースト転送を行なうことになる。
【００１５】また、ＤＭＡアドレス生成回路１０５で生
成されたアドレスとdefault のバースト数先のバンクア
ドレスを比較し同一ならバンクの変化がないと判断し、
default 値でバースト転送を行なう。比較結果が異なれ
ばバンクが切り替わったと判断し、バースト数を減らし
て転送を行なう。
成されたアドレスとdefault のバースト数先のバンクア
ドレスを比較し同一ならバンクの変化がないと判断し、
default 値でバースト転送を行なう。比較結果が異なれ
ばバンクが切り替わったと判断し、バースト数を減らし
て転送を行なう。
【００１６】また、ＤＭＡの残転送数の確認を行なう。
データ転送数カウンタ１０７によりＤＭＡ転送の残デー
タ数が判断できる。これとdefault 値バースト数をバー
スト転送決定部１１０に送りＤＭＡデータの残転送数が
default バースト値よりも少ない場合はバースト数を少
なくして転送を行なう。
データ転送数カウンタ１０７によりＤＭＡ転送の残デー
タ数が判断できる。これとdefault 値バースト数をバー
スト転送決定部１１０に送りＤＭＡデータの残転送数が
default バースト値よりも少ない場合はバースト数を少
なくして転送を行なう。
【００１７】さらに、出力バッファの空き状態とライン
終了信号の状態がチェックされる。ライン終了信号はタ
イミング制御部１１１を介して内部ＤＭＡＩ／Ｏよりラ
イン終了検出部１０６に入力される。通常default 値で
のバースト転送はバッファ状態がFullの状態で行なわれ
るが、ライン終端を検出した場合は、バッファの状態に
よらずバースト転送を開始する。バースト数はバースト
転送決定部１１０によりバッファ内の有効データ分だけ
実施される。
終了信号の状態がチェックされる。ライン終了信号はタ
イミング制御部１１１を介して内部ＤＭＡＩ／Ｏよりラ
イン終了検出部１０６に入力される。通常default 値で
のバースト転送はバッファ状態がFullの状態で行なわれ
るが、ライン終端を検出した場合は、バッファの状態に
よらずバースト転送を開始する。バースト数はバースト
転送決定部１１０によりバッファ内の有効データ分だけ
実施される。
【００１８】図２は、アドレス連続性検出部１０９にお
いて、アドレスの連続性の有無を判断し、バースト転送
をするかどうかを判断する。以下にそのフローを示す。
ＤＭＡアドレスが生成（ステップＳ２０１）され、現状
の転送先アドレスと次転送先アドレスが連続しているか
どうか判断する（ステップＳ２０２）。連続している場
合（ステップＳ２０２／はい）、バースト転送数defaul
t 設定（ステップＳ２０３）を行い、バースト転送実施
（ステップＳ２０５）を行い終了となる。連続していな
い場合（ステップＳ２０２／いいえ）、バースト転送数
を減らし（ステップＳ２０４）、バースト転送実施（ス
テップＳ２０５）を行い終了となる。
いて、アドレスの連続性の有無を判断し、バースト転送
をするかどうかを判断する。以下にそのフローを示す。
ＤＭＡアドレスが生成（ステップＳ２０１）され、現状
の転送先アドレスと次転送先アドレスが連続しているか
どうか判断する（ステップＳ２０２）。連続している場
合（ステップＳ２０２／はい）、バースト転送数defaul
t 設定（ステップＳ２０３）を行い、バースト転送実施
（ステップＳ２０５）を行い終了となる。連続していな
い場合（ステップＳ２０２／いいえ）、バースト転送数
を減らし（ステップＳ２０４）、バースト転送実施（ス
テップＳ２０５）を行い終了となる。
【００１９】図３は、ＤＭＡアドレス生成回路１０５で
生成されたアドレスとバンクアドレスを比較し、バース
ト転送をするかを判断する動作のフローを示している。
ＤＭＡアドレスが生成され（ステップＳ３０１）、転送
先アドレスからのdefault バースト値がＳＤＲＡＭのバ
ンク間にまたがらないかどうか判断する（ステップＳ３
０２）。またがらない場合（ステップＳ３０２／は
い）、バースト転送数default 設定を行い（ステップＳ
３０３）、バースト転送実施（ステップＳ３０５）を行
い、終了する。またがる場合（ステップＳ３０２／いい
え）、バンクにまたがらないようにバースト転送数を減
らし（ステップＳ３０４）、バースト転送実施（ステッ
プＳ３０５）を行ない終了する。
生成されたアドレスとバンクアドレスを比較し、バース
ト転送をするかを判断する動作のフローを示している。
ＤＭＡアドレスが生成され（ステップＳ３０１）、転送
先アドレスからのdefault バースト値がＳＤＲＡＭのバ
ンク間にまたがらないかどうか判断する（ステップＳ３
０２）。またがらない場合（ステップＳ３０２／は
い）、バースト転送数default 設定を行い（ステップＳ
３０３）、バースト転送実施（ステップＳ３０５）を行
い、終了する。またがる場合（ステップＳ３０２／いい
え）、バンクにまたがらないようにバースト転送数を減
らし（ステップＳ３０４）、バースト転送実施（ステッ
プＳ３０５）を行ない終了する。
【００２０】図４は、ＤＭＡの残転送数カウンタ１０７
における動作のフローを示す。ＤＭＡ残転送数確認（ス
テップＳ４０１）をし、ＤＭＡすべき残転送数がdefaul
t バースト数より大きいか判断する（ステップＳ４０
２）。大きい場合（ステップＳ４０２／はい）、バース
ト転送数default 設定（ステップＳ４０３）をし、バー
スト転送実施（ステップＳ４０５）を行なう。大きくな
い場合（ステップＳ４０２／いいえ）、バースト数を残
転送数とし（ステップＳ４０４）、バースト転送実施
（ステップＳ４０５）を行なう。
における動作のフローを示す。ＤＭＡ残転送数確認（ス
テップＳ４０１）をし、ＤＭＡすべき残転送数がdefaul
t バースト数より大きいか判断する（ステップＳ４０
２）。大きい場合（ステップＳ４０２／はい）、バース
ト転送数default 設定（ステップＳ４０３）をし、バー
スト転送実施（ステップＳ４０５）を行なう。大きくな
い場合（ステップＳ４０２／いいえ）、バースト数を残
転送数とし（ステップＳ４０４）、バースト転送実施
（ステップＳ４０５）を行なう。
【００２１】図５は出力バッファの空き状態とライン終
了信号の状態をチェックする動作のフローを示す。出力
バッファに空きがあり、かつラインの終端に達したかど
うか判断する（ステップＳ５０１）。達した場合（ステ
ップＳ５０１／はい）、バースト数を減少させる（ステ
ップＳ５０２）。そして、バースト転送実施（ステップ
Ｓ５０４）を行なう。達していない場合（ステップＳ５
０１／いいえ）、バースト転送数default 設定（ステッ
プＳ５０３）を行い、バースト転送実施（ステップＳ５
０４）を行なう。
了信号の状態をチェックする動作のフローを示す。出力
バッファに空きがあり、かつラインの終端に達したかど
うか判断する（ステップＳ５０１）。達した場合（ステ
ップＳ５０１／はい）、バースト数を減少させる（ステ
ップＳ５０２）。そして、バースト転送実施（ステップ
Ｓ５０４）を行なう。達していない場合（ステップＳ５
０１／いいえ）、バースト転送数default 設定（ステッ
プＳ５０３）を行い、バースト転送実施（ステップＳ５
０４）を行なう。
【００２２】図６は従来のデータプロセッサの動作を以
下に示す。プロセッサ内のＣＰＵ６０１は、ＣＰＵバス
６０２を通し外部ＦＲＯＭ６０３に接続されており、Ｆ
ＲＯＭ６０３に登録されているプログラムにより制御さ
れる。ＤＭＡコントローラ６０４はＣＰＵ６０３により
各種設定がなされ、ＤＭＡの転送元、転送先のアドレス
等も設定される。スタートコマンドを実行することによ
り、ＤＭＡは外部ＳＤＲＡＭ６０５と内部ＤＭＡＩ／Ｏ
６０６間のデータ転送を実施する。このとき図２、およ
び図３のフローに示すようにＤＭＡアドレス生成部より
ＳＤＲＡＭに対してアドレスが出力される。
下に示す。プロセッサ内のＣＰＵ６０１は、ＣＰＵバス
６０２を通し外部ＦＲＯＭ６０３に接続されており、Ｆ
ＲＯＭ６０３に登録されているプログラムにより制御さ
れる。ＤＭＡコントローラ６０４はＣＰＵ６０３により
各種設定がなされ、ＤＭＡの転送元、転送先のアドレス
等も設定される。スタートコマンドを実行することによ
り、ＤＭＡは外部ＳＤＲＡＭ６０５と内部ＤＭＡＩ／Ｏ
６０６間のデータ転送を実施する。このとき図２、およ
び図３のフローに示すようにＤＭＡアドレス生成部より
ＳＤＲＡＭに対してアドレスが出力される。
【００２３】
【発明の効果】以上の説明から、請求項１記載の発明に
よれば、ＳＤＲＡＭの転送先アドレスの連続性を検出し
ながらバースト転送をするか、しないか判断しているの
で、アドレスの管理が容易なバースト転送が実施でき
る。
よれば、ＳＤＲＡＭの転送先アドレスの連続性を検出し
ながらバースト転送をするか、しないか判断しているの
で、アドレスの管理が容易なバースト転送が実施でき
る。
【００２４】また請求項２記載の発明によれば、バース
ト転送中にＳＤＲＡＭのバンク切り替えが発生するかを
検出しているので、バンク間でのバースト転送を割ける
ことにより簡易なＳＤＲＡＭ制御でバースト転送が実施
できる。
ト転送中にＳＤＲＡＭのバンク切り替えが発生するかを
検出しているので、バンク間でのバースト転送を割ける
ことにより簡易なＳＤＲＡＭ制御でバースト転送が実施
できる。
【００２５】さらに請求項３記載の発明によれば、ＤＭ
Ａ転送数の残カウントをチェックしてバースト転送数の
制御を行なうので、バッファに転送データが残った状態
でのタイムラグがなくなり、バッファの管理も容易なバ
ースト転送が実施できる。
Ａ転送数の残カウントをチェックしてバースト転送数の
制御を行なうので、バッファに転送データが残った状態
でのタイムラグがなくなり、バッファの管理も容易なバ
ースト転送が実施できる。
【００２６】なお請求項４記載の発明によれば、ＤＭＡ
転送方式においては１ラインの終了信号に同期してバッ
ファのデータ数を確認し、バースト数を減らして転送す
るので、バッファに空きがある状態でのタイムラグをな
くし効率よくバースト転送を実施できる。
転送方式においては１ラインの終了信号に同期してバッ
ファのデータ数を確認し、バースト数を減らして転送す
るので、バッファに空きがある状態でのタイムラグをな
くし効率よくバースト転送を実施できる。
【図１】本発明によるＤＭＡコントローラの構成を示す
ブロック図である。
ブロック図である。
【図２】本発明によるアドレス連続性検出部の動作手順
を示すフローである。
を示すフローである。
【図３】本発明によるバンク切替検出部の動作手順を示
すフローである。
すフローである。
【図４】本発明によるデータ転送数カウンタの動作手順
を示すフローである。
を示すフローである。
【図５】本発明によるライン終了検出部の動作手順を示
すフローである。
すフローである。
【図６】従来のデータプロセッサの構成を示すブロック
図である。
図である。
１０１ 外部ＤＭＡバスＩ／Ｆ
１０２ ＤＭＡデータバッファ
１０３ 内部ＤＭＡＩ／Ｏ
１０４ 優先順位決定回路
１０５ ＤＭＡアドレス生成回路
１０６ ライン終了検出部
１０７ データ転送数カウンタ
１０８ バンク切替検出部
１０９ アドレス連続性検出部
１１０ バースト転送決定部
１１１ タイミング制御部
Claims (4)
- 【請求項１】 制御用ＣＰＵとそれに接続されているＣ
ＰＵバスおよびＤＭＡデータ転送のためのＤＭＡコント
ローラとそのＤＭＡバスそしてＤＭＡバスとＣＰＵバス
とのＩ／Ｆを有し、ＣＰＵバス、ＤＭＡバスにより周辺
の外部Ｉ／Ｏのデータを制御し、データ処理を行なうデ
ータプロセッサにおいて、 外部ＤＭＡモジュールとの外部ＤＭＡバスＩ／ＦとＤＭ
ＡバスＩ／Ｆとのデータの受け渡しするデータバッファ
と、 外部からのデータをデータ処理する複数の内部ＤＭＡＩ
／Ｏと、 ＤＭＡリクエストより処理順位を決定する優先順位決定
ブロックと該ＤＭＡのアドレス生成部と、 アドレス生成部からのアドレスデータを元にバンク切り
替えを検出するバンク切り替え検出部と、 ＤＭＡがアクセスする外部ＳＤＲＡＭのアドレスの連続
性を検出するアドレス連続性検出部と、 データ転送数カウンタと、 画像データの１ライン終了の検出部とバースト転送数の
変更を行なうバースト転送決定部と、 タイミング制御部とを有し、 アドレスの連続性が途切れた場合にＳＤＲＡＭへのライ
トバースト転送数を減少させることを特徴とするＤＭＡ
データ転送装置。 - 【請求項２】 前記ＤＭＡのアドレス生成部により生成
される転送先アドレスによりＳＤＲＡＭへのバースト転
送がＳＤＲＡＭのバンク間にまたがるか否かを検出し、
検出時のみバースト転送中にバンク切り替えのためのＲ
ＡＳ、ＣＡＳ等の発生を行なう必要のない簡易なＳＤＲ
ＡＭ制御を用いてより高速にデータ転送を行なうことを
可能にした請求項１記載のＤＭＡデータ転送装置。 - 【請求項３】 データ転送カウンタからの残転送数によ
りバースト転送数をdefault 値から減少させることを特
徴とした請求項１記載のＤＭＡデータ転送装置。 - 【請求項４】 画像データの１ライン終了を検出し、ラ
イン終端のみバースト転送数の抑制を行なうことによ
り、ライン幅設定値の制約を少なくし、かつ高速にデー
タ転送を可能にすることを特徴とした請求項１記載のＤ
ＭＡデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071088A JP2003271540A (ja) | 2002-03-14 | 2002-03-14 | Ｄｍａデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071088A JP2003271540A (ja) | 2002-03-14 | 2002-03-14 | Ｄｍａデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003271540A true JP2003271540A (ja) | 2003-09-26 |
Family
ID=29201451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002071088A Pending JP2003271540A (ja) | 2002-03-14 | 2002-03-14 | Ｄｍａデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003271540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196786A (ja) * | 2004-01-09 | 2005-07-21 | Samsung Electronics Co Ltd | 画像変換装置、画像変換のための直接メモリアクセス装置および画像変換を支援するカメラインターフェース |
| JP2016095596A (ja) * | 2014-11-12 | 2016-05-26 | 富士通株式会社 | 情報処理装置、通信方法、通信プログラム、及び、情報処理システム |
-
2002
- 2002-03-14 JP JP2002071088A patent/JP2003271540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196786A (ja) * | 2004-01-09 | 2005-07-21 | Samsung Electronics Co Ltd | 画像変換装置、画像変換のための直接メモリアクセス装置および画像変換を支援するカメラインターフェース |
| JP2016095596A (ja) * | 2014-11-12 | 2016-05-26 | 富士通株式会社 | 情報処理装置、通信方法、通信プログラム、及び、情報処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1133733B1 (en) | Host controller interface descriptor fetching unit | |
| US20070192515A1 (en) | Transferring data between a memory and peripheral units employing direct memory access control | |
| JP3127523B2 (ja) | 通信制御装置およびデータ送信方法 | |
| US9170963B2 (en) | Apparatus and method for generating interrupt signal that supports multi-processor | |
| JP5741245B2 (ja) | 画像処理装置、画像処理制御方法及び画像処理制御プログラム | |
| JP2003271540A (ja) | Ｄｍａデータ転送装置 | |
| US7603489B2 (en) | Direct memory access controller including first and second transfer setting registers | |
| US20040230717A1 (en) | Processing device | |
| JP2007226374A (ja) | データ処理装置 | |
| JP5360594B2 (ja) | Ｄｍａ転送装置及び方法 | |
| JPH08171528A (ja) | データ処理装置 | |
| JP2626568B2 (ja) | データ転送制御装置 | |
| JP2006331008A (ja) | メモリインタフェース | |
| JP2006024134A (ja) | Ｄｍａ転送装置及びｄｍａ転送方法 | |
| JPH1115794A (ja) | 並列データ処理装置 | |
| JP2010170489A (ja) | 処理装置、画像形成装置及び処理方法 | |
| JP2017174327A (ja) | 情報処理装置、省電力制御方法および省電力制御プログラム | |
| JP2006252454A (ja) | メモリ制御方法及びメモリ制御回路及び同回路を有する半導体装置及び同回路を有する記憶装置 | |
| JPS6398049A (ja) | バツフア無効化処理時のバス制御方式 | |
| JPH10133997A (ja) | Ｄｍａ制御装置 | |
| JP2008139934A (ja) | バスアクセス方法およびバスアクセス装置 | |
| JP2007185911A (ja) | プリンタコントローラ、およびプリンタ | |
| JP2005215953A (ja) | 情報処理装置 | |
| JP2003162496A (ja) | Ｄｍａ転送装置 | |
| JP2006309320A (ja) | データ転送装置 |