JP2003270303A - Ｌｓｉテスタ及びｌｓｉテスト方法及びｌｓｉデバイス - Google Patents
Ｌｓｉテスタ及びｌｓｉテスト方法及びｌｓｉデバイスInfo
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- JP2003270303A JP2003270303A JP2002077507A JP2002077507A JP2003270303A JP 2003270303 A JP2003270303 A JP 2003270303A JP 2002077507 A JP2002077507 A JP 2002077507A JP 2002077507 A JP2002077507 A JP 2002077507A JP 2003270303 A JP2003270303 A JP 2003270303A
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Abstract
(57)【要約】
【課題】高速、非同期デバイスに対しても安定したファ
ンクションテストが可能になるＬＳＩテスタ及びＬＳＩ
テスト方法及びＬＳＩデバイスを提供する。 【解決手段】被試験ＬＳＩ１１内部で出力のタイミング
を制御しているクロック信号ＣＬＫを、クロック生成回
路１５が取得する。これにより、このクロック信号ＣＬ
Ｋを利用して、少なくとも被試験ＬＳＩ１１の出力の記
憶回路（１３，１４）への逐次記憶、かつ出力パターン
ＯＰＴＮの任意列と期待値パターンＥＰＴＮの比較判定
に関する同期がとられる。判定部１９はＣＰＵ処理で実
現される。導出される任意列の出力パターンが期待値パ
ターンに含まれていればパス（ＰＡＳＳ）であり、含ま
れていなければフェイル（ＦＡＩＬ）である。これによ
り、高速、非同期のデバイスアンダーテストに容易に対
応できるようにする。
ンクションテストが可能になるＬＳＩテスタ及びＬＳＩ
テスト方法及びＬＳＩデバイスを提供する。 【解決手段】被試験ＬＳＩ１１内部で出力のタイミング
を制御しているクロック信号ＣＬＫを、クロック生成回
路１５が取得する。これにより、このクロック信号ＣＬ
Ｋを利用して、少なくとも被試験ＬＳＩ１１の出力の記
憶回路（１３，１４）への逐次記憶、かつ出力パターン
ＯＰＴＮの任意列と期待値パターンＥＰＴＮの比較判定
に関する同期がとられる。判定部１９はＣＰＵ処理で実
現される。導出される任意列の出力パターンが期待値パ
ターンに含まれていればパス（ＰＡＳＳ）であり、含ま
れていなければフェイル（ＦＡＩＬ）である。これによ
り、高速、非同期のデバイスアンダーテストに容易に対
応できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験ＬＳＩにお
いてテスト信号パターンを入力し期待値どおりの信号出
力が得られるか否かを判定するＬＳＩテスタ及びＬＳＩ
テスト方法及びＬＳＩデバイスに関する。
いてテスト信号パターンを入力し期待値どおりの信号出
力が得られるか否かを判定するＬＳＩテスタ及びＬＳＩ
テスト方法及びＬＳＩデバイスに関する。
【０００２】
【従来の技術】ＬＳＩテスタは、被試験ＬＳＩにテスト
信号パターンを与え、結果としての出力信号とテスタ内
部の期待値が比較され、その合否が判定されるファンク
ションテストが実施できる。従来のＬＳＩテスタは、テ
スト仕様、つまりテスタに設定されたテスト時の周波数
（いわゆるテストレート）を基準にしたタイミング信号
が生成され、上記出力信号と期待値との合否判定に利用
されている。
信号パターンを与え、結果としての出力信号とテスタ内
部の期待値が比較され、その合否が判定されるファンク
ションテストが実施できる。従来のＬＳＩテスタは、テ
スト仕様、つまりテスタに設定されたテスト時の周波数
（いわゆるテストレート）を基準にしたタイミング信号
が生成され、上記出力信号と期待値との合否判定に利用
されている。
【０００３】上記被試験ＬＳＩの出力信号と期待値との
比較、合否判定は上記タイミング信号に従ってリアルタ
イムに行なわれ、その結果はメモリに蓄積される。例え
ば期待値と一致しなかったフェイルの情報のみがフェイ
ルメモリに蓄積される。このようなフェイルデータを基
にＬＳＩデバイスの良、不良を分類する。
比較、合否判定は上記タイミング信号に従ってリアルタ
イムに行なわれ、その結果はメモリに蓄積される。例え
ば期待値と一致しなかったフェイルの情報のみがフェイ
ルメモリに蓄積される。このようなフェイルデータを基
にＬＳＩデバイスの良、不良を分類する。
【０００４】
【発明が解決しようとする課題】被試験ＬＳＩとして、
高速、非同期のデバイス、例えばＵＳＢ２．０のような
パーソナルコンピュータ周辺機器用のシリアルインター
フェイスについては、テスト信号パターンを与えても、
結果としての信号出力がどのタイミングで始まるか予測
できない。テストレートに対しても非同期であるため期
待値の出力基準のタイミングが得られず、比較、合否判
定は非常に困難になる。
高速、非同期のデバイス、例えばＵＳＢ２．０のような
パーソナルコンピュータ周辺機器用のシリアルインター
フェイスについては、テスト信号パターンを与えても、
結果としての信号出力がどのタイミングで始まるか予測
できない。テストレートに対しても非同期であるため期
待値の出力基準のタイミングが得られず、比較、合否判
定は非常に困難になる。
【０００５】上記対策として、実際のデバイス動作条件
よりかなり低い周波数のテストレートに従ってテスト信
号パターンを与え、期待値との比較、合否を判定する手
法が考えられる。このようなテストプログラム環境では
測定可能であるが、結局は代用特性であり、実動作の周
波数による高速動作環境での保証は完全に得ることがで
きない。また、出力タイミングを予想しての期待値出
力、判定となるためテスト効率、歩留り低下の原因とな
っている。
よりかなり低い周波数のテストレートに従ってテスト信
号パターンを与え、期待値との比較、合否を判定する手
法が考えられる。このようなテストプログラム環境では
測定可能であるが、結局は代用特性であり、実動作の周
波数による高速動作環境での保証は完全に得ることがで
きない。また、出力タイミングを予想しての期待値出
力、判定となるためテスト効率、歩留り低下の原因とな
っている。
【０００６】本発明は、上記のような事情を考慮してな
され、高速、非同期デバイスに対しても安定したファン
クションテストが可能になるＬＳＩテスタ及びＬＳＩテ
スト方法及びＬＳＩデバイスを提供しようとするもので
ある。
され、高速、非同期デバイスに対しても安定したファン
クションテストが可能になるＬＳＩテスタ及びＬＳＩテ
スト方法及びＬＳＩデバイスを提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】本発明の［請求項１］に
係るＬＳＩテスタは、期待値に応じたテスト信号を被試
験ＬＳＩに与え、出力を期待値と比較することにより合
否を判定するＬＳＩテスタであって、前記被試験ＬＳＩ
内部で前記出力のタイミングを制御しているクロック信
号を取得することにより、前記クロック信号を利用して
少なくとも前記被試験ＬＳＩの出力パターンの逐次記憶
及びこの出力パターンの任意列と期待値パターンの比較
判定に関する同期をとることを特徴とする。
係るＬＳＩテスタは、期待値に応じたテスト信号を被試
験ＬＳＩに与え、出力を期待値と比較することにより合
否を判定するＬＳＩテスタであって、前記被試験ＬＳＩ
内部で前記出力のタイミングを制御しているクロック信
号を取得することにより、前記クロック信号を利用して
少なくとも前記被試験ＬＳＩの出力パターンの逐次記憶
及びこの出力パターンの任意列と期待値パターンの比較
判定に関する同期をとることを特徴とする。
【０００８】上記本発明に係るＬＳＩテスタによれば、
期待値パターンと比較されるべき出力パターンの基準と
なるタイミング信号として、被試験ＬＳＩ内部で出力の
タイミングを制御しているクロック信号が取得される。
これにより、高速、非同期デバイスに対してテストの安
定化、高速化に寄与する。
期待値パターンと比較されるべき出力パターンの基準と
なるタイミング信号として、被試験ＬＳＩ内部で出力の
タイミングを制御しているクロック信号が取得される。
これにより、高速、非同期デバイスに対してテストの安
定化、高速化に寄与する。
【０００９】本発明の［請求項２］に係る好ましい実施
態様としてのＬＳＩテスタは、期待値に応じたテスト信
号を被試験ＬＳＩに与え、出力を期待値と比較すること
により合否を判定するＬＳＩテスタであって、前記出力
に対する信号レベルを検定する比較器と、前記比較器の
出力データを記憶する記憶回路と、前記期待値を保持す
る期待値パターン記憶部と、前記記憶回路から導出され
る任意列の出力パターンと前記期待値パターン記憶部か
らの期待値パターンを比較する判定部と、前記被試験Ｌ
ＳＩ内部で前記出力のタイミングを制御しているクロッ
ク信号に応じて少なくとも前記記憶回路へのデータ蓄積
タイミング及び前記判定部で比較されるべき前記出力パ
ターンと前記期待値パターンの選択を制御するクロック
生成回路と、を具備したことを特徴とする。
態様としてのＬＳＩテスタは、期待値に応じたテスト信
号を被試験ＬＳＩに与え、出力を期待値と比較すること
により合否を判定するＬＳＩテスタであって、前記出力
に対する信号レベルを検定する比較器と、前記比較器の
出力データを記憶する記憶回路と、前記期待値を保持す
る期待値パターン記憶部と、前記記憶回路から導出され
る任意列の出力パターンと前記期待値パターン記憶部か
らの期待値パターンを比較する判定部と、前記被試験Ｌ
ＳＩ内部で前記出力のタイミングを制御しているクロッ
ク信号に応じて少なくとも前記記憶回路へのデータ蓄積
タイミング及び前記判定部で比較されるべき前記出力パ
ターンと前記期待値パターンの選択を制御するクロック
生成回路と、を具備したことを特徴とする。
【００１０】上記本発明に係るＬＳＩテスタによれば、
比較器で検定された出力データは、まず記憶回路に蓄積
される。その後、記憶回路からの任意列の出力パターン
を導出して期待値パターンと比較する。これら出力デー
タの記憶回路への蓄積及び比較すべき出力パターン、期
待値パターン両データの選択制御をクロック生成回路か
らのクロック信号に依存させる。このクロック生成回路
は、被試験ＬＳＩ内部で出力のタイミングを制御してい
るクロック信号を取得するようになっている。これによ
り、高速、非同期デバイスに対してテストの安定化、高
速化に寄与する。
比較器で検定された出力データは、まず記憶回路に蓄積
される。その後、記憶回路からの任意列の出力パターン
を導出して期待値パターンと比較する。これら出力デー
タの記憶回路への蓄積及び比較すべき出力パターン、期
待値パターン両データの選択制御をクロック生成回路か
らのクロック信号に依存させる。このクロック生成回路
は、被試験ＬＳＩ内部で出力のタイミングを制御してい
るクロック信号を取得するようになっている。これによ
り、高速、非同期デバイスに対してテストの安定化、高
速化に寄与する。
【００１１】本発明の［請求項３］に係るＬＳＩテスタ
は、［請求項２］に従属し、前記記憶回路は、前記クロ
ック生成回路により前記出力データが入力制御されるシ
フトレジスタを含むことを特徴とする。高速のデータ出
力に対応するための有用な構成である。
は、［請求項２］に従属し、前記記憶回路は、前記クロ
ック生成回路により前記出力データが入力制御されるシ
フトレジスタを含むことを特徴とする。高速のデータ出
力に対応するための有用な構成である。
【００１２】本発明の［請求項４］に係るＬＳＩテスタ
は、［請求項２］または［請求項３］に従属し、前記判
定部における前記出力パターンと前記期待値パターンの
比較される任意データ数を計数するカウンタを具備し、
このカウンタが前記クロック生成回路からのクロック信
号に応じて動作制御されることを特徴とする。所定のデ
ータ列（ビット列）分を計数し判定を必要とする比較さ
れるべきデータ列を把握する。
は、［請求項２］または［請求項３］に従属し、前記判
定部における前記出力パターンと前記期待値パターンの
比較される任意データ数を計数するカウンタを具備し、
このカウンタが前記クロック生成回路からのクロック信
号に応じて動作制御されることを特徴とする。所定のデ
ータ列（ビット列）分を計数し判定を必要とする比較さ
れるべきデータ列を把握する。
【００１３】本発明の［請求項５］に係るＬＳＩテスト
方法は、期待値に応じたテスト信号を被試験ＬＳＩに与
え、出力を期待値と比較することにより合否を判定する
ＬＳＩテスト方法であって、前記被試験ＬＳＩ内部で前
記出力のタイミングを制御しているクロック信号に応じ
て少なくとも前記被試験ＬＳＩの出力パターンの逐次記
憶及びこの出力パターンの任意列と期待値パターンの比
較判定に関する同期をとることを特徴とする。
方法は、期待値に応じたテスト信号を被試験ＬＳＩに与
え、出力を期待値と比較することにより合否を判定する
ＬＳＩテスト方法であって、前記被試験ＬＳＩ内部で前
記出力のタイミングを制御しているクロック信号に応じ
て少なくとも前記被試験ＬＳＩの出力パターンの逐次記
憶及びこの出力パターンの任意列と期待値パターンの比
較判定に関する同期をとることを特徴とする。
【００１４】上記本発明に係るＬＳＩテスト方法によれ
ば、期待値パターンに比較されるべき出力パターンの基
準として、被試験ＬＳＩ内部で出力のタイミングを制御
しているクロック信号が利用されることになる。これに
より、高速、非同期デバイスに対してテストの安定化、
高速化に寄与する。
ば、期待値パターンに比較されるべき出力パターンの基
準として、被試験ＬＳＩ内部で出力のタイミングを制御
しているクロック信号が利用されることになる。これに
より、高速、非同期デバイスに対してテストの安定化、
高速化に寄与する。
【００１５】本発明の［請求項６］に係るＬＳＩテスト
方法は、［請求項５］に従属し、前記クロック信号は、
前記被試験ＬＳＩから直接的に得てから所定遅延時間後
に前記出力パターンの逐次記憶及び前記比較判定に同期
させるためのタイミング信号に利用されることを特徴と
する。被試験ＬＳＩのクロック信号の制御で順次出力さ
れたデータは、クロック信号から所定遅延時間後には安
定した信号レベルとなり、これを逐次記憶する。
方法は、［請求項５］に従属し、前記クロック信号は、
前記被試験ＬＳＩから直接的に得てから所定遅延時間後
に前記出力パターンの逐次記憶及び前記比較判定に同期
させるためのタイミング信号に利用されることを特徴と
する。被試験ＬＳＩのクロック信号の制御で順次出力さ
れたデータは、クロック信号から所定遅延時間後には安
定した信号レベルとなり、これを逐次記憶する。
【００１６】本発明の［請求項７］に係るＬＳＩデバイ
スは、期待値に応じたテスト信号が与えられ、出力が期
待値と比較される試験が行われるＬＳＩデバイスに関
し、内部で前記出力のタイミングを制御しているクロッ
ク信号が外部に導出されるテスト制御端子を具備してい
ることを特徴とする。
スは、期待値に応じたテスト信号が与えられ、出力が期
待値と比較される試験が行われるＬＳＩデバイスに関
し、内部で前記出力のタイミングを制御しているクロッ
ク信号が外部に導出されるテスト制御端子を具備してい
ることを特徴とする。
【００１７】上記本発明に係るＬＳＩデバイスによれ
ば、内部で出力のタイミングを制御しているクロック信
号が外部で利用できるようにしたことにより、試験時、
出力タイミングと合わせられる期待値出力の基準クロッ
クが得られる。これにより、高速、非同期デバイスに対
するテストの安定化、高速化が期待できる。
ば、内部で出力のタイミングを制御しているクロック信
号が外部で利用できるようにしたことにより、試験時、
出力タイミングと合わせられる期待値出力の基準クロッ
クが得られる。これにより、高速、非同期デバイスに対
するテストの安定化、高速化が期待できる。
【００１８】本発明の［請求項８］に係るＬＳＩデバイ
スは、［請求項７］に従属し、前記テスト制御端子はパ
ッド領域の形態またはパッドに繋がる外部接続端子であ
ることを特徴とする。ＬＳＩデバイスは、ウェハに構成
されたチップ領域内の試験用パッド領域の形態でもよい
し、外部接続端子として引き出された形態（パッケージ
製品）でもよい。
スは、［請求項７］に従属し、前記テスト制御端子はパ
ッド領域の形態またはパッドに繋がる外部接続端子であ
ることを特徴とする。ＬＳＩデバイスは、ウェハに構成
されたチップ領域内の試験用パッド領域の形態でもよい
し、外部接続端子として引き出された形態（パッケージ
製品）でもよい。
【００１９】
【発明の実施の形態】図１は、本発明の一実施形態に係
るＬＳＩテスタの要部のブロック図である。また、図２
は、図１中所定の信号特性を示すタイミング図である。
ＬＳＩテスタ１０は、期待値に応じたテスト信号（テス
トパターン）ＴＳを被試験ＬＳＩ１１に与え、その結果
としての出力を期待値と比較することにより合否を判定
する。
るＬＳＩテスタの要部のブロック図である。また、図２
は、図１中所定の信号特性を示すタイミング図である。
ＬＳＩテスタ１０は、期待値に応じたテスト信号（テス
トパターン）ＴＳを被試験ＬＳＩ１１に与え、その結果
としての出力を期待値と比較することにより合否を判定
する。
【００２０】この実施形態では、被試験ＬＳＩ１１内部
で出力のタイミングを制御しているクロック信号ＣＬＫ
を、この被試験ＬＳＩ１１から取得することにより、こ
のクロック信号ＣＬＫを利用して少なくとも被試験ＬＳ
Ｉ１１の出力パターンの逐次記憶及びこの出力パターン
の任意列と期待値パターンの比較判定に関する同期をと
る。これにより、高速、非同期のデバイスアンダーテス
トに容易に対応できるようにする。以下、図示のブロッ
ク構成を説明する。
で出力のタイミングを制御しているクロック信号ＣＬＫ
を、この被試験ＬＳＩ１１から取得することにより、こ
のクロック信号ＣＬＫを利用して少なくとも被試験ＬＳ
Ｉ１１の出力パターンの逐次記憶及びこの出力パターン
の任意列と期待値パターンの比較判定に関する同期をと
る。これにより、高速、非同期のデバイスアンダーテス
トに容易に対応できるようにする。以下、図示のブロッ
ク構成を説明する。
【００２１】ＬＳＩテスタ１０は、期待値に応じたテス
ト信号（テストパターン）ＴＳを被試験ＬＳＩ１１に入
力する。比較器１２は、テスト信号に対する結果として
の出力ＯＵＴの信号レベルを検定し、出力データＤａｔ
ａを得る。比較器１２におけるＶＯＨは高レベル電位、
ＶＯＬは低レベル電位である。
ト信号（テストパターン）ＴＳを被試験ＬＳＩ１１に入
力する。比較器１２は、テスト信号に対する結果として
の出力ＯＵＴの信号レベルを検定し、出力データＤａｔ
ａを得る。比較器１２におけるＶＯＨは高レベル電位、
ＶＯＬは低レベル電位である。
【００２２】数千、数万ビットを記憶する記憶回路とし
てシフトレジスタ１３、書き換え可能なメモリ（ＲＡＭ
等）１４が準備される。シフトレジスタ１３は、比較器
１２の出力データＤａｔａを記憶する。出力データＤａ
ｔａの所定のデータ列はメモリ１４に記憶され出力パタ
ーンＯＰＴＮとして導出されるようになる。
てシフトレジスタ１３、書き換え可能なメモリ（ＲＡＭ
等）１４が準備される。シフトレジスタ１３は、比較器
１２の出力データＤａｔａを記憶する。出力データＤａ
ｔａの所定のデータ列はメモリ１４に記憶され出力パタ
ーンＯＰＴＮとして導出されるようになる。
【００２３】一方、クロック生成回路１５は、被試験Ｌ
ＳＩ１１から、内部で出力ＯＵＴのタイミングを制御し
ているクロック信号ＣＬＫ（ＤＵＴの出力制御クロッ
ク）を取得する。クロック生成回路１５のクロック信号
は、テストイネーブル信号とのＡＮＤ回路１６を介し、
シフトレジスタ１３へのシフト制御クロックＣｌｋとな
る。シフト制御クロックＣｌｋはクロック信号ＣＬＫか
ら所定時間遅れたクロックで、被試験ＬＳＩ１１からの
出力ＯＵＴの信号レベルが確定され、検定、出力データ
Ｄａｔａを得る時間が加味される（図２参照）。
ＳＩ１１から、内部で出力ＯＵＴのタイミングを制御し
ているクロック信号ＣＬＫ（ＤＵＴの出力制御クロッ
ク）を取得する。クロック生成回路１５のクロック信号
は、テストイネーブル信号とのＡＮＤ回路１６を介し、
シフトレジスタ１３へのシフト制御クロックＣｌｋとな
る。シフト制御クロックＣｌｋはクロック信号ＣＬＫか
ら所定時間遅れたクロックで、被試験ＬＳＩ１１からの
出力ＯＵＴの信号レベルが確定され、検定、出力データ
Ｄａｔａを得る時間が加味される（図２参照）。
【００２４】期待値パターン記憶部１８には、期待値が
データ列で記憶されている。上記記憶回路１４から導出
される任意列の出力パターンＯＰＴＮと記憶部１８から
の期待値パターンＥＰＴＮは判定部１９で比較、合否が
判定される。判定部１９はＣＰＵ処理で実現される。導
出される任意列の出力パターンが期待値パターンに含ま
れていればパス（ＰＡＳＳ）であり、含まれていなけれ
ばフェイル（ＦＡＩＬ）である。その後、図示しないが
これらデータについて解析等がなされる。
データ列で記憶されている。上記記憶回路１４から導出
される任意列の出力パターンＯＰＴＮと記憶部１８から
の期待値パターンＥＰＴＮは判定部１９で比較、合否が
判定される。判定部１９はＣＰＵ処理で実現される。導
出される任意列の出力パターンが期待値パターンに含ま
れていればパス（ＰＡＳＳ）であり、含まれていなけれ
ばフェイル（ＦＡＩＬ）である。その後、図示しないが
これらデータについて解析等がなされる。
【００２５】また、カウンタ１７は、判定部１９におけ
る出力パターンＯＰＴＮと期待値パターンＥＰＴＮの比
較される任意データ数を計数する。このカウンタ１７は
上記クロック生成回路１５からのクロック信号（ＳＴＲ
Ｂ）に応じて動作制御される。すなわち、所定のデータ
列（ビット列）分を計数し、判定を必要とする比較され
るべきデータ列を把握する。
る出力パターンＯＰＴＮと期待値パターンＥＰＴＮの比
較される任意データ数を計数する。このカウンタ１７は
上記クロック生成回路１５からのクロック信号（ＳＴＲ
Ｂ）に応じて動作制御される。すなわち、所定のデータ
列（ビット列）分を計数し、判定を必要とする比較され
るべきデータ列を把握する。
【００２６】上記実施形態の構成によれば、期待値パタ
ーンＥＰＴＮと比較されるべき出力パターンＯＰＴＮの
基準となるタイミング信号として、被試験ＬＳＩ１１内
部で出力のタイミングを制御しているクロック信号ＣＬ
Ｋが取得される。これにより、高速、非同期デバイスに
対しても、信頼性をもってテストの安定化、高速化が実
現される。
ーンＥＰＴＮと比較されるべき出力パターンＯＰＴＮの
基準となるタイミング信号として、被試験ＬＳＩ１１内
部で出力のタイミングを制御しているクロック信号ＣＬ
Ｋが取得される。これにより、高速、非同期デバイスに
対しても、信頼性をもってテストの安定化、高速化が実
現される。
【００２７】なお、上記実施形態では，上記クロック信
号ＣＬＫを、被試験ＬＳＩ１１自体から取得する構成を
示しているが、別の方法、例えば被試験ＬＳＩ１１によ
る出力タイミング周波数を予めソフト的に記憶してお
き、最初もしくは所定の出力が得られた時から合わせ込
んでいく制御系を設けるようにして上記クロック信号Ｃ
ＬＫと同様のクロック信号を得るようにしてもよい。
号ＣＬＫを、被試験ＬＳＩ１１自体から取得する構成を
示しているが、別の方法、例えば被試験ＬＳＩ１１によ
る出力タイミング周波数を予めソフト的に記憶してお
き、最初もしくは所定の出力が得られた時から合わせ込
んでいく制御系を設けるようにして上記クロック信号Ｃ
ＬＫと同様のクロック信号を得るようにしてもよい。
【００２８】すなわち、ＬＳＩテスト方法として、被試
験ＬＳＩ内部で出力のタイミングを制御しているクロッ
ク信号に応じて少なくとも被試験ＬＳＩの出力パターン
の逐次記憶及びこの出力パターンの任意列と期待値パタ
ーンの比較判定に関する同期をとるようにする。これに
より、高速、非同期デバイスに対しても、信頼性をもっ
てテストの安定化、高速化が実現される。
験ＬＳＩ内部で出力のタイミングを制御しているクロッ
ク信号に応じて少なくとも被試験ＬＳＩの出力パターン
の逐次記憶及びこの出力パターンの任意列と期待値パタ
ーンの比較判定に関する同期をとるようにする。これに
より、高速、非同期デバイスに対しても、信頼性をもっ
てテストの安定化、高速化が実現される。
【００２９】図３（ａ），（ｂ），（ｃ）は、それぞれ
本発明の一実施形態に係るＬＳＩデバイスの要部構成を
示す概略図である。各ＬＳＩデバイス３１，３２，３３
は、製造過程、あるいは製品検査の段階で期待値に応じ
たテスト信号が与えられ、出力が期待値と比較される試
験が行われるものである。これらＬＳＩデバイス３１，
３２，３３に関し、内部で出力のタイミングを制御して
いるクロック信号が外部に導出されるためのテスト制御
端子（３１１，３２１，３３１）を配備している。
本発明の一実施形態に係るＬＳＩデバイスの要部構成を
示す概略図である。各ＬＳＩデバイス３１，３２，３３
は、製造過程、あるいは製品検査の段階で期待値に応じ
たテスト信号が与えられ、出力が期待値と比較される試
験が行われるものである。これらＬＳＩデバイス３１，
３２，３３に関し、内部で出力のタイミングを制御して
いるクロック信号が外部に導出されるためのテスト制御
端子（３１１，３２１，３３１）を配備している。
【００３０】すなわち、図３（ａ）は、半導体ウェハ上
のチップ領域においてパッド配列の中でテスト制御端子
（テスト用クロック送出パッド）３１１が設けられてい
る。また、図３（ｂ）は、半導体ウェハ上のチップ領域
でパッド配列上にバンプが形成されている中でテスト制
御端子（テスト用クロック送出電極）３２１が設けられ
ている。図３（ｃ）は、半導体パッケージにおける外部
リード配列中にテスト制御端子（テスト用クロック送出
ピン）３３１が設けられている。
のチップ領域においてパッド配列の中でテスト制御端子
（テスト用クロック送出パッド）３１１が設けられてい
る。また、図３（ｂ）は、半導体ウェハ上のチップ領域
でパッド配列上にバンプが形成されている中でテスト制
御端子（テスト用クロック送出電極）３２１が設けられ
ている。図３（ｃ）は、半導体パッケージにおける外部
リード配列中にテスト制御端子（テスト用クロック送出
ピン）３３１が設けられている。
【００３１】上記実施形態の構成によれば、ＬＳＩデバ
イスとして、内部で出力のタイミングを制御しているク
ロック信号が外部で利用できるように専用端子を準備し
た。これにより、試験時、出力タイミングと合わせられ
る期待値出力の基準クロックが得られる。これにより、
高速、非同期デバイスに対するテストの安定化、高速化
が期待できる。
イスとして、内部で出力のタイミングを制御しているク
ロック信号が外部で利用できるように専用端子を準備し
た。これにより、試験時、出力タイミングと合わせられ
る期待値出力の基準クロックが得られる。これにより、
高速、非同期デバイスに対するテストの安定化、高速化
が期待できる。
【００３２】
【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩテスタによるファンクションテストで、期待値パタ
ーンと比較されるべき出力パターンの基準となるタイミ
ング信号として、被試験ＬＳＩ内部で出力のタイミング
を制御しているクロック信号が取得され、利用される。
この結果、高速、非同期デバイスに対しても安定したフ
ァンクションテストが可能になる高信頼性のＬＳＩテス
タ及びＬＳＩテスト方法及びＬＳＩデバイスを提供する
ことができる。
ＳＩテスタによるファンクションテストで、期待値パタ
ーンと比較されるべき出力パターンの基準となるタイミ
ング信号として、被試験ＬＳＩ内部で出力のタイミング
を制御しているクロック信号が取得され、利用される。
この結果、高速、非同期デバイスに対しても安定したフ
ァンクションテストが可能になる高信頼性のＬＳＩテス
タ及びＬＳＩテスト方法及びＬＳＩデバイスを提供する
ことができる。
【図１】本発明の一実施形態に係るＬＳＩテスタの要部
のブロック図である。
のブロック図である。
【図２】図１中所定の信号特性を示すタイミング図であ
る。
る。
【図３】（ａ），（ｂ），（ｃ）は、それぞれ本発明の
一実施形態に係るＬＳＩデバイスの要部構成を示す概略
図である。
一実施形態に係るＬＳＩデバイスの要部構成を示す概略
図である。
１０…ＬＳＩテスタ
１１…被試験ＬＳＩ
１２…比較器
１３…シフトレジスタ
１４…メモリ
１５…クロック生成回路
１６…ＡＮＤ回路
１７…カウンタ
１８…期待値パターン記憶部
１９…判定部
３１，３２，３３…ＬＳＩデバイス
３１１，３２１，３３１…テスト制御端子
Claims (8)
- 【請求項１】 期待値に応じたテスト信号を被試験ＬＳ
Ｉに与え、出力を期待値と比較することにより合否を判
定するＬＳＩテスタであって、 前記被試験ＬＳＩ内部で前記出力のタイミングを制御し
ているクロック信号を取得することにより、前記クロッ
ク信号を利用して少なくとも前記被試験ＬＳＩの出力パ
ターンの逐次記憶及びこの出力パターンの任意列と期待
値パターンの比較判定に関する同期をとることを特徴と
するＬＳＩテスタ。 - 【請求項２】 期待値に応じたテスト信号を被試験ＬＳ
Ｉに与え、出力を期待値と比較することにより合否を判
定するＬＳＩテスタであって、 前記出力に対する信号レベルを検定する比較器と、 前記比較器の出力データを記憶する記憶回路と、 前記期待値を保持する期待値パターン記憶部と、 前記記憶回路から導出される任意列の出力パターンと前
記期待値パターン記憶部からの期待値パターンを比較す
る判定部と、 前記被試験ＬＳＩ内部で前記出力のタイミングを制御し
ているクロック信号に応じて少なくとも前記記憶回路へ
のデータ蓄積タイミング及び前記判定部で比較されるべ
き前記出力パターンと前記期待値パターンの選択を制御
するクロック生成回路と、を具備したことを特徴とする
ＬＳＩテスタ。 - 【請求項３】 前記記憶回路は、前記クロック生成回路
により前記出力データが入力制御されるシフトレジスタ
を含むことを特徴とする請求項２記載のＬＳＩテスタ。 - 【請求項４】 前記判定部における前記出力パターンと
前記期待値パターンの比較される任意データ数を計数す
るカウンタを具備し、このカウンタが前記クロック生成
回路からのクロック信号に応じて動作制御されることを
特徴とする請求項２または３いずれか一つに記載のＬＳ
Ｉテスタ。 - 【請求項５】 期待値に応じたテスト信号を被試験ＬＳ
Ｉに与え、出力を期待値と比較することにより合否を判
定するＬＳＩテスト方法であって、 前記被試験ＬＳＩ内部で前記出力のタイミングを制御し
ているクロック信号に応じて少なくとも前記被試験ＬＳ
Ｉの出力パターンの逐次記憶及びこの出力パターンの任
意列と期待値パターンの比較判定に関する同期をとるこ
とを特徴とするＬＳＩテスト方法。 - 【請求項６】 前記クロック信号は、前記被試験ＬＳＩ
から直接的に得てから所定遅延時間後に前記出力パター
ンの逐次記憶及び前記比較判定に関するタイミング信号
に利用されることを特徴とする請求項５記載のＬＳＩテ
スト方法。 - 【請求項７】 期待値に応じたテスト信号が与えられ、
出力が期待値と比較される試験が行われるＬＳＩデバイ
スに関し、内部で前記出力のタイミングを制御している
クロック信号が外部に導出されるテスト制御端子を具備
していることを特徴とするＬＳＩデバイス。 - 【請求項８】 前記テスト制御端子はパッド領域の形態
またはパッドに繋がる外部接続端子であることを特徴と
する請求項７記載のＬＳＩデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077507A JP2003270303A (ja) | 2002-03-20 | 2002-03-20 | Ｌｓｉテスタ及びｌｓｉテスト方法及びｌｓｉデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077507A JP2003270303A (ja) | 2002-03-20 | 2002-03-20 | Ｌｓｉテスタ及びｌｓｉテスト方法及びｌｓｉデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003270303A true JP2003270303A (ja) | 2003-09-25 |
Family
ID=29205745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002077507A Withdrawn JP2003270303A (ja) | 2002-03-20 | 2002-03-20 | Ｌｓｉテスタ及びｌｓｉテスト方法及びｌｓｉデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003270303A (ja) |
-
2002
- 2002-03-20 JP JP2002077507A patent/JP2003270303A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |