JP2003266760A5 - - Google Patents

Claims (6)

1. 多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延基準クロック信号として出力する遅延手段と、
   所定信号を外部入力する第１入力手段と、
   前記第１入力手段により入力された所定信号と同期する前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
   前記第１入力手段により入力された所定信号を計数する計数手段と、
   位相制御信号を外部入力する第２入力手段と、
   前記検出手段により検出された段数と、前記計数手段により計数された計数量と、前記第２入力手段により入力された位相制御信号と、に基づいて前記基準クロック信号に対する位相量を演算する位相演算手段と、
   前記位相演算手段により演算された位相量に基づいて、前記遅延基準クロック信号の中から択一的に信号を選択し、選択した信号を外部出力する信号選択手段と、
   を備えることを特徴とする信号制御回路。
2. 請求項１記載の信号制御回路であって、
   信号生成制御信号を外部入力する第３入力手段と、
   前記第３入力手段により入力された信号生成制御信号に基づいて、前記信号選択手段より入力された信号に同期した信号を生成し、生成した信号を外部出力する信号生成手段と、
   を更に備えることを特徴とする信号制御回路。
3. 請求項２記載の信号制御回路であって、
   前記位相演算手段は、演算によって求めた位相量が前記基準クロック信号の周期を超えた際に指示信号を出力し、
   前記信号生成手段は、前記位相演算手段より入力された指示信号と、前記信号生成制御信号と、に基づいて前記信号選択手段より入力された信号に同期した信号を生成することを特徴とする信号制御回路。
4. 多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延基準クロック信号として出力する遅延手段と、
   所定信号と同期する遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
   前記所定信号を計数する計数手段と、
   前記検出手段により検出された段数、前記計数手段により計数された計数量及び位相制御信号に基づいて前記基準クロック信号に対する位相量を演算する位相演算手段と、
   前記位相量に基づいて、前記遅延基準クロック信号の中から択一的に信号を選択することにより画素クロック信号を出力する信号選択手段と、
   前記画素クロック信号に同期した画像先端信号を生成し、出力する画像先端信号生成手段と、
   を有することを特徴とする画像形成装置。
5. 前記画像先端信号に応じて画像の各行の先頭の書き出し位置を制御することを特徴とする請求項４に記載の画像形成装置。
6. 前記位相演算手段は、前記位相量が前記基準クロック信号の周期を超えた際に指示信号を出力し、
   前記画像先端信号生成手段は、前記指示信号に基づいて前記画像先端信号を生成するこ とを特徴とする請求項４または請求項５に記載の画像形成装置。