JP2003264432A - 周波数変換回路 - Google Patents
周波数変換回路Info
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Abstract
(57)【要約】
【課題】 周波数変換回路の歪み特性、とくに３次相互
変調歪み特性を劣化させることなく、回路部品を減ら
し、チップ面積縮小化を容易にすることを可能とした周
波数変換回路を提供する。 【解決手段】 第１ＦＥＴ１のドレインＤと第２ＦＥＴ
２のソースＳが接続される回路により、周波数変換用の
回路が形成され、第３ＦＥＴ３により構成される局部発
振信号増幅用のソース接地型増幅回路を有している。第
１ＦＥＴ１のゲートＧには第３ＦＥＴ３で増幅されたＬ
Ｏ信号が入力され、第２ＦＥＴ２のゲートＧにはＲＦ信
号が入力され、そのドレインＤにＩＦ信号が出力される
ようになっている。この第１ＦＥＴ１のドレインＤと第
２ＦＥＴ２のソースＳとが他のインダクタンス素子など
を介さず直接に接続され、かつ、第２ＦＥＴ２のゲート
長Ｌｇ２が第１ＦＥＴ１のゲート長Ｌｇ１よりも長く形
成されている。
変調歪み特性を劣化させることなく、回路部品を減ら
し、チップ面積縮小化を容易にすることを可能とした周
波数変換回路を提供する。 【解決手段】 第１ＦＥＴ１のドレインＤと第２ＦＥＴ
２のソースＳが接続される回路により、周波数変換用の
回路が形成され、第３ＦＥＴ３により構成される局部発
振信号増幅用のソース接地型増幅回路を有している。第
１ＦＥＴ１のゲートＧには第３ＦＥＴ３で増幅されたＬ
Ｏ信号が入力され、第２ＦＥＴ２のゲートＧにはＲＦ信
号が入力され、そのドレインＤにＩＦ信号が出力される
ようになっている。この第１ＦＥＴ１のドレインＤと第
２ＦＥＴ２のソースＳとが他のインダクタンス素子など
を介さず直接に接続され、かつ、第２ＦＥＴ２のゲート
長Ｌｇ２が第１ＦＥＴ１のゲート長Ｌｇ１よりも長く形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機器や
放送受信機器などにおいて、受信高周波信号を中間周波
数信号に変換する周波数変換回路に関する。さらに詳し
くは、その歪み特性を劣化させることなく、回路部品を
減らすことによりチップ面積を縮小化した周波数変換回
路に関する。
放送受信機器などにおいて、受信高周波信号を中間周波
数信号に変換する周波数変換回路に関する。さらに詳し
くは、その歪み特性を劣化させることなく、回路部品を
減らすことによりチップ面積を縮小化した周波数変換回
路に関する。
【０００２】
【従来の技術】中間周波数信号を得るための周波数変換
回路で、歪み特性の向上が図られた回路は、たとえば図
３に示されるように、第１の電界効果トランジスタ（以
下、ＦＥＴともいう）１のドレインＤと第２ＦＥＴ２の
ソースＳとの間にインダクタンス素子２３が接続される
構造になっている。この種の周波数変換回路は、半導体
微細加工技術を使用して、使用素子全てを集積化した
り、その一部を外付け素子として集積化される。図３に
示される例では、枠で囲まれた回路２２がモノリシック
化された集積回路で、その他の素子は外付け素子として
使用されている。
回路で、歪み特性の向上が図られた回路は、たとえば図
３に示されるように、第１の電界効果トランジスタ（以
下、ＦＥＴともいう）１のドレインＤと第２ＦＥＴ２の
ソースＳとの間にインダクタンス素子２３が接続される
構造になっている。この種の周波数変換回路は、半導体
微細加工技術を使用して、使用素子全てを集積化した
り、その一部を外付け素子として集積化される。図３に
示される例では、枠で囲まれた回路２２がモノリシック
化された集積回路で、その他の素子は外付け素子として
使用されている。
【０００３】この周波数変換回路では、受信高周波信号
（以下、ＲＦ信号ともいう）がＲＦ信号入力端子ＲＦ１
からＲＦ入力整合回路４およびカップリングコンデンサ
５を介して第２ＦＥＴ２のゲートＧに入力され、局部発
振信号（以下、ＬＯ信号ともいう）はＬＯ信号入力端子
ＬＯ１からＬＯ信号入力整合回路１３およびカップリン
グコンデンサ１４を介して、ソース接地型増幅回路を構
成するデュアルゲート構造の第３ＦＥＴ３の第１ゲート
Ｇに入力され、第３ＦＥＴ３により増幅されたＬＯ信号
が第３ＦＥＴ３のドレインＤより出力され、カップリン
グコンデンサ１８を介して第１ＦＥＴ１のゲートＧに入
力される。このように、ＲＦ信号およびＬＯ信号が第１
および第２のＦＥＴ１、２に入力されると、第１および
第２のＦＥＴ１、２の非線形動作により第２ＦＥＴ２の
ドレインＤからＲＦ信号とＬＯ信号の和または差の周波
数成分が得られる。これを中間周波数信号（以下、ＩＦ
信号もいう）とし、希望の中間周波数に整合したＩＦ信
号出力整合回路１０を介してＩＦ信号出力端子ＩＦ１に
ＩＦ信号が出力されることにより周波数変換される。
（以下、ＲＦ信号ともいう）がＲＦ信号入力端子ＲＦ１
からＲＦ入力整合回路４およびカップリングコンデンサ
５を介して第２ＦＥＴ２のゲートＧに入力され、局部発
振信号（以下、ＬＯ信号ともいう）はＬＯ信号入力端子
ＬＯ１からＬＯ信号入力整合回路１３およびカップリン
グコンデンサ１４を介して、ソース接地型増幅回路を構
成するデュアルゲート構造の第３ＦＥＴ３の第１ゲート
Ｇに入力され、第３ＦＥＴ３により増幅されたＬＯ信号
が第３ＦＥＴ３のドレインＤより出力され、カップリン
グコンデンサ１８を介して第１ＦＥＴ１のゲートＧに入
力される。このように、ＲＦ信号およびＬＯ信号が第１
および第２のＦＥＴ１、２に入力されると、第１および
第２のＦＥＴ１、２の非線形動作により第２ＦＥＴ２の
ドレインＤからＲＦ信号とＬＯ信号の和または差の周波
数成分が得られる。これを中間周波数信号（以下、ＩＦ
信号もいう）とし、希望の中間周波数に整合したＩＦ信
号出力整合回路１０を介してＩＦ信号出力端子ＩＦ１に
ＩＦ信号が出力されることにより周波数変換される。
【０００４】なお、第２ＦＥＴ２のドレインＤにはチョ
ークコイル１１を介して直流電源Ｖｄ１が接続され、第
３ＦＥＴ３のドレインＤには、インダクタンス２０およ
び安定化抵抗１９を介して直流電源Ｖｄ２が接続されて
いる。
ークコイル１１を介して直流電源Ｖｄ１が接続され、第
３ＦＥＴ３のドレインＤには、インダクタンス２０およ
び安定化抵抗１９を介して直流電源Ｖｄ２が接続されて
いる。
【０００５】
【発明が解決しようとする課題】近年の通信技術の発展
に伴い、多機能多バンド化が進み、周波数変換回路も回
路規模が大きくなる傾向にあり、チップ面積の縮小化が
課題となっている。そのためには、回路部品を減らすこ
とを検討しなければならなくなる。前述のような回路構
成では、回路部品を減らす候補としては、前述のインダ
クタンス素子２３が考えられる。しかし、前述のインダ
クタンス素子２３は、周波数変換回路の歪み特性の向上
に関与しているため、この部品を削除してしまうと、周
波数変換回路の歪み特性が劣化するという問題がある。
に伴い、多機能多バンド化が進み、周波数変換回路も回
路規模が大きくなる傾向にあり、チップ面積の縮小化が
課題となっている。そのためには、回路部品を減らすこ
とを検討しなければならなくなる。前述のような回路構
成では、回路部品を減らす候補としては、前述のインダ
クタンス素子２３が考えられる。しかし、前述のインダ
クタンス素子２３は、周波数変換回路の歪み特性の向上
に関与しているため、この部品を削除してしまうと、周
波数変換回路の歪み特性が劣化するという問題がある。
【０００６】本発明は、このような状況に鑑みてなされ
たもので、周波数変換回路の歪み特性、特に３次相互変
調歪み特性を劣化させることなく、回路部品を減らし、
チップ面積縮小化を容易にすることを可能とした周波数
変換回路を提供することを目的とする。
たもので、周波数変換回路の歪み特性、特に３次相互変
調歪み特性を劣化させることなく、回路部品を減らし、
チップ面積縮小化を容易にすることを可能とした周波数
変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明者は、回路部品を
減らしながら、３次相互変調歪みなどの歪み特性を劣化
させない周波数変換回路を得るため鋭意検討を重ねた結
果、前述のＬＯ信号とＲＦ信号とをそれぞれ入力する第
１ＦＥＴのドレインと、第２ＦＥＴのソースとをインダ
クタンス素子を介して接続しないで、直接接続しても、
第２のＦＥＴのゲート長を第１のＦＥＴのゲート長より
長くすることにより、さらに好ましくは１.６〜３.６倍
程度に大きくすることにより、歪み特性を劣化させない
で周波数変換回路を構成することができることを見出し
た。さらに、本発明者はそれぞれのＦＥＴのゲート幅も
変化させ検討を重ねた結果、ゲート幅に関しては、第１
のＦＥＴのゲート幅を第２のＦＥＴのゲート幅より広く
することにより、歪み特性を改善できることを見出し
た。
減らしながら、３次相互変調歪みなどの歪み特性を劣化
させない周波数変換回路を得るため鋭意検討を重ねた結
果、前述のＬＯ信号とＲＦ信号とをそれぞれ入力する第
１ＦＥＴのドレインと、第２ＦＥＴのソースとをインダ
クタンス素子を介して接続しないで、直接接続しても、
第２のＦＥＴのゲート長を第１のＦＥＴのゲート長より
長くすることにより、さらに好ましくは１.６〜３.６倍
程度に大きくすることにより、歪み特性を劣化させない
で周波数変換回路を構成することができることを見出し
た。さらに、本発明者はそれぞれのＦＥＴのゲート幅も
変化させ検討を重ねた結果、ゲート幅に関しては、第１
のＦＥＴのゲート幅を第２のＦＥＴのゲート幅より広く
することにより、歪み特性を改善できることを見出し
た。
【０００８】本発明による周波数変換回路は、周波数変
換用の第１および第２の電界効果トランジスタと、前記
第１の電界効果トランジスタのドレインと前記第２の電
界効果トランジスタのソースが接続され、第３の電界効
果トランジスタにより構成される局部発振信号増幅用の
ソース接地型増幅回路とを備え、前記第１の電界効果ト
ランジスタは前記第３の電界効果トランジスタで増幅さ
れた局部発振信号が入力するゲートと高周波的に接地さ
れるソースを有し、前記第２の電界効果トランジスタは
受信高周波信号が入力するゲートと直流電源が印加され
ると共に中間周波数信号を出力するドレインを有し、前
記第３の電界効果トランジスタは局部発振信号が入力す
るゲートと直流電源が印加されると共に増幅した局部発
振信号を出力するドレインを有する周波数変換回路にお
いて、前記第１の電界効果トランジスタのドレインと前
記第２の電界効果トランジスタのソースとが直接接続さ
れ、かつ、前記第２の電界効果トランジスタのゲート長
が前記第１の電界効果トランジスタのゲート長よりも長
く形成されていることを特徴とする。
換用の第１および第２の電界効果トランジスタと、前記
第１の電界効果トランジスタのドレインと前記第２の電
界効果トランジスタのソースが接続され、第３の電界効
果トランジスタにより構成される局部発振信号増幅用の
ソース接地型増幅回路とを備え、前記第１の電界効果ト
ランジスタは前記第３の電界効果トランジスタで増幅さ
れた局部発振信号が入力するゲートと高周波的に接地さ
れるソースを有し、前記第２の電界効果トランジスタは
受信高周波信号が入力するゲートと直流電源が印加され
ると共に中間周波数信号を出力するドレインを有し、前
記第３の電界効果トランジスタは局部発振信号が入力す
るゲートと直流電源が印加されると共に増幅した局部発
振信号を出力するドレインを有する周波数変換回路にお
いて、前記第１の電界効果トランジスタのドレインと前
記第２の電界効果トランジスタのソースとが直接接続さ
れ、かつ、前記第２の電界効果トランジスタのゲート長
が前記第１の電界効果トランジスタのゲート長よりも長
く形成されていることを特徴とする。
【０００９】この構造にすることにより、第２ＦＥＴの
ゲート長が第１ＦＥＴのゲート長より長いため、同じ動
作電流において、第２ＦＥＴのピンチオフ電圧が第１Ｆ
ＥＴのピンチオフ電圧より高くなり、ゲート長が等しい
場合よりも第２ＦＥＴのドレイン・ソース間電圧が高く
なる。また、ＬＯ信号により第１ＦＥＴの状態がオン状
態からオフ状態になったとき、第２ＦＥＴのドレイン・
ソース間電圧の変化幅もゲート長が等しい場合よりも大
きくなる。その結果、第１のＦＥＴと第２のＦＥＴとの
間にインダクタンス素子を接続しなくても、歪み特性を
劣化させないで、高特性を維持することができる。
ゲート長が第１ＦＥＴのゲート長より長いため、同じ動
作電流において、第２ＦＥＴのピンチオフ電圧が第１Ｆ
ＥＴのピンチオフ電圧より高くなり、ゲート長が等しい
場合よりも第２ＦＥＴのドレイン・ソース間電圧が高く
なる。また、ＬＯ信号により第１ＦＥＴの状態がオン状
態からオフ状態になったとき、第２ＦＥＴのドレイン・
ソース間電圧の変化幅もゲート長が等しい場合よりも大
きくなる。その結果、第１のＦＥＴと第２のＦＥＴとの
間にインダクタンス素子を接続しなくても、歪み特性を
劣化させないで、高特性を維持することができる。
【００１０】前記第２の電界効果トランジスタのゲート
長が、前記第１の電界効果トランジスタのゲート長より
も１.６〜３.６倍長く形成されていることにより、従来
の第１および第２のＦＥＴのゲート長を等しくして、イ
ンダクタンス素子を介して接続した場合より、３次相互
変調歪み特性を向上させることができるため好ましい。
長が、前記第１の電界効果トランジスタのゲート長より
も１.６〜３.６倍長く形成されていることにより、従来
の第１および第２のＦＥＴのゲート長を等しくして、イ
ンダクタンス素子を介して接続した場合より、３次相互
変調歪み特性を向上させることができるため好ましい。
【００１１】前記第１の電界効果トランジスタのゲート
幅が、前記第２の電界効果トランジスタのゲート幅より
も広く形成されていることにより、第１ＦＥＴのオン抵
抗を下げることができ、さらに歪み特性を向上させるこ
とができるため好ましい。
幅が、前記第２の電界効果トランジスタのゲート幅より
も広く形成されていることにより、第１ＦＥＴのオン抵
抗を下げることができ、さらに歪み特性を向上させるこ
とができるため好ましい。
【００１２】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の周波数変換回路について説明をする。本発明による
周波数変換回路は、図１にその一実施形態の回路図が示
されるように、第１ＦＥＴ１のドレインＤと第２ＦＥＴ
２のソースＳが接続される回路により、周波数変換用の
増幅回路が形成され、第３ＦＥＴ３により構成される局
部発振信号増幅用のソース接地型増幅回路を有してい
る。第１ＦＥＴ１のゲートＧには第３ＦＥＴ３で増幅さ
れたＬＯ信号が入力され、そのソースＳは高周波的に接
地されている。第２ＦＥＴ２のゲートＧにはＲＦ信号が
入力され、そのドレインＤには直流電源Ｖｄ１が印加さ
れると共にＩＦ信号が出力されるようになっている。第
３ＦＥＴ３のゲートＧにはＬＯ信号が入力され、そのド
レインＤには直流電源Ｖｄ２が印加されると共に増幅し
たＬＯ信号が出力されるようになっている。本発明で
は、この構成の周波数変換回路において、第１ＦＥＴ１
のドレインＤと第２ＦＥＴ２のソースＳとが他のインダ
クタンス素子などを介さず直接に接続され、かつ、第２
ＦＥＴ２のゲート長Ｌｇ２が第１ＦＥＴ１のゲート長Ｌ
ｇ１よりも長く形成されていることに特徴がある。
明の周波数変換回路について説明をする。本発明による
周波数変換回路は、図１にその一実施形態の回路図が示
されるように、第１ＦＥＴ１のドレインＤと第２ＦＥＴ
２のソースＳが接続される回路により、周波数変換用の
増幅回路が形成され、第３ＦＥＴ３により構成される局
部発振信号増幅用のソース接地型増幅回路を有してい
る。第１ＦＥＴ１のゲートＧには第３ＦＥＴ３で増幅さ
れたＬＯ信号が入力され、そのソースＳは高周波的に接
地されている。第２ＦＥＴ２のゲートＧにはＲＦ信号が
入力され、そのドレインＤには直流電源Ｖｄ１が印加さ
れると共にＩＦ信号が出力されるようになっている。第
３ＦＥＴ３のゲートＧにはＬＯ信号が入力され、そのド
レインＤには直流電源Ｖｄ２が印加されると共に増幅し
たＬＯ信号が出力されるようになっている。本発明で
は、この構成の周波数変換回路において、第１ＦＥＴ１
のドレインＤと第２ＦＥＴ２のソースＳとが他のインダ
クタンス素子などを介さず直接に接続され、かつ、第２
ＦＥＴ２のゲート長Ｌｇ２が第１ＦＥＴ１のゲート長Ｌ
ｇ１よりも長く形成されていることに特徴がある。
【００１３】第１および第２のＦＥＴ１、２のゲートの
構造とそのドレインソース間接続以外の回路構成は従来
と同様であるが、周波数変換用の回路は、そのドレイン
ＤとソースＳとが直接接続された第１および第２のＦＥ
Ｔ１、２からなっており、第１ＦＥＴのゲートＧには、
ＬＯ信号増幅回路からのＬＯ信号が入力され、そのソー
スＳは抵抗８を介して接地されている。また、第２ＦＥ
Ｔ２のゲートＧには、ＲＦ信号がＲＦ信号入力端子ＲＦ
１からＲＦ入力整合回路４およびカップリングコンデン
サ５を介して入力され、そのドレインＤにはチョークコ
イル１１を介してバイパス用コンデンサ１２により接地
された直流電源Ｖｄ１が接続されると共に、この回路で
生成された所望のＩＦ信号出力を取り出すＩＦ信号出力
端子ＩＦ１が、ＩＦ信号出力整合回路１０を介して接続
されている。なお、第１および第２のＦＥＴ１、２のゲ
ートＧは、抵抗６、７を介して接地され、第１ＦＥＴ１
のソースＳに接続された自己バイアス抵抗８と共に無信
号時の第１および第２のＦＥＴ１、２のドレイン電流を
決めている。バイパスコンデンサ９は、第１ＦＥＴ１の
ソースＳに接続され、ＲＦ信号、ＬＯ信号、ＩＦ信号に
対する対接地インピーダンスを低くしている。
構造とそのドレインソース間接続以外の回路構成は従来
と同様であるが、周波数変換用の回路は、そのドレイン
ＤとソースＳとが直接接続された第１および第２のＦＥ
Ｔ１、２からなっており、第１ＦＥＴのゲートＧには、
ＬＯ信号増幅回路からのＬＯ信号が入力され、そのソー
スＳは抵抗８を介して接地されている。また、第２ＦＥ
Ｔ２のゲートＧには、ＲＦ信号がＲＦ信号入力端子ＲＦ
１からＲＦ入力整合回路４およびカップリングコンデン
サ５を介して入力され、そのドレインＤにはチョークコ
イル１１を介してバイパス用コンデンサ１２により接地
された直流電源Ｖｄ１が接続されると共に、この回路で
生成された所望のＩＦ信号出力を取り出すＩＦ信号出力
端子ＩＦ１が、ＩＦ信号出力整合回路１０を介して接続
されている。なお、第１および第２のＦＥＴ１、２のゲ
ートＧは、抵抗６、７を介して接地され、第１ＦＥＴ１
のソースＳに接続された自己バイアス抵抗８と共に無信
号時の第１および第２のＦＥＴ１、２のドレイン電流を
決めている。バイパスコンデンサ９は、第１ＦＥＴ１の
ソースＳに接続され、ＲＦ信号、ＬＯ信号、ＩＦ信号に
対する対接地インピーダンスを低くしている。
【００１４】また、ＬＯ信号増幅回路を構成する第３Ｆ
ＥＴ３は、デュアルゲート構造のＦＥＴからなり、その
第１ゲートＧ１には、ＬＯ信号入力端子ＬＯ１からＬＯ
信号入力整合回路１３およびカップリングコンデンサ１
４を介して、ＬＯ信号が入力されると共に、抵抗１５を
介して接地され、第２ゲートＧ２はソースＳに接続さ
れ、自己バイアス抵抗１６と共に無信号時の第３ＦＥＴ
３のドレイン電流を決めている。さらにソースＳには、
バイパスコンデンサ１７が接続され、ＬＯ信号に対する
対接地インピーダンスを低くしている。また、第３のＦ
ＥＴ３のドレインＤには、インダクタンス２０および安
定化抵抗１９を介してバイパス用コンデンサ２１により
接地された直流電源Ｖｄ２が接続されると共に、増幅さ
れたＬＯ信号が出力され、カップリングコンデンサ１８
を介して前述した第１のＦＥＴ１のゲートＧに入力され
る。これらにより、ソース接地型増幅回路が構成されて
いる。
ＥＴ３は、デュアルゲート構造のＦＥＴからなり、その
第１ゲートＧ１には、ＬＯ信号入力端子ＬＯ１からＬＯ
信号入力整合回路１３およびカップリングコンデンサ１
４を介して、ＬＯ信号が入力されると共に、抵抗１５を
介して接地され、第２ゲートＧ２はソースＳに接続さ
れ、自己バイアス抵抗１６と共に無信号時の第３ＦＥＴ
３のドレイン電流を決めている。さらにソースＳには、
バイパスコンデンサ１７が接続され、ＬＯ信号に対する
対接地インピーダンスを低くしている。また、第３のＦ
ＥＴ３のドレインＤには、インダクタンス２０および安
定化抵抗１９を介してバイパス用コンデンサ２１により
接地された直流電源Ｖｄ２が接続されると共に、増幅さ
れたＬＯ信号が出力され、カップリングコンデンサ１８
を介して前述した第１のＦＥＴ１のゲートＧに入力され
る。これらにより、ソース接地型増幅回路が構成されて
いる。
【００１５】図１に示される本発明でも、従来の図３に
示される回路と同様に、枠で囲まれた回路２２をモノリ
シックＩＣとし、他の部品を外付け素子としている。こ
の回路で、増幅されたＬＯ信号およびＲＦ信号が第１お
よび第２のＦＥＴ１、２に入力されると、第１および第
２のＦＥＴ１、２の非線形動作により第２のＦＥＴ２の
ドレインＤからＲＦ信号とＬＯ信号の和または差の周波
数成分であるＩＦ信号が得られ、第２ＦＥＴ２のドレイ
ンＤに接続されるＩＦ信号出力整合回路１０を介してＩ
Ｆ信号出力端子ＩＦ１から出力される。
示される回路と同様に、枠で囲まれた回路２２をモノリ
シックＩＣとし、他の部品を外付け素子としている。こ
の回路で、増幅されたＬＯ信号およびＲＦ信号が第１お
よび第２のＦＥＴ１、２に入力されると、第１および第
２のＦＥＴ１、２の非線形動作により第２のＦＥＴ２の
ドレインＤからＲＦ信号とＬＯ信号の和または差の周波
数成分であるＩＦ信号が得られ、第２ＦＥＴ２のドレイ
ンＤに接続されるＩＦ信号出力整合回路１０を介してＩ
Ｆ信号出力端子ＩＦ１から出力される。
【００１６】前述のように、本発明者は部品点数を減ら
してＩＣの小形化を図るため鋭意検討を重ねた結果、第
１ＦＥＴ１のドレインＤと第２ＦＥＴ２のソースＳとの
間に従来接続されていたインダクタンス素子を削除して
も、第２ＦＥＴ２のゲート長Ｌｇ２を第１ＦＥＴ１のゲ
ート長Ｌｇ１より長くすることにより、歪み特性を劣化
させないで、むしろ特性が向上した周波数変換回路を構
成することができることを見出した。すなわち、後述す
るＩＣで構成し、第１ＦＥＴ１および第２ＦＥＴ２のゲ
ート長Ｌｇ１、Ｌｇ２をそれぞれ変化させて、Ｌｇ２／
Ｌｇ１に対する出力３次インターポイント値ＯＩＰ３
（ｄＢｍ）（歪み特性の良さを判断するために用いられ
る）の関係を調べた結果、図２に示される結果が得られ
た。図２から、Ｌｇ２／Ｌｇ１が１の場合よりも大きい
方が、ＯＩＰ３が向上し、特にＬｇ２／Ｌｇ１が１.６
〜３.６の範囲であれば、ＯＩＰ３が１７ｄＢｍ以上と
なり、インダクタンス素子をなくしても、従来のゲート
長が等しくインダクタンス素子を設けた場合の１７ｄＢ
ｍよりも良好な歪み特性が得られることを見出した。
してＩＣの小形化を図るため鋭意検討を重ねた結果、第
１ＦＥＴ１のドレインＤと第２ＦＥＴ２のソースＳとの
間に従来接続されていたインダクタンス素子を削除して
も、第２ＦＥＴ２のゲート長Ｌｇ２を第１ＦＥＴ１のゲ
ート長Ｌｇ１より長くすることにより、歪み特性を劣化
させないで、むしろ特性が向上した周波数変換回路を構
成することができることを見出した。すなわち、後述す
るＩＣで構成し、第１ＦＥＴ１および第２ＦＥＴ２のゲ
ート長Ｌｇ１、Ｌｇ２をそれぞれ変化させて、Ｌｇ２／
Ｌｇ１に対する出力３次インターポイント値ＯＩＰ３
（ｄＢｍ）（歪み特性の良さを判断するために用いられ
る）の関係を調べた結果、図２に示される結果が得られ
た。図２から、Ｌｇ２／Ｌｇ１が１の場合よりも大きい
方が、ＯＩＰ３が向上し、特にＬｇ２／Ｌｇ１が１.６
〜３.６の範囲であれば、ＯＩＰ３が１７ｄＢｍ以上と
なり、インダクタンス素子をなくしても、従来のゲート
長が等しくインダクタンス素子を設けた場合の１７ｄＢ
ｍよりも良好な歪み特性が得られることを見出した。
【００１７】第２ＦＥＴ２のゲート長を第１ＦＥＴ１の
ゲート長より長くすると歪み特性を改良することができ
る理由はつぎのように考えられる。すなわち、第１ＦＥ
Ｔ１のピンチオフ電圧をＶｐ１、第２ＦＥＴ２のピンチ
オフ電圧をＶｐ２とすると、Ｌｇ２＞Ｌｇ１であれば、
同じウェハ上に作製された第１および第２のＦＥＴのピ
ンチオフ電圧は、Ｖｐ２＞Ｖｐ１という関係になる。た
とえばＬｇ１＝０.５μｍ、Ｌｇ２＝１μｍとした場
合、Ｖｐ１＝−１Ｖに設定すると、Ｖｐ２＝−０.９Ｖ
となり、第２ＦＥＴ２のピンチオフ電圧の方が０.１Ｖ
高くなる。
ゲート長より長くすると歪み特性を改良することができ
る理由はつぎのように考えられる。すなわち、第１ＦＥ
Ｔ１のピンチオフ電圧をＶｐ１、第２ＦＥＴ２のピンチ
オフ電圧をＶｐ２とすると、Ｌｇ２＞Ｌｇ１であれば、
同じウェハ上に作製された第１および第２のＦＥＴのピ
ンチオフ電圧は、Ｖｐ２＞Ｖｐ１という関係になる。た
とえばＬｇ１＝０.５μｍ、Ｌｇ２＝１μｍとした場
合、Ｖｐ１＝−１Ｖに設定すると、Ｖｐ２＝−０.９Ｖ
となり、第２ＦＥＴ２のピンチオフ電圧の方が０.１Ｖ
高くなる。
【００１８】このような関係から、同じ動作電流におい
ては、Ｌｇ１＝Ｌｇ２の場合における第２ＦＥＴ２のド
レイン・ソース間電圧ＶｄｓＡと、Ｌｇ２＞Ｌｇ１の場
合における第２ＦＥＴ２のドレイン・ソース間電圧Ｖｄ
ｓＢとの関係は、ＶｄｓＢ＞ＶｄｓＡとなる。また、Ｌ
Ｏ信号により第１ＦＥＴ１の状態がオン状態からオフ状
態になったとき、第２ＦＥＴ２のドレイン・ソース間電
圧の変化幅は、Ｌｇ２＞Ｌｇ１の場合の方が大きくな
る。
ては、Ｌｇ１＝Ｌｇ２の場合における第２ＦＥＴ２のド
レイン・ソース間電圧ＶｄｓＡと、Ｌｇ２＞Ｌｇ１の場
合における第２ＦＥＴ２のドレイン・ソース間電圧Ｖｄ
ｓＢとの関係は、ＶｄｓＢ＞ＶｄｓＡとなる。また、Ｌ
Ｏ信号により第１ＦＥＴ１の状態がオン状態からオフ状
態になったとき、第２ＦＥＴ２のドレイン・ソース間電
圧の変化幅は、Ｌｇ２＞Ｌｇ１の場合の方が大きくな
る。
【００１９】以上のように、第２ＦＥＴ２の動作電圧の
増加と、第２ＦＥＴ２のドレイン・ソース間電圧の変化
幅の増加による変換効率の改善により、周波数変換回路
の３次相互変調歪み特性が向上する。
増加と、第２ＦＥＴ２のドレイン・ソース間電圧の変化
幅の増加による変換効率の改善により、周波数変換回路
の３次相互変調歪み特性が向上する。
【００２０】実際に、図１に示される構成の周波数変換
回路において、半導体集積回路２２部をＧａＡｓで構成
し、ＦＥＴをＭＥＳＦＥＴとして、Ｌｇ１＝０.５μ
ｍ、Ｌｇ２＝１μｍにし、８５０ＭＨｚ、ＬＯ信号周波
数７４０ＭＨｚ、ＩＦ信号周波数１１０ＭＨｚ、ＬＯ信
号電力レベル−１０ｄＢｍの条件で測定すると、前述の
図２に示されるように、出力３次インターセプトポイン
ト（ＯＩＰ３）値が、１７.５ｄＢｍとなり、従来の図
３に示されるインダクタンス素子を有する構造で、Ｌｇ
１＝Ｌｇ２＝０.５μｍのＧａＡｓＭＥＳＦＥＴを使用
した場合の１７.０ｄＢｍよりもさらに向上し、３次相
互変調歪み特性を向上させることができた。
回路において、半導体集積回路２２部をＧａＡｓで構成
し、ＦＥＴをＭＥＳＦＥＴとして、Ｌｇ１＝０.５μ
ｍ、Ｌｇ２＝１μｍにし、８５０ＭＨｚ、ＬＯ信号周波
数７４０ＭＨｚ、ＩＦ信号周波数１１０ＭＨｚ、ＬＯ信
号電力レベル−１０ｄＢｍの条件で測定すると、前述の
図２に示されるように、出力３次インターセプトポイン
ト（ＯＩＰ３）値が、１７.５ｄＢｍとなり、従来の図
３に示されるインダクタンス素子を有する構造で、Ｌｇ
１＝Ｌｇ２＝０.５μｍのＧａＡｓＭＥＳＦＥＴを使用
した場合の１７.０ｄＢｍよりもさらに向上し、３次相
互変調歪み特性を向上させることができた。
【００２１】さらに、本発明者が鋭意検討を重ねた結
果、第１および第２のＦＥＴ１、２のゲート長は同じに
しておいても、第１ＦＥＴ１のゲート幅を第２ＦＥＴ２
のゲート幅より広くしても、同様に３次相互変調歪み特
性を改善することができることを見出した。これは、第
１ＦＥＴ１のゲート幅を広くすることにより、オン抵抗
を下げることができるためと考えられる。
果、第１および第２のＦＥＴ１、２のゲート長は同じに
しておいても、第１ＦＥＴ１のゲート幅を第２ＦＥＴ２
のゲート幅より広くしても、同様に３次相互変調歪み特
性を改善することができることを見出した。これは、第
１ＦＥＴ１のゲート幅を広くすることにより、オン抵抗
を下げることができるためと考えられる。
【００２２】前述の回路構成で、直流電源Ｖｄ１はチョ
ークコイル１１を介して第２ＦＥＴ２のドレインＤに接
続されているが、このチョークコイル１１を使用せず
に、ＩＦ出力整合回路１０内に存在するインダクタを介
して第２ＦＥＴ２のドレインＤに電源電圧を供給するこ
とも可能である。さらに、図１に示される周波数変換回
路はその使用素子すべてを集積回路化すること、または
集積回路２２内の一部をさらに外付け素子として集積回
路化することもできる。
ークコイル１１を介して第２ＦＥＴ２のドレインＤに接
続されているが、このチョークコイル１１を使用せず
に、ＩＦ出力整合回路１０内に存在するインダクタを介
して第２ＦＥＴ２のドレインＤに電源電圧を供給するこ
とも可能である。さらに、図１に示される周波数変換回
路はその使用素子すべてを集積回路化すること、または
集積回路２２内の一部をさらに外付け素子として集積回
路化することもできる。
【００２３】
【発明の効果】以上のように、本発明によれば、使用し
ているＦＥＴのサイズを少し変更することにより、回路
部品数を減らすことができ、周波数変換回路の３次相互
変調歪み特性の劣化を抑え、集積回路化が容易な周波数
変換回路を実現できるという効果がある。
ているＦＥＴのサイズを少し変更することにより、回路
部品数を減らすことができ、周波数変換回路の３次相互
変調歪み特性の劣化を抑え、集積回路化が容易な周波数
変換回路を実現できるという効果がある。
【図１】本発明による周波数変換回路の一実施形態の回
路構成を示す説明図である。
路構成を示す説明図である。
【図２】図１の構成で、第１ＦＥＴのゲート長と第２Ｆ
ＥＴのゲート長の関係を変えたときのＬｇ２／Ｌｇ１に
対するＯＩＰ３の関係を示す図である。
ＥＴのゲート長の関係を変えたときのＬｇ２／Ｌｇ１に
対するＯＩＰ３の関係を示す図である。
【図３】従来の周波数変換回路の一例の回路構成を示す
説明図である。
説明図である。
【符号の説明】
１ 第１のＦＥＴ
２ 第２のＦＥＴ
３ 第３のＦＥＴ
Claims (3)
- 【請求項１】 周波数変換用の第１および第２の電界効
果トランジスタと、前記第１の電界効果トランジスタの
ドレインと前記第２の電界効果トランジスタのソースが
接続され、第３の電界効果トランジスタにより構成され
る局部発振信号増幅用のソース接地型増幅回路とを備
え、前記第１の電界効果トランジスタは前記第３の電界
効果トランジスタで増幅された局部発振信号が入力する
ゲートと高周波的に接地されるソースを有し、前記第２
の電界効果トランジスタは受信高周波信号が入力するゲ
ートと直流電源が印加されると共に中間周波数信号を出
力するドレインを有し、前記第３の電界効果トランジス
タは局部発振信号が入力するゲートと直流電源が印加さ
れると共に増幅した局部発振信号を出力するドレインを
有する周波数変換回路において、前記第１の電界効果ト
ランジスタのドレインと前記第２の電界効果トランジス
タのソースとが直接接続され、かつ、前記第２の電界効
果トランジスタのゲート長が前記第１の電界効果トラン
ジスタのゲート長よりも長く形成されていることを特徴
とする周波数変換回路。 - 【請求項２】 前記第２の電界効果トランジスタのゲー
ト長が、前記第１の電界効果トランジスタのゲート長よ
りも１.６〜３.６倍の長さに形成されていることを特徴
とする請求項１記載の周波数変換回路。 - 【請求項３】 前記第１の電界効果トランジスタのゲー
ト幅が、前記第２の電界効果トランジスタのゲート幅よ
りも広く形成されていることを特徴とする請求項１また
は２記載の周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062241A JP2003264432A (ja) | 2002-03-07 | 2002-03-07 | 周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062241A JP2003264432A (ja) | 2002-03-07 | 2002-03-07 | 周波数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003264432A true JP2003264432A (ja) | 2003-09-19 |
| JP2003264432A5 JP2003264432A5 (ja) | 2005-04-28 |
Family
ID=29196109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002062241A Pending JP2003264432A (ja) | 2002-03-07 | 2002-03-07 | 周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003264432A (ja) |
-
2002
- 2002-03-07 JP JP2002062241A patent/JP2003264432A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040621 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070116 |
|
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| A02 | Decision of refusal |
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