JP2003243970A - ダブルエッジトリガ型フリップフロップ回路 - Google Patents
ダブルエッジトリガ型フリップフロップ回路Info
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Abstract
(57)【要約】
【課題】 ダブルエッジトリガ型フリップフロップ回路
において、入力データ信号の負荷を低減するとともに、
クロック周波数が小さい場合におけるダイナミック回路
の動作を安定化する。 【解決手段】 クロック信号とクロック信号を所定の遅
延値だけ遅らせてかつ反転させた信号とを入力制御信号
ＣＫ，ＣＫＤＢとして使用し、上記遅延値で設定された
期間でデータ入力を行うダイナミック回路で構成された
立ち上がり入力部１１を設け、クロック信号を反転させ
た信号とクロック信号を所定の遅延値だけ遅らせてかつ
反転させた信号を入力制御信号ＣＫＢ，ＣＫＤとして使
用し、上記遅延値で設定された期間でデータ入力を行う
ダイナミック回路で構成された立ち上がり入力部１３を
設け、クロック信号を入力制御信号ＣＫとして制御され
るトライステートインバータを含む立ち上がり出力部１
２および立ち下がり出力部１４を設ける。
において、入力データ信号の負荷を低減するとともに、
クロック周波数が小さい場合におけるダイナミック回路
の動作を安定化する。 【解決手段】 クロック信号とクロック信号を所定の遅
延値だけ遅らせてかつ反転させた信号とを入力制御信号
ＣＫ，ＣＫＤＢとして使用し、上記遅延値で設定された
期間でデータ入力を行うダイナミック回路で構成された
立ち上がり入力部１１を設け、クロック信号を反転させ
た信号とクロック信号を所定の遅延値だけ遅らせてかつ
反転させた信号を入力制御信号ＣＫＢ，ＣＫＤとして使
用し、上記遅延値で設定された期間でデータ入力を行う
ダイナミック回路で構成された立ち上がり入力部１３を
設け、クロック信号を入力制御信号ＣＫとして制御され
るトライステートインバータを含む立ち上がり出力部１
２および立ち下がり出力部１４を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ダブルエッジトリ
ガ型フリップフロップ回路に関するものである。
ガ型フリップフロップ回路に関するものである。
【０００２】
【従来の技術】フリップフロップ回路は論理回路におけ
るデータ保持のため広く用いられているが、特にクロッ
ク系の消費電力を低減するため、クロック信号の立ち上
がりエッジと立ち下がりエッジの両方でデータ入出力を
実行するダブルエッジトリガ型フリップフロップ回路も
使用されている。ダブルエッジトリガ型フリップフロッ
プ回路の従来例について、以下に説明する。
るデータ保持のため広く用いられているが、特にクロッ
ク系の消費電力を低減するため、クロック信号の立ち上
がりエッジと立ち下がりエッジの両方でデータ入出力を
実行するダブルエッジトリガ型フリップフロップ回路も
使用されている。ダブルエッジトリガ型フリップフロッ
プ回路の従来例について、以下に説明する。
【０００３】図９はＣＭＯＳトランジスタを用いた従来
のダブルエッジトリガ型フリップフロップ回路の一構成
例（特許第３０２４３９７号）を示す回路図である。こ
のダブルエッジトリガ型フリップフロップ回路は、ＮＭ
ＯＳトランジスタＮ５１〜Ｎ５６、ＰＭＯＳトランジス
タＰ５１〜Ｐ５６、ＡＮＤ回路ＡＮＤ１を含み、入力デ
ータ信号Ｄ、入力制御信号ＣＫ、入力制御信号ＣＫＢを
入力して出力データ信号Ｑを出力する回路である。ここ
で入力制御信号ＣＫＢは入力制御信号ＣＫの反転論理信
号である。
のダブルエッジトリガ型フリップフロップ回路の一構成
例（特許第３０２４３９７号）を示す回路図である。こ
のダブルエッジトリガ型フリップフロップ回路は、ＮＭ
ＯＳトランジスタＮ５１〜Ｎ５６、ＰＭＯＳトランジス
タＰ５１〜Ｐ５６、ＡＮＤ回路ＡＮＤ１を含み、入力デ
ータ信号Ｄ、入力制御信号ＣＫ、入力制御信号ＣＫＢを
入力して出力データ信号Ｑを出力する回路である。ここ
で入力制御信号ＣＫＢは入力制御信号ＣＫの反転論理信
号である。
【０００４】また図１０は図９のダブルエッジトリガ型
フリップフロップ回路の動作を示すタイムチャートであ
る。図９において、入力制御信号ＣＫがＬレベルの期間
にはノードＸ１は入力データ信号Ｄの反転値を示し、ノ
ードＸ２はＰＭＯＳトランジスタＰ５３によりＨレベル
に固定される。続いて入力制御信号ＣＫがＨレベルに遷
移するとき、ノードＸ２にはノードＸ１の反転値が出力
される。また入力制御信号ＣＫＢは入力制御信号ＣＫの
反転論理信号であり、入力制御信号ＣＫＢがＬレベルの
期間にはノードＹ１は入力データ信号Ｄの反転値を示
し、ノードＹ２はＰＭＯＳトランジスタＰ５６によりＨ
レベルに固定される。続いて入力制御信号ＣＫＢがＨレ
ベルに遷移するとき、ノードＹ２にはノードＹ１の反転
値が出力される。
フリップフロップ回路の動作を示すタイムチャートであ
る。図９において、入力制御信号ＣＫがＬレベルの期間
にはノードＸ１は入力データ信号Ｄの反転値を示し、ノ
ードＸ２はＰＭＯＳトランジスタＰ５３によりＨレベル
に固定される。続いて入力制御信号ＣＫがＨレベルに遷
移するとき、ノードＸ２にはノードＸ１の反転値が出力
される。また入力制御信号ＣＫＢは入力制御信号ＣＫの
反転論理信号であり、入力制御信号ＣＫＢがＬレベルの
期間にはノードＹ１は入力データ信号Ｄの反転値を示
し、ノードＹ２はＰＭＯＳトランジスタＰ５６によりＨ
レベルに固定される。続いて入力制御信号ＣＫＢがＨレ
ベルに遷移するとき、ノードＹ２にはノードＹ１の反転
値が出力される。
【０００５】したがって、入力制御信号ＣＫがＨレベル
の期間にはＡＮＤ回路ＡＮＤ１によりノードＸ２の値が
出力データ信号Ｑとして出力され、入力制御信号ＣＫが
Ｌレベルの期間にはＡＮＤ回路ＡＮＤ１によりノードＹ
２の値が出力データ信号Ｑとして出力される。
の期間にはＡＮＤ回路ＡＮＤ１によりノードＸ２の値が
出力データ信号Ｑとして出力され、入力制御信号ＣＫが
Ｌレベルの期間にはＡＮＤ回路ＡＮＤ１によりノードＹ
２の値が出力データ信号Ｑとして出力される。
【０００６】図９の例では、ＮＭＯＳトランジスタＮ５
１とＰＭＯＳトランジスタＰ５１〜Ｐ５２とを立ち上が
り入力部５１とみなし、ＮＭＯＳトランジスタＮ５２〜
Ｎ５３とＰＭＯＳトランジスタＰ５３とを立ち上がり出
力部５２とみなし、ＮＭＯＳトランジスタＮ５４とＰＭ
ＯＳトランジスタＰ５４〜Ｐ５５とを立ち下がり入力部
５３とみなし、ＮＭＯＳトランジスタＮ５５〜Ｎ５６と
ＰＭＯＳトランジスタＰ５６とを立ち下がり出力部５４
とみなし、ＡＮＤ回路ＡＮＤ１をデータ出力部５５とみ
なすことができる。ノードＸ１は立ち上がり入力部５１
の出力とみなし、ノードＹ１は立ち下がり入力部５３の
出力とみなし、ノードＸ２は立ち上がり出力部５２の出
力とみなし、ノードＹ２は立ち下がり出力部５４の出力
とみなすことができる。
１とＰＭＯＳトランジスタＰ５１〜Ｐ５２とを立ち上が
り入力部５１とみなし、ＮＭＯＳトランジスタＮ５２〜
Ｎ５３とＰＭＯＳトランジスタＰ５３とを立ち上がり出
力部５２とみなし、ＮＭＯＳトランジスタＮ５４とＰＭ
ＯＳトランジスタＰ５４〜Ｐ５５とを立ち下がり入力部
５３とみなし、ＮＭＯＳトランジスタＮ５５〜Ｎ５６と
ＰＭＯＳトランジスタＰ５６とを立ち下がり出力部５４
とみなし、ＡＮＤ回路ＡＮＤ１をデータ出力部５５とみ
なすことができる。ノードＸ１は立ち上がり入力部５１
の出力とみなし、ノードＹ１は立ち下がり入力部５３の
出力とみなし、ノードＸ２は立ち上がり出力部５２の出
力とみなし、ノードＹ２は立ち下がり出力部５４の出力
とみなすことができる。
【０００７】ノードＸ１〜Ｘ２およびノードＹ１〜Ｙ２
には、データ保持のための回路がなく、全てダイナミッ
ク回路の出力となるため、入力信号の組み合わせによっ
ては不安定な状態が存在する。例えば、入力制御信号Ｃ
ＫがＨレベルでかつ入力データ信号ＤがＬレベルの場合
は、ノードＸ１がハイインピーダンス状態になり、入力
制御信号ＣＫがＨレベルでかつ入力データ信号ＤがＨレ
ベルの場合はノードＸ２がハイインピーダンス状態にな
る。
には、データ保持のための回路がなく、全てダイナミッ
ク回路の出力となるため、入力信号の組み合わせによっ
ては不安定な状態が存在する。例えば、入力制御信号Ｃ
ＫがＨレベルでかつ入力データ信号ＤがＬレベルの場合
は、ノードＸ１がハイインピーダンス状態になり、入力
制御信号ＣＫがＨレベルでかつ入力データ信号ＤがＨレ
ベルの場合はノードＸ２がハイインピーダンス状態にな
る。
【０００８】
【発明が解決しようとする課題】図９の回路の例の場
合、ノードＸ１〜Ｘ２およびノードＹ１〜Ｙ２の値を保
持する回路が存在せずハイインピーダンス状態が発生す
るため、クロック信号の周期が大きくなると、つまり低
周波動作時において動作が不安定になるという問題点が
ある。
合、ノードＸ１〜Ｘ２およびノードＹ１〜Ｙ２の値を保
持する回路が存在せずハイインピーダンス状態が発生す
るため、クロック信号の周期が大きくなると、つまり低
周波動作時において動作が不安定になるという問題点が
ある。
【０００９】また、入力データ信号Ｄがゲートに与えら
れるトランジスタ数は４であり、入力データ信号Ｄにト
ランジスタ４個分の負荷が加わることになり、入力デー
タ信号Ｄの負荷が大きく、入力データ信号Ｄを駆動する
部分の消費電力が大きくなるという問題がある。
れるトランジスタ数は４であり、入力データ信号Ｄにト
ランジスタ４個分の負荷が加わることになり、入力デー
タ信号Ｄの負荷が大きく、入力データ信号Ｄを駆動する
部分の消費電力が大きくなるという問題がある。
【００１０】本発明の目的は、入力データ信号の負荷が
小さく、かつクロック周波数が小さい場合でも安定動作
するダブルエッジトリガ型フリップフロップ回路を提供
することにある。
小さく、かつクロック周波数が小さい場合でも安定動作
するダブルエッジトリガ型フリップフロップ回路を提供
することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明では、ダイナミック回路を用いた入力部におい
てダイナミック回路の出力ノードの保持をフリップフロ
ップの出力結果で制御されたＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタで行い、かつ立ち上がり出力部
と立ち下がり出力部を入力制御信号（クロック信号）で
制御されたトライステートインバータで構成することに
より、入力データ信号負荷を低減するとともにハイイン
ピーダンス状態の発生を回避している。
に本発明では、ダイナミック回路を用いた入力部におい
てダイナミック回路の出力ノードの保持をフリップフロ
ップの出力結果で制御されたＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタで行い、かつ立ち上がり出力部
と立ち下がり出力部を入力制御信号（クロック信号）で
制御されたトライステートインバータで構成することに
より、入力データ信号負荷を低減するとともにハイイン
ピーダンス状態の発生を回避している。
【００１２】以下、具体的に説明する。
【００１３】請求項１記載のダブルエッジトリガ型フリ
ップフロップ回路は、少なくとも１個以上の入力データ
信号の入力端子と、出力データ信号の出力端子と、第１
の入力制御信号の入力端子と、第１の入力制御信号を論
理反転させた第２の入力制御信号の入力端子と、第１の
入力制御信号を所定の遅延値だけ遅延させた第３の入力
制御信号の入力端子と、第３の入力制御信号を論理反転
させた第４の入力制御信号の入力端子と、入力データ信
号と第１の入力制御信号と第４の入力制御信号とを入力
し第１の出力信号を出力する第１の入力部と、入力デー
タ信号と第２の入力制御信号と第３の入力制御信号とを
入力し第２の出力信号を出力する第２の入力部と、第１
の出力信号と第１の入力制御信号とを入力し第３の出力
信号を出力データ信号の出力端子に出力する第１の出力
部と、第２の出力信号と第２の入力制御信号とを入力し
第４の出力信号を出力データ信号の出力端子に出力する
第２の出力部とを有している。
ップフロップ回路は、少なくとも１個以上の入力データ
信号の入力端子と、出力データ信号の出力端子と、第１
の入力制御信号の入力端子と、第１の入力制御信号を論
理反転させた第２の入力制御信号の入力端子と、第１の
入力制御信号を所定の遅延値だけ遅延させた第３の入力
制御信号の入力端子と、第３の入力制御信号を論理反転
させた第４の入力制御信号の入力端子と、入力データ信
号と第１の入力制御信号と第４の入力制御信号とを入力
し第１の出力信号を出力する第１の入力部と、入力デー
タ信号と第２の入力制御信号と第３の入力制御信号とを
入力し第２の出力信号を出力する第２の入力部と、第１
の出力信号と第１の入力制御信号とを入力し第３の出力
信号を出力データ信号の出力端子に出力する第１の出力
部と、第２の出力信号と第２の入力制御信号とを入力し
第４の出力信号を出力データ信号の出力端子に出力する
第２の出力部とを有している。
【００１４】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
【００１５】ここで、第１の入力部は、第１段階および
第４段階で第１の出力信号の値を固定し、第２段階で入
力データ信号の値に依存した結果を出力すると共に出力
データ信号の出力端子の値に依存して第１の出力信号の
値の保持を行う。第２の入力部は、第２段階および第３
段階で第２の出力信号の値を固定し、第４段階で入力デ
ータ信号の値に依存した結果を出力すると共に出力デー
タ信号の出力端子の値に依存して第２の出力信号の値の
保持を行う。第１の出力部は、第１の入力部の出力結果
に依存した値を第２段階および第３段階で出力する。第
２の出力部は、第２の入力部の出力結果に依存した値を
第１段階および第４段階で出力する。
第４段階で第１の出力信号の値を固定し、第２段階で入
力データ信号の値に依存した結果を出力すると共に出力
データ信号の出力端子の値に依存して第１の出力信号の
値の保持を行う。第２の入力部は、第２段階および第３
段階で第２の出力信号の値を固定し、第４段階で入力デ
ータ信号の値に依存した結果を出力すると共に出力デー
タ信号の出力端子の値に依存して第２の出力信号の値の
保持を行う。第１の出力部は、第１の入力部の出力結果
に依存した値を第２段階および第３段階で出力する。第
２の出力部は、第２の入力部の出力結果に依存した値を
第１段階および第４段階で出力する。
【００１６】この構成によれば、第１および第２の入力
部で第１および第２の出力信号の保持を行っているた
め、ハイインピーダンス状態が発生せず、低クロック周
波数でも安定動作可能なダブルエッジトリガ型フリップ
フロップ回路が得られる。
部で第１および第２の出力信号の保持を行っているた
め、ハイインピーダンス状態が発生せず、低クロック周
波数でも安定動作可能なダブルエッジトリガ型フリップ
フロップ回路が得られる。
【００１７】請求項２記載のダブルエッジトリガ型フリ
ップフロップ回路は、請求項１記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
ップフロップ回路は、請求項１記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
【００１８】第１の入力部は、ソースが第１の電源に接
続され、ドレインが第１の節点に接続され、ゲートが第
１の入力制御信号の入力端子に接続された第１のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第１の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第２のＰＭＯＳトランジスタ
と、ソースが第２の節点に接続され、ドレインが第１の
節点に接続され、ゲートが第４の入力制御信号の入力端
子に接続された第１のＮＭＯＳトランジスタと、ソース
が第３の節点に接続され、ドレインが第２の節点に接続
され、ゲートが入力データ信号の入力端子に接続された
第２のＮＭＯＳトランジスタと、ソースが第２の電源に
接続され、ドレインが第３の節点に接続され、ゲートが
第１の入力制御信号の入力端子に接続された第３のＮＭ
ＯＳトランジスタと、ソースが第２の電源に接続され、
ドレインが第１の節点に接続され、ゲートが出力データ
信号の出力端子に接続された第４のＮＭＯＳトランジス
タとを有している。
続され、ドレインが第１の節点に接続され、ゲートが第
１の入力制御信号の入力端子に接続された第１のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第１の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第２のＰＭＯＳトランジスタ
と、ソースが第２の節点に接続され、ドレインが第１の
節点に接続され、ゲートが第４の入力制御信号の入力端
子に接続された第１のＮＭＯＳトランジスタと、ソース
が第３の節点に接続され、ドレインが第２の節点に接続
され、ゲートが入力データ信号の入力端子に接続された
第２のＮＭＯＳトランジスタと、ソースが第２の電源に
接続され、ドレインが第３の節点に接続され、ゲートが
第１の入力制御信号の入力端子に接続された第３のＮＭ
ＯＳトランジスタと、ソースが第２の電源に接続され、
ドレインが第１の節点に接続され、ゲートが出力データ
信号の出力端子に接続された第４のＮＭＯＳトランジス
タとを有している。
【００１９】第２の入力部は、ソースが第１の電源に接
続され、ドレインが第４の節点に接続され、ゲートが第
２の入力制御信号の入力端子に接続された第３のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第４の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第４のＰＭＯＳトランジスタ
と、ソースが第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが第３の入力制御信号の入力端
子に接続された第５のＮＭＯＳトランジスタと、ソース
が第６の節点に接続され、ドレインが第５の節点に接続
され、ゲートが入力データ信号の入力端子に接続された
第６のＮＭＯＳトランジスタと、ソースが第２の電源に
接続され、ドレインが第６の節点に接続され、ゲートが
第２の入力制御信号の入力端子に接続された第７のＮＭ
ＯＳトランジスタと、ソースが第２の電源に接続され、
ドレインが第４の節点に接続され、ゲートが出力データ
信号の出力端子に接続された第８のＮＭＯＳトランジス
タとを有している。
続され、ドレインが第４の節点に接続され、ゲートが第
２の入力制御信号の入力端子に接続された第３のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第４の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第４のＰＭＯＳトランジスタ
と、ソースが第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが第３の入力制御信号の入力端
子に接続された第５のＮＭＯＳトランジスタと、ソース
が第６の節点に接続され、ドレインが第５の節点に接続
され、ゲートが入力データ信号の入力端子に接続された
第６のＮＭＯＳトランジスタと、ソースが第２の電源に
接続され、ドレインが第６の節点に接続され、ゲートが
第２の入力制御信号の入力端子に接続された第７のＮＭ
ＯＳトランジスタと、ソースが第２の電源に接続され、
ドレインが第４の節点に接続され、ゲートが出力データ
信号の出力端子に接続された第８のＮＭＯＳトランジス
タとを有している。
【００２０】第１の出力部は、ソースが第１の電源に接
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第１の節点に接続された第５のＰＭＯＳト
ランジスタと、ソースが第７の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
１の節点に接続された第９のＮＭＯＳトランジスタと、
ソースが第２の電源に接続され、ドレインが第７の節点
に接続され、ゲートが第１の入力制御信号の入力端子に
接続された第１０のＮＭＯＳトランジスタとを有してい
る。
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第１の節点に接続された第５のＰＭＯＳト
ランジスタと、ソースが第７の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
１の節点に接続された第９のＮＭＯＳトランジスタと、
ソースが第２の電源に接続され、ドレインが第７の節点
に接続され、ゲートが第１の入力制御信号の入力端子に
接続された第１０のＮＭＯＳトランジスタとを有してい
る。
【００２１】第２の出力部は、ソースが第１の電源に接
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第４の節点に接続された第６のＰＭＯＳト
ランジスタと、ソースが第８の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
４の節点に接続された第１１のＮＭＯＳトランジスタ
と、ソースが第２の電源に接続され、ドレインが第８の
節点に接続され、ゲートが第２の入力制御信号の入力端
子に接続された第１２のＮＭＯＳトランジスタとを有し
ている。
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第４の節点に接続された第６のＰＭＯＳト
ランジスタと、ソースが第８の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
４の節点に接続された第１１のＮＭＯＳトランジスタ
と、ソースが第２の電源に接続され、ドレインが第８の
節点に接続され、ゲートが第２の入力制御信号の入力端
子に接続された第１２のＮＭＯＳトランジスタとを有し
ている。
【００２２】この構成によれば、入力データ信号の負荷
が２個のＮＭＯＳトランジスタのみとなり、入力データ
信号の負荷が小さく、入力データ信号を駆動する部分の
消費電力を少なくできる。
が２個のＮＭＯＳトランジスタのみとなり、入力データ
信号の負荷が小さく、入力データ信号を駆動する部分の
消費電力を少なくできる。
【００２３】請求項３記載のダブルエッジトリガ型フリ
ップフロップ回路は、入力データ信号の入力端子と、出
力データ信号の出力端子と、第１の入力制御信号の入力
端子と、第１の入力制御信号を論理反転させた第２の入
力制御信号の入力端子と、第１の入力制御信号を所定の
遅延値だけ遅延させた第３の入力制御信号の入力端子
と、第３の入力制御信号を論理反転させた第４の入力制
御信号の入力端子と、入力データ信号と第１の入力制御
信号と第２の入力制御信号とを入力し第１の出力信号と
第２の出力信号を出力する第１の入力部と、入力データ
信号と第１の入力制御信号と第２の入力制御信号とを入
力し第３の出力信号と第４の出力信号を出力する第２の
入力部と、第１の出力信号と第２の出力信号と第３の出
力信号と第４の出力信号と第３の入力制御信号と第４の
入力制御信号とを入力し第５の出力信号を出力する第１
の出力部と、第５の出力信号を入力し第６の出力信号を
出力データ信号の出力端子へ出力する第２の出力部とを
有している。
ップフロップ回路は、入力データ信号の入力端子と、出
力データ信号の出力端子と、第１の入力制御信号の入力
端子と、第１の入力制御信号を論理反転させた第２の入
力制御信号の入力端子と、第１の入力制御信号を所定の
遅延値だけ遅延させた第３の入力制御信号の入力端子
と、第３の入力制御信号を論理反転させた第４の入力制
御信号の入力端子と、入力データ信号と第１の入力制御
信号と第２の入力制御信号とを入力し第１の出力信号と
第２の出力信号を出力する第１の入力部と、入力データ
信号と第１の入力制御信号と第２の入力制御信号とを入
力し第３の出力信号と第４の出力信号を出力する第２の
入力部と、第１の出力信号と第２の出力信号と第３の出
力信号と第４の出力信号と第３の入力制御信号と第４の
入力制御信号とを入力し第５の出力信号を出力する第１
の出力部と、第５の出力信号を入力し第６の出力信号を
出力データ信号の出力端子へ出力する第２の出力部とを
有している。
【００２４】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
【００２５】ここで、第１の入力部は、第１段階および
第４段階で第１の出力信号および第２の出力信号の値を
固定し第２段階および第３段階で入力データ信号の値に
依存した結果を出力する。第２の入力部は、第２段階お
よび第３段階で第３の出力信号および第４の出力信号の
値を固定し第１段階および第４段階で入力データ信号の
値に依存した結果を出力する。第１の出力部は、第２段
階では第１の出力信号と第２の出力信号に依存した値を
出力し、第４段階で第３の出力信号と第４の出力信号に
依存した値を出力する。第２の出力部は、第５の出力信
号に依存した値を出力すると共に第５の出力信号の値を
保持する。
第４段階で第１の出力信号および第２の出力信号の値を
固定し第２段階および第３段階で入力データ信号の値に
依存した結果を出力する。第２の入力部は、第２段階お
よび第３段階で第３の出力信号および第４の出力信号の
値を固定し第１段階および第４段階で入力データ信号の
値に依存した結果を出力する。第１の出力部は、第２段
階では第１の出力信号と第２の出力信号に依存した値を
出力し、第４段階で第３の出力信号と第４の出力信号に
依存した値を出力する。第２の出力部は、第５の出力信
号に依存した値を出力すると共に第５の出力信号の値を
保持する。
【００２６】この構成によれば、第２の出力部で第５の
出力信号の保持を行っているため、ハイインピーダンス
状態が発生せず、低クロック周波数でも安定動作可能な
ダブルエッジトリガ型フリップフロップ回路が得られ
る。
出力信号の保持を行っているため、ハイインピーダンス
状態が発生せず、低クロック周波数でも安定動作可能な
ダブルエッジトリガ型フリップフロップ回路が得られ
る。
【００２７】請求項４記載のダブルエッジトリガ型フリ
ップフロップ回路は、請求項３記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
ップフロップ回路は、請求項３記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
【００２８】第１の入力部は、ソースが入力データ信号
の入力端子に接続され、ドレインが第１の節点に接続さ
れ、ゲートが第１の入力制御信号の入力端子に接続され
た第１のＮＭＯＳトランジスタと、ソースが入力データ
信号の入力端子に接続され、ドレインが第２の節点に接
続され、ゲートが第２の入力制御信号の入力端子に接続
された第１のＰＭＯＳトランジスタと、ソースが第１の
電源に接続され、ドレインが第１の節点に接続され、ゲ
ートが第１の入力制御信号の入力端子に接続された第２
のＰＭＯＳトランジスタと、ソースが第２の電源に接続
され、ドレインが第２の節点に接続され、ゲートが第２
の入力制御信号の入力端子に接続された第２のＮＭＯＳ
トランジスタとを有している。
の入力端子に接続され、ドレインが第１の節点に接続さ
れ、ゲートが第１の入力制御信号の入力端子に接続され
た第１のＮＭＯＳトランジスタと、ソースが入力データ
信号の入力端子に接続され、ドレインが第２の節点に接
続され、ゲートが第２の入力制御信号の入力端子に接続
された第１のＰＭＯＳトランジスタと、ソースが第１の
電源に接続され、ドレインが第１の節点に接続され、ゲ
ートが第１の入力制御信号の入力端子に接続された第２
のＰＭＯＳトランジスタと、ソースが第２の電源に接続
され、ドレインが第２の節点に接続され、ゲートが第２
の入力制御信号の入力端子に接続された第２のＮＭＯＳ
トランジスタとを有している。
【００２９】第２の入力部は、ソースが入力データ信号
の入力端子に接続され、ドレインが第３の節点に接続さ
れ、ゲートが第２の入力制御信号の入力端子に接続され
た第３のＮＭＯＳトランジスタと、ソースが入力データ
信号の入力端子に接続され、ドレインが第４の節点に接
続され、ゲートが第１の入力制御信号の入力端子に接続
された第３のＰＭＯＳトランジスタと、ソースが第１の
電源に接続され、ドレインが第３の節点に接続され、ゲ
ートが第２の入力制御信号の入力端子に接続された第４
のＰＭＯＳトランジスタと、ソースが第２の電源に接続
され、ドレインが第４の節点に接続され、ゲートが第１
の入力制御信号の入力端子に接続された第４のＮＭＯＳ
トランジスタとを有している。
の入力端子に接続され、ドレインが第３の節点に接続さ
れ、ゲートが第２の入力制御信号の入力端子に接続され
た第３のＮＭＯＳトランジスタと、ソースが入力データ
信号の入力端子に接続され、ドレインが第４の節点に接
続され、ゲートが第１の入力制御信号の入力端子に接続
された第３のＰＭＯＳトランジスタと、ソースが第１の
電源に接続され、ドレインが第３の節点に接続され、ゲ
ートが第２の入力制御信号の入力端子に接続された第４
のＰＭＯＳトランジスタと、ソースが第２の電源に接続
され、ドレインが第４の節点に接続され、ゲートが第１
の入力制御信号の入力端子に接続された第４のＮＭＯＳ
トランジスタとを有している。
【００３０】第１の出力部は、ソースが第１の電源に接
続され、ドレインが第５の節点に接続され、ゲートが第
３の入力制御信号の入力端子に接続された第５のＰＭＯ
Ｓトランジスタと、ソースが第５の節点に接続され、ド
レインが第６の節点に接続され、ゲートが第１の節点に
接続された第６のＰＭＯＳトランジスタと、ソースが第
７の節点に接続され、ドレインが第６の節点に接続さ
れ、ゲートが第２の節点に接続された第５のＮＭＯＳト
ランジスタと、ソースが第２の電源に接続され、ドレイ
ンが第７の節点に接続され、ゲートが第４の入力制御信
号の入力端子に接続された第６のＮＭＯＳトランジスタ
と、ソースが第１の電源に接続され、ドレインが第８の
節点に接続され、ゲートが第４の入力制御信号の入力端
子に接続された第７のＰＭＯＳトランジスタと、ソース
が第８の節点に接続され、ドレインが第６の節点に接続
され、ゲートが第３の節点に接続された第８のＰＭＯＳ
トランジスタと、ソースが第９の節点に接続され、ドレ
インが第６の節点に接続され、ゲートが第４の節点に接
続された第７のＮＭＯＳトランジスタと、ソースが第２
の電源に接続され、ドレインが第９の節点に接続され、
ゲートが第３の入力制御信号の入力端子に接続された第
８のＮＭＯＳトランジスタとを有している。
続され、ドレインが第５の節点に接続され、ゲートが第
３の入力制御信号の入力端子に接続された第５のＰＭＯ
Ｓトランジスタと、ソースが第５の節点に接続され、ド
レインが第６の節点に接続され、ゲートが第１の節点に
接続された第６のＰＭＯＳトランジスタと、ソースが第
７の節点に接続され、ドレインが第６の節点に接続さ
れ、ゲートが第２の節点に接続された第５のＮＭＯＳト
ランジスタと、ソースが第２の電源に接続され、ドレイ
ンが第７の節点に接続され、ゲートが第４の入力制御信
号の入力端子に接続された第６のＮＭＯＳトランジスタ
と、ソースが第１の電源に接続され、ドレインが第８の
節点に接続され、ゲートが第４の入力制御信号の入力端
子に接続された第７のＰＭＯＳトランジスタと、ソース
が第８の節点に接続され、ドレインが第６の節点に接続
され、ゲートが第３の節点に接続された第８のＰＭＯＳ
トランジスタと、ソースが第９の節点に接続され、ドレ
インが第６の節点に接続され、ゲートが第４の節点に接
続された第７のＮＭＯＳトランジスタと、ソースが第２
の電源に接続され、ドレインが第９の節点に接続され、
ゲートが第３の入力制御信号の入力端子に接続された第
８のＮＭＯＳトランジスタとを有している。
【００３１】第２の出力部は、入力に第６の節点が接続
され反転信号を出力データ信号の出力端子に出力する第
１のインバータと、第１のインバータの出力信号を入力
し出力した反転信号を第１のインバータの入力に帰還さ
せる第２のインバータとを有している。
され反転信号を出力データ信号の出力端子に出力する第
１のインバータと、第１のインバータの出力信号を入力
し出力した反転信号を第１のインバータの入力に帰還さ
せる第２のインバータとを有している。
【００３２】この構成によれば、請求項３と同様の作用
が得られる。
が得られる。
【００３３】請求項５記載のダブルエッジトリガ型フリ
ップフロップ回路は、少なくとも１個以上の入力データ
信号の入力端子と、出力データ信号の出力端子と、第１
の入力制御信号の入力端子と、第１の入力制御信号を論
理反転させた第２の入力制御信号の入力端子と、第１の
入力制御信号を所定の遅延値だけ遅延させた第３の入力
制御信号の入力端子と、第３の入力制御信号を論理反転
させた第４の入力制御信号の入力端子と、入力データ信
号と第１の入力制御信号と第４の入力制御信号とを入力
し第１の出力信号を出力する第１の入力部と、入力デー
タ信号と第２の入力制御信号と第３の入力制御信号とを
入力し第２の出力信号を出力する第２の入力部と、第１
の出力信号と第２の出力信号と第１の入力制御信号と第
２の入力制御信号と第３の入力制御信号と第４の入力制
御信号とを入力し第３の出力信号を出力データ信号の出
力端子に出力する第１の出力部と、出力データ信号の出
力端子の値の保持を行う第２の出力部とを有している。
ップフロップ回路は、少なくとも１個以上の入力データ
信号の入力端子と、出力データ信号の出力端子と、第１
の入力制御信号の入力端子と、第１の入力制御信号を論
理反転させた第２の入力制御信号の入力端子と、第１の
入力制御信号を所定の遅延値だけ遅延させた第３の入力
制御信号の入力端子と、第３の入力制御信号を論理反転
させた第４の入力制御信号の入力端子と、入力データ信
号と第１の入力制御信号と第４の入力制御信号とを入力
し第１の出力信号を出力する第１の入力部と、入力デー
タ信号と第２の入力制御信号と第３の入力制御信号とを
入力し第２の出力信号を出力する第２の入力部と、第１
の出力信号と第２の出力信号と第１の入力制御信号と第
２の入力制御信号と第３の入力制御信号と第４の入力制
御信号とを入力し第３の出力信号を出力データ信号の出
力端子に出力する第１の出力部と、出力データ信号の出
力端子の値の保持を行う第２の出力部とを有している。
【００３４】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
【００３５】ここで、第１の入力部は、第１段階および
第４段階で第１の出力信号を特定の値に固定し第２段階
で入力データ信号の値に依存した結果を出力し第３段階
で出力データ信号の出力端子の値が特定の値を示す場合
にのみ第１の出力信号を特定の値に固定する。第２の入
力部は、第２段階および第３段階で第２の出力信号を特
定の値に固定し第４段階で入力データ信号の値に依存し
た結果を出力し第１段階で出力データ信号の出力端子の
値が特定の値を示す場合にのみ第２の出力信号を特定の
値に固定する。第１の出力部は、第１の入力部の出力結
果に依存した値を第２段階で出力し第２の入力部の出力
結果に依存した値を第４段階で出力する。
第４段階で第１の出力信号を特定の値に固定し第２段階
で入力データ信号の値に依存した結果を出力し第３段階
で出力データ信号の出力端子の値が特定の値を示す場合
にのみ第１の出力信号を特定の値に固定する。第２の入
力部は、第２段階および第３段階で第２の出力信号を特
定の値に固定し第４段階で入力データ信号の値に依存し
た結果を出力し第１段階で出力データ信号の出力端子の
値が特定の値を示す場合にのみ第２の出力信号を特定の
値に固定する。第１の出力部は、第１の入力部の出力結
果に依存した値を第２段階で出力し第２の入力部の出力
結果に依存した値を第４段階で出力する。
【００３６】この構成によれば、第２の出力部で出力デ
ータ信号の出力端子の値保持を行っているため、ハイイ
ンピーダンス状態が発生せず、低クロック周波数でも安
定動作可能なダブルエッジトリガ型フリップフロップ回
路が得られる。
ータ信号の出力端子の値保持を行っているため、ハイイ
ンピーダンス状態が発生せず、低クロック周波数でも安
定動作可能なダブルエッジトリガ型フリップフロップ回
路が得られる。
【００３７】請求項６記載のダブルエッジトリガ型フリ
ップフロップ回路は、請求項５記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
ップフロップ回路は、請求項５記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
【００３８】第１の入力部は、ソースが第１の電源に接
続され、ドレインが第１の節点に接続され、ゲートが第
１の入力制御信号の入力端子に接続された第１のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第１の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第２のＰＭＯＳトランジスタ
と、ソースが第２の節点に接続され、ドレインが第１の
節点に接続され、ゲートが入力データ信号の入力端子に
接続された第１のＮＭＯＳトランジスタと、ソースが第
３の節点に接続され、ドレインが第２の節点に接続さ
れ、ゲートが第４の入力制御信号の入力端子に接続され
た第２のＮＭＯＳトランジスタと、ソースが第２の電源
に接続され、ドレインが第３の節点に接続され、ゲート
が第１の入力制御信号の入力端子に接続された第３のＮ
ＭＯＳトランジスタとを有している。
続され、ドレインが第１の節点に接続され、ゲートが第
１の入力制御信号の入力端子に接続された第１のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第１の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第２のＰＭＯＳトランジスタ
と、ソースが第２の節点に接続され、ドレインが第１の
節点に接続され、ゲートが入力データ信号の入力端子に
接続された第１のＮＭＯＳトランジスタと、ソースが第
３の節点に接続され、ドレインが第２の節点に接続さ
れ、ゲートが第４の入力制御信号の入力端子に接続され
た第２のＮＭＯＳトランジスタと、ソースが第２の電源
に接続され、ドレインが第３の節点に接続され、ゲート
が第１の入力制御信号の入力端子に接続された第３のＮ
ＭＯＳトランジスタとを有している。
【００３９】第２の入力部は、ソースが第１の電源に接
続され、ドレインが第４の節点に接続され、ゲートが第
２の入力制御信号の入力端子に接続された第３のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第４の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第４のＰＭＯＳトランジスタ
と、ソースが第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが入力データ信号の入力端子に
接続された第４のＮＭＯＳトランジスタと、ソースが第
６の節点に接続され、ドレインが第５の節点に接続さ
れ、ゲートが第３の入力制御信号に接続された第５のＮ
ＭＯＳトランジスタと、ソースが第２の電源に接続さ
れ、ドレインが第６の節点に接続され、ゲートが第２の
入力制御信号の入力端子に接続された第６のＮＭＯＳト
ランジスタとを有している。
続され、ドレインが第４の節点に接続され、ゲートが第
２の入力制御信号の入力端子に接続された第３のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第４の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第４のＰＭＯＳトランジスタ
と、ソースが第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが入力データ信号の入力端子に
接続された第４のＮＭＯＳトランジスタと、ソースが第
６の節点に接続され、ドレインが第５の節点に接続さ
れ、ゲートが第３の入力制御信号に接続された第５のＮ
ＭＯＳトランジスタと、ソースが第２の電源に接続さ
れ、ドレインが第６の節点に接続され、ゲートが第２の
入力制御信号の入力端子に接続された第６のＮＭＯＳト
ランジスタとを有している。
【００４０】第１の出力部は、ソースが第１の電源に接
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第１の節点に接続された第５のＰＭＯＳト
ランジスタと、ソースが第７の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
１の節点に接続された第７のＮＭＯＳトランジスタと、
ソースが第２の節点に接続され、ドレインが第７の節点
に接続され、ゲートが第７の節点に接続された第８のＮ
ＭＯＳトランジスタと、ソースが第１の電源に接続さ
れ、ドレインが出力データ信号の出力端子に接続され、
ゲートが第４の節点に接続された第６のＰＭＯＳトラン
ジスタと、ソースが第８の節点に接続され、ドレインが
出力データ信号の出力端子に接続され、ゲートが第４の
節点に接続された第９のＮＭＯＳトランジスタと、ソー
スが第５の節点に接続され、ドレインが第８の節点に接
続され、ゲートが第８の節点に接続された第１０のＮＭ
ＯＳトランジスタとを有している。
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第１の節点に接続された第５のＰＭＯＳト
ランジスタと、ソースが第７の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
１の節点に接続された第７のＮＭＯＳトランジスタと、
ソースが第２の節点に接続され、ドレインが第７の節点
に接続され、ゲートが第７の節点に接続された第８のＮ
ＭＯＳトランジスタと、ソースが第１の電源に接続さ
れ、ドレインが出力データ信号の出力端子に接続され、
ゲートが第４の節点に接続された第６のＰＭＯＳトラン
ジスタと、ソースが第８の節点に接続され、ドレインが
出力データ信号の出力端子に接続され、ゲートが第４の
節点に接続された第９のＮＭＯＳトランジスタと、ソー
スが第５の節点に接続され、ドレインが第８の節点に接
続され、ゲートが第８の節点に接続された第１０のＮＭ
ＯＳトランジスタとを有している。
【００４１】なお、請求項５で、第１の出力部が第３の
入力制御信号と第４の入力制御信号とを入力すると表現
しているのは、第２および第３のＮＭＯＳトランジスタ
を第１の入力部とで共有させ、第５および第６のＮＭＯ
Ｓトランジスタを第２の入力部とで共有させているから
である。また、第１の出力部において、第１および第２
の入力部とは共有させずに独立に第２、第３、第５およ
び第６のＮＭＯＳトランジスタに相当するＮＭＯＳトラ
ンジスタを各々設けてもよい。
入力制御信号と第４の入力制御信号とを入力すると表現
しているのは、第２および第３のＮＭＯＳトランジスタ
を第１の入力部とで共有させ、第５および第６のＮＭＯ
Ｓトランジスタを第２の入力部とで共有させているから
である。また、第１の出力部において、第１および第２
の入力部とは共有させずに独立に第２、第３、第５およ
び第６のＮＭＯＳトランジスタに相当するＮＭＯＳトラ
ンジスタを各々設けてもよい。
【００４２】第２の出力部は、出力データ信号を入力し
反転信号を出力する第１のインバータと、第１のインバ
ータの出力信号を入力し出力した反転信号を第１のイン
バータの入力に帰還させる第２のインバータとを有して
いる。
反転信号を出力する第１のインバータと、第１のインバ
ータの出力信号を入力し出力した反転信号を第１のイン
バータの入力に帰還させる第２のインバータとを有して
いる。
【００４３】この構成によれば、入力データ信号の負荷
が２個のＮＭＯＳトランジスタのみとなり、入力データ
信号の負荷が小さく、入力データ信号を駆動する部分の
消費電力を少なくできる。
が２個のＮＭＯＳトランジスタのみとなり、入力データ
信号の負荷が小さく、入力データ信号を駆動する部分の
消費電力を少なくできる。
【００４４】請求項７記載のダブルエッジトリガ型フリ
ップフロップ回路は、少なくとも１個以上の入力データ
信号の入力端子と、出力データ信号の出力端子と、第１
の入力制御信号の入力端子と、第１の入力制御信号を論
理反転させた第２の入力制御信号の入力端子と、第１の
入力制御信号を所定の遅延値だけ遅延させた第３の入力
制御信号の入力端子と、第３の入力制御信号を論理反転
させた第４の入力制御信号の入力端子と、入力データ信
号と第１の入力制御信号と第４の入力制御信号とを入力
し第１の出力信号を出力する第１の入力部と、入力デー
タ信号と第２の入力制御信号と第３の入力制御信号とを
入力し第２の出力信号を出力する第２の入力部と、第１
の出力信号と第２の出力信号と第１の入力制御信号と第
２の入力制御信号と第３の入力制御信号と第４の入力制
御信号とを入力し第３の出力信号を出力データ信号の出
力端子に出力する第１の出力部と、出力データ信号の出
力端子の値の保持を行う第２の出力部とを有している。
ップフロップ回路は、少なくとも１個以上の入力データ
信号の入力端子と、出力データ信号の出力端子と、第１
の入力制御信号の入力端子と、第１の入力制御信号を論
理反転させた第２の入力制御信号の入力端子と、第１の
入力制御信号を所定の遅延値だけ遅延させた第３の入力
制御信号の入力端子と、第３の入力制御信号を論理反転
させた第４の入力制御信号の入力端子と、入力データ信
号と第１の入力制御信号と第４の入力制御信号とを入力
し第１の出力信号を出力する第１の入力部と、入力デー
タ信号と第２の入力制御信号と第３の入力制御信号とを
入力し第２の出力信号を出力する第２の入力部と、第１
の出力信号と第２の出力信号と第１の入力制御信号と第
２の入力制御信号と第３の入力制御信号と第４の入力制
御信号とを入力し第３の出力信号を出力データ信号の出
力端子に出力する第１の出力部と、出力データ信号の出
力端子の値の保持を行う第２の出力部とを有している。
【００４５】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
プフロップ回路は、第１段階では第１の入力制御信号と
第３の入力制御信号の値が共にＬレベルである。第２段
階では第２の入力制御信号と第３の入力制御信号の値が
共にＬレベルである。第３段階では第２の入力制御信号
と第４の入力制御信号の値が共にＬレベルである。第４
段階では第１の入力制御信号と第４の入力制御信号の値
が共にＬレベルである。
【００４６】ここで、第１の入力部は、第１段階および
第３段階および第４段階で第１の出力信号を特定の値に
固定し第２段階で入力データ信号の値に依存した結果を
出力する。第２の入力部は、第１段階および第２段階お
よび第３段階で第２の出力信号を特定の値に固定し第４
段階で入力データ信号の値に依存した結果を出力する。
第１の出力部は、第１の入力部の出力結果に依存した値
を第２段階で出力し第２の入力部の出力結果に依存した
値を第４段階で出力する。
第３段階および第４段階で第１の出力信号を特定の値に
固定し第２段階で入力データ信号の値に依存した結果を
出力する。第２の入力部は、第１段階および第２段階お
よび第３段階で第２の出力信号を特定の値に固定し第４
段階で入力データ信号の値に依存した結果を出力する。
第１の出力部は、第１の入力部の出力結果に依存した値
を第２段階で出力し第２の入力部の出力結果に依存した
値を第４段階で出力する。
【００４７】この構成によれば、第２の出力部で出力デ
ータ信号の出力端子の値の保持を行っているため、ハイ
インピーダンス状態が発生せず、低クロック周波数でも
安定動作可能なダブルエッジトリガ型フリップフロップ
回路が得られる。
ータ信号の出力端子の値の保持を行っているため、ハイ
インピーダンス状態が発生せず、低クロック周波数でも
安定動作可能なダブルエッジトリガ型フリップフロップ
回路が得られる。
【００４８】請求項８記載のダブルエッジトリガ型フリ
ップフロップ回路は、請求項７記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
ップフロップ回路は、請求項７記載のダブルエッジトリ
ガ型フリップフロップ回路において、第１および第２の
入力部と第１および第２の出力部とが以下の構成を有し
ている。
【００４９】第１の入力部は、ソースが第１の電源に接
続され、ドレインが第１の節点に接続され、ゲートが第
１の入力制御信号の入力端子に接続された第１のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第１の節点に接続され、ゲートが第４の入力制
御信号に接続された第２のＰＭＯＳトランジスタと、ソ
ースが第２の節点に接続され、ドレインが第１の節点に
接続され、ゲートが入力データ信号の入力端子に接続さ
れた第１のＮＭＯＳトランジスタと、ソースが第３の節
点に接続され、ドレインが第２の節点に接続され、ゲー
トが第４の入力制御信号に接続された第２のＮＭＯＳト
ランジスタと、ソースが第２の電源に接続され、ドレイ
ンが第３の節点に接続され、ゲートが第１の入力制御信
号の入力端子に接続された第３のＮＭＯＳトランジスタ
とを有している。
続され、ドレインが第１の節点に接続され、ゲートが第
１の入力制御信号の入力端子に接続された第１のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第１の節点に接続され、ゲートが第４の入力制
御信号に接続された第２のＰＭＯＳトランジスタと、ソ
ースが第２の節点に接続され、ドレインが第１の節点に
接続され、ゲートが入力データ信号の入力端子に接続さ
れた第１のＮＭＯＳトランジスタと、ソースが第３の節
点に接続され、ドレインが第２の節点に接続され、ゲー
トが第４の入力制御信号に接続された第２のＮＭＯＳト
ランジスタと、ソースが第２の電源に接続され、ドレイ
ンが第３の節点に接続され、ゲートが第１の入力制御信
号の入力端子に接続された第３のＮＭＯＳトランジスタ
とを有している。
【００５０】第２の入力部は、ソースが第１の電源に接
続され、ドレインが第４の節点に接続され、ゲートが第
２の入力制御信号の入力端子に接続された第３のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第４の節点に接続され、ゲートが第３の入力制
御信号の入力端子に接続された第４のＰＭＯＳトランジ
スタと、ソースが第５の節点に接続され、ドレインが第
４の節点に接続され、ゲートが入力データ信号の入力端
子に接続された第４のＮＭＯＳトランジスタと、ソース
が第６の節点に接続され、ドレインが第５の節点に接続
され、ゲートが第３の入力制御信号に接続された第５の
ＮＭＯＳトランジスタと、ソースが第２の電源に接続さ
れ、ドレインが第６の節点に接続され、ゲートが第２の
入力制御信号の入力端子に接続された第６のＮＭＯＳト
ランジスタとを有している。
続され、ドレインが第４の節点に接続され、ゲートが第
２の入力制御信号の入力端子に接続された第３のＰＭＯ
Ｓトランジスタと、ソースが第１の電源に接続され、ド
レインが第４の節点に接続され、ゲートが第３の入力制
御信号の入力端子に接続された第４のＰＭＯＳトランジ
スタと、ソースが第５の節点に接続され、ドレインが第
４の節点に接続され、ゲートが入力データ信号の入力端
子に接続された第４のＮＭＯＳトランジスタと、ソース
が第６の節点に接続され、ドレインが第５の節点に接続
され、ゲートが第３の入力制御信号に接続された第５の
ＮＭＯＳトランジスタと、ソースが第２の電源に接続さ
れ、ドレインが第６の節点に接続され、ゲートが第２の
入力制御信号の入力端子に接続された第６のＮＭＯＳト
ランジスタとを有している。
【００５１】第１の出力部は、ソースが第１の電源に接
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第１の節点に接続された第５のＰＭＯＳト
ランジスタと、ソースが第２の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
１の節点に接続された第７のＮＭＯＳトランジスタと、
ソースが第１の電源に接続され、ドレインが出力データ
信号の出力端子に接続され、ゲートが第４の節点に接続
された第６のＰＭＯＳトランジスタと、ソースが第５の
節点に接続され、ドレインが出力データ信号の出力端子
に接続され、ゲートが第４の節点に接続された第８のＮ
ＭＯＳトランジスタとを有している。
続され、ドレインが出力データ信号の出力端子に接続さ
れ、ゲートが第１の節点に接続された第５のＰＭＯＳト
ランジスタと、ソースが第２の節点に接続され、ドレイ
ンが出力データ信号の出力端子に接続され、ゲートが第
１の節点に接続された第７のＮＭＯＳトランジスタと、
ソースが第１の電源に接続され、ドレインが出力データ
信号の出力端子に接続され、ゲートが第４の節点に接続
された第６のＰＭＯＳトランジスタと、ソースが第５の
節点に接続され、ドレインが出力データ信号の出力端子
に接続され、ゲートが第４の節点に接続された第８のＮ
ＭＯＳトランジスタとを有している。
【００５２】なお、請求項７で、第１の出力部が第３の
入力制御信号と第４の入力制御信号とを入力すると表現
しているのは、第２および第３のＮＭＯＳトランジスタ
を第１の入力部とで共有させ、第５および第６のＮＭＯ
Ｓトランジスタを第２の入力部とで共有させているから
である。また、第１の出力部において、第１および第２
の入力部とは共有させずに独立に第２、第３、第５およ
び第６のＮＭＯＳトランジスタに相当するＮＭＯＳトラ
ンジスタを設けてもよい。
入力制御信号と第４の入力制御信号とを入力すると表現
しているのは、第２および第３のＮＭＯＳトランジスタ
を第１の入力部とで共有させ、第５および第６のＮＭＯ
Ｓトランジスタを第２の入力部とで共有させているから
である。また、第１の出力部において、第１および第２
の入力部とは共有させずに独立に第２、第３、第５およ
び第６のＮＭＯＳトランジスタに相当するＮＭＯＳトラ
ンジスタを設けてもよい。
【００５３】第２の出力部は、出力データ信号を入力し
反転信号を出力する第１のインバータと、第１のインバ
ータの出力信号を入力し出力した反転信号を第１のイン
バータの入力に帰還させる第２のインバータとを有して
いる。
反転信号を出力する第１のインバータと、第１のインバ
ータの出力信号を入力し出力した反転信号を第１のイン
バータの入力に帰還させる第２のインバータとを有して
いる。
【００５４】この構成によれば、入力データ信号の負荷
が２個のＮＭＯＳトランジスタのみとなり、入力データ
信号の負荷が小さく、入力データ信号を駆動する部分の
消費電力を少なくできる。
が２個のＮＭＯＳトランジスタのみとなり、入力データ
信号の負荷が小さく、入力データ信号を駆動する部分の
消費電力を少なくできる。
【００５５】なお、請求項１，５，７の構成で、少なく
とも１個以上の入力データ信号の入力端子と表現してい
るのは、例えば２つの入力データ信号を入力し、それら
の論理積または論理和を入力部へ入力する場合を想定し
ているからである。
とも１個以上の入力データ信号の入力端子と表現してい
るのは、例えば２つの入力データ信号を入力し、それら
の論理積または論理和を入力部へ入力する場合を想定し
ているからである。
【００５６】また、請求項３については、少なくともと
いう表現を省いているのは、請求項１，５，７の構成の
場合、比較的簡単に（具体的には例えばＮＭＯＳトラン
ジスタの追加等）入力データの演算処理（論理積、論理
和）が実現可能であるが、請求項３の構成では、ＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタの両方が必
要となり、回路構成が複雑になるためである。回路構成
の複雑さが問題とならなければ、少なくともという表現
はあってもよい。
いう表現を省いているのは、請求項１，５，７の構成の
場合、比較的簡単に（具体的には例えばＮＭＯＳトラン
ジスタの追加等）入力データの演算処理（論理積、論理
和）が実現可能であるが、請求項３の構成では、ＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタの両方が必
要となり、回路構成が複雑になるためである。回路構成
の複雑さが問題とならなければ、少なくともという表現
はあってもよい。
【００５７】また、請求項１においては、第１の入力部
を構成する第３のＮＭＯＳトランジスタと第１の出力部
を構成する第１０のＮＭＯＳトランジスタとを独立に設
けているが、第１の入力部の第３のＮＭＯＳトランジス
タと、第１の出力部の第１０のＮＭＯＳトランジスタと
を共有させることもできる。同様に、第２の入力部を構
成する第７のＮＭＯＳトランジスタと第２の出力部を構
成する第１２のＮＭＯＳトランジスタとを独立に設けて
いるが、第２の入力部の第７のＮＭＯＳトランジスタと
第２の出力部の第１２のＮＭＯＳトランジスタとを共有
させることもできる。この場合、ＮＭＯＳトランジスタ
を２個省くことができる。
を構成する第３のＮＭＯＳトランジスタと第１の出力部
を構成する第１０のＮＭＯＳトランジスタとを独立に設
けているが、第１の入力部の第３のＮＭＯＳトランジス
タと、第１の出力部の第１０のＮＭＯＳトランジスタと
を共有させることもできる。同様に、第２の入力部を構
成する第７のＮＭＯＳトランジスタと第２の出力部を構
成する第１２のＮＭＯＳトランジスタとを独立に設けて
いるが、第２の入力部の第７のＮＭＯＳトランジスタと
第２の出力部の第１２のＮＭＯＳトランジスタとを共有
させることもできる。この場合、ＮＭＯＳトランジスタ
を２個省くことができる。
【００５８】
【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態について図面を参照しながら説明
する。
明の第１の実施の形態について図面を参照しながら説明
する。
【００５９】図１は、本発明の第１の実施の形態におけ
るダブルエッジトリガ型フリップフロップ回路の構成を
示す回路図である。図１において、Ｎ１〜Ｎ１２はＮＭ
ＯＳトランジスタ、Ｐ１〜Ｐ６はＰＭＯＳトランジスタ
であり、入力データ信号Ｄ、入力制御信号ＣＫ、入力制
御信号ＣＫＤＢ、入力制御信号ＣＫＢ、入力制御信号Ｃ
ＫＤを入力して出力データ信号Ｑを出力する。
るダブルエッジトリガ型フリップフロップ回路の構成を
示す回路図である。図１において、Ｎ１〜Ｎ１２はＮＭ
ＯＳトランジスタ、Ｐ１〜Ｐ６はＰＭＯＳトランジスタ
であり、入力データ信号Ｄ、入力制御信号ＣＫ、入力制
御信号ＣＫＤＢ、入力制御信号ＣＫＢ、入力制御信号Ｃ
ＫＤを入力して出力データ信号Ｑを出力する。
【００６０】入力制御信号ＣＫＢは入力制御信号ＣＫの
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。ＮＭＯＳトランジスタＮ４およびＮ
ＭＯＳトランジスタＮ１０には駆動能力の小さいＮＭＯ
Ｓトランジスタが用いられ、ＰＭＯＳトランジスタＰ２
およびＰＭＯＳトランジスタＰ５には駆動能力の小さい
ＰＭＯＳトランジスタが用いられる。
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。ＮＭＯＳトランジスタＮ４およびＮ
ＭＯＳトランジスタＮ１０には駆動能力の小さいＮＭＯ
Ｓトランジスタが用いられ、ＰＭＯＳトランジスタＰ２
およびＰＭＯＳトランジスタＰ５には駆動能力の小さい
ＰＭＯＳトランジスタが用いられる。
【００６１】ＮＭＯＳトランジスタＮ４の駆動能力はＰ
ＭＯＳトランジスタＰ１に比べて十分小さく、ＮＭＯＳ
トランジスタＮ１０の駆動能力はＰＭＯＳトランジスタ
Ｐ４に比べて十分小さく、ＰＭＯＳトランジスタＰ２の
駆動能力はＮＭＯＳトランジスタＮ１〜Ｎ３の駆動能力
に比べて十分小さく、ＰＭＯＳトランジスタＰ５の駆動
能力はＮＭＯＳトランジスタＮ７〜Ｎ９の駆動能力に比
べて十分小さいものとする。
ＭＯＳトランジスタＰ１に比べて十分小さく、ＮＭＯＳ
トランジスタＮ１０の駆動能力はＰＭＯＳトランジスタ
Ｐ４に比べて十分小さく、ＰＭＯＳトランジスタＰ２の
駆動能力はＮＭＯＳトランジスタＮ１〜Ｎ３の駆動能力
に比べて十分小さく、ＰＭＯＳトランジスタＰ５の駆動
能力はＮＭＯＳトランジスタＮ７〜Ｎ９の駆動能力に比
べて十分小さいものとする。
【００６２】図２は図１のダブルエッジトリガ型フリッ
プフロップ回路の動作を示すタイムチャートである。
プフロップ回路の動作を示すタイムチャートである。
【００６３】つぎに、図１のダブルエッジトリガ型フリ
ップフロップ回路の動作について、図２を用いて説明す
る。図１において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤＢがＨレベルの期間（図２の期間φ
１に対応）にはＰＭＯＳトランジスタＰ１によりノード
ＸＡがＨレベルに固定される。この時出力データ信号Ｑ
がＨレベルであればＮＭＯＳトランジスタＮ４がオン状
態になるが、ＮＭＯＳトランジスタＮ４の駆動能力はＰ
ＭＯＳトランジスタＰ１に比べて十分小さいためにノー
ドＸはＨレベルに固定される。
ップフロップ回路の動作について、図２を用いて説明す
る。図１において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤＢがＨレベルの期間（図２の期間φ
１に対応）にはＰＭＯＳトランジスタＰ１によりノード
ＸＡがＨレベルに固定される。この時出力データ信号Ｑ
がＨレベルであればＮＭＯＳトランジスタＮ４がオン状
態になるが、ＮＭＯＳトランジスタＮ４の駆動能力はＰ
ＭＯＳトランジスタＰ１に比べて十分小さいためにノー
ドＸはＨレベルに固定される。
【００６４】続いて入力制御信号ＣＫがＨレベルかつ入
力制御信号ＣＫＤＢがＨレベルの期間（図２の期間φ２
に対応）はＮＭＯＳトランジスタＮ１およびＮ３がオン
状態になるため、この期間に入力データ信号ＤがＨレベ
ルであればノードＸが放電される。この時出力データ信
号ＱがＬレベルであればＰＭＯＳトランジスタＰ２がオ
ン状態になるが、ＰＭＯＳトランジスタＰ２の駆動能力
はＮＭＯＳトランジスタＮ１〜Ｎ３に比べて十分小さい
ためにノードＸＡはＬレベルに遷移し、その結果出力デ
ータ信号ＱがＨレベルに遷移してＰＭＯＳトランジスタ
Ｐ２はカットオフされる。期間φ２に入力データ信号Ｄ
がＬレベルであればノードＸＡはＨレベルのままであ
り、ＮＭＯＳトランジスタＮ５〜Ｎ６が全てオン状態に
なって出力データ信号ＱはＬレベルに固定される。
力制御信号ＣＫＤＢがＨレベルの期間（図２の期間φ２
に対応）はＮＭＯＳトランジスタＮ１およびＮ３がオン
状態になるため、この期間に入力データ信号ＤがＨレベ
ルであればノードＸが放電される。この時出力データ信
号ＱがＬレベルであればＰＭＯＳトランジスタＰ２がオ
ン状態になるが、ＰＭＯＳトランジスタＰ２の駆動能力
はＮＭＯＳトランジスタＮ１〜Ｎ３に比べて十分小さい
ためにノードＸＡはＬレベルに遷移し、その結果出力デ
ータ信号ＱがＨレベルに遷移してＰＭＯＳトランジスタ
Ｐ２はカットオフされる。期間φ２に入力データ信号Ｄ
がＬレベルであればノードＸＡはＨレベルのままであ
り、ＮＭＯＳトランジスタＮ５〜Ｎ６が全てオン状態に
なって出力データ信号ＱはＬレベルに固定される。
【００６５】続いて入力制御信号ＣＫがＨレベルのまま
入力制御信号ＣＫＤＢがＬレベルに遷移する（図２の期
間φ３に対応）が、この時ノードＸＡがＨレベルであれ
ばＮＭＯＳトランジスタＮ５〜Ｎ６により出力データ信
号ＱはＬレベルに固定され、ＰＭＯＳトランジスタＰ２
によりノードＸＡはＨレベルを維持する。期間φ３でノ
ードＸがＬレベルの場合はＰＭＯＳトランジスタＰ３に
より出力データ信号ＱがＨレベルに固定され、ＮＭＯＳ
トランジスタＮ４によりノードＸはＬレベルを維持す
る。
入力制御信号ＣＫＤＢがＬレベルに遷移する（図２の期
間φ３に対応）が、この時ノードＸＡがＨレベルであれ
ばＮＭＯＳトランジスタＮ５〜Ｎ６により出力データ信
号ＱはＬレベルに固定され、ＰＭＯＳトランジスタＰ２
によりノードＸＡはＨレベルを維持する。期間φ３でノ
ードＸがＬレベルの場合はＰＭＯＳトランジスタＰ３に
より出力データ信号ＱがＨレベルに固定され、ＮＭＯＳ
トランジスタＮ４によりノードＸはＬレベルを維持す
る。
【００６６】一方入力制御信号ＣＫＢがＬレベル（入力
制御信号ＣＫがＨレベル）でかつ入力制御信号ＣＫＤが
Ｈレベル（入力制御信号ＣＫＤＢがＬレベル）の期間
（図２の期間φ３に対応）にはＰＭＯＳトランジスタＰ
４によりノードＹがＨレベルに固定される。この時出力
データ信号ＱがＨレベルであればＮＭＯＳトランジスタ
Ｎ１０がオン状態になるが、ＮＭＯＳトランジスタＮ１
０の駆動能力はＰＭＯＳトランジスタＰ４に比べて十分
小さいためにノードＹはＨレベルに固定される。
制御信号ＣＫがＨレベル）でかつ入力制御信号ＣＫＤが
Ｈレベル（入力制御信号ＣＫＤＢがＬレベル）の期間
（図２の期間φ３に対応）にはＰＭＯＳトランジスタＰ
４によりノードＹがＨレベルに固定される。この時出力
データ信号ＱがＨレベルであればＮＭＯＳトランジスタ
Ｎ１０がオン状態になるが、ＮＭＯＳトランジスタＮ１
０の駆動能力はＰＭＯＳトランジスタＰ４に比べて十分
小さいためにノードＹはＨレベルに固定される。
【００６７】続いて入力制御信号ＣＫＢがＨレベルかつ
入力制御信号ＣＫＤがＨレベルの期間（図２の期間φ４
に対応）はＮＭＯＳトランジスタＮ７およびＮ９がオン
状態になるため、この期間に入力データ信号ＤがＨレベ
ルであればノードＹＡが放電される。この時出力データ
信号ＱがＬレベルであればＰＭＯＳトランジスタＰ５が
オン状態になるが、ＰＭＯＳトランジスタＰ５の駆動能
力はＮＭＯＳトランジスタＮ７〜Ｎ９に比べて十分小さ
いためにノードＹＡはＬレベルに遷移し、その結果出力
データ信号ＱがＨレベルに遷移してＰＭＯＳトランジス
タＰ５はカットオフされる。期間φ４に入力データ信号
ＤがＬレベルであればノードＹＡはＨレベルのままであ
り、ＮＭＯＳトランジスタＮ１１〜Ｎ１２が全てオン状
態になって出力データ信号ＱはＬレベルに固定される。
入力制御信号ＣＫＤがＨレベルの期間（図２の期間φ４
に対応）はＮＭＯＳトランジスタＮ７およびＮ９がオン
状態になるため、この期間に入力データ信号ＤがＨレベ
ルであればノードＹＡが放電される。この時出力データ
信号ＱがＬレベルであればＰＭＯＳトランジスタＰ５が
オン状態になるが、ＰＭＯＳトランジスタＰ５の駆動能
力はＮＭＯＳトランジスタＮ７〜Ｎ９に比べて十分小さ
いためにノードＹＡはＬレベルに遷移し、その結果出力
データ信号ＱがＨレベルに遷移してＰＭＯＳトランジス
タＰ５はカットオフされる。期間φ４に入力データ信号
ＤがＬレベルであればノードＹＡはＨレベルのままであ
り、ＮＭＯＳトランジスタＮ１１〜Ｎ１２が全てオン状
態になって出力データ信号ＱはＬレベルに固定される。
【００６８】続いて入力制御信号ＣＫＢがＨレベルのま
ま入力制御信号ＣＫＤがＬレベルに遷移する（図２の期
間φ１に対応）が、この時ノードＹＡがＨレベルであれ
ばＮＭＯＳトランジスタＮ１１〜Ｎ１２により出力デー
タ信号ＱはＬレベルに固定され、ＰＭＯＳトランジスタ
Ｐ５によりノードＹＡはＨレベルを維持する。期間φ１
でノードＹＡがＬレベルの場合はＰＭＯＳトランジスタ
Ｐ６により出力データ信号ＱがＨレベルに固定され、Ｎ
ＭＯＳトランジスタＮ１０によりノードＸＡはＬレベル
を維持する。
ま入力制御信号ＣＫＤがＬレベルに遷移する（図２の期
間φ１に対応）が、この時ノードＹＡがＨレベルであれ
ばＮＭＯＳトランジスタＮ１１〜Ｎ１２により出力デー
タ信号ＱはＬレベルに固定され、ＰＭＯＳトランジスタ
Ｐ５によりノードＹＡはＨレベルを維持する。期間φ１
でノードＹＡがＬレベルの場合はＰＭＯＳトランジスタ
Ｐ６により出力データ信号ＱがＨレベルに固定され、Ｎ
ＭＯＳトランジスタＮ１０によりノードＸＡはＬレベル
を維持する。
【００６９】結局、期間φ２〜φ３（入力制御信号ＣＫ
がＨレベル）にはノードＸＡの反転値が出力データ信号
Ｑに出力され、期間φ４〜φ１（入力制御信号ＣＫがＬ
レベル）にはノードＹＡの反転値が出力データ信号Ｑに
出力されることになる。
がＨレベル）にはノードＸＡの反転値が出力データ信号
Ｑに出力され、期間φ４〜φ１（入力制御信号ＣＫがＬ
レベル）にはノードＹＡの反転値が出力データ信号Ｑに
出力されることになる。
【００７０】本発明の特徴点は次の通りである。図１に
おいて、入力データ信号Ｄの接続先はＮＭＯＳトランジ
スタＮ２およびＮＭＯＳトランジスタＮ８の２トランジ
スタであり、図９の構成と比べて半減している。
おいて、入力データ信号Ｄの接続先はＮＭＯＳトランジ
スタＮ２およびＮＭＯＳトランジスタＮ８の２トランジ
スタであり、図９の構成と比べて半減している。
【００７１】図１において、ＰＭＯＳトランジスタＰ１
〜Ｐ２およびＮＭＯＳトランジスタＮ１〜Ｎ４を立ち上
がり入力部１１とみなし、ＰＭＯＳトランジスタＰ３お
よびＮＭＯＳトランジスタＮ５〜Ｎ６を立ち上がり出力
部１２とみなし、ＰＭＯＳトランジスタＰ４〜Ｐ５およ
びＮＭＯＳトランジスタＮ７〜Ｎ１０を立ち下がり入力
部１３とみなし、ＰＭＯＳトランジスタＰ６およびＮＭ
ＯＳトランジスタＮ１１〜Ｎ１２を立ち下がり出力部１
４とみなすことができる。ノードＸＡは立ち上がり入力
部１１の出力とみなし、ノードＹＡは立ち下がり入力部
１３の出力とみなすことができる。
〜Ｐ２およびＮＭＯＳトランジスタＮ１〜Ｎ４を立ち上
がり入力部１１とみなし、ＰＭＯＳトランジスタＰ３お
よびＮＭＯＳトランジスタＮ５〜Ｎ６を立ち上がり出力
部１２とみなし、ＰＭＯＳトランジスタＰ４〜Ｐ５およ
びＮＭＯＳトランジスタＮ７〜Ｎ１０を立ち下がり入力
部１３とみなし、ＰＭＯＳトランジスタＰ６およびＮＭ
ＯＳトランジスタＮ１１〜Ｎ１２を立ち下がり出力部１
４とみなすことができる。ノードＸＡは立ち上がり入力
部１１の出力とみなし、ノードＹＡは立ち下がり入力部
１３の出力とみなすことができる。
【００７２】立ち上がり入力部１１は、ソースが第１の
電源ＶＤＤに接続され、ドレインが第１の節点ＸＡに接
続され、ゲートが第１の入力制御信号ＣＫの入力端子に
接続された第１のＰＭＯＳトランジスタＰ１と、ソース
が第１の電源ＶＤＤに接続され、ドレインが第１の節点
ＸＡに接続され、ゲートが出力データ信号Ｑの出力端子
に接続された第２のＰＭＯＳトランジスタＰ２と、ソー
スが第２の節点Ｚ１に接続され、ドレインが第１の節点
ＸＡに接続され、ゲートが第４の入力制御信号ＣＫＤＢ
の入力端子に接続された第１のＮＭＯＳトランジスタＮ
１と、ソースが第３の節点Ｚ２に接続され、ドレインが
第２の節点Ｚ１に接続され、ゲートが入力データ信号Ｄ
の入力端子に接続された第２のＮＭＯＳトランジスタＮ
２と、ソースが第２の電源ＶＳＳに接続され、ドレイン
が第３の節点Ｚ２に接続され、ゲートが第１の入力制御
信号ＣＫの入力端子に接続された第３のＮＭＯＳトラン
ジスタＮ３と、ソースが第２の電源ＶＳＳに接続され、
ドレインが第１の節点ＸＡに接続され、ゲートが出力デ
ータ信号Ｑの出力端子に接続された第４のＮＭＯＳトラ
ンジスタＮ４とを有している。
電源ＶＤＤに接続され、ドレインが第１の節点ＸＡに接
続され、ゲートが第１の入力制御信号ＣＫの入力端子に
接続された第１のＰＭＯＳトランジスタＰ１と、ソース
が第１の電源ＶＤＤに接続され、ドレインが第１の節点
ＸＡに接続され、ゲートが出力データ信号Ｑの出力端子
に接続された第２のＰＭＯＳトランジスタＰ２と、ソー
スが第２の節点Ｚ１に接続され、ドレインが第１の節点
ＸＡに接続され、ゲートが第４の入力制御信号ＣＫＤＢ
の入力端子に接続された第１のＮＭＯＳトランジスタＮ
１と、ソースが第３の節点Ｚ２に接続され、ドレインが
第２の節点Ｚ１に接続され、ゲートが入力データ信号Ｄ
の入力端子に接続された第２のＮＭＯＳトランジスタＮ
２と、ソースが第２の電源ＶＳＳに接続され、ドレイン
が第３の節点Ｚ２に接続され、ゲートが第１の入力制御
信号ＣＫの入力端子に接続された第３のＮＭＯＳトラン
ジスタＮ３と、ソースが第２の電源ＶＳＳに接続され、
ドレインが第１の節点ＸＡに接続され、ゲートが出力デ
ータ信号Ｑの出力端子に接続された第４のＮＭＯＳトラ
ンジスタＮ４とを有している。
【００７３】立ち下がり入力部１３は、ソースが第１の
電源ＶＤＤに接続され、ドレインが第４の節点ＹＡに接
続され、ゲートが第２の入力制御信号ＣＫＢの入力端子
に接続された第３のＰＭＯＳトランジスタＰ４と、ソー
スが第１の電源ＶＤＤに接続され、ドレインが第４の節
点ＹＡに接続され、ゲートが出力データ信号Ｑの出力端
子に接続された第４のＰＭＯＳトランジスタＰ５と、ソ
ースが第５の節点Ｚ３に接続され、ドレインが第４の節
点ＹＡに接続され、ゲートが第３の入力制御信号ＣＫＤ
の入力端子に接続された第５のＮＭＯＳトランジスタＮ
７と、ソースが第６の節点Ｚ４に接続され、ドレインが
第５の節点Ｚ３に接続され、ゲートが入力データ信号Ｄ
の入力端子に接続された第６のＮＭＯＳトランジスタＮ
８と、ソースが第２の電源ＶＳＳに接続され、ドレイン
が第６の節点Ｚ４に接続され、ゲートが第２の入力制御
信号ＣＫＢの入力端子に接続された第７のＮＭＯＳトラ
ンジスタＮ９と、ソースが第２の電源ＶＳＳに接続さ
れ、ドレインが第４の節点ＹＡに接続され、ゲートが出
力データ信号Ｑの出力端子に接続された第８のＮＭＯＳ
トランジスタＮ１０とを有している。
電源ＶＤＤに接続され、ドレインが第４の節点ＹＡに接
続され、ゲートが第２の入力制御信号ＣＫＢの入力端子
に接続された第３のＰＭＯＳトランジスタＰ４と、ソー
スが第１の電源ＶＤＤに接続され、ドレインが第４の節
点ＹＡに接続され、ゲートが出力データ信号Ｑの出力端
子に接続された第４のＰＭＯＳトランジスタＰ５と、ソ
ースが第５の節点Ｚ３に接続され、ドレインが第４の節
点ＹＡに接続され、ゲートが第３の入力制御信号ＣＫＤ
の入力端子に接続された第５のＮＭＯＳトランジスタＮ
７と、ソースが第６の節点Ｚ４に接続され、ドレインが
第５の節点Ｚ３に接続され、ゲートが入力データ信号Ｄ
の入力端子に接続された第６のＮＭＯＳトランジスタＮ
８と、ソースが第２の電源ＶＳＳに接続され、ドレイン
が第６の節点Ｚ４に接続され、ゲートが第２の入力制御
信号ＣＫＢの入力端子に接続された第７のＮＭＯＳトラ
ンジスタＮ９と、ソースが第２の電源ＶＳＳに接続さ
れ、ドレインが第４の節点ＹＡに接続され、ゲートが出
力データ信号Ｑの出力端子に接続された第８のＮＭＯＳ
トランジスタＮ１０とを有している。
【００７４】立ち上がり出力部１２は、ソースが第１の
電源ＶＤＤに接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第１の節点ＸＡに接続さ
れた第５のＰＭＯＳトランジスタＰ３と、ソースが第７
の節点Ｚ５に接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第１の節点ＸＡに接続さ
れた第９のＮＭＯＳトランジスタＮ５と、ソースが第２
の電源ＶＳＳに接続され、ドレインが第７の節点Ｚ５に
接続され、ゲートが第１の入力制御信号ＣＫの入力端子
に接続された第１０のＮＭＯＳトランジスタＮ６とを有
している。
電源ＶＤＤに接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第１の節点ＸＡに接続さ
れた第５のＰＭＯＳトランジスタＰ３と、ソースが第７
の節点Ｚ５に接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第１の節点ＸＡに接続さ
れた第９のＮＭＯＳトランジスタＮ５と、ソースが第２
の電源ＶＳＳに接続され、ドレインが第７の節点Ｚ５に
接続され、ゲートが第１の入力制御信号ＣＫの入力端子
に接続された第１０のＮＭＯＳトランジスタＮ６とを有
している。
【００７５】立ち下がり出力部１４は、ソースが第１の
電源ＶＤＤに接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第４の節点ＹＡに接続さ
れた第６のＰＭＯＳトランジスタＰ６と、ソースが第８
の節点Ｚ６に接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第４の節点ＹＡに接続さ
れた第１１のＮＭＯＳトランジスタＮ１１と、ソースが
第２の電源ＶＳＳに接続され、ドレインが第８の節点Ｚ
６に接続され、ゲートが第２の入力制御信号ＣＫＢの入
力端子に接続された第１２のＮＭＯＳトランジスタＮ１
２とを有している。
電源ＶＤＤに接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第４の節点ＹＡに接続さ
れた第６のＰＭＯＳトランジスタＰ６と、ソースが第８
の節点Ｚ６に接続され、ドレインが出力データ信号Ｑの
出力端子に接続され、ゲートが第４の節点ＹＡに接続さ
れた第１１のＮＭＯＳトランジスタＮ１１と、ソースが
第２の電源ＶＳＳに接続され、ドレインが第８の節点Ｚ
６に接続され、ゲートが第２の入力制御信号ＣＫＢの入
力端子に接続された第１２のＮＭＯＳトランジスタＮ１
２とを有している。
【００７６】立ち上がり入力部１１はノードＸＡの値を
保持するＰＭＯＳトランジスタＰ２およびＮＭＯＳトラ
ンジスタＮ４を備え、立ち下がり入力部１３はノードＹ
Ａの値を保持するＰＭＯＳトランジスタＰ５およびＮＭ
ＯＳトランジスタＮ１０を備えており、ノードＸＡおよ
びノードＹＡがハイインピーダンス状態になることはな
い。また、立ち上がり出力部１２は入力制御信号ＣＫで
制御されたトライステートインバータを形成しているた
め、期間φ２〜φ３だけ出力データ信号Ｑを駆動し、立
ち下がり出力部１４は入力制御信号ＣＫＢで制御された
トライステートインバータを形成しているため期間φ４
〜φ１だけ出力データ信号Ｑを駆動する。したがって、
図１のように立ち上がり出力部１２の出力と立ち下がり
出力部１４の出力とを直接接続するだけで出力データ信
号Ｑを実現することができ、図９の例のようなデータ出
力部が不要となる。
保持するＰＭＯＳトランジスタＰ２およびＮＭＯＳトラ
ンジスタＮ４を備え、立ち下がり入力部１３はノードＹ
Ａの値を保持するＰＭＯＳトランジスタＰ５およびＮＭ
ＯＳトランジスタＮ１０を備えており、ノードＸＡおよ
びノードＹＡがハイインピーダンス状態になることはな
い。また、立ち上がり出力部１２は入力制御信号ＣＫで
制御されたトライステートインバータを形成しているた
め、期間φ２〜φ３だけ出力データ信号Ｑを駆動し、立
ち下がり出力部１４は入力制御信号ＣＫＢで制御された
トライステートインバータを形成しているため期間φ４
〜φ１だけ出力データ信号Ｑを駆動する。したがって、
図１のように立ち上がり出力部１２の出力と立ち下がり
出力部１４の出力とを直接接続するだけで出力データ信
号Ｑを実現することができ、図９の例のようなデータ出
力部が不要となる。
【００７７】図１の例では図９の例に比べて入力データ
信号Ｄが接続されているトランジスタ数が２個少ないた
め、入力データ信号Ｄの入力負荷が小さくなり、入力デ
ータ信号Ｄを駆動する部分の消費電力が小さくなる。
信号Ｄが接続されているトランジスタ数が２個少ないた
め、入力データ信号Ｄの入力負荷が小さくなり、入力デ
ータ信号Ｄを駆動する部分の消費電力が小さくなる。
【００７８】また、立ち上がり入力部１１の出力ノード
ＸＡの保持をフリップフロップの出力結果で制御された
ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタ
Ｎ４で行い、同じく立ち下がり入力部１３の出力ノード
ＹＡの保持をフリップフロップの出力結果（出力データ
信号Ｑ）で制御されたＰＭＯＳトランジスタＰ５および
ＮＭＯＳトランジスタＮ１０で行い、かつ立ち上がり出
力部１２と立ち下がり出力部１４をクロック信号（入力
制御信号ＣＫ）で制御されたトライステートインバータ
で構成することにより、立ち上がり入力部１１および立
ち下がり入力部１３の出力ノードがハイインピーダンス
状態になることはなく、低周波数動作時の動作が安定す
る。
ＸＡの保持をフリップフロップの出力結果で制御された
ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタ
Ｎ４で行い、同じく立ち下がり入力部１３の出力ノード
ＹＡの保持をフリップフロップの出力結果（出力データ
信号Ｑ）で制御されたＰＭＯＳトランジスタＰ５および
ＮＭＯＳトランジスタＮ１０で行い、かつ立ち上がり出
力部１２と立ち下がり出力部１４をクロック信号（入力
制御信号ＣＫ）で制御されたトライステートインバータ
で構成することにより、立ち上がり入力部１１および立
ち下がり入力部１３の出力ノードがハイインピーダンス
状態になることはなく、低周波数動作時の動作が安定す
る。
【００７９】以上に説明した、本発明の第１の実施の形
態のダブルエッジトリガ型フリップフロップ回路は、少
なくとも１個以上の入力データ信号Ｄの入力端子と、出
力データ信号Ｑの出力端子と、第１の入力制御信号ＣＫ
の入力端子と、第１の入力制御信号ＣＫを論理反転させ
た第２の入力制御信号ＣＫＢの入力端子と、第１の入力
制御信号ＣＫを所定の遅延値だけ遅延させた第３の入力
制御信号ＣＫＤの入力端子と、第３の入力制御信号ＣＫ
Ｄを論理反転させた第４の入力制御信号ＣＫＤＢの入力
端子と、入力データ信号Ｄと第１の入力制御信号ＣＫと
第４の入力制御信号ＣＫＤＢとを入力し第１の出力信号
を出力する第１の入力部である立ち上がり入力部１１
と、入力データ信号Ｄと第２の入力制御信号ＣＫＢと第
３の入力制御信号ＣＫＤとを入力し第２の出力信号を出
力する第２の入力部である立ち下がり入力部１３と、第
１の出力信号と第１の入力制御信号ＣＫとを入力し第３
の出力信号を出力データ信号Ｑの出力端子に出力する第
１の出力部である立ち上がり出力部１２と、第２の出力
信号と第２の入力制御信号ＣＫＢとを入力し第４の出力
信号を出力データ信号Ｑの出力端子に出力する第２の出
力部である立ち下がり出力部１４とを有している。
態のダブルエッジトリガ型フリップフロップ回路は、少
なくとも１個以上の入力データ信号Ｄの入力端子と、出
力データ信号Ｑの出力端子と、第１の入力制御信号ＣＫ
の入力端子と、第１の入力制御信号ＣＫを論理反転させ
た第２の入力制御信号ＣＫＢの入力端子と、第１の入力
制御信号ＣＫを所定の遅延値だけ遅延させた第３の入力
制御信号ＣＫＤの入力端子と、第３の入力制御信号ＣＫ
Ｄを論理反転させた第４の入力制御信号ＣＫＤＢの入力
端子と、入力データ信号Ｄと第１の入力制御信号ＣＫと
第４の入力制御信号ＣＫＤＢとを入力し第１の出力信号
を出力する第１の入力部である立ち上がり入力部１１
と、入力データ信号Ｄと第２の入力制御信号ＣＫＢと第
３の入力制御信号ＣＫＤとを入力し第２の出力信号を出
力する第２の入力部である立ち下がり入力部１３と、第
１の出力信号と第１の入力制御信号ＣＫとを入力し第３
の出力信号を出力データ信号Ｑの出力端子に出力する第
１の出力部である立ち上がり出力部１２と、第２の出力
信号と第２の入力制御信号ＣＫＢとを入力し第４の出力
信号を出力データ信号Ｑの出力端子に出力する第２の出
力部である立ち下がり出力部１４とを有している。
【００８０】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
【００８１】ここで、第１の入力部である立ち上がり入
力部１１は、第１段階（期間φ１）および第４段階（期
間φ４）で第１の出力信号の値を固定し、第２段階（期
間φ２）で入力データ信号Ｄの値に依存した結果を出力
すると共に出力データ信号Ｑの出力端子の値に依存して
第１の出力信号の値の保持を行う。
力部１１は、第１段階（期間φ１）および第４段階（期
間φ４）で第１の出力信号の値を固定し、第２段階（期
間φ２）で入力データ信号Ｄの値に依存した結果を出力
すると共に出力データ信号Ｑの出力端子の値に依存して
第１の出力信号の値の保持を行う。
【００８２】第２の入力部である立ち下がり入力部１３
は、第２段階（期間φ２）および第３段階（期間φ３）
で第２の出力信号の値を固定し、第４段階（期間φ４）
で入力データ信号Ｄの値に依存した結果を出力すると共
に出力データ信号Ｑの出力端子の値に依存して第２の出
力信号の値の保持を行う。
は、第２段階（期間φ２）および第３段階（期間φ３）
で第２の出力信号の値を固定し、第４段階（期間φ４）
で入力データ信号Ｄの値に依存した結果を出力すると共
に出力データ信号Ｑの出力端子の値に依存して第２の出
力信号の値の保持を行う。
【００８３】第１の出力部である立ち上がり出力部１２
は、立ち上がり入力部１１の出力結果に依存した値を第
２段階（期間φ２）および第３段階（期間φ３）で出力
する。
は、立ち上がり入力部１１の出力結果に依存した値を第
２段階（期間φ２）および第３段階（期間φ３）で出力
する。
【００８４】第２の出力部である立ち下がり出力部１４
は、立ち下がり入力部１３の出力結果に依存した値を第
１段階（期間φ１）および第４段階（期間φ４）で出力
する。
は、立ち下がり入力部１３の出力結果に依存した値を第
１段階（期間φ１）および第４段階（期間φ４）で出力
する。
【００８５】この構成によれば、立ち上がり入力部１１
および立ち下がり入力部１３で第１および第２の出力信
号の保持を行っているため、ハイインピーダンス状態が
発生せず、低クロック周波数でも安定動作可能なダブル
エッジトリガ型フリップフロップ回路が得られる。
および立ち下がり入力部１３で第１および第２の出力信
号の保持を行っているため、ハイインピーダンス状態が
発生せず、低クロック周波数でも安定動作可能なダブル
エッジトリガ型フリップフロップ回路が得られる。
【００８６】また、入力データ信号Ｄの負荷が２個のＮ
ＭＯＳトランジスタＮ２，Ｎ８のみとなり、入力データ
信号Ｄの負荷が小さく、入力データ信号Ｄを駆動する部
分の消費電力を少なくできる。
ＭＯＳトランジスタＮ２，Ｎ８のみとなり、入力データ
信号Ｄの負荷が小さく、入力データ信号Ｄを駆動する部
分の消費電力を少なくできる。
【００８７】なお、上記の実施の形態では、ＮＭＯＳト
ランジスタＮ５のソースをＮＭＯＳトランジスタＮ６の
ドレインに接続し、ＮＭＯＳトランジスタＮ１１のソー
スをＮＭＯＳトランジスタＮ１２のドレインに接続して
いたが、ＮＭＯＳトランジスタＮ６，Ｎ１２を省き、Ｎ
ＭＯＳトランジスタＮ５のソースをＮＭＯＳトランジス
タＮ３のドレインに接続し、ＮＭＯＳトランジスタＮ１
１のソースをＮＭＯＳトランジスタＮ９のドレインに接
続することもできる。すなわち、ＮＭＯＳトランジスタ
Ｎ３を立ち上がり入力部１１と立ち上がり出力部１２と
で共有させることもできる。また、ＮＭＯＳトランジス
タＮ９を立ち下がり入力部１３と立ち下がり出力部１４
とで共有させることもでき、この場合、ＮＭＯＳトラン
ジスタを２個削減できる。
ランジスタＮ５のソースをＮＭＯＳトランジスタＮ６の
ドレインに接続し、ＮＭＯＳトランジスタＮ１１のソー
スをＮＭＯＳトランジスタＮ１２のドレインに接続して
いたが、ＮＭＯＳトランジスタＮ６，Ｎ１２を省き、Ｎ
ＭＯＳトランジスタＮ５のソースをＮＭＯＳトランジス
タＮ３のドレインに接続し、ＮＭＯＳトランジスタＮ１
１のソースをＮＭＯＳトランジスタＮ９のドレインに接
続することもできる。すなわち、ＮＭＯＳトランジスタ
Ｎ３を立ち上がり入力部１１と立ち上がり出力部１２と
で共有させることもできる。また、ＮＭＯＳトランジス
タＮ９を立ち下がり入力部１３と立ち下がり出力部１４
とで共有させることもでき、この場合、ＮＭＯＳトラン
ジスタを２個削減できる。
【００８８】以上説明したように、本実施の形態のダブ
ルエッジトリガ型フリップフロップ回路は、クロック信
号とクロック信号を所定の遅延値だけ遅らせてかつ反転
させた信号とを入力制御信号ＣＫ，ＣＫＤＢとして使用
し、上記遅延値で設定された期間でデータ入力を行うダ
イナミック回路で構成された立ち上がり入力部１１を設
け、クロック信号を反転させた信号とクロック信号を所
定の遅延値だけ遅らせてかつ反転させた信号を入力制御
信号ＣＫＢ，ＣＫＤとして使用し、上記遅延値で設定さ
れた期間でデータ入力を行うダイナミック回路で構成さ
れた立ち上がり入力部１３を設け、クロック信号を入力
制御信号ＣＫとして制御されるトライステートインバー
タを含む立ち上がり出力部１２および立ち下がり出力部
１４を設ける。
ルエッジトリガ型フリップフロップ回路は、クロック信
号とクロック信号を所定の遅延値だけ遅らせてかつ反転
させた信号とを入力制御信号ＣＫ，ＣＫＤＢとして使用
し、上記遅延値で設定された期間でデータ入力を行うダ
イナミック回路で構成された立ち上がり入力部１１を設
け、クロック信号を反転させた信号とクロック信号を所
定の遅延値だけ遅らせてかつ反転させた信号を入力制御
信号ＣＫＢ，ＣＫＤとして使用し、上記遅延値で設定さ
れた期間でデータ入力を行うダイナミック回路で構成さ
れた立ち上がり入力部１３を設け、クロック信号を入力
制御信号ＣＫとして制御されるトライステートインバー
タを含む立ち上がり出力部１２および立ち下がり出力部
１４を設ける。
【００８９】この構成によって、ダブルエッジトリガ型
フリップフロップ回路において、入力データ信号の負荷
を低減するとともに、クロック周波数が小さい場合にお
けるダイナミック回路の動作を安定化することができ
る。
フリップフロップ回路において、入力データ信号の負荷
を低減するとともに、クロック周波数が小さい場合にお
けるダイナミック回路の動作を安定化することができ
る。
【００９０】（第２の実施の形態）図３は、本発明の第
２の実施の形態におけるダブルエッジトリガ型フリップ
フロップ回路の構成を示す回路図である。図１におい
て、Ｎ２１〜Ｎ２８はＮＭＯＳトランジスタ、Ｐ２１〜
Ｐ２８はＰＭＯＳトランジスタ、ＩＮＶ１〜ＩＮＶ２は
インバータ回路であり、入力データ信号Ｄ、入力制御信
号ＣＫ、入力制御信号ＣＫＤＢ、入力制御信号ＣＫＢ、
入力制御信号ＣＫＤを入力して出力データ信号Ｑを出力
する。
２の実施の形態におけるダブルエッジトリガ型フリップ
フロップ回路の構成を示す回路図である。図１におい
て、Ｎ２１〜Ｎ２８はＮＭＯＳトランジスタ、Ｐ２１〜
Ｐ２８はＰＭＯＳトランジスタ、ＩＮＶ１〜ＩＮＶ２は
インバータ回路であり、入力データ信号Ｄ、入力制御信
号ＣＫ、入力制御信号ＣＫＤＢ、入力制御信号ＣＫＢ、
入力制御信号ＣＫＤを入力して出力データ信号Ｑを出力
する。
【００９１】入力制御信号ＣＫＢは入力制御信号ＣＫの
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。インバータ回路ＩＮＶ１〜ＩＮＶ２
はノードＱＢの値を保持するための回路であり、インバ
ータ回路ＩＮＶ２は駆動能力の小さいトランジスタで構
成される。インバータ回路ＩＮＶ２の駆動能力はＰＭＯ
ＳトランジスタＰ２３〜Ｐ２４、ＰＭＯＳトランジスタ
Ｐ２７〜Ｐ２８、ＮＭＯＳトランジスタＮ２３〜Ｎ２
４、Ｎ２７〜Ｎ２８に比べて十分小さいものとする。
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。インバータ回路ＩＮＶ１〜ＩＮＶ２
はノードＱＢの値を保持するための回路であり、インバ
ータ回路ＩＮＶ２は駆動能力の小さいトランジスタで構
成される。インバータ回路ＩＮＶ２の駆動能力はＰＭＯ
ＳトランジスタＰ２３〜Ｐ２４、ＰＭＯＳトランジスタ
Ｐ２７〜Ｐ２８、ＮＭＯＳトランジスタＮ２３〜Ｎ２
４、Ｎ２７〜Ｎ２８に比べて十分小さいものとする。
【００９２】図４は図３のダブルエッジトリガ型フリッ
プフロップ回路の動作を示すタイムチャートである。
プフロップ回路の動作を示すタイムチャートである。
【００９３】つぎに、図３のダブルエッジトリガ型フリ
ップフロップ回路の動作について、図４を用いて説明す
る。図３において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤがＬレベルの期間（図４の期間φ１
に対応）にはＰＭＯＳトランジスタＰ２１によりノード
Ｘ１ＡがＨレベルに固定され、ＮＭＯＳトランジスタＮ
２１によりノードＸ２ＡがＬレベルに固定され、ＮＭＯ
ＳトランジスタＮ２３およびＰＭＯＳトランジスタＰ２
４はカットオフされ、ノードＱＢはインバータ回路ＩＮ
Ｖ１〜ＩＮＶ２により以前の値を維持する。
ップフロップ回路の動作について、図４を用いて説明す
る。図３において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤがＬレベルの期間（図４の期間φ１
に対応）にはＰＭＯＳトランジスタＰ２１によりノード
Ｘ１ＡがＨレベルに固定され、ＮＭＯＳトランジスタＮ
２１によりノードＸ２ＡがＬレベルに固定され、ＮＭＯ
ＳトランジスタＮ２３およびＰＭＯＳトランジスタＰ２
４はカットオフされ、ノードＱＢはインバータ回路ＩＮ
Ｖ１〜ＩＮＶ２により以前の値を維持する。
【００９４】続いて入力制御信号ＣＫがＨレベルかつ入
力制御信号ＣＫＤがＬレベルの期間（図４の期間φ２に
対応）はＮＭＯＳトランジスタＮ２４およびＰＭＯＳト
ランジスタＰ２３がオン状態になる。期間φ２に入力デ
ータ信号ＤがＨレベルであればＮＭＯＳトランジスタＮ
２２を介してノードＸ１ＡはＨレベルに遷移し、ＰＭＯ
ＳトランジスタＰ２２を介してノードＸ２ＡがＨレベル
に遷移し、ＮＭＯＳトランジスタＮ２３がオン状態にな
ってＮＭＯＳトランジスタＮ２３〜Ｎ２４によりノード
ＱＢがＬレベルに遷移し出力データ信号ＱはＨレベルに
固定される。期間φ２に入力データ信号ＤがＬレベルで
あれば、ＮＭＯＳトランジスタＮ２２を介してノードＸ
１ＡがＬレベルに遷移し、ＰＭＯＳトランジスタＰ２４
がオン状態になってＰＭＯＳトランジスタＰ２３〜Ｐ２
４によりノードＱＢがＨレベルに遷移し出力データ信号
ＱはＬレベルに固定される。インバータ回路ＩＮＶ２の
駆動能力はＰＭＯＳトランジスタＰ２３〜Ｐ２４または
ＮＭＯＳトランジスタＮ２３〜Ｎ２４に比べて十分小さ
いため、期間φ１以前にノードＱＢが保持していた値に
関係なく、期間φ２のノードＱＢの値はＰＭＯＳトラン
ジスタＰ２３〜Ｐ２４またはＮＭＯＳトランジスタＮ２
３〜Ｎ２４により決定される。
力制御信号ＣＫＤがＬレベルの期間（図４の期間φ２に
対応）はＮＭＯＳトランジスタＮ２４およびＰＭＯＳト
ランジスタＰ２３がオン状態になる。期間φ２に入力デ
ータ信号ＤがＨレベルであればＮＭＯＳトランジスタＮ
２２を介してノードＸ１ＡはＨレベルに遷移し、ＰＭＯ
ＳトランジスタＰ２２を介してノードＸ２ＡがＨレベル
に遷移し、ＮＭＯＳトランジスタＮ２３がオン状態にな
ってＮＭＯＳトランジスタＮ２３〜Ｎ２４によりノード
ＱＢがＬレベルに遷移し出力データ信号ＱはＨレベルに
固定される。期間φ２に入力データ信号ＤがＬレベルで
あれば、ＮＭＯＳトランジスタＮ２２を介してノードＸ
１ＡがＬレベルに遷移し、ＰＭＯＳトランジスタＰ２４
がオン状態になってＰＭＯＳトランジスタＰ２３〜Ｐ２
４によりノードＱＢがＨレベルに遷移し出力データ信号
ＱはＬレベルに固定される。インバータ回路ＩＮＶ２の
駆動能力はＰＭＯＳトランジスタＰ２３〜Ｐ２４または
ＮＭＯＳトランジスタＮ２３〜Ｎ２４に比べて十分小さ
いため、期間φ１以前にノードＱＢが保持していた値に
関係なく、期間φ２のノードＱＢの値はＰＭＯＳトラン
ジスタＰ２３〜Ｐ２４またはＮＭＯＳトランジスタＮ２
３〜Ｎ２４により決定される。
【００９５】続いて入力制御信号ＣＫがＨレベルのまま
入力制御信号ＣＫＤがＨレベルに遷移する（図４の期間
φ３に対応）が、この時ＰＭＯＳトランジスタＰ２３お
よびＮＭＯＳトランジスタＮ２４はカットオフされるた
め、インバータ回路ＩＮＶ１〜ＩＮＶ２によりノードＱ
Ｂは直前の期間φ２の時の値を維持する。続く期間φ４
（入力制御信号ＣＫがＬレベルでかつ入力制御信号ＣＫ
ＤがＨレベル）もＰＭＯＳトランジスタＰ２３およびＮ
ＭＯＳトランジスタＮ２４はカットオフされたままであ
り、ノードＱＢの値はＰＭＯＳトランジスタＰ２７〜Ｐ
２８およびＮＭＯＳトランジスタＮ２７〜Ｎ２８の状態
により決定される。
入力制御信号ＣＫＤがＨレベルに遷移する（図４の期間
φ３に対応）が、この時ＰＭＯＳトランジスタＰ２３お
よびＮＭＯＳトランジスタＮ２４はカットオフされるた
め、インバータ回路ＩＮＶ１〜ＩＮＶ２によりノードＱ
Ｂは直前の期間φ２の時の値を維持する。続く期間φ４
（入力制御信号ＣＫがＬレベルでかつ入力制御信号ＣＫ
ＤがＨレベル）もＰＭＯＳトランジスタＰ２３およびＮ
ＭＯＳトランジスタＮ２４はカットオフされたままであ
り、ノードＱＢの値はＰＭＯＳトランジスタＰ２７〜Ｐ
２８およびＮＭＯＳトランジスタＮ２７〜Ｎ２８の状態
により決定される。
【００９６】一方入力制御信号ＣＫＢがＬレベルでかつ
入力制御信号ＣＫＤがＨレベル（入力制御信号ＣＫがＨ
レベルでかつ入力制御信号ＣＫＤＢがＬレベル）の期間
（図４の期間φ３に対応）にはＰＭＯＳトランジスタＰ
２５によりノードＹ１ＡがＨレベルに固定され、ＮＭＯ
ＳトランジスタＮ２５によりノードＹ２ＡがＬレベルに
固定され、ＮＭＯＳトランジスタＮ２７およびＰＭＯＳ
トランジスタＰ２８はカットオフされ、ノードＱＢはイ
ンバータ回路ＩＮＶ１〜ＩＮＶ２により以前の値を維持
する。
入力制御信号ＣＫＤがＨレベル（入力制御信号ＣＫがＨ
レベルでかつ入力制御信号ＣＫＤＢがＬレベル）の期間
（図４の期間φ３に対応）にはＰＭＯＳトランジスタＰ
２５によりノードＹ１ＡがＨレベルに固定され、ＮＭＯ
ＳトランジスタＮ２５によりノードＹ２ＡがＬレベルに
固定され、ＮＭＯＳトランジスタＮ２７およびＰＭＯＳ
トランジスタＰ２８はカットオフされ、ノードＱＢはイ
ンバータ回路ＩＮＶ１〜ＩＮＶ２により以前の値を維持
する。
【００９７】続いて入力制御信号ＣＫＢがＨレベルかつ
入力制御信号ＣＫＤＢがＬレベルの期間（図４の期間φ
４に対応）はＮＭＯＳトランジスタＮ２８およびＰＭＯ
ＳトランジスタＰ２７がオン状態であるため、期間φ４
に入力データ信号ＤがＨレベルであればＮＭＯＳトラン
ジスタＮ２６を介してノードＹ１ＡはＨレベルに遷移
し、ＰＭＯＳトランジスタＰ２６を介してノードＹ２Ａ
がＨレベルに遷移し、ＮＭＯＳトランジスタＮ２７がオ
ン状態になってＮＭＯＳトランジスタＮ２７〜Ｎ２８に
よりノードＱＢがＬレベルに遷移し出力データ信号Ｑは
Ｈレベルに固定される。期間φ４に入力データ信号Ｄが
Ｌレベルであれば、ＮＭＯＳトランジスタＮ２６を介し
てノードＹ１ＡがＬレベルに遷移し、ＰＭＯＳトランジ
スタＰ２８がオン状態になってＰＭＯＳトランジスタＰ
２７〜Ｐ２８によりノードＱＢがＨレベルに遷移し出力
データ信号ＱはＬレベルに固定される。インバータ回路
ＩＮＶ２の駆動能力はＰＭＯＳトランジスタＰ２７〜Ｐ
２８またはＮＭＯＳトランジスタＮ２７〜Ｎ２８に比べ
て十分小さいため、期間φ３以前にノードＱＢが保持し
ていた値に関係なく、期間φ４のノードＱＢの値はＰＭ
ＯＳトランジスタＰ２７〜Ｐ２８またはＮＭＯＳトラン
ジスタＮ２７〜Ｎ２８により決定される。
入力制御信号ＣＫＤＢがＬレベルの期間（図４の期間φ
４に対応）はＮＭＯＳトランジスタＮ２８およびＰＭＯ
ＳトランジスタＰ２７がオン状態であるため、期間φ４
に入力データ信号ＤがＨレベルであればＮＭＯＳトラン
ジスタＮ２６を介してノードＹ１ＡはＨレベルに遷移
し、ＰＭＯＳトランジスタＰ２６を介してノードＹ２Ａ
がＨレベルに遷移し、ＮＭＯＳトランジスタＮ２７がオ
ン状態になってＮＭＯＳトランジスタＮ２７〜Ｎ２８に
よりノードＱＢがＬレベルに遷移し出力データ信号Ｑは
Ｈレベルに固定される。期間φ４に入力データ信号Ｄが
Ｌレベルであれば、ＮＭＯＳトランジスタＮ２６を介し
てノードＹ１ＡがＬレベルに遷移し、ＰＭＯＳトランジ
スタＰ２８がオン状態になってＰＭＯＳトランジスタＰ
２７〜Ｐ２８によりノードＱＢがＨレベルに遷移し出力
データ信号ＱはＬレベルに固定される。インバータ回路
ＩＮＶ２の駆動能力はＰＭＯＳトランジスタＰ２７〜Ｐ
２８またはＮＭＯＳトランジスタＮ２７〜Ｎ２８に比べ
て十分小さいため、期間φ３以前にノードＱＢが保持し
ていた値に関係なく、期間φ４のノードＱＢの値はＰＭ
ＯＳトランジスタＰ２７〜Ｐ２８またはＮＭＯＳトラン
ジスタＮ２７〜Ｎ２８により決定される。
【００９８】続いて入力制御信号ＣＫＢがＨレベルのま
ま入力制御信号ＣＫＤＢがＨレベルに遷移する（図４の
期間φ１に対応）が、この時ＰＭＯＳトランジスタＰ２
７およびＮＭＯＳトランジスタＮ２８はカットオフされ
るため、インバータ回路ＩＮＶ１〜ＩＮＶ２によりノー
ドＱＢは直前の期間φ４の時の値を維持する。続く期間
φ２（入力制御信号ＣＫＢがＬレベルでかつ入力制御信
号ＣＫＤＢがＨレベル）もＰＭＯＳトランジスタＰ２７
およびＮＭＯＳトランジスタＮ２８はカットオフされた
ままであり、ノードＱＢの値はＰＭＯＳトランジスタＰ
２３〜Ｐ２４およびＮＭＯＳトランジスタＮ２３〜Ｎ２
４の状態により決定される。
ま入力制御信号ＣＫＤＢがＨレベルに遷移する（図４の
期間φ１に対応）が、この時ＰＭＯＳトランジスタＰ２
７およびＮＭＯＳトランジスタＮ２８はカットオフされ
るため、インバータ回路ＩＮＶ１〜ＩＮＶ２によりノー
ドＱＢは直前の期間φ４の時の値を維持する。続く期間
φ２（入力制御信号ＣＫＢがＬレベルでかつ入力制御信
号ＣＫＤＢがＨレベル）もＰＭＯＳトランジスタＰ２７
およびＮＭＯＳトランジスタＮ２８はカットオフされた
ままであり、ノードＱＢの値はＰＭＯＳトランジスタＰ
２３〜Ｐ２４およびＮＭＯＳトランジスタＮ２３〜Ｎ２
４の状態により決定される。
【００９９】本発明の特徴点は次の通りである。図３に
おいて、ＰＭＯＳトランジスタＰ２１〜Ｐ２２およびＮ
ＭＯＳトランジスタＮ２１〜Ｎ２２を立ち上がり入力部
２１とみなし、ＰＭＯＳトランジスタＰ２３〜Ｐ２４お
よびＮＭＯＳトランジスタＮ２３〜Ｎ２４を立ち上がり
出力部２２とみなし、ＰＭＯＳトランジスタＰ２５〜Ｐ
２６およびＮＭＯＳトランジスタＮ２５〜Ｎ２６を立ち
下がり入力部２３とみなし、ＰＭＯＳトランジスタＰ２
７〜Ｐ２８およびＮＭＯＳトランジスタＮ２７〜Ｎ２８
を立ち下がり出力部２４とみなし、インバータ回路ＩＮ
Ｖ１〜ＩＮＶ２をデータ出力部２５とみなすことができ
る。ノードＸ１ＡおよびノードＸ２Ａは立ち上がり入力
部２１の出力とみなし、ノードＹ１ＡおよびＹ２は立ち
下がり入力部２３の出力とみなすことができる。
おいて、ＰＭＯＳトランジスタＰ２１〜Ｐ２２およびＮ
ＭＯＳトランジスタＮ２１〜Ｎ２２を立ち上がり入力部
２１とみなし、ＰＭＯＳトランジスタＰ２３〜Ｐ２４お
よびＮＭＯＳトランジスタＮ２３〜Ｎ２４を立ち上がり
出力部２２とみなし、ＰＭＯＳトランジスタＰ２５〜Ｐ
２６およびＮＭＯＳトランジスタＮ２５〜Ｎ２６を立ち
下がり入力部２３とみなし、ＰＭＯＳトランジスタＰ２
７〜Ｐ２８およびＮＭＯＳトランジスタＮ２７〜Ｎ２８
を立ち下がり出力部２４とみなし、インバータ回路ＩＮ
Ｖ１〜ＩＮＶ２をデータ出力部２５とみなすことができ
る。ノードＸ１ＡおよびノードＸ２Ａは立ち上がり入力
部２１の出力とみなし、ノードＹ１ＡおよびＹ２は立ち
下がり入力部２３の出力とみなすことができる。
【０１００】立ち上がり入力部２１は、ソースが入力デ
ータ信号Ｄの入力端子に接続され、ドレインが第１の節
点Ｘ１Ａに接続され、ゲートが第１の入力制御信号ＣＫ
の入力端子に接続された第１のＮＭＯＳトランジスタＮ
２２と、ソースが入力データ信号Ｄの入力端子に接続さ
れ、ドレインが第２の節点Ｘ２Ａに接続され、ゲートが
第２の入力制御信号ＣＫＢの入力端子に接続された第１
のＰＭＯＳトランジスタＰ２２と、ソースが第１の電源
ＶＤＤに接続され、ドレインが第１の節点Ｘ１Ａに接続
され、ゲートが第１の入力制御信号ＣＫの入力端子に接
続された第２のＰＭＯＳトランジスタＰ２１と、ソース
が第２の電源ＶＳＳに接続され、ドレインが第２の節点
Ｘ２Ａに接続され、ゲートが第２の入力制御信号ＣＫＢ
の入力端子に接続された第２のＮＭＯＳトランジスタＮ
２１とを有している。
ータ信号Ｄの入力端子に接続され、ドレインが第１の節
点Ｘ１Ａに接続され、ゲートが第１の入力制御信号ＣＫ
の入力端子に接続された第１のＮＭＯＳトランジスタＮ
２２と、ソースが入力データ信号Ｄの入力端子に接続さ
れ、ドレインが第２の節点Ｘ２Ａに接続され、ゲートが
第２の入力制御信号ＣＫＢの入力端子に接続された第１
のＰＭＯＳトランジスタＰ２２と、ソースが第１の電源
ＶＤＤに接続され、ドレインが第１の節点Ｘ１Ａに接続
され、ゲートが第１の入力制御信号ＣＫの入力端子に接
続された第２のＰＭＯＳトランジスタＰ２１と、ソース
が第２の電源ＶＳＳに接続され、ドレインが第２の節点
Ｘ２Ａに接続され、ゲートが第２の入力制御信号ＣＫＢ
の入力端子に接続された第２のＮＭＯＳトランジスタＮ
２１とを有している。
【０１０１】立ち下がり入力部２３は、ソースが入力デ
ータ信号Ｄの入力端子に接続され、ドレインが第３の節
点Ｙ１Ａに接続され、ゲートが第２の入力制御信号ＣＫ
Ｂの入力端子に接続された第３のＮＭＯＳトランジスタ
Ｎ２６と、ソースが入力データ信号Ｄの入力端子に接続
され、ドレインが第４の節点Ｙ２Ａに接続され、ゲート
が第１の入力制御信号ＣＫの入力端子に接続された第３
のＰＭＯＳトランジスタＰ２６と、ソースが第１の電源
ＶＤＤに接続され、ドレインが第３の節点Ｙ１Ａに接続
され、ゲートが第２の入力制御信号ＣＫＢの入力端子に
接続された第４のＰＭＯＳトランジスタＰ２５と、ソー
スが第２の電源ＶＳＳに接続され、ドレインが第４の節
点Ｙ２Ａに接続され、ゲートが第１の入力制御信号ＣＫ
の入力端子に接続された第４のＮＭＯＳトランジスタＮ
２５とを有している。
ータ信号Ｄの入力端子に接続され、ドレインが第３の節
点Ｙ１Ａに接続され、ゲートが第２の入力制御信号ＣＫ
Ｂの入力端子に接続された第３のＮＭＯＳトランジスタ
Ｎ２６と、ソースが入力データ信号Ｄの入力端子に接続
され、ドレインが第４の節点Ｙ２Ａに接続され、ゲート
が第１の入力制御信号ＣＫの入力端子に接続された第３
のＰＭＯＳトランジスタＰ２６と、ソースが第１の電源
ＶＤＤに接続され、ドレインが第３の節点Ｙ１Ａに接続
され、ゲートが第２の入力制御信号ＣＫＢの入力端子に
接続された第４のＰＭＯＳトランジスタＰ２５と、ソー
スが第２の電源ＶＳＳに接続され、ドレインが第４の節
点Ｙ２Ａに接続され、ゲートが第１の入力制御信号ＣＫ
の入力端子に接続された第４のＮＭＯＳトランジスタＮ
２５とを有している。
【０１０２】立ち上がり入力部２２および立ち下がり入
力部２４は、ソースが第１の電源ＶＤＤに接続され、ド
レインが第５の節点Ｚ１１に接続され、ゲートが第３の
入力制御信号ＣＫＤの入力端子に接続された第５のＰＭ
ＯＳトランジスタＰ２３と、ソースが第５の節点Ｚ１１
に接続され、ドレインが第６の節点Ｚ１２に接続され、
ゲートが第１の節点Ｘ１Ａに接続された第６のＰＭＯＳ
トランジスタＰ２４と、ソースが第７の節点Ｚ１３に接
続され、ドレインが第６の節点Ｚ１２に接続され、ゲー
トが第２の節点Ｘ２Ａに接続された第５のＮＭＯＳトラ
ンジスタＮ２３と、ソースが第２の電源ＶＳＳに接続さ
れ、ドレインが第７の節点Ｚ１３に接続され、ゲートが
第４の入力制御信号ＣＫＤＢの入力端子に接続された第
６のＮＭＯＳトランジスタＮ２４と、ソースが第１の電
源ＶＤＤに接続され、ドレインが第８の節点Ｚ１４に接
続され、ゲートが第４の入力制御信号ＣＫＤＢの入力端
子に接続された第７のＰＭＯＳトランジスタＰ２７と、
ソースが第８の節点Ｚ１４に接続され、ドレインが第６
の節点Ｚ１２に接続され、ゲートが第３の節点Ｙ１Ａに
接続された第８のＰＭＯＳトランジスタＰ２８と、ソー
スが第９の節点Ｚ１５に接続され、ドレインが第６の節
点Ｚ１２に接続され、ゲートが第４の節点Ｙ２Ａに接続
された第７のＮＭＯＳトランジスタＮ２７と、ソースが
第２の電源ＶＳＳに接続され、ドレインが第９の節点Ｚ
１５に接続され、ゲートが第３の入力制御信号ＣＫＤの
入力端子に接続された第８のＮＭＯＳトランジスタＮ２
８とを有している。
力部２４は、ソースが第１の電源ＶＤＤに接続され、ド
レインが第５の節点Ｚ１１に接続され、ゲートが第３の
入力制御信号ＣＫＤの入力端子に接続された第５のＰＭ
ＯＳトランジスタＰ２３と、ソースが第５の節点Ｚ１１
に接続され、ドレインが第６の節点Ｚ１２に接続され、
ゲートが第１の節点Ｘ１Ａに接続された第６のＰＭＯＳ
トランジスタＰ２４と、ソースが第７の節点Ｚ１３に接
続され、ドレインが第６の節点Ｚ１２に接続され、ゲー
トが第２の節点Ｘ２Ａに接続された第５のＮＭＯＳトラ
ンジスタＮ２３と、ソースが第２の電源ＶＳＳに接続さ
れ、ドレインが第７の節点Ｚ１３に接続され、ゲートが
第４の入力制御信号ＣＫＤＢの入力端子に接続された第
６のＮＭＯＳトランジスタＮ２４と、ソースが第１の電
源ＶＤＤに接続され、ドレインが第８の節点Ｚ１４に接
続され、ゲートが第４の入力制御信号ＣＫＤＢの入力端
子に接続された第７のＰＭＯＳトランジスタＰ２７と、
ソースが第８の節点Ｚ１４に接続され、ドレインが第６
の節点Ｚ１２に接続され、ゲートが第３の節点Ｙ１Ａに
接続された第８のＰＭＯＳトランジスタＰ２８と、ソー
スが第９の節点Ｚ１５に接続され、ドレインが第６の節
点Ｚ１２に接続され、ゲートが第４の節点Ｙ２Ａに接続
された第７のＮＭＯＳトランジスタＮ２７と、ソースが
第２の電源ＶＳＳに接続され、ドレインが第９の節点Ｚ
１５に接続され、ゲートが第３の入力制御信号ＣＫＤの
入力端子に接続された第８のＮＭＯＳトランジスタＮ２
８とを有している。
【０１０３】データ出力部２５は、入力に第６の節点Ｚ
１２が接続され反転信号を出力データ信号Ｑの出力端子
に出力する第１のインバータＩＮＶ１と、第１のインバ
ータＩＮＶ１の出力信号を入力し出力した反転信号を第
１のインバータＩＮＶ１の入力に帰還させる第２のイン
バータＩＮＶ２とを有している。
１２が接続され反転信号を出力データ信号Ｑの出力端子
に出力する第１のインバータＩＮＶ１と、第１のインバ
ータＩＮＶ１の出力信号を入力し出力した反転信号を第
１のインバータＩＮＶ１の入力に帰還させる第２のイン
バータＩＮＶ２とを有している。
【０１０４】立ち上がり入力部２１はノードＸ１Ａ固定
用のＰＭＯＳトランジスタＰ２１およびノードＸ２Ａ固
定用のＮＭＯＳトランジスタＮ２１を備え、立ち下がり
入力部２３はノードＹ１Ａ固定用のＰＭＯＳトランジス
タＰ２５およびノードＹ２Ａ固定用のＮＭＯＳトランジ
スタＮ２５を備え、データ出力部２５はデータ保持用の
インバータ回路ＩＮＶ１〜ＩＮＶ２を備えており、ノー
ドＸ１Ａ〜Ｘ２ＡおよびノードＹ１Ａ〜Ｙ２Ａがハイイ
ンピーダンス状態になることはない。
用のＰＭＯＳトランジスタＰ２１およびノードＸ２Ａ固
定用のＮＭＯＳトランジスタＮ２１を備え、立ち下がり
入力部２３はノードＹ１Ａ固定用のＰＭＯＳトランジス
タＰ２５およびノードＹ２Ａ固定用のＮＭＯＳトランジ
スタＮ２５を備え、データ出力部２５はデータ保持用の
インバータ回路ＩＮＶ１〜ＩＮＶ２を備えており、ノー
ドＸ１Ａ〜Ｘ２ＡおよびノードＹ１Ａ〜Ｙ２Ａがハイイ
ンピーダンス状態になることはない。
【０１０５】また立ち上がり出力部２２は期間φ２だけ
ノードＱＢを駆動するトライステートインバータを形成
し、立ち下がり出力部２４は期間φ４だけノードＱＢを
駆動するトライステートインバータを形成しているた
め、図３のように立ち上がり出力部２２の出力と立ち下
がり出力部２４の出力を直接接続することができ、デー
タ保持機能を持つデータ出力部２５を追加するだけで出
力データ信号Ｑを実現することができる。
ノードＱＢを駆動するトライステートインバータを形成
し、立ち下がり出力部２４は期間φ４だけノードＱＢを
駆動するトライステートインバータを形成しているた
め、図３のように立ち上がり出力部２２の出力と立ち下
がり出力部２４の出力を直接接続することができ、デー
タ保持機能を持つデータ出力部２５を追加するだけで出
力データ信号Ｑを実現することができる。
【０１０６】図３の例では、立ち上がり入力部２１の出
力ノードＸ１Ａ，Ｘ２Ａの固定をクロック信号（入力制
御信号ＣＫ，ＣＫＢ）で制御されたＰＭＯＳトランジス
タＰ２１およびＮＭＯＳトランジスタＮ２１で行い、立
ち下がり入力部２３の出力ノードＹ１Ａ，Ｙ２Ａの固定
をクロック信号（入力制御信号ＣＫ，ＣＫＢ）で制御さ
れたＰＭＯＳトランジスタＰ２５およびＮＭＯＳトラン
ジスタＮ２５で行い、かつ立ち上がり出力部２２と立ち
下がり出力部２４をクロック信号（入力制御信号ＣＫ
Ｄ，ＣＫＤＢ）で制御されたトライステートインバータ
で構成することにより、立ち上がり入力部２１および立
ち下がり入力部２３の出力ノードＸ１Ａ，Ｘ２Ａ，Ｙ１
Ａ，Ｙ２Ａがハイインピーダンス状態になることはな
く、低周波数動作時の動作が安定する。
力ノードＸ１Ａ，Ｘ２Ａの固定をクロック信号（入力制
御信号ＣＫ，ＣＫＢ）で制御されたＰＭＯＳトランジス
タＰ２１およびＮＭＯＳトランジスタＮ２１で行い、立
ち下がり入力部２３の出力ノードＹ１Ａ，Ｙ２Ａの固定
をクロック信号（入力制御信号ＣＫ，ＣＫＢ）で制御さ
れたＰＭＯＳトランジスタＰ２５およびＮＭＯＳトラン
ジスタＮ２５で行い、かつ立ち上がり出力部２２と立ち
下がり出力部２４をクロック信号（入力制御信号ＣＫ
Ｄ，ＣＫＤＢ）で制御されたトライステートインバータ
で構成することにより、立ち上がり入力部２１および立
ち下がり入力部２３の出力ノードＸ１Ａ，Ｘ２Ａ，Ｙ１
Ａ，Ｙ２Ａがハイインピーダンス状態になることはな
く、低周波数動作時の動作が安定する。
【０１０７】以上に説明した、本発明の第２の実施の形
態のダブルエッジトリガ型フリップフロップ回路は、入
力データ信号Ｄの入力端子と、出力データ信号Ｑの出力
端子と、第１の入力制御信号ＣＫの入力端子と、第１の
入力制御信号ＣＫを論理反転させた第２の入力制御信号
ＣＫＢの入力端子と、第１の入力制御信号ＣＫを所定の
遅延値だけ遅延させた第３の入力制御信号ＣＫＤの入力
端子と、第３の入力制御信号ＣＫＤを論理反転させた第
４の入力制御信号ＣＫＤＢの入力端子と、入力データ信
号Ｄと第１の入力制御信号ＣＫと第２の入力制御信号Ｃ
ＫＢとを入力し第１の出力信号と第２の出力信号を出力
する第１の入力部である立ち上がり入力部２１と、入力
データ信号Ｄと第１の入力制御信号ＣＫと第２の入力制
御信号ＣＫＢとを入力し第３の出力信号と第４の出力信
号を出力する第２の入力部である立ち下がり入力部２３
と、第１の出力信号と第２の出力信号と第３の出力信号
と第４の出力信号と第３の入力制御信号ＣＫＤと第４の
入力制御信号ＣＫＤＢとを入力し第５の出力信号を出力
する第１の出力部である立ち上がり出力部２２および立
ち下がり出力部２４と、第５の出力信号を入力し第６の
出力信号を出力データ信号Ｑの出力端子へ出力する第２
の出力部であるデータ出力部２５とを有している。
態のダブルエッジトリガ型フリップフロップ回路は、入
力データ信号Ｄの入力端子と、出力データ信号Ｑの出力
端子と、第１の入力制御信号ＣＫの入力端子と、第１の
入力制御信号ＣＫを論理反転させた第２の入力制御信号
ＣＫＢの入力端子と、第１の入力制御信号ＣＫを所定の
遅延値だけ遅延させた第３の入力制御信号ＣＫＤの入力
端子と、第３の入力制御信号ＣＫＤを論理反転させた第
４の入力制御信号ＣＫＤＢの入力端子と、入力データ信
号Ｄと第１の入力制御信号ＣＫと第２の入力制御信号Ｃ
ＫＢとを入力し第１の出力信号と第２の出力信号を出力
する第１の入力部である立ち上がり入力部２１と、入力
データ信号Ｄと第１の入力制御信号ＣＫと第２の入力制
御信号ＣＫＢとを入力し第３の出力信号と第４の出力信
号を出力する第２の入力部である立ち下がり入力部２３
と、第１の出力信号と第２の出力信号と第３の出力信号
と第４の出力信号と第３の入力制御信号ＣＫＤと第４の
入力制御信号ＣＫＤＢとを入力し第５の出力信号を出力
する第１の出力部である立ち上がり出力部２２および立
ち下がり出力部２４と、第５の出力信号を入力し第６の
出力信号を出力データ信号Ｑの出力端子へ出力する第２
の出力部であるデータ出力部２５とを有している。
【０１０８】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
【０１０９】ここで、第１の入力部である立ち上がり入
力部２１は、第１段階（期間φ１）および第４段階（期
間φ４）で第１の出力信号および第２の出力信号の値を
固定し第２段階（期間φ２）および第３段階（期間φ
３）で入力データ信号Ｄの値に依存した結果を出力す
る。
力部２１は、第１段階（期間φ１）および第４段階（期
間φ４）で第１の出力信号および第２の出力信号の値を
固定し第２段階（期間φ２）および第３段階（期間φ
３）で入力データ信号Ｄの値に依存した結果を出力す
る。
【０１１０】第２の入力部である立ち下がり入力部２３
は、第２段階（期間φ２）および第３段階（期間φ３）
で第３の出力信号および第４の出力信号の値を固定し第
１段階（期間φ１）および第４段階（期間φ４）で入力
データ信号Ｄの値に依存した結果を出力する。
は、第２段階（期間φ２）および第３段階（期間φ３）
で第３の出力信号および第４の出力信号の値を固定し第
１段階（期間φ１）および第４段階（期間φ４）で入力
データ信号Ｄの値に依存した結果を出力する。
【０１１１】第１の出力部である立ち上がり出力部２２
および立ち下がり入力部２４は、第２段階（期間φ２）
では第１の出力信号と第２の出力信号に依存した値を出
力し、第４段階（期間φ４）で第３の出力信号と第４の
出力信号に依存した値を出力する。
および立ち下がり入力部２４は、第２段階（期間φ２）
では第１の出力信号と第２の出力信号に依存した値を出
力し、第４段階（期間φ４）で第３の出力信号と第４の
出力信号に依存した値を出力する。
【０１１２】第２の出力部であるデータ出力部２５は、
第５の出力信号に依存した値を出力すると共に第５の出
力信号の値を保持する。
第５の出力信号に依存した値を出力すると共に第５の出
力信号の値を保持する。
【０１１３】この構成によれば、データ出力部２５で第
５の出力信号の保持を行っているため、ハイインピーダ
ンス状態が発生せず、低クロック周波数でも安定動作可
能なダブルエッジトリガ型フリップフロップ回路が得ら
れる。
５の出力信号の保持を行っているため、ハイインピーダ
ンス状態が発生せず、低クロック周波数でも安定動作可
能なダブルエッジトリガ型フリップフロップ回路が得ら
れる。
【０１１４】（第３の実施の形態）図５は、本発明の第
３の実施の形態におけるダブルエッジトリガ型フリップ
フロップ回路の構成を示す回路図である。図５におい
て、Ｎ３１〜Ｎ４０はＮＭＯＳトランジスタ、Ｐ３１〜
Ｐ３６はＰＭＯＳトランジスタ、ＩＮＶ１１〜ＩＮＶ１
２はインバータ回路であり、入力データ信号Ｄ、入力制
御信号ＣＫ、入力制御信号ＣＫＤＢ、入力制御信号ＣＫ
Ｂ、入力制御信号ＣＫＤを入力して出力データ信号Ｑを
出力する。
３の実施の形態におけるダブルエッジトリガ型フリップ
フロップ回路の構成を示す回路図である。図５におい
て、Ｎ３１〜Ｎ４０はＮＭＯＳトランジスタ、Ｐ３１〜
Ｐ３６はＰＭＯＳトランジスタ、ＩＮＶ１１〜ＩＮＶ１
２はインバータ回路であり、入力データ信号Ｄ、入力制
御信号ＣＫ、入力制御信号ＣＫＤＢ、入力制御信号ＣＫ
Ｂ、入力制御信号ＣＫＤを入力して出力データ信号Ｑを
出力する。
【０１１５】入力制御信号ＣＫＢは入力制御信号ＣＫの
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。ＰＭＯＳトランジスタＰ３２および
Ｐ３５には駆動能力の小さいＰＭＯＳトランジスタが用
いられる。ＰＭＯＳトランジスタＰ３２の駆動能力はＮ
ＭＯＳトランジスタＮ３１〜Ｎ３３に比べて十分小さ
く、ＰＭＯＳトランジスタＰ３５の駆動能力はＮＭＯＳ
トランジスタＮ３６〜Ｎ３８に比べて十分小さいものと
する。インバータ回路ＩＮＶ１１〜ＩＮＶ１２は出力デ
ータ信号Ｑの値を保持するための回路であり、インバー
タ回路ＩＮＶ１２は駆動能力の小さいトランジスタで構
成される。インバータ回路ＩＮＶ１２の駆動能力はＰＭ
ＯＳトランジスタＰ３３、Ｐ３６、ＮＭＯＳトランジス
タＮ３２〜Ｎ３５、ＮＭＯＳトランジスタＮ３７〜Ｎ４
０に比べて十分小さいものとする。
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。ＰＭＯＳトランジスタＰ３２および
Ｐ３５には駆動能力の小さいＰＭＯＳトランジスタが用
いられる。ＰＭＯＳトランジスタＰ３２の駆動能力はＮ
ＭＯＳトランジスタＮ３１〜Ｎ３３に比べて十分小さ
く、ＰＭＯＳトランジスタＰ３５の駆動能力はＮＭＯＳ
トランジスタＮ３６〜Ｎ３８に比べて十分小さいものと
する。インバータ回路ＩＮＶ１１〜ＩＮＶ１２は出力デ
ータ信号Ｑの値を保持するための回路であり、インバー
タ回路ＩＮＶ１２は駆動能力の小さいトランジスタで構
成される。インバータ回路ＩＮＶ１２の駆動能力はＰＭ
ＯＳトランジスタＰ３３、Ｐ３６、ＮＭＯＳトランジス
タＮ３２〜Ｎ３５、ＮＭＯＳトランジスタＮ３７〜Ｎ４
０に比べて十分小さいものとする。
【０１１６】図６は図５のダブルエッジトリガ型フリッ
プフロップ回路の動作を示すタイムチャートである。
プフロップ回路の動作を示すタイムチャートである。
【０１１７】つぎに、図５のダブルエッジトリガ型フリ
ップフロップ回路の動作について、図６を用いて説明す
る。図５において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤＢがＨレベルの期間（図６の期間φ
１に対応）にはＰＭＯＳトランジスタＰ３１によりノー
ドＸＢがＨレベルに固定される。
ップフロップ回路の動作について、図６を用いて説明す
る。図５において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤＢがＨレベルの期間（図６の期間φ
１に対応）にはＰＭＯＳトランジスタＰ３１によりノー
ドＸＢがＨレベルに固定される。
【０１１８】続いて入力制御信号ＣＫがＨレベルかつ入
力制御信号ＣＫＤＢがＨレベルの期間（図６の期間φ２
に対応）はＮＭＯＳトランジスタＮ３２およびＮ３３が
オン状態になるため、期間φ２に入力データ信号ＤがＨ
レベルであればノードＸＢが放電される。この時出力デ
ータ信号ＱがＬレベルであればＰＭＯＳトランジスタＰ
３２がオン状態になるが、ＰＭＯＳトランジスタＰ３２
の駆動能力はＮＭＯＳトランジスタＮ３１〜Ｎ３３に比
べて十分小さいためにノードＸＢはＬレベルに遷移し、
ＰＭＯＳトランジスタＰ３３により出力データ信号Ｑが
Ｈレベルに遷移してＰＭＯＳトランジスタＰ３２はカッ
トオフされる。期間φ２に入力データ信号ＤがＬレベル
であればノードＸＢはＨレベルのままであり、ＮＭＯＳ
トランジスタＮ３２〜Ｎ３５が全てオン状態になって出
力データ信号ＱはＬレベルに固定され、ＰＭＯＳトラン
ジスタＰ３２によりノードＸＢはＨレベルを維持する。
力制御信号ＣＫＤＢがＨレベルの期間（図６の期間φ２
に対応）はＮＭＯＳトランジスタＮ３２およびＮ３３が
オン状態になるため、期間φ２に入力データ信号ＤがＨ
レベルであればノードＸＢが放電される。この時出力デ
ータ信号ＱがＬレベルであればＰＭＯＳトランジスタＰ
３２がオン状態になるが、ＰＭＯＳトランジスタＰ３２
の駆動能力はＮＭＯＳトランジスタＮ３１〜Ｎ３３に比
べて十分小さいためにノードＸＢはＬレベルに遷移し、
ＰＭＯＳトランジスタＰ３３により出力データ信号Ｑが
Ｈレベルに遷移してＰＭＯＳトランジスタＰ３２はカッ
トオフされる。期間φ２に入力データ信号ＤがＬレベル
であればノードＸＢはＨレベルのままであり、ＮＭＯＳ
トランジスタＮ３２〜Ｎ３５が全てオン状態になって出
力データ信号ＱはＬレベルに固定され、ＰＭＯＳトラン
ジスタＰ３２によりノードＸＢはＨレベルを維持する。
【０１１９】続いて入力制御信号ＣＫがＨレベルのまま
入力制御信号ＣＫＤＢがＬレベルに遷移する（図６の期
間φ３に対応）が、この時ノードＸＢがＨレベルであれ
ばインバータ回路ＩＮＶ１１〜ＩＮＶ１２により出力デ
ータ信号ＱがＬレベルの値を保持しているため、ＰＭＯ
ＳトランジスタＰ３２によりノードＸＢはＨレベルを維
持する。期間φ３でノードＸＢがＬレベルの場合、出力
データ信号Ｑはインバータ回路ＩＮＶ１１〜ＩＮＶ１２
によりＨレベルを維持する。この場合ノードＸＢはハイ
インピーダンス状態になるが、ＮＭＯＳトランジスタＮ
３２がカットオフ状態なので貫通電流は発生せず、また
インバータ回路ＩＮＶ１１〜ＩＮＶ１２が存在するため
ＰＭＯＳトランジスタＰ３３の状態が変化しても出力デ
ータ信号Ｑへの影響はない。またＮＭＯＳトランジスタ
Ｎ３４は整流作用も有し、期間φ３中の入力データ信号
Ｄの変化によるノードＸＢの変動を抑制する。続く期間
φ４には再びＰＭＯＳトランジスタＰ３１によりノード
ＸＢがＨレベルに固定される。
入力制御信号ＣＫＤＢがＬレベルに遷移する（図６の期
間φ３に対応）が、この時ノードＸＢがＨレベルであれ
ばインバータ回路ＩＮＶ１１〜ＩＮＶ１２により出力デ
ータ信号ＱがＬレベルの値を保持しているため、ＰＭＯ
ＳトランジスタＰ３２によりノードＸＢはＨレベルを維
持する。期間φ３でノードＸＢがＬレベルの場合、出力
データ信号Ｑはインバータ回路ＩＮＶ１１〜ＩＮＶ１２
によりＨレベルを維持する。この場合ノードＸＢはハイ
インピーダンス状態になるが、ＮＭＯＳトランジスタＮ
３２がカットオフ状態なので貫通電流は発生せず、また
インバータ回路ＩＮＶ１１〜ＩＮＶ１２が存在するため
ＰＭＯＳトランジスタＰ３３の状態が変化しても出力デ
ータ信号Ｑへの影響はない。またＮＭＯＳトランジスタ
Ｎ３４は整流作用も有し、期間φ３中の入力データ信号
Ｄの変化によるノードＸＢの変動を抑制する。続く期間
φ４には再びＰＭＯＳトランジスタＰ３１によりノード
ＸＢがＨレベルに固定される。
【０１２０】一方入力制御信号ＣＫＢがＬレベルでかつ
入力制御信号ＣＫＤがＨレベル（入力制御信号ＣＫがＨ
レベルでかつ入力制御信号ＣＫＤＢがＬレベル）の期間
（図６の期間φ３に対応）にはＰＭＯＳトランジスタＰ
３４によりノードＹＢがＨレベルに固定される。
入力制御信号ＣＫＤがＨレベル（入力制御信号ＣＫがＨ
レベルでかつ入力制御信号ＣＫＤＢがＬレベル）の期間
（図６の期間φ３に対応）にはＰＭＯＳトランジスタＰ
３４によりノードＹＢがＨレベルに固定される。
【０１２１】続いて入力制御信号ＣＫＢがＨレベルかつ
入力制御信号ＣＫＤがＨレベルの期間（図６の期間φ４
に対応）はＮＭＯＳトランジスタＮ３７およびＮＭＯＳ
トランジスタＮ３８がオン状態になるため、期間φ４に
入力データ信号ＤがＨレベルであればノードＹＢが放電
される。この時出力データ信号ＱがＬレベルであればＰ
ＭＯＳトランジスタＰ３５がオン状態になるが、ＰＭＯ
ＳトランジスタＰ３５の駆動能力はＮＭＯＳトランジス
タＮ３６〜Ｎ３８に比べて十分小さいためにノードＹＢ
はＬレベルに遷移し、その結果出力データ信号ＱがＨレ
ベルに遷移してＰＭＯＳトランジスタＰ３５はカットオ
フされる。期間φ４に入力データ信号ＤがＬレベルであ
ればノードＹＢはＨレベルのままであり、ＮＭＯＳトラ
ンジスタＮ３７〜Ｎ４０が全てオン状態になって出力デ
ータ信号ＱはＬレベルに固定される。
入力制御信号ＣＫＤがＨレベルの期間（図６の期間φ４
に対応）はＮＭＯＳトランジスタＮ３７およびＮＭＯＳ
トランジスタＮ３８がオン状態になるため、期間φ４に
入力データ信号ＤがＨレベルであればノードＹＢが放電
される。この時出力データ信号ＱがＬレベルであればＰ
ＭＯＳトランジスタＰ３５がオン状態になるが、ＰＭＯ
ＳトランジスタＰ３５の駆動能力はＮＭＯＳトランジス
タＮ３６〜Ｎ３８に比べて十分小さいためにノードＹＢ
はＬレベルに遷移し、その結果出力データ信号ＱがＨレ
ベルに遷移してＰＭＯＳトランジスタＰ３５はカットオ
フされる。期間φ４に入力データ信号ＤがＬレベルであ
ればノードＹＢはＨレベルのままであり、ＮＭＯＳトラ
ンジスタＮ３７〜Ｎ４０が全てオン状態になって出力デ
ータ信号ＱはＬレベルに固定される。
【０１２２】続いて入力制御信号ＣＫＢがＨレベルのま
ま入力制御信号ＣＫＤがＬレベルに遷移する（図６の期
間φ１に対応）が、この時ノードＹＢがＨレベルであれ
ばインバータ回路ＩＮＶ１１〜ＩＮＶ１２により出力デ
ータ信号ＱがＬレベルの値を保持しているため、ＰＭＯ
ＳトランジスタＰ３５によりノードＹＢはＨレベルを維
持する。期間φ１でノードＸＢがＬレベルの場合、出力
データ信号Ｑはインバータ回路ＩＮＶ１１〜ＩＮＶ１２
によりＨレベルを維持する。この場合ノードＹＢはハイ
インピーダンス状態になるが、ＮＭＯＳトランジスタＮ
３７がカットオフ状態なので貫通電流は発生せず、また
インバータ回路ＩＮＶ１１〜ＩＮＶ１２が存在するため
ＰＭＯＳトランジスタＰ３５の状態が変化しても出力デ
ータ信号Ｑへの影響はない。またＮＭＯＳトランジスタ
Ｎ３９は整流作用も有し、期間φ１中の入力データ信号
Ｄの変化によるノードＹＢの変動を抑制する。続く期間
φ２には再びＰＭＯＳトランジスタＰ３４によりノード
ＸＢがＨレベルに固定される。
ま入力制御信号ＣＫＤがＬレベルに遷移する（図６の期
間φ１に対応）が、この時ノードＹＢがＨレベルであれ
ばインバータ回路ＩＮＶ１１〜ＩＮＶ１２により出力デ
ータ信号ＱがＬレベルの値を保持しているため、ＰＭＯ
ＳトランジスタＰ３５によりノードＹＢはＨレベルを維
持する。期間φ１でノードＸＢがＬレベルの場合、出力
データ信号Ｑはインバータ回路ＩＮＶ１１〜ＩＮＶ１２
によりＨレベルを維持する。この場合ノードＹＢはハイ
インピーダンス状態になるが、ＮＭＯＳトランジスタＮ
３７がカットオフ状態なので貫通電流は発生せず、また
インバータ回路ＩＮＶ１１〜ＩＮＶ１２が存在するため
ＰＭＯＳトランジスタＰ３５の状態が変化しても出力デ
ータ信号Ｑへの影響はない。またＮＭＯＳトランジスタ
Ｎ３９は整流作用も有し、期間φ１中の入力データ信号
Ｄの変化によるノードＹＢの変動を抑制する。続く期間
φ２には再びＰＭＯＳトランジスタＰ３４によりノード
ＸＢがＨレベルに固定される。
【０１２３】結局出力データ信号Ｑには、期間φ２には
ノードＸＢの反転値が出力され、期間φ４にはノードＹ
Ｂの反転値が出力され、期間φ１および期間φ３はイン
バータ回路ＩＮＶ１１〜ＩＮＶ１２により前の値が維持
される。
ノードＸＢの反転値が出力され、期間φ４にはノードＹ
Ｂの反転値が出力され、期間φ１および期間φ３はイン
バータ回路ＩＮＶ１１〜ＩＮＶ１２により前の値が維持
される。
【０１２４】本発明の特徴点は次の通りである。図５に
おいて、入力データ信号Ｄの接続先はＮＭＯＳトランジ
スタＮ３１およびＮＭＯＳトランジスタＮ３６の２トラ
ンジスタであり、図９の構成と比べて半減している。図
５において、ＰＭＯＳトランジスタＰ３１〜Ｐ３２およ
びＮＭＯＳトランジスタＮ３１〜Ｎ３３を立ち上がり入
力部３１とみなし、ＰＭＯＳトランジスタＰ３３および
ＮＭＯＳトランジスタＮ３２〜Ｎ３５を立ち上がり出力
部３２とみなし、ＰＭＯＳトランジスタＰ３４〜Ｐ３５
およびＮＭＯＳトランジスタＮ３６〜Ｎ３８を立ち下が
り入力部３３とみなし、ＰＭＯＳトランジスタＰ３６お
よびＮＭＯＳトランジスタＮ３７〜Ｎ４０を立ち下がり
出力部３４とみなし、インバータ回路ＩＮＶ１１〜ＩＮ
Ｖ１２をデータ出力部３５とみなすことができる。ノー
ドＸＢは立ち上がり入力部３１の出力とみなし、ノード
ＹＢは立ち下がり入力部３３の出力とみなすことができ
る。
おいて、入力データ信号Ｄの接続先はＮＭＯＳトランジ
スタＮ３１およびＮＭＯＳトランジスタＮ３６の２トラ
ンジスタであり、図９の構成と比べて半減している。図
５において、ＰＭＯＳトランジスタＰ３１〜Ｐ３２およ
びＮＭＯＳトランジスタＮ３１〜Ｎ３３を立ち上がり入
力部３１とみなし、ＰＭＯＳトランジスタＰ３３および
ＮＭＯＳトランジスタＮ３２〜Ｎ３５を立ち上がり出力
部３２とみなし、ＰＭＯＳトランジスタＰ３４〜Ｐ３５
およびＮＭＯＳトランジスタＮ３６〜Ｎ３８を立ち下が
り入力部３３とみなし、ＰＭＯＳトランジスタＰ３６お
よびＮＭＯＳトランジスタＮ３７〜Ｎ４０を立ち下がり
出力部３４とみなし、インバータ回路ＩＮＶ１１〜ＩＮ
Ｖ１２をデータ出力部３５とみなすことができる。ノー
ドＸＢは立ち上がり入力部３１の出力とみなし、ノード
ＹＢは立ち下がり入力部３３の出力とみなすことができ
る。
【０１２５】立ち上がり入力部３１は、ソースが第１の
電源ＶＤＤに接続され、ドレインが第１の節点ＸＢに接
続され、ゲートが第１の入力制御信号ＣＫの入力端子に
接続された第１のＰＭＯＳトランジスタＰ３１と、ソー
スが第１の電源ＶＤＤに接続され、ドレインが第１の節
点ＸＢに接続され、ゲートが出力データ信号Ｑの出力端
子に接続された第２のＰＭＯＳトランジスタＰ３２と、
ソースが第２の節点Ｚ２１に接続され、ドレインが第１
の節点ＸＢに接続され、ゲートが入力データ信号Ｄの入
力端子に接続された第１のＮＭＯＳトランジスタＮ３１
と、ソースが第３の節点Ｚ２２に接続され、ドレインが
第２の節点Ｚ２１に接続され、ゲートが第４の入力制御
信号ＣＫＤＢの入力端子に接続された第２のＮＭＯＳト
ランジスタＮ３２と、ソースが第２の電源ＶＳＳに接続
され、ドレインが第３の節点Ｚ２２に接続され、ゲート
が第１の入力制御信号ＣＫの入力端子に接続された第３
のＮＭＯＳトランジスタＮ３３とを有している。
電源ＶＤＤに接続され、ドレインが第１の節点ＸＢに接
続され、ゲートが第１の入力制御信号ＣＫの入力端子に
接続された第１のＰＭＯＳトランジスタＰ３１と、ソー
スが第１の電源ＶＤＤに接続され、ドレインが第１の節
点ＸＢに接続され、ゲートが出力データ信号Ｑの出力端
子に接続された第２のＰＭＯＳトランジスタＰ３２と、
ソースが第２の節点Ｚ２１に接続され、ドレインが第１
の節点ＸＢに接続され、ゲートが入力データ信号Ｄの入
力端子に接続された第１のＮＭＯＳトランジスタＮ３１
と、ソースが第３の節点Ｚ２２に接続され、ドレインが
第２の節点Ｚ２１に接続され、ゲートが第４の入力制御
信号ＣＫＤＢの入力端子に接続された第２のＮＭＯＳト
ランジスタＮ３２と、ソースが第２の電源ＶＳＳに接続
され、ドレインが第３の節点Ｚ２２に接続され、ゲート
が第１の入力制御信号ＣＫの入力端子に接続された第３
のＮＭＯＳトランジスタＮ３３とを有している。
【０１２６】立ち下がり入力部３３は、ソースが第１の
電源ＶＤＤに接続され、ドレインが第４の節点ＹＢに接
続され、ゲートが第２の入力制御信号ＣＫＢの入力端子
に接続された第３のＰＭＯＳトランジスタＰ３４と、ソ
ースが第１の電源ＶＤＤに接続され、ドレインが第４の
節点ＹＢに接続され、ゲートが出力データ信号Ｑの出力
端子に接続された第４のＰＭＯＳトランジスタＰ３５
と、ソースが第５の節点Ｚ２３に接続され、ドレインが
第４の節点ＹＢに接続され、ゲートが入力データ信号Ｄ
の入力端子に接続された第４のＮＭＯＳトランジスタＮ
３６と、ソースが第６の節点Ｚ２４に接続され、ドレイ
ンが第５の節点Ｚ２３に接続され、ゲートが第３の入力
制御信号ＣＫＤに接続された第５のＮＭＯＳトランジス
タＮ３７と、ソースが第２の電源ＶＳＳに接続され、ド
レインが第６の節点Ｚ２４に接続され、ゲートが第２の
入力制御信号ＣＫＢの入力端子に接続された第６のＮＭ
ＯＳトランジスタＮ３８とを有している。
電源ＶＤＤに接続され、ドレインが第４の節点ＹＢに接
続され、ゲートが第２の入力制御信号ＣＫＢの入力端子
に接続された第３のＰＭＯＳトランジスタＰ３４と、ソ
ースが第１の電源ＶＤＤに接続され、ドレインが第４の
節点ＹＢに接続され、ゲートが出力データ信号Ｑの出力
端子に接続された第４のＰＭＯＳトランジスタＰ３５
と、ソースが第５の節点Ｚ２３に接続され、ドレインが
第４の節点ＹＢに接続され、ゲートが入力データ信号Ｄ
の入力端子に接続された第４のＮＭＯＳトランジスタＮ
３６と、ソースが第６の節点Ｚ２４に接続され、ドレイ
ンが第５の節点Ｚ２３に接続され、ゲートが第３の入力
制御信号ＣＫＤに接続された第５のＮＭＯＳトランジス
タＮ３７と、ソースが第２の電源ＶＳＳに接続され、ド
レインが第６の節点Ｚ２４に接続され、ゲートが第２の
入力制御信号ＣＫＢの入力端子に接続された第６のＮＭ
ＯＳトランジスタＮ３８とを有している。
【０１２７】立ち上がり出力部３２および立ち下がり出
力部３４は、ソースが第１の電源ＶＤＤに接続され、ド
レインが出力データ信号Ｑの出力端子に接続され、ゲー
トが第１の節点ＸＢに接続された第５のＰＭＯＳトラン
ジスタＰ３３と、ソースが第７の節点Ｚ２５に接続さ
れ、ドレインが出力データ信号Ｑの出力端子に接続さ
れ、ゲートが第１の節点ＸＢに接続された第７のＮＭＯ
ＳトランジスタＮ３５と、ソースが第２の節点Ｚ２１に
接続され、ドレインが第７の節点Ｚ２５に接続され、ゲ
ートが第７の節点Ｚ２５に接続された第８のＮＭＯＳト
ランジスタＮ３４と、ソースが第１の電源ＶＤＤに接続
され、ドレインが出力データ信号Ｑの出力端子に接続さ
れ、ゲートが第４の節点ＹＢに接続された第６のＰＭＯ
ＳトランジスタＰ３６と、ソースが第８の節点Ｚ２６に
接続され、ドレインが出力データ信号Ｑの出力端子に接
続され、ゲートが第４の節点ＹＢに接続された第９のＮ
ＭＯＳトランジスタＮ４０と、ソースが第５の節点Ｚ２
３に接続され、ドレインが第８の節点Ｚ２６に接続さ
れ、ゲートが第８の節点Ｚ２６に接続された第１０のＮ
ＭＯＳトランジスタＮ３９とを有している。
力部３４は、ソースが第１の電源ＶＤＤに接続され、ド
レインが出力データ信号Ｑの出力端子に接続され、ゲー
トが第１の節点ＸＢに接続された第５のＰＭＯＳトラン
ジスタＰ３３と、ソースが第７の節点Ｚ２５に接続さ
れ、ドレインが出力データ信号Ｑの出力端子に接続さ
れ、ゲートが第１の節点ＸＢに接続された第７のＮＭＯ
ＳトランジスタＮ３５と、ソースが第２の節点Ｚ２１に
接続され、ドレインが第７の節点Ｚ２５に接続され、ゲ
ートが第７の節点Ｚ２５に接続された第８のＮＭＯＳト
ランジスタＮ３４と、ソースが第１の電源ＶＤＤに接続
され、ドレインが出力データ信号Ｑの出力端子に接続さ
れ、ゲートが第４の節点ＹＢに接続された第６のＰＭＯ
ＳトランジスタＰ３６と、ソースが第８の節点Ｚ２６に
接続され、ドレインが出力データ信号Ｑの出力端子に接
続され、ゲートが第４の節点ＹＢに接続された第９のＮ
ＭＯＳトランジスタＮ４０と、ソースが第５の節点Ｚ２
３に接続され、ドレインが第８の節点Ｚ２６に接続さ
れ、ゲートが第８の節点Ｚ２６に接続された第１０のＮ
ＭＯＳトランジスタＮ３９とを有している。
【０１２８】データ出力部３５は、出力データ信号Ｑを
入力し反転信号を出力する第１のインバータＩＮＶ１１
と、第１のインバータＩＮＶ１１の出力信号を入力し出
力した反転信号を第１のインバータＩＮＶ１１の入力に
帰還させる第２のインバータＩＮＶ１２とを有してい
る。
入力し反転信号を出力する第１のインバータＩＮＶ１１
と、第１のインバータＩＮＶ１１の出力信号を入力し出
力した反転信号を第１のインバータＩＮＶ１１の入力に
帰還させる第２のインバータＩＮＶ１２とを有してい
る。
【０１２９】立ち上がり入力部３１はノードＸＢをＨレ
ベルに固定する駆動能力の弱いトランジスタＰ３２を備
え、立ち下がり入力部３３はノードＹＢをＨレベルに固
定する駆動能力の弱いトランジスタＰ３５を備えてい
る。また立ち上がり出力部３２は期間φ２だけ出力デー
タ信号Ｑを駆動するトライステートインバータを形成
し、立ち下がり出力部３４は期間φ４だけ出力データ信
号Ｑを駆動するトライステートインバータを形成してい
る。
ベルに固定する駆動能力の弱いトランジスタＰ３２を備
え、立ち下がり入力部３３はノードＹＢをＨレベルに固
定する駆動能力の弱いトランジスタＰ３５を備えてい
る。また立ち上がり出力部３２は期間φ２だけ出力デー
タ信号Ｑを駆動するトライステートインバータを形成
し、立ち下がり出力部３４は期間φ４だけ出力データ信
号Ｑを駆動するトライステートインバータを形成してい
る。
【０１３０】期間φ３で出力データ信号ＱがＨレベルの
場合はノードＸＢがハイインピーダンス状態になるが、
ＮＭＯＳトランジスタＮ３２がカットオフされているた
め貫通電流は発生せず、また出力データ信号Ｑはインバ
ータ回路ＩＮＶ１１〜ＩＮＶ１２によりＨレベルに固定
されるためノードＸＢが変化しても問題は生じない。
場合はノードＸＢがハイインピーダンス状態になるが、
ＮＭＯＳトランジスタＮ３２がカットオフされているた
め貫通電流は発生せず、また出力データ信号Ｑはインバ
ータ回路ＩＮＶ１１〜ＩＮＶ１２によりＨレベルに固定
されるためノードＸＢが変化しても問題は生じない。
【０１３１】同様に期間φ１で出力データ信号ＱがＨレ
ベルの場合はノードＹＢがハイインピーダンス状態にな
るが、ＮＭＯＳトランジスタＮ３７がカットオフされて
いるため貫通電流は発生せず、また出力データ信号Ｑは
インバータ回路ＩＮＶ１１〜ＩＮＶ１２によりＨレベル
に固定されるためノードＹＢが変化しても問題は生じな
い。
ベルの場合はノードＹＢがハイインピーダンス状態にな
るが、ＮＭＯＳトランジスタＮ３７がカットオフされて
いるため貫通電流は発生せず、また出力データ信号Ｑは
インバータ回路ＩＮＶ１１〜ＩＮＶ１２によりＨレベル
に固定されるためノードＹＢが変化しても問題は生じな
い。
【０１３２】したがって、図５のように立ち上がり出力
部３２の出力と立ち下がり出力部３４の出力を直接接続
することができ、データ保持機能を持つデータ出力部３
５を追加するだけで出力データ信号Ｑ出力を実現するこ
とができる。
部３２の出力と立ち下がり出力部３４の出力を直接接続
することができ、データ保持機能を持つデータ出力部３
５を追加するだけで出力データ信号Ｑ出力を実現するこ
とができる。
【０１３３】図５の例では図９の例に比べて入力データ
信号Ｄが接続されているトランジスタ数が２個少ないた
め、入力データ信号Ｄの入力負荷が小さくなり、入力デ
ータ信号Ｄを駆動する部分の消費電力が小さくなる。ま
た立ち上がり入力部３１および立ち下がり入力部３３の
出力ノードＸＢ，ＹＢの保持をフリップフロップの出力
結果（出力データ信号Ｑ）で制御されたＰＭＯＳトラン
ジスタＰ３２，Ｐ３５で行い、かつ立ち上がり出力部３
２と立ち下がり出力部３４をクロック信号（入力制御信
号ＣＫ，ＣＫＢ，ＣＫＤ，ＣＫＤＢ）で制御されたトラ
イステートインバータで構成し、データ保持機能を持つ
データ出力部３５を追加することにより、低周波数動作
時の動作が安定する。
信号Ｄが接続されているトランジスタ数が２個少ないた
め、入力データ信号Ｄの入力負荷が小さくなり、入力デ
ータ信号Ｄを駆動する部分の消費電力が小さくなる。ま
た立ち上がり入力部３１および立ち下がり入力部３３の
出力ノードＸＢ，ＹＢの保持をフリップフロップの出力
結果（出力データ信号Ｑ）で制御されたＰＭＯＳトラン
ジスタＰ３２，Ｐ３５で行い、かつ立ち上がり出力部３
２と立ち下がり出力部３４をクロック信号（入力制御信
号ＣＫ，ＣＫＢ，ＣＫＤ，ＣＫＤＢ）で制御されたトラ
イステートインバータで構成し、データ保持機能を持つ
データ出力部３５を追加することにより、低周波数動作
時の動作が安定する。
【０１３４】以上に説明した、本発明の第３の実施の形
態のダブルエッジトリガ型フリップフロップ回路は、少
なくとも１個以上の入力データ信号Ｄの入力端子と、出
力データ信号Ｑの出力端子と、第１の入力制御信号ＣＫ
の入力端子と、第１の入力制御信号ＣＫを論理反転させ
た第２の入力制御信号ＣＫＢの入力端子と、第１の入力
制御信号ＣＫを所定の遅延値だけ遅延させた第３の入力
制御信号ＣＫＤの入力端子と、第３の入力制御信号ＣＫ
Ｄを論理反転させた第４の入力制御信号ＣＫＤＢの入力
端子と、入力データ信号Ｄと第１の入力制御信号ＣＫと
第４の入力制御信号ＣＫＤＢとを入力し第１の出力信号
を出力する第１の入力部である立ち上がり入力部３１
と、入力データ信号Ｄと第２の入力制御信号ＣＫＢと第
３の入力制御信号ＣＫＤとを入力し第２の出力信号を出
力する第２の入力部である立ち下がり入力部３３と、第
１の出力信号と第２の出力信号と第１の入力制御信号Ｃ
Ｋと第２の入力制御信号ＣＫＢと第３の入力制御信号Ｃ
ＫＤと第４の入力制御信号ＣＫＤＢとを入力し第３の出
力信号を出力データ信号Ｑの出力端子に出力する第１の
出力部である立ち上がり出力部３２および立ち下がり入
力部３４と、出力データ信号Ｑの出力端子の値の保持を
行う第２の出力部であるデータ出力部３５とを有してい
る。
態のダブルエッジトリガ型フリップフロップ回路は、少
なくとも１個以上の入力データ信号Ｄの入力端子と、出
力データ信号Ｑの出力端子と、第１の入力制御信号ＣＫ
の入力端子と、第１の入力制御信号ＣＫを論理反転させ
た第２の入力制御信号ＣＫＢの入力端子と、第１の入力
制御信号ＣＫを所定の遅延値だけ遅延させた第３の入力
制御信号ＣＫＤの入力端子と、第３の入力制御信号ＣＫ
Ｄを論理反転させた第４の入力制御信号ＣＫＤＢの入力
端子と、入力データ信号Ｄと第１の入力制御信号ＣＫと
第４の入力制御信号ＣＫＤＢとを入力し第１の出力信号
を出力する第１の入力部である立ち上がり入力部３１
と、入力データ信号Ｄと第２の入力制御信号ＣＫＢと第
３の入力制御信号ＣＫＤとを入力し第２の出力信号を出
力する第２の入力部である立ち下がり入力部３３と、第
１の出力信号と第２の出力信号と第１の入力制御信号Ｃ
Ｋと第２の入力制御信号ＣＫＢと第３の入力制御信号Ｃ
ＫＤと第４の入力制御信号ＣＫＤＢとを入力し第３の出
力信号を出力データ信号Ｑの出力端子に出力する第１の
出力部である立ち上がり出力部３２および立ち下がり入
力部３４と、出力データ信号Ｑの出力端子の値の保持を
行う第２の出力部であるデータ出力部３５とを有してい
る。
【０１３５】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
【０１３６】ここで、第１の入力部である立ち上がり入
力部３１は、第１段階（期間φ１）および第４段階（期
間φ４）で第１の出力信号を特定の値に固定し第２段階
（期間φ２）で入力データ信号Ｄの値に依存した結果を
出力し第３段階（期間φ３）で出力データ信号Ｑの出力
端子の値が特定の値を示す場合にのみ第１の出力信号を
特定の値に固定する。
力部３１は、第１段階（期間φ１）および第４段階（期
間φ４）で第１の出力信号を特定の値に固定し第２段階
（期間φ２）で入力データ信号Ｄの値に依存した結果を
出力し第３段階（期間φ３）で出力データ信号Ｑの出力
端子の値が特定の値を示す場合にのみ第１の出力信号を
特定の値に固定する。
【０１３７】第２の入力部である立ち下がり入力部３３
は、第２段階（期間φ２）および第３段階（期間φ３）
で第２の出力信号を特定の値に固定し第４段階（期間φ
４）で入力データ信号Ｄの値に依存した結果を出力し第
１段階（期間φ１）で出力データ信号Ｑの出力端子の値
が特定の値を示す場合にのみ第２の出力信号を特定の値
に固定する。
は、第２段階（期間φ２）および第３段階（期間φ３）
で第２の出力信号を特定の値に固定し第４段階（期間φ
４）で入力データ信号Ｄの値に依存した結果を出力し第
１段階（期間φ１）で出力データ信号Ｑの出力端子の値
が特定の値を示す場合にのみ第２の出力信号を特定の値
に固定する。
【０１３８】第１の出力部である立ち上がり出力部３２
および立ち下がり出力部３４は、立ち上がり入力部３１
の出力結果に依存した値を第２段階（期間φ２）で出力
し立ち下がり入力部３３の出力結果に依存した値を第４
段階（期間φ４）で出力する。
および立ち下がり出力部３４は、立ち上がり入力部３１
の出力結果に依存した値を第２段階（期間φ２）で出力
し立ち下がり入力部３３の出力結果に依存した値を第４
段階（期間φ４）で出力する。
【０１３９】この構成によれば、データ出力部３５で出
力データ信号Ｑの出力端子の値保持を行っているため、
ハイインピーダンス状態が発生せず、低クロック周波数
でも安定動作可能なダブルエッジトリガ型フリップフロ
ップ回路が得られる。
力データ信号Ｑの出力端子の値保持を行っているため、
ハイインピーダンス状態が発生せず、低クロック周波数
でも安定動作可能なダブルエッジトリガ型フリップフロ
ップ回路が得られる。
【０１４０】また、入力データ信号Ｄの負荷が２個のＮ
ＭＯＳトランジスタＮ３１，Ｎ３６のみとなり、入力デ
ータ信号Ｄの負荷が小さく、入力データ信号Ｄを駆動す
る部分の消費電力を少なくできる。
ＭＯＳトランジスタＮ３１，Ｎ３６のみとなり、入力デ
ータ信号Ｄの負荷が小さく、入力データ信号Ｄを駆動す
る部分の消費電力を少なくできる。
【０１４１】なお、上記の実施の形態では、ＮＭＯＳト
ランジスタＮ３４のソースをＮＭＯＳトランジスタＮ３
２のドレインに接続し、ＮＭＯＳトランジスタＮ３９の
ソースをＮＭＯＳトランジスタＮ３７のドレインに接続
し、ＮＭＯＳトランジスタＮ３２，Ｎ３３を立ち上がり
入力部３１と立ち上がり出力部３２とで共有させ、ＮＭ
ＯＳトランジスタＮ３７，Ｎ３８を立ち下がり入力部３
３と立ち下がり出力部３４とで共有させていたが、共有
させずに独立して設けることもできる。すなわち、ＮＭ
ＯＳトランジスタＮ３２，Ｎ３３と同じ信号が各ゲート
に入力される２個のＮＭＯＳトランジスタの直列回路を
別に設け、ＮＭＯＳトランジスタＮ３４のソースをこの
２個のＮＭＯＳトランジスタの直列回路にＮＭＯＳトラ
ンジスタＮ３２，Ｎ３３と同様に接続してもよい。同様
に、ＮＭＯＳトランジスタＮ３７，Ｎ３８と同じ信号が
各ゲートに入力される２個のＮＭＯＳトランジスタの直
列回路を別に設け、ＮＭＯＳトランジスタＮ３９のソー
スをこの２個のＮＭＯＳトランジスタの直列回路にＮＭ
ＯＳトランジスタＮ３７，Ｎ３８と同様に接続してもよ
い。
ランジスタＮ３４のソースをＮＭＯＳトランジスタＮ３
２のドレインに接続し、ＮＭＯＳトランジスタＮ３９の
ソースをＮＭＯＳトランジスタＮ３７のドレインに接続
し、ＮＭＯＳトランジスタＮ３２，Ｎ３３を立ち上がり
入力部３１と立ち上がり出力部３２とで共有させ、ＮＭ
ＯＳトランジスタＮ３７，Ｎ３８を立ち下がり入力部３
３と立ち下がり出力部３４とで共有させていたが、共有
させずに独立して設けることもできる。すなわち、ＮＭ
ＯＳトランジスタＮ３２，Ｎ３３と同じ信号が各ゲート
に入力される２個のＮＭＯＳトランジスタの直列回路を
別に設け、ＮＭＯＳトランジスタＮ３４のソースをこの
２個のＮＭＯＳトランジスタの直列回路にＮＭＯＳトラ
ンジスタＮ３２，Ｎ３３と同様に接続してもよい。同様
に、ＮＭＯＳトランジスタＮ３７，Ｎ３８と同じ信号が
各ゲートに入力される２個のＮＭＯＳトランジスタの直
列回路を別に設け、ＮＭＯＳトランジスタＮ３９のソー
スをこの２個のＮＭＯＳトランジスタの直列回路にＮＭ
ＯＳトランジスタＮ３７，Ｎ３８と同様に接続してもよ
い。
【０１４２】（第４の実施の形態）図７は、本発明の第
４の実施の形態におけるダブルエッジトリガ型フリップ
フロップ回路の構成を示す回路図である。図７におい
て、Ｎ４１〜Ｎ４８はＮＭＯＳトランジスタ、Ｐ４１〜
Ｐ４６はＰＭＯＳトランジスタ、ＩＮＶ２１〜ＩＮＶ２
２はインバータ回路であり、入力データ信号Ｄ、入力制
御信号ＣＫ、入力制御信号ＣＫＤＢ、入力制御信号ＣＫ
Ｂ、入力制御信号ＣＫＤを入力して出力データ信号Ｑを
出力する。
４の実施の形態におけるダブルエッジトリガ型フリップ
フロップ回路の構成を示す回路図である。図７におい
て、Ｎ４１〜Ｎ４８はＮＭＯＳトランジスタ、Ｐ４１〜
Ｐ４６はＰＭＯＳトランジスタ、ＩＮＶ２１〜ＩＮＶ２
２はインバータ回路であり、入力データ信号Ｄ、入力制
御信号ＣＫ、入力制御信号ＣＫＤＢ、入力制御信号ＣＫ
Ｂ、入力制御信号ＣＫＤを入力して出力データ信号Ｑを
出力する。
【０１４３】入力制御信号ＣＫＢは入力制御信号ＣＫの
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。インバータ回路ＩＮＶ２１〜ＩＮＶ
２２は出力データ信号Ｑの値を保持するための回路であ
り、インバータ回路ＩＮＶ２２は駆動能力の小さいトラ
ンジスタで構成される。インバータ回路ＩＮＶ２２の駆
動能力はＰＭＯＳトランジスタＰ４３、Ｐ４６、ＮＭＯ
ＳトランジスタＮ４２〜Ｎ４４、ＮＭＯＳトランジスタ
Ｎ４６〜Ｎ４８に比べて十分小さいものとする。
反転論理信号であり、入力制御信号ＣＫを所定の遅延値
だけタイミングを遅らせた信号が入力制御信号ＣＫＤで
あり、入力制御信号ＣＫＤの反転論理信号が入力制御信
号ＣＫＤＢである。インバータ回路ＩＮＶ２１〜ＩＮＶ
２２は出力データ信号Ｑの値を保持するための回路であ
り、インバータ回路ＩＮＶ２２は駆動能力の小さいトラ
ンジスタで構成される。インバータ回路ＩＮＶ２２の駆
動能力はＰＭＯＳトランジスタＰ４３、Ｐ４６、ＮＭＯ
ＳトランジスタＮ４２〜Ｎ４４、ＮＭＯＳトランジスタ
Ｎ４６〜Ｎ４８に比べて十分小さいものとする。
【０１４４】図８は図７のダブルエッジトリガ型フリッ
プフロップ回路の動作を示すタイムチャートである。
プフロップ回路の動作を示すタイムチャートである。
【０１４５】つぎに、図７のダブルエッジトリガ型フリ
ップフロップ回路の動作について、図８を用いて説明す
る。図７において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤＢがＨレベルの期間（図８の期間φ
１に対応）にはＰＭＯＳトランジスタＰ４１によりノー
ドＸＣがＨレベルに固定される。
ップフロップ回路の動作について、図８を用いて説明す
る。図７において、入力制御信号ＣＫがＬレベルでかつ
入力制御信号ＣＫＤＢがＨレベルの期間（図８の期間φ
１に対応）にはＰＭＯＳトランジスタＰ４１によりノー
ドＸＣがＨレベルに固定される。
【０１４６】続いて入力制御信号ＣＫがＨレベルかつ入
力制御信号ＣＫＤＢがＨレベルの期間（図８の期間φ２
に対応）はＮＭＯＳトランジスタＮ４２およびＮＭＯＳ
トランジスタＮ４３がオン状態になるため、この期間に
入力データ信号ＤがＨレベルであればノードＸＣが放電
される。期間φ２に入力データ信号ＤがＬレベルであれ
ばノードＸＣはＨレベルのままであり、ＮＭＯＳトラン
ジスタＮ４２〜Ｎ４４が全てオン状態になって出力デー
タ信号ＱはＬレベルに固定される。
力制御信号ＣＫＤＢがＨレベルの期間（図８の期間φ２
に対応）はＮＭＯＳトランジスタＮ４２およびＮＭＯＳ
トランジスタＮ４３がオン状態になるため、この期間に
入力データ信号ＤがＨレベルであればノードＸＣが放電
される。期間φ２に入力データ信号ＤがＬレベルであれ
ばノードＸＣはＨレベルのままであり、ＮＭＯＳトラン
ジスタＮ４２〜Ｎ４４が全てオン状態になって出力デー
タ信号ＱはＬレベルに固定される。
【０１４７】続いて入力制御信号ＣＫがＨレベルのまま
入力制御信号ＣＫＤＢがＬレベルに遷移する（図８の期
間φ３に対応）が、この期間はＰＭＯＳトランジスタＰ
４２によりノードＸＣはＨレベルに固定されるため、Ｐ
ＭＯＳトランジスタＰ４３およびＮＭＯＳトランジスタ
Ｎ４２がカットオフ状態になり、出力データ信号Ｑはイ
ンバータ回路ＩＮＶ２１〜ＩＮＶ２２により前の値を維
持する。続く期間φ４にはＰＭＯＳトランジスタＰ４１
もオン状態になりノードＸＣはＨレベルを維持する。一
方入力制御信号ＣＫＢがＬレベル（入力制御信号ＣＫが
Ｈレベル）でかつ入力制御信号ＣＫＤがＨレベル（入力
制御信号ＣＫＤＢがＬレベル）の期間（図８の期間φ３
に対応）にはＰＭＯＳトランジスタＰ４４によりノード
ＹＣがＨレベルに固定される。
入力制御信号ＣＫＤＢがＬレベルに遷移する（図８の期
間φ３に対応）が、この期間はＰＭＯＳトランジスタＰ
４２によりノードＸＣはＨレベルに固定されるため、Ｐ
ＭＯＳトランジスタＰ４３およびＮＭＯＳトランジスタ
Ｎ４２がカットオフ状態になり、出力データ信号Ｑはイ
ンバータ回路ＩＮＶ２１〜ＩＮＶ２２により前の値を維
持する。続く期間φ４にはＰＭＯＳトランジスタＰ４１
もオン状態になりノードＸＣはＨレベルを維持する。一
方入力制御信号ＣＫＢがＬレベル（入力制御信号ＣＫが
Ｈレベル）でかつ入力制御信号ＣＫＤがＨレベル（入力
制御信号ＣＫＤＢがＬレベル）の期間（図８の期間φ３
に対応）にはＰＭＯＳトランジスタＰ４４によりノード
ＹＣがＨレベルに固定される。
【０１４８】続いて入力制御信号ＣＫＢがＨレベルかつ
入力制御信号ＣＫＤがＨレベルの期間（図８の期間φ４
に対応）はＮＭＯＳトランジスタＮ４６およびＮ４７が
オン状態になるため、この期間に入力データ信号ＤがＨ
レベルであればノードＹＣが放電される。期間φ４に入
力データ信号ＤがＬレベルであればノードＹＣはＨレベ
ルのままであり、ＮＭＯＳトランジスタＮ４６〜Ｎ４８
が全てオン状態になって出力データ信号ＱはＬレベルに
固定される。
入力制御信号ＣＫＤがＨレベルの期間（図８の期間φ４
に対応）はＮＭＯＳトランジスタＮ４６およびＮ４７が
オン状態になるため、この期間に入力データ信号ＤがＨ
レベルであればノードＹＣが放電される。期間φ４に入
力データ信号ＤがＬレベルであればノードＹＣはＨレベ
ルのままであり、ＮＭＯＳトランジスタＮ４６〜Ｎ４８
が全てオン状態になって出力データ信号ＱはＬレベルに
固定される。
【０１４９】続いて入力制御信号ＣＫＢがＨレベルのま
ま入力制御信号ＣＫＤがＬレベルに遷移する（図８の期
間φ１に対応）が、この期間はＰＭＯＳトランジスタＰ
４５によりノードＹＣはＨレベルを維持し、ＰＭＯＳト
ランジスタＰ４６およびＮＭＯＳトランジスタＮ４６が
カットオフ状態になり、出力データ信号Ｑはインバータ
回路ＩＮＶ２１〜ＩＮＶ２２により前の値を維持する。
続く期間φ２にはＰＭＯＳトランジスタＰ４４もオン状
態になりノードＹＣはＨレベルを維持する。
ま入力制御信号ＣＫＤがＬレベルに遷移する（図８の期
間φ１に対応）が、この期間はＰＭＯＳトランジスタＰ
４５によりノードＹＣはＨレベルを維持し、ＰＭＯＳト
ランジスタＰ４６およびＮＭＯＳトランジスタＮ４６が
カットオフ状態になり、出力データ信号Ｑはインバータ
回路ＩＮＶ２１〜ＩＮＶ２２により前の値を維持する。
続く期間φ２にはＰＭＯＳトランジスタＰ４４もオン状
態になりノードＹＣはＨレベルを維持する。
【０１５０】結局出力データ信号Ｑには、期間φ２には
ノードＸＣの反転値が出力され、期間φ４にはノードＹ
Ｃの反転値が出力され、期間φ１および期間φ３はイン
バータ回路ＩＮＶ２１〜ＩＮＶ２２により前の値が維持
される。
ノードＸＣの反転値が出力され、期間φ４にはノードＹ
Ｃの反転値が出力され、期間φ１および期間φ３はイン
バータ回路ＩＮＶ２１〜ＩＮＶ２２により前の値が維持
される。
【０１５１】本発明の特徴点は次の通りである。図７に
おいて、入力データ信号Ｄの接続先はＮＭＯＳトランジ
スタＮ４１およびＮＭＯＳトランジスタＮ４６の２トラ
ンジスタであり、図９の構成と比べて半減している。図
７において、ＰＭＯＳトランジスタＰ４１〜Ｐ４２およ
びＮＭＯＳトランジスタＮ４１〜Ｎ４３を立ち上がり入
力部４１とみなし、ＰＭＯＳトランジスタＰ４３および
ＮＭＯＳトランジスタＮ４２〜Ｎ４４を立ち上がり出力
部４２とみなし、ＰＭＯＳトランジスタＰ４４〜Ｐ４５
およびＮＭＯＳトランジスタＮ４５〜Ｎ４７を立ち下が
り入力部４３とみなし、ＰＭＯＳトランジスタＰ４６お
よびＮＭＯＳトランジスタＮ４６〜Ｎ４８を立ち下がり
出力部４４とみなし、インバータ回路ＩＮＶ２１〜ＩＮ
Ｖ２２をデータ出力部４５とみなすことができる。ノー
ドＸＣは立ち上がり入力部４１の出力とみなし、ノード
ＹＣは立ち下がり入力部４３の出力とみなすことができ
る。
おいて、入力データ信号Ｄの接続先はＮＭＯＳトランジ
スタＮ４１およびＮＭＯＳトランジスタＮ４６の２トラ
ンジスタであり、図９の構成と比べて半減している。図
７において、ＰＭＯＳトランジスタＰ４１〜Ｐ４２およ
びＮＭＯＳトランジスタＮ４１〜Ｎ４３を立ち上がり入
力部４１とみなし、ＰＭＯＳトランジスタＰ４３および
ＮＭＯＳトランジスタＮ４２〜Ｎ４４を立ち上がり出力
部４２とみなし、ＰＭＯＳトランジスタＰ４４〜Ｐ４５
およびＮＭＯＳトランジスタＮ４５〜Ｎ４７を立ち下が
り入力部４３とみなし、ＰＭＯＳトランジスタＰ４６お
よびＮＭＯＳトランジスタＮ４６〜Ｎ４８を立ち下がり
出力部４４とみなし、インバータ回路ＩＮＶ２１〜ＩＮ
Ｖ２２をデータ出力部４５とみなすことができる。ノー
ドＸＣは立ち上がり入力部４１の出力とみなし、ノード
ＹＣは立ち下がり入力部４３の出力とみなすことができ
る。
【０１５２】立ち上がり入力部４１は、ソースが第１の
電源ＶＤＤに接続され、ドレインが第１の節点ＸＣに接
続され、ゲートが第１の入力制御信号ＣＫの入力端子に
接続された第１のＰＭＯＳトランジスタＰ４１と、ソー
スが第１の電源ＶＤＤに接続され、ドレインが第１の節
点ＸＣに接続され、ゲートが第４の入力制御信号ＣＫＤ
Ｂに接続された第２のＰＭＯＳトランジスタＰ４２と、
ソースが第２の節点Ｚ３１に接続され、ドレインが第１
の節点ＸＣに接続され、ゲートが入力データ信号Ｄの入
力端子に接続された第１のＮＭＯＳトランジスタＮ４１
と、ソースが第３の節点Ｚ３２に接続され、ドレインが
第２の節点Ｚ３１に接続され、ゲートが第４の入力制御
信号ＣＫＤＢに接続された第２のＮＭＯＳトランジスタ
Ｎ４２と、ソースが第２の電源ＶＳＳに接続され、ドレ
インが第３の節点Ｚ３２に接続され、ゲートが第１の入
力制御信号ＣＫの入力端子に接続された第３のＮＭＯＳ
トランジスタＮ４３とを有している。
電源ＶＤＤに接続され、ドレインが第１の節点ＸＣに接
続され、ゲートが第１の入力制御信号ＣＫの入力端子に
接続された第１のＰＭＯＳトランジスタＰ４１と、ソー
スが第１の電源ＶＤＤに接続され、ドレインが第１の節
点ＸＣに接続され、ゲートが第４の入力制御信号ＣＫＤ
Ｂに接続された第２のＰＭＯＳトランジスタＰ４２と、
ソースが第２の節点Ｚ３１に接続され、ドレインが第１
の節点ＸＣに接続され、ゲートが入力データ信号Ｄの入
力端子に接続された第１のＮＭＯＳトランジスタＮ４１
と、ソースが第３の節点Ｚ３２に接続され、ドレインが
第２の節点Ｚ３１に接続され、ゲートが第４の入力制御
信号ＣＫＤＢに接続された第２のＮＭＯＳトランジスタ
Ｎ４２と、ソースが第２の電源ＶＳＳに接続され、ドレ
インが第３の節点Ｚ３２に接続され、ゲートが第１の入
力制御信号ＣＫの入力端子に接続された第３のＮＭＯＳ
トランジスタＮ４３とを有している。
【０１５３】立ち下がり入力部４３は、ソースが第１の
電源ＶＤＤに接続され、ドレインが第４の節点ＹＣに接
続され、ゲートが第２の入力制御信号ＣＫＢの入力端子
に接続された第３のＰＭＯＳトランジスタＰ４４と、ソ
ースが第１の電源ＶＤＤに接続され、ドレインが第４の
節点ＹＣに接続され、ゲートが第３の入力制御信号ＣＫ
Ｄの入力端子に接続された第４のＰＭＯＳトランジスタ
Ｐ４５と、ソースが第５の節点Ｚ３３に接続され、ドレ
インが第４の節点ＹＣに接続され、ゲートが入力データ
信号Ｄの入力端子に接続された第４のＮＭＯＳトランジ
スタＮ４５と、ソースが第６の節点Ｚ３４に接続され、
ドレインが第５の節点Ｚ３３に接続され、ゲートが第３
の入力制御信号ＣＫＤに接続された第５のＮＭＯＳトラ
ンジスタＮ４６と、ソースが第２の電源ＶＳＳに接続さ
れ、ドレインが第６の節点Ｚ３４に接続され、ゲートが
第２の入力制御信号ＣＫＢの入力端子に接続された第６
のＮＭＯＳトランジスタＮ４７とを有している。
電源ＶＤＤに接続され、ドレインが第４の節点ＹＣに接
続され、ゲートが第２の入力制御信号ＣＫＢの入力端子
に接続された第３のＰＭＯＳトランジスタＰ４４と、ソ
ースが第１の電源ＶＤＤに接続され、ドレインが第４の
節点ＹＣに接続され、ゲートが第３の入力制御信号ＣＫ
Ｄの入力端子に接続された第４のＰＭＯＳトランジスタ
Ｐ４５と、ソースが第５の節点Ｚ３３に接続され、ドレ
インが第４の節点ＹＣに接続され、ゲートが入力データ
信号Ｄの入力端子に接続された第４のＮＭＯＳトランジ
スタＮ４５と、ソースが第６の節点Ｚ３４に接続され、
ドレインが第５の節点Ｚ３３に接続され、ゲートが第３
の入力制御信号ＣＫＤに接続された第５のＮＭＯＳトラ
ンジスタＮ４６と、ソースが第２の電源ＶＳＳに接続さ
れ、ドレインが第６の節点Ｚ３４に接続され、ゲートが
第２の入力制御信号ＣＫＢの入力端子に接続された第６
のＮＭＯＳトランジスタＮ４７とを有している。
【０１５４】立ち上がり出力部４２および立ち下がり出
力部４４は、ソースが第１の電源ＶＤＤに接続され、ド
レインが出力データ信号Ｑの出力端子に接続され、ゲー
トが第１の節点ＸＣに接続された第５のＰＭＯＳトラン
ジスタＰ４３と、ソースが第２の節点Ｚ３１に接続さ
れ、ドレインが出力データ信号Ｑの出力端子に接続さ
れ、ゲートが第１の節点ＸＣに接続された第７のＮＭＯ
ＳトランジスタＮ４４と、ソースが第１の電源ＶＤＤに
接続され、ドレインが出力データ信号Ｑの出力端子に接
続され、ゲートが第４の節点ＹＣに接続された第６のＰ
ＭＯＳトランジスタＰ４６と、ソースが第５の節点Ｚ３
３に接続され、ドレインが出力データ信号Ｑの出力端子
に接続され、ゲートが第４の節点ＹＣに接続された第８
のＮＭＯＳトランジスタＮ４８とを有している。
力部４４は、ソースが第１の電源ＶＤＤに接続され、ド
レインが出力データ信号Ｑの出力端子に接続され、ゲー
トが第１の節点ＸＣに接続された第５のＰＭＯＳトラン
ジスタＰ４３と、ソースが第２の節点Ｚ３１に接続さ
れ、ドレインが出力データ信号Ｑの出力端子に接続さ
れ、ゲートが第１の節点ＸＣに接続された第７のＮＭＯ
ＳトランジスタＮ４４と、ソースが第１の電源ＶＤＤに
接続され、ドレインが出力データ信号Ｑの出力端子に接
続され、ゲートが第４の節点ＹＣに接続された第６のＰ
ＭＯＳトランジスタＰ４６と、ソースが第５の節点Ｚ３
３に接続され、ドレインが出力データ信号Ｑの出力端子
に接続され、ゲートが第４の節点ＹＣに接続された第８
のＮＭＯＳトランジスタＮ４８とを有している。
【０１５５】データ出力部４５は、出力データ信号Ｑを
入力し反転信号を出力する第１のインバータＩＮＶ２１
と、第１のインバータＩＮＶ２１の出力信号を入力し出
力した反転信号を第１のインバータＩＮＶ２１の入力に
帰還させる第２のインバータＩＮＶ２２とを有してい
る。
入力し反転信号を出力する第１のインバータＩＮＶ２１
と、第１のインバータＩＮＶ２１の出力信号を入力し出
力した反転信号を第１のインバータＩＮＶ２１の入力に
帰還させる第２のインバータＩＮＶ２２とを有してい
る。
【０１５６】立ち上がり入力部４１は期間φ３〜φ４に
ノードＸＣをＨレベルに固定するトランジスタＰ４２を
備え、立ち下がり入力部４３は期間φ１〜φ２にノード
ＹＣをＨレベルに固定するトランジスタＰ４５を備えて
いる。また立ち上がり出力部４２は期間φ２だけ出力デ
ータ信号Ｑを駆動するトライステートインバータを形成
し、立ち下がり出力部４４は期間φ４だけ出力データ信
号Ｑを駆動するトライステートインバータを形成してい
る。
ノードＸＣをＨレベルに固定するトランジスタＰ４２を
備え、立ち下がり入力部４３は期間φ１〜φ２にノード
ＹＣをＨレベルに固定するトランジスタＰ４５を備えて
いる。また立ち上がり出力部４２は期間φ２だけ出力デ
ータ信号Ｑを駆動するトライステートインバータを形成
し、立ち下がり出力部４４は期間φ４だけ出力データ信
号Ｑを駆動するトライステートインバータを形成してい
る。
【０１５７】期間φ２で入力データ信号ＤがＬレベルの
場合はノードＸＣがハイインピーダンス状態になり、期
間φ４で入力データ信号ＤがＬレベルの場合はノードＹ
Ｃがハイインピーダンス状態になるが、期間φ２の長さ
はＮＭＯＳトランジスタＮ４１〜Ｎ４３によりノードＸ
ＣをＨレベルからＬレベルに遷移させるために必要な時
間だけ確保できれば良く、入力制御信号ＣＫの周期には
依存しない。同様に期間φ４の長さはＮＭＯＳトランジ
スタＮ４６〜Ｎ４８によりノードＹＣをＨレベルからＬ
レベルに遷移させるために必要な時間だけ確保できれば
良く、入力制御信号ＣＫの周期には依存しない。
場合はノードＸＣがハイインピーダンス状態になり、期
間φ４で入力データ信号ＤがＬレベルの場合はノードＹ
Ｃがハイインピーダンス状態になるが、期間φ２の長さ
はＮＭＯＳトランジスタＮ４１〜Ｎ４３によりノードＸ
ＣをＨレベルからＬレベルに遷移させるために必要な時
間だけ確保できれば良く、入力制御信号ＣＫの周期には
依存しない。同様に期間φ４の長さはＮＭＯＳトランジ
スタＮ４６〜Ｎ４８によりノードＹＣをＨレベルからＬ
レベルに遷移させるために必要な時間だけ確保できれば
良く、入力制御信号ＣＫの周期には依存しない。
【０１５８】したがって、図７のように立ち上がり出力
部４２の出力と立ち下がり出力部４４の出力を直接接続
することができ、データ保持機能を持つデータ出力部４
５を追加するだけで出力データ信号Ｑ出力を実現するこ
とができる。
部４２の出力と立ち下がり出力部４４の出力を直接接続
することができ、データ保持機能を持つデータ出力部４
５を追加するだけで出力データ信号Ｑ出力を実現するこ
とができる。
【０１５９】図７の例では図９の例に比べて入力データ
信号Ｄが接続されているトランジスタ数が２個少ないた
め、入力データ信号Ｄの入力負荷が小さくなり、入力デ
ータ信号Ｄを駆動する部分の消費電力が小さくなる。ま
た立ち上がり入力部４１および立ち下がり入力部４３の
出力ノードＸＣ，ＹＣの保持をクロック信号（入力制御
信号ＣＫＤＢ，ＣＫＤ）で制御されたＰＭＯＳトランジ
スタＰ４２，Ｐ４５で行い、かつ立ち上がり出力部４２
と立ち下がり出力部４４をクロック信号（入力制御信号
ＣＫ，ＣＫＢ，ＣＫＤ，ＣＫＤＢ）で制御されたトライ
ステートインバータで構成し、データ保持機能を持つデ
ータ出力部４５を追加することにより、低周波数動作時
の動作が安定する。
信号Ｄが接続されているトランジスタ数が２個少ないた
め、入力データ信号Ｄの入力負荷が小さくなり、入力デ
ータ信号Ｄを駆動する部分の消費電力が小さくなる。ま
た立ち上がり入力部４１および立ち下がり入力部４３の
出力ノードＸＣ，ＹＣの保持をクロック信号（入力制御
信号ＣＫＤＢ，ＣＫＤ）で制御されたＰＭＯＳトランジ
スタＰ４２，Ｐ４５で行い、かつ立ち上がり出力部４２
と立ち下がり出力部４４をクロック信号（入力制御信号
ＣＫ，ＣＫＢ，ＣＫＤ，ＣＫＤＢ）で制御されたトライ
ステートインバータで構成し、データ保持機能を持つデ
ータ出力部４５を追加することにより、低周波数動作時
の動作が安定する。
【０１６０】以上に説明した、本発明の第４の実施の形
態のダブルエッジトリガ型フリップフロップ回路は、少
なくとも１個以上の入力データ信号Ｄの入力端子と、出
力データ信号Ｑの出力端子と、第１の入力制御信号ＣＫ
の入力端子と、第１の入力制御信号ＣＫを論理反転させ
た第２の入力制御信号ＣＫＢの入力端子と、第１の入力
制御信号ＣＫを所定の遅延値だけ遅延させた第３の入力
制御信号ＣＫＤの入力端子と、第３の入力制御信号ＣＫ
Ｄを論理反転させた第４の入力制御信号ＣＫＤＢの入力
端子と、入力データ信号Ｄと第１の入力制御信号ＣＫと
第４の入力制御信号ＣＫＤＢとを入力し第１の出力信号
を出力する第１の入力部である立ち上がり入力部４１
と、入力データ信号Ｄと第２の入力制御信号ＣＫＢと第
３の入力制御信号ＣＫＤとを入力し第２の出力信号を出
力する第２の入力部である立ち下がり入力部４３と、第
１の出力信号と第２の出力信号と第１の入力制御信号Ｃ
Ｋと第２の入力制御信号ＣＫＢと第３の入力制御信号Ｃ
ＫＤと第４の入力制御信号ＣＫＤＢとを入力し第３の出
力信号を出力データ信号Ｑの出力端子に出力する第１の
出力部である立ち上がり入力部４２および立ち下がり出
力部４４と、出力データ信号Ｑの出力端子の値の保持を
行う第２の出力部であるデータ出力４５とを有してい
る。
態のダブルエッジトリガ型フリップフロップ回路は、少
なくとも１個以上の入力データ信号Ｄの入力端子と、出
力データ信号Ｑの出力端子と、第１の入力制御信号ＣＫ
の入力端子と、第１の入力制御信号ＣＫを論理反転させ
た第２の入力制御信号ＣＫＢの入力端子と、第１の入力
制御信号ＣＫを所定の遅延値だけ遅延させた第３の入力
制御信号ＣＫＤの入力端子と、第３の入力制御信号ＣＫ
Ｄを論理反転させた第４の入力制御信号ＣＫＤＢの入力
端子と、入力データ信号Ｄと第１の入力制御信号ＣＫと
第４の入力制御信号ＣＫＤＢとを入力し第１の出力信号
を出力する第１の入力部である立ち上がり入力部４１
と、入力データ信号Ｄと第２の入力制御信号ＣＫＢと第
３の入力制御信号ＣＫＤとを入力し第２の出力信号を出
力する第２の入力部である立ち下がり入力部４３と、第
１の出力信号と第２の出力信号と第１の入力制御信号Ｃ
Ｋと第２の入力制御信号ＣＫＢと第３の入力制御信号Ｃ
ＫＤと第４の入力制御信号ＣＫＤＢとを入力し第３の出
力信号を出力データ信号Ｑの出力端子に出力する第１の
出力部である立ち上がり入力部４２および立ち下がり出
力部４４と、出力データ信号Ｑの出力端子の値の保持を
行う第２の出力部であるデータ出力４５とを有してい
る。
【０１６１】そして、このダブルエッジトリガ型フリッ
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
プフロップ回路は、第１段階（期間φ１）では第１の入
力制御信号ＣＫと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第２段階（期間φ２）では第２の入力
制御信号ＣＫＢと第３の入力制御信号ＣＫＤの値が共に
Ｌレベルである。第３段階（期間φ３）では第２の入力
制御信号ＣＫＢと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。第４段階（期間φ４）では第１の入
力制御信号ＣＫと第４の入力制御信号ＣＫＤＢの値が共
にＬレベルである。
【０１６２】ここで、第１の入力部である立ち上がり入
力部４１は、第１段階（期間φ１）および第３段階（期
間φ３）および第４段階（期間φ４）で第１の出力信号
を特定の値に固定し第２段階（期間φ２）で入力データ
信号Ｄの値に依存した結果を出力する。
力部４１は、第１段階（期間φ１）および第３段階（期
間φ３）および第４段階（期間φ４）で第１の出力信号
を特定の値に固定し第２段階（期間φ２）で入力データ
信号Ｄの値に依存した結果を出力する。
【０１６３】第２の入力部である立ち下がり入力部４３
は、第１段階（期間φ１）および第２段階（期間φ２）
および第３段階（期間φ３）で第２の出力信号を特定の
値に固定し第４段階（期間φ４）で入力データ信号Ｄの
値に依存した結果を出力する。
は、第１段階（期間φ１）および第２段階（期間φ２）
および第３段階（期間φ３）で第２の出力信号を特定の
値に固定し第４段階（期間φ４）で入力データ信号Ｄの
値に依存した結果を出力する。
【０１６４】第１の出力部である立ち上がり出力部４２
および立ち下がり出力部４４は、立ち上がり入力部４１
の出力結果に依存した値を第２段階（期間φ２）で出力
し立ち下がり入力部４３の出力結果に依存した値を第４
段階（期間φ４）で出力する。
および立ち下がり出力部４４は、立ち上がり入力部４１
の出力結果に依存した値を第２段階（期間φ２）で出力
し立ち下がり入力部４３の出力結果に依存した値を第４
段階（期間φ４）で出力する。
【０１６５】この構成によれば、データ出力部４５で出
力データ信号Ｑの出力端子の値の保持を行っているた
め、ハイインピーダンス状態が発生せず、低クロック周
波数でも安定動作可能なダブルエッジトリガ型フリップ
フロップ回路が得られる。
力データ信号Ｑの出力端子の値の保持を行っているた
め、ハイインピーダンス状態が発生せず、低クロック周
波数でも安定動作可能なダブルエッジトリガ型フリップ
フロップ回路が得られる。
【０１６６】また、入力データ信号Ｄの負荷が２個のＮ
ＭＯＳトランジスタＮ４２，Ｎ２６のみとなり、入力デ
ータ信号Ｄの負荷が小さく、入力データ信号Ｄを駆動す
る部分の消費電力を少なくできる。
ＭＯＳトランジスタＮ４２，Ｎ２６のみとなり、入力デ
ータ信号Ｄの負荷が小さく、入力データ信号Ｄを駆動す
る部分の消費電力を少なくできる。
【０１６７】なお、上記の実施の形態では、ＮＭＯＳト
ランジスタＮ４４のソースをＮＭＯＳトランジスタＮ４
２のドレインに接続し、ＮＭＯＳトランジスタＮ４８の
ソースをＮＭＯＳトランジスタＮ４６のドレインに接続
し、ＮＭＯＳトランジスタＮ４２，Ｎ４３を立ち上がり
入力部４１と立ち上がり出力部４２とで共有させ、ＮＭ
ＯＳトランジスタＮ４６，Ｎ４７を立ち下がり入力部４
３と立ち下がり出力部４４とで共有させていたが、共有
させずに独立して設けることもできる。すなわち、ＮＭ
ＯＳトランジスタＮ４２，Ｎ４３と同じ信号が各ゲート
に入力される２個のＮＭＯＳトランジスタの直列回路を
別に設け、ＮＭＯＳトランジスタＮ４４のソースをこの
２個のＮＭＯＳトランジスタの直列回路にＮＭＯＳトラ
ンジスタＮ４２，Ｎ４３と同様に接続してもよい。同様
に、ＮＭＯＳトランジスタＮ４６，Ｎ４７と同じ信号が
各ゲートに入力される２個のＮＭＯＳトランジスタの直
列回路を別に設け、ＮＭＯＳトランジスタＮ４８のソー
スをこの２個のＮＭＯＳトランジスタの直列回路にＮＭ
ＯＳトランジスタＮ４６，Ｎ４７と同様に接続してもよ
い。
ランジスタＮ４４のソースをＮＭＯＳトランジスタＮ４
２のドレインに接続し、ＮＭＯＳトランジスタＮ４８の
ソースをＮＭＯＳトランジスタＮ４６のドレインに接続
し、ＮＭＯＳトランジスタＮ４２，Ｎ４３を立ち上がり
入力部４１と立ち上がり出力部４２とで共有させ、ＮＭ
ＯＳトランジスタＮ４６，Ｎ４７を立ち下がり入力部４
３と立ち下がり出力部４４とで共有させていたが、共有
させずに独立して設けることもできる。すなわち、ＮＭ
ＯＳトランジスタＮ４２，Ｎ４３と同じ信号が各ゲート
に入力される２個のＮＭＯＳトランジスタの直列回路を
別に設け、ＮＭＯＳトランジスタＮ４４のソースをこの
２個のＮＭＯＳトランジスタの直列回路にＮＭＯＳトラ
ンジスタＮ４２，Ｎ４３と同様に接続してもよい。同様
に、ＮＭＯＳトランジスタＮ４６，Ｎ４７と同じ信号が
各ゲートに入力される２個のＮＭＯＳトランジスタの直
列回路を別に設け、ＮＭＯＳトランジスタＮ４８のソー
スをこの２個のＮＭＯＳトランジスタの直列回路にＮＭ
ＯＳトランジスタＮ４６，Ｎ４７と同様に接続してもよ
い。
【０１６８】
【発明の効果】本発明の請求項１記載のダブルエッジト
リガ型フリップフロップ回路によれば、第１および第２
の入力部で第１および第２の出力信号の保持を行ってい
るため、ハイインピーダンス状態が発生せず、低クロッ
ク周波数でも安定動作可能なダブルエッジトリガ型フリ
ップフロップ回路が得られる。
リガ型フリップフロップ回路によれば、第１および第２
の入力部で第１および第２の出力信号の保持を行ってい
るため、ハイインピーダンス状態が発生せず、低クロッ
ク周波数でも安定動作可能なダブルエッジトリガ型フリ
ップフロップ回路が得られる。
【０１６９】本発明の請求項２記載のダブルエッジトリ
ガ型フリップフロップ回路によれば、入力データ信号の
負荷が２個のＮＭＯＳトランジスタのみとなり、入力デ
ータ信号の負荷が小さく、入力データ信号を駆動する部
分の消費電力を少なくできる。その他請求項１と同様の
効果を奏する。
ガ型フリップフロップ回路によれば、入力データ信号の
負荷が２個のＮＭＯＳトランジスタのみとなり、入力デ
ータ信号の負荷が小さく、入力データ信号を駆動する部
分の消費電力を少なくできる。その他請求項１と同様の
効果を奏する。
【０１７０】本発明の請求項３記載のダブルエッジトリ
ガ型フリップフロップ回路によれば、第２の出力部で第
５の出力信号の保持を行っているため、ハイインピーダ
ンス状態が発生せず、低クロック周波数でも安定動作可
能なダブルエッジトリガ型フリップフロップ回路が得ら
れる。
ガ型フリップフロップ回路によれば、第２の出力部で第
５の出力信号の保持を行っているため、ハイインピーダ
ンス状態が発生せず、低クロック周波数でも安定動作可
能なダブルエッジトリガ型フリップフロップ回路が得ら
れる。
【０１７１】本発明の請求項４記載のダブルエッジトリ
ガ型フリップフロップ回路によれば、請求項３と同様の
効果が得られる。
ガ型フリップフロップ回路によれば、請求項３と同様の
効果が得られる。
【０１７２】本発明の請求項５記載のダブルエッジトリ
ガ型フリップフロップ回路によれば、第２の出力部で出
力データ信号の出力端子の値保持を行っているため、ハ
イインピーダンス状態が発生せず、低クロック周波数で
も安定動作可能なダブルエッジトリガ型フリップフロッ
プ回路が得られる。
ガ型フリップフロップ回路によれば、第２の出力部で出
力データ信号の出力端子の値保持を行っているため、ハ
イインピーダンス状態が発生せず、低クロック周波数で
も安定動作可能なダブルエッジトリガ型フリップフロッ
プ回路が得られる。
【０１７３】本発明の請求項６記載のダブルエッジトリ
ガ型フリップフロップ回路によれば、入力データ信号の
負荷が２個のＮＭＯＳトランジスタのみとなり、入力デ
ータ信号の負荷が小さく、入力データ信号を駆動する部
分の消費電力を少なくできる。その他請求項５と同様の
効果を奏する。
ガ型フリップフロップ回路によれば、入力データ信号の
負荷が２個のＮＭＯＳトランジスタのみとなり、入力デ
ータ信号の負荷が小さく、入力データ信号を駆動する部
分の消費電力を少なくできる。その他請求項５と同様の
効果を奏する。
【０１７４】本発明の請求項７記載のダブルエッジトリ
ガ型フリップフロップ回路によれば、第２の出力部で出
力データ信号の出力端子の値の保持を行っているため、
ハイインピーダンス状態が発生せず、低クロック周波数
でも安定動作可能なダブルエッジトリガ型フリップフロ
ップ回路が得られる。
ガ型フリップフロップ回路によれば、第２の出力部で出
力データ信号の出力端子の値の保持を行っているため、
ハイインピーダンス状態が発生せず、低クロック周波数
でも安定動作可能なダブルエッジトリガ型フリップフロ
ップ回路が得られる。
【０１７５】本発明の請求項８記載のダブルエッジトリ
ガ型フリップフロップ回路によれば、入力データ信号の
負荷が２個のＮＭＯＳトランジスタのみとなり、入力デ
ータ信号の負荷が小さく、入力データ信号を駆動する部
分の消費電力を少なくできる。その他請求項７と同様の
効果を奏する。
ガ型フリップフロップ回路によれば、入力データ信号の
負荷が２個のＮＭＯＳトランジスタのみとなり、入力デ
ータ信号の負荷が小さく、入力データ信号を駆動する部
分の消費電力を少なくできる。その他請求項７と同様の
効果を奏する。
【図１】本発明の第１の実施の形態におけるダブルエッ
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
【図２】図１のダブルエッジトリガ型フリップフロップ
回路の動作を示すタイムチャートである。
回路の動作を示すタイムチャートである。
【図３】本発明の第２の実施の形態におけるダブルエッ
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
【図４】図３のダブルエッジトリガ型フリップフロップ
回路の動作を示すタイムチャートである。
回路の動作を示すタイムチャートである。
【図５】本発明の第３の実施の形態におけるダブルエッ
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
【図６】図５のダブルエッジトリガ型フリップフロップ
回路の動作を示すタイムチャートである。
回路の動作を示すタイムチャートである。
【図７】本発明の第４の実施の形態におけるダブルエッ
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
ジトリガ型フリップフロップ回路の構成を示す回路図で
ある。
【図８】図７のダブルエッジトリガ型フリップフロップ
回路の動作を示すタイムチャートである。
回路の動作を示すタイムチャートである。
【図９】従来のダブルエッジトリガ型フリップフロップ
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１０】図９のダブルエッジトリガ型フリップフロッ
プ回路の動作を示すタイムチャートである。
プ回路の動作を示すタイムチャートである。
Ｄ 入力データ信号
ＣＫ、ＣＫＤ、ＣＫＢ、ＣＫＤＢ 入力制御信号
Ｑ 出力データ信号
Ｎ１〜Ｎ１２ ＮＭＯＳトランジスタ
Ｎ２１〜Ｎ２８ ＮＭＯＳトランジスタ
Ｎ３１〜Ｎ４０ ＮＭＯＳトランジスタ
Ｎ４１〜Ｎ４８ ＮＭＯＳトランジスタ
Ｎ５１〜Ｎ５６ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ６ ＰＭＯＳトランジスタ
Ｐ２１〜Ｐ２８ ＰＭＯＳトランジスタ
Ｐ３１〜Ｐ３６ ＰＭＯＳトランジスタ
Ｐ４１〜Ｐ４６ ＰＭＯＳトランジスタ
Ｐ５１〜Ｐ５６ ＰＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ２ インバータ回路
ＩＮＶ１１〜ＩＮＶ１２ インバータ回路
ＩＮＶ２１〜ＩＮＶ２２ インバータ回路
ＡＮＤ１ ＡＮＤ回路
ＶＤＤ 第１の電源
ＶＳＳ 第２の電源
１１ 立ち上がり入力部
１２ 立ち上がり出力部
１３ 立ち下がり入力部
１４ 立ち下がり出力部
２１ 立ち上がり入力部
２２ 立ち上がり出力部
２３ 立ち下がり入力部
２４ 立ち下がり出力部
２５ データ出力部
３１ 立ち上がり入力部
３２ 立ち上がり出力部
３３ 立ち下がり入力部
３４ 立ち下がり出力部
３５ データ出力部
４１ 立ち上がり入力部
４２ 立ち上がり出力部
４３ 立ち下がり入力部
４４ 立ち下がり出力部
４５ データ出力部
５１ 立ち上がり入力部
５２ 立ち上がり出力部
５３ 立ち下がり入力部
５４ 立ち下がり出力部
５５ データ出力部
Claims (8)
- 【請求項１】 少なくとも１個以上の入力データ信号の
入力端子と、 出力データ信号の出力端子と、 第１の入力制御信号の入力端子と、 前記第１の入力制御信号を論理反転させた第２の入力制
御信号の入力端子と、 前記第１の入力制御信号を所定の遅延値だけ遅延させた
第３の入力制御信号の入力端子と、 前記第３の入力制御信号を論理反転させた第４の入力制
御信号の入力端子と、 前記入力データ信号と前記第１の入力制御信号と前記第
４の入力制御信号とを入力し第１の出力信号を出力する
第１の入力部と、 前記入力データ信号と前記第２の入力制御信号と前記第
３の入力制御信号とを入力し第２の出力信号を出力する
第２の入力部と、 前記第１の出力信号と前記第１の入力制御信号とを入力
し第３の出力信号を前記出力データ信号の出力端子に出
力する第１の出力部と、 前記第２の出力信号と前記第２の入力制御信号とを入力
し第４の出力信号を前記出力データ信号の出力端子に出
力する第２の出力部とを有し、 第１段階では前記第１の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第２段階では前記第２の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第３段階では前記第２の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 第４段階では前記第１の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 前記第１の入力部は第１段階および第４段階で前記第１
の出力信号の値を固定し、第２段階で前記入力データ信
号の値に依存した結果を出力すると共に前記出力データ
信号の出力端子の値に依存して前記第１の出力信号の値
の保持を行い、 前記第２の入力部は第２段階および第３段階で前記第２
の出力信号の値を固定し、第４段階で前記入力データ信
号の値に依存した結果を出力すると共に前記出力データ
信号の出力端子の値に依存して前記第２の出力信号の値
の保持を行い、 前記第１の出力部は前記第１の入力部の出力結果に依存
した値を第２段階および第３段階で出力し、 前記第２の出力部は前記第２の入力部の出力結果に依存
した値を第１段階および第４段階で出力することを特徴
とするダブルエッジトリガ型フリップフロップ回路。 - 【請求項２】 第１の入力部が、ソースが第１の電源に
接続され、ドレインが第１の節点に接続され、ゲートが
第１の入力制御信号の入力端子に接続された第１のＰＭ
ＯＳトランジスタと、ソースが第１の電源に接続され、
ドレインが第１の節点に接続され、ゲートが出力データ
信号の出力端子に接続された第２のＰＭＯＳトランジス
タと、ソースが第２の節点に接続され、ドレインが第１
の節点に接続され、ゲートが第４の入力制御信号の入力
端子に接続された第１のＮＭＯＳトランジスタと、ソー
スが第３の節点に接続され、ドレインが第２の節点に接
続され、ゲートが入力データ信号の入力端子に接続され
た第２のＮＭＯＳトランジスタと、ソースが第２の電源
に接続され、ドレインが第３の節点に接続され、ゲート
が前記第１の入力制御信号の入力端子に接続された第３
のＮＭＯＳトランジスタと、ソースが第２の電源に接続
され、ドレインが第１の節点に接続され、ゲートが出力
データ信号の出力端子に接続された第４のＮＭＯＳトラ
ンジスタとを有し、 第２の入力部が、ソースが第１の電源に接続され、ドレ
インが第４の節点に接続され、ゲートが第２の入力制御
信号の入力端子に接続された第３のＰＭＯＳトランジス
タと、ソースが第１の電源に接続され、ドレインが第４
の節点に接続され、ゲートが出力データ信号の出力端子
に接続された第４のＰＭＯＳトランジスタと、ソースが
第５の節点に接続され、ドレインが第４の節点に接続さ
れ、ゲートが第３の入力制御信号の入力端子に接続され
た第５のＮＭＯＳトランジスタと、ソースが第６の節点
に接続され、ドレインが第５の節点に接続され、ゲート
が前記入力データ信号の入力端子に接続された第６のＮ
ＭＯＳトランジスタと、ソースが第２の電源に接続さ
れ、ドレインが第６の節点に接続され、ゲートが前記第
２の入力制御信号の入力端子に接続された第７のＮＭＯ
Ｓトランジスタと、ソースが第２の電源に接続され、ド
レインが第４の節点に接続され、ゲートが出力データ信
号の出力端子に接続された第８のＮＭＯＳトランジスタ
とを有し、 第１の出力部が、ソースが第１の電源に接続され、ドレ
インが前記出力データ信号の出力端子に接続され、ゲー
トが第１の節点に接続された第５のＰＭＯＳトランジス
タと、ソースが第７の節点に接続され、ドレインが前記
出力データ信号の出力端子に接続され、ゲートが第１の
節点に接続された第９のＮＭＯＳトランジスタと、ソー
スが第２の電源に接続され、ドレインが第７の節点に接
続され、ゲートが第１の入力制御信号の入力端子に接続
された第１０のＮＭＯＳトランジスタとを有し、 第２の出力部が、ソースが第１の電源に接続され、ドレ
インが出力データ信号の出力端子に接続され、ゲートが
第４の節点に接続された第６のＰＭＯＳトランジスタ
と、ソースが第８の節点に接続され、ドレインが前記出
力データ信号の出力端子に接続され、ゲートが第４の節
点に接続された第１１のＮＭＯＳトランジスタと、ソー
スが第２の電源に接続され、ドレインが第８の節点に接
続され、ゲートが前記第２の入力制御信号の入力端子に
接続された第１２のＮＭＯＳトランジスタとを有するこ
とを特徴とする請求項１記載のダブルエッジトリガ型フ
リップフロップ回路。 - 【請求項３】 入力データ信号の入力端子と、 出力データ信号の出力端子と、 第１の入力制御信号の入力端子と、 前記第１の入力制御信号を論理反転させた第２の入力制
御信号の入力端子と、 前記第１の入力制御信号を所定の遅延値だけ遅延させた
第３の入力制御信号の入力端子と、 前記第３の入力制御信号を論理反転させた第４の入力制
御信号の入力端子と、 前記入力データ信号と前記第１の入力制御信号と前記第
２の入力制御信号とを入力し第１の出力信号と第２の出
力信号を出力する第１の入力部と、 記入力データ信号と前記第１の入力制御信号と前記第２
の入力制御信号とを入力し第３の出力信号と第４の出力
信号を出力する第２の入力部と、 前記第１の出力信号と前記第２の出力信号と前記第３の
出力信号と前記第４の出力信号と前記第３の入力制御信
号と前記第４の入力制御信号とを入力し第５の出力信号
を出力する第１の出力部と、 前記第５の出力信号を入力し第６の出力信号を前記出力
データ信号の出力端子へ出力する第２の出力部とを有
し、 第１段階では前記第１の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第２段階では前記第２の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第３段階では前記第２の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 第４段階では前記第１の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 前記第１の入力部は第１段階および第４段階で前記第１
の出力信号および前記第２の出力信号の値を固定し第２
段階および第３段階で前記入力データ信号の値に依存し
た結果を出力し、 前記第２の入力部は第２段階および第３段階で前記第３
の出力信号および前記第４の出力信号の値を固定し第１
段階および第４段階で前記入力データ信号の値に依存し
た結果を出力し、 前記第１の出力部は第２段階では前記第１の出力信号と
前記第２の出力信号に依存した値を出力し、第４段階で
前記第３の出力信号と前記第４の出力信号に依存した値
を出力し、 前記第２の出力部は前記第５の出力信号に依存した値を
出力すると共に前記第５の出力信号の値を保持すること
を特徴とするダブルエッジトリガ型フリップフロップ回
路。 - 【請求項４】 第１の入力部が、ソースが入力データ信
号の入力端子に接続され、ドレインが第１の節点に接続
され、ゲートが第１の入力制御信号の入力端子に接続さ
れた第１のＮＭＯＳトランジスタと、ソースが前記入力
データ信号の入力端子に接続され、ドレインが第２の節
点に接続され、ゲートが第２の入力制御信号の入力端子
に接続された第１のＰＭＯＳトランジスタと、ソースが
第１の電源に接続され、ドレインが第１の節点に接続さ
れ、ゲートが前記第１の入力制御信号の入力端子に接続
された第２のＰＭＯＳトランジスタと、ソースが第２の
電源に接続され、ドレインが第２の節点に接続され、ゲ
ートが前記第２の入力制御信号の入力端子に接続された
第２のＮＭＯＳトランジスタとを有し、 第２の入力部が、ソースが入力データ信号の入力端子に
接続され、ドレインが第３の節点に接続され、ゲートが
第２の入力制御信号の入力端子に接続された第３のＮＭ
ＯＳトランジスタと、ソースが前記入力データ信号の入
力端子に接続され、ドレインが第４の節点に接続され、
ゲートが第１の入力制御信号の入力端子に接続された第
３のＰＭＯＳトランジスタと、ソースが第１の電源に接
続され、ドレインが第３の節点に接続され、ゲートが前
記第２の入力制御信号の入力端子に接続された第４のＰ
ＭＯＳトランジスタと、ソースが第２の電源に接続さ
れ、ドレインが第４の節点に接続され、ゲートが前記第
１の入力制御信号の入力端子に接続された第４のＮＭＯ
Ｓトランジスタとを有し、 第１の出力部が、ソースが第１の電源に接続され、ドレ
インが第５の節点に接続され、ゲートが前記第３の入力
制御信号の入力端子に接続された第５のＰＭＯＳトラン
ジスタと、ソースが第５の節点に接続され、ドレインが
第６の節点に接続され、ゲートが第１の節点に接続され
た第６のＰＭＯＳトランジスタと、ソースが第７の節点
に接続され、ドレインが第６の節点に接続され、ゲート
が第２の節点に接続された第５のＮＭＯＳトランジスタ
と、ソースが第２の電源に接続され、ドレインが第７の
節点に接続され、ゲートが第４の入力制御信号の入力端
子に接続された第６のＮＭＯＳトランジスタと、ソース
が第１の電源に接続され、ドレインが第８の節点に接続
され、ゲートが前記第４の入力制御信号の入力端子に接
続された第７のＰＭＯＳトランジスタと、ソースが第８
の節点に接続され、ドレインが第６の節点に接続され、
ゲートが第３の節点に接続された第８のＰＭＯＳトラン
ジスタと、ソースが第９の節点に接続され、ドレインが
第６の節点に接続され、ゲートが第４の節点に接続され
た第７のＮＭＯＳトランジスタと、ソースが第２の電源
に接続され、ドレインが第９の節点に接続され、ゲート
が第３の入力制御信号の入力端子に接続された第８のＮ
ＭＯＳトランジスタとを有し、 第２の出力部が、入力に第６の節点が接続され反転信号
を出力データ信号の出力端子に出力する第１のインバー
タと、前記第１のインバータの出力信号を入力し出力し
た反転信号を前記第１のインバータの入力に帰還させる
第２のインバータとを有することを特徴とする請求項３
記載のダブルエッジトリガ型フリップフロップ回路。 - 【請求項５】 少なくとも１個以上の入力データ信号の
入力端子と、 出力データ信号の出力端子と、 第１の入力制御信号の入力端子と、 前記第１の入力制御信号を論理反転させた第２の入力制
御信号の入力端子と、 前記第１の入力制御信号を所定の遅延値だけ遅延させた
第３の入力制御信号の入力端子と、 前記第３の入力制御信号を論理反転させた第４の入力制
御信号の入力端子と、 前記入力データ信号と前記第１の入力制御信号と前記第
４の入力制御信号とを入力し第１の出力信号を出力する
第１の入力部と、 前記入力データ信号と前記第２の入力制御信号と前記第
３の入力制御信号とを入力し第２の出力信号を出力する
第２の入力部と、 前記第１の出力信号と前記第２の出力信号と前記第１の
入力制御信号と前記第２の入力制御信号と前記第３の入
力制御信号と前記第４の入力制御信号とを入力し第３の
出力信号を前記出力データ信号の出力端子に出力する第
１の出力部と、 前記出力データ信号の出力端子の値の保持を行う第２の
出力部とを有し、 第１段階では前記第１の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第２段階では前記第２の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第３段階では前記第２の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 第４段階では前記第１の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 前記第１の入力部は第１段階および第４段階で前記第１
の出力信号を特定の値に固定し第２段階で前記入力デー
タ信号の値に依存した結果を出力し第３段階で前記出力
データ信号の出力端子の値が前記特定の値を示す場合に
のみ前記第１の出力信号を前記特定の値に固定し、 前記第２の入力部は第２段階および第３段階で前記第２
の出力信号を前記特定の値に固定し第４段階で前記入力
データ信号の値に依存した結果を出力し第１段階で前記
出力データ信号の出力端子の値が前記特定の値を示す場
合にのみ前記第２の出力信号を前記特定の値に固定し、 前記第１の出力部は前記第１の入力部の出力結果に依存
した値を第２段階で出力し前記第２の入力部の出力結果
に依存した値を第４段階で出力することを特徴とするダ
ブルエッジトリガ型フリップフロップ回路。 - 【請求項６】 第１の入力部が、ソースが第１の電源に
接続され、ドレインが第１の節点に接続され、ゲートが
第１の入力制御信号の入力端子に接続された第１のＰＭ
ＯＳトランジスタと、ソースが第１の電源に接続され、
ドレインが第１の節点に接続され、ゲートが出力データ
信号の出力端子に接続された第２のＰＭＯＳトランジス
タと、ソースが第２の節点に接続され、ドレインが第１
の節点に接続され、ゲートが入力データ信号の入力端子
に接続された第１のＮＭＯＳトランジスタと、ソースが
第３の節点に接続され、ドレインが第２の節点に接続さ
れ、ゲートが第４の入力制御信号の入力端子に接続され
た第２のＮＭＯＳトランジスタと、ソースが第２の電源
に接続され、ドレインが第３の節点に接続され、ゲート
が前記第１の入力制御信号の入力端子に接続された第３
のＮＭＯＳトランジスタとを有し、 第２の入力部が、ソースが第１の電源に接続され、ドレ
インが第４の節点に接続され、ゲートが第２の入力制御
信号の入力端子に接続された第３のＰＭＯＳトランジス
タと、ソースが第１の電源に接続され、ドレインが第４
の節点に接続され、ゲートが出力データ信号の出力端子
に接続された第４のＰＭＯＳトランジスタと、ソースが
第５の節点に接続され、ドレインが第４の節点に接続さ
れ、ゲートが入力データ信号の入力端子に接続された第
４のＮＭＯＳトランジスタと、ソースが第６の節点に接
続され、ドレインが第５の節点に接続され、ゲートが第
３の入力制御信号に接続された第５のＮＭＯＳトランジ
スタと、ソースが第２の電源に接続され、ドレインが第
６の節点に接続され、ゲートが前記第２の入力制御信号
の入力端子に接続された第６のＮＭＯＳトランジスタと
を有し、 第１の出力部が、ソースが第１の電源に接続され、ドレ
インが出力データ信号の出力端子に接続され、ゲートが
第１の節点に接続された第５のＰＭＯＳトランジスタ
と、ソースが第７の節点に接続され、ドレインが前記出
力データ信号の出力端子に接続され、ゲートが第１の節
点に接続された第７のＮＭＯＳトランジスタと、ソース
が第２の節点に接続され、ドレインが第７の節点に接続
され、ゲートが第７の節点に接続された第８のＮＭＯＳ
トランジスタと、ソースが第１の電源に接続され、ドレ
インが出力データ信号の出力端子に接続され、ゲートが
第４の節点に接続された第６のＰＭＯＳトランジスタ
と、ソースが第８の節点に接続され、ドレインが前記出
力データ信号の出力端子に接続され、ゲートが第４の節
点に接続された第９のＮＭＯＳトランジスタと、ソース
が第５の節点に接続され、ドレインが第８の節点に接続
され、ゲートが第８の節点に接続された第１０のＮＭＯ
Ｓトランジスタとを有し、 第２の出力部が、出力データ信号を入力し反転信号を出
力する第１のインバータと、前記第１のインバータの出
力信号を入力し出力した反転信号を前記第１のインバー
タの入力に帰還させる第２のインバータとを有すること
を特徴とする請求項５記載のダブルエッジトリガ型フリ
ップフロップ回路。 - 【請求項７】 少なくとも１個以上の入力データ信号の
入力端子と、 出力データ信号の出力端子と、 第１の入力制御信号の入力端子と、 前記第１の入力制御信号を論理反転させた第２の入力制
御信号の入力端子と、 前記第１の入力制御信号を所定の遅延値だけ遅延させた
第３の入力制御信号の入力端子と、 前記第３の入力制御信号を論理反転させた第４の入力制
御信号の入力端子と、 前記入力データ信号と前記第１の入力制御信号と前記第
４の入力制御信号とを入力し第１の出力信号を出力する
第１の入力部と、 前記入力データ信号と前記第２の入力制御信号と前記第
３の入力制御信号とを入力し第２の出力信号を出力する
第２の入力部と、 前記第１の出力信号と前記第２の出力信号と前記第１の
入力制御信号と前記第２の入力制御信号と前記第３の入
力制御信号と前記第４の入力制御信号とを入力し第３の
出力信号を前記出力データ信号の出力端子に出力する第
１の出力部と、 前記出力データ信号の出力端子の値の保持を行う第２の
出力部とを有し、 第１段階では前記第１の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第２段階では前記第２の入力制御信号と前記第３の入力
制御信号の値が共にＬレベルであり、 第３段階では前記第２の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 第４段階では前記第１の入力制御信号と前記第４の入力
制御信号の値が共にＬレベルであり、 前記第１の入力部は第１段階および第３段階および第４
段階で前記第１の出力信号を特定の値に固定し第２段階
で前記入力データ信号の値に依存した結果を出力し、 前記第２の入力部は第１段階および第２段階および第３
段階で前記第２の出力信号を前記特定の値に固定し第４
段階で前記入力データ信号の値に依存した結果を出力
し、 前記第１の出力部は前記第１の入力部の出力結果に依存
した値を第２段階で出力し前記第２の入力部の出力結果
に依存した値を第４段階で出力することを特徴とするダ
ブルエッジトリガ型フリップフロップ回路。 - 【請求項８】 第１の入力部が、ソースが第１の電源に
接続され、ドレインが第１の節点に接続され、ゲートが
第１の入力制御信号の入力端子に接続された第１のＰＭ
ＯＳトランジスタと、ソースが第１の電源に接続され、
ドレインが第１の節点に接続され、ゲートが第４の入力
制御信号に接続された第２のＰＭＯＳトランジスタと、
ソースが第２の節点に接続され、ドレインが第１の節点
に接続され、ゲートが入力データ信号の入力端子に接続
された第１のＮＭＯＳトランジスタと、ソースが第３の
節点に接続され、ドレインが第２の節点に接続され、ゲ
ートが第４の入力制御信号に接続された第２のＮＭＯＳ
トランジスタと、ソースが第２の電源に接続され、ドレ
インが第３の節点に接続され、ゲートが前記第１の入力
制御信号の入力端子に接続された第３のＮＭＯＳトラン
ジスタとを有し、 第２の入力部が、ソースが第１の電源に接続され、ドレ
インが第４の節点に接続され、ゲートが第２の入力制御
信号の入力端子に接続された第３のＰＭＯＳトランジス
タと、ソースが第１の電源に接続され、ドレインが第４
の節点に接続され、ゲートが第３の入力制御信号の入力
端子に接続された第４のＰＭＯＳトランジスタと、ソー
スが第５の節点に接続され、ドレインが第４の節点に接
続され、ゲートが入力データ信号の入力端子に接続され
た第４のＮＭＯＳトランジスタと、ソースが第６の節点
に接続され、ドレインが第５の節点に接続され、ゲート
が第３の入力制御信号に接続された第５のＮＭＯＳトラ
ンジスタと、ソースが第２の電源に接続され、ドレイン
が第６の節点に接続され、ゲートが前記第２の入力制御
信号の入力端子に接続された第６のＮＭＯＳトランジス
タとを有し、 第１の出力部が、ソースが第１の電源に接続され、ドレ
インが出力データ信号の出力端子に接続され、ゲートが
第１の節点に接続された第５のＰＭＯＳトランジスタ
と、ソースが第２の節点に接続され、ドレインが前記出
力データ信号の出力端子に接続され、ゲートが第１の節
点に接続された第７のＮＭＯＳトランジスタと、ソース
が第１の電源に接続され、ドレインが出力データ信号の
出力端子に接続され、ゲートが第４の節点に接続された
第６のＰＭＯＳトランジスタと、ソースが第５の節点に
接続され、ドレインが前記出力データ信号の出力端子に
接続され、ゲートが第４の節点に接続された第８のＮＭ
ＯＳトランジスタとを有し、 第２の出力部が、出力データ信号を入力し反転信号を出
力する第１のインバータと、前記第１のインバータの出
力信号を入力し出力した反転信号を前記第１のインバー
タの入力に帰還させる第２のインバータとを有すること
を特徴とする請求項７記載のダブルエッジトリガ型フリ
ップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002037593A JP2003243970A (ja) | 2002-02-15 | 2002-02-15 | ダブルエッジトリガ型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002037593A JP2003243970A (ja) | 2002-02-15 | 2002-02-15 | ダブルエッジトリガ型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003243970A true JP2003243970A (ja) | 2003-08-29 |
Family
ID=27779133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002037593A Pending JP2003243970A (ja) | 2002-02-15 | 2002-02-15 | ダブルエッジトリガ型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003243970A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184925A (ja) * | 2005-12-30 | 2007-07-19 | Infineon Technologies Ag | パルス・スタティック・フリップフロップ |
| CN101917185A (zh) * | 2010-06-02 | 2010-12-15 | 广州市广晟微电子有限公司 | D锁存器和应用该d锁存器的50%占空比三分频器 |
| CN102723930A (zh) * | 2012-06-29 | 2012-10-10 | 北京大学 | 一种双边沿d触发器 |
-
2002
- 2002-02-15 JP JP2002037593A patent/JP2003243970A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184925A (ja) * | 2005-12-30 | 2007-07-19 | Infineon Technologies Ag | パルス・スタティック・フリップフロップ |
| CN101917185A (zh) * | 2010-06-02 | 2010-12-15 | 广州市广晟微电子有限公司 | D锁存器和应用该d锁存器的50%占空比三分频器 |
| CN102723930A (zh) * | 2012-06-29 | 2012-10-10 | 北京大学 | 一种双边沿d触发器 |
| CN102723930B (zh) * | 2012-06-29 | 2014-11-12 | 北京大学 | 一种双边沿d触发器 |
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