JP2003234301A - Semiconductor substrate, semiconductor element and method for manufacturing the same - Google Patents
Semiconductor substrate, semiconductor element and method for manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳｉＣなどの半導
体基板、半導体素子及びその製造方法に係り、特に半導
体層の界面または上面を平坦にするための対策に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor substrate such as SiC, a semiconductor element and a method for manufacturing the same, and more particularly to a measure for flattening an interface or an upper surface of a semiconductor layer.
【０００２】[0002]
【従来の技術】半導体素子の動作速度や機能性を高める
ため、シリコン（珪素、Ｓｉ）以外の半導体材料の研
究、開発が世界的に進められている。2. Description of the Related Art Research and development of semiconductor materials other than silicon (silicon, Si) are being advanced worldwide in order to improve the operating speed and functionality of semiconductor devices.
【０００３】新しい半導体材料の１つとして、炭化珪素
（シリコンカーバイド、ＳｉＣ）がある。ＳｉＣは、Ｓ
ｉに比べてバンドギャップが大きい半導体であることか
ら、次世代のパワーデバイスや高周波デバイス、高温動
作デバイス等への応用が期待されている。また、ＳｉＣ
は、立方晶系の３Ｃ−ＳｉＣ(β-SiC)、六方晶系の６Ｈ
−ＳｉＣ、４Ｈ−ＳｉＣや菱面体系の１５Ｒ−ＳｉＣ等
の多くのポリタイプを有する。この中で、実用的なＳｉ
Ｃ半導体デバイスを作製するために一般的に使用されて
いるのが６Ｈ−及び４Ｈ−ＳｉＣであり、このポリタイ
プのｃ軸の結晶軸に垂直な（０００１）面の基板が広く
用いられている。Silicon carbide (silicon carbide, SiC) is one of the new semiconductor materials. SiC is S
Since it is a semiconductor having a bandgap larger than that of i, it is expected to be applied to next-generation power devices, high-frequency devices, high-temperature operating devices, and the like. In addition, SiC
Is cubic 3C-SiC (β-SiC), hexagonal 6H
It has many polytypes such as -SiC, 4H-SiC and rhombohedral 15R-SiC. Among these, practical Si
6H- and 4H-SiC are commonly used to fabricate C semiconductor devices, and (0001) plane substrates perpendicular to the c-axis crystal axis of this polytype are widely used. .
【０００４】ＳｉＣバルク基板上へのＳｉＣ薄膜の成長
は、ステップ制御エピタキシャル成長技術を用いること
が一般的である。このエピタキシャル成長技術は、（０
００１）面のＳｉＣバルク基板にわずかな角度（数度）
を故意にもたせることで、基板上面のステップ密度を増
大させ、ステップの横方向への成長によるステップフロ
ーによってＳｉＣ薄膜を成長させる技術である。この技
術を多数のポリタイプを有するＳｉＣに用いれば、ステ
ップから原子配置の周期の情報が与えられるために基板
と同一のポリタイプの薄膜を成長させることができる、
という大きな利点がある。それ故、現在では、（０００
１）面を基準面として、４Ｈ−ＳｉＣでは８°のオフ角
を、６Ｈ−ＳｉＣでは３．５°のオフ角を[11 -20]方向
につけることが一般的となっている。The growth of a SiC thin film on a SiC bulk substrate generally uses a step control epitaxial growth technique. This epitaxial growth technique is (0
Slight angle (several degrees) to the SiC bulk substrate of (001) plane
Is a technique for increasing the step density on the upper surface of the substrate and growing the SiC thin film by a step flow by lateral growth of the steps. If this technique is applied to SiC having a large number of polytypes, a thin film of the same polytype as the substrate can be grown because the step gives information on the period of atomic arrangement.
There is a big advantage that. Therefore, currently (000
With the 1) plane as a reference plane, it is general to provide an off angle of 8 ° in 4H-SiC and an off angle of 3.5 ° in 6H-SiC in the [11-20] direction.
【０００５】ＳｉＣ半導体素子に用いられるＳｉＣ基板
及びその作製方法について、以下説明する。A SiC substrate used for a SiC semiconductor device and a method for manufacturing the same will be described below.
【０００６】まず、図１８は、ＳｉＣ層を成長させるた
めの一般的な縦型薄膜成長装置を概略的に示す図であ
る。First, FIG. 18 is a diagram schematically showing a general vertical thin film growth apparatus for growing a SiC layer.
【０００７】同図に示すように、このＳｉＣの縦型薄膜
成長装置は、反応炉１１２０と、カーボン製のサセプタ
１１２２と、サセプタを支持するための支持軸１１２３
と、反応炉１１２０の周りに巻かれた加熱用のコイル１
１２４と、反応炉１１２０に原料ガス１１２５，キャリ
アガス１１２６，及びドーパントガス１１２７を供給す
るためのガス供給系１１２８と、反応炉１１２０を排気
するためのガス排気系１１２９と、反応炉１１２０とガ
ス排気系１１２９とをつなぐ排気管１１３０と、排気管
１１３０に設けられたバルブ１１３１とを備えている。
なお、反応炉１１２０内の圧力はバルブ１１３１によっ
て調節される。As shown in the figure, in this vertical SiC thin film growth apparatus, a reaction furnace 1120, a susceptor 1122 made of carbon, and a support shaft 1123 for supporting the susceptor are provided.
And the heating coil 1 wound around the reactor 1120.
124, a gas supply system 1128 for supplying the source gas 1125, the carrier gas 1126, and the dopant gas 1127 to the reaction furnace 1120, a gas exhaust system 1129 for exhausting the reaction furnace 1120, the reaction furnace 1120 and gas exhaust. An exhaust pipe 1130 connecting the system 1129 and a valve 1131 provided in the exhaust pipe 1130 are provided.
The pressure inside the reaction furnace 1120 is adjusted by the valve 1131.
【０００８】なお、ＳｉＣ薄膜をエピタキシャル成長さ
せるときには、サセプタ１１２２上に基板１１２１を設
置し、ガス供給系１１２８から原料ガス１１２５，キャ
リアガス１１２６及びドーパントガス１１２７を反応炉
１１２０に供給する。その際、サセプタ１１２２がコイ
ル１１２４を用いた高周波誘導加熱により加熱されるこ
とにより、基板温度がエピタキシャル成長温度まで上昇
する。また、装置の周辺部１１３２には冷却水が循環し
ている。When the SiC thin film is epitaxially grown, the substrate 1121 is placed on the susceptor 1122, and the source gas 1125, the carrier gas 1126, and the dopant gas 1127 are supplied to the reaction furnace 1120 from the gas supply system 1128. At that time, the susceptor 1122 is heated by high-frequency induction heating using the coil 1124, so that the substrate temperature rises to the epitaxial growth temperature. Further, cooling water circulates in the peripheral portion 1132 of the device.
【０００９】次に、図１９（ａ），（ｂ）は、この縦型
薄膜成長装置を用いた、ＳｉＣ層の積層構造を有する従
来のＳｉＣ基板の製造方法を示す断面図であり、図２０
は、従来のＳｉＣ薄膜の成長工程における各条件の時間
変化を示す図である。両図を参照して以下に従来のＳｉ
Ｃ基板の製造方法を説明する。Next, FIGS. 19 (a) and 19 (b) are cross-sectional views showing a method of manufacturing a conventional SiC substrate having a laminated structure of SiC layers using this vertical thin film growth apparatus, and FIG.
FIG. 6 is a diagram showing a time change of each condition in a conventional SiC thin film growth step. With reference to both figures,
A method of manufacturing the C substrate will be described.
【００１０】まず、図１９（ａ）に示す工程で、上述の
縦型薄膜成長装置内のサセプタ５１上にＳｉＣバルク基
板１１０１を設置する。次に、反応炉１１２０の上部よ
りキャリアガス１１２６として水素ガスを導入し、反応
炉１１２０内の圧力をバルブ１１３１によって大気圧ま
たは大気圧以下に調整する。その状態でＳｉＣバルク基
板１１０１を加熱し、基板温度をエピタキシャル成長温
度である１５００℃以上とする。First, in a step shown in FIG. 19A, a SiC bulk substrate 1101 is set on the susceptor 51 in the vertical thin film growth apparatus. Next, hydrogen gas is introduced as a carrier gas 1126 from above the reaction furnace 1120, and the pressure in the reaction furnace 1120 is adjusted to atmospheric pressure or below atmospheric pressure by a valve 1131. In that state, the SiC bulk substrate 1101 is heated to a substrate temperature of 1500 ° C. or higher, which is an epitaxial growth temperature.
【００１１】次に、図２０に示すように、水素ガスの流
量を変えずに、原料ガス１１２５として炭素を含むガス
（例えばプロパンガス）及び珪素を含むガス（例えばシ
ランガス）を一定流量で導入すると、ＳｉＣバルク基板
１１０１の上面上にＳｉＣ結晶がエピタキシャル成長す
る。このときの反応炉１１２０内の気圧は、９０ｋＰａ
とする。ここで、ｎ型のドープ層を成長させる場合に
は、ドーパントガス１１２７として例えば窒素を、ｐ型
のドープ層を成長させる場合には、例えばトリメチルア
ルミニウムをガス供給系１１２８から反応炉１１２０に
供給する。Next, as shown in FIG. 20, when a gas containing carbon (eg, propane gas) and a gas containing silicon (eg, silane gas) are introduced at a constant flow rate as the source gas 1125 without changing the flow rate of hydrogen gas. , A SiC crystal is epitaxially grown on the upper surface of the SiC bulk substrate 1101. At this time, the atmospheric pressure in the reaction furnace 1120 is 90 kPa.
And Here, when growing an n-type doped layer, for example, nitrogen is supplied as the dopant gas 1127, and when growing a p-type doped layer, for example, trimethylaluminum is supplied from the gas supply system 1128 to the reaction furnace 1120. .
【００１２】次に、図１９（ｂ）に示す工程では、図２
０に示すように、水素ガス（キャリアガス１１２６）、
シランガス及びプロパンガス（原料ガス１１２５）の流
量を固定したまま、必要に応じて不純物を導入しないア
ンドープ層，ｐ型ドープ層及びｎ型ドープ層等のＳｉＣ
薄膜を基板上に積層する。ここで、界面を挟んだ互いに
接する２つの層が、互いに異なる濃度の不純物を含む
か、異なる導電型の不純物を含むかのどちらかであるよ
うにＳｉＣ薄膜を積層する。以下、複数のＳｉＣ薄膜が
積層された部分をＳｉＣ積層部１１０３と称し、ＳｉＣ
バルク基板のＳｉＣ積層部１１０３と接する部分をＳｉ
Ｃバルク基板上面１１０２と称する。Next, in the step shown in FIG.
0, hydrogen gas (carrier gas 1126),
SiC such as an undoped layer, a p-type doped layer, and an n-type doped layer in which impurities are not introduced as necessary while the flow rates of the silane gas and the propane gas (raw material gas 1125) are fixed.
A thin film is laminated on the substrate. Here, the SiC thin films are laminated such that the two layers that are in contact with each other with the interface interposed therebetween contain either impurities of different concentrations or impurities of different conductivity types. Hereinafter, a portion in which a plurality of SiC thin films are laminated is referred to as a SiC laminated portion 1103, and
The portion of the bulk substrate that is in contact with the SiC laminated portion 1103 is made of Si
It is referred to as a C bulk substrate upper surface 1102.
【００１３】次いで、プロパンガス及びシランガスの供
給を止めるとともに基板の加熱を止めてＳｉＣ薄膜の成
長を終了させる。その後、水素ガス雰囲気中で基板を冷
却する。Then, the supply of propane gas and silane gas is stopped and the heating of the substrate is stopped to complete the growth of the SiC thin film. Then, the substrate is cooled in a hydrogen gas atmosphere.
【００１４】以上の方法で作製された従来のＳｉＣ基板
は、ＳｉＣバルク基板１１０１と、ＳｉＣバルク基板１
１０１上にエピタキシャル成長されたＳｉＣ積層部１１
０３とを備えている。The conventional SiC substrates manufactured by the above method are the SiC bulk substrate 1101 and the SiC bulk substrate 1.
SiC laminated portion 11 epitaxially grown on 101
03 and.
【００１５】なお、従来のＳｉＣ基板においては、どの
ようなデバイスに使用するかにより、ＳｉＣ積層部１１
０３を構成するＳｉＣ薄膜の数及び組み合わせを変えて
もよい。例えば、ＳｉＣバルク基板１１０１上に、順に
アンドープ層、ｎ型ドープ層を成長させ、ｎ型ドープ層
の上にゲート電極，ソース電極及びドレイン電極を設け
れば、ＭＥＳＦＥＴ（Metal Semiconductor Field Effe
ct Transistor)が作製できる。また、ＳｉＣ積層部１１
０３を下から順にｎ型ＳｉＣ層，ｐ型ＳｉＣ層，ｎ型Ｓ
ｉＣ層とすることでｐｎダイオードを作製することもで
きる。In the conventional SiC substrate, depending on what device is used, the SiC laminated portion 11
You may change the number and combination of the SiC thin films which comprise 03. For example, if an undoped layer and an n-type doped layer are sequentially grown on a SiC bulk substrate 1101 and a gate electrode, a source electrode and a drain electrode are provided on the n-type doped layer, a MESFET (Metal Semiconductor Field Effe
ct Transistor) can be created. In addition, the SiC laminated portion 11
03 from the bottom to the n-type SiC layer, p-type SiC layer, n-type S
A pn diode can also be manufactured by using the iC layer.
【００１６】なお、同じ薄膜成長装置を用いてＳｉＣ積
層部１１０３を設けない半導体素子を作製することもで
きる。A semiconductor element without the SiC laminated portion 1103 can be manufactured by using the same thin film growth apparatus.
【００１７】[0017]
【特許文献１】特開２０００−２９４７７７号公報[Patent Document 1] Japanese Patent Laid-Open No. 2000-294777
【非特許文献１】電気学会誌,平成13年,121巻,2号,p.14
9[Non-patent document 1] The Institute of Electrical Engineers of Japan, 2001, 121, 2, p.14.
9
【非特許文献２】パパイオアンノウ（Papaioannou)他4
名，"Journal of Crystal Growth",1998年,194号,ｐ．3
42-352[Non-Patent Document 2] Papaioannou and others 4
Name, "Journal of Crystal Growth", 1998, 194, p. 3
42-352
【００１８】[0018]
【発明が解決しようとする課題】しかしながら、従来の
ＳｉＣ基板の作製方法によると、上述のようにオフ角度
のついた基板上にＳｉＣ薄膜を成長させるために、マク
ロステップと呼ばれる鋸歯状の凹凸がＳｉＣバルク基板
及びＳｉＣ薄膜の上面に形成されるという不具合があっ
た。However, according to the conventional method for manufacturing a SiC substrate, in order to grow the SiC thin film on the substrate having the off-angle as described above, a sawtooth-shaped irregularity called macro step is formed. There is a problem that it is formed on the upper surfaces of the SiC bulk substrate and the SiC thin film.
【００１９】図１９（ａ），（ｂ）に示されているこの
マクロステップ１１０４は、モノレイヤー以上の原子層
のステップ（段差）が数層または数十層ずつ合体するこ
とにより生じ、ステップ高さ（図１９（ａ）に示すα）
が５０ｎｍ以上、テラスの幅（図１９（ａ）に示すβ）
が５００ｎｍ以上であるのが一般的である。The macro step 1104 shown in FIGS. 19A and 19B is generated by combining steps (steps) of atomic layers of a monolayer or more by several layers or several tens layers, and the step height is increased. (Α shown in FIG. 19 (a))
Is 50 nm or more, the width of the terrace (β shown in FIG. 19 (a))
Is generally 500 nm or more.
【００２０】このために、マクロステップ１１０４を有
する従来のＳｉＣ基板を半導体素子に用いた場合、Ｓｉ
Ｃ本来の優れた電気的特性を半導体素子の性能に生かす
ことができなかった。例えば、ショットキーダイオード
に用いた場合、ＳｉＣ薄膜上に設けられたショットキー
電極においてマクロステップの先端部分で電界集中が発
生し、耐圧が低下するという不具合がある。また、Ｓｉ
Ｃ薄膜の表層をチャネルとして用いるようなＭＥＳＦＥ
Ｔを作製する場合でも、マクロステップによりキャリア
の乱れが生じ、キャリア移動度が低下して相互コンダク
タンスが低下するという不具合が生じていた。更に、Ｓ
ｉＣ薄膜の上面上にゲート絶縁膜を形成するＭＩＳＦＥ
Ｔにおいても、マクロステップのステップ側壁の上とテ
ラスの部分の上とで形成される酸化膜の膜厚が異なるた
めに、ゲート電圧を印加してできる反転層の厚みが不均
一になり、チャネル移動度が低下するという不具合があ
った。For this reason, when a conventional SiC substrate having a macro step 1104 is used for a semiconductor element, Si
The original excellent electrical characteristics of C could not be utilized for the performance of the semiconductor device. For example, when used as a Schottky diode, there is a problem that electric field concentration occurs at the tip of the macro step in the Schottky electrode provided on the SiC thin film and the breakdown voltage decreases. Also, Si
MESFE using the surface layer of C thin film as a channel
Even when T is manufactured, the disorder of the carrier occurs due to the macro step, the carrier mobility decreases, and the mutual conductance decreases. Furthermore, S
MISFE for forming gate insulating film on top of iC thin film
Also in T, since the film thickness of the oxide film formed on the step side wall of the macro step and on the terrace portion is different, the thickness of the inversion layer that can be applied with the gate voltage becomes non-uniform, and There was a problem that mobility decreased.
【００２１】以上のように、従来のＳｉＣ基板を用いて
半導体素子を作製しても、従来の方法では、ＳｉＣ本来
の優れた物性値から期待されるような電気的特性を得る
ことが困難であった。As described above, even if a semiconductor element is manufactured using a conventional SiC substrate, it is difficult to obtain the electrical characteristics expected from the excellent physical properties inherent in SiC by the conventional method. there were.
【００２２】このような不具合は、エピタキシャル成長
させたＳｉＣ薄膜の厚さが薄い場合に、特に顕著に現れ
る。これは、ＳｉＣ薄膜の厚みに対してマクロステップ
のサイズが大きくなると、相対的にデバイス特性に与え
る影響が大きくなるからである。これに加え、成長され
たＳｉＣ薄膜が、図１９（ｂ）に示すような積層構造を
とっているときには、ＳｉＣ基板を用いたデバイスへの
影響はさらに大きくなる。Such a problem is particularly remarkable when the thickness of the epitaxially grown SiC thin film is small. This is because when the size of the macro step is larger than the thickness of the SiC thin film, the influence on the device characteristics becomes relatively large. In addition to this, when the grown SiC thin film has a laminated structure as shown in FIG. 19B, the influence on the device using the SiC substrate is further increased.
【００２３】ＳｉＣ薄膜の積層構造の例として、δドー
プ層の積層構造が挙げられる。δドープ層とは、厚さが
１０ｎｍ程度で高濃度の不純物を含み、急峻な濃度プロ
ファイルを有する層のことである。そして、δドープ層
の積層構造とは、δドープ層と、δドープ層よりも１桁
以上低い濃度の不純物を含むアンドープ層との組み合わ
せを繰り返した構造である。このδドープの積層構造を
半導体素子に利用することにより、高耐圧性を備え、高
速動作が可能な半導体素子を作製することができる。つ
まり、δドープ構造は、半導体素子がオフの際には、活
性領域全体が空乏化するため耐圧値を高くすることがで
き、オンの際には、δドープ層からキャリアが浸み出し
たキャリアが抵抗の小さいアンドープ層を移動できるた
めキャリア移動度が大きくなる構造である。しかし、こ
の構造を用いたデバイスでは、チャネル領域等になる層
の厚みが１０ｎｍレベルで制御されるため、マクロステ
ップの凹凸により大きな悪影響を受けて移動度が下がっ
てしまう。An example of the laminated structure of the SiC thin film is the laminated structure of the δ-doped layer. The δ-doped layer is a layer having a thickness of about 10 nm, containing a high concentration of impurities, and having a steep concentration profile. The layered structure of the δ-doped layer is a structure in which a combination of the δ-doped layer and an undoped layer containing an impurity having a concentration lower than that of the δ-doped layer by one digit or more is repeated. By using this δ-doped laminated structure for a semiconductor element, a semiconductor element having high withstand voltage and capable of high-speed operation can be manufactured. That is, in the δ-doped structure, when the semiconductor element is off, the breakdown voltage can be increased because the entire active region is depleted, and when it is on, carriers leached from the δ-doped layer Is a structure in which the carrier mobility is high because it can move in the undoped layer with low resistance. However, in the device using this structure, the thickness of the layer that becomes the channel region or the like is controlled at the level of 10 nm, so that the mobility is lowered due to a large adverse effect due to the unevenness of the macro step.
【００２４】以上で述べたように、従来のＳｉＣ基板を
用いる場合、ＳｉＣバルク基板の上面だけでなくＳｉＣ
薄膜間の界面にもマクロステップが形成されるため、上
述のδドープの積層構造にも凹凸が入り、ＳｉＣ本来の
優れた物性値から期待されるような電気的特性を得るこ
とが困難であった。このため、上面だけでなく各ＳｉＣ
薄膜間の界面も平坦化されたＳｉＣ基板及び半導体素子
が求められている。As described above, when the conventional SiC substrate is used, not only the upper surface of the SiC bulk substrate but also the SiC
Since macrosteps are also formed at the interface between the thin films, unevenness also occurs in the above-mentioned δ-doped laminated structure, and it is difficult to obtain the electrical characteristics expected from the excellent physical properties of SiC. It was Therefore, not only the upper surface but also each SiC
There is a demand for a SiC substrate and a semiconductor device in which the interface between thin films is also flattened.
【００２５】なお、従来、非特許文献１に記載された方
法のように、ＳｉＣ膜の上面のみの平坦性を考慮した報
告はあったが、積層したＳｉＣ層の界面の平坦化を考慮
した技術は報告されていなかった。また、上面の平坦性
を考慮した場合でも、十分に材料の特性を生かしたデバ
イスを作製することは困難であった。Although there has been a report that the flatness of only the upper surface of the SiC film is taken into consideration as in the method described in Non-Patent Document 1, a technique that considers the flattening of the interface of the laminated SiC layers. Was not reported. Further, even when the flatness of the upper surface is taken into consideration, it is difficult to fabricate a device that fully utilizes the characteristics of the material.
【００２６】なお、マクロステップの形成によるデバイ
スの機能低下は、ＳｉＣ基板だけでなく、例えばオフ角
度をつけたＳｉＧｅ基板，ＧａＮ（ガリウムナイトライ
ド）基板及びＧａＡｓ基板などでも起こる。そのため、
ＳｉＣ以外の材料を成長させる場合にも適用できるマク
ロステップの抑制方法が望まれている。The function deterioration of the device due to the formation of the macro step occurs not only in the SiC substrate but also in, for example, the SiGe substrate, the GaN (gallium nitride) substrate, and the GaAs substrate having an off angle. for that reason,
There is a demand for a method of suppressing macrosteps that can be applied when growing a material other than SiC.
【００２７】本発明の目的は、平坦な界面及び上面を有
する半導体薄膜の成長方法を提供し、これを用いて優れ
た特性を発揮する半導体基板、半導体素子及びその製造
方法を提供することにある。An object of the present invention is to provide a method for growing a semiconductor thin film having a flat interface and an upper surface, and to provide a semiconductor substrate, a semiconductor device and a method for manufacturing the same, which exhibit excellent characteristics. .
【００２８】[0028]
【課題を解決するための手段】本発明の第１の半導体基
板は、ＳｉＣバルク基板と、上記ＳｉＣバルク基板の上
方に設けられ、不純物を含むＳｉＣ堆積層とを備え、上
記ＳｉＣ堆積層の厚みをｔとし、上記ＳｉＣ堆積層の上
面のステップ高さをｈとするとき、上記ステップ高さと
上記ＳｉＣ堆積層の厚みとの比ｈ／ｔが、１０-6以上１
０-1以下の範囲にあり、且つ上記ステップ高さが１０ｎ
ｍ以下となっている。A first semiconductor substrate of the present invention comprises a SiC bulk substrate and a SiC deposition layer containing impurities, which is provided above the SiC bulk substrate, and has a thickness of the SiC deposition layer. Is t and the step height of the upper surface of the SiC deposited layer is h, the ratio h / t between the step height and the thickness of the SiC deposited layer is 10 −6 or more 1
It is in the range of 0 -1 or less, and the step height is 10n.
It is less than m.
【００２９】これにより、本発明の第１の半導体基板を
用いてＳｉＣ堆積層をチャネル層とする半導体素子を作
製する場合、ＳｉＣ堆積層の上面がほぼ平坦であるの
で、キャリアの移動度を向上させることができる。ま
た、上記ステップ高さとＳｉＣ堆積層の厚みとの比ｈ／
ｔが、１０-6以上１０-1以下の範囲にあり、且つ上記ス
テップ高さが１０ｎｍ以下であることで、この半導体基
板を用いて実用的に問題のないレベルの性能を有するＭ
ＩＳＦＥＴ、ＭＥＳＦＥＴ、ダイオードなどの半導体素
子を提供することが可能になる。Thus, when a semiconductor device having a SiC deposited layer as a channel layer is manufactured using the first semiconductor substrate of the present invention, the upper surface of the SiC deposited layer is substantially flat, so that the carrier mobility is improved. Can be made. In addition, the ratio of the step height and the thickness of the SiC deposited layer h /
Since t is in the range of 10 -6 or more and 10 -1 or less and the step height is 10 nm or less, M having practically no problem level using this semiconductor substrate.
It becomes possible to provide semiconductor elements such as ISFET, MESFET, and diode.
【００３０】上記ＳｉＣ堆積層の上面のステップ高さの
平均が５ｎｍ以下であることにより、この半導体基板を
用いてより高耐圧で動作速度の速い半導体素子を実現す
ることができる。Since the average step height on the upper surface of the SiC deposited layer is 5 nm or less, a semiconductor element having a higher breakdown voltage and a higher operating speed can be realized using this semiconductor substrate.
【００３１】上記ＳｉＣ堆積層がエピタキシャル成長に
より形成されている場合には、より電気的特性が良好な
半導体素子を実現することができる。When the SiC deposited layer is formed by epitaxial growth, a semiconductor device having better electric characteristics can be realized.
【００３２】上記ＳｉＣバルク基板の上面は、β−Ｓｉ
Ｃ（１１１）面，６Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα
−ＳｉＣ（０００１）面及び１５Ｒ−ＳｉＣのＳｉ面の
各面の０度を越え１０度以下のオフカット面、β−Ｓｉ
Ｃ（１００）面，β−ＳｉＣ（１１０）面，６Ｈ−Ｓｉ
Ｃまたは４Ｈ−ＳｉＣのα−ＳｉＣ（１ −１００）
面，及びα−ＳｉＣ（１１ −２０）面の各面の０度を
越え１５度以下のオフカット面のうちから選ばれた１つ
であることにより、ＳｉＣのカーボン面を主面とする基
板を用いる場合よりも容易にＳｉＣ堆積層を形成するこ
とができるので、生産効率を向上させることができる。
また、オフ角度をつけた基板を用いることで、ＳｉＣバ
ルク基板と同じポリタイプの結晶構造を有するＳｉＣ堆
積層を形成できる。The upper surface of the SiC bulk substrate is β-Si.
C (111) plane, α of 6H-SiC or 4H-SiC
-SiC (0001) plane and 15R-SiC Si-plane off-cut plane of more than 0 degree and 10 degrees or less, β-Si
C (100) plane, β-SiC (110) plane, 6H-Si
Α-SiC (1-100) of C or 4H-SiC
Substrate and a substrate having a carbon surface of SiC as a main surface by being one selected from the off-cut surface of more than 0 degree and less than 15 degrees of each surface of the α-SiC (11-20) surface Since the SiC deposited layer can be formed more easily than in the case of using, the production efficiency can be improved.
Further, by using a substrate with an off angle, a SiC deposited layer having the same polytype crystal structure as the SiC bulk substrate can be formed.
【００３３】本発明の第２の半導体基板は、ＳｉＣバル
ク基板と、上記ＳｉＣバルク基板の上方に設けられ、Ｓ
ｉＣからなるエピタキシャル成長層とを備えた半導体基
板であって、上記エピタキシャル成長層は、第１のＳｉ
Ｃ層と、上記第１のＳｉＣ層よりも高濃度のキャリア用
不純物を含み、上記第１のＳｉＣ層よりも膜厚が薄い第
２のＳｉＣ層とを交互に積層した構造を有し、上記第１
のＳｉＣ層の厚みをｔとし、上記第１のＳｉＣ層の上面
のステップ高さをｈとするとき、上記ステップ高さと上
記第１のＳｉＣ層の厚みとの比ｈ／ｔが、１０-6以上１
０-1以下の範囲にあり、且つ上記ステップ高さの平均が
５ｎｍ以下である。The second semiconductor substrate of the present invention is provided on the SiC bulk substrate and above the SiC bulk substrate.
A semiconductor substrate having an epitaxial growth layer made of iC, wherein the epitaxial growth layer is a first Si layer.
A structure in which a C layer and a second SiC layer containing a carrier impurity having a higher concentration than that of the first SiC layer and having a film thickness smaller than that of the first SiC layer are alternately laminated, First
Where t is the thickness of the SiC layer and h is the step height of the upper surface of the first SiC layer, the ratio h / t between the step height and the thickness of the first SiC layer is 10 −6. Above 1
It is in the range of 0 −1 or less, and the average step height is 5 nm or less.
【００３４】これにより、本発明の第２の半導体基板を
用いて第１のＳｉＣ層をチャネル層とする半導体素子を
作製する場合、第１のＳｉＣ層の上面がほぼ平坦である
ので、キャリアの移動度を向上させることができる。ま
た、上記ステップ高さと第１のＳｉＣ層の厚みとの比ｈ
／ｔが、１０-6以上１０-1以下の範囲にあり、且つ上記
ステップ高さの平均が５ｎｍ以下であることで、この半
導体基板を用いて実用的に問題のないレベルの性能を有
するＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ダイオードなどの半
導体素子を提供することが可能になる。As a result, when a semiconductor element having the first SiC layer as a channel layer is manufactured by using the second semiconductor substrate of the present invention, the upper surface of the first SiC layer is almost flat, so that the carrier Mobility can be improved. Further, the ratio h between the step height and the thickness of the first SiC layer is h.
/ T is in the range of 10 -6 or more and 10 -1 or less, and the average of the step heights is 5 nm or less, so that using this semiconductor substrate, a MISFET having a practically satisfactory level of performance , MESFET, diode, etc. can be provided.
【００３５】上記ＳｉＣバルク基板の上面は、β−Ｓｉ
Ｃ（１１１）面，６Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα
−ＳｉＣ（０００１）面及び１５Ｒ−ＳｉＣのＳｉ面の
各面の０度を越え１０度以下のオフカット面、β−Ｓｉ
Ｃ（１００）面，β−ＳｉＣ（１１０）面，６Ｈ−Ｓｉ
Ｃまたは４Ｈ−ＳｉＣのα−ＳｉＣ（１ −１００）
面，及びα−ＳｉＣ（１１ −２０）面の各面の０度を
越え１５度以下のオフカット面のうちから選ばれた１つ
であることにより、ＳｉＣのカーボン面を主面とする基
板を用いる場合よりも容易にエピタキシャル成長層を形
成することができるので、生産効率を向上させることが
できる。また、オフ角度をつけた基板を用いることで、
ＳｉＣバルク基板と同じポリタイプの結晶構造を有する
エピタキシャル成長層を形成できる。The upper surface of the SiC bulk substrate is β-Si.
C (111) plane, α of 6H-SiC or 4H-SiC
-SiC (0001) plane and 15R-SiC Si-plane off-cut plane of more than 0 degree and 10 degrees or less, β-Si
C (100) plane, β-SiC (110) plane, 6H-Si
Α-SiC (1-100) of C or 4H-SiC
Substrate and a substrate having a carbon surface of SiC as a main surface by being one selected from the off-cut surface of more than 0 degree and less than 15 degrees of each surface of the α-SiC (11-20) surface Since the epitaxial growth layer can be formed more easily than in the case of using, the production efficiency can be improved. Also, by using a substrate with an off angle,
An epitaxial growth layer having the same polytype crystal structure as the SiC bulk substrate can be formed.
【００３６】本発明の半導体素子は、化合物半導体から
なるバルク基板と、上記バルク基板の上面上にエピタキ
シャル成長された第１の化合物半導体層とを備えた半導
体素子であって、上記第１の化合物半導体層のうち、動
作時にキャリアが走行もしくは通過する第２の化合物半
導体層の厚みをｔとし、上記第２の化合物半導体層の上
面のステップ高さをｈとするとき、上記ステップ高さと
上記第２の化合物半導体層の厚みとの比ｈ／ｔが、１０
-6以上１０-1以下の範囲にあり、且つ上記ステップ高さ
が１０ｎｍ以下である半導体素子。The semiconductor device of the present invention is a semiconductor device including a bulk substrate made of a compound semiconductor and a first compound semiconductor layer epitaxially grown on the upper surface of the bulk substrate. Among the layers, when the thickness of the second compound semiconductor layer through which carriers travel or pass during operation is t and the step height of the upper surface of the second compound semiconductor layer is h, the step height and the second compound semiconductor layer are The ratio h / t to the thickness of the compound semiconductor layer is 10
-6 or more and 10 -1 or less, and the said semiconductor device whose step height is 10 nm or less.
【００３７】この構成によれば、半導体素子がＭＩＳＦ
ＥＴやＭＥＳＦＥＴなどの場合、上面が平坦化された第
２の化合物半導体層をチャネルとして機能させることが
できるので、ステップによるキャリアの散乱を抑え、半
導体素子の動作速度を実用化レベルにまで向上すること
ができる。また、半導体素子がダイオードなどの場合で
も、上面が平坦化された第２の化合物半導体層がキャリ
アの通過経路となるので、動作速度の向上及び耐圧性の
向上を図ることができる。なお、第１の化合物半導体層
の材料がＳｉＣ，ＳｉＧｅ，ＳｉＧｅＣまたはIII−V族
半導体のいずれであっても上述の効果は得られる。According to this structure, the semiconductor element is a MISF.
In the case of ET or MESFET, since the second compound semiconductor layer having a flattened upper surface can function as a channel, carrier scattering due to steps is suppressed and the operation speed of the semiconductor element is improved to a practical level. be able to. Further, even when the semiconductor element is a diode or the like, the second compound semiconductor layer having a flattened upper surface serves as a carrier passage path, so that the operation speed and the pressure resistance can be improved. The above effect can be obtained regardless of whether the material of the first compound semiconductor layer is SiC, SiGe, SiGeC, or a III-V group semiconductor.
【００３８】上記第１の化合物半導体層の上面のステッ
プ高さの平均が５ｎｍ以下であることにより、半導体素
子の耐圧性や動作速度をさらに向上させることができ
る。When the average step height on the upper surface of the first compound semiconductor layer is 5 nm or less, the withstand voltage and operating speed of the semiconductor element can be further improved.
【００３９】上記バルク基板及び上記第１の化合物半導
体層は、共にＳｉＣからなっていることにより、例えば
Ｓｉを用いる場合に比べ、高耐圧性を有し、大電流で駆
動させることが可能な半導体素子を実現することができ
る。Since both the bulk substrate and the first compound semiconductor layer are made of SiC, a semiconductor having higher withstand voltage and capable of being driven by a large current as compared with the case of using Si, for example. The device can be realized.
【００４０】上記バルク基板の上面は、β−ＳｉＣ（１
１１）面，６Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα−Ｓｉ
Ｃ（０００１）面及び１５Ｒ−ＳｉＣのＳｉ面の各面の
０度を越え１０度以下のオフカット面、β−ＳｉＣ（１
００）面，β−ＳｉＣ（１１０）面，６Ｈ−ＳｉＣまた
は４Ｈ−ＳｉＣのα−ＳｉＣ（１ −１００）面，及び
α−ＳｉＣ（１１ −２０）面の各面の０度を越え１５
度以下のオフカット面のうちから選ばれた１つであるこ
とにより、ＳｉＣのカーボン面を主面とする基板を用い
る場合よりも生産効率を向上させることができる。ま
た、オフ角度をつけた基板を用いることで、バルク基板
と同じポリタイプのＳｉＣ層を形成できるので、電気的
特性の優れた半導体素子を実現することができる。The upper surface of the bulk substrate has a β-SiC (1
11) surface, 6H-SiC or 4H-SiC α-Si
Off-cut planes of more than 0 degree and less than 10 degrees of each of the C (0001) plane and the 15R-SiC Si plane, β-SiC (1
00 plane, β-SiC (110) plane, 6H-SiC or 4H-SiC α-SiC (1-100) plane, and α-SiC (11-20) plane, each of which exceeds 0 degrees 15
Since it is one selected from the off-cut surfaces of not more than 100 degrees, the production efficiency can be improved as compared with the case of using the substrate having the carbon surface of SiC as the main surface. Further, by using a substrate having an off angle, the same polytype SiC layer as the bulk substrate can be formed, so that a semiconductor element having excellent electrical characteristics can be realized.
【００４１】上記第２の化合物半導体層はキャリア走行
領域として機能し、上記第１の化合物半導体層は、上記
第２の化合物半導体層よりも高濃度のキャリア用不純物
を含み、上記第２の化合物半導体層よりも膜厚が薄く、
量子効果による上記第２の化合物半導体層へのキャリア
の浸みだしが可能な少なくとも１つのＳｉＣ層をさらに
含むことにより、キャリアが不純物濃度の低い第２の化
合物半導体層を走行するので、キャリア移動度がより大
きくなる。特に、第２の化合物半導体層の上面が平坦化
されているので、第２の化合物半導体層のステップによ
り散乱されるキャリアを少なくでき、キャリア移動度を
さらに大きくすることができる。The second compound semiconductor layer functions as a carrier transit region, the first compound semiconductor layer contains a higher concentration of carrier impurities than the second compound semiconductor layer, and the second compound semiconductor layer contains carrier impurities. Thinner than the semiconductor layer,
Since the carrier further travels in the second compound semiconductor layer having a low impurity concentration by further including at least one SiC layer capable of leaching carriers into the second compound semiconductor layer by the quantum effect, the carrier mobility is reduced. Will be larger. In particular, since the upper surface of the second compound semiconductor layer is flattened, the carriers scattered by the steps of the second compound semiconductor layer can be reduced and the carrier mobility can be further increased.
【００４２】上記第１の化合物半導体層の上に設けら
れ、上記第１の化合物半導体層とショットキー接触する
上記第１の電極と、上記バルク基板の裏面上に設けら
れ、オーミック電極として機能する第２の電極とをさら
に備え、上記バルク基板と上記第１の化合物半導体層と
は共に同じ導電型の不純物を含んでいることにより、動
作時に第１の化合物半導体層と第１の電極との界面にお
ける電界集中が緩和されるので、耐圧性の向上したショ
ットキーダイオードを実現することができる。The first electrode provided on the first compound semiconductor layer and in Schottky contact with the first compound semiconductor layer and the back surface of the bulk substrate function as an ohmic electrode. A second electrode is further provided, and the bulk substrate and the first compound semiconductor layer both contain impurities of the same conductivity type, so that the first compound semiconductor layer and the first electrode are separated during operation. Since the electric field concentration at the interface is relieved, a Schottky diode with improved withstand voltage can be realized.
【００４３】上記第１の化合物半導体層の上には、ゲー
ト電極と、上記ゲート電極と互いに離して設けられたソ
ース電極及びドレイン電極とがさらに設けられ、上記第
２の化合物半導体層には、上記第１の化合物半導体層の
うち、上記第２の化合物半導体層を除く部分よりも高濃
度の不純物が含まれていることにより、チャネル層とな
る第２の化合物半導体層におけるキャリアの散乱が抑え
られるので、従来実用化が困難であった高速、高周波動
作が可能なＭＥＳＦＥＴを実現することができる。A gate electrode and a source electrode and a drain electrode which are provided apart from the gate electrode are further provided on the first compound semiconductor layer, and the second compound semiconductor layer is provided with a source electrode and a drain electrode. Since the first compound semiconductor layer contains a higher concentration of impurities than the portion excluding the second compound semiconductor layer, carrier scattering in the second compound semiconductor layer serving as a channel layer is suppressed. Therefore, it is possible to realize a MESFET capable of high-speed and high-frequency operation, which has been difficult to put into practical use in the past.
【００４４】上記第１の化合物半導体層は、上記バルク
基板の主面上にエピタキシャル成長され、第１導電型の
不純物を含むＳｉＣからなる第１のエピタキシャル成長
層と、上記第１のエピタキシャル成長層の上に設けられ
た第２導電型の不純物を含む第２の化合物半導体層と、
上記第２の化合物半導体層の上に設けられ、第１導電型
の不純物を含むＳｉＣからなる第２のエピタキシャル成
長層とを含み、上記半導体素子は、上記第１のエピタキ
シャル成長層及び第２の化合物半導体層の上に設けられ
たゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた
ゲート電極と、上記第２のエピタキシャル成長層の上に
設けられた第１のオーミック電極と、上記バルク基板の
主面と対向する面の上に設けられた第２のオーミック電
極とをさらに備え、縦型ＭＩＳＦＥＴとして機能するこ
とにより、チャネルとして機能する第２の化合物半導体
層とゲート絶縁膜との界面がほぼ平坦となっているの
で、この領域でのキャリアの移動度が従来よりも向上し
ている。そのため、高速動作が可能なＭＩＳＦＥＴを実
現することができる。The first compound semiconductor layer is epitaxially grown on the main surface of the bulk substrate, and is formed on the first epitaxial growth layer made of SiC containing impurities of the first conductivity type and on the first epitaxial growth layer. A provided second compound semiconductor layer containing an impurity of the second conductivity type;
A second epitaxial growth layer that is provided on the second compound semiconductor layer and is made of SiC containing impurities of the first conductivity type; and the semiconductor element includes the first epitaxial growth layer and the second compound semiconductor. A gate insulating film provided on the layer, a gate electrode provided on the gate insulating film, a first ohmic electrode provided on the second epitaxial growth layer, and a main body of the bulk substrate. A second ohmic electrode provided on the surface opposite to the surface, and by functioning as a vertical MISFET, the interface between the second compound semiconductor layer functioning as a channel and the gate insulating film is substantially flat. Therefore, the mobility of carriers in this region is higher than in the past. Therefore, a MISFET that can operate at high speed can be realized.
【００４５】上記第２の化合物半導体層の上に設けられ
たゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた
ゲート電極と、上記第２の化合物半導体層のうち、ゲー
ト電極の両側方に位置する領域に設けられ、不純物を含
む不純物拡散層とをさらに備えていることにより、従来
よりも平坦な上面を有する第２の化合物半導体層をチャ
ネルとすることができるので、キャリアの散乱が抑えら
れ、キャリアの移動度を大きくすることができる。ま
た、ゲート絶縁膜の膜厚も従来に比べて均一になってい
るので、反転層の厚みも均一となる。そのため、高速動
作が可能な電界効果トランジスタを実現することができ
る。A gate insulating film provided on the second compound semiconductor layer, a gate electrode provided on the gate insulating film, and both sides of the gate electrode of the second compound semiconductor layer. Since the second compound semiconductor layer having a flatter upper surface than the conventional one can be used as a channel by further including an impurity diffusion layer containing an impurity, which is provided in a region located at, the carrier scattering can be prevented. It can be suppressed and the carrier mobility can be increased. Further, since the thickness of the gate insulating film is more uniform than in the conventional case, the thickness of the inversion layer is also uniform. Therefore, a field effect transistor capable of high speed operation can be realized.
【００４６】本発明の第１の半導体素子の製造方法は、
基板と、エピタキシャル成長させた化合物半導体層とを
備えた半導体素子の製造方法であって、上記基板を準備
する工程（ａ）と、上記工程（ａ）の後、上記化合物半
導体層をエピタキシャル成長させる際の基板の昇温中
に、上記化合物半導体層の構成元素のうち、単体が大気
中において固体であり、且つ最も融点が低い元素の融点
を一定温度下回る温度以上でエピタキシャル成長温度以
下の範囲のいずれかの温度において、上記最も融点が低
い元素を含む原料を供給する工程（ｂ）とを含んでい
る。The first semiconductor element manufacturing method of the present invention is
A method of manufacturing a semiconductor device comprising a substrate and a compound semiconductor layer epitaxially grown, comprising: a step (a) of preparing the substrate; and a step of epitaxially growing the compound semiconductor layer after the step (a). Among the constituent elements of the compound semiconductor layer during the temperature rise of the substrate, a single substance is a solid in the atmosphere, and any one of the temperature range above the melting point of the element with the lowest melting point and below the epitaxial growth temperature A step (b) of supplying a raw material containing the element having the lowest melting point at a temperature.
【００４７】この方法により、上記工程（ｂ）におい
て、最も蒸発温度が低い元素の融点を一定温度下回る温
度以上で最も蒸発温度が低い元素を含む原料が供給され
るので、基板上面での該元素の析出を抑制することがで
きる。また、該元素の原料が供給されることにより、基
板がエッチングされるのを防ぐことができるので、基板
及び化合物半導体層の上面でのマクロステップの形成が
抑制される。このため、化合物半導体層をキャリアが走
行する場合に、ステップ部分による散乱が低減されるの
で、従来よりも動作速度を向上させた半導体素子を製造
することができる。また、化合物半導体層の上にショッ
トキー電極を設ける場合、化合物半導体層とショットキ
ー電極との界面で電界集中が緩和されたショットキーダ
イオードを製造することもできる。According to this method, in the step (b), since the raw material containing the element having the lowest evaporation temperature at a temperature lower than the melting point of the element having the lowest evaporation temperature by a certain temperature or more is supplied, the element on the upper surface of the substrate is supplied. Can be suppressed. Further, since the substrate can be prevented from being etched by supplying the raw material of the element, formation of macrosteps on the upper surfaces of the substrate and the compound semiconductor layer is suppressed. For this reason, when carriers travel in the compound semiconductor layer, scattering due to the step portion is reduced, so that it is possible to manufacture a semiconductor element having an improved operation speed as compared with the conventional case. When the Schottky electrode is provided on the compound semiconductor layer, it is possible to manufacture a Schottky diode in which the electric field concentration is relieved at the interface between the compound semiconductor layer and the Schottky electrode.
【００４８】上記化合物半導体がＳｉＣであって、上記
最も融点が低い元素の融点を一定温度下回る温度が１２
００℃であることにより、Ｓｉが液体に近い状態になっ
ているので、基板上面でのＳｉの析出が抑制されてい
る。そのため、バルク基板及び化合物半導体層の上面を
平坦にすることができる。If the compound semiconductor is SiC, and the temperature below the melting point of the element having the lowest melting point is a constant temperature, 12
Since the temperature is 00 ° C., Si is in a state close to a liquid, so that the precipitation of Si on the upper surface of the substrate is suppressed. Therefore, the top surfaces of the bulk substrate and the compound semiconductor layer can be made flat.
【００４９】上記工程（ｂ）では、流量が５Ｌ／ｍｉｎ
以下の不活性ガスで上記原料を希釈し、その際の気圧は
６．７×１０2Ｐａ以上１．０×１０5Ｐａ以下であるこ
とが好ましい。In the step (b), the flow rate is 5 L / min.
The above raw material is diluted with the following inert gas, and the atmospheric pressure at that time is preferably 6.7 × 10 2 Pa or more and 1.0 × 10 5 Pa or less.
【００５０】上記原料がシランガスであり、上記工程
（ｂ）では、シランガスの供給流量が０．１ｍＬ／ｍｉ
ｎ以上５０ｍＬ／ｍｉｎ以下の範囲にあることが好まし
い。The above raw material is silane gas, and in the step (b), the supply flow rate of silane gas is 0.1 mL / mi.
It is preferably in the range of n or more and 50 mL / min or less.
【００５１】上記基板はＳｉＣからなり、上記工程
（ａ）では、上面にマクロステップを有する上記基板を
水素または塩化水素を含む雰囲気中１０ｋＰａ以下の気
圧下で加熱し、上記マクロステップを平坦化することに
より、基板上に形成される化合物半導体層の平坦性も向
上させることができるので、さらに動作速度が向上した
半導体素子や、さらに耐圧性に優れた半導体素子を製造
することができる。The substrate is made of SiC, and in the step (a), the substrate having a macrostep on its upper surface is heated under an atmosphere of 10 kPa or less in an atmosphere containing hydrogen or hydrogen chloride to flatten the macrostep. As a result, the flatness of the compound semiconductor layer formed on the substrate can also be improved, so that it is possible to manufacture a semiconductor element having an improved operation speed and a semiconductor element having a further excellent withstand voltage.
【００５２】本発明の第２の半導体素子の製造方法は、
上面にマクロステップを有するＳｉＣ基板を水素または
塩化水素を含む雰囲気中１０ｋＰａ以下の気圧下で加熱
し、上記マクロステップを平坦化する工程を含んでい
る。The second method of manufacturing a semiconductor device of the present invention is
It includes a step of heating the SiC substrate having macrosteps on its upper surface in an atmosphere containing hydrogen or hydrogen chloride under a pressure of 10 kPa or less to planarize the macrosteps.
【００５３】この方法により、水素または塩化水素によ
りマクロステップがエッチングされるので、基板上面が
平坦化された半導体素子を提供することができる。特
に、水素を用いる場合には効果的に基板上面の平坦化を
行うことができる。By this method, the macro step is etched by hydrogen or hydrogen chloride, so that it is possible to provide a semiconductor device having a flat upper surface of the substrate. In particular, when hydrogen is used, the upper surface of the substrate can be effectively flattened.
【００５４】上記マクロステップを平坦化する工程で
は、基板温度が７００℃〜１７００℃の範囲にあること
が好ましい。In the step of flattening the macro step, the substrate temperature is preferably in the range of 700 ° C to 1700 ° C.
【００５５】上記マクロステップを平坦化する工程の前
に、上記ＳｉＣ基板の上にＳｉＣ層をエピタキシャル成
長させる工程をさらに含むことにより、ＳｉＣ層の上面
であっても平坦化できるので、ＳｉＣをキャリア走行領
域またはキャリア通過領域とし、動作速度及び耐圧性を
向上させた半導体素子を製造することが可能となる。By further including the step of epitaxially growing the SiC layer on the SiC substrate before the step of flattening the macro step, even the upper surface of the SiC layer can be flattened, so that SiC travels as a carrier. It is possible to manufacture a semiconductor element having a region or a carrier passage region with improved operating speed and pressure resistance.
【００５６】上記マクロステップを平坦化する工程の前
に、上記ＳｉＣ基板に不純物イオンを注入してから上記
ＳｉＣ基板を熱処理し、上記不純物イオンを活性化させ
る工程をさらに含むことにより、不純物の活性化工程が
必要な半導体素子であっても動作速度や耐圧性などの電
気的特性を向上させることができる。Before the step of flattening the macro step, the step of implanting impurity ions into the SiC substrate and then heat-treating the SiC substrate to activate the impurity ions further includes Even in the case of a semiconductor element that requires a chemical conversion step, it is possible to improve electrical characteristics such as operating speed and pressure resistance.
【００５７】[0057]
【発明の実施の形態】本発明の実施形態を説明する前
に、本発明おける薄膜のエピタキシャル成長工程で用い
られる薄膜成長装置と、本発明の半導体素子の製造方法
を見いだすまでに本願発明者らが行なった検討結果とを
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing the embodiments of the present invention, the inventors of the present application have found out the thin film growth apparatus used in the thin film epitaxial growth step of the present invention and the method of manufacturing a semiconductor element of the present invention. The results of the examination conducted will be explained.
【００５８】−薄膜成長装置−図１７は、本発明の各実
施形態で用いられる縦型薄膜成長装置を概略的に示す図
である。同図に示すように、この縦型薄膜成長装置は、
反応炉３００と、基板３０１を固定するためのカーボン
製のサセプタ３０２と、支持軸３０３と、コイル３０４
と、サセプタ３０２に原料ガス３０５，希釈ガス３０６
及びドーパントガス３０７を供給するためのガス供給系
３０８と、サセプタ３０２内のガスを排気するためのガ
ス排気系３０９と、圧力調整バルブ３１１とを備えてい
る。-Thin Film Growth Apparatus- FIG. 17 is a diagram schematically showing a vertical thin film growth apparatus used in each embodiment of the present invention. As shown in the figure, this vertical thin film growth apparatus
Reactor 300, carbon susceptor 302 for fixing substrate 301, support shaft 303, and coil 304
And the source gas 305 and the dilution gas 306 on the susceptor 302.
A gas supply system 308 for supplying the dopant gas 307, a gas exhaust system 309 for exhausting the gas in the susceptor 302, and a pressure adjusting valve 311 are provided.
【００５９】この装置では、原料ガス３０５、希釈ガス
３０６及びドーパントガス３０７は、矢印で示すよう
に、ガス供給系３０８から反応炉３００に供給される。
原料ガス３０５、希釈ガス３０６及びドーパントガス３
０７はサセプタ３０２内に入った後、矢印３１０に示す
ようにガス排気系３０９により排気される。サセプタ３
０２内の圧力は圧力調整バルブ３１１によって調節され
る。また、支持軸３０３により支えられたサセプタ３０
２は、反応炉３００の周りに巻かれたコイル３０４を用
いた高周波誘導加熱により加熱される。そして、反応炉
３００の周辺部には冷却水を循環させている。In this apparatus, the source gas 305, the dilution gas 306 and the dopant gas 307 are supplied from the gas supply system 308 to the reaction furnace 300 as shown by the arrows.
Raw material gas 305, dilution gas 306 and dopant gas 3
After 07 enters the susceptor 302, it is exhausted by the gas exhaust system 309 as shown by an arrow 310. Susceptor 3
The pressure inside 02 is adjusted by the pressure adjusting valve 311. In addition, the susceptor 30 supported by the support shaft 303
2 is heated by high frequency induction heating using a coil 304 wound around the reaction furnace 300. Then, cooling water is circulated in the peripheral portion of the reaction furnace 300.
【００６０】この装置の特徴は、サセプタ３０２の内部
が中空となっており、サセプタ３０２内部で薄膜成長を
行えることである。サセプタ３０２の壁面は、薄膜成長
中には高温に保たれるので、一般的な縦型薄膜装置に比
べて副反応物が生じにくく、純度の高い薄膜を成長させ
ることができる。この縦型薄膜装置では、原料ガスを下
方から供給するため、ガス流の制御が容易に行なえる。The feature of this apparatus is that the inside of the susceptor 302 is hollow and the thin film can be grown inside the susceptor 302. Since the wall surface of the susceptor 302 is kept at a high temperature during the growth of the thin film, it is possible to grow a highly pure thin film with less generation of by-reactants as compared with a general vertical thin film device. In this vertical thin film apparatus, the source gas is supplied from below, so that the gas flow can be easily controlled.
【００６１】この縦型薄膜成長装置を用いてＳｉＣ膜を
基板上に形成する通常の手順は以下の通りである。The general procedure for forming a SiC film on a substrate using this vertical thin film growth apparatus is as follows.
【００６２】まず、サセプタ３０２に希釈ガス（例えば
水素ガス）を導入して、炉内の圧力を大気圧または大気
圧以下に調整する。その状態で、コイル３０４に高周波
電力を印加して基板３０１を加熱し、基板温度を１５０
０℃以上とする。First, a diluent gas (for example, hydrogen gas) is introduced into the susceptor 302 to adjust the pressure inside the furnace to atmospheric pressure or below atmospheric pressure. In that state, high-frequency power is applied to the coil 304 to heat the substrate 301, and the substrate temperature is set to 150.
Set to 0 ° C or higher.
【００６３】次に、炭素を含むガス（例えばプロパン）
及び珪素を含むガス（例えばシラン）をサセプタ３０２
内に導入して、基板３０１の上面上にＳｉＣ結晶の膜を
成長させる。このとき、ガス供給系３０８からドーパン
トガス３０７を供給することにより、ドープ層を形成す
ることもできる。なお、ｎ型のドープ層を形成するとき
には窒素などが、ｐ型のドープ層を形成するときにはア
ルミニウムなどがドーパントガス３０７として用いられ
る。Next, a gas containing carbon (eg, propane)
And a gas containing silicon (for example, silane) to the susceptor 302.
Then, a SiC crystal film is grown on the upper surface of the substrate 301. At this time, the dope layer can be formed by supplying the dopant gas 307 from the gas supply system 308. Nitrogen or the like is used as the dopant gas 307 when forming the n-type doped layer, and aluminum or the like is used when forming the p-type doped layer.
【００６４】次に、原料ガス３０５の供給を止めてＳｉ
Ｃ膜の成長を終了させ、コイル３０４への高周波電力の
印加を停止して加熱を終了し、基板３０１を冷却する。Next, the supply of the source gas 305 is stopped and the Si
The growth of the C film is completed, the application of the high frequency power to the coil 304 is stopped, the heating is completed, and the substrate 301 is cooled.
【００６５】−ＳｉＣ膜の成長条件の検討−
マクロステップを生じないＳｉＣ膜の成長方法を見いだ
すため、マクロステップが発生する原因の究明が試みら
れた。-Study of growth conditions for SiC film- In order to find a method for growing a SiC film that does not cause macrosteps, an attempt was made to find out the cause of macrosteps.
【００６６】本願発明者らは、成長させたＳｉＣ膜の上
面だけでなく各ＳｉＣ膜間の界面も平坦にすることを目
的としたので、平坦なＳｉＣ膜を成長させるための方法
と、ＳｉＣ膜の成長後に基板上面を平坦化する方法の両
方について探索を行なった。Since the inventors of the present application aimed to flatten not only the upper surface of the grown SiC film but also the interface between the SiC films, a method for growing a flat SiC film and a SiC film Both methods of flattening the upper surface of the substrate after the growth of were investigated.
【００６７】まず、従来のＳｉＣ基板の製造方法を、シ
ランガス，プロパンガス及び水素ガスの流量などの条件
を変えて実施し、それぞれのＳｉＣ基板の上面を観察し
た。First, the conventional SiC substrate manufacturing method was carried out under different conditions such as the flow rates of silane gas, propane gas and hydrogen gas, and the upper surface of each SiC substrate was observed.
【００６８】その結果、キャリアガスである水素の存在
下でＳｉＣ基板を加熱する間に基板上面にマクロステッ
プが形成されることが分かった。つまり、ＳｉＣ基板を
水素ガスの雰囲気下で加熱することにより、基板上面が
エッチングされることが判明した。また、本願発明者ら
は、特に基板温度が１２００℃以上、エピタキシャル成
長温度以下の範囲のときに水素によるエッチングが顕著
になることも見いだした。なお、エピタキシャル成長温
度の上限はＳｉＣの場合、約１８００℃である。As a result, it was found that macrosteps were formed on the upper surface of the substrate while heating the SiC substrate in the presence of hydrogen as a carrier gas. That is, it was found that the upper surface of the substrate is etched by heating the SiC substrate in the atmosphere of hydrogen gas. Further, the inventors of the present application have also found that etching by hydrogen becomes remarkable especially when the substrate temperature is in the range of 1200 ° C. or higher and the epitaxial growth temperature or lower. In the case of SiC, the upper limit of the epitaxial growth temperature is about 1800 ° C.
【００６９】上記の知見をもとに、図１７に示す縦型薄
膜成長装置を用いて、マクロステップの形成を抑制する
ためのＳｉＣ膜の成長条件の検討を行なった。Based on the above findings, the growth conditions of the SiC film for suppressing the formation of macrosteps were examined using the vertical thin film growth apparatus shown in FIG.
【００７０】ガス流量や温度条件、圧力条件など種々の
条件を検討した結果、マクロステップの形成を抑制する
ための２つの方法が見いだされた。As a result of examining various conditions such as gas flow rate, temperature condition and pressure condition, two methods for suppressing the formation of macrosteps were found.
【００７１】１つめは、基板を加熱する段階で、基板温
度が１２００℃になったときにＳｉの原料ガスを供給す
る方法であり、もう１つは、基板を加熱する前からＳｉ
Ｃ層の成長が始まるときまでの間に、水素に代えてアル
ゴン（Ａｒ），ネオン（Ｎｅ），ヘリウム（Ｈｅ）など
の不活性ガスを供給する方法である。これらの方法を組
み合わせることにより、ＳｉＣ基板の上面でのマクロス
テップの形成が効果的に抑制されることが実験的に確認
できた。The first is a method of supplying a source gas of Si when the substrate temperature reaches 1200 ° C. in the step of heating the substrate, and the other is a method of heating the substrate before heating the substrate.
This is a method of supplying an inert gas such as argon (Ar), neon (Ne), or helium (He) in place of hydrogen until the growth of the C layer starts. It has been experimentally confirmed that the combination of these methods effectively suppresses the formation of macrosteps on the upper surface of the SiC substrate.
【００７２】Ｓｉの原料ガスを供給するのに適する温度
条件が１２００℃以上エピタキシャル成長の温度以下に
限定される理由は、以下の通りである。The reason why the temperature condition suitable for supplying the Si source gas is limited to 1200 ° C. or higher and the temperature for epitaxial growth or lower is as follows.
【００７３】Ｓｉの原料ガス、例えばシランガスは、Ｓ
ｉＣ基板上面において分解（クラッキング）してＳｉに
富む上面を形成すると考えられる。１２００℃以上エピ
タキシャル成長温度以下の温度領域では、Ｓｉは液層ま
たは液層に近い固層の状態にあり、Ｓｉに富んだ条件に
あってもＳｉ粒子の基板上面での析出は抑制される。こ
れに対し、１２００℃より低い温度領域では、Ｓｉは基
板上面で析出してしまう。Ｓｉ粒子が基板上面に析出す
ると、基板上面の平坦性が著しく低下するので、シラン
ガスの供給を始める温度は、上記の範囲内であることが
必要なのである。The source gas of Si, for example, silane gas is S
It is believed that the upper surface of the iC substrate is decomposed (cracked) to form a Si-rich upper surface. In the temperature range of 1200 ° C. or higher and the epitaxial growth temperature or lower, Si is in the state of a liquid layer or a solid layer close to the liquid layer, and the deposition of Si particles on the upper surface of the substrate is suppressed even under Si-rich conditions. On the other hand, in a temperature range lower than 1200 ° C., Si is deposited on the upper surface of the substrate. When Si particles are deposited on the upper surface of the substrate, the flatness of the upper surface of the substrate is significantly reduced. Therefore, it is necessary that the temperature at which the supply of silane gas is started be within the above range.
【００７４】ただし、シランガスの供給を始める温度が
１２００℃以上であっても、著しくＳｉ濃度が高い条件
下では、Ｓｉは基板上面に析出してしまう。Ｓｉの析出
を防ぐための、エピタキシャル成長前に供給するシラン
ガスの流量条件は、０．１ｍＬ／ｍｉｎ以上５０ｍＬ／
ｍｉｎ以下であることが実験的に確かめられた。However, even if the temperature at which the supply of the silane gas is started is 1200 ° C. or higher, Si will be deposited on the upper surface of the substrate under the condition that the Si concentration is extremely high. The flow rate condition of the silane gas supplied before the epitaxial growth for preventing the precipitation of Si is 0.1 mL / min or more and 50 mL / min or more.
It was experimentally confirmed to be less than or equal to min.
【００７５】一方、基板温度がエピタキシャル成長温度
に達するまでの間に供給される不活性ガスの流量は、５
Ｌ／ｍｉｎ以下であることが好ましい。これ以上の流量
にすると、ＳｉＣ基板の上面の平坦性が悪くなる可能性
があるためである。On the other hand, the flow rate of the inert gas supplied until the substrate temperature reaches the epitaxial growth temperature is 5
It is preferably L / min or less. This is because if the flow rate is higher than this, the flatness of the upper surface of the SiC substrate may deteriorate.
【００７６】また、上記流量の不活性ガスにシランガス
が付加されて供給される際の反応炉内の気圧は、約６．
７×１０2Ｐａ（５．０Torr）以上大気圧（１．０×１
０5Ｐａ）以下であることが望ましい。これは、６．７
×１０2Ｐａ以下の気圧条件では、水素によるエッチン
グが顕著になることが実験から判明したことと、大気圧
以上の条件では、加熱することが技術的に難しく、装置
のコストがかさむために実用化が困難であることによ
る。The pressure in the reaction furnace when the silane gas is added to the inert gas at the above flow rate and supplied is about 6.
7 × 10 2 Pa (5.0 Torr) or more Atmospheric pressure (1.0 × 1
0 5 Pa) is desirably less. This is 6.7
It has been found from experiments that etching by hydrogen becomes remarkable under atmospheric pressure conditions of × 10 2 Pa or less, and heating is technically difficult under atmospheric pressure conditions and higher, and the cost of the device increases, so it is practical. Because it is difficult to convert.
【００７７】次に、基板の昇温中にＳｉの原料ガスを供
給することによってマクロステップの形成が抑えられる
理由は、以下のように推察される。The reason why the formation of macrosteps can be suppressed by supplying the Si source gas during the temperature rise of the substrate is presumed as follows.
【００７８】ＳｉＣ基板の昇温中に水素が存在すると、
基板上面に水素分子が衝突し、基板上面が削られる。そ
の際に、ＳｉＣ基板中のＳｉがまず蒸発し、これが水素
と反応することによりＳｉＣと水素との反応が進行する
と考えられる。そのため、Ｓｉの原料ガスを供給してガ
ス状のＳｉ濃度を上げることにより、平衡状態はＳｉＣ
を安定化する方向に移動し、ＳｉＣの分解が抑制される
と推定される。If hydrogen is present during the temperature rise of the SiC substrate,
Hydrogen molecules collide with the upper surface of the substrate to scrape the upper surface of the substrate. At that time, it is considered that Si in the SiC substrate first evaporates and reacts with hydrogen, whereby the reaction between SiC and hydrogen proceeds. Therefore, the equilibrium state is changed to SiC by supplying the Si source gas to increase the concentration of gaseous Si.
It is presumed that the decomposition of SiC will be suppressed by moving in a direction to stabilize the temperature.
【００７９】−ＳｉＣ膜の形成条件−
次に、以上の検討結果から導かれたＳｉＣ膜の形成条件
について説明する。-Formation Conditions of SiC Film- Next, the formation conditions of the SiC film derived from the above-mentioned examination results will be described.
【００８０】図２は、本発明の各実施形態で用いられる
ＳｉＣ膜の成長方法における基板温度及びガス供給量の
時間変化を示す図である。FIG. 2 is a diagram showing changes with time in the substrate temperature and the gas supply amount in the SiC film growth method used in each embodiment of the present invention.
【００８１】同図に示すように、ＳｉＣ膜をエピタキシ
ャル成長させる際には、まず、図１７に示す縦型薄膜成
長装置のサセプタ３０２内にＳｉＣからなる基板３０１
をセットした後、サセプタ３０２内に例えばアルゴン
（Ａｒ）などのキャリアガスを導入する。そして、サセ
プタ３０２内の気圧を６．７×１０2Ｐａ以上１．０×
１０5Ｐａ以下の範囲で一定とし、基板３０１を加熱す
る。なお、アルゴンの流量は、０．１ｍＬ／ｍｉｎ以上
５０ｍＬ／ｍｉｎ以下である。次に、基板温度が１２０
０℃に達したところで、例えばシランガスをサセプタ３
０２に供給し、さらに基板を加熱する。基板温度がエピ
タキシャル成長温度（１２００℃以上１８００℃以下）
になった時点でキャリアガスを水素ガスに切替えて、シ
ランガスの流量をエピタキシャル成長の条件（例えば３
ｍＬ／ｍｉｎ）に変更する。これと同時に、炭素の原料
ガスとして、流量を例えば２ｍＬ／ｍｉｎとしたプロパ
ンガスを供給する。このとき、サセプタ３０２内の気圧
は１×１０ 5 Ｐａ（１気圧）とし、基板温度は一定に保
持する。これにより、ＳｉＣ層をＳｉＣバルク基板上に
成長させる。なお、必要に応じてドーピングガスを供給
することで、ｎ型あるいはｐ型のＳｉＣ層を成長させる
ことができる。As shown in the figure, the SiC film is epitaxially formed.
In order to grow a thin film, first, the vertical thin film growth shown in FIG.
Substrate 301 made of SiC in long device susceptor 302
After setting the
A carrier gas such as (Ar) is introduced. And Sasse
Atmospheric pressure in Puta 302 is 6.7 × 102Pa or more 1.0 x
10FiveThe substrate 301 is heated with the temperature kept constant within the range of Pa or less.
It The flow rate of argon is 0.1 mL / min or more.
It is 50 mL / min or less. Next, the substrate temperature is 120
When the temperature reaches 0 ° C, for example, silane gas is added to the susceptor 3
02, and the substrate is further heated. Substrate temperature is epi
TAXAL GROWTH TEMPERATURE (1200 ℃ to 1800 ℃)
At that point, switch the carrier gas to hydrogen gas and
The flow rate of the run gas is set to the epitaxial growth condition (for example, 3
mL / min). At the same time, carbon raw material
As the gas, a propeller with a flow rate of, for example, 2 mL / min is used.
Gas is supplied. At this time, the air pressure inside the susceptor 302
Is 1 × 10 Five Pa (1 atm) and keep the substrate temperature constant
To have. This allows the SiC layer to be placed on the SiC bulk substrate.
Grow. If necessary, supply the doping gas
To grow an n-type or p-type SiC layer.
be able to.
【００８２】次に、基板への加熱を止めるとともに、シ
ランガス及びプロパンガスの供給を止めて、水素雰囲気
下で基板を冷却する。なお、この際の冷却速度は一般に
速いため、基板の冷却中の水素によるエッチングは無視
できる。Next, the heating of the substrate is stopped, the supply of silane gas and propane gas is stopped, and the substrate is cooled in a hydrogen atmosphere. Since the cooling rate at this time is generally high, etching by hydrogen during cooling of the substrate can be ignored.
【００８３】以上の方法によれば、エピタキシャル成長
前にＳｉＣバルク基板の上面が水素によりエッチングさ
れるのを防ぐことができるので、複数のＳｉＣ層を積層
する場合でも、ＳｉＣ層の界面及び上面を共に平坦にす
ることができる。According to the above method, it is possible to prevent the upper surface of the SiC bulk substrate from being etched by hydrogen before the epitaxial growth. Therefore, even when a plurality of SiC layers are laminated, both the interface and the upper surface of the SiC layer are formed. Can be flat.
【００８４】−ＳｉＣバルク基板の処理方法の検討−上
述の方法では、最初に、上面の平坦性の良好なＳｉＣバ
ルク基板を準備することが好ましい。そこで、本願発明
者らは、基板の上面を平坦化する方法について探索を行
った。そして、水素によるエッチングを逆に利用し、基
板の表面処理を行なうことに想到した。本願発明者らが
種々の条件で検討を行った結果、大気圧よりも低い圧力
の水素雰囲気下で基板を熱アニールすることでＳｉＣバ
ルク基板、あるいは成長させたＳｉＣ層の上面を平坦化
できることが明らかになった。この方法については、第
５の実施形態以降で説明する。-Study of Treatment Method of SiC Bulk Substrate- In the above-mentioned method, it is preferable to first prepare an SiC bulk substrate having a good flatness on the upper surface. Therefore, the inventors of the present application searched for a method of flattening the upper surface of the substrate. Then, they conceived to perform the surface treatment of the substrate by utilizing the etching with hydrogen in reverse. As a result of the investigations by the inventors of the present invention under various conditions, it is possible to planarize the upper surface of the SiC bulk substrate or the grown SiC layer by thermally annealing the substrate in a hydrogen atmosphere at a pressure lower than atmospheric pressure. It was revealed. This method will be described in the fifth and subsequent embodiments.
【００８５】（第１の実施形態）本発明の第１の実施形
態として、複数のＳｉＣ層を有するＳｉＣ基板及びその
製造方法を説明する。(First Embodiment) As a first embodiment of the present invention, an SiC substrate having a plurality of SiC layers and a method of manufacturing the same will be described.
【００８６】図１は、本実施形態のＳｉＣ基板を示す断
面図である。同図に示すように、本実施形態のＳｉＣ基
板は、４Ｈ−ＳｉＣからなり、ほぼ平坦な基板上面１２
を有するＳｉＣバルク基板１１と、ＳｉＣバルク基板１
１上にエピタキシャル成長された厚さ約３μｍの積層部
１３とを備えている。積層部１３は、濃度が１×１０ 18
atoms・ｃｍ-3の窒素を含む、厚さが１０ｎｍのδドー
プ層と、濃度が１×１０16 atoms・ｃｍ-3以下の窒素を
含む、厚さが５０ｎｍの低濃度ドープ層とを交互に積層
した層を有している。また、ＳｉＣバルク基板１１の上
面及び積層部１３内の各層の上面も、ほぼ平坦になって
いる。なお、基板上面１２は、ステップ高さの平均が約
３ｎｍのゆるやかな凹凸を有している。FIG. 1 is a sectional view showing the SiC substrate of this embodiment.
It is a side view. As shown in the figure, the SiC group of the present embodiment
The plate is made of 4H-SiC and has a substantially flat substrate upper surface 12
SiC bulk substrate 11 having: and SiC bulk substrate 1
Laminated part with a thickness of about 3 μm epitaxially grown on 1
13 and 13. The laminated portion 13 has a concentration of 1 × 10 18
atoms · cm-3Containing nitrogen of 10 nm thick δ-dose
Layer and concentration is 1 × 1016 atoms · cm-3The following nitrogen
Alternately laminated with a low-concentration doped layer with a thickness of 50 nm
Have layers. In addition, on the SiC bulk substrate 11
The surface and the upper surface of each layer in the laminated portion 13 are also substantially flat.
There is. Note that the substrate top surface 12 has an average step height of about
It has a gentle unevenness of 3 nm.
【００８７】本実施形態のＳｉＣ基板の特徴は、δドー
プ層の積層構造を有し、且つ積層された各ＳｉＣ層の界
面及び上面の凹凸が平坦化されていることにある。その
ため、本実施形態のＳｉＣ基板を半導体素子に利用する
ことにより、図１９（ｂ）に示す従来のＳｉＣ基板を用
いる場合と比べて、より動作速度が速い素子や、より耐
圧性の高い素子を製造することができるようになる。The SiC substrate of the present embodiment is characterized in that it has a laminated structure of δ-doped layers and that the interfaces and upper and lower surfaces of each laminated SiC layer are flattened. Therefore, by using the SiC substrate of the present embodiment as a semiconductor element, an element having a higher operation speed or an element having a higher withstand voltage can be provided as compared with the case of using the conventional SiC substrate shown in FIG. Be able to manufacture.
【００８８】次に、本実施形態のＳｉＣ基板の製造方法
は、以下の通りである。Next, the method of manufacturing the SiC substrate of this embodiment is as follows.
【００８９】まず、図１に示すＳｉＣバルク基板１１と
しては、（０００１）面から〔11 -20〕方向に８度のオ
フ角度がついた面を主面とする４Ｈ−ＳｉＣ基板を用い
る。ここでは、直径が５０ｍｍでｎ型の導電性を示す基
板を用いるものとする。First, as the SiC bulk substrate 11 shown in FIG. 1, a 4H-SiC substrate whose main surface is a surface having an off angle of 8 degrees in the [11-20] direction from the (0001) surface is used. Here, a substrate having a diameter of 50 mm and exhibiting n-type conductivity is used.
【００９０】このＳｉＣバルク基板を、図１７に示す縦
型薄膜成長装置の反応炉３００に入れ、サセプタ３０２
内にセットする。そして、サセプタ３０２内の気圧が１
０-6Ｐａ台になるまで減圧する。次に、ガス供給系３０
８よりキャリアガス３０６としてアルゴンを流量０．５
Ｌ／ｍｉｎで供給し、サセプタ３０２内の圧力を９０ｋ
Ｐａとする。なお、サセプタ３０２内の気圧はバルブ６
１を調節することにより制御される。This SiC bulk substrate was placed in the reaction furnace 300 of the vertical thin film growth apparatus shown in FIG.
Set inside. The pressure inside the susceptor 302 is 1
Reduce the pressure to 0-6 Pa level. Next, the gas supply system 30
8 from the flow rate of argon as carrier gas 306 0.5
Supply at L / min and pressure in susceptor 302 is 90k
It is Pa. The pressure inside the susceptor 302 is controlled by the valve 6
It is controlled by adjusting 1.
【００９１】次に、アルゴンの流量を維持しながら、誘
導加熱装置を用いて、コイル３０４に、２０．０ｋＨ
ｚ、１０ｋＷ程度の高周波電力を印加して、サセプタ３
０２を加熱する。この操作によりＳｉＣバルク基板１１
（基板３０１）は加熱されて、基板温度は、約８分で室
温から１０００℃に上昇し、さらに数分後には１２００
℃に達する。Next, while maintaining the flow rate of argon, 20.0 kH was applied to the coil 304 by using an induction heating device.
susceptor 3 by applying high frequency power of about 10 kW
Heat 02. By this operation, the SiC bulk substrate 11
The (substrate 301) is heated, and the substrate temperature rises from room temperature to 1000 ° C. in about 8 minutes, and 1200 minutes after a few minutes.
Reaches ℃.
【００９２】この、基板温度が１２００℃に達した時
に、Ｓｉの原料ガス３０５であるシランガスを、アルゴ
ンとともにガス供給系３０８より供給し、Ｓｉを含む雰
囲気下に基板を置く。このとき、シランガス及びアルゴ
ンの流量はそれぞれ１ｍＬ／ｍｉｎ及び１００ｍＬ／ｍ
ｉｎとする。このままの状態で引き続きＳｉＣバルク基
板１１を加熱し、基板温度をエピタキシャル温度である
１６００℃まで昇温する。本工程により、ＳｉＣバルク
基板１１の上面でのマクロステップ形成が抑制される。When the substrate temperature reaches 1200 ° C., the silane gas, which is the Si source gas 305, is supplied from the gas supply system 308 together with argon, and the substrate is placed in an atmosphere containing Si. At this time, the flow rates of silane gas and argon are 1 mL / min and 100 mL / m, respectively.
in. In this state, the SiC bulk substrate 11 is continuously heated to raise the substrate temperature to the epitaxial temperature of 1600 ° C. By this process, macrostep formation on the upper surface of the SiC bulk substrate 11 is suppressed.
【００９３】次に、ＳｉＣバルク基板１１の温度が１６
００℃で一定となるようにコイルの高周波電力を制御す
る。ここで、キャリアガスをアルゴンからエピタキシャ
ル成長に用いる水素ガスに切り替え、水素ガスを２Ｌ／
ｍｉｎの流量でサセプタ３０２内に供給する。これと同
時に、炭素（Ｃ）の原料ガス３０５としてプロパンガス
を２ｍＬ／ｍｉｎの流量で、Ｓｉの原料ガス３０５とし
てシランガスを流量３ｍＬ／ｍｉｎで、それぞれガス供
給系３０８よりサセプタ３０２内に供給する。プロパン
ガス及びシランガスは、それぞれ流量５０ｍＬ／ｍｉｎ
の水素ガスで希釈して供給する。なお、チャンバー内の
気圧は１．０×１０5Ｐａ（１気圧）とする。Next, the temperature of the SiC bulk substrate 11 is changed to 16
The high frequency power of the coil is controlled so as to be constant at 00 ° C. Here, the carrier gas was changed from argon to hydrogen gas used for epitaxial growth, and the hydrogen gas was changed to 2 L /
It is supplied into the susceptor 302 at a flow rate of min. At the same time, propane gas is supplied as the carbon (C) source gas 305 at a flow rate of 2 mL / min, and silane gas is supplied as the Si source gas 305 at a flow rate of 3 mL / min into the susceptor 302 from the gas supply system 308. Propane gas and silane gas flow rate of 50 mL / min, respectively
It is diluted with hydrogen gas and supplied. The atmospheric pressure in the chamber is 1.0 × 10 5 Pa (1 atmospheric pressure).
【００９４】この工程により、ＳｉＣバルク基板１１上
に複数のＳｉＣ層からなる厚さ３μｍの積層部１３がエ
ピタキシャル成長される。ここで、成長時間は１時間と
する。By this step, the laminated portion 13 having a thickness of 3 μm and made of a plurality of SiC layers is epitaxially grown on the SiC bulk substrate 11. Here, the growth time is 1 hour.
【００９５】なお、上述のＳｉＣ層のエピタキシャル成
長中に、ｎ型不純物として窒素の供給を間欠的に行なう
ことにより、濃度が１×１０18 atoms・ｃｍ-3の窒素を
含む厚さ１０ｎｍのδドープ層と、濃度が１×１０16 a
toms・ｃｍ-3以下の窒素を含む厚さ５０ｎｍの低濃度ド
ープ層とを交互に積層させた層を積層部１３内に形成す
る。By intermittently supplying nitrogen as an n-type impurity during the epitaxial growth of the above-mentioned SiC layer, a δ-doped layer having a concentration of 1 × 10 18 atoms · cm −3 and having a thickness of 10 nm was formed. Layer and concentration is 1 × 10 16 a
A layer in which a low-concentration doped layer having a thickness of 50 nm containing nitrogen of toms · cm −3 or less is alternately laminated is formed in the laminated portion 13.
【００９６】以上の方法により、本実施形態のＳｉＣ基
板が製造される。The SiC substrate of this embodiment is manufactured by the above method.
【００９７】上記の方法でＳｉＣバルク基板１１上に成
長された積層部１３の上面の形状について、レーザー顕
微鏡及び原子間力顕微鏡（ＡＦＭ）を用いて観察した。
この結果、従来のＳｉＣ基板の上面に形成されていたマ
クロステップが消失しており、積層部１３の上面は平坦
になっていることが確認できた。また、積層部１３の上
面の形状についてＡＦＭを用いて評価したところ、ステ
ップの高さの平均値は３ｎｍであることが分かった。さ
らに、積層部１３にはδドープ層と低濃度ドープ層とか
らなる積層構造が見られ、これらの層間の界面において
も、凹凸のステップ高さの平均が約３ｎｍであることが
確認された。The shape of the upper surface of the laminated portion 13 grown on the SiC bulk substrate 11 by the above method was observed using a laser microscope and an atomic force microscope (AFM).
As a result, it was confirmed that the macrosteps formed on the upper surface of the conventional SiC substrate disappeared and the upper surface of the laminated portion 13 was flat. Further, when the shape of the upper surface of the laminated portion 13 was evaluated using AFM, it was found that the average value of the step height was 3 nm. Furthermore, a laminated structure composed of a δ-doped layer and a low-concentration doped layer was found in the laminated portion 13, and it was confirmed that the average step height of the unevenness was about 3 nm also at the interface between these layers.
【００９８】また、ＡＦＭでの観察から、シランガスの
供給を開始する温度や、シランガス及びアルゴンの流量
などの条件を調整することにより、ＳｉＣ基板上面のス
テップ高さを調節できることが確認できた。Also, from the observation by AFM, it was confirmed that the step height on the upper surface of the SiC substrate can be adjusted by adjusting the conditions such as the temperature at which the supply of silane gas is started and the flow rates of silane gas and argon.
【００９９】次に、本願発明者らは、本実施形態に係る
ＳｉＣ基板の電気的特性を評価するための試験を行なっ
た。Next, the inventors of the present application conducted a test for evaluating the electrical characteristics of the SiC substrate according to this embodiment.
【０１００】まず、本実施形態に係るＳｉＣ基板と、比
較のために従来のＳｉＣ基板とを準備した。従来のＳｉ
Ｃ基板の構成は、本実施形態のＳｉＣ基板と同一とし
た。First, the SiC substrate according to this embodiment and a conventional SiC substrate were prepared for comparison. Conventional Si
The structure of the C substrate was the same as that of the SiC substrate of this embodiment.
【０１０１】次に、各ＳｉＣ基板上に４つのオーミック
電極を取り、ホール測定を行なってキャリア移動度を測
定した。その結果、本実施形態に係るＳｉＣ基板の積層
部１３でのキャリア移動度は、従来のＳｉＣ基板の積層
部１１０３に比べて１．２倍以上大きな値を示した。Next, four ohmic electrodes were taken on each SiC substrate, and hole measurement was performed to measure carrier mobility. As a result, the carrier mobility in the laminated portion 13 of the SiC substrate according to this embodiment is 1.2 times or more larger than that of the laminated portion 1103 of the conventional SiC substrate.
【０１０２】また、本実施形態の方法を用いてステップ
高さが異なるＳｉＣ基板を作製し、ホール測定を行なっ
た結果、ステップ高さの平均が３０ｎｍ以下であれば、
従来のＳｉＣ基板の積層部１１０３に比べてキャリア移
動度が大きくなることが分かった。同様に、ステップ高
さの平均が１０ｎｍ以下の場合には、従来のＳｉＣ基板
の積層部１１０３に比べてキャリア移動度が１．２倍以
上になることも分かった。Further, SiC substrates having different step heights were manufactured using the method of this embodiment, and hole measurement was performed. As a result, if the average step height is 30 nm or less,
It was found that the carrier mobility was higher than that of the laminated portion 1103 of the conventional SiC substrate. Similarly, it was also found that when the average step height is 10 nm or less, the carrier mobility is 1.2 times or more as compared with the laminated portion 1103 of the conventional SiC substrate.
【０１０３】以上の測定結果から、本実施形態のＳｉＣ
基板の積層部１３をチャネル領域として用いることによ
り、動作速度の速い半導体素子を作製できることが分か
る。From the above measurement results, the SiC of the present embodiment
It can be seen that by using the laminated portion 13 of the substrate as the channel region, a semiconductor element having a high operation speed can be manufactured.
【０１０４】なお、本実施形態でＳｉＣバルク基板とし
て用いられたのは、〔11 -20〕方向に８度のオフ角度が
ついた４Ｈ−ＳｉＣ基板であったが、他に、β−ＳｉＣ
の（１１１）面や、６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣのα
−ＳｉＣ（０００１）面、１５Ｒ−ＳｉＣなどのＳｉ
面、または、これらの面の１０度以内のオフカット面を
有する基板を用いてもよいし、β−ＳｉＣ（１１１）面
や、６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣのα−ＳｉＣ（１
−１００）面、α−ＳｉＣ（１１ −２０）面などのＳ
ｉ面またはこれらの面の１５度以内のオフカット面を有
する基板を用いてもよい。６Ｈ−ＳｉＣ及び４Ｈ−Ｓｉ
Ｃのα−ＳｉＣ（０００１）面など、ＳｉＣ結晶のＳｉ
面は、Ｃ（カーボン）面に比べてＳｉＣをエピタキシャ
ル成長させやすいため、これらの面を主面とする基板
は、デバイス用の基板としてより好ましく用いられる。The SiC bulk substrate used in this embodiment is a 4H-SiC substrate having an off angle of 8 degrees in the [11-20] direction.
(111) plane and α of 6H-SiC and 4H-SiC
-SiC (0001) plane, Si such as 15R-SiC
A surface or a substrate having an off-cut surface within 10 degrees of these surfaces may be used, and a β-SiC (111) surface or α-SiC (1 of 6H-SiC and 4H-SiC may be used.
-100) plane, α-SiC (11-20) plane, and other S
Substrates having i-planes or off-cut planes within 15 degrees of these planes may be used. 6H-SiC and 4H-Si
Si of SiC crystal such as α-SiC (0001) plane of C
Since the surface is more likely to epitaxially grow SiC than the C (carbon) surface, a substrate having these surfaces as the main surface is more preferably used as a substrate for a device.
【０１０５】なお、上記範囲以上のオフ角がついた基板
上でも、本発明の方法によりマクロステップの形成を抑
制することができるが、条件の設定が制御しにくくな
り、基板上面に凹凸ができることがある。The formation of macrosteps can be suppressed by the method of the present invention even on a substrate having an off-angle larger than the above range, but it is difficult to control the setting of the conditions and unevenness is formed on the upper surface of the substrate. There is.
【０１０６】なお、本実施形態のＳｉＣ基板の製造方法
は、昇温段階で、ＳｉＣバルク基板の上面がエッチング
されるのを防ぐ方法であって、すでに存在するＳｉＣバ
ルク基板の凹凸を平坦化するものではない。そのため、
最初に用意するＳｉＣバルク基板は、なるべく上面が平
坦なものが好ましい。あらかじめ上面を平坦化したＳｉ
Ｃバルク基板を本実施形態の方法に用いることにより、
より確実に、電気的特性の優れたＳｉＣ基板を作製する
ことができる。基板の上面を平坦化する方法について
は、後の実施形態で説明する。The method of manufacturing the SiC substrate of this embodiment is a method of preventing the upper surface of the SiC bulk substrate from being etched at the temperature raising stage, and flattens the unevenness of the existing SiC bulk substrate. Not a thing. for that reason,
The SiC bulk substrate initially prepared preferably has a flat upper surface. Si whose upper surface is flattened in advance
By using the C bulk substrate in the method of the present embodiment,
A SiC substrate having excellent electrical characteristics can be manufactured more reliably. A method of flattening the upper surface of the substrate will be described in a later embodiment.
【０１０７】また、本実施形態においては、δドープの
積層構造を有するＳｉＣ基板について説明したが、各Ｓ
ｉＣ層の厚さが１０ｎｍを越えるＳｉＣ基板を製造する
こともできる。その場合でも、従来の方法により製造さ
れたＳｉＣ基板に比べて電気的特性が優れた基板を製造
することができる。Further, in the present embodiment, the SiC substrate having the δ-doped laminated structure has been described.
It is also possible to manufacture a SiC substrate in which the thickness of the iC layer exceeds 10 nm. Even in that case, it is possible to manufacture a substrate having excellent electrical characteristics as compared with the SiC substrate manufactured by the conventional method.
【０１０８】また、本実施形態のＳｉＣ基板の製造方法
では、不純物として窒素を導入することでδドープ層の
積層構造を形成したが、窒素に代えてリン（Ｐ）を導入
してもよいし、ボロン、アルミニウム（Ａｌ）などのｐ
型不純物を導入してもよい。Further, in the method of manufacturing the SiC substrate of the present embodiment, nitrogen is introduced as an impurity to form the laminated structure of the δ-doped layer, but phosphorus (P) may be introduced instead of nitrogen. P of boron, boron, aluminum (Al), etc.
Type impurities may be introduced.
【０１０９】なお、本実施形態の方法においては、図１
７に示す縦型薄膜成長装置を用いたが、図１８に示す一
般的な縦型薄膜成長装置を用いてもよい。In the method of this embodiment, the process shown in FIG.
Although the vertical thin film growth apparatus shown in FIG. 7 is used, a general vertical thin film growth apparatus shown in FIG. 18 may be used.
【０１１０】また、上述のように、本実施形態の方法に
おいて、不活性ガスとしてはアルゴンの他にヘリウム、
ネオンなどを用いることができる。また、Ｓｉの原料ガ
スとしては、モノシラン（ＳｉＨ4）、メチルシラン
（ＳｉＣＨ6 ）などのシランガスの他に、クロロシラン
など、ＳｉとＨ以外に塩素（Ｃｌ）を分子中に含む安定
なガスであってもよい。また、ジシラン（Ｓｉ2Ｈ6）な
ど、Ｓｉを分子中に含む反応性の高いガスを用いること
もできる。ただし、不純物が少ない等の利点があるた
め、モノシランを用いることが好ましい。As described above, in the method of this embodiment, the inert gas is helium in addition to argon,
Neon or the like can be used. In addition to the silane gas such as monosilane (SiH 4 ) and methylsilane (SiCH 6 ), the source gas of Si is a stable gas containing chlorine (Cl) in the molecule in addition to Si and H, such as chlorosilane. Good. Further, a highly reactive gas containing Si in the molecule such as disilane (Si 2 H 6 ) can also be used. However, it is preferable to use monosilane because it has advantages such as less impurities.
【０１１１】また、本実施形態の方法において、ＳｉＣ
のエピタキシャル成長の際の炭素源としてプロパンガス
を用いたが、これに代えてメタンガス及びアセチレンガ
ス等の他の炭化水素ガスを用いてもよい。In the method of this embodiment, SiC
Although propane gas was used as the carbon source during the epitaxial growth of the above, other hydrocarbon gas such as methane gas and acetylene gas may be used instead of propane gas.
【０１１２】また、本実施形態の方法において、ＳｉＣ
バルク基板を昇温する際に、不活性ガスをキャリアガス
として用いたが、これに代えて水素をキャリアガスとし
て用いてもよい。すなわち、水素による基板上面のエッ
チングを防ぐためには、１２００℃以上エピタキシャル
成長温度以下の温度領域でＳｉの原料ガスを供給するこ
とは必須であるが、基板を不活性ガス雰囲気で昇温する
ことは必ずしも必須ではない。この場合には、エピタキ
シャル成長を始める際にキャリアガスを切り替える必要
がない。In the method of this embodiment, SiC
Although the inert gas was used as the carrier gas when the temperature of the bulk substrate was raised, hydrogen may be used as the carrier gas instead. That is, in order to prevent the etching of the upper surface of the substrate by hydrogen, it is essential to supply the Si source gas in the temperature range of 1200 ° C. or higher and the epitaxial growth temperature or lower, but it is not always necessary to raise the temperature of the substrate in an inert gas atmosphere. Not required. In this case, it is not necessary to switch the carrier gas when starting the epitaxial growth.
【０１１３】なお、本実施形態においては、ＳｉＣを基
板として用いた例を説明したが、オフ角度をつけたＳｉ
Ｇｅ、ＳｉＧｅＣ基板の他、オフ角度をつけたＧａＮ、
ＧａＡｓ、ＩｎＰ、ＩｎＡｓなどのIII−V族半導体基板
などを基板として用いることもできる。In this embodiment, an example in which SiC is used as the substrate has been described, but Si with an off angle is used.
Ge and SiGeC substrates, GaN with off-angle,
A III-V group semiconductor substrate such as GaAs, InP, or InAs can also be used as the substrate.
【０１１４】この際には、半導体基板を構成する元素の
うち単体の融点が最も低い元素を”元素Ｘ”とする
と、”元素Ｘ”の原料を基板の昇温段階で供給すること
により、基板の上面にマクロステップが形成されるのを
防ぐことができる。そのとき、”元素Ｘ”の原料の供給
を開始する温度は、”元素Ｘ”の融点を一定温度下回る
温度以上で、エピタキシャル成長の温度以下とする。At this time, when the element having the lowest melting point among the elements constituting the semiconductor substrate is “element X”, the source of “element X” is supplied at the temperature raising stage of the substrate, It is possible to prevent macrosteps from being formed on the upper surface of the. At that time, the temperature at which the supply of the raw material of "element X" is started is equal to or higher than the temperature below the melting point of "element X" by a certain temperature and lower than the temperature of epitaxial growth.
【０１１５】例えば、ＧａＡｓ基板上にＧａＡｓ層をエ
ピタキシャル成長させる際には、Ａｓの融点（８１７
℃）より２００℃低い６２０℃からＡｓの原料ガスの供
給を開始すればよい。なお、このような化合物半導体の
場合、原料としてはガスだけでなく液体であってもよ
い。For example, when epitaxially growing a GaAs layer on a GaAs substrate, the melting point of As (817
The raw material gas of As may be supplied from 620 ° C., which is lower than the temperature of 200 ° C.) by 200 ° C. In the case of such a compound semiconductor, the raw material may be not only gas but also liquid.
【０１１６】（第２の実施形態）本発明の第２の実施形
態として、第１の実施形態に係るＳｉＣ基板を用いて作
製したショットキーダイオードについて説明する。(Second Embodiment) As a second embodiment of the present invention, a Schottky diode manufactured using the SiC substrate according to the first embodiment will be described.
【０１１７】図３（ａ），（ｂ）は、本実施形態に係る
ショットキーダイオードの製造方法を示す図である。3A and 3B are views showing a method of manufacturing the Schottky diode according to this embodiment.
【０１１８】同図（ｂ）に示すように、本実施形態の方
法により製造されるショットキーダイオードは、窒素を
含むｎ型の４Ｈ−ＳｉＣからなるＳｉＣバルク基板４３
と、ＳｉＣバルク基板４３の主面上にエピタキシャル成
長されたＳｉＣからなる厚さ１０μｍのｎ型ドープ層４
２と、ｎ型ドープ層４２の上にエピタキシャル成長され
たＳｉＣからなる厚さ３００ｎｍの積層部４６と、積層
部４６の上に設けられたＮｉからなるショットキー電極
４５と、ＳｉＣバルク基板４３の主面と対向する面（以
下「裏面」と表記する）の上に設けられたＮｉからなる
オーミック電極４７とを備えている。なお、ＳｉＣバル
ク基板４３とｎ型ドープ層４２に含まれる窒素の濃度は
それぞれ１×１０18atoms・ｃｍ-3、１×１０16atoms・
ｃｍ-3である。また、積層部４６は、濃度が１×１０18
atoms・ｃｍ-3の窒素を含む厚さ１０ｎｍのδドープ層
と、濃度が１×１０16atoms・ｃｍ-3以下の窒素を含む
厚さ５０ｎｍの低濃度ドープ層とが交互に各５層ずつ積
層された構造をとっている。また、積層部４６の最上面
は低濃度ドープ層となっている。As shown in FIG. 13B, the Schottky diode manufactured by the method of this embodiment is a SiC bulk substrate 43 made of n-type 4H—SiC containing nitrogen.
And a 10 μm thick n-type doped layer 4 made of SiC epitaxially grown on the main surface of the SiC bulk substrate 43.
2, a 300 nm thick laminated portion 46 made of SiC epitaxially grown on the n-type doped layer 42, a Ni Schottky electrode 45 provided on the laminated portion 46, and a SiC bulk substrate 43 An ohmic electrode 47 made of Ni is provided on a surface opposite to the surface (hereinafter referred to as “back surface”). The concentrations of nitrogen contained in the SiC bulk substrate 43 and the n-type doped layer 42 are 1 × 10 18 atoms · cm −3 and 1 × 10 16 atoms ·, respectively.
cm -3 . The stacking portion 46 has a concentration of 1 × 10 18.
Five delta doped layers each containing atoms / cm −3 nitrogen and having a thickness of 10 nm and five low-concentration doped layers each containing nitrogen with a concentration of 1 × 10 16 atoms · cm −3 or less and having a thickness of 50 nm are alternately arranged. It has a laminated structure. Further, the uppermost surface of the laminated portion 46 is a low concentration doped layer.
【０１１９】図３（ｂ）に示すように、本実施形態のシ
ョットキーダイオードの特徴は、ＳｉＣバルク基板４３
及び積層部４６の上面と、積層部４６を構成する各層間
の界面とが共にほぼ平坦であることである。ＳｉＣバル
ク基板４３及び積層部４６の上面と、積層部４６を構成
する各層間の界面の凹凸のステップ高さの平均は３ｎｍ
である。As shown in FIG. 3B, the feature of the Schottky diode of this embodiment is that the SiC bulk substrate 43 is used.
In addition, the upper surface of the laminated portion 46 and the interface between the layers forming the laminated portion 46 are both substantially flat. The average step height of the unevenness of the interfaces between the upper surfaces of the SiC bulk substrate 43 and the laminated portion 46 and the layers forming the laminated portion 46 is 3 nm.
Is.
【０１２０】次に、本実施形態のショットキーダイオー
ドの製造方法を説明する。Next, a method of manufacturing the Schottky diode of this embodiment will be described.
【０１２１】まず、図３（ａ）に示す工程で、ＳｉＣバ
ルク基板４３を準備する。ＳｉＣバルク基板４３として
は、（０００１）面から[11 -20]方向に８度のオフ角度
がついた面を主面とする４Ｈ−ＳｉＣ基板を用いる。こ
のＳｉＣバルク基板４３はｎ型で、キャリア濃度は１×
１０18 atoms・ｃｍ-3である。First, the SiC bulk substrate 43 is prepared in the step shown in FIG. As the SiC bulk substrate 43, a 4H—SiC substrate whose main surface is a surface having an off angle of 8 degrees from the (0001) plane in the [11 −20] direction is used. This SiC bulk substrate 43 is n-type and has a carrier concentration of 1 ×
It is 10 18 atoms · cm −3 .
【０１２２】次に、図１７に示す縦型薄膜装置のサセプ
タ３０２内にＳｉＣバルク基板４３を設置し、サセプタ
３０２内の気圧が１０-6Ｐａ台になるまで減圧する。次
に、ガス供給系３０８よりキャリアガス３０６としてア
ルゴンを流量０．５Ｌ／ｍｉｎで供給し、サセプタ３０
２内の圧力を９０ｋＰａとする。Next, the SiC bulk substrate 43 is placed in the susceptor 302 of the vertical thin film device shown in FIG. 17, and the pressure inside the susceptor 302 is reduced until the atmospheric pressure reaches the level of 10 −6 Pa. Next, argon is supplied as a carrier gas 306 from the gas supply system 308 at a flow rate of 0.5 L / min, and the susceptor 30
The pressure in 2 is 90 kPa.
【０１２３】次に、アルゴンの流量を維持しながら、誘
導加熱装置を用いて、コイル３０４に、２０．０ｋＨ
ｚ、１０ｋＷ程度の高周波電力を印加して、サセプタ３
０２を加熱する。これにより、基板が加熱される。Next, while maintaining the flow rate of argon, the induction heating device was used to apply 20.0 kH to the coil 304.
susceptor 3 by applying high frequency power of about 10 kW
Heat 02. This heats the substrate.
【０１２４】この、基板温度が１２００℃に達した時
に、Ｓｉの原料ガス３０５であるシランガスを、アルゴ
ンとともにガス供給系３０８より供給し、Ｓｉを含む雰
囲気下に保持する。このとき、シランガス及びアルゴン
の流量はそれぞれ１ｍＬ／ｍｉｎ及び１００ｍＬ／ｍｉ
ｎとする。このままの状態で引き続きＳｉＣバルク基板
４３を加熱し、基板温度をエピタキシャル温度である１
６００℃まで昇温する。本工程により、ＳｉＣバルク基
板４３の上面でのマクロステップ形成が抑制される。な
お、ここまでの手順は第１の実施形態と同様である。When the substrate temperature reaches 1200 ° C., the silane gas, which is the Si source gas 305, is supplied together with argon from the gas supply system 308, and is maintained in an atmosphere containing Si. At this time, the flow rates of silane gas and argon were 1 mL / min and 100 mL / mi, respectively.
n. In this state, the SiC bulk substrate 43 is continuously heated, and the substrate temperature is the epitaxial temperature.
Raise the temperature to 600 ° C. By this step, macrostep formation on the upper surface of the SiC bulk substrate 43 is suppressed. The procedure up to this point is the same as in the first embodiment.
【０１２５】次に、ＳｉＣバルク基板４３の温度が１６
００℃で一定となるようにコイルの高周波電力を制御す
る。ここで、キャリアガスをアルゴンからエピタキシャ
ル成長に用いる水素ガスに切り替え、水素ガスを２Ｌ／
ｍｉｎの流量でサセプタ３０２内に供給する。これと同
時に、炭素（Ｃ）の原料ガス３０５としてプロパンガス
を２ｍＬ／ｍｉｎの流量で、Ｓｉの原料ガス３０５とし
てシランガスを流量３ｍＬ／ｍｉｎで、ドーパントガス
３０７として窒素ガスを流量０．１ｍＬ／ｍｉｎで、そ
れぞれガス供給系３０８よりサセプタ３０２内に供給す
る。プロパンガス及びシランガスは、それぞれ流量が５
０ｍＬ／ｍｉｎの水素ガスで希釈して供給する。チャン
バー内の気圧は１．０×１０5Ｐａ（１気圧）とする。
これにより、ＳｉＣバルク基板４３上にＳｉＣからな
り、厚さが１０μｍのｎ型ドープ層４２を形成する。な
お、ｎ型ドープ層４２に含まれるキャリア（窒素）の濃
度は、１×１０16 atoms・ｃｍ-3とする。Next, the temperature of the SiC bulk substrate 43 is changed to 16
The high frequency power of the coil is controlled so as to be constant at 00 ° C. Here, the carrier gas was changed from argon to hydrogen gas used for epitaxial growth, and the hydrogen gas was changed to 2 L /
It is supplied into the susceptor 302 at a flow rate of min. At the same time, propane gas as the carbon (C) source gas 305 has a flow rate of 2 mL / min, silane gas as the Si source gas 305 has a flow rate of 3 mL / min, and nitrogen gas as the dopant gas 307 has a flow rate of 0.1 mL / min. Then, each gas is supplied into the susceptor 302 from the gas supply system 308. The flow rate of propane gas and silane gas is 5 each.
It is diluted with 0 mL / min of hydrogen gas and supplied. The atmospheric pressure in the chamber is 1.0 × 10 5 Pa (1 atmospheric pressure).
Thus, the n-type doped layer 42 made of SiC and having a thickness of 10 μm is formed on the SiC bulk substrate 43. The concentration of carriers (nitrogen) contained in the n-type doped layer 42 is 1 × 10 16 atoms · cm −3 .
【０１２６】次に、プロパンガス及びシランガスの流量
を維持したままで、窒素ガスを間欠的に供給することに
より、ｎ型ドープ層４２の上に厚さ３００ｎｍの積層部
４６を形成する。この積層部４６は、濃度が１×１０18
atoms・ｃｍ-3の窒素を含む厚さ１０ｎｍのδドープ層
と、濃度が１×１０16atoms・ｃｍ-3以下の窒素を含む
厚さ５０ｎｍの低濃度ドープ層とが交互に各５層ずつ積
層された構造をとっている。なお、積層部４６のうち最
上層は低濃度ドープ層とする。Next, while maintaining the flow rates of the propane gas and the silane gas, nitrogen gas is intermittently supplied to form a laminated portion 46 having a thickness of 300 nm on the n-type doped layer 42. This laminated portion 46 has a concentration of 1 × 10 18.
Five delta doped layers each containing atoms / cm −3 nitrogen and having a thickness of 10 nm and five low-concentration doped layers each containing nitrogen with a concentration of 1 × 10 16 atoms · cm −3 or less and having a thickness of 50 nm are alternately arranged. It has a laminated structure. The uppermost layer of the laminated portion 46 is a low concentration doped layer.
【０１２７】以上のようにして形成した積層部４６の上
面の形状についてＡＦＭを用いて評価したところ、ステ
ップの高さの平均値は３ｎｍであることが分かった。ま
た、積層部４６の上面と同様に、ＳｉＣバルク基板の上
面及び積層部４６中の各層間の界面も同様にほぼ平坦と
なっていることが確認された。When the shape of the upper surface of the laminated portion 46 formed as described above was evaluated using AFM, it was found that the average value of the step height was 3 nm. It was also confirmed that the upper surface of the SiC bulk substrate and the interface between the layers in the laminated portion 46 were also substantially flat, similarly to the upper surface of the laminated portion 46.
【０１２８】次に、図３（ｂ）に示す工程で、真空蒸着
装置を用いてＳｉＣバルク基板４３の裏面にニッケル
（Ｎｉ）を蒸着する。続いて、オーミックコンタクトを
取るために基板を１０００℃で３分間アニーリングし、
ＳｉＣバルク基板４３の裏面上にオーミック電極４７を
形成する。Next, in the step shown in FIG. 3B, nickel (Ni) is vapor-deposited on the back surface of the SiC bulk substrate 43 using a vacuum vapor deposition apparatus. Then, the substrate is annealed at 1000 ° C. for 3 minutes to obtain ohmic contact,
An ohmic electrode 47 is formed on the back surface of the SiC bulk substrate 43.
【０１２９】続いて、積層部４６の上面にＮｉを蒸着し
て、ショットキー電極４５を形成する。以上のようにし
て、本実施形態のショットキーダイオードが製造され
る。Then, Ni is vapor-deposited on the upper surface of the laminated portion 46 to form the Schottky electrode 45. As described above, the Schottky diode of this embodiment is manufactured.
【０１３０】次に、本実施形態のショットキーダイオー
ドの電流電圧特性を調べた結果を示す。Next, the results of examining the current-voltage characteristics of the Schottky diode of this embodiment will be shown.
【０１３１】なお、比較のために、従来の方法で製造し
た基板を有するショットキーダイオード（本実施形態の
説明では「従来のショットキーダーオード」と称す）を
作製し、本実施形態のショットキーダイオードとともに
電流電圧特性を調べた。For comparison, a Schottky diode (referred to as “conventional Schottky diode” in the description of this embodiment) having a substrate manufactured by the conventional method was manufactured, and the Schottky of this embodiment was manufactured. The current-voltage characteristics were examined together with the diode.
【０１３２】図２１（ａ）は、従来のショットキーダイ
オードの基板部分を示す断面図である。同図に示すよう
に、従来のショットキーダイオードにおいて、ｎ型ドー
プ層１１４２及び積層部１１４６の厚みや各層が含む不
純物濃度などの構成は、本実施形態のショットキーダイ
オードと同一とした。FIG. 21A is a sectional view showing a substrate portion of a conventional Schottky diode. As shown in the figure, in the conventional Schottky diode, the configurations of the thickness of the n-type doped layer 1142 and the laminated portion 1146, the impurity concentration contained in each layer, and the like were the same as those of the Schottky diode of this embodiment.
【０１３３】この両ショットキーダイオードに逆バイア
ス電圧を印加して、絶縁破壊を起こす電圧である逆耐圧
について測定した。この結果、従来のショットキーダイ
オードでは耐圧が１５０Ｖだったのに対し、本実施形態
のショットキーダイオードでは耐圧が６００Ｖ以上であ
ることが分かった。つまり、本実施形態のショットキー
ダイオードは、従来に比べ耐圧性が４倍以上向上してい
ることが分かった。A reverse bias voltage was applied to both Schottky diodes, and the reverse breakdown voltage, which is a voltage causing dielectric breakdown, was measured. As a result, it was found that the breakdown voltage of the conventional Schottky diode was 150 V, whereas the breakdown voltage of the Schottky diode of the present embodiment was 600 V or more. That is, it was found that the Schottky diode of the present embodiment has a withstand voltage improved four times or more as compared with the conventional one.
【０１３４】このように、本実施形態のショットキーダ
イオードにおいて、耐圧が大幅に向上したのは、マクロ
ステップに起因するリーク電流が減少することに起因し
ているものと考えられる。すなわち、本実施形態のショ
ットキーダイオードでは、積層部４６の上面及び積層部
４６内の界面が平坦化されているため、各層の上面及び
界面において電界集中が起こらなくなり耐圧が増加し
た、と考えられる。また、低濃度ドープ層を最上面とす
るδドープ積層構造が、ショットキー電極と接して設け
られているため、逆バイアス電圧の印加時には、空乏層
が上面に対してほぼ平行に広がる。そのため、ショット
キー電極と積層部との界面での電界集中も緩和されて、
耐圧が飛躍的に向上したと考えられる。以上の考察によ
り、本実施形態のショットキーダイオードは、通常必要
であるガードリング構造を含まない場合でも、６００Ｖ
もの高耐圧を示すことが理解される。As described above, in the Schottky diode of this embodiment, it is considered that the breakdown voltage is greatly improved because the leak current due to the macro step is reduced. That is, in the Schottky diode of the present embodiment, it is considered that since the upper surface of the laminated portion 46 and the interface within the laminated portion 46 are flattened, electric field concentration does not occur on the upper surface and the interface of each layer, and the breakdown voltage increases. . Further, since the δ-doped laminated structure having the lightly doped layer as the uppermost surface is provided in contact with the Schottky electrode, the depletion layer spreads substantially parallel to the upper surface when the reverse bias voltage is applied. Therefore, the electric field concentration at the interface between the Schottky electrode and the laminated portion is relaxed,
It is considered that the breakdown voltage has improved dramatically. From the above consideration, the Schottky diode according to the present embodiment is 600 V even if it does not include a guard ring structure which is normally required.
It is understood that even a high breakdown voltage is exhibited.
【０１３５】また、製造条件を変えて上面及び界面のス
テップ高さが互いに異なるＳｉＣ層を有するショットキ
ーダイオードを作製し、耐圧を測定した結果、積層部４
６の上面及び積層部４６内の界面のステップ高さ（凹
凸）が平均３０ｎｍを越えると、上記耐圧が急激に下が
ってしまうことが確認された。Moreover, the Schottky diode having SiC layers having different step heights on the upper surface and the interface was manufactured under different manufacturing conditions, and the breakdown voltage was measured.
It was confirmed that when the step height (irregularities) of the upper surface of 6 and the interface in the laminated portion 46 exceeds 30 nm on average, the above breakdown voltage drops sharply.
【０１３６】これらの結果から、δドープ積層構造に含
まれる各層の界面及び上面を平坦化することによって、
高耐圧という特長をもったショットキーダイオードを作
製することが可能となることが示された。From these results, by flattening the interface and the upper surface of each layer included in the δ-doped laminated structure,
It has been shown that it becomes possible to fabricate a Schottky diode having the feature of high breakdown voltage.
【０１３７】なお、本実施の形態においてはＳｉＣバル
ク基板４３、ｎ型ドープ層４２、積層部４６の各層に含
まれる不純物を窒素としたが、これに代えてＡｓなど他
のｎ型不純物を用いてもよいし、ホウ素、リンなどのｐ
型不純物を用いてもよい。In this embodiment, the impurity contained in each layer of the SiC bulk substrate 43, the n-type doped layer 42, and the laminated portion 46 is nitrogen, but other n-type impurities such as As are used instead. May be used, or p such as boron or phosphorus
Type impurities may be used.
【０１３８】また、本実施形態においては、ショットキ
ーダイオードを作製したが、同様の方法を用いてＳｉＣ
バルク基板４３の上にｐ型及びｎ型のドープ層を形成す
ることにより、ｐｎダイオードを作製することもでき
る。In this embodiment, the Schottky diode is manufactured, but SiC is manufactured by using the same method.
A pn diode can also be manufactured by forming p-type and n-type doped layers on the bulk substrate 43.
【０１３９】また、本実施形態のショットキーダイオー
ドでは、積層部４６が１つであったが、これを複数層重
ねた構造であってもよい。Further, in the Schottky diode of this embodiment, the number of the laminated portion 46 is one, but a structure in which a plurality of layers are laminated may be used.
【０１４０】また、本実施形態のショットキーダイオー
ドでは、基板部分がＳｉＣからなっていたが、バルク基
板、ｎ型ドープ層、積層部をＧａＮや、ＧａＡｓ、Ｉｎ
Ｐ、ＳｉＧｅ、ＳｉＧｅＣなど、他の半導体で構成する
こともできる。Further, in the Schottky diode of this embodiment, the substrate portion is made of SiC, but the bulk substrate, the n-type doped layer, and the laminated portion are made of GaN, GaAs, In.
It can also be made of other semiconductors such as P, SiGe, and SiGeC.
【０１４１】（第３の実施形態）本発明の第３の実施形
態として、第１の実施形態に係るＳｉＣ基板を用いて作
製したＭＥＳＦＥＴを説明する。(Third Embodiment) As a third embodiment of the present invention, an MESFET manufactured by using the SiC substrate according to the first embodiment will be described.
【０１４２】図４（ａ），（ｂ）は、本実施形態に係る
ＭＥＳＦＥＴの製造方法を示す図である。FIGS. 4A and 4B are views showing a method for manufacturing the MESFET according to this embodiment.
【０１４３】同図（ｂ）に示すように、本実施形態の方
法により製造されるＭＥＳＦＥＴは、４Ｈ−ＳｉＣから
なるＳｉＣバルク基板５４と、ＳｉＣバルク基板５４の
上にエピタキシャル成長されたＳｉＣからなる厚さ３μ
ｍのアンドープ層５３と、アンドープ層５３の上にエピ
タキシャル成長されたＳｉＣからなる厚さ３００ｎｍの
積層部５２と、積層部５２の上に設けられ、Ｎｉからな
るゲート長約０．５μｍのゲート電極５６と、積層部５
２の上にゲート電極を挟んで設けられたＮｉからなるソ
ース電極５７及びドレイン電極５８とを備えている。な
お、積層部５２は、濃度が１×１０18atoms・ｃｍ-3の
窒素を含む厚さ１０ｎｍのδドープ層と、濃度が１×１
０16atoms・ｃｍ-3以下の窒素を含む厚さ５０ｎｍの低
濃度ドープ層とが交互に各５層ずつ積層された構造をと
っている。また、積層部５２の最上面は低濃度ドープ層
となっている。As shown in FIG. 13B, the MESFET manufactured by the method of this embodiment has a SiC bulk substrate 54 made of 4H—SiC and a thickness made of SiC epitaxially grown on the SiC bulk substrate 54. 3μ
m of the undoped layer 53, a laminated portion 52 of SiC having a thickness of 300 nm epitaxially grown on the undoped layer 53, and a gate electrode 56 of Ni provided on the laminated portion 52 and having a gate length of about 0.5 μm. And stacking part 5
2 is provided with a source electrode 57 and a drain electrode 58 made of Ni provided on both sides of the gate electrode. The laminated portion 52 includes a δ-doped layer having a concentration of 1 × 10 18 atoms · cm −3 and containing nitrogen, and a δ-doped layer having a concentration of 1 × 1.
It has a structure in which five low-concentration doped layers each containing nitrogen of 0 16 atoms · cm −3 or less and a thickness of 50 nm are alternately stacked in layers of five layers each. Further, the uppermost surface of the laminated portion 52 is a low concentration doped layer.
【０１４４】図４（ｂ）に示すように、本実施形態のＭ
ＥＳＦＥＴの特徴は、ＳｉＣバルク基板５４及び積層部
５２の上面と、積層部５２を構成する各層の界面とが共
にほぼ平坦であることである。ＳｉＣバルク基板５４及
び積層部５２の上面と、積層部５２を構成する各層間の
界面の凹凸のステップ高さの平均は３ｎｍである。As shown in FIG. 4B, M of this embodiment is
The feature of the ESFET is that both the upper surfaces of the SiC bulk substrate 54 and the laminated portion 52 and the interfaces between the layers forming the laminated portion 52 are substantially flat. The average step height of the unevenness of the interfaces between the upper surfaces of the SiC bulk substrate 54 and the laminated portion 52 and the layers forming the laminated portion 52 is 3 nm.
【０１４５】次に、本実施形態のＭＥＳＦＥＴの製造方
法を説明する。Next, a method of manufacturing the MESFET of this embodiment will be described.
【０１４６】まず、図４（ａ）に示す工程で、ＳｉＣバ
ルク基板５４を準備する。ＳｉＣバルク基板５４として
は、（０００１）面から[11 -20]方向に８度のオフ角度
がついた面を主面とする４Ｈ−ＳｉＣ基板を用いる。First, in the step shown in FIG. 4A, the SiC bulk substrate 54 is prepared. As the SiC bulk substrate 54, a 4H—SiC substrate whose main surface is a surface having an off angle of 8 degrees from the (0001) surface in the [11 −20] direction is used.
【０１４７】次に、図１７に示す縦型薄膜装置のサセプ
タ３０２内にＳｉＣバルク基板５４を設置し、サセプタ
３０２内の気圧が１０-6Ｐａ台になるまで減圧する。次
に、ガス供給系３０８よりキャリアガス３０６としてア
ルゴンを流量０．５Ｌ／ｍｉｎで供給し、サセプタ３０
２内の圧力を９０ｋＰａとする。Next, the SiC bulk substrate 54 is set in the susceptor 302 of the vertical thin film device shown in FIG. 17, and the pressure inside the susceptor 302 is reduced until the atmospheric pressure reaches the level of 10 −6 Pa. Next, argon is supplied as a carrier gas 306 from the gas supply system 308 at a flow rate of 0.5 L / min, and the susceptor 30
The pressure in 2 is 90 kPa.
【０１４８】次に、アルゴンの流量を維持しながら、誘
導加熱装置を用いて、コイル３０４に、２０．０ｋＨ
ｚ、１０ｋＷ程度の高周波電力を印加して、サセプタ３
０２を加熱する。これにより、基板が加熱される。Next, while maintaining the flow rate of argon, 20.0 kH was applied to the coil 304 by using an induction heating device.
susceptor 3 by applying high frequency power of about 10 kW
Heat 02. This heats the substrate.
【０１４９】この、基板温度が１２００℃に達した時
に、Ｓｉの原料ガス３０５であるシランガスを、アルゴ
ンとともにガス供給系３０８より供給し、Ｓｉを含む雰
囲気下に保持する。このとき、シランガス及びアルゴン
の流量はそれぞれ１ｍＬ／ｍｉｎ及び１００ｍＬ／ｍｉ
ｎとする。このままの状態で引き続きＳｉＣバルク基板
４３を加熱し、基板温度をエピタキシャル温度である１
６００℃まで昇温する。本工程により、ＳｉＣバルク基
板４３の上面でのマクロステップ形成が抑制される。な
お、ここまでの手順は第１及び第２の実施形態と同様で
ある。When the substrate temperature reaches 1200 ° C., the silane gas, which is the Si source gas 305, is supplied together with argon from the gas supply system 308, and is maintained in an atmosphere containing Si. At this time, the flow rates of silane gas and argon were 1 mL / min and 100 mL / mi, respectively.
n. In this state, the SiC bulk substrate 43 is continuously heated, and the substrate temperature is the epitaxial temperature.
Raise the temperature to 600 ° C. By this step, macrostep formation on the upper surface of the SiC bulk substrate 43 is suppressed. The procedure up to this point is the same as in the first and second embodiments.
【０１５０】次に、ＳｉＣバルク基板５４の温度を１６
００℃に保持し、キャリアガスをアルゴンからエピタキ
シャル成長に用いる水素ガスに切り替え、水素ガスを２
Ｌ／ｍｉｎの流量でサセプタ３０２内に供給する。これ
と同時に、炭素の原料ガス３０５としてプロパンガスを
２ｍＬ／ｍｉｎの流量で、Ｓｉの原料ガス３０５として
シランガスを流量３ｍＬ／ｍｉｎで、それぞれサセプタ
３０２内の基板に供給する。プロパンガス及びシランガ
スは、それぞれ流量が５０ｍＬ／ｍｉｎの水素ガスで希
釈して供給する。Next, the temperature of the SiC bulk substrate 54 is set to 16
Hold the temperature at 00 ° C and switch the carrier gas from argon to hydrogen gas used for epitaxial growth.
It is supplied into the susceptor 302 at a flow rate of L / min. At the same time, propane gas is supplied as a carbon source gas 305 at a flow rate of 2 mL / min, and silane gas is supplied as a Si source gas 305 at a flow rate of 3 mL / min. Propane gas and silane gas are each diluted with hydrogen gas at a flow rate of 50 mL / min and supplied.
【０１５１】これにより、ＳｉＣバルク基板５４の上に
ＳｉＣからなる厚さ３μｍのアンドープ層を形成する。
なお、ＳｉＣ膜を成長させる際のチャンバー内の気圧は
１．０×１０5Ｐａ（１気圧；大気圧）とする。Thus, an undoped layer of SiC having a thickness of 3 μm is formed on the SiC bulk substrate 54.
The atmospheric pressure in the chamber during the growth of the SiC film is 1.0 × 10 5 Pa (1 atmospheric pressure; atmospheric pressure).
【０１５２】続いて、先の条件を維持したまま、窒素ガ
スをドーパントとして間欠的に供給し、アンドープ層の
上に厚さ３００ｎｍの積層部５２を形成する。この積層
部５２は、濃度が１×１０18atoms・ｃｍ-3の窒素を含
む厚さ１０ｎｍのδドープ層と、濃度が１×１０16atom
s・ｃｍ-3以下の窒素を含む厚さ５０ｎｍの低濃度ドー
プ層とが交互に各５層ずつ積層された構造をとってい
る。なお、積層部５２のうち最上層は低濃度ドープ層と
する。Subsequently, while maintaining the above conditions, nitrogen gas is intermittently supplied as a dopant to form a laminated portion 52 having a thickness of 300 nm on the undoped layer. This laminated portion 52 includes a δ-doped layer having a concentration of 1 × 10 18 atoms · cm −3 and containing nitrogen, and a concentration of 1 × 10 16 atom.
It has a structure in which five low-concentration doped layers each containing s · cm −3 or less of nitrogen and having a thickness of 50 nm are alternately stacked in layers of five layers each. The uppermost layer of the laminated portion 52 is a low concentration doped layer.
【０１５３】以上のようにして形成した積層部５２の上
面の形状についてＡＦＭを用いて評価したところ、ステ
ップの高さの平均値は３ｎｍであることが分かった。ま
た、積層部５２の上面と同様に、ＳｉＣバルク基板の上
面及び積層部５２中の各層間の界面も同様にほぼ平坦と
なっていることが確認された。When the shape of the upper surface of the laminated portion 52 formed as described above was evaluated using AFM, it was found that the average step height was 3 nm. It was also confirmed that the upper surface of the SiC bulk substrate and the interface between the layers in the laminated portion 52 were also substantially flat, similarly to the upper surface of the laminated portion 52.
【０１５４】次に、図４（ｂ）に示す工程で、真空蒸着
装置を用いて積層部５２の上面にＮｉを蒸着する。その
後、オーミックコンタクトを取るために基板を１０００
℃で３分間加熱し、積層部５２の上にソース電極５７及
びドレイン電極５８を形成する。続いて、積層部５２の
露出している上面にＮｉを蒸着してショットキーコンタ
クトをとる。これにより、積層部５２の上、ソース電極
５７とドレイン電極５８との間にゲート電極５６を形成
する。なお、ソース電極，ドレイン電極，ゲート電極は
互いに離して設けられている。以上のようにして、本実
施形態のＭＥＳＦＥＴが製造される。Next, in the step shown in FIG. 4B, Ni is vapor-deposited on the upper surface of the laminated portion 52 using a vacuum vapor deposition apparatus. Then, the substrate is set to 1000 for ohmic contact.
By heating at a temperature of 3 ° C. for 3 minutes, the source electrode 57 and the drain electrode 58 are formed on the laminated portion 52. Then, Ni is vapor-deposited on the exposed upper surface of the laminated portion 52 to make a Schottky contact. Thus, the gate electrode 56 is formed on the stacked portion 52 between the source electrode 57 and the drain electrode 58. Note that the source electrode, the drain electrode, and the gate electrode are provided apart from each other. The MESFET of this embodiment is manufactured as described above.
【０１５５】次に、本実施形態のＭＥＳＦＥＴの電流電
圧特性を調べた結果を示す。Next, the results of examining the current-voltage characteristics of the MESFET of this embodiment will be shown.
【０１５６】なお、比較のために、従来の方法で製造し
た基板を有するＭＥＳＦＥＴ（本実施形態においては
「従来のＭＥＳＦＥＴ」と称す）を作製し、本実施形態
のＭＥＳＦＥＴとともに電流電圧特性を調べた。For comparison, a MESFET having a substrate manufactured by a conventional method (referred to as “conventional MESFET” in this embodiment) was manufactured, and the current-voltage characteristics were investigated together with the MESFET of this embodiment. .
【０１５７】図２１（ｂ）は、従来のＭＥＳＦＥＴの基
板部分を示す断面図である。同図に示すように、従来の
ＭＥＳＦＥＴにおいて、アンドープ層１１５３及び積層
部１１５２の厚み、各層が含む不純物濃度及び各電極サ
イズなどの構成は、本実施形態のＭＥＳＦＥＴと同一と
した。FIG. 21B is a sectional view showing a substrate portion of a conventional MESFET. As shown in the figure, in the conventional MESFET, the thickness of the undoped layer 1153 and the laminated portion 1152, the impurity concentration contained in each layer, the size of each electrode, and the like were the same as those of the MESFET of this embodiment.
【０１５８】そして、両ＭＥＳＦＥＴの性能を比較する
ため、しきい値電圧付近の相互コンダクタンスを測定し
た。この結果、本実施形態のＭＥＳＦＥＴは、従来のＭ
ＥＳＦＥＴに比べて相互コンダクタンスが２倍近く高い
ことが分かった。この理由としては、次のことが考えら
れる。Then, in order to compare the performances of both MESFETs, the transconductance near the threshold voltage was measured. As a result, the MESFET of this embodiment is
It was found that the transconductance was almost twice as high as that of ESFET. The reason for this is considered as follows.
【０１５９】まず、従来のＭＥＳＦＥＴでは、チャネル
となる積層部１１５２において、その上面及び積層部１
１５２内の界面にマクロステップが存在するため、キャ
リアの移動が妨げられ、キャリアの移動度が低下すると
推定される。これに対し、本実施形態のＭＥＳＦＥＴで
は、積層部５２の上面及び積層部５２内の界面が共に平
坦化されているので、δドープ層から浸みだしたキャリ
アの走行が妨げられず、キャリア移動度が大きくなると
考えられる。なお、このことは、ＭＥＳＦＥＴに限らず
横方向（基板面に対し平行方向）に電流が流れるＭＩＳ
ＦＥＴやバイポーラトランジスタにもあてはまる。First, in the conventional MESFET, in the laminated portion 1152 which becomes a channel, the upper surface and the laminated portion 1 are formed.
It is estimated that the presence of macrosteps at the interface within 152 hinders the movement of carriers and reduces the mobility of carriers. On the other hand, in the MESFET of the present embodiment, both the upper surface of the laminated portion 52 and the interface within the laminated portion 52 are flattened, so that the carrier leaching from the δ-doped layer is not hindered and the carrier mobility is increased. Is expected to grow. This is not limited to the MESFET, and the MIS has a current flowing in the lateral direction (direction parallel to the substrate surface).
This also applies to FETs and bipolar transistors.
【０１６０】また、製造条件を変えて上面及び界面のス
テップ高さが互いに異なるＳｉＣ層を有するＭＥＳＦＥ
Ｔを作製し、相互コンダクタンスを測定した結果、積層
部５２の上面及び積層部５２内の界面のステップ高さが
平均３０ｎｍ以下であれば、従来のＭＥＳＦＥＴより十
分高い相互コンダクタンスを示すことが分かった。Further, the MESFE having the SiC layer in which the step heights of the upper surface and the interface are different from each other by changing the manufacturing conditions.
As a result of making T and measuring the transconductance, it was found that if the step height of the upper surface of the laminated portion 52 and the interface in the laminated portion 52 is 30 nm or less on average, the transconductance is sufficiently higher than that of the conventional MESFET. .
【０１６１】以上のことから、チャネルとなる積層部５
２の上面及び積層部５２内の界面を平坦化することによ
り、高利得で動作速度が速いＭＥＳＦＥＴを作製するこ
とができる。言い換えれば、δドープ層の積層構造の特
性を生かしたＭＥＳＦＥＴを作製することができる。From the above, the laminated portion 5 which becomes the channel
By flattening the upper surface of 2 and the interface in the laminated portion 52, a MESFET having a high gain and a high operation speed can be manufactured. In other words, it is possible to manufacture a MESFET that makes the most of the characteristics of the laminated structure of the δ-doped layer.
【０１６２】本実施形態ではＳｉＣ基板を用いたＭＥＳ
ＦＥＴの例を示したが、バルク基板やアンドープ層、積
層部をＧａＮや、ＧａＡｓ、ＩｎＰ、ＳｉＧｅ、ＳｉＧ
ｅＣなど、他の半導体で構成することもできる。In this embodiment, MES using a SiC substrate
The example of the FET is shown, but GaN, GaAs, InP, SiGe, SiG are used for the bulk substrate, the undoped layer, and the laminated portion.
It can also be composed of other semiconductors such as eC.
【０１６３】なお、本実施形態の方法で作製したＭＥＳ
ＦＥＴにおいて、キャリアの移動方向を積層部５２のス
テップに対して平行方向にしてもよい。これにより、Ｍ
ＥＳＦＥＴの動作速度をさらに向上させることができ
る。The MES manufactured by the method of the present embodiment.
In the FET, the carrier movement direction may be parallel to the step of the laminated portion 52. This makes M
The operating speed of the ESFET can be further improved.
【０１６４】（第４の実施形態）本発明の第４の実施形
態として、第１の実施形態に係るＳｉＣ基板を用いて作
製した縦型ＭＯＳＦＥＴを説明する。(Fourth Embodiment) As a fourth embodiment of the present invention, a vertical MOSFET manufactured using the SiC substrate according to the first embodiment will be described.
【０１６５】図５（ａ）〜（ｃ）は、本実施形態に係る
縦型ＭＯＳＦＥＴの製造方法を示す図である。5A to 5C are views showing a method of manufacturing the vertical MOSFET according to this embodiment.
【０１６６】同図（ｃ）に示すように、本実施形態の方
法により製造される縦型ＭＯＳＦＥＴは、４Ｈ−ＳｉＣ
からなるＳｉＣバルク基板６３と、ＳｉＣバルク基板６
３の上にエピタキシャル成長されたＳｉＣからなる厚さ
１０μｍのｎ型ドープ層６２と、ｎ型ドープ層６２の一
部にアルミニウムイオンを注入することにより設けられ
たｐ型ウェル６５と、ｎ型ドープ層６２の上にエピタキ
シャル成長されたＳｉＣからなる厚さ３００ｎｍの積層
部７１と、積層部７１の上に設けられたＳｉＯ 2 からな
るゲート絶縁膜６９と、ゲート絶縁膜６９の上に設けら
れ、ゲート長が１μｍのＴｉからなるゲート電極７０
と、積層部７１及びｐ型ウェル６５のうち、ゲート電極
７０の両側方の領域に設けられ、窒素を含むｎ型ウェル
６６と、ｎ型ウェル６６の上に設けられたＮｉからなる
ソース電極６７と、ＳｉＣバルク基板６３の裏面上に設
けられたＮｉからなるドレイン電極６８とを備えてい
る。なお、積層部７１は、濃度が１×１０18atoms・ｃ
ｍ-3の窒素を含む厚さ１０ｎｍのδドープ層と、濃度が
１×１０16atoms・ｃｍ-3以下の窒素を含む厚さ５０ｎ
ｍの低濃度ドープ層とが交互に各５層ずつ積層された構
造をとっている。そして、ｎ型ドープ層６２のうちｐ型
ウェル６５を除く領域を窒素を含み、そのキャリア濃度
は２×１０17atoms・ｃｍ-3である。また、ｐ型ウェル
６５及びｎ型ウェル６６が含むキャリアの濃度はそれぞ
れ１×１０16atoms・ｃｍ-3，１×１０18atoms・ｃｍ-3
である。As shown in FIG. 13C, this embodiment
The vertical MOSFET manufactured by the method is 4H-SiC.
SiC bulk substrate 63 and SiC bulk substrate 6
Thickness of SiC epitaxially grown on 3
One of the 10 μm n-type doped layer 62 and the n-type doped layer 62
Provided by implanting aluminum ions into the
On the p-type well 65 and the n-type doped layer 62.
300nm thick stack of char-grown SiC
Part 71 and SiO provided on the laminated part 71 2 Empty
Provided on the gate insulating film 69 and the gate insulating film 69.
And a gate electrode 70 made of Ti having a gate length of 1 μm
And the gate electrode of the laminated portion 71 and the p-type well 65
N-type wells provided on both sides of 70 and containing nitrogen
66 and Ni provided on the n-type well 66.
The source electrode 67 and the back surface of the SiC bulk substrate 63 are provided.
And a drain electrode 68 made of Ni, which is removed.
It The stacking portion 71 has a concentration of 1 × 10.18atoms ・ c
m-3And a 10 nm thick δ-doped layer containing nitrogen of
1 x 1016atoms · cm-350n thickness including the following nitrogen
A structure in which 5 low-concentration doped layers of m are alternately stacked in layers of 5 layers each.
It is made. Then, the p-type of the n-type doped layer 62
The region except the well 65 contains nitrogen and its carrier concentration
Is 2 × 1017atoms · cm-3Is. In addition, p-type well
65 and n-type well 66 have different carrier concentrations.
1 x 1016atoms · cm-3, 1 × 1018atoms · cm-3
Is.
【０１６７】図５（ｃ）に示すように、本実施形態の縦
型ＭＯＳＦＥＴの特徴は、ＳｉＣバルク基板６３，ｎ型
ドープ層６２及び積層部７１の上面と、積層部７１を構
成する各層間の界面とが共にほぼ平坦であることであ
る。これらの上面及び界面の凹凸のステップ高さの平均
は３ｎｍである。As shown in FIG. 5C, the vertical MOSFET of this embodiment is characterized in that the SiC bulk substrate 63, the n-type doped layer 62, the upper surface of the laminated portion 71, and the layers constituting the laminated portion 71. Both the interface and are almost flat. The average of the step heights of the irregularities on the upper surface and the interface is 3 nm.
【０１６８】次に、本実施形態の縦型ＭＯＳＦＥＴの製
造方法を説明する。Next, a method of manufacturing the vertical MOSFET of this embodiment will be described.
【０１６９】まず、図５（ａ）に示す工程で、ＳｉＣバ
ルク基板６３を準備する。ＳｉＣバルク基板６３として
は、（０００１）面から[11 -20]方向に８度のオフ角度
がついた面を主面とする４Ｈ−ＳｉＣ基板を用いる。First, in the step shown in FIG. 5A, the SiC bulk substrate 63 is prepared. As the SiC bulk substrate 63, a 4H—SiC substrate whose main surface is a surface having an off angle of 8 degrees from the (0001) surface in the [11 −20] direction is used.
【０１７０】次に、図１７に示す縦型薄膜装置のサセプ
タ３０２内にＳｉＣバルク基板６３を設置し、サセプタ
３０２内の気圧が１０-6Ｐａ台になるまで減圧する。次
に、ガス供給系３０８よりキャリアガス３０６としてア
ルゴンを流量０．５Ｌ／ｍｉｎで供給し、サセプタ３０
２内の圧力を９０ｋＰａとする。Next, the SiC bulk substrate 63 is set in the susceptor 302 of the vertical thin film device shown in FIG. 17, and the pressure inside the susceptor 302 is reduced until the atmospheric pressure reaches the level of 10 −6 Pa. Next, argon is supplied as a carrier gas 306 from the gas supply system 308 at a flow rate of 0.5 L / min, and the susceptor 30
The pressure in 2 is 90 kPa.
【０１７１】次に、アルゴンの流量を維持しながら、誘
導加熱装置を用いて、コイル３０４に、２０．０ｋＨ
ｚ、１０ｋＷ程度の高周波電力を印加して、サセプタ３
０２を加熱する。これにより、基板が加熱される。Next, while maintaining the flow rate of argon, 20.0 kH was applied to the coil 304 by using an induction heating device.
susceptor 3 by applying high frequency power of about 10 kW
Heat 02. This heats the substrate.
【０１７２】基板温度が１２００℃に達した時に、Ｓｉ
の原料ガス３０５であるシランガスを、アルゴンととも
にガス供給系３０８より供給し、Ｓｉを含む雰囲気下に
保持する。このとき、シランガス及びアルゴンの流量は
それぞれ１ｍＬ／ｍｉｎ及び１００ｍＬ／ｍｉｎとす
る。このままの状態で引き続きＳｉＣバルク基板６３を
加熱し、基板温度をエピタキシャル成長温度である１６
００℃まで昇温する。本工程により、ＳｉＣバルク基板
６３の上面でのマクロステップ形成が抑制される。な
お、ここまでの手順は第１−第３の実施形態と同様であ
る。When the substrate temperature reached 1200 ° C., the Si
The silane gas, which is the source gas 305, is supplied from the gas supply system 308 together with argon, and is maintained in an atmosphere containing Si. At this time, the flow rates of silane gas and argon are 1 mL / min and 100 mL / min, respectively. In this state, the SiC bulk substrate 63 is continuously heated, and the substrate temperature is the epitaxial growth temperature of 16
Raise the temperature to 00 ° C. By this step, macrostep formation on the upper surface of the SiC bulk substrate 63 is suppressed. The procedure up to this point is the same as in the first to third embodiments.
【０１７３】次に、図５（ｂ）に示す工程で、ｎ型ドー
プ層６２にアルミニウムイオンを注入した後、活性化ア
ニーリングを行なう。これにより、キャリア濃度が１×
１０ 16atoms・ｃｍ-3のｐ型ウェル６５を形成する。Then, in the step shown in FIG.
After implanting aluminum ions into the upper layer 62,
Knead. This results in a carrier concentration of 1 ×
10 16atoms · cm-3The p-type well 65 is formed.
【０１７４】続いて、基板温度を１６００℃に保持し、
キャリアガスとして流量２Ｌ／ｍｉｎの水素ガスを供給
する。これと同時に炭素の原料ガス３０５としてプロパ
ンガスを２ｍＬ／ｍｉｎの流量で、Ｓｉの原料ガス３０
５としてシランガスを流量３ｍＬ／ｍｉｎで供給し、間
欠的に窒素をガスを供給する。これにより、ｎ型ドープ
層６２の上に厚さ３００ｎｍのＳｉＣからなる積層部７
１を形成する。この積層部７１は、濃度が１×１０18at
oms・ｃｍ-3の窒素を含む厚さ１０ｎｍのδドープ層
と、濃度が１×１０16atoms・ｃｍ-3以下の窒素を含む
厚さ５０ｎｍの低濃度ドープ層とが交互に各５層ずつ積
層された構造をとっている。なお、積層部７１のうち最
上層は低濃度ドープ層とする。なお、積層部７１の形成
に際しても、ｎ型ドープ層６２を形成するときと同様
に、マクロステップを抑制するための本発明の方法を用
いる。Subsequently, the substrate temperature is maintained at 1600 ° C.,
Hydrogen gas having a flow rate of 2 L / min is supplied as a carrier gas. At the same time, as the carbon source gas 305, propane gas is supplied at a flow rate of 2 mL / min and the Si source gas 30 is supplied.
As No. 5, silane gas is supplied at a flow rate of 3 mL / min, and nitrogen gas is intermittently supplied. As a result, the laminated portion 7 made of SiC and having a thickness of 300 nm is formed on the n-type doped layer 62.
1 is formed. This laminated portion 71 has a concentration of 1 × 10 18 at
An δ-doped layer with a thickness of 10 nm containing oms · cm −3 nitrogen and a low-concentration doped layer with a thickness of 50 nm containing nitrogen with a concentration of 1 × 10 16 atoms · cm −3 or less are alternately arranged in 5 layers each. It has a laminated structure. The uppermost layer of the laminated portion 71 is a low concentration doped layer. When forming the laminated portion 71, the method of the present invention for suppressing macrosteps is used as in the case of forming the n-type doped layer 62.
【０１７５】次に、図５（ｃ）に示す工程で、窒素イオ
ンをイオン注入した後活性化アニーリングを行なうこと
により、ｐ型ウェル６５の上部及び積層部７１のうちｐ
型ウェル６５の上方領域に濃度が１×１０18 atoms・ｃ
ｍ-3のキャリアを含むｎ型ウェル６６を形成する。次
に、約１１００℃の温度下で基板を熱酸化することによ
り、積層部７１の上にゲート絶縁膜６９を形成する。そ
の後、電子ビーム（ＥＢ）蒸着装置を用いてｎ型ウェル
６６上面及びＳｉＣバルク基板６３の裏面にＮｉを蒸着
してから、加熱炉中１０００℃で基板を加熱し、ｎ型ウ
ェル６６の上にソース電極６７を、ＳｉＣバルク基板６
３の裏面上にドレイン電極６８をそれぞれ形成する。続
いて、ゲート絶縁膜６９にＴｉを蒸着して、ゲート電極
７０を形成する。ゲート長は約１μｍとする。以上のよ
うにして、本実施形態の縦型ＭＯＳＦＥＴが製造でき
る。Next, in a step shown in FIG. 5C, nitrogen ions are ion-implanted and then activation annealing is performed, so that p in the upper portion of the p-type well 65 and the laminated portion 71 is removed.
In the region above the well 65, the concentration is 1 × 10 18 atoms · c.
An n-type well 66 containing m −3 carriers is formed. Next, the substrate is thermally oxidized at a temperature of about 1100 ° C. to form the gate insulating film 69 on the stacked portion 71. After that, Ni is deposited on the upper surface of the n-type well 66 and the back surface of the SiC bulk substrate 63 by using an electron beam (EB) vapor deposition device, and then the substrate is heated in a heating furnace at 1000 ° C. The source electrode 67 is connected to the SiC bulk substrate 6
Drain electrodes 68 are respectively formed on the back surfaces of the electrodes 3. Then, Ti is vapor-deposited on the gate insulating film 69 to form the gate electrode 70. The gate length is about 1 μm. The vertical MOSFET of this embodiment can be manufactured as described above.
【０１７６】次に、本実施形態の縦型ＭＯＳＦＥＴの電
流電圧特性を調べた結果を示す。Next, the results of examining the current-voltage characteristics of the vertical MOSFET of this embodiment will be shown.
【０１７７】なお、比較のために、従来の方法で製造し
た基板を有する縦型ＭＯＳＦＥＴ（以下、「従来の縦型
ＭＯＳＦＥＴ」と称す）を作製し、本実施形態の縦型Ｍ
ＯＳＦＥＴとともに電流電圧特性を調べた。For comparison, a vertical MOSFET having a substrate manufactured by a conventional method (hereinafter referred to as "conventional vertical MOSFET") was manufactured and the vertical M of the present embodiment was manufactured.
The current-voltage characteristics were examined together with the OSFET.
【０１７８】図２１（ｃ）は、従来の縦型ＭＯＳＦＥＴ
の基板部分を示す断面図である。同図に示すように、従
来の縦型ＭＯＳＦＥＴは、各層の上面及び界面にマクロ
ステプを有する他は、本実施形態の縦型ＭＯＳＦＥＴと
同様の構成とした。FIG. 21C shows a conventional vertical MOSFET.
FIG. 3 is a cross-sectional view showing the substrate portion of FIG. As shown in the figure, the conventional vertical MOSFET has the same configuration as the vertical MOSFET of the present embodiment except that macrosteps are provided on the upper surface and the interface of each layer.
【０１７９】そして、両縦型ＭＯＳＦＥＴの性能を比較
するため、しきい値電圧付近の相互コンダクタンスを測
定した。この結果、本実施形態の縦型ＭＯＳＦＥＴは、
従来の縦型ＭＯＳＦＥＴに比べて相互コンダクタンスが
２倍近く高いことが分かった。Then, in order to compare the performances of the two vertical MOSFETs, the transconductance near the threshold voltage was measured. As a result, the vertical MOSFET of this embodiment is
It was found that the transconductance was nearly twice as high as that of the conventional vertical MOSFET.
【０１８０】これは、本実施形態の縦型ＭＯＳＦＥＴで
は、エピタキシャル成長されたＳｉＣからなる各層の上
面及び界面が平坦になっているため、チャネル層を流れ
るキャリアの移動度が向上したためと考えられる。ま
た、平坦な積層部７１の上面上には均一な厚みを有する
ゲート絶縁膜６９が形成されるので、ゲート絶縁膜６９
と積層部７１との界面を移動するキャリアの移動度が向
上することも相互コンダクタンスの向上に寄与したと考
えられる。It is considered that, in the vertical MOSFET of this embodiment, the mobility of carriers flowing in the channel layer is improved because the upper surfaces and interfaces of the epitaxially grown layers of SiC are flat. Further, since the gate insulating film 69 having a uniform thickness is formed on the upper surface of the flat laminated portion 71, the gate insulating film 69 is formed.
It is considered that the improvement of the mobility of the carriers moving at the interface between the stacking portion 71 and the laminated portion 71 also contributed to the improvement of the mutual conductance.
【０１８１】また、製造条件を変えて上面及び界面のス
テップ高さが互いに異なるＳｉＣ層を有する縦型ＭＯＳ
ＦＥＴを作製し、相互コンダクタンスを測定した結果、
積層部７１の上面及び積層部７１内の界面のステップ高
さが平均３０ｎｍ以下であれば、従来の縦型ＭＯＳＦＥ
Ｔより十分高い相互コンダクタンスを示すことが分かっ
た。A vertical MOS having a SiC layer in which the step heights of the upper surface and the interface are different from each other by changing the manufacturing conditions.
As a result of making a FET and measuring the mutual conductance,
If the average step height of the upper surface of the laminated portion 71 and the interface in the laminated portion 71 is 30 nm or less, the conventional vertical MOSFE is used.
It has been found that it exhibits a transconductance well above T.
【０１８２】以上のことから、平坦な積層界面及び上面
を有するＳｉＣ層を備えた本実施形態の縦型ＭＯＳＦＥ
Ｔによれば、高利得及び高速動作が実現できることが分
かる。From the above, the vertical MOSFE of the present embodiment provided with the SiC layer having the flat laminated interface and the upper surface.
It can be seen from T that high gain and high speed operation can be realized.
【０１８３】なお、本実施形態においては、縦型ＭＯＳ
ＦＥＴを作製したが、いかなる構成の縦型構造のＳｉＣ
半導体素子に対してもＳｉＣ層の界面及び上面の平坦化
は性能を向上させる効果がある。In the present embodiment, the vertical MOS
I made an FET, but I have a vertical structure SiC of any structure
Also for the semiconductor element, the flattening of the interface and the upper surface of the SiC layer has an effect of improving the performance.
【０１８４】また、本実施形態ではＳｉＣ基板を用いた
縦型ＭＯＳＦＥＴの例を示したが、バルク基板やｎ型ド
ープ層、積層部をＧａＮや、ＧａＡｓ、ＩｎＰ、ＳｉＧ
ｅ、ＳｉＧｅＣなど、他の半導体で構成することもでき
る。Further, in the present embodiment, an example of the vertical MOSFET using the SiC substrate is shown, but the bulk substrate, the n-type doped layer, and the laminated portion are made of GaN, GaAs, InP, SiG.
It is also possible to use other semiconductors such as e and SiGeC.
【０１８５】（第５の実施形態）本発明の第５の実施形
態として、ＳｉＣ基板の上面、あるいは成長させたＳｉ
Ｃ膜の上面を平坦化するための処理方法と、それにより
作成されたＳｉＣ基板について説明する。(Fifth Embodiment) As a fifth embodiment of the present invention, the upper surface of a SiC substrate or grown Si
A processing method for flattening the upper surface of the C film and the SiC substrate formed by the method will be described.
【０１８６】まず、本実施形態のＳｉＣ基板の処理方法
に用いられる加熱処理装置について説明する。本実施形
態のＳｉＣ基板の処理方法では、ＳｉＣ基板上にＳｉＣ
薄膜をエピタキシャル成長させた後に、この装置中で加
熱処理を行なう。First, the heat treatment apparatus used in the method for treating the SiC substrate of this embodiment will be described. In the method for treating a SiC substrate according to the present embodiment, the SiC on the SiC substrate
After epitaxially growing the thin film, heat treatment is performed in this apparatus.
【０１８７】図７は、本実施形態並びに以後の各実施形
態で用いられる加熱処理装置の構成を概略的に示す図で
ある。FIG. 7 is a diagram schematically showing the structure of a heat treatment apparatus used in this embodiment and each of the following embodiments.
【０１８８】同図に示すように、本実施形態において用
いられる加熱処理装置は、石英製の加熱炉１２２と、カ
ーボン製のサセプタ１２３と、加熱炉１２２の周りに巻
かれたコイル１２４と、水素ガス１２５及び希釈ガスを
加熱炉１２２に供給するためのガス供給系１２６と、ガ
ス排気系１２８と、加熱炉１２２とガス排気系１２８と
をつなぐ排気管１２７に設けられ、加熱炉１２２内の圧
力を調節するためのバルブ１２９とを備えている。な
お、基板１２１の加熱は、コイル１２４の高周波誘導に
より行なう。また、加熱炉１２２の周辺部には、冷却水
を流すことができる構造になっている。As shown in the figure, the heat treatment apparatus used in this embodiment is a heating furnace 122 made of quartz, a susceptor 123 made of carbon, a coil 124 wound around the heating furnace 122, and hydrogen. The gas supply system 126 for supplying the gas 125 and the dilution gas to the heating furnace 122, the gas exhaust system 128, and the exhaust pipe 127 connecting the heating furnace 122 and the gas exhaust system 128 are provided, and the pressure inside the heating furnace 122 is set. And a valve 129 for adjusting The substrate 121 is heated by high frequency induction of the coil 124. In addition, cooling water can be flowed around the heating furnace 122.
【０１８９】次に、本願発明者が見いだした本実施形態
のＳｉＣ基板の処理方法と、この方法により得られる効
果について説明する。Next, the method of treating the SiC substrate of the present embodiment found by the inventor of the present application and the effect obtained by this method will be described.
【０１９０】図６（ａ）〜（ｃ）は、本実施形態のＳｉ
Ｃ基板の処理方法を示す断面図である。FIGS. 6A to 6C show Si of this embodiment.
It is sectional drawing which shows the processing method of C board | substrate.
【０１９１】まず、図６（ａ）に示す工程で、ＳｉＣバ
ルク基板１１３として（０００１）面（ｃ面）から[11
-20]（１１２バー０）方向に８度のオフ角度がついた面
を主面とする４Ｈ−ＳｉＣ基板を準備する。なお、Ｓｉ
Ｃ基板の直径は５０ｍｍでｎ型の導電性を示すものとす
る。First, in the step shown in FIG. 6A, as the SiC bulk substrate 113, the (0001) plane (c-plane) to [11]
-20] A 4H-SiC substrate whose main surface is a surface having an off angle of 8 degrees in the (112 bar 0) direction is prepared. Note that Si
The C substrate has a diameter of 50 mm and exhibits n-type conductivity.
【０１９２】そして、図１７に示す縦型薄膜成長装置の
サセプタ３０２上に基板を設置し、反応炉３００内の気
圧が１０-6Ｐａ台になるまで真空排気する。次に、ガス
供給系３０８より希釈ガス３０６の水素ガス２Ｌ／ｍｉ
ｎを供給して反応炉３００内の圧力を９０ｋＰａとす
る。なお、反応炉３００内の圧力は圧力調整バルブ３１
１を調節することにより制御する。Then, the substrate is placed on the susceptor 302 of the vertical thin film growth apparatus shown in FIG. 17, and vacuum exhaust is performed until the atmospheric pressure in the reaction furnace 300 reaches the level of 10 −6 Pa. Next, from the gas supply system 308, the hydrogen gas of the dilution gas 306 is 2 L / mi.
n is supplied and the pressure in the reaction furnace 300 is set to 90 kPa. The pressure inside the reaction furnace 300 is controlled by the pressure control valve 31.
Control by adjusting 1.
【０１９３】次に、この流量を維持しながら、誘導加熱
装置を用いてコイル３０４に、２０．０ｋＨｚ、２０ｋ
Ｗの高周波電力を印加し、サセプタ３０２を加熱する。
そして、基板の温度は１６００℃で一定に制御する。水
素ガスの流量は一定のまま、原料ガス３０５のプロパン
ガス２ｍＬ／ｍｉｎ、シランガス３ｍＬ／ｍｉｎを反応
炉３００のガス供給口より供給する。原料ガス３０５は
それぞれ５０ｍＬ／ｍｉｎの水素ガスで希釈して供給す
る。Next, while maintaining this flow rate, the coil 304 was set to 20.0 kHz, 20 kHz using an induction heating device.
A high frequency power of W is applied to heat the susceptor 302.
Then, the temperature of the substrate is controlled to be constant at 1600 ° C. With the flow rate of hydrogen gas kept constant, 2 mL / min of propane gas and 3 mL / min of silane gas as the source gas 305 are supplied from the gas supply port of the reaction furnace 300. The raw material gas 305 is diluted with 50 mL / min of hydrogen gas and supplied.
【０１９４】このような条件下で、プロパンガスとシラ
ンガスを誘導加熱されたサセプタ３０２上のＳｉＣ基板
に供給することにより、基板上にＳｉＣ薄膜１１２を成
長させる。成長時間を１時間として、膜厚が約３μｍの
ＳｉＣ薄膜１１２をＳｉＣバルク基板１１３上に形成す
る。Under these conditions, propane gas and silane gas are supplied to the SiC substrate on the susceptor 302 that has been induction heated to grow the SiC thin film 112 on the substrate. With the growth time being one hour, a SiC thin film 112 having a film thickness of about 3 μm is formed on the SiC bulk substrate 113.
【０１９５】なお、本工程で形成されたＳｉＣ薄膜１１
２の上面には、ステップ高さがαでテラス幅がβのマク
ロステップ１１１が生じている。The SiC thin film 11 formed in this step
A macro step 111 having a step height α and a terrace width β is formed on the upper surface of 2.
【０１９６】次に、図６（ｂ）に示す工程で、基板を縦
型薄膜成長装置から取り出した後、図７に示す加熱処理
装置内のサセプタ１２３上に設置する。Next, in the step shown in FIG. 6B, the substrate is taken out from the vertical thin film growth apparatus and then placed on the susceptor 123 in the heat treatment apparatus shown in FIG.
【０１９７】続いて、加熱炉１２２内の気圧が１０-6Ｐ
ａ台になるまで真空排気した後、ガス供給系１２６から
水素ガス１２５を２Ｌ／ｍｉｎの流量で供給して加熱炉
１２２内の圧力を５ｋＰａとする。なお、加熱炉１２２
内の圧力はバルブ１２９を調節することにより制御し、
サセプタ１２３を誘導加熱装置により加熱する。ＳｉＣ
基板の温度は１４５０℃で一定に制御し、１０分間加熱
する。この処理は水素アニーリングと呼ばれる。Subsequently, the atmospheric pressure in the heating furnace 122 is 10 -6 P.
After evacuating to a level of a, hydrogen gas 125 is supplied from the gas supply system 126 at a flow rate of 2 L / min to set the pressure in the heating furnace 122 to 5 kPa. The heating furnace 122
The pressure inside is controlled by adjusting valve 129,
The susceptor 123 is heated by an induction heating device. SiC
The temperature of the substrate is kept constant at 1450 ° C. and heated for 10 minutes. This process is called hydrogen annealing.
【０１９８】図１０は、本工程における基板温度及び水
素ガス供給量の時間変化を示す図である。なお、加熱炉
１２２内の気圧を変えないように希釈ガスをガス供給系
１２６から供給してもよい。FIG. 10 is a diagram showing changes over time in the substrate temperature and the hydrogen gas supply amount in this step. The dilution gas may be supplied from the gas supply system 126 so as not to change the atmospheric pressure in the heating furnace 122.
【０１９９】次に、図６（ｃ）に示す工程で、水素ガス
１２５の供給を止め、基板を加熱処理装置から取り出
す。このとき、ＳｉＣ薄膜１１２の上面に存在したマク
ロステップ１１１は、後述するように、ほぼ消滅してい
る。Next, in the step shown in FIG. 6C, the supply of hydrogen gas 125 is stopped and the substrate is taken out from the heat treatment apparatus. At this time, the macro step 111 existing on the upper surface of the SiC thin film 112 has almost disappeared as described later.
【０２００】以上のようにして、本実施形態のＳｉＣ基
板は作製される。As described above, the SiC substrate of this embodiment is manufactured.
【０２０１】次に、本実施形態の処理方法による効果を
確認するために行った観察結果を説明する。Next, the results of observations carried out to confirm the effects of the processing method of this embodiment will be described.
【０２０２】図８は、水素アニーリング前のＳｉＣ薄膜
１１２の上面形状を示す図であり、図９は、水素アニー
リング後のＳｉＣ薄膜１１２の上面形状を示す図であ
る。なお、両図に示す画像は、原子間力顕微鏡（ＡＦ
Ｍ）によるものである。FIG. 8 is a diagram showing the top shape of the SiC thin film 112 before hydrogen annealing, and FIG. 9 is a diagram showing the top shape of the SiC thin film 112 after hydrogen annealing. The images shown in both figures are atomic force microscopes (AF
M).
【０２０３】ここで、水素アニーリング前の状態とは、
図６（ａ）に示す状態であり、水素アニーリング後の状
態とは、図６（ｃ）に示す状態である。Here, the state before hydrogen annealing is
The state shown in FIG. 6A, and the state after hydrogen annealing is the state shown in FIG. 6C.
【０２０４】図８から分かるように、水素アニーリング
前のＳｉＣ薄膜１１２の上面には、鋸歯状のマクロステ
ップ１１１が見られた。このマクロステップ１１１の寸
法をＡＦＭを用いて評価したところ、ステップ高さが１
０ｎｍ〜５０ｎｍであり、ステップのテラスの幅は７０
０ｎｍ〜２０００ｎｍであることが判明した。As can be seen from FIG. 8, sawtooth macrosteps 111 were observed on the upper surface of the SiC thin film 112 before hydrogen annealing. When the dimension of this macro step 111 is evaluated using AFM, the step height is 1
The width of the terrace of the step is 70 nm.
It was found to be 0 nm to 2000 nm.
【０２０５】これに対し、図９に示す水素アニーリング
後のＳｉＣ薄膜１１２の上面では、アニーリング前と比
べて凹凸が著しく小さくなっており、マクロステップ１
１１がほぼ消失していることが分かる。このＳｉＣ薄膜
１１２の上面を、ＡＦＭを用いて評価したところ、ステ
ップの高さの平均値は約３ｎｍであることが判明した。
なお、各ステップの大きさには若干のばらつきが見られ
たが、ステップ高さはすべて１０ｎｍ以下であった。On the other hand, the unevenness on the upper surface of the SiC thin film 112 after hydrogen annealing shown in FIG. 9 is significantly smaller than that before annealing, and the macro step 1
It can be seen that 11 has almost disappeared. When the upper surface of this SiC thin film 112 was evaluated using AFM, it was found that the average value of the step height was about 3 nm.
Although there was some variation in the size of each step, all step heights were 10 nm or less.
【０２０６】また、ＡＦＭの他に、レーザー顕微鏡を用
いた観察でも、水素アニーリング後のＳｉＣ薄膜１１２
の上面では、マクロステップ１１１が平坦化されている
ことが確認された（図示せず）。In addition to the AFM, the observation using a laser microscope also revealed that the SiC thin film 112 after hydrogen annealing was used.
It was confirmed that the macro step 111 was flattened on the upper surface of (1) (not shown).
【０２０７】これらの観察結果から、水素雰囲気中で基
板を加熱することにより、基板上に形成されたＳｉＣ薄
膜１１２の上面のマクロステップ１１１を平坦化できる
ことが確認された。From these observation results, it was confirmed that the macro step 111 on the upper surface of the SiC thin film 112 formed on the substrate can be flattened by heating the substrate in the hydrogen atmosphere.
【０２０８】なお、図示していないが、水素アニーリン
グ工程では、ＳｉＣ薄膜１１２の上面がエッチングされ
るため、本実施形態の条件では、ＳｉＣ薄膜１１２の厚
さは水素アニーリング処理後の方が処理前と比べて約２
００ｎｍ薄くなっている。Although not shown, in the hydrogen annealing step, the upper surface of the SiC thin film 112 is etched. Therefore, under the conditions of this embodiment, the thickness of the SiC thin film 112 after the hydrogen annealing treatment is before the treatment. About 2 compared to
It is thinner by 00 nm.
【０２０９】また、以上の観察結果から、本実施形態の
方法により作製されるＳｉＣ基板は、図６（ｃ）に示す
ようにＳｉＣバルク基板１１３と、ＳｉＣバルク基板１
１３上にエピタキシャル成長された厚さ約３μｍのＳｉ
Ｃ薄膜１１２とを備えており、ＳｉＣ薄膜１１２は、ス
テップの高さが平均３ｎｍの波状の表面（上面）を有し
ていることが確認された。また、これまでに説明したよ
うに、本実施形態のＳｉＣ基板の特徴は、従来のＳｉＣ
基板の上面で見られたマクロステップが平坦化されてい
ることである。From the above observation results, the SiC substrates manufactured by the method of this embodiment are the SiC bulk substrate 113 and the SiC bulk substrate 1 as shown in FIG. 6C.
Approximately 3 μm thick Si epitaxially grown on 13
It was confirmed that the SiC thin film 112 has a C-shaped thin film 112, and the SiC thin film 112 has a wavy surface (upper surface) having an average step height of 3 nm. Further, as described above, the SiC substrate of the present embodiment is characterized by the conventional SiC.
The macro step seen on the top surface of the substrate is that it is planarized.
【０２１０】次に、水素アニーリングに適する圧力条件
についての検討結果を以下に説明する。Next, the examination results of the pressure conditions suitable for hydrogen annealing will be described below.
【０２１１】まず、加熱炉内の圧力を９０ｋＰａに上げ
て、水素雰囲気中でマクロステップを有するＳｉＣ基板
を加熱した。なお、水素ガスの流量は２Ｌ／ｍｉｎ、Ｓ
ｉＣ基板の温度は１４５０℃とし、その他の条件も図６
（ｂ）に示す工程での条件と同一とした。First, the pressure in the heating furnace was raised to 90 kPa to heat the SiC substrate having macrosteps in a hydrogen atmosphere. The flow rate of hydrogen gas is 2 L / min, S
The temperature of the iC substrate is 1450 ° C., and other conditions are shown in FIG.
The conditions were the same as those in the step shown in (b).
【０２１２】次に、上記の条件で水素アニーリングを行
った後のＳｉＣ基板の上面をＡＦＭ及びレーザー顕微鏡
を用いて観察を行った。その結果、ＳｉＣ薄膜の上面に
はマクロステップが残っており、その形状は、水素アニ
ーリング前とほぼ同様であることが分かった。Next, the upper surface of the SiC substrate after hydrogen annealing under the above conditions was observed using an AFM and a laser microscope. As a result, it was found that macrosteps remained on the upper surface of the SiC thin film, and the shape thereof was almost the same as that before hydrogen annealing.
【０２１３】そこで、種々の条件の下で水素アニーリン
グを行ったところ、処理後のＳｉＣ上面の形状は圧力に
大きく依存していることが明らかになった。すなわち、
検討結果から、水素アニーリングの際の圧力が１０ｋＰ
ａ以下のときにはマクロステップが平坦化され、１０ｋ
Ｐａより高いときには平坦化されないことが見い出され
た。Then, when hydrogen annealing was performed under various conditions, it became clear that the shape of the SiC upper surface after the treatment largely depends on the pressure. That is,
From the examination result, the pressure during hydrogen annealing was 10 kP.
When it is a or less, the macro step is flattened and 10k
It was found that when it is higher than Pa, it is not flattened.
【０２１４】ここで得られた結果より、マクロステップ
が平坦化される原因について以下のことが考えられる。From the results obtained here, the following can be considered as to the cause of flattening the macro step.
【０２１５】まず、水素雰囲気中で高温に保つことによ
り、水素がＳｉＣ基板上面に衝突し、基板上面を削って
いると考えられる。First, it is considered that the hydrogen collides with the upper surface of the SiC substrate and keeps scraping the upper surface of the substrate by keeping it at a high temperature in a hydrogen atmosphere.
【０２１６】特に１０ｋＰａ以下の圧力下では、図６
（ｂ）に示すようにマクロステップ１１１の先端に水素
１１４が衝突し、これにより生じた反応生成種１１５が
昇華することによってエッチングが進む。この結果とし
て、マクロステップ１１１のステップの高さが減少して
上面が平坦になると考えられる。In particular, under a pressure of 10 kPa or less, as shown in FIG.
As shown in (b), hydrogen 114 collides with the tip of macro step 111, and the reaction-produced species 115 generated thereby sublimate to advance etching. As a result, it is considered that the step height of the macro step 111 is reduced and the upper surface becomes flat.
【０２１７】一方、１０ｋＰａよりも高い圧力下では、
水素による反応が主にマクロステップの先端ではなくテ
ラス上で起こるために、ステップの高さはあまり変わら
ず、鋸歯状のマクロステップ１１１は保持されると考え
られる。On the other hand, under a pressure higher than 10 kPa,
Since the reaction by hydrogen mainly occurs on the terrace, not at the tip of the macrostep, the height of the step does not change so much, and it is considered that the serrated macrostep 111 is retained.
【０２１８】これらの結果より、１０ｋＰａ以下の圧力
の水素雰囲気中でＳｉＣ基板を加熱することによってＳ
ｉＣ薄膜の上面に形成されたマクロステップを平坦化す
ることが可能であることが明らかとなった。From these results, by heating the SiC substrate in a hydrogen atmosphere at a pressure of 10 kPa or less, S
It became clear that it is possible to planarize the macrosteps formed on the upper surface of the iC thin film.
【０２１９】このように、本実施形態の方法により作製
されたＳｉＣ基板は、上面の凹凸が従来の基板に比べて
著しく小さくなっているので、これを用いて高耐圧のシ
ョットキーダイオードや、駆動力の大きい電界効果トラ
ンジスタやｐｎダイオード等、種々の半導体素子を製造
することが可能となる。これら半導体素子への応用例に
ついては以後の実施形態で詳述する。As described above, since the SiC substrate manufactured by the method of the present embodiment has significantly smaller irregularities on the upper surface than the conventional substrate, it is used to produce a high breakdown voltage Schottky diode or a drive circuit. It becomes possible to manufacture various semiconductor elements such as a high-effect field effect transistor and a pn diode. Application examples to these semiconductor elements will be described in detail in the following embodiments.
【０２２０】なお、本実施形態のＳｉＣ基板の処理方法
においては、水素アニーリング時の水素の流量を２Ｌ／
ｍｉｎとしたが、この条件に限らなくてもよい。ただ
し、実用上１ｍＬ／ｍｉｎ以上１０Ｌ／ｍｉｎ以下の範
囲にあることが望ましい。In the method for treating a SiC substrate of this embodiment, the flow rate of hydrogen during hydrogen annealing is set to 2 L /
Although it is set to min, the condition is not limited to this. However, for practical use, it is desirable that the range is 1 mL / min or more and 10 L / min or less.
【０２２１】また、本実施形態において、水素アニーリ
ング時の基板温度は１４５０℃としたが、条件検討によ
り、７００℃〜１７００℃の範囲であればＳｉＣ基板上
面の平坦化は可能であることが分かっている。Further, in the present embodiment, the substrate temperature at the time of hydrogen annealing was set to 1450 ° C., but it was found from the examination of the conditions that the upper surface of the SiC substrate can be flattened within the range of 700 ° C. to 1700 ° C. ing.
【０２２２】以上のようにして上面が平坦化されたＳｉ
Ｃバルク基板をデバイスに用いることにより、より高耐
圧で電流駆動力の大きいデバイス性能を実現することが
できる。Si whose upper surface is flattened as described above
By using the C bulk substrate as a device, it is possible to realize device performance with higher withstand voltage and larger current driving force.
【０２２３】また、本実施形態の処理方法においては、
エピタキシャル成長させたＳｉＣ薄膜の上面を平坦化し
たが、マクロステップが形成されたＳｉＣバルク基板の
上面を平坦化することもできる。本実施形態の方法によ
り処理したＳｉＣバルク基板を、例えば第１の実施形態
で説明したＳｉＣ膜の成長方法に適用することにより、
δドープ層の積層構造を有し、上面がより平坦化された
ＳｉＣ基板を得ることができる。このＳｉＣ基板を用い
て、動作速度がより速く、高耐圧の半導体装置を作成す
ることができる。In the processing method of this embodiment,
Although the upper surface of the epitaxially grown SiC thin film is flattened, the upper surface of the SiC bulk substrate on which the macro step is formed may be flattened. By applying the SiC bulk substrate processed by the method of the present embodiment to the growth method of the SiC film described in the first embodiment, for example,
It is possible to obtain a SiC substrate having a stacked structure of δ-doped layers and having a flattened upper surface. Using this SiC substrate, a semiconductor device having a higher operating speed and a higher breakdown voltage can be manufactured.
【０２２４】また、本実施形態の処理方法においては、
上面のステップ高さの平均値が３ｎｍ程度のＳｉＣ基板
を作製したが、水素アニーリングの時間を短縮するなど
して作製した、上面のステップ高さの平均が５ｎｍ程度
のＳｉＣ基板を用いても従来よりも高耐圧で電流駆動力
の大きいデバイス性能を実現することができる。In addition, in the processing method of this embodiment,
Although an SiC substrate with an average step height of the upper surface of about 3 nm was produced, even if an SiC substrate with an average step height of the upper surface of about 5 nm was used, which was produced by shortening the hydrogen annealing time, etc. It is possible to realize device performance with a higher withstand voltage and a larger current driving force.
【０２２５】また、本実施形態においては、ＳｉＣバル
ク基板として４Ｈ−ＳｉＣ基板を用いたが、６Ｈ−Ｓｉ
Ｃや他のポリタイプのＳｉＣ基板を用いてもよい。特
に、β−ＳｉＣ（１１１）面，６Ｈ−ＳｉＣまたは４Ｈ
−ＳｉＣのα−ＳｉＣ（０００１）面及び１５Ｒ−Ｓｉ
ＣのＳｉ面などの面を上面とする基板は、Ｃ（カーボ
ン）面を上面とする基板に比べてＳｉＣ層をエピタキシ
ャル成長させやすいため、好ましく用いられる。In this embodiment, the 4H-SiC substrate is used as the SiC bulk substrate, but the 6H-Si substrate is used.
A C or other polytype SiC substrate may be used. In particular, β-SiC (111) plane, 6H-SiC or 4H
-SiC α-SiC (0001) plane and 15R-Si
A substrate having a surface such as the Si surface of C as an upper surface is preferably used because the SiC layer can be epitaxially grown more easily than a substrate having a C (carbon) surface as an upper surface.
【０２２６】また、本実施形態の方法によれば、ＳｉＣ
薄膜１１２の導電型によらずマクロステップ１１１を平
坦化することができる。Further, according to the method of the present embodiment, SiC
The macro step 111 can be planarized regardless of the conductivity type of the thin film 112.
【０２２７】なお、図１１は、エピタキシャル成長及び
水素アニーリングを同じＣＶＤ炉中で行なう場合の各条
件の時間変化を示す図である。本実施形態においては、
ＳｉＣ薄膜のエピタキシャル成長工程と水素アニーリン
グ工程とを別の炉内で行ったが、図１１に示すように、
ＣＶＤ炉（縦型薄膜成長装置）でＳｉＣ薄膜を成長した
後に原料ガスの供給を停止し、圧力を調整することによ
って、水素アニーリングを行っても差し支えない。この
場合には、基板を移動させる手間がかからないので、効
率的に基板の処理ができる。FIG. 11 is a diagram showing changes over time in each condition when epitaxial growth and hydrogen annealing are performed in the same CVD furnace. In this embodiment,
The epitaxial growth step of the SiC thin film and the hydrogen annealing step were performed in different furnaces. As shown in FIG.
Hydrogen annealing may be performed by stopping the supply of the source gas and adjusting the pressure after growing the SiC thin film in the CVD furnace (vertical thin film growth apparatus). In this case, there is no need to move the substrate, so that the substrate can be processed efficiently.
【０２２８】また、本実施形態の方法において、水素ア
ニーリングの時間は１０分としたが、特に処理時間に上
限はない。最短の処理時間は、水素ガスの流量によって
も変わる。In the method of this embodiment, the hydrogen annealing time was set to 10 minutes, but there is no particular upper limit to the processing time. The shortest processing time also changes depending on the flow rate of hydrogen gas.
【０２２９】なお、本実施形態の方法においては、マク
ロステップ１１１の高さだけエッチングすればよいの
で、ＳｉＣ薄膜１１２の膜厚は約５０ｎｍ以上であるこ
とが好ましい。In the method of the present embodiment, since it is sufficient to etch only the height of the macro step 111, the thickness of the SiC thin film 112 is preferably about 50 nm or more.
【０２３０】また、本実施形態の水素アニーリング工程
においては、水素によるエッチングのために基板上部が
処理前に比べ約２００ｎｍ薄くなったが、水素アニーリ
ングの条件を変えることで、エッチングされるＳｉＣ薄
膜１１２の厚みを制御することができる。これにより、
マクロステップの平坦化処理後のＳｉＣ薄膜１１２の厚
さを調節することが可能である。Further, in the hydrogen annealing step of this embodiment, the upper portion of the substrate is thinned by about 200 nm as compared with that before the processing due to etching by hydrogen, but the SiC thin film 112 to be etched is changed by changing the hydrogen annealing conditions. The thickness of the can be controlled. This allows
It is possible to adjust the thickness of the SiC thin film 112 after the planarization process in the macro step.
【０２３１】また、本実施形態の処理方法は、ＳｉＣ以
外にもＧａＮ、ＧａＡｓなど他の半導体基板にも応用す
ることができる。ただし、水素による基板上面の平坦化
作用は、ＳｉＣの場合に比べると小さい。Further, the processing method of this embodiment can be applied to other semiconductor substrates such as GaN and GaAs in addition to SiC. However, the flattening action of the upper surface of the substrate by hydrogen is smaller than that in the case of SiC.
【０２３２】また、本実施形態の方法では、マクロステ
ップを有する基板を水素雰囲気中で加熱処理したが、水
素に変えて塩化水素（ＨＣｌ）を用いても同様の効果が
ある。ただし、水素の方が効率よく平坦化を行なうこと
ができるので、より好ましい。Further, in the method of this embodiment, the substrate having the macro step is heat-treated in a hydrogen atmosphere, but the same effect can be obtained by using hydrogen chloride (HCl) instead of hydrogen. However, hydrogen is more preferable because it enables efficient planarization.
【０２３３】（第６の実施形態）本発明の第６の実施形
態として、第５の実施形態のＳｉＣ基板を用いて作製し
たショットキーダイオードについて説明する。(Sixth Embodiment) As a sixth embodiment of the present invention, a Schottky diode manufactured using the SiC substrate of the fifth embodiment will be described.
【０２３４】図１２（ａ）〜（ｃ）は、本実施形態に係
るショットキーダイオードを作製する工程を示す断面図
である。12 (a) to 12 (c) are cross-sectional views showing a process of manufacturing the Schottky diode according to this embodiment.
【０２３５】まず、図１２（ａ）に示す工程で、ＳｉＣ
バルク基板１７３として、（０００１）面（ｃ面）から
[11 -20]（１１２バー０）方向に８度のオフ角度がつい
た面を主面とする４Ｈ−ＳｉＣ基板を準備する。なお、
ＳｉＣバルク基板１７３はｎ型で、キャリア濃度は１×
１０18ｃｍ-3とする。First, in the step shown in FIG.
As the bulk substrate 173, from the (0001) plane (c-plane)
A 4H—SiC substrate whose main surface is a surface having an off angle of 8 degrees in the [11 −20] (112 bar 0) direction is prepared. In addition,
The SiC bulk substrate 173 is n-type and has a carrier concentration of 1 ×
It is 10 18 cm -3 .
【０２３６】次に、ＳｉＣバルク基板１７３を図１７に
示す縦型薄膜成長装置の反応炉３００内のサセプタ３０
２に設置する。そして、第５の実施形態と同様、ガス供
給系３０８より水素ガス２Ｌ／ｍｉｎを供給した後、コ
イル３０４の誘導加熱によりＳｉＣバルク基板１７３を
１６００℃にまで加熱する。その後、プロパンガスを２
ｍＬ／ｍｉｎ、シランガスを３ｍＬ／ｍｉｎの流量でそ
れぞれ供給するとともに、ｎ型のドーパントガスである
窒素ガスを供給して、ＳｉＣバルク基板１７３の主面上
にＳｉＣからなる厚さ約１０μｍのｎ型ドープ層１７２
をエピタキシャル成長させる。なお、ｎ型ドープ層１７
２を成長させる際のチャンバー内の圧力は常圧（１気
圧）で、また成長温度は１６００℃でそれぞれ固定す
る。また、ｎ型ドープ層１７２中のキャリア濃度は１×
１０16ｃｍ-3とする。Next, the SiC bulk substrate 173 is transferred to the susceptor 30 in the reaction furnace 300 of the vertical thin film growth apparatus shown in FIG.
Install in 2. Then, as in the fifth embodiment, hydrogen gas of 2 L / min is supplied from the gas supply system 308, and then the SiC bulk substrate 173 is heated to 1600 ° C. by induction heating of the coil 304. After that, add 2 parts of propane gas
mL / min and silane gas are supplied at a flow rate of 3 mL / min, respectively, and nitrogen gas, which is an n-type dopant gas, is supplied to the main surface of the SiC bulk substrate 173. Dope layer 172
Are grown epitaxially. The n-type doped layer 17
The pressure in the chamber when growing 2 is fixed at normal pressure (1 atm), and the growth temperature is fixed at 1600 ° C. The carrier concentration in the n-type doped layer 172 is 1 ×
It is 10 16 cm -3 .
【０２３７】次に、原料ガスの供給を止めるとともに基
板の加熱も止めてｎ型ドープ層１７２の成長を終了させ
る。Next, the supply of the source gas is stopped and the heating of the substrate is stopped, and the growth of the n-type doped layer 172 is completed.
【０２３８】この状態のｎ型ドープ層１７２の上面に
は、ステップ高さの平均値が約５０ｎｍで、ステップの
テラス幅の平均値が約１０００ｎｍであるマクロステッ
プ１７１が形成されている。A macro step 171 having an average step height of about 50 nm and an average terrace width of about 1000 nm is formed on the upper surface of the n-type doped layer 172 in this state.
【０２３９】続いて、図１２（ｂ）に示す工程で、縦型
薄膜成長装置からこの基板を取り出して、図７に示す加
熱処理装置内の加熱炉１２２のサセプタ１２３に設置す
る。その後、炉内の気圧を１０-6Ｐａ台にまで減圧す
る。Subsequently, in the step shown in FIG. 12B, this substrate is taken out from the vertical thin film growth apparatus and placed in the susceptor 123 of the heating furnace 122 in the heat treatment apparatus shown in FIG. After that, the pressure inside the furnace is reduced to the level of 10 −6 Pa.
【０２４０】次に、ガス供給系１２６より水素ガスを２
Ｌ／ｍｉｎの流量で供給して加熱炉１２２内の圧力を５
ｋＰａとした後、基板温度が１４５０℃になるまで加熱
する。そして、基板温度を１４５０℃で１０分間保持す
る。Next, hydrogen gas of 2 is supplied from the gas supply system 126.
It is supplied at a flow rate of L / min to increase the pressure in the heating furnace 122 to 5
After setting to kPa, heating is performed until the substrate temperature reaches 1450 ° C. Then, the substrate temperature is maintained at 1450 ° C. for 10 minutes.
【０２４１】本工程によって、ｎ型ドープ層１７２の上
面に見られたマクロステップ１７１は平坦化される。な
お、この状態のｎ型ドープ層１７２の上面形状について
ＡＦＭを用いて評価したところ、ステップの高さの平均
値は約３ｎｍであることが分かった。By this step, the macro step 171 seen on the upper surface of the n-type doped layer 172 is flattened. When the upper surface shape of the n-type doped layer 172 in this state was evaluated using AFM, it was found that the average step height was about 3 nm.
【０２４２】次に、図１２（ｃ）に示す工程で、ＳｉＣ
バルク基板１７３の裏面（主面と対向する面）に、真空
蒸着装置を用いてニッケル（Ｎｉ）を蒸着する。そし
て、１０００℃で３分間熱アニールを行うことにより、
オーミック電極１７７をＳｉＣバルク基板１７３の裏面
上に形成する。Next, in the step shown in FIG.
Nickel (Ni) is vapor-deposited on the back surface (the surface facing the main surface) of the bulk substrate 173 using a vacuum vapor deposition device. Then, by performing thermal annealing at 1000 ° C. for 3 minutes,
An ohmic electrode 177 is formed on the back surface of the SiC bulk substrate 173.
【０２４３】続いて、ｎ型ドープ層１７２の上にＣＶＤ
法などによりシリコン酸化膜（ＳｉＯ2 ）を形成した
後、その一部分を開口してガードリング１７６を形成す
る。その後、ガードリング１７６の開口領域に金（Ａ
ｕ）を蒸着して、ショットキー電極１７５を形成する。Then, CVD is performed on the n-type doped layer 172.
After a silicon oxide film (SiO 2 ) is formed by a method or the like, a part thereof is opened to form a guard ring 176. After that, gold (A
u) is vapor-deposited to form a Schottky electrode 175.
【０２４４】以上の工程により作製される本実施形態の
ショットキーダイオードは、ｎ型のＳｉＣバルク基板１
７３と、ＳｉＣバルク基板１７３の主面上にエピタキシ
ャル成長され、ｎ型不純物を含むＳｉＣからなる厚さ１
０μｍのｎ型ドープ層１７２と、ｎ型ドープ層１７２上
に設けられ、その一部が開口したＳｉＯ2 からなるガー
ドリング１７６と、ｎ型ドープ層１７２のうちガードリ
ング１７６が開口した領域の上に形成されたＡｕからな
るショットキー電極１７５と、ＳｉＣバルク基板１７３
の裏面上に設けられたＮｉからなるオーミック電極１７
７とを備えている。The Schottky diode of this embodiment manufactured by the above steps is the n-type SiC bulk substrate 1.
73 and a thickness 1 made of SiC containing n-type impurities, which is epitaxially grown on the main surface of the SiC bulk substrate 173.
0 μm n-type doped layer 172, a guard ring 176 made of SiO 2 provided on the n-type doped layer 172 and having a part thereof opened, and an area of the n-type doped layer 172 where the guard ring 176 is opened. Formed of Au on the Schottky electrode 175 and the SiC bulk substrate 173.
Ohmic electrode 17 made of Ni and provided on the back surface of the
7 and 7.
【０２４５】次に、本実施形態のショットキーダイオー
ドの性能を評価するため、電流電圧特性の測定を行なっ
た。この結果について、以下に説明する。Next, in order to evaluate the performance of the Schottky diode of this embodiment, current-voltage characteristics were measured. The result will be described below.
【０２４６】まず、上記図１２（ｂ）の水素アニーリン
グ処理を行わずに作製したショットキーダイオード（本
実施形態の説明では「従来のショットキーダーオード」
と称す）を本実施形態のショットキーダイオードとの比
較のために準備した。なお、両ダイオードのキャリア密
度及びチャネル層の厚みがほぼ同じになるように、従来
のショットキーダイオードのｎ型ドープ層の厚みは１０
μｍ、キャリア密度は１×１０16ｃｍ-3とした。両ショ
ットキーダイオードとも、ＳｉＣ層の成長には図１７に
示す縦型薄膜成長装置を使用するものとする。First, the Schottky diode manufactured without performing the hydrogen annealing treatment shown in FIG. 12B (in the description of this embodiment, "conventional Schottky ode").
(Referred to as “)” was prepared for comparison with the Schottky diode of the present embodiment. The thickness of the n-type doped layer of the conventional Schottky diode is 10 so that the carrier density and the thickness of the channel layer of both diodes are almost the same.
μm, and the carrier density was 1 × 10 16 cm −3 . For both Schottky diodes, the vertical thin film growth apparatus shown in FIG. 17 is used for growing the SiC layer.
【０２４７】この両ショットキーダイオードに逆バイア
ス電圧を印加して、絶縁破壊を起こす電圧である逆耐圧
について測定した。この結果、本発明の方法によって本
実施形態のショットキーダイオードの耐圧は、従来のシ
ョットキーダイオードに比べて高くなっていることが分
かった。A reverse bias voltage was applied to both Schottky diodes, and the reverse breakdown voltage, which is a voltage causing dielectric breakdown, was measured. As a result, it was found that the Schottky diode of the present embodiment has a higher breakdown voltage than the conventional Schottky diode by the method of the present invention.
【０２４８】この理由として、次のことが考えられる。The following can be considered as the reason for this.
【０２４９】まず、従来のショットキーダイオードで
は、マクロステップの存在によりｎ型ドープ層の厚さが
ばらついている。そのため、マクロステップの先端部分
に電界が集中し、逆バイアス電圧を印加した際に容易に
リーク電流が流れると推定される。これに対し、本実施
形態のショットキーダイオードでは、ｎ型ドープ層１７
２の上面が平坦化され、同層の厚みのばらつきが小さい
ため、電界が均一に印加される。このため、ＳｉＣ本来
の性質である、高耐圧特性が得られるものと考えられ
る。First, in the conventional Schottky diode, the thickness of the n-type doped layer varies due to the presence of macrosteps. Therefore, it is presumed that the electric field is concentrated at the tip portion of the macro step and the leak current easily flows when the reverse bias voltage is applied. On the other hand, in the Schottky diode of this embodiment, the n-type doped layer 17
Since the upper surface of 2 is flattened and the variation in the thickness of the same layer is small, the electric field is uniformly applied. Therefore, it is considered that the high breakdown voltage characteristic, which is the original property of SiC, can be obtained.
【０２５０】以上のことから、堆積させたＳｉＣ層の上
面を平坦化することによって、高耐圧という特長を持っ
たショットキーダイオードを作製することが可能となる
ことが示された。From the above, it was shown that it is possible to fabricate a Schottky diode having a characteristic of high breakdown voltage by flattening the upper surface of the deposited SiC layer.
【０２５１】なお、本実施形態においては、第５の実施
形態に係るＳｉＣ基板の応用例としてショットキーダイ
オードを挙げたが、ｎ型のＳｉＣ層とｐ型のＳｉＣ層と
をＳｉＣバルク基板上にそれぞれエピタキシャル成長さ
せたｐｎダイオードを作製することもできる。この際に
は、水素アニーリングは、ｎ型ドープ層の成長後とｐ型
ＳｉＣ層の成長の２回行なう必要がある。この場合は、
図１１に示すような条件で、縦型薄膜成長装置（ＣＶＤ
炉）中で水素アニーリングを行なう。この方法により、
高耐圧のｐｎダイオードを作製することができる。In the present embodiment, a Schottky diode is given as an application example of the SiC substrate according to the fifth embodiment, but an n-type SiC layer and a p-type SiC layer are formed on a SiC bulk substrate. It is also possible to manufacture pn diodes that are epitaxially grown. At this time, hydrogen annealing needs to be performed twice after the growth of the n-type doped layer and the growth of the p-type SiC layer. in this case,
A vertical thin film growth apparatus (CVD
Hydrogen annealing in a furnace). By this method,
A high breakdown voltage pn diode can be manufactured.
【０２５２】また、本実施形態ではＳｉＣバルク基板、
ｎ型ドープ層を有するショットキーダイオードを作製し
たが、水素アニーリングによってＧａＮ層やＧａＡｓ層
の上面を平坦化することもできるので、これら化合物半
導体を用いたダイオードを作製することもできる。In this embodiment, a SiC bulk substrate,
Although the Schottky diode having the n-type doped layer was manufactured, the upper surface of the GaN layer or the GaAs layer can be flattened by hydrogen annealing, so that the diode using these compound semiconductors can also be manufactured.
【０２５３】また、本実施形態のショットキーダイオー
ドでは、ＳｉＣバルク基板として４Ｈ−ＳｉＣ基板を用
いたが、６Ｈ−ＳｉＣや他のポリタイプのＳｉＣ基板を
用いてもよい。Further, in the Schottky diode of this embodiment, the 4H-SiC substrate is used as the SiC bulk substrate, but 6H-SiC or another polytype SiC substrate may be used.
【０２５４】（第７の実施形態）本発明の第７の実施形
態として、第５の実施形態のＳｉＣ基板を用いて作製し
たＭＥＳＦＥＴについて説明する。(Seventh Embodiment) As a seventh embodiment of the present invention, an MESFET manufactured by using the SiC substrate of the fifth embodiment will be described.
【０２５５】図１３（ａ）〜（ｃ）は、本実施形態に係
るＭＥＳＦＥＴを作製する工程を示す断面図である。13 (a) to 13 (c) are cross-sectional views showing the steps of manufacturing the MESFET according to this embodiment.
【０２５６】まず、図１３（ａ）に示す工程で、４Ｈ−
ＳｉＣからなるＳｉＣバルク基板１８４を準備する。次
に、このＳｉＣバルク基板１８４を図１７に示す縦型薄
膜成長装置の反応炉３００内のサセプタ３０２に設置す
る。そして、ガス供給系３０８より２Ｌ／ｍｉｎの流量
で水素ガスを供給した後、ＳｉＣバルク基板１８４を加
熱する。First, in the step shown in FIG. 13A, 4H-
A SiC bulk substrate 184 made of SiC is prepared. Next, this SiC bulk substrate 184 is placed on the susceptor 302 in the reaction furnace 300 of the vertical thin film growth apparatus shown in FIG. Then, after supplying hydrogen gas from the gas supply system 308 at a flow rate of 2 L / min, the SiC bulk substrate 184 is heated.
【０２５７】次に、基板を加熱した状態でプロパンガス
を２ｍＬ／ｍｉｎ、シランガスを３ｍＬ／ｍｉｎの流量
でそれぞれ供給して、ＳｉＣバルク基板１８４上にＳｉ
Ｃからなる厚さ約３μｍのアンドープ層１８３をエピタ
キシャル成長させる。なお、アンドープ層１８３を成長
させる際のチャンバー内の圧力は常圧（１気圧）で一定
とし、成長温度は１６００℃とする。Next, while the substrate is heated, propane gas is supplied at a flow rate of 2 mL / min, and silane gas is supplied at a flow rate of 3 mL / min.
An undoped layer 183 of C having a thickness of about 3 μm is epitaxially grown. The pressure in the chamber when growing the undoped layer 183 is constant at normal pressure (1 atm), and the growth temperature is 1600 ° C.
【０２５８】次に、プロパンガス及びシランガスの供給
を停止し、水素ガスのみを供給する状態で圧力、温度を
低下させて水素アニーリングを行ない、アンドープ層１
８３の上面を平坦化する。Next, the undoped layer 1 was subjected to hydrogen annealing by stopping the supply of propane gas and silane gas and lowering the pressure and temperature while supplying only hydrogen gas.
The upper surface of 83 is flattened.
【０２５９】次に、プロパンガスを２ｍＬ／ｍｉｎ、シ
ランガスを３ｍＬ／ｍｉｎの流量でそれぞれ供給して基
板温度を１６００℃に戻し、窒素ガスをドーパントとし
て供給することにより、平坦化したアンドープ層１８３
上にキャリア濃度が約２×１０17ｃｍ-3で、厚さが４０
０ｎｍのＳｉＣからなるｎ型ドープ層１８２をエピタキ
シャル成長させる。ＡＦＭによる観察から、このｎ型ド
ープ層１８２の上面にはステップ高さの平均値が５０ｎ
ｍで、ステップのテラス幅の平均値が１０００ｎｍであ
るマクロステップ１８１が形成されていることが分かっ
た。Next, propane gas is supplied at a flow rate of 2 mL / min, and silane gas is supplied at a flow rate of 3 mL / min, the substrate temperature is returned to 1600 ° C., and nitrogen gas is supplied as a dopant to flatten the undoped layer 183.
The carrier concentration is about 2 × 10 17 cm -3 and the thickness is 40
An n-type doped layer 182 made of 0 nm SiC is epitaxially grown. From the observation by AFM, the average step height is 50 n on the upper surface of the n-type doped layer 182.
It was found that the macro step 181 having an average terrace width of 1000 nm was formed at m.
【０２６０】次に、図１３（ｂ）に示す工程で、上記の
縦型薄膜成長装置からこの基板を取り出し、図７に示す
加熱処理装置の加熱炉１２２のサセプタ１２３上に設置
する。その後、炉内の気圧を１０-6Ｐａ台にまで減圧す
る。Next, in the step shown in FIG. 13B, this substrate is taken out from the vertical thin film growth apparatus and placed on the susceptor 123 of the heating furnace 122 of the heat treatment apparatus shown in FIG. After that, the pressure inside the furnace is reduced to the level of 10 −6 Pa.
【０２６１】次に、ガス供給系１２６より水素ガスを２
Ｌ／ｍｉｎの流量で供給して加熱炉１２２内の圧力を５
ｋＰａとした後に、基板を１４５０℃にまで加熱する。
なお、加熱時間は１０分間とする。Next, hydrogen gas of 2 is supplied from the gas supply system 126.
It is supplied at a flow rate of L / min to increase the pressure in the heating furnace 122 to 5
After setting to kPa, the substrate is heated to 1450 ° C.
The heating time is 10 minutes.
【０２６２】この処理によって、ｎ型ドープ層１８２の
上面は平坦化され、マクロステップ１８１がほとんど見
られなくなる。ここで、基板の上面形状についてＡＦＭ
を用いて評価したところ、ステップの高さの平均値は３
ｎｍであった。なお、ｎ型ドープ層１８２の表層がエッ
チングされるため、ｎ型ドープ層１８２の厚みは２００
ｎｍとなる。By this treatment, the upper surface of the n-type doped layer 182 is flattened and the macro step 181 is hardly seen. Here, regarding the top surface shape of the substrate, AFM
When evaluated using, the average value of the step height is 3
was nm. Since the surface layer of the n-type doped layer 182 is etched, the thickness of the n-type doped layer 182 is 200.
nm.
【０２６３】次に、図１３（ｃ）に示す工程で、ｎ型ド
ープ層１８２上にＳｉＯ2 層を形成した後その一部をエ
ッチングして開口させる。次いで、このＳｉＯ2 層をマ
スクとして、ｎ型ドープ層１８２にニッケル（Ｎｉ）を
蒸着する。続いて、マスクとなったＳｉＯ2層を除去す
る。その後、１０００℃で３分間アニーリングを行なう
ことにより、オーミック電極であるソース電極１８７及
びドレイン電極１８８をそれぞれ形成する。Next, in the step shown in FIG. 13C, a SiO 2 layer is formed on the n-type doped layer 182, and then a part thereof is etched to form an opening. Next, using this SiO 2 layer as a mask, nickel (Ni) is vapor-deposited on the n-type doped layer 182. Then, the SiO 2 layer which has become the mask is removed. After that, annealing is performed at 1000 ° C. for 3 minutes to form the source electrode 187 and the drain electrode 188 which are ohmic electrodes.
【０２６４】次に、同様のマスクを用いてｎ型ドープ層
１８２上のソース電極１８７とドレイン電極１８８の間
に金（Ａｕ）を蒸着して、ショットキー電極となるゲー
ト電極１８６を形成する。以上のようにして本実施形態
のＭＥＳＦＥＴは作製される。Next, using the same mask, gold (Au) is vapor-deposited between the source electrode 187 and the drain electrode 188 on the n-type doped layer 182 to form a gate electrode 186 which will be a Schottky electrode. The MESFET of this embodiment is manufactured as described above.
【０２６５】なお、本実施形態に係るＭＥＳＦＥＴのチ
ャネル層の厚みは２００ｎｍ、キャリア密度は２×１０
17ｃｍ-3であり、ゲート長は約０．５μｍである。The channel layer of the MESFET according to this embodiment has a thickness of 200 nm and a carrier density of 2 × 10.
It is 17 cm −3 and the gate length is about 0.5 μm.
【０２６６】以上のことから、本実施形態のＭＥＳＦＥ
Ｔは、ｎ型のＳｉＣバルク基板１８４と、ＳｉＣバルク
基板１８４上にエピタキシャル成長されたアンドープの
ＳｉＣからなるアンドープ層１８３と、アンドープ層１
８３の上に設けられ、厚さ約２００ｎｍのｎ型ＳｉＣか
らなるｎ型ドープ層１８２と、ｎ型ドープ層１８２上に
設けられたＡｕからなるゲート電極１８６と、ｎ型ドー
プ層１８２上のゲート電極１８６の両側方にそれぞれ設
けられたＮｉからなるソース電極１８７及びドレイン電
極１８８とを備えている。また、ｎ型ドープ層１８２の
上面には、ステップ高さの平均が約３ｎｍの凹凸が見ら
れる。なお、ソース電極１８７及びドレイン電極１８８
とゲート電極１８６とは互いに間隔をとって設けられて
いる。From the above, the MESFE of this embodiment is
T is an n-type SiC bulk substrate 184, an undoped layer 183 made of undoped SiC epitaxially grown on the SiC bulk substrate 184, and the undoped layer 1
83, an n-type doped layer 182 made of n-type SiC having a thickness of about 200 nm, a gate electrode 186 made of Au provided on the n-type doped layer 182, and a gate on the n-type doped layer 182. A source electrode 187 and a drain electrode 188 made of Ni are provided on both sides of the electrode 186. Further, on the upper surface of the n-type doped layer 182, unevenness having an average step height of about 3 nm is seen. Note that the source electrode 187 and the drain electrode 188
And the gate electrode 186 are provided at a distance from each other.
【０２６７】次に、本実施形態に係るＭＥＳＦＥＴの性
能を調べるために、ドレイン電流とゲート電圧との関係
を測定した。その結果について以下説明する。Next, in order to investigate the performance of the MESFET according to this embodiment, the relationship between the drain current and the gate voltage was measured. The results will be described below.
【０２６８】まず、比較のために、図１３（ｂ）に示す
水素アニーリングを行わずに作製したＭＥＳＦＥＴを準
備した。なお、このＭＥＳＦＥＴのチャネル層の厚みは
２００ｎｍ、キャリア密度は２×１０17ｃｍ-3、ゲート
長は約０．５μｍとして、両者のキャリア密度及びチャ
ネル層の厚みがほぼ同じになるようにした。本実施形態
において、このＭＥＳＦＥＴを「従来のＭＥＳＦＥＴ」
と称す。First, for comparison, a MESFET prepared without hydrogen annealing shown in FIG. 13B was prepared. The thickness of the channel layer of this MESFET was 200 nm, the carrier density was 2 × 10 17 cm −3 , and the gate length was about 0.5 μm so that the carrier density and the thickness of the channel layer were substantially the same. In the present embodiment, this MESFET is referred to as "conventional MESFET".
Called.
【０２６９】次に、本実施形態及び従来のＭＥＳＦＥＴ
の電流電圧特性を調べた。具体的には、両ＭＥＳＦＥＴ
のしきい値電圧付近の相互コンダクタンスを測定して比
較した。Next, this embodiment and the conventional MESFET
The current-voltage characteristics of Specifically, both MESFETs
The transconductance near the threshold voltage was measured and compared.
【０２７０】その結果、本実施形態のＭＥＳＦＥＴで
は、従来のＭＥＳＦＥＴに比べて相互コンダクタンスの
値が約２倍近く高くなっていることが判明した。この理
由としては、次のことが考えられる。As a result, it has been found that the MESFET of this embodiment has a transconductance value almost twice as high as that of the conventional MESFET. The reason for this is considered as follows.
【０２７１】まず、従来のＭＥＳＦＥＴでは、チャネル
となるｎ型ドープ層の上面にマクロステップが存在する
ため、キャリアの移動が妨げられ、キャリアの移動度が
低下すると推定される。これに対し、本実施形態のＭＥ
ＳＦＥＴでは、ｎ型ドープ層１８２が平坦化されている
ので、キャリアの移動が妨げられず、キャリア移動度が
大きくなると考えられる。なお、このことは、ＭＥＳＦ
ＥＴに限らず横方向（基板面に対し平行方向）に電流が
流れるＭＩＳＦＥＴやバイポーラトランジスタにもあて
はまる。First, in the conventional MESFET, since the macrosteps are present on the upper surface of the n-type doped layer serving as the channel, it is presumed that the movement of carriers is hindered and the mobility of carriers is lowered. In contrast, the ME of the present embodiment
In the SFET, since the n-type doped layer 182 is flattened, it is considered that carrier mobility is not hindered and carrier mobility is increased. In addition, this is the MESF
This applies not only to ET, but also to MISFETs and bipolar transistors in which a current flows in the lateral direction (direction parallel to the substrate surface).
【０２７２】以上のことから、チャネルとなるＳｉＣ層
の上面を平坦化することにより、キャリア移動度が大き
く、動作速度の速いＭＥＳＦＥＴを作製できることが示
された。また、本実施形態のＭＥＳＦＥＴにおいては、
ＳｉＣ本来の高耐圧性を発揮できるので、ＧａＡｓ（ガ
リウム・ヒ素）を基板とするＭＥＳＦＥＴに比べ、大き
い駆動電流が得られる。From the above, it was shown that by flattening the upper surface of the SiC layer which becomes the channel, a MESFET having a large carrier mobility and a high operating speed can be manufactured. Further, in the MESFET of this embodiment,
Since the high withstand voltage characteristic of SiC can be exhibited, a larger drive current can be obtained as compared with MESFETs using GaAs (gallium arsenide) as a substrate.
【０２７３】なお、本実施形態においては、第５の実施
形態のＳｉＣ基板をＭＥＳＦＥＴに応用する例を示した
が、このＳｉＣ基板は、上述のようにＭＩＳＦＥＴやバ
イポーラトランジスタなどの横型構造を有するＳｉＣ半
導体素子にも応用することができる。例えばｎ型ＭＩＳ
ＦＥＴを形成する場合には、ＳｉＣバルク基板上にｐ型
のＳｉＣをエピタキシャル成長させてから水素アニーリ
ングを行ない、上面が平坦化されたＳｉＣ層の上にゲー
ト絶縁膜及びゲート電極を設け、ゲート電極の両側方に
ｎ型不純物をイオン注入し、不純物拡散層を設ければよ
い。In the present embodiment, an example is shown in which the SiC substrate of the fifth embodiment is applied to MESFET. However, this SiC substrate has a lateral structure such as MISFET or bipolar transistor as described above. It can also be applied to semiconductor devices. For example, n-type MIS
When forming a FET, hydrogen annealing is performed after epitaxially growing p-type SiC on a SiC bulk substrate, and a gate insulating film and a gate electrode are provided on the SiC layer whose upper surface is flattened. N-type impurities may be ion-implanted on both sides to provide impurity diffusion layers.
【０２７４】なお、本実施形態のＭＥＳＦＥＴにおいて
は、ｎ型ドープ層１８２の厚みが約２００ｎｍ、アンド
ープ層１８３の厚さを約３μｍとしたが、両層の厚みと
もこれに限らなくてもよい。Although the thickness of the n-type doped layer 182 is about 200 nm and the thickness of the undoped layer 183 is about 3 μm in the MESFET of this embodiment, the thickness of both layers is not limited to this.
【０２７５】また、本実施形態のＭＥＳＦＥＴにおいて
も第６の実施形態のショットキーダイオードと同様に、
４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いるこ
とができる。Further, also in the MESFET of this embodiment, like the Schottky diode of the sixth embodiment,
Substrates of polytypes other than 4H-SiC can be used.
【０２７６】（第８の実施形態）本発明の第８の実施形
態として、第５の実施形態のＳｉＣ基板を用いて作製し
た縦型ＭＯＳＦＥＴについて説明する。(Eighth Embodiment) As an eighth embodiment of the present invention, a vertical MOSFET manufactured using the SiC substrate of the fifth embodiment will be described.
【０２７７】図１４（ａ）〜（ｃ）は、本実施形態に係
る縦型ＭＯＳＦＥＴを作製する工程を示す断面図であ
る。14 (a) to 14 (c) are cross-sectional views showing the steps of manufacturing the vertical MOSFET according to this embodiment.
【０２７８】まず、図１４（ａ）に示す工程で、４Ｈ−
ＳｉＣからなるＳｉＣバルク基板１９３を準備する。こ
の基板はｎ型で、キャリア濃度は１×１０18ｃｍ-3とす
る。次に、ＳｉＣバルク基板１９３を図１７に示す縦型
薄膜成長装置の反応炉３００内のサセプタ３０２に設置
する。そして、ガス供給系３０８より２Ｌ／ｍｉｎの流
量で水素ガスを供給した後、ＳｉＣバルク基板１９３を
加熱する。First, in the step shown in FIG. 14A, 4H-
A SiC bulk substrate 193 made of SiC is prepared. This substrate is n-type and has a carrier concentration of 1 × 10 18 cm −3 . Next, the SiC bulk substrate 193 is placed on the susceptor 302 in the reaction furnace 300 of the vertical thin film growth apparatus shown in FIG. Then, after supplying hydrogen gas from the gas supply system 308 at a flow rate of 2 L / min, the SiC bulk substrate 193 is heated.
【０２７９】次に、基板を加熱した状態でプロパンガス
を２ｍＬ／ｍｉｎ、シランガスを３ｍＬ／ｍｉｎの流量
で供給するとともに、ｎ型のドーパントガスである窒素
ガスを供給して、ＳｉＣバルク基板１９３の主面上にｎ
型のＳｉＣからなる厚さ１０μｍのｎ型ドープ層１９２
をエピタキシャル成長させる。なお、ｎ型ドープ層１９
２を成長させる際のチャンバー内の圧力は常圧で一定と
し、成長温度は１６００℃とする。このｎ型ドープ層１
９２中のキャリア濃度は２×１０17ｃｍ-3とする。ＡＦ
Ｍによる観察から、このｎ型ドープ層１９２の上面には
ステップ高さの平均値が５０ｎｍで、ステップのテラス
幅の平均値が１０００ｎｍであるマクロステップ１９１
が形成されていることが分かった。Next, while the substrate is heated, propane gas is supplied at a flow rate of 2 mL / min and silane gas is supplied at a flow rate of 3 mL / min, and nitrogen gas, which is an n-type dopant gas, is supplied to the SiC bulk substrate 193. N on the main surface
-Type SiC n-type doped layer 192 with a thickness of 10 μm
Are grown epitaxially. The n-type doped layer 19
The pressure in the chamber when growing 2 is constant at normal pressure, and the growth temperature is 1600 ° C. This n-type doped layer 1
The carrier concentration in 92 is 2 × 10 17 cm −3 . AF
From the observation by M, the macro step 191 in which the average value of the step height is 50 nm and the average value of the terrace width of the step is 1000 nm on the upper surface of the n-type doped layer 192.
Was found to have been formed.
【０２８０】次に、図１４（ｂ）に示す工程で、上記の
縦型薄膜成長装置からこの基板を取り出し、図７に示す
加熱処理装置の加熱炉１２２のサセプタ１２３上に設置
する。その後、炉内の気圧を１０-6Ｐａ台にまで減圧す
る。Next, in the step shown in FIG. 14B, this substrate is taken out of the vertical thin film growth apparatus and placed on the susceptor 123 of the heating furnace 122 of the heat treatment apparatus shown in FIG. After that, the pressure inside the furnace is reduced to the level of 10 −6 Pa.
【０２８１】次に、ガス供給系１２６より水素ガスを２
Ｌ／ｍｉｎの流量で供給して加熱炉１２２内の圧力を５
ｋＰａとした後に、基板を１４５０℃にまで加熱した。
なお、加熱時間は１０分間とする。この工程によって、
ｎ型ドープ層１９２の上面のマクロステップ１９１を平
坦化する。なお、ｎ型ドープ層１９２の上面形状をＡＦ
Ｍを用いて評価したところ、ステップの高さの平均値は
３ｎｍであった。Next, hydrogen gas of 2 is supplied from the gas supply system 126.
It is supplied at a flow rate of L / min to increase the pressure in the heating furnace 122 to 5
After setting to kPa, the substrate was heated to 1450 ° C.
The heating time is 10 minutes. By this process,
The macro step 191 on the upper surface of the n-type doped layer 192 is planarized. The top surface shape of the n-type doped layer 192 is AF
When evaluated using M, the average step height was 3 nm.
【０２８２】次に、図１４（ｃ）に示す工程で、ＭＯＳ
ＦＥＴのチャネル層を形成するためにｎ型ドープ層１９
２にアルミニウムイオン（Ａｌ）をイオン注入し、活性
化アニールを行なう。これにより、ｎ型ドープ層１９２
の一部が、キャリア濃度が１×１０16ｃｍ-3のｐ型ウェ
ル１９５となる。Next, in the step shown in FIG.
N-type doped layer 19 for forming a channel layer of FET
Aluminum ions (Al) are ion-implanted in 2 and activation annealing is performed. Thereby, the n-type doped layer 192
Part of this becomes a p-type well 195 having a carrier concentration of 1 × 10 16 cm −3 .
【０２８３】次に、ＭＯＳＦＥＴのソースのコンタクト
層を形成するために窒素イオンをｐ型ウェル１９５に注
入し、活性化アニールを行なう。これにより、ｐ型ウェ
ル１９５の一部が、キャリア濃度が１×１０18ｃｍ-3の
ｎ型ウェル１９６となる。Next, in order to form the source contact layer of the MOSFET, nitrogen ions are injected into the p-type well 195 and activation annealing is performed. As a result, part of the p-type well 195 becomes the n-type well 196 having a carrier concentration of 1 × 10 18 cm −3 .
【０２８４】次に、約１１００℃で熱酸化することで基
板上にＳｉＯ2 からなる厚さ３０ｎｍのゲート絶縁膜１
９９を形成する。次いで、バッファードフッ酸によりＳ
ｉＯ 2 のうちｎ型ウェル１９６の上にある部分を除去す
る。その後、電子ビーム（ＥＢ）蒸着装置を用いてｎ型
ウェル１９６の上面及びＳｉＣバルク基板１９３の裏面
にＮｉを蒸着する。続いて、加熱炉で１０００℃で加熱
することで、ｎ型ウェル１９６上にはオーミック電極と
なるソース電極１９７を、ＳｉＣバルク基板１９３の裏
面上にもオーミック電極となるドレイン電極１９８をそ
れぞれ形成する。Next, thermal oxidation is performed at about 1100 ° C.
SiO on the plate2 30nm thick gate insulating film 1
To form 99. Then S with buffered hydrofluoric acid
iO 2 Of the upper part of the n-type well 196 is removed.
It Then, using an electron beam (EB) vapor deposition device, n-type
The upper surface of the well 196 and the rear surface of the SiC bulk substrate 193
Ni is vapor-deposited on. Then, heat at 1000 ℃ in the heating furnace
By doing so, an ohmic electrode is formed on the n-type well 196.
The source electrode 197 is formed on the back surface of the SiC bulk substrate 193.
A drain electrode 198 to be an ohmic electrode is also formed on the surface.
Form each.
【０２８５】続いて、ゲート絶縁膜上にチタン（Ｔｉ）
を蒸着して、ゲート電極２００の形成を行なう。なお、
ゲート長は約１μｍとする。Then, titanium (Ti) is formed on the gate insulating film.
Is vapor-deposited to form the gate electrode 200. In addition,
The gate length is about 1 μm.
【０２８６】以上のようにして作製される本実施形態の
縦型ＭＯＳＦＥＴは、ｎ型のＳｉＣバルク基板１９３
と、ＳｉＣバルク基板１９３の主面上にエピタキシャル
成長され、窒素を含む厚さ１０μｍのｎ型ドープ層１９
２と、ｎ型ドープ層１９２に囲まれて設けられ、Ａｌを
含むｐ型ウェル１９５と、ｐ型ウェル１９５に囲まれて
設けられ、窒素を含むｎ型ウェル１９６と、２つのｐ型
ウェル１９５とその間に挟まれたｎ型ドープ層１９２の
上に設けられたＳｉＯ2 からなるゲート絶縁膜１９９
と、ゲート絶縁膜１９９の上に設けられたＴｉからなる
ゲート電極２００と、ｎ型ウェル１９６の上に設けら
れ、Ｎｉからなるソース電極１９７と、ＳｉＣバルク基
板１９３の裏面上に設けられたＮｉからなるドレイン電
極１９８とを備えている。また、ｎ型ドープ層１９２、
ｐ型ウェル１９５及びｎ型ウェル１９６の各上面は平坦
化されている。The vertical MOSFET of this embodiment manufactured as described above is an n-type SiC bulk substrate 193.
And an n-type doped layer 19 containing nitrogen and having a thickness of 10 μm, which is epitaxially grown on the main surface of the SiC bulk substrate 193.
2, a p-type well 195 containing Al and a p-type well 195, an n-type well 196 containing nitrogen and two p-type wells 195. And a gate insulating film 199 made of SiO 2 provided on the n-type doped layer 192 sandwiched therebetween.
, A gate electrode 200 made of Ti provided on the gate insulating film 199, a source electrode 197 made of Ni provided on the n-type well 196, and a Ni provided on the back surface of the SiC bulk substrate 193. And a drain electrode 198. In addition, the n-type doped layer 192,
The upper surfaces of the p-type well 195 and the n-type well 196 are flattened.
【０２８７】次に、本実施形態に係る縦型ＭＯＳＦＥＴ
の性能を調べるために、ドレイン電流とゲート電圧との
関係を測定した。その結果について以下説明する。Next, the vertical MOSFET according to the present embodiment.
In order to investigate the performance of, the relationship between the drain current and the gate voltage was measured. The results will be described below.
【０２８８】まず、比較のために、図１４（ｂ）に示す
水素アニーリングを行わずに作製した縦型ＭＯＳＦＥＴ
を準備した。なお、水素アニーリング以外の工程は全て
本実施形態の縦型ＭＯＳＦＥＴと同一にし、構造も本実
施形態の縦型ＭＯＳＦＥＴと同じとし、ゲート長は約１
μｍとした。この縦型ＭＯＳＦＥＴを、本実施形態の説
明中では「従来の縦型ＭＯＳＦＥＴ」と称す。First, for comparison, a vertical MOSFET manufactured without hydrogen annealing shown in FIG.
Prepared. The steps other than hydrogen annealing are the same as those of the vertical MOSFET of the present embodiment, the structure is the same as that of the vertical MOSFET of the present embodiment, and the gate length is about 1.
μm. This vertical MOSFET is referred to as a "conventional vertical MOSFET" in the description of this embodiment.
【０２８９】次に、本実施形態及び従来の縦型ＭＯＳＦ
ＥＴの電流電圧特性を調べた。具体的には、両縦型ＭＯ
ＳＦＥＴのしきい値電圧付近の相互コンダクタンスを測
定して比較した。Next, this embodiment and the conventional vertical MOSF.
The current-voltage characteristics of ET were investigated. Specifically, both vertical MO
The transconductance near the threshold voltage of the SFET was measured and compared.
【０２９０】その結果、本実施形態の縦型ＭＯＳＦＥＴ
では、従来の縦型ＭＯＳＦＥＴに比べて相互コンダクタ
ンスの値が約２倍近く高くなっていることが判明した。
この理由としては、次のことが考えられる。As a result, the vertical MOSFET of this embodiment
Then, it was found that the value of the transconductance was nearly twice as high as that of the conventional vertical MOSFET.
The reason for this is considered as follows.
【０２９１】まず、従来の縦型ＭＯＳＦＥＴでは、上述
のようにｎ型ドープ層，ｐ型ウェル及びｎ型ウェルの上
面にマクロステップが存在する。マクロステップのステ
ップ高さが平均５０ｎｍ、テラス幅が１０００ｎｍであ
るのに対し、その上に設けられるゲート絶縁膜の厚さは
約３０ｎｍしかない。そのため、従来の縦型ＭＯＳＦＥ
Ｔではゲート絶縁膜の膜厚が不均一になり、チャネルと
なる絶縁膜直下でのキャリアの移動が妨げられると考え
られる。また、ゲート絶縁膜には不均一な電界が加わ
り、ゲート絶縁膜の耐圧も低下すると推定される。First, in the conventional vertical MOSFET, macrosteps are present on the upper surfaces of the n-type doped layer, the p-type well and the n-type well as described above. The step height of the macro step is 50 nm on average and the terrace width is 1000 nm, whereas the thickness of the gate insulating film provided thereon is only about 30 nm. Therefore, the conventional vertical MOSFE
At T, it is considered that the film thickness of the gate insulating film becomes non-uniform and the movement of carriers immediately below the insulating film serving as the channel is hindered. It is also presumed that a non-uniform electric field is applied to the gate insulating film, and the breakdown voltage of the gate insulating film is also reduced.
【０２９２】これに対し、本実施形態の縦型ＭＯＳＦＥ
Ｔでは、マクロステップが平坦化されているため、ゲー
ト絶縁膜１９９の厚さも均一になっており、ゲート絶縁
膜１９９直下（ｐ型ウェル１９５）でのキャリアの移動
が妨げられず、動作速度を向上させることができる。ま
た、動作時には、ゲート絶縁膜１９９全体に均一に電圧
が印加されるので、ゲート絶縁膜の耐圧も向上する。ま
た、ソース電極１９７とｎ型ウェル１９６との界面も平
坦になっているため、従来の縦型ＭＯＳＦＥＴに比べて
キャリアの移動度が向上していることも考えられる。On the other hand, the vertical MOSFE of this embodiment
In T, since the macro step is flattened, the thickness of the gate insulating film 199 is also uniform, the movement of carriers directly below the gate insulating film 199 (p-type well 195) is not hindered, and the operation speed is increased. Can be improved. Further, since the voltage is uniformly applied to the entire gate insulating film 199 during operation, the breakdown voltage of the gate insulating film is also improved. Further, since the interface between the source electrode 197 and the n-type well 196 is also flat, it is considered that the carrier mobility is improved as compared with the conventional vertical MOSFET.
【０２９３】以上のことから、上面が平坦化された第５
の実施形態のＳｉＣ基板を用いることにより、高利得で
動作速度が速く、且つ高電圧条件でも使用可能な縦型Ｍ
ＯＳＦＥＴを作製することができることが示された。From the above, the fifth surface of which the upper surface is flattened
By using the SiC substrate of the above embodiment, the vertical M having a high gain and a high operation speed and usable even under a high voltage condition
It has been shown that OSFETs can be made.
【０２９４】なお、本実施形態の縦型ＭＯＳＦＥＴにお
いては、ｐ型ウェル１９５をチャネルとして用いたが、
ＳｉＣバルク基板１９３，ｎ型ドープ層１９２及びｎ型
ウェル１９６をｐ型にし、ｐ型ウェル１９５をｎ型とし
てもよい。Although the p-type well 195 is used as a channel in the vertical MOSFET of this embodiment,
The SiC bulk substrate 193, the n-type doped layer 192, and the n-type well 196 may be p-type, and the p-type well 195 may be n-type.
【０２９５】また、本実施形態の縦型ＭＯＳＦＥＴにお
いて、ｎ型ドープ層１９２の厚みを１０μｍとしたが、
これより厚くてもよいし、逆に薄くてもよい。In the vertical MOSFET of this embodiment, the thickness of the n-type doped layer 192 is 10 μm,
It may be thicker or thinner than this.
【０２９６】また、本実施形態の縦型ＭＯＳＦＥＴにお
いても第６の実施形態のショットキーダイオードと同様
に、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用い
ることができる。Also in the vertical MOSFET of this embodiment, a substrate of polytype other than 4H—SiC can be used as in the Schottky diode of the sixth embodiment.
【０２９７】なお、本実施形態においては、縦型ＭＯＳ
ＦＥＴの例を説明したが、マクロステップを平坦化した
ＳｉＣ基板は、これに限らずいかなる構成の縦型構造の
ＳｉＣ薄膜半導体素子を作製するのにも有効である。In the present embodiment, the vertical MOS
Although the example of the FET has been described, the SiC substrate having the flattened macro step is not limited to this, and is also effective for producing a vertical structure SiC thin film semiconductor element of any configuration.
【０２９８】（第９の実施形態）本発明の第９の実施形
態として、第１の実施形態で説明したＳｉＣ薄膜の成長
方法と第５の実施形態で説明した基板上面の処理方法と
を組み合わせて作製されたＭＯＳＦＥＴについて説明す
る。(Ninth Embodiment) As a ninth embodiment of the present invention, the method for growing a SiC thin film described in the first embodiment and the method for processing the upper surface of the substrate described in the fifth embodiment are combined. The MOSFET thus manufactured will be described.
【０２９９】まず、本実施形態のＭＯＳＦＥＴの製造方
法について説明する。First, a method of manufacturing the MOSFET of this embodiment will be described.
【０３００】図１５（ａ）〜（ｃ）は、本実施形態のＭ
ＯＳＦＥＴの製造方法を示す断面図である。FIGS. 15 (a) to 15 (c) show M of this embodiment.
FIG. 6 is a cross-sectional view showing the method of manufacturing the OSFET.
【０３０１】図１５（ａ）に示す工程で、ＳｉＣバルク
基板２０３として（０００１）面（ｃ面）から[11 -20]
方向に８度のオフ角度がついた面を主面とするＰ型４Ｈ
−ＳｉＣ基板を準備する。次に、第５の実施形態で説明
した方法で水素アニーリングを行い、ＳｉＣバルク基板
２０３の上面を平坦化する。この水素アニーリングは図
１７に示す縦型薄膜成長装置内で行い、基板温度が１４
５０℃、水素ガス１２５の流量が２Ｌ／ｍｉｎで、装置
内の圧力を５ｋＰａ程度として約１０分間行なう。In the step shown in FIG. 15A, as the SiC bulk substrate 203, from the (0001) plane (c-plane) to [11 -20].
P-type 4H whose main surface is a surface with an 8 degree off angle
-Prepare a SiC substrate. Next, hydrogen annealing is performed by the method described in the fifth embodiment to planarize the upper surface of the SiC bulk substrate 203. This hydrogen annealing is performed in the vertical thin film growth apparatus shown in FIG.
The temperature is 50 ° C., the flow rate of the hydrogen gas 125 is 2 L / min, the pressure in the apparatus is about 5 kPa, and the operation is performed for about 10 minutes.
【０３０２】次に、第１の実施形態で説明した方法によ
り、ＳｉＣバルク基板上に厚さ約３μｍのＳｉＣからな
るｐ型ドープ層２０２をエピタキシャル成長させる。こ
の際の基板温度、原料ガスの流量、キャリアガスの流量
変化は図２のようになっている。なお、エピタキシャル
成長の温度は１６００℃である。この段階での基板上面
のステップ高さの平均は、１０ｎｍ以下となっている。Next, the p-type doped layer 202 of SiC having a thickness of about 3 μm is epitaxially grown on the SiC bulk substrate by the method described in the first embodiment. Changes in the substrate temperature, the flow rate of the source gas, and the flow rate of the carrier gas at this time are as shown in FIG. The temperature for epitaxial growth is 1600 ° C. The average step height of the upper surface of the substrate at this stage is 10 nm or less.
【０３０３】続いて、図１５（ｂ）に示す工程で、第１
の実施形態と同様の方法により、厚さが３００ｎｍの積
層部２０５を形成する。Then, in the step shown in FIG. 15B, the first
The laminated portion 205 having a thickness of 300 nm is formed by a method similar to that of the above embodiment.
【０３０４】具体的には、基板温度を１６００℃に保持
し、キャリアガスとして流量２Ｌ／ｍｉｎの水素ガスを
供給する。これと同時に炭素の原料ガス３０５としてプ
ロパンガスを２ｍＬ／ｍｉｎの流量で、Ｓｉの原料ガス
３０５としてシランガスを流量３ｍＬ／ｍｉｎで供給
し、間欠的に窒素をガスを供給する。Specifically, the substrate temperature is maintained at 1600 ° C., and hydrogen gas having a flow rate of 2 L / min is supplied as a carrier gas. At the same time, propane gas is supplied as the carbon source gas 305 at a flow rate of 2 mL / min, silane gas is supplied as the Si source gas 305 at a flow rate of 3 mL / min, and nitrogen gas is intermittently supplied.
【０３０５】積層部２０５は、濃度が１×１０18atoms
・ｃｍ-3の窒素を含む厚さ１０ｎｍのδドープ層と、濃
度が１×１０16atoms・ｃｍ-3以下の窒素を含む厚さ５
０ｎｍの低濃度ドープ層とが交互に各５層ずつ積層され
た構造をとっている。The laminated portion 205 has a concentration of 1 × 10 18 atoms.
And δ-doped layer having a thickness of 10nm comprising of · cm -3 with nitrogen, the concentration thick containing 1 × 10 16 atoms · cm -3 or less of nitrogen 5
It has a structure in which five low-concentration doped layers each having a thickness of 0 nm are alternately laminated.
【０３０６】次に、基板上方から窒素イオンを注入し、
積層部２０５及びｐ型ドープ層２０２の上部のうち一部
の領域に１×１０18atoms・ｃｍ-3のキャリアを含む不
純物拡散層２０６を形成する。その後、基板を約１６０
０℃で活性化アニーリングを行なう。ここで、活性化ア
ニーリングの条件によっては、基板上面（不純物拡散層
２０６の上面及び積層部２０５の最上面）の凹凸が大き
くなることがある。その場合には、第５の実施形態で説
明した水素アニーリングを再度行って基板上面を平坦化
する。Next, nitrogen ions are implanted from above the substrate,
An impurity diffusion layer 206 containing 1 × 10 18 atoms · cm −3 of carriers is formed in a partial region of the upper portion of the laminated portion 205 and the p-type doped layer 202. After that, the substrate is about 160
Perform activation annealing at 0 ° C. Here, depending on the conditions of the activation annealing, the unevenness on the upper surface of the substrate (the upper surface of the impurity diffusion layer 206 and the uppermost surface of the laminated portion 205) may become large. In that case, the hydrogen annealing described in the fifth embodiment is performed again to planarize the upper surface of the substrate.
【０３０７】次に、図１５（ｃ）に示す工程で、約１１
００℃の温度下で基板を熱酸化することにより、積層部
２０５のうち、２つの不純物拡散層２０６に挟まれた領
域上に厚さ約３０ｎｍのゲート絶縁膜２０７を形成す
る。その後、ＥＢ蒸着装置を用いて２つの不純物拡散層
２０６上にそれぞれＮｉを蒸着してから１０００℃で基
板を加熱し、一方の不純物拡散層２０６の上にソース電
極２０９を、他方の不純物拡散層２０６の上にはドレイ
ン電極２１０を形成する。続いて、ゲート絶縁膜２０７
にＴｉを蒸着して、ゲート電極２０８を形成する。ゲー
ト長は約１μｍとする。以上のようにして、本実施形態
のＭＯＳＦＥＴが製造できる。Next, in the step shown in FIG.
By thermally oxidizing the substrate at a temperature of 00 ° C., a gate insulating film 207 having a thickness of about 30 nm is formed on the region of the stacked portion 205 sandwiched between the two impurity diffusion layers 206. After that, Ni is vapor-deposited on each of the two impurity diffusion layers 206 using an EB vapor deposition device, and then the substrate is heated at 1000 ° C. to form the source electrode 209 on one of the impurity diffusion layers 206 and the other impurity diffusion layer. A drain electrode 210 is formed on 206. Then, the gate insulating film 207
Then, Ti is vapor-deposited to form a gate electrode 208. The gate length is about 1 μm. As described above, the MOSFET of this embodiment can be manufactured.
【０３０８】以上のようにして作製される本実施形態の
ＭＯＳＦＥＴは、図１５（ｃ）に示すように、ＳｉＣバ
ルク基板２０３と、ＳｉＣバルク基板２０３上に設けら
れ、厚さ３μｍのＳｉＣからなるｐ型ドープ層２０２
と、ｐ型ドープ層２０２の上に設けられた厚さ約３００
ｎｍの積層部２０５と、積層部２０５上に設けられた厚
さ３０ｎｍのゲート絶縁膜２０７と、ゲート絶縁膜２０
７上に設けられたＴｉからなるゲート電極２０８と、少
なくとも積層部２０５のうちゲート電極２０８の両側下
方に設けられ、２つの窒素を含む不純物拡散層２０６
と、一方の不純物拡散層２０６の上に設けられたソース
電極２０９と、他方の不純物拡散層２０６の上に設けら
れたドレイン電極２１０とを備えている。The MOSFET of the present embodiment manufactured as described above, as shown in FIG. 15C, is made of a SiC bulk substrate 203, and is provided on the SiC bulk substrate 203 and is made of SiC having a thickness of 3 μm. p-type doped layer 202
And a thickness of about 300 provided on the p-type doped layer 202.
nm, a gate insulating film 207 having a thickness of 30 nm provided over the stacked portion 205, and a gate insulating film 20.
7 and a gate electrode 208 made of Ti and at least two impurity diffusion layers 206 containing nitrogen, which are provided below both sides of the gate electrode 208 in the laminated portion 205.
A source electrode 209 provided on one impurity diffusion layer 206 and a drain electrode 210 provided on the other impurity diffusion layer 206.
【０３０９】本実施形態のＭＯＳＦＥＴは、第１の実施
形態で説明した方法と第５の実施形態で説明した方法と
を組み合わせて用いることで、ＳｉＣバルク基板２０
３、ｐ型ドープ層２０２及び積層部２０５の上面が平坦
化されている。また、積層部２０５を構成する各層間の
界面も平坦化されている。ここで、各層の上面または界
面におけるステップ高さはいずれも１０ｎｍ以下であ
り、ステップ高さの平均は３ｎｍ以下となっている。The MOSFET of this embodiment uses the SiC bulk substrate 20 in combination with the method described in the first embodiment and the method described in the fifth embodiment.
3, the upper surfaces of the p-type doped layer 202 and the laminated portion 205 are flattened. Further, the interface between the layers forming the laminated portion 205 is also flattened. Here, the step height on the upper surface or interface of each layer is 10 nm or less, and the average step height is 3 nm or less.
【０３１０】本実施形態のＭＯＳＦＥＴは、δドープ層
と低濃度ドープ層との界面が平坦化されているので、δ
ドープ層から低濃度ドープ層へのキャリアの移動度が向
上する上、チャネルとして機能する低濃度ドープ層中の
キャリアの走行速度も向上している。そのため、従来の
ＭＯＳＦＥＴに比べて動作速度が大きく向上している。
その上、ゲート絶縁膜２０７の厚みも従来に比べて均一
になっているため、ゲート電圧の印加時にできる反転層
の厚みが均一になり、チャネル移動度が向上することも
動作速度の向上に寄与する。また、絶縁破壊を起こしに
くくなっている。In the MOSFET of this embodiment, since the interface between the δ-doped layer and the low-concentration doped layer is flattened, δ
The mobility of carriers from the doped layer to the lightly doped layer is improved, and the traveling speed of carriers in the lightly doped layer functioning as a channel is also improved. Therefore, the operating speed is greatly improved as compared with the conventional MOSFET.
In addition, since the thickness of the gate insulating film 207 is also uniform as compared with the conventional one, the thickness of the inversion layer formed when the gate voltage is applied is uniform and the channel mobility is improved, which also contributes to the improvement of the operation speed. To do. Also, it is less likely to cause dielectric breakdown.
【０３１１】なお、本実施形態のＭＯＳＦＥＴの例と同
様に、平坦なエピタキシャル成長層を形成する第１の実
施形態の方法と、基板上面の平坦化処理を行なう第５の
実施形態の方法とを組み合わせてより高性能のショット
キーダイオードやＭＥＳＦＥＴ、縦型ＭＩＳＦＥＴなど
を作製することができる。−チャネル層とステップ高さ
の関係−ここで、半導体素子の十分な機能を確保するた
めのチャネル層とステップ高さの条件を検討してみる。As in the case of the MOSFET of this embodiment, the method of the first embodiment for forming a flat epitaxial growth layer and the method of the fifth embodiment for flattening the upper surface of the substrate are combined. Thus, higher performance Schottky diodes, MESFETs, vertical MISFETs, etc. can be manufactured. -Relationship between channel layer and step height-Here, conditions of the channel layer and step height for ensuring a sufficient function of the semiconductor element will be examined.
【０３１２】図１６は、本発明の半導体素子において、
チャネル層の厚みとステップ高さの関係を説明するため
の断面図である。ここで、チャネル層とは、素子の動作
時にキャリアが主に走行する層を意味する。なお、同図
は電界に対して平行に切断した時の断面を示しており、
チャネル幅ｗは、チャネル層の図中の奥行き方向の幅で
ある。FIG. 16 shows the semiconductor device of the present invention.
It is sectional drawing for demonstrating the relationship between the thickness of a channel layer, and step height. Here, the channel layer means a layer in which carriers mainly travel during the operation of the device. The figure shows the cross section when cut in parallel to the electric field.
The channel width w is the width of the channel layer in the depth direction in the figure.
【０３１３】図１６に示すように、チャネル層を移動す
る電子はチャネル層の上面及び下面のステップにより散
乱を受ける。電界Ｅが印加されたチャネル層における電
流Ｊは、
Ｊ＝ｎｅμＥ （１）
で表される。式（１）中、ｎはキャリアである電子の密
度、ｅは電荷、μは電子の移動度である。式（１）から
分かるように、電流Ｊはキャリアである電子の密度に比
例する。また、半導体素子の動作時のチャネル層内にお
いて、電荷ｅ、電子の移動度μ及び電界Ｅはステップ部
分で散乱を受ける電子と散乱を受けない電子とで同一の
値をとる。従って、ステップによって散乱される電子の
密度が大きい程、チャネル層を流れる電流は減少するこ
とになる。As shown in FIG. 16, the electrons moving in the channel layer are scattered by the steps on the upper and lower surfaces of the channel layer. The current J in the channel layer to which the electric field E is applied is represented by J = ne μE (1). In the formula (1), n is the density of electrons that are carriers, e is the charge, and μ is the mobility of electrons. As can be seen from the equation (1), the current J is proportional to the density of electrons which are carriers. Further, in the channel layer during operation of the semiconductor element, the charge e, the electron mobility μ, and the electric field E have the same value for electrons scattered in the step portion and electrons not scattered in the step portion. Therefore, the higher the density of electrons scattered by the step, the lower the current flowing through the channel layer.
【０３１４】電子の密度はチャネル層内で等しいので、
「１つのステップ当たりに散乱される電子の密度」は上
面及び下面のステップ部分の体積で表され、「１つのス
テップ当たりに存在する電子の密度」はステップ当たり
のチャネル層の体積で表される。Since the density of electrons is equal in the channel layer,
The "density of electrons scattered per step" is represented by the volume of the step portions of the top and bottom surfaces, and the "density of electrons present per step" is represented by the volume of the channel layer per step. .
【０３１５】図１６に示すように、オフ角をθとし、ス
テップ高さをｈ、チャネル層の厚みをｔとすると、ステ
ップ部分の断面を近似的に直角三角形と見なすことがで
きるので、テラス幅はｈ／ｔａｎθ、該直角三角形の斜
辺をｈ／ｓｉｎθと近似できる。従って、上面と下面の
ステップ部分を合わせた体積は、ｈ2・ｗ／ｔａｎθ、
チャネル層の体積はｔ・ｈ・ｗ／ｓｉｎθとなる。すな
わち、
１つのステップ当たりに散乱される電子の密度：ｈ2・
ｗ／ｔａｎθ
１つのステップ当たりに存在する電子の密度：ｔ・ｈ・
ｗ／ｓｉｎθ
である。As shown in FIG. 16, if the off angle is θ, the step height is h, and the channel layer thickness is t, the cross section of the step portion can be regarded as an approximately right triangle, and thus the terrace width Can be approximated to h / tan θ, and the hypotenuse of the right triangle can be approximated to h / sin θ. Therefore, the total volume of the upper and lower steps is h 2 · w / tan θ,
The volume of the channel layer is t · h · w / sin θ. That is, the density of electrons scattered per step: h 2 ·
w / tan θ Density of electrons existing in one step: t · h ·
w / sin θ.
【０３１６】一方、半導体素子を実用化する場合、ステ
ップによる散乱を受けて減少する電流分が、散乱が起こ
らない場合に流れる電流分の１０％以下であることが好
ましい。上述の式を利用すると、この条件を満たすため
には、
ｈ2・ｗ／ｔａｎθ＜０．１×ｔ・ｈ・ｗ／ｓｉｎθ （２）
を満たす必要がある。４Ｈ−ＳｉＣ基板の場合、オフ角
θは８°であるので、式（２）に代入して整理すると、
ｈ＜０．１ｔ （３）
となる。すなわち、半導体素子の性能面からみた場合、
ステップ高さはチャネル層の厚みの１／１０以下である
ことが好ましい。On the other hand, when the semiconductor element is put into practical use, it is preferable that the amount of current that is reduced by scattering due to steps is 10% or less of the amount of current that flows when scattering does not occur. Using the above equation, in order to satisfy this condition, it is necessary to satisfy h 2 · w / tan θ <0.1 × t · h · w / sin θ (2). In the case of a 4H-SiC substrate, the off-angle θ is 8 °, and thus when substituting it into the equation (2) and rearranging, h <0.1t (3) That is, in terms of the performance of the semiconductor element,
The step height is preferably 1/10 or less of the thickness of the channel layer.
【０３１７】なお、オフ角θが０°を越え１５°以下の
範囲では、ｓｉｎθ／ｔａｎθの値は大きく変わらない
ので４Ｈ−ＳｉＣ以外の基板を用いた場合でも式（３）
の基準を共通に用いることができる。In the range where the off angle θ is more than 0 ° and 15 ° or less, the value of sin θ / tan θ does not change greatly, so that even if a substrate other than 4H-SiC is used, the formula (3)
Can be used in common.
【０３１８】参考までに、第９の実施形態に係るＭＯＳ
ＦＥＴでは低濃度ドープ層がチャネル層として機能する
ので、チャネル層の厚みは５０ｎｍの場合、ステップ高
さの平均値は５ｎｍ以下であることが好ましい。また、
第７の実施形態に係るＭＥＳＦＥＴであればゲート電極
直下のｎ型ドープ層１８２がチャネルとして機能するの
で、ステップ高さの平均は２０ｎｍ以下であることが好
ましい。For reference, the MOS according to the ninth embodiment
In the FET, the low-concentration doped layer functions as a channel layer. Therefore, when the channel layer has a thickness of 50 nm, the average step height is preferably 5 nm or less. Also,
In the MESFET according to the seventh embodiment, the n-type doped layer 182 immediately below the gate electrode functions as a channel, so the average step height is preferably 20 nm or less.
【０３１９】また、ここでは横型のＦＥＴのチャネル層
を例にとってステップ高さと散乱とを関係付けたが、キ
ャリアがステップを横切って通過するのであれば、縦型
のＦＥＴの場合でもステップによる散乱の影響は同様で
ある。例えば、縦型ＭＯＳＦＥＴでは、ゲート絶縁膜直
下のチャネル層に式（３）をあてはめることができる。
このように、式（３）の条件は縦型、横型デバイスに共
通した基準として用いることができる。Although the step height and the scattering are related to each other by taking the channel layer of the lateral type FET as an example here, if carriers pass across the step, scattering of the stepwise scattering is caused even in the case of the vertical type FET. The impact is similar. For example, in the vertical MOSFET, the equation (3) can be applied to the channel layer immediately below the gate insulating film.
As described above, the condition of the expression (3) can be used as a reference common to the vertical and horizontal devices.
【０３２０】次に、ステップ高さｈとチャネル層厚みｔ
の比の下限値について説明する。オフ角をつけて成長さ
せたＳｉＣ層の上面を完全に平坦化するのは物理的に不
可能であり、ステップ高さは原子の直径以下とはならな
いことから、ステップ高さの理論的下限値は約０．１ｎ
ｍである。また、実用的なデバイスにおいて、キャリア
が通過するエピタキシャル成長層の厚みは約１００μｍ
以下である。従って、ｈ／ｔの下限値は、１×１０-6程
度となる。Next, the step height h and the channel layer thickness t
The lower limit value of the ratio will be described. Since it is physically impossible to completely flatten the upper surface of the SiC layer grown with an off angle, and the step height is not less than the diameter of the atom, the theoretical lower limit of the step height is required. Is about 0.1n
m. Further, in a practical device, the thickness of the epitaxial growth layer through which carriers pass is about 100 μm.
It is the following. Therefore, the lower limit of h / t is about 1 × 10 −6 .
【０３２１】[0321]
【発明の効果】本発明の半導体素子の製造方法によれ
ば、複数の半導体層間の界面と半導体層の上面とが共に
平坦になるようにエピタキシャル成長されているので、
従来に比べ耐圧が高く、キャリア移動度が大きな半導体
素子を実現することができる。According to the method of manufacturing a semiconductor device of the present invention, the epitaxial growth is performed so that the interface between a plurality of semiconductor layers and the upper surface of the semiconductor layer are both flat.
It is possible to realize a semiconductor device having a higher breakdown voltage and a higher carrier mobility than those of the conventional ones.
【０３２２】また、本発明のＳｉＣ基板及びその処理方
法によれば、ＳｉＣバルク基板の上面、あるいはＳｉＣ
バルク基板上にエピタキシャル成長させたＳｉＣ薄膜の
上面が、水素アニーリングによって平坦化される。その
ため、本発明のＳｉＣ基板を用いた半導体素子では、従
来に比べて高耐圧で且つ高速動作が可能となっている。
この基板上面の平坦化技術を平坦なエピタキシャル成長
層の形成技術を組み合わせることで、マクロステップを
より効果的に平坦化することができ、より高耐圧で高速
動作が可能な半導体装置を実現することができる。Further, according to the SiC substrate and the processing method thereof of the present invention, the upper surface of the SiC bulk substrate or the SiC
The upper surface of the SiC thin film epitaxially grown on the bulk substrate is flattened by hydrogen annealing. Therefore, the semiconductor device using the SiC substrate of the present invention has a higher breakdown voltage and higher speed operation than the conventional one.
By combining this flattening technique for the upper surface of the substrate with a flat epitaxial growth layer forming technique, a macrostep can be flattened more effectively, and a semiconductor device with higher breakdown voltage and high-speed operation can be realized. it can.
【図１】本発明の第１の実施形態に係るＳｉＣ基板を示
す断面図である。FIG. 1 is a cross-sectional view showing a SiC substrate according to a first embodiment of the present invention.
【図２】本発明の第１−第４の実施形態におけるＳｉＣ
膜のエピタキシャル成長工程中の基板温度、キャリアガ
ス供給量、原料ガスの供給量の時間変化を示す図であ
る。FIG. 2 is SiC in the first to fourth embodiments of the present invention.
It is a figure which shows the substrate temperature during the epitaxial growth process of a film | membrane, the carrier gas supply amount, and the time change of the supply amount of source gas.
【図３】（ａ），（ｂ）は、本発明の第２の実施形態に
係るショットキーダイオード及びその製造工程を説明す
るための断面図である。3A and 3B are cross-sectional views for explaining a Schottky diode according to a second embodiment of the present invention and a manufacturing process thereof.
【図４】（ａ），（ｂ）は、本発明の第３の実施形態に
係るＭＥＳＦＥＴ及びその製造工程を説明するための断
面図である。FIGS. 4A and 4B are cross-sectional views for explaining a MESFET according to a third embodiment of the present invention and a manufacturing process thereof.
【図５】（ａ）〜（ｃ）は、本発明の第４の実施形態に
係る縦型ＭＯＳＦＥＴ及びその製造工程を説明するため
の断面図である。5A to 5C are cross-sectional views for explaining a vertical MOSFET and a manufacturing process thereof according to a fourth embodiment of the present invention.
【図６】（ａ）〜（ｃ）は、本発明の第５の実施形態に
係るＳｉＣ基板の処理方法を示す図である。6A to 6C are diagrams showing a method for processing a SiC substrate according to a fifth embodiment of the present invention.
【図７】本発明に用いられる加熱処理装置の構成を概略
的に示す断面図である。FIG. 7 is a sectional view schematically showing the configuration of a heat treatment apparatus used in the present invention.
【図８】ＡＦＭによって観察された、水素アニーリング
前のＳｉＣ薄膜の上面形状を示す図である。FIG. 8 is a diagram showing a top surface shape of a SiC thin film before hydrogen annealing observed by AFM.
【図９】ＡＦＭによって観察された、水素アニーリング
後のＳｉＣ薄膜の上面形状を示す図である。FIG. 9 is a diagram showing a top surface shape of a SiC thin film after hydrogen annealing, which is observed by AFM.
【図１０】水素アニーリング工程における基板温度及び
水素ガス供給量の時間変化を示す図である。FIG. 10 is a diagram showing changes over time in the substrate temperature and the hydrogen gas supply amount in the hydrogen annealing step.
【図１１】ＳｉＣ薄膜の成長工程と水素アニーリング工
程とを同じ縦型薄膜成長装置内で行なう場合の圧力，基
板温度及びガス供給量の時間変化を示す図である。FIG. 11 is a diagram showing changes over time in pressure, substrate temperature, and gas supply amount when the SiC thin film growth step and the hydrogen annealing step are performed in the same vertical thin film growth apparatus.
【図１２】（ａ）〜（ｃ）は、本発明の第６の実施形態
に係るショットキーダイオードの製造工程を説明するた
めの断面図である。12A to 12C are cross-sectional views for explaining the manufacturing process of the Schottky diode according to the sixth embodiment of the present invention.
【図１３】（ａ）〜（ｃ）は、本発明の第７の実施形態
に係るＭＥＳＦＥＴの製造工程を説明するための断面図
である。13A to 13C are cross-sectional views for explaining the manufacturing process of the MESFET according to the seventh embodiment of the present invention.
【図１４】（ａ）〜（ｃ）は、本発明の第８の実施形態
に係る縦型ＭＯＳＦＥＴの製造工程を説明するための断
面図である。14A to 14C are cross-sectional views for explaining the manufacturing process for the vertical MOSFET according to the eighth embodiment of the present invention.
【図１５】（ａ）〜（ｃ）は、本発明の第９の実施形態
に係るＭＯＳＦＥＴの製造工程を説明するための断面図
である。15A to 15C are cross-sectional views for explaining the manufacturing process of the MOSFET according to the ninth embodiment of the present invention.
【図１６】本発明の半導体素子において、チャネル層の
厚みとステップ高さの関係を説明するための断面図であ
る。FIG. 16 is a cross-sectional view for explaining the relationship between the thickness of the channel layer and the step height in the semiconductor device of the present invention.
【図１７】本発明で用いられる一般的な縦型薄膜成長装
置の概略を示す図である。FIG. 17 is a diagram schematically showing a general vertical thin film growth apparatus used in the present invention.
【図１８】一般的な縦型薄膜成長装置の概略を示す図で
ある。FIG. 18 is a diagram showing an outline of a general vertical thin film growth apparatus.
【図１９】（ａ），（ｂ）は、ＳｉＣ層の積層構造を有
する従来のＳｉＣ基板の製造方法を説明するための断面
図である。19 (a) and 19 (b) are cross-sectional views for explaining a conventional method for manufacturing a SiC substrate having a laminated structure of SiC layers.
【図２０】従来のＳｉＣ膜のエピタキシャル成長工程に
おける基板温度、キャリアガス供給量、原料ガスの供給
量の時間変化を示す図である。FIG. 20 is a diagram showing changes over time in substrate temperature, carrier gas supply amount, and source gas supply amount in a conventional SiC film epitaxial growth process.
【図２１】（ａ）〜（ｃ）は、それぞれ順に従来のショ
ットキーダイオードの基板部分を示す断面図，従来のＭ
ＥＳＦＥＴの基板部分を示す断面図，従来の縦型ＭＯＳ
ＦＥＴの基板部分を示す断面図である。21 (a) to 21 (c) are cross-sectional views showing a substrate portion of a conventional Schottky diode, and a conventional M, respectively.
Sectional view showing substrate of ESFET, conventional vertical MOS
It is sectional drawing which shows the board | substrate part of FET.
１１，４３，５４，６３ ＳｉＣバルク基板
１２ 基板上面
１３，４６，５２，７１ 積層部
４２，６２，１７２，１８２，１９２ ｎ型ドープ層
４５，１７５ ショットキー電極
４７，１７７ オーミック電極
５３，１８３ アンドープ層
５６，７０，１８６，２００ ゲート電極
５７，６７，１８７，１９７ ソース電極
５８，６８，１８８，１９８ ドレイン電極
６５，１９５ ｐ型ウェル
６６，１９６ ｎ型ウェル
６９，１９９ ゲート絶縁膜
１１１，１７１，１８１，１９１ マクロステップ
１１２ ＳｉＣ薄膜
１１３，１７３，１８４，１９３，２０３ ＳｉＣバル
ク基板
１１４ 水素
１１５ 反応生成種
１２１ 基板
１２２ 加熱炉
１２３ サセプタ
１２４ コイル
１２５ 水素ガス
１２６ ガス供給系
１２７ 排気管
１２８ ガス排気系
１２９ バルブ
１７６ ガードリング
２０２ ｐ型ドープ層
２０５ 積層部
２０６ 不純物拡散領域
２０７ ゲート絶縁膜
２０８ ゲート電極
３００ 反応炉
３０１ 基板
３０２ サセプタ
３０３ 支持軸
３０４ コイル
３０５ 原料ガス
３０６ 希釈ガス
３０７ ドーパントガス
３０８ ガス供給系
３０９ ガス排気系
３１０ 矢印
３１１ 圧力調整バルブ
３１２ 周辺部11, 43, 54, 63 SiC bulk substrate 12 Substrate upper surface 13, 46, 52, 71 Laminated portion 42, 62, 172, 182, 192 n-type doped layer 45, 175 Schottky electrode 47, 177 Ohmic electrode 53, 183 undoped Layers 56, 70, 186, 200 Gate electrodes 57, 67, 187, 197 Source electrodes 58, 68, 188, 198 Drain electrodes 65, 195 p-type wells 66, 196 n-type wells 69, 199 Gate insulating films 111, 171, 181,191 Macro step 112 SiC thin film 113,173,184,193,203 SiC bulk substrate 114 Hydrogen 115 Reaction product species 121 Substrate 122 Heating furnace 123 Susceptor 124 Coil 125 Hydrogen gas 126 Gas supply system 127 Exhaust pipe 128 Gas exhaust system 129 Valve 176 gar Dring 202 p-type doped layer 205 laminated portion 206 impurity diffusion region 207 gate insulating film 208 gate electrode 300 reaction furnace 301 substrate 302 susceptor 303 support shaft 304 coil 305 source gas 306 dilution gas 307 dopant gas 308 gas supply system 309 gas exhaust system 310 Arrow 311 Pressure control valve 312 peripheral area
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 29/48 Ｐ 29/812 29/78 ３０１Ｂ 29/872 (72)発明者 北畠 真 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 横川 俊哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 楠本 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山下 賢哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮永 良子 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4M104 AA03 AA04 BB05 BB09 BB14 CC01 CC03 CC05 DD34 DD78 DD83 FF02 GG03 GG09 GG10 GG12 GG14 HH12 HH20 5F045 AA03 AB06 AC01 AC07 AC16 AD18 AE25 AF02 BB16 CA06 DP04 DQ10 5F102 GB01 GC01 GD01 GD10 GJ02 GJ04 GL02 GM02 GR01 GT03 HC01 HC04 5F140 AA05 AC23 BA02 BA20 BB13 BB15 BC05 BC12 BD06 BE07 BF07 BH21 BJ05 BK20 BK21 CE05 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/78 652 H01L 29/48 P 29/812 29/78 301B 29/872 (72) Inventor Makoto Kitahata Osaka Prefecture Kadoma City 1006 Kadoma, Matsushita Electric Industrial Co., Ltd. (72) Inventor Toshiya Yokokawa Osaka Kadoma City Kadoma 1006, Matsushita Electric Industrial Co., Ltd. (72) Inventor Kusumoto Osamu Kadoma 1006 Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor Kenya Yamashita 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Ryoko Miyanaga 1006 Kadoma, Kadoma City, Osaka F Term, Matsushita Electric Industrial Co., Ltd. (Reference) 4M104 AA03 AA04 BB05 BB09 BB14 CC01 CC03 CC05 DD34 DD78 DD83 FF02 GG03 GG09 GG10 GG12 GG14 HH12 HH20 5F045 AA03 AB06 AC01 AC07 AC16 AD18 AE25 AF02 BB16 CA06 DP04 DQ10 5F102 GB01 GC01 GD01 GD10 GJ02 GJ04 GL02 GM02 GR01 GT03 HC01 HC04 5F140 AA05 AC23 BA02 BA20 BB13 BB15 BC05 BC12 BD06 BE07 BF07 BH21 BJ05 BK20 BK21 CE05
Claims (24)
ＳｉＣ堆積層とを備え、 上記ＳｉＣ堆積層の厚みをｔとし、上記ＳｉＣ堆積層の
上面のステップ高さをｈとするとき、 上記ステップ高さと上記ＳｉＣ堆積層の厚みとの比ｈ／
ｔが、１０-6以上１０ -1以下の範囲にあり、且つ上記ス
テップ高さが１０ｎｍ以下である半導体基板。1. A SiC bulk substrate, It is provided above the SiC bulk substrate and contains impurities
And a SiC deposited layer, When the thickness of the above-mentioned SiC deposited layer is t,
When the step height of the upper surface is h, The ratio of the step height to the thickness of the SiC deposited layer h /
t is 10-6More than 10 -1Within the following range and above
A semiconductor substrate having a step height of 10 nm or less.
以下であることを特徴とする半導体基板。2. The semiconductor substrate according to claim 1, wherein an average step height of the upper surface of the SiC deposited layer is 5 nm.
A semiconductor substrate comprising:
おいて、 上記ＳｉＣ堆積層がエピタキシャル成長により形成され
ていることを特徴とする半導体基板。3. The semiconductor substrate according to claim 1 or 2, wherein the SiC deposited layer is formed by epitaxial growth.
の半導体基板において、 上記ＳｉＣバルク基板の上面は、β−ＳｉＣ（１１１）
面，６Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα−ＳｉＣ（０
００１）面及び１５Ｒ−ＳｉＣのＳｉ面の各面の０度を
越え１０度以下のオフカット面、 β−ＳｉＣ（１００）面，β−ＳｉＣ（１１０）面，６
Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα−ＳｉＣ（１ −１
００）面，及びα−ＳｉＣ（１１ −２０）面の各面の
０度を越え１５度以下のオフカット面のうちから選ばれ
た１つであることを特徴とする半導体基板。4. The semiconductor substrate according to claim 1, wherein the upper surface of the SiC bulk substrate is β-SiC (111).
Surface, 6H-SiC or 4H-SiC α-SiC (0
001) planes and 15R-SiC Si planes each having an off-cut plane of more than 0 ° and 10 ° or less, β-SiC (100) face, β-SiC (110) face, 6
Α-SiC (1-1) of H-SiC or 4H-SiC
A semiconductor substrate, which is one selected from an off-cut surface of more than 0 degree and not more than 15 degrees of each of the (00) plane and the α-SiC (11-20) plane.
るエピタキシャル成長層とを備えた半導体基板であっ
て、 上記エピタキシャル成長層は、 第１のＳｉＣ層と、 上記第１のＳｉＣ層よりも高濃度のキャリア用不純物を
含み、上記第１のＳｉＣ層よりも膜厚が薄い第２のＳｉ
Ｃ層とを交互に積層した構造を有し、 上記第１のＳｉＣ層の厚みをｔとし、上記第１のＳｉＣ
層の上面のステップ高さをｈとするとき、 上記ステップ高さと上記第１のＳｉＣ層の厚みとの比ｈ
／ｔが、１０-6以上１０-1以下の範囲にあり、且つ上記
ステップ高さの平均が５ｎｍ以下である半導体基板。5. A semiconductor substrate comprising a SiC bulk substrate and an epitaxial growth layer made of SiC provided above the SiC bulk substrate, wherein the epitaxial growth layer comprises a first SiC layer and the first SiC layer. Second Si containing a higher concentration of carrier impurities than the first SiC layer and thinner than the first SiC layer.
The first SiC layer has a structure in which C layers are alternately stacked, and the thickness of the first SiC layer is t.
When the step height of the upper surface of the layer is h, the ratio h between the step height and the thickness of the first SiC layer is h.
/ T is in the range of 10 -6 or more and 10 -1 or less, and the average of the step heights is 5 nm or less.
面，６Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα−ＳｉＣ（０
００１）面及び１５Ｒ−ＳｉＣのＳｉ面の各面の０度を
越え１０度以下のオフカット面、 β−ＳｉＣ（１００）面，β−ＳｉＣ（１１０）面，６
Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα−ＳｉＣ（１ −１
００）面，及びα−ＳｉＣ（１１ −２０）面の各面の
０度を越え１５度以下のオフカット面のうちから選ばれ
た１つであることを特徴とする半導体基板。6. The semiconductor substrate according to claim 5, wherein the upper surface of the SiC bulk substrate is β-SiC (111).
Surface, 6H-SiC or 4H-SiC α-SiC (0
001) planes and 15R-SiC Si planes each having an off-cut plane of more than 0 ° and 10 ° or less, β-SiC (100) face, β-SiC (110) face, 6
Α-SiC (1-1) of H-SiC or 4H-SiC
A semiconductor substrate, which is one selected from an off-cut surface of more than 0 degree and not more than 15 degrees of each of the (00) plane and the α-SiC (11-20) plane.
１の化合物半導体層とを備えた半導体素子であって、 上記第１の化合物半導体層のうち、動作時にキャリアが
走行もしくは通過する第２の化合物半導体層の厚みをｔ
とし、上記第２の化合物半導体層の上面のステップ高さ
をｈとするとき、 上記ステップ高さと上記第２の化合物半導体層の厚みと
の比ｈ／ｔが、１０-6以上１０-1以下の範囲にあり、且
つ上記ステップ高さが１０ｎｍ以下である半導体素子。7. A semiconductor device comprising: a bulk substrate made of a compound semiconductor; and a first compound semiconductor layer epitaxially grown on an upper surface of the bulk substrate, wherein: Sometimes the thickness of the second compound semiconductor layer through which carriers travel or passes is t
And the step height on the upper surface of the second compound semiconductor layer is h, the ratio h / t between the step height and the thickness of the second compound semiconductor layer is 10 −6 or more and 10 −1 or less. And the step height is 10 nm or less.
が５ｎｍ以下であることを特徴とする半導体素子。8. The semiconductor device according to claim 7, wherein the average step height of the upper surface of the first compound semiconductor layer is 5 nm or less.
おいて、 上記バルク基板及び上記第１の化合物半導体層は、共に
ＳｉＣからなっていることを特徴とする半導体素子。9. The semiconductor device according to claim 7, wherein the bulk substrate and the first compound semiconductor layer are both made of SiC.
て、 上記ＳｉＣバルク基板の上面は、β−ＳｉＣ（１１１）
面，６Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα−ＳｉＣ（０
００１）面及び１５Ｒ−ＳｉＣのＳｉ面の各面の０度を
越え１０度以下のオフカット面、 β−ＳｉＣ（１００）面，β−ＳｉＣ（１１０）面，６
Ｈ−ＳｉＣまたは４Ｈ−ＳｉＣのα−ＳｉＣ（１ −１
００）面，及びα−ＳｉＣ（１１ −２０）面の各面の
０度を越え１５度以下のオフカット面のうちから選ばれ
た１つであることを特徴とする半導体素子。10. The semiconductor device according to claim 9, wherein the upper surface of the SiC bulk substrate is β-SiC (111).
Surface, 6H-SiC or 4H-SiC α-SiC (0
001) planes and 15R-SiC Si planes each having an off-cut plane of more than 0 ° and 10 ° or less, β-SiC (100) face, β-SiC (110) face, 6
Α-SiC (1-1) of H-SiC or 4H-SiC
A semiconductor element, which is one selected from an off-cut surface of more than 0 degree and not more than 15 degrees of each of the (00) plane and the α-SiC (11-20) plane.
つに記載の半導体素子において、 上記第２の化合物半導体層はキャリア走行領域として機
能し、 上記第１の化合物半導体層は、 上記第２の化合物半導体層よりも高濃度のキャリア用不
純物を含み、上記第２の化合物半導体層よりも膜厚が薄
く、量子効果による上記第２の化合物半導体層へのキャ
リアの浸みだしが可能な少なくとも１つのＳｉＣ層をさ
らに含むことを特徴とする半導体素子。11. The method according to claim 9 or 10.
In the semiconductor device according to the third aspect, the second compound semiconductor layer functions as a carrier transit region, and the first compound semiconductor layer contains a higher concentration of carrier impurities than the second compound semiconductor layer, A semiconductor device further comprising at least one SiC layer having a film thickness smaller than that of the second compound semiconductor layer and capable of leaching carriers into the second compound semiconductor layer by a quantum effect.
記載の半導体素子において、 上記第１の化合物半導体層の上に設けられ、上記第１の
化合物半導体層とショットキー接触する上記第１の電極
と、 上記バルク基板の裏面上に設けられ、オーミック電極と
して機能する第２の電極とをさらに備え、 上記バルク基板と上記第１の化合物半導体層とは共に同
じ導電型の不純物を含んでいることを特徴とする半導体
素子。12. The semiconductor device according to claim 9, wherein the semiconductor device is provided on the first compound semiconductor layer and is in Schottky contact with the first compound semiconductor layer. 1 electrode and a second electrode provided on the back surface of the bulk substrate and functioning as an ohmic electrode, both the bulk substrate and the first compound semiconductor layer containing impurities of the same conductivity type. A semiconductor device characterized by being exposed.
子において、 上記第１の化合物半導体層の上には、ゲート電極と、上
記ゲート電極と互いに離して設けられたソース電極及び
ドレイン電極とがさらに設けられ、 上記第２の化合物半導体層には、上記第１の化合物半導
体層のうち、上記第２の化合物半導体層を除く部分より
も高濃度の不純物が含まれていることを特徴とする半導
体素子。13. The semiconductor device according to claim 9, wherein a gate electrode, and a source electrode and a drain electrode provided apart from the gate electrode are provided on the first compound semiconductor layer. The second compound semiconductor layer is further provided with an impurity having a higher concentration than that of a portion of the first compound semiconductor layer excluding the second compound semiconductor layer. Semiconductor device.
子において、 上記第１の化合物半導体層は、 上記バルク基板の主面上にエピタキシャル成長され、第
１導電型の不純物を含むＳｉＣからなる第１のエピタキ
シャル成長層と、 上記第１のエピタキシャル成長層の上に設けられた第２
導電型の不純物を含む第２の化合物半導体層と、上記第
２の化合物半導体層の上に設けられ、第１導電型の不純
物を含むＳｉＣからなる第２のエピタキシャル成長層と
を含み、 上記半導体素子は、 上記第１のエピタキシャル成長層及び第２の化合物半導
体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記第２のエピタキシャル成長層の上に設けられた第１
のオーミック電極と、 上記バルク基板の主面と対向する面の上に設けられた第
２のオーミック電極とをさらに備え、 縦型ＭＩＳＦＥＴとして機能することを特徴とする半導
体素子。14. The semiconductor device according to claim 9, wherein the first compound semiconductor layer is epitaxially grown on a main surface of the bulk substrate and is made of SiC containing impurities of a first conductivity type. Epitaxial growth layer and a second epitaxial growth layer provided on the first epitaxial growth layer.
The semiconductor device includes a second compound semiconductor layer containing a conductivity type impurity, and a second epitaxial growth layer provided on the second compound semiconductor layer and made of SiC containing a first conductivity type impurity. Is a gate insulating film provided on the first epitaxial growth layer and the second compound semiconductor layer; a gate electrode provided on the gate insulating film; and a gate electrode provided on the second epitaxial growth layer. The first
And a second ohmic electrode provided on the surface of the bulk substrate facing the main surface of the bulk substrate, the semiconductor element functioning as a vertical MISFET.
記載の半導体素子において、 上記第２の化合物半導体層の上に設けられたゲート絶縁
膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記第２の化合物半導体層のうち、ゲート電極の両側方
に位置する領域に設けられ、不純物を含む不純物拡散層
とをさらに備えていることを特徴とする半導体素子。15. The semiconductor device according to claim 9, wherein the gate insulating film provided on the second compound semiconductor layer and the gate insulating film provided on the gate insulating film. A semiconductor element further comprising: a gate electrode; and an impurity diffusion layer containing an impurity, which is provided in a region of the second compound semiconductor layer located on both sides of the gate electrode.
合物半導体層とを備えた半導体素子の製造方法であっ
て、 上記基板を準備する工程（ａ）と、 上記工程（ａ）の後、上記化合物半導体層をエピタキシ
ャル成長させる際の基板の昇温中に、 上記化合物半導体層の構成元素のうち、単体が大気中に
おいて固体であり、且つ最も融点が低い元素の融点を一
定温度下回る温度以上でエピタキシャル成長温度以下の
範囲のいずれかの温度において、上記最も融点が低い元
素を含む原料を供給する工程（ｂ）とを含む半導体素子
の製造方法。16. A method of manufacturing a semiconductor device comprising a substrate and a compound semiconductor layer epitaxially grown, comprising the step (a) of preparing the substrate, and the compound semiconductor layer after the step (a). During the temperature rise of the substrate during the epitaxial growth, among the constituent elements of the compound semiconductor layer, the simple substance is a solid in the atmosphere, and the melting point of the element having the lowest melting point is not lower than a certain temperature but not higher than the epitaxial growth temperature. A method of manufacturing a semiconductor device, comprising the step (b) of supplying a raw material containing the element having the lowest melting point at any temperature within the range.
方法において、 上記化合物半導体がＳｉＣであって、 上記最も融点が低い元素の融点を一定温度下回る温度が
１２００℃であることを特徴とする半導体素子の製造方
法。17. The method of manufacturing a semiconductor device according to claim 16, wherein the compound semiconductor is SiC, and a temperature lower than a melting point of the element having the lowest melting point by a constant temperature is 1200 ° C. Manufacturing method of semiconductor device.
素子の製造方法において、 上記工程（ｂ）では、流量が５Ｌ／ｍｉｎ以下の不活性
ガスで上記原料を希釈し、その際の気圧は６．７×１０
2Ｐａ以上１．０×１０5Ｐａ以下であることを特徴とす
る半導体素子の製造方法。18. The method of manufacturing a semiconductor device according to claim 16, wherein in the step (b), the raw material is diluted with an inert gas having a flow rate of 5 L / min or less, and the atmospheric pressure at that time is 6 .7 × 10
A method for manufacturing a semiconductor element, which is 2 Pa or more and 1.0 × 10 5 Pa or less.
に記載の半導体素子の製造方法において、 上記原料がシランガスであり、 上記工程（ｂ）では、シランガスの供給流量が０．１ｍ
Ｌ／ｍｉｎ以上５０ｍＬ／ｍｉｎ以下の範囲にあること
を特徴とする半導体素子の製造方法。19. The method of manufacturing a semiconductor element according to claim 16, wherein the raw material is silane gas, and the supply flow rate of silane gas is 0.1 m in the step (b).
A method of manufacturing a semiconductor device, characterized in that it is in a range from L / min to 50 mL / min.
素子の製造方法において、 上記基板はＳｉＣからなり、 上記工程（ａ）では、上面にマクロステップを有する上
記基板を水素または塩化水素を含む雰囲気中１０ｋＰａ
以下の気圧下で加熱し、上記マクロステップを平坦化す
ることを特徴とする半導体素子の製造方法。20. The method of manufacturing a semiconductor device according to claim 17, wherein the substrate is made of SiC, and in the step (a), the substrate having a macro step on the upper surface is an atmosphere containing hydrogen or hydrogen chloride. Medium 10kPa
A method of manufacturing a semiconductor element, comprising heating the substrate under the following atmospheric pressure to flatten the macro step.
基板を水素または塩化水素を含む雰囲気中１０ｋＰａ以
下の気圧下で加熱し、上記マクロステップを平坦化する
工程を含む半導体素子の製造方法。21. SiC having macrosteps on its upper surface
A method of manufacturing a semiconductor device, comprising the step of heating a substrate in an atmosphere containing hydrogen or hydrogen chloride under an atmospheric pressure of 10 kPa or less to planarize the macro step.
方法において、 上記マクロステップを平坦化する工程では、基板温度が
７００℃〜１７００℃の範囲にあることを特徴とする半
導体素子の製造方法。22. The method of manufacturing a semiconductor device according to claim 21, wherein in the step of planarizing the macro step, the substrate temperature is in the range of 700 ° C. to 1700 ° C. .
素子の製造方法において、 上記マクロステップを平坦化する工程の前に、上記Ｓｉ
Ｃ基板の上にＳｉＣ層をエピタキシャル成長させる工程
をさらに含むことを特徴とする半導体素子の製造方法。23. The method of manufacturing a semiconductor device according to claim 21, wherein the Si step is performed before the step of planarizing the macro step.
A method of manufacturing a semiconductor device, further comprising a step of epitaxially growing a SiC layer on a C substrate.
に記載の半導体素子の製造方法において、 上記マクロステップを平坦化する工程の前に、上記Ｓｉ
Ｃ基板に不純物イオンを注入してから上記ＳｉＣ基板を
熱処理し、上記不純物イオンを活性化させる工程をさら
に含むことを特徴とする半導体素子の製造方法。24. The method of manufacturing a semiconductor device according to claim 21, wherein the Si step is performed before the step of planarizing the macro step.
A method of manufacturing a semiconductor device, further comprising the step of implanting impurity ions into a C substrate and then heat-treating the SiC substrate to activate the impurity ions.
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