JP2003216282A - 制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵに対して電圧が低下した時、リセット
をかける場合、リセット電圧を一定にしていると、ＣＰ
Ｕかアクセスしている周辺回路が異なると不都合が生じ
る。 【解決手段】 ＣＰＵがマスクＲＯＭまたはＥＥＰＲＯ
Ｍとのいずれとアクセスしているかに応じてリセット電
圧を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サーを用いた制御装置で、特に電源が電池等から供給さ
れるシステムであって、電源電圧が低下した場合に装置
の暴走を防止するための電源電圧監視装置を備えたもの
に適する。

【０００２】

【従来の技術】一般にＣＰＵを用いた各種制御装置にあ
っては、ＣＰＵの電源電圧が低下して作動が保障される
最低作動電圧を下回ると、ソフトウェアの実行が保障出
来なくなることから、電源電圧監視装置を用意して、電
源電圧が該最低作動電圧まで低下すると該電源電圧監視
装置がＣＰＵをリセットして制御装置の動作を停止させ
る方法が用いられる。

【０００３】

【発明が解決しようとする課題】しかしながら、電源電
圧監視装置が判定する電圧はシステム内の回路の中で動
作保障電圧の最も高いものに合わせて設定する必要があ
る。一方電池を電源とする機器としては少しでも低い電
圧でも動作することが、電池寿命の点から望ましいもの
である。

【０００４】本発明は係る問題の解決を目的になされた
もので、制御手段の動作状況に応じて最適な動作保障電
圧を設定し、その動作保障電圧を電源電圧が下回ったと
きに制御装置に対してリセットを掛けるものであり、電
池を有効に使い切ることが可能になる。

【０００５】

【課題を解決するための手段】請求項１の発明は、ＣＰ
Ｕと、該ＣＰＵに対して給電する給電手段と、該給電手
段の電圧を検知し、所定電圧よりも低下した時信号を出
力する検知手段と、該検知手段からの信号に応じてＣＰ
Ｕに対してリセットを行なう制御装置において、前記検
知手段として第１基準電圧よりも前記電圧が低下した時
信号を出力する第一検知手段と、第１基準電圧よりも高
い第２基準電圧よりも前記電圧が低下した時信号を出力
する第二検知手段を設け、前記ＣＰＵが低速駆動状態の
時にＣＰＵからの信号により前記第二検知手段の出力の
ＣＰＵへの入力を禁止する禁止手段を設け、上記目的を
達成するものである。

【０００６】請求項２の発明は、ＣＰＵと、該ＣＰＵに
対して給電する給電手段と、該給電手段の電圧を検知
し、所定電圧よりも低下した時信号を出力する検知手段
と、該検知手段からの信号に応じてＣＰＵに対してリセ
ットを行なう制御装置において、ＣＰＵがアクセスする
周辺回路に応じて前記所定電圧を異なる電圧に設定する
ことで、上記目的を達成するものである。

【０００７】

【発明の実施の形態】（第一の実施形態）図１は本発明
を説明する電源電圧監視回路を備える制御装置の回路の
一部である。本図において、１は制御装置の回路を示
し、２は電源電圧監視装置を示す。３は制御装置の動作
を司る中央演算処理装置で通常マイクロプロセッサが用
いられる。本稿では以下ＣＰＵと表記する。４はＣＰＵ
３のクロック信号を発生する発振回路で２種類の発振周
波数、ここでは３２ＫＨｚと４ＭＨｚでの出力が可能な
ものである。５はＣＰＵ３からの周波数切り替えの信号
線でＣＰＵが”Ｈｉ”を出力すると発振回路４は４ＭＨ
ｚのクロックをクロックライン６へ出力し、”Ｌｏ”出
力では３２ＫＨｚを出力する。ＣＰＵ３はこのクロック
に同期してソフトウェアの処理を進める。一般に制御装
置に高速な処理が求められる場合には４ＭＨｚの高速ク
ロックで動作し、消費電力を低減させるために低速クロ
ックで動作するものである。一方低速クロックで動作す
る場合は動作保障電圧の下限は低く設定され、本実施例
ではその電圧をＥｍｉｎ１と記す。高速クロックでは動
作保障電圧の下限は高くなり、其れをＥｍｉｎ２と表わ
す。当然Ｅｍｉｎ１＜Ｅｍｉｎ２である。７は電源電圧
監視装置に対してＣＰＵ３が電源電圧判定レベルを切り
替えるための制御信号線である。８はリセット信号線
で、この信号線に電源電圧監視装置より”Ｈｉ”が出力
されるとＣＰＵ３はリセットし、制御装置は動作を停止
して初期状態に戻る。９は不図示の周辺回路への信号線
を示す。この周辺回路にはＣＰＵ３の制御ソフトウェア
が書き込まれたマスクＲＯＭやＲＡＭ、ＥＥＰＲＯＭ等
のメモリ回路、各種アクチュエータを駆動するドライバ
ー回路等が含まれるものである。

【０００８】１０はコンパレータであり、電源ＶＣＣと
ＧＮＤ間を抵抗１４と抵抗１５とで分圧した電圧と基準
電圧源１１もしくは１２の電圧とを比較し、分圧した電
圧が基準電圧より低くなった場合”Ｈｉ”を出力する。
分圧した電圧が高ければ”Ｌｏ”を出力する。１３はＣ
ＰＵ３より信号線７に出力された信号によりコンパレー
タ１０へ入力される基準電圧源を切り替えるスイッチで
ある。１１はＣＰＵ３が低速クロックで動作するときに
選択される電圧源でその出力電圧はＥ１である。１４と
１５はコンパレータ１０の一方入力端に接続される電圧
を決定する分圧抵抗で、それぞれの抵抗値はＲ１とＲ２
である。更に１００は電源としての着脱可能な電池で、
そこから制御回路系へ供給される電圧をＶＣＣで表わ
す。尚、この電池からは不図示のアクチュエータ等、大
きな電流を供給することがある。１０１はダイオード、
１０２は大きな容量のコンデンサで、この２つの部品で
制御系の電源のバックアップを行っている。例えば、不
図示のアクチュエータが駆動されて電池１００から大き
な電流が流れると、電池両端の電圧は急激に低下する
が、ダイオード１０１にて制御系から電池方向へ電流が
流れるのを防ぐとともに、コンデンサ１０２に蓄えられ
た電荷が徐々に放電することによりＶＣＣが急激に低下
することを防止する。

【０００９】ところで電圧源１１が選択されたときコン
パレータ１０が反転するＶＣＣの値は （１＋Ｒ１／Ｒ２）×Ｅ１ であり、この電圧よりＶＣＣが低下するとコンパレータ
１０は”Ｈｉ”を出力する。従って、 Ｅｍｉｎ１＝（１＋Ｒ１／Ｒ２）×Ｅ１ ・・・ が成立するようにＲ１、Ｒ２、Ｅ１が決定される。

【００１０】１２はＣＰＵ３が高速クロックで動作する
ときに選択される電圧源でその出力値はＥ２である。電
圧源１２が選択されたときコンパレータ１０が反転する
ＶＣＣの値は （１＋Ｒ１／Ｒ２）×Ｅ２ であり、この電圧よりＶＣＣが低下するとコンパレータ
１０は”Ｈｉ”を出力する。従って、 Ｅｍｉｎ２＝（１＋Ｒ１／Ｒ２）×Ｅ２ ・・・ が成立するようにＥ２が決定される。

【００１１】以上の構成より成る本制御回路での動作を
説明する。

【００１２】通常、ＣＰＵ３は低速クロックを動作する
ため、信号線５には”Ｌｏ”が出力されて発振回路４は
３２ＫＨｚを出力している。また信号線７によりコンパ
レータの基準電圧はＥ１に接続される。この状態であれ
ば、ＣＰＵ３の消費電流が小さい上にＶＣＣが大きく低
下（Ｅ１以下）しない限りリセットされることがないの
で、コンデンサ１０２によるバックアップは長時間有効
である。従って制御回路が動作中であっても短時間であ
れば電池交換等が可能となる。

【００１３】一方制御回路が高速動作を必要とすると、
まずは信号線７を切り替えて、コンパレータの基準電圧
をＥ２に切り替える。その後信号線５への出力を切り替
えて発振器４の出力を４ＭＨｚとする。この状態で動作
を継続し高速動作を必要としなくなると、発振器４の周
波数を３２ＫＨｚに戻した後、信号線７からスイッチ１
３を操作してコンパレータ１０の基準電圧をＥ１に切り
替える。尚、電池の消耗が進んでいて残容量が減少して
いる状態で制御回路が高速動作中に不図示のアクチュエ
ータを動作させると、ＶＣＣが低下してＣＰＵ３の動作
保障範囲を下回ることが起こりえる。このような場合に
はコンパレータの基準電圧がＥ２に設定されているので
その出力が”Ｌｏ”→”Ｈｉ”と反転してＣＰＵ３にリ
セットを掛ける。即ちシステムを暴走させることなく制
御を停止させることが出来る。

【００１４】（第二の実施の形態）図２は本発明に係る
第二の実施の形態を示す図面で、第一の実施の形態と異
なる部位について説明する。７はＣＰＵ３から電源電圧
監視装置に対する制御信号線で、これを”Ｈｉ”レベル
に設定すると電源電圧監視装置の機能を全てアクティブ
とするが、”Ｌｏ”レベルに設定すると、該回路の機能
の一部を作動させないことになる。詳細は後述する。

【００１５】１０、１１、１４、１５はＣＰＵ３の低速
クロックでの動作時の最低作動電圧を検出するための回
路であって、ＶＣＣがその最低作動電圧より低くなると
コンパレータ１０は”Ｈｉ”レベルを出力する。この信
号はＯＲゲート回路２１の入力端子の一端に接続されて
いる。１２、１６、１７、１８はＣＰＵ３の高速クロッ
クでの動作時の最低作動電圧を検出するための回路であ
って、ＶＣＣがその最低作動電圧より低くなるとコンパ
レータ１６は”Ｌｏ”レベルを出力し、Ｎチャンネルの
ＦＥＴ１９をＯＦＦ状態に設定する。ＶＣＣが高速クロ
ック動作での最低作動電圧より高ければ、ＦＥＴ１９は
ＯＮ状態となる。２０は抵抗器で一方をＦＥＴ１９のド
レイン、他方を信号線７に接続されている。２１は２入
力端子を持つＯＲゲート回路で、その出力端は信号線８
を介してＣＰＵ３のリセット端子へ接続されている。そ
の他は第一の実施形態と同様の動作を為すものである。

【００１６】以上の構成の回路において本装置は次のよ
うに作動する。

【００１７】通常ＣＰＵ３は発振器の出力周波数を低
速、第一の実施例と同様３２ＫＨｚ、に設定し信号線７
には”Ｌｏ”を出力する。するとＦＥＴ１９がＯＮ状
態、ＯＦＦ状態何れであってもＯＲゲート回路の入力端
の一方は”Ｌｏ”レベルに維持される。即ち、コンパレ
ータ１６の信号出力を禁止して作動させないことにな
る。コンパレータ１６は高速クロックでの最低動作電圧
を検出するものであるが、以上の処理により低速クロッ
クで動作中には高速クロックでの最低作動電圧検出回路
からの信号出力を防止することが出来る。

【００１８】ＣＰＵ３が高速クロックで動作する場合は
信号線７に”Ｈｉ”レベルを出力し、その後信号線５を
切り替えて発振器４の出力周波数を高速、第一の実施例
と同様４ＭＨｚ、に設定する。電池１００の消耗が進ん
で、高速クロックでの動作中にＶＣＣが低下し、最低動
作電圧より低下するとコンパレータ１６が反転”Ｌｏ”
になる。低速クロックでの動作保障電圧は高速の場合よ
り低いので、コンパレータ１０の出力は”Ｌｏ”を維持
している。ＦＥＴ２０はそのゲートが”Ｌｏ”に成るの
でＯＦＦに切り替わる。一方抵抗２０の片側、信号線７
は”Ｈｉ”レベルに設定されているので、ＦＥＴ１９の
ドレインは”Ｈｉ”レベルと成る。従ってＯＲゲート回
路２１の片方が”Ｈｉ”レベルになるので、信号線８
は”Ｈｉ”レベルとなってＣＰＵ３はリセットが掛かる
ことになる。

【００１９】（第三の実施の形態）図３は本発明の第三
の実施の形態を説明する図面で、コンパレータ１０は低
速クロックでの動作時の最低電圧を検出するためのもの
で、コンパレータ１６は高速クロックでの動作時の最低
作動電圧を検出するためのものである。２２はＣＰＵ３
内部のスイッチで、ソフトウェア上で自在にＯＮ／ＯＦ
Ｆの切り替えが可能なものである。

【００２０】低速クロックで動作中ＣＰＵ３は内部スイ
ッチ２２をＯＦＦ状態に設定する。これにより、電源監
視装置２からの出力である信号線８ｂの信号を無視する
ことになり、ＶＣＣが高速クロックでの動作電圧を下回
っても、何ら反応しない。一方低速クロックでの動作電
圧を検出するコンパレータ１０の信号は信号線８ａに出
力されるが、こちらには無視することなく必ず受信され
るものである。従って、低速クロックで動作中であって
もコンパレータ１０の出力が”Ｈｉ”に反転するとＣＰ
Ｕ３はリセットが掛かることになる。

【００２１】高速クロックでの動作に切り替わるとき
は、先ず内部スイッチ２２をＯＮ状態に切り替えて、コ
ンパレータ１６の信号を受信可能な状態としてから信号
線５を切り替えて発振器４の出力周波数を高速に切り替
える。従って、ＶＣＣが高速クロックでの動作時の最低
作動電圧を下回ると、ＣＰＵ３はリセットが掛かるよう
になる。

【００２２】（第四の実施形態）図４は本発明の第四の
実施例を示すもので、制御回路１はプログラムが書き込
まれた２つのメモリ回路を備えている。３０はマスクＲ
ＯＭで、チップ製造時に書き込まれたソフトウェアデー
タが記録されている。マスクＲＯＭはその回路構成上広
い電圧範囲で安定に作動するもので、比較的低い電源電
圧であってもデータを読み出すことが可能である。この
マスクＲＯＭのデータを使った場合の制御回路１の最低
作動電圧をＶＣＣｒｏｍと表記する。３１は書き換え可
能でかつ不揮発性のメモリであるＥＥＰＲＯＭである。
ここには制御回路１が制御する対象に応じて最適化した
ソフトウェアやマスクＲＯＭのプログラムを修正する為
のソフトウェア等を書き込むことにより、より柔軟に制
御対象をコントロールすることが出来る。但し、ＥＥＰ
ＲＯＭは動作電圧範囲が限られていて、電源電圧の制限
が厳しくなるものである。ＥＥＰＲＯＭのデータを用い
る場合の制御回路１の最低作動電圧をＶＣＣｅｅｐと表
記する。当然ＶＣＣｒｏｍ＜ＶＣＣｅｅｐである。

【００２３】制御回路２は第一の実施例で記したものと
同様の構成である。基準電圧源１１はＶＣＣｒｏｍを検
出する為のもので、その電圧Ｅ１は次式に示す関係に設
定される。

【００２４】 Ｅ１＝ＶＣＣｒｏｍ×（Ｒ２／（Ｒ１＋Ｒ２）） 同様に基準電圧源１２はＶＣＣｅｅｐを検出する為のも
ので、その電圧は次式のように設定される。

【００２５】 Ｅ２＝ＶＣＣｅｅｐ×（Ｒ２／（Ｒ１＋Ｒ２）） 以上の構成にあって本制御回路は次のように動作する。

【００２６】通常、ＣＰＵ３はマスクＲＯＭ３０に書き
込まれたソフトウェアデータで動作を開始する。コンパ
レータ１０の入力端子にはスイッチ１３を介して基準電
圧源１１が接続される。ＣＰＵ３はメモリ回路をＥＥＰ
ＲＯＭ３１に切り替える際、先ず信号線７を操作してス
イッチ１３を切り替え、コンパレータ１０の入力端子に
基準電圧源１２を接続する。またメモリ回路をＥＥＰＲ
ＯＭ３１からマスクＲＯＭ３０へ戻す場合は、マスクＲ
ＯＭ３１へ切り替わった後、スイッチ１３を操作してコ
ンパレータ１０の入力端子を基準電圧源１２から基準電
圧源１１へ切り替えるものである。ＣＰＵ３はこのよう
に動作することにより、ＥＥＰＲＯＭ３１をアクセスす
る場合はコンパレータ１０は常に電源電圧をＶＣＣｅｅ
ｐと比較していることになり、ＶＣＣがＶＣＣｅｅｐを
下回ると、ＣＰＵ３にリセットを掛けるよう作用する。
従って、電源電圧が低下してＥＥＰＲＯＭが誤ったデー
タを出力することを防ぐことが出来る。

【００２７】

【発明の効果】以上説明したように、本出願に係る第一
の発明によれば、最低作動電圧が制御回路の動作条件に
より異なる場合であっても、電源電圧監視装置の判定基
準電圧を変化させることで、適切な最低作動電圧を設定
して制御回路の安定な動作を保証し、万一電源電圧が最
低作動電圧を下回れば直ちに制御回路にリセットを掛け
て制御回路を停止させることが可能となる。

【００２８】本出願に係る第二の発明によれば、電源電
圧監視装置の一部が不要な条件下では、その動作を禁止
することが可能となる。

【００２９】本出願に係る第三の発明によれば、電源電
圧監視装置の一部が不要な条件下では、その動作を無視
することが可能になる。

【００３０】本出願に係る第四の発明によれば、制御回
路内において最低動作が異なる回路を動作させる場合に
おいても、電源監視装置の基準電圧源の電圧を変化させ
ることで、適切な最低作動電圧を設定して制御回路の安
定な動作を保証し、万一電源電圧が最低作動電圧を下回
れば直ちに制御回路にリセットを掛けて制御回路を停止
させることが可能となる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す図面

【図２】本発明の第二の実施例を示す図面

【図３】本発明の第三の実施例を示す図面

【図４】本発明の第四の実施例を示す図面

【符号の説明】

１ 制御回路 ２ 電源電圧監視装置 ３ 中央演算処理装置（ＣＰＵ） ４ 発振器 ５ 信号線 ６ クロックライン ７ 信号線 ８ 信号線 ９ 外部回路への信号線 １０ コンパレータ １１ 基準電圧源 １２ 基準電圧源 １３ スイッチ １４ 分圧抵抗器 １５ 分圧抵抗器 １６ コンパレータ １７ 分圧抵抗器 １８ 分圧抵抗器 １９ ＦＥＴ ２０ 抵抗器 ２１ ＯＲゲート回路 ２２ 内部スイッチ ３０ マスクＲＯＭ回路 ３１ ＥＥＰＲＯＭ回路 １００ 電池 １０１ 逆流防止ダイオード １０２ バックアップコンデンサ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、該ＣＰＵに対して給電する給
   電手段と、該給電手段の電圧を検知し、所定電圧よりも
   低下した時信号を出力する検知手段と、該検知手段から
   の信号に応じてＣＰＵに対してリセットを行なう制御装
   置において、前記検知手段として第１基準電圧よりも前
   記電圧が低下した時信号を出力する第一検知手段と、第
   １基準電圧よりも高い第２基準電圧よりも前記電圧が低
   下した時信号を出力する第二検知手段を設け、前記ＣＰ
   Ｕが低速駆動状態の時にＣＰＵからの信号により前記第
   二検知手段の出力のＣＰＵへの入力を禁止する禁止手段
   を設けたことを特徴とする制御装置。
2. 【請求項２】 ＣＰＵと、該ＣＰＵに対して給電する給
   電手段と、該給電手段の電圧を検知し、所定電圧よりも
   低下した時信号を出力する検知手段と、該検知手段から
   の信号に応じてＣＰＵに対してリセットを行なう制御装
   置において、ＣＰＵがアクセスする周辺回路に応じて前
   記所定電圧を異なる電圧に設定したことを特徴とする制
   御装置。
3. 【請求項３】 前記周辺回路はマスクＲＯＭ及びＥＥＰ
   ＲＯＭであり，マスクＲＯＭをアクセスする際の所定電
   圧をＥＥＰＲＯＭをアクセスする際の電圧に比べて低い
   値に設定することを特徴とする請求項２に記載の制御装
   置。