JP2003204347A - パケット通信装置及び該パケット通信装置を利用したパケットデータ転送制御方法 - Google Patents
パケット通信装置及び該パケット通信装置を利用したパケットデータ転送制御方法Info
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- JP2003204347A JP2003204347A JP2002002318A JP2002002318A JP2003204347A JP 2003204347 A JP2003204347 A JP 2003204347A JP 2002002318 A JP2002002318 A JP 2002002318A JP 2002002318 A JP2002002318 A JP 2002002318A JP 2003204347 A JP2003204347 A JP 2003204347A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
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Abstract
(57)【要約】
【課題】 可変長パケット単位でスイッチの入出力ポー
トの接続を変更するパケットスイッチにおいて，高スル
ープットおよびパケットの優先制御が実現可能な大容量
のパケット通信装置を提供することである。 【解決手段】 入力インタフェースにおいて可変長パケ
ットをセル群に分割し，スイッチの宛先出力ポート別に
分割されたＶＯＱに格納する。各ＶＯＱには，それぞれ
に対応した先頭セル格納レジスタが設けられ，パケット
がＶＯＱの先頭に到着するとそのパケットの出力方路を
表示した先頭セルを，先頭セル格納レジスタに転送す
る。各入力インタフェースは出力可能なパケットの先頭
セルを１つ選択してスイッチへ送信する。スイッチで
は，出力ポートにつき１つの先頭セルを選択するように
スケジューリング処理を行う。スケジューリング処理の
結果，出力許可された入力インタフェースは，所望の出
力ポートに接続され，先頭セルおよびＶＯＱに格納され
ている後続セルをパケット単位で出力ポートに連続的に
出力する。
トの接続を変更するパケットスイッチにおいて，高スル
ープットおよびパケットの優先制御が実現可能な大容量
のパケット通信装置を提供することである。 【解決手段】 入力インタフェースにおいて可変長パケ
ットをセル群に分割し，スイッチの宛先出力ポート別に
分割されたＶＯＱに格納する。各ＶＯＱには，それぞれ
に対応した先頭セル格納レジスタが設けられ，パケット
がＶＯＱの先頭に到着するとそのパケットの出力方路を
表示した先頭セルを，先頭セル格納レジスタに転送す
る。各入力インタフェースは出力可能なパケットの先頭
セルを１つ選択してスイッチへ送信する。スイッチで
は，出力ポートにつき１つの先頭セルを選択するように
スケジューリング処理を行う。スケジューリング処理の
結果，出力許可された入力インタフェースは，所望の出
力ポートに接続され，先頭セルおよびＶＯＱに格納され
ている後続セルをパケット単位で出力ポートに連続的に
出力する。
Description
【０００１】
【発明の属する技術分野】本発明は，ＩＰ（Ｉｎｔｅｒ
ｎｅｔ Ｐｒｏｔｏｃｏｌ）などの可変長パケットや非
同期転送モード（以下ＡＴＭという。）の固定長パケッ
ト（一般的にセルと呼ばれる）をスイッチングするパケ
ットデータ通信装置に関する。特に、該通信装置を利用
したパケットデータ転送制御方法に関する。
ｎｅｔ Ｐｒｏｔｏｃｏｌ）などの可変長パケットや非
同期転送モード（以下ＡＴＭという。）の固定長パケッ
ト（一般的にセルと呼ばれる）をスイッチングするパケ
ットデータ通信装置に関する。特に、該通信装置を利用
したパケットデータ転送制御方法に関する。
【０００２】
【従来の技術】近年，インターネットをはじめとするデ
ータトラヒックは急激に増加している。また，従来専用
線を使用して行なわれていたトランザクション処理な
ど，高品質で，高信頼のサービスをインターネットで行
おうとする動きも見られている。ネットワーク上におけ
る伝送路については波長多重技術の登場により，大容量
伝送が実現されている。これに対応するため，伝送路間
を接続し，パケットデータのルーティング，スイッチン
グを行うパケットデータ通信装置の高効率化，大容量
化，高速化が必要とされる。
ータトラヒックは急激に増加している。また，従来専用
線を使用して行なわれていたトランザクション処理な
ど，高品質で，高信頼のサービスをインターネットで行
おうとする動きも見られている。ネットワーク上におけ
る伝送路については波長多重技術の登場により，大容量
伝送が実現されている。これに対応するため，伝送路間
を接続し，パケットデータのルーティング，スイッチン
グを行うパケットデータ通信装置の高効率化，大容量
化，高速化が必要とされる。
【０００３】特開２０００−２３２４８２号公報（以下
「文献１」という。）は，クロスバスイッチを使用した
パケットスイッチの一例を開示する。このパケットスイ
ッチの構成では，入力側インタフェースに入力された可
変長パケットをセル群に分割し，出力方路情報が付与さ
れた先頭セルをスイッチに入力する。スイッチはこの先
頭セルの情報に従い，各出力ポートに対してのリクエス
トから１つを選択するようなスケジューリング処理を行
って入出力ポートの接続を行った後，パケットのスイッ
チングを行う。
「文献１」という。）は，クロスバスイッチを使用した
パケットスイッチの一例を開示する。このパケットスイ
ッチの構成では，入力側インタフェースに入力された可
変長パケットをセル群に分割し，出力方路情報が付与さ
れた先頭セルをスイッチに入力する。スイッチはこの先
頭セルの情報に従い，各出力ポートに対してのリクエス
トから１つを選択するようなスケジューリング処理を行
って入出力ポートの接続を行った後，パケットのスイッ
チングを行う。
【０００４】なお入力側インタフェースには，スイッチ
の出力ポートの空き情報が通知されており，入力側イン
タフェースは，空き出力ポートに出力を希望するパケッ
トの先頭セルをスイッチに送信する構成とする。スイッ
チでは入出力ポートの切り替え単位をパケット単位とし
ている。
の出力ポートの空き情報が通知されており，入力側イン
タフェースは，空き出力ポートに出力を希望するパケッ
トの先頭セルをスイッチに送信する構成とする。スイッ
チでは入出力ポートの切り替え単位をパケット単位とし
ている。
【０００５】つまり、ある入力インタフェースから出力
インタフェースに，１つのパケットを構成するセルの出
力が開始されると，そのパケットを構成する全てのセル
が出力側インタフェースに到着するまでスイッチの接続
を保留する。
インタフェースに，１つのパケットを構成するセルの出
力が開始されると，そのパケットを構成する全てのセル
が出力側インタフェースに到着するまでスイッチの接続
を保留する。
【０００６】
【発明が解決しようとする課題】さらに、文献１では，
スイッチのスケジューリング処理について，各出力ポー
ト単位に出力を希望する入力インタフェースを１つ選択
する処理を行えばよいので，従来必要とされるような複
雑なスケジューリング処理は不要となり，スイッチのポ
ート数が増加した場合や，ポート速度が高速化した場合
においても，スイッチ容量の大容量化を実現しやすい。
スイッチのスケジューリング処理について，各出力ポー
ト単位に出力を希望する入力インタフェースを１つ選択
する処理を行えばよいので，従来必要とされるような複
雑なスケジューリング処理は不要となり，スイッチのポ
ート数が増加した場合や，ポート速度が高速化した場合
においても，スイッチ容量の大容量化を実現しやすい。
【０００７】しかし，文献１においては，複数の入力イ
ンタフェースから，ある空き出力ポートに出力を希望す
る複数の先頭セルがスイッチに入力された場合には，ス
ケジューリング処理の結果，選択されなかった先頭セル
はスイッチから出力されない。つまり，以降のスケジュ
ーリング処理で選択されるまでは，先頭セルがスイッチ
内にスタックした状態となる。
ンタフェースから，ある空き出力ポートに出力を希望す
る複数の先頭セルがスイッチに入力された場合には，ス
ケジューリング処理の結果，選択されなかった先頭セル
はスイッチから出力されない。つまり，以降のスケジュ
ーリング処理で選択されるまでは，先頭セルがスイッチ
内にスタックした状態となる。
【０００８】つまり，このスタック状態によって，後続
する同一出力ポート宛の優先パケットや，他の空き出力
ポート行きのパケットが出力を待たされてしまうＨＯＬ
（Ｈｅａｄ ｏｆ Ｌｉｎｅ）ブロッキングと呼ばれる
現象が発生して，入力されるトラヒックのパターンや負
荷状況によってはスイッチの使用効率およびパケットの
品質クラス制御性能が著しく低下し、スイッチにおける
スループットの低下を招き、さらに入力インターフェー
スからスイッチへ転送されるパケットに優先度を持たせ
られないという問題が生じる。
する同一出力ポート宛の優先パケットや，他の空き出力
ポート行きのパケットが出力を待たされてしまうＨＯＬ
（Ｈｅａｄ ｏｆ Ｌｉｎｅ）ブロッキングと呼ばれる
現象が発生して，入力されるトラヒックのパターンや負
荷状況によってはスイッチの使用効率およびパケットの
品質クラス制御性能が著しく低下し、スイッチにおける
スループットの低下を招き、さらに入力インターフェー
スからスイッチへ転送されるパケットに優先度を持たせ
られないという問題が生じる。
【０００９】そこで，本発明の目的は，スイッチのポー
ト数の増加やポート速度の向上に対応しやすく，かつ，
高いスループットが実現可能なパケット通信装置を提供
することである。
ト数の増加やポート速度の向上に対応しやすく，かつ，
高いスループットが実現可能なパケット通信装置を提供
することである。
【００１０】また，本発明の他の目的は，品質クラス制
御が有効に働くパケット通信装置を提供することにあ
る。より具体的には，スイッチのポート数の増加やポー
ト速度の向上に対応しやすく，かつ，優先パケットが非
優先パケットに対して優先して出力可能となるようなパ
ケット通信装置を提供することである。
御が有効に働くパケット通信装置を提供することにあ
る。より具体的には，スイッチのポート数の増加やポー
ト速度の向上に対応しやすく，かつ，優先パケットが非
優先パケットに対して優先して出力可能となるようなパ
ケット通信装置を提供することである。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
めに，本発明では，入力インタフェースにおいて可変長
パケットをセル群に分割し，スイッチの出力ポート別，
さらには品質クラス別に用意されたキューバッファ（以
下ＶＯＱと呼ぶ）に格納する。また，１つのＶＯＱに対
して１つずつ先頭セル格納レジスタを用意する。
めに，本発明では，入力インタフェースにおいて可変長
パケットをセル群に分割し，スイッチの出力ポート別，
さらには品質クラス別に用意されたキューバッファ（以
下ＶＯＱと呼ぶ）に格納する。また，１つのＶＯＱに対
して１つずつ先頭セル格納レジスタを用意する。
【００１２】あるパケットがＶＯＱの先頭に到着した場
合には，そのパケットの先頭セルは，先頭セル格納レジ
スタに格納され，ＶＯＱの先頭には２番目のセルが待機
している状態とする。入力側インタフェースは，パケッ
トの出力方路が表示された先頭セルを先頭セル格納レジ
スタから読み出してスイッチ部に入力する。スイッチで
は，各入力インタフェースから入力された複数先頭セル
の要求出力ポートが重なった場合には，出力ポートにつ
き１つの先頭セルを選択するようにスケジューリング処
理を行う。
合には，そのパケットの先頭セルは，先頭セル格納レジ
スタに格納され，ＶＯＱの先頭には２番目のセルが待機
している状態とする。入力側インタフェースは，パケッ
トの出力方路が表示された先頭セルを先頭セル格納レジ
スタから読み出してスイッチ部に入力する。スイッチで
は，各入力インタフェースから入力された複数先頭セル
の要求出力ポートが重なった場合には，出力ポートにつ
き１つの先頭セルを選択するようにスケジューリング処
理を行う。
【００１３】スケジューリング処理の結果，選択された
先頭セルの出力元の入力インタフェースについては，そ
の先頭セルの後続セルがＶＯＱより連続的に出力され
て，ひとつのパケットを構成するセル全てが出力インタ
フェースに到着するまで，スイッチの接続を保留する。
また，スケジューリングの結果，選択されなかった先頭
セルの出力元の入力インタフェースについては，他の空
き出力ポート宛てに出力を希望する先頭セルを，先頭セ
ル格納レジスタからスイッチに出力して，再度スケジュ
ーリング処理に挑戦する。
先頭セルの出力元の入力インタフェースについては，そ
の先頭セルの後続セルがＶＯＱより連続的に出力され
て，ひとつのパケットを構成するセル全てが出力インタ
フェースに到着するまで，スイッチの接続を保留する。
また，スケジューリングの結果，選択されなかった先頭
セルの出力元の入力インタフェースについては，他の空
き出力ポート宛てに出力を希望する先頭セルを，先頭セ
ル格納レジスタからスイッチに出力して，再度スケジュ
ーリング処理に挑戦する。
【００１４】これにより，スケジューリング処理におい
て、選択されなかったパケットがスイッチにスタックす
ることなく，他の出力可能なパケットの優先的送出が可
能となるので，スループットの向上およびパケットの優
先制御が実現可能なパケット通信装置を提供することが
できる。
て、選択されなかったパケットがスイッチにスタックす
ることなく，他の出力可能なパケットの優先的送出が可
能となるので，スループットの向上およびパケットの優
先制御が実現可能なパケット通信装置を提供することが
できる。
【００１５】
【発明の実施の形態】本発明によるパケット通信装置の
実施例について説明する。図１は，本発明のパケット通
信装置の全体構成を示す図である。このパケット通信装
置は，ｎ個の入出力ポートを有し，ｎ×ｎの交換を行う
スイッチ１０，スイッチ１０と接続される入力回線イン
タフェース２０−１〜２０−ｎ，出力回線インタフェー
ス３０−１〜３０−ｎ，および制御部６０とを有する。
入力回線インタフェース２０−１〜２０−ｎは，入力回
線４０−１〜４０−ｎを収容し，入力された可変長パケ
ットのルーティング処理やパケットバッファリングを行
い，固定長セルの形式でスイッチ１０間へ送信処理を行
なう。出力回線インタフェース３０−１〜３０−ｎは，
スイッチ１０からセルを受信し，元の可変長パケットの
形式で出力回線５０−１〜５０−ｎへ出力を行う。制御
部６０は，制御バス６０−１を通じて，スイッチ１０，
入力回線インタフェース２０，および出力回線インタフ
ェース３０と接続され，これらの初期設定，障害監視な
どを行う。なお，入力回線インタフェース２０−１〜２
０−ｎと出力回線インタフェース３０−１〜３０−ｎは
それぞれ物理的に同一のカードとして実装されることが
多い。
実施例について説明する。図１は，本発明のパケット通
信装置の全体構成を示す図である。このパケット通信装
置は，ｎ個の入出力ポートを有し，ｎ×ｎの交換を行う
スイッチ１０，スイッチ１０と接続される入力回線イン
タフェース２０−１〜２０−ｎ，出力回線インタフェー
ス３０−１〜３０−ｎ，および制御部６０とを有する。
入力回線インタフェース２０−１〜２０−ｎは，入力回
線４０−１〜４０−ｎを収容し，入力された可変長パケ
ットのルーティング処理やパケットバッファリングを行
い，固定長セルの形式でスイッチ１０間へ送信処理を行
なう。出力回線インタフェース３０−１〜３０−ｎは，
スイッチ１０からセルを受信し，元の可変長パケットの
形式で出力回線５０−１〜５０−ｎへ出力を行う。制御
部６０は，制御バス６０−１を通じて，スイッチ１０，
入力回線インタフェース２０，および出力回線インタフ
ェース３０と接続され，これらの初期設定，障害監視な
どを行う。なお，入力回線インタフェース２０−１〜２
０−ｎと出力回線インタフェース３０−１〜３０−ｎは
それぞれ物理的に同一のカードとして実装されることが
多い。
【００１６】まず，入力回線インタフェース２０の構成
について詳細に説明する。入力回線インタフェース２０
は，入力処理部２１，ＶＯＱ２３，ＶＯＱ制御部２４を
有する。図２を用いて，入力処理部２１の構成例を説明
する。パケットデータは入力回線４０を通じて装置に入
力されると，光・電気信号変換部（Ｏ／Ｅ）２１−１に
て，電気信号に変換される。その後，ＰＨＹ２１−２に
てＳＯＮＥＴ（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｔｉｃａ
ｌ ｎｅｔｗｏｒｋ）フレームなどの物理レイヤ処理が
行なわれる。次に，Ｌ２処理部２１−３にてパケットの
抽出，エラーチェックなどのレイヤ２処理が行なわれ
る。その後，検索エンジン２１−４にて，宛先ＩＰアド
レスをもとにした，出力ポート検索，品質クラス検索な
どの，レイヤ３処理が行なわれる。
について詳細に説明する。入力回線インタフェース２０
は，入力処理部２１，ＶＯＱ２３，ＶＯＱ制御部２４を
有する。図２を用いて，入力処理部２１の構成例を説明
する。パケットデータは入力回線４０を通じて装置に入
力されると，光・電気信号変換部（Ｏ／Ｅ）２１−１に
て，電気信号に変換される。その後，ＰＨＹ２１−２に
てＳＯＮＥＴ（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｔｉｃａ
ｌ ｎｅｔｗｏｒｋ）フレームなどの物理レイヤ処理が
行なわれる。次に，Ｌ２処理部２１−３にてパケットの
抽出，エラーチェックなどのレイヤ２処理が行なわれ
る。その後，検索エンジン２１−４にて，宛先ＩＰアド
レスをもとにした，出力ポート検索，品質クラス検索な
どの，レイヤ３処理が行なわれる。
【００１７】検索処理は，具体的には，検索エンジン２
１−４に接続されたＬ３ＴＡＢＬＥ２１−５を使用す
る。Ｌ３ＴＡＢＬＥ２１−５には，予め宛先ＩＰアドレ
スと，出力ポート，品質クラス，次の転送先のＩＰアド
レスであるネクストホップＩＰアドレスとの対応関係が
テーブル形式で格納されている。検索結果はパケットの
ヘッダ部分に付与する。検索エンジン２１−４では，図
５に示すように可変長パケットを固定長セルに分割し，
それぞれのセルにセルヘッダ２００−１を付与する。
１−４に接続されたＬ３ＴＡＢＬＥ２１−５を使用す
る。Ｌ３ＴＡＢＬＥ２１−５には，予め宛先ＩＰアドレ
スと，出力ポート，品質クラス，次の転送先のＩＰアド
レスであるネクストホップＩＰアドレスとの対応関係が
テーブル形式で格納されている。検索結果はパケットの
ヘッダ部分に付与する。検索エンジン２１−４では，図
５に示すように可変長パケットを固定長セルに分割し，
それぞれのセルにセルヘッダ２００−１を付与する。
【００１８】図５の例では，可変長パケット１００Ａが
セルＡ１〜Ａ４に分割される例を示している。なお，最
終セルに端数が生じた場合にはセルの空き領域にＰＡＤ
が詰め込まれる。図６にセルフォーマットの例を示す。
セルはセルデータ２０２，セルヘッダ２０１より構成さ
れる。セルヘッダ２０１は，セルの有効／無効，および
先頭／中間／最終を示すＣＥＬＬ２０１−１，パケット
の品質クラスを示すＱＯＳ２０１−２，スイッチの宛先
ポートを示すルーティング情報ＲＴＧ２０１−３を含
む。なお，先頭セル以外の後続セルでは，ＲＴＧ２０１
−３，ＱＯＳ２０１−２を参照せずに，先頭セルと同一
の処理をするものとし，これらの領域をデータ領域とし
て使用しても良い。
セルＡ１〜Ａ４に分割される例を示している。なお，最
終セルに端数が生じた場合にはセルの空き領域にＰＡＤ
が詰め込まれる。図６にセルフォーマットの例を示す。
セルはセルデータ２０２，セルヘッダ２０１より構成さ
れる。セルヘッダ２０１は，セルの有効／無効，および
先頭／中間／最終を示すＣＥＬＬ２０１−１，パケット
の品質クラスを示すＱＯＳ２０１−２，スイッチの宛先
ポートを示すルーティング情報ＲＴＧ２０１−３を含
む。なお，先頭セル以外の後続セルでは，ＲＴＧ２０１
−３，ＱＯＳ２０１−２を参照せずに，先頭セルと同一
の処理をするものとし，これらの領域をデータ領域とし
て使用しても良い。
【００１９】次に図４を用いて，入力回線インタフェー
ス２０（図１）のその他の部分の機能および動作例につ
いて説明する。検索エンジン２１−４（図２）から出力
された可変長パケット１００Ａ，１００Ｂの先頭セルか
らはセルヘッダ情報２００−１（図５）が取り出され，
接続線２５を通じて，これをＶＯＱ制御部２４に送信す
る。ＶＯＱ制御部２４はそのヘッダ情報を解析し，可変
長パケットの出力方路に対応するＶＯＱ（２３Ａ−１〜
２３Ａ−ｎのいずれか）に順次格納されるように，ＶＯ
Ｑ２３のライトアドレスを指示する。ＶＯＱ２３Ａにお
いては，パケットはキューの先頭に来たときに，そのパ
ケットを構成する先頭セルを先頭セル格納レジスタ２３
Ｂに移動する。
ス２０（図１）のその他の部分の機能および動作例につ
いて説明する。検索エンジン２１−４（図２）から出力
された可変長パケット１００Ａ，１００Ｂの先頭セルか
らはセルヘッダ情報２００−１（図５）が取り出され，
接続線２５を通じて，これをＶＯＱ制御部２４に送信す
る。ＶＯＱ制御部２４はそのヘッダ情報を解析し，可変
長パケットの出力方路に対応するＶＯＱ（２３Ａ−１〜
２３Ａ−ｎのいずれか）に順次格納されるように，ＶＯ
Ｑ２３のライトアドレスを指示する。ＶＯＱ２３Ａにお
いては，パケットはキューの先頭に来たときに，そのパ
ケットを構成する先頭セルを先頭セル格納レジスタ２３
Ｂに移動する。
【００２０】つまり，キューの先頭にはパケットを構成
するセカンドセル以降のセルが格納されている状態とな
る。各ＶＯＱにおいては，先頭セル格納レジスタ２３Ｂ
に格納されている先頭セル，もしくはＶＯＱ２３Ａに格
納されているセカンドセル以降のセルを選択して出力可
能なようにＳＥＬ２３１が配備される。また，各ＶＯＱ
の読みだしは，ＶＯＱ制御部２４からの指示に従い，セ
レクタ２３２によって選択される。ＶＯＱ制御部２４で
は，スイッチの空き出力ポート情報１４０−１〜１４０
−ｎに従って，空いている出力ポートに該当するＶＯＱ
をラウンドロビン選択などにより選択してＶＯＱ２３に
読出し指示を与える。また，ＶＯＱ制御部２４には，タ
イマ監視部２４−３が設けられている。タイマ監視部２
４−３では，出力リクエスト用の先頭セルをスイッチに
出力してから，そのリクエストに対するアクノリッジ
（ＡＣＫ）１３０−１が規定時間以内に返送されるかど
うかを監視しており，その結果をＶＯＱ選択部２４−２
に通知する。
するセカンドセル以降のセルが格納されている状態とな
る。各ＶＯＱにおいては，先頭セル格納レジスタ２３Ｂ
に格納されている先頭セル，もしくはＶＯＱ２３Ａに格
納されているセカンドセル以降のセルを選択して出力可
能なようにＳＥＬ２３１が配備される。また，各ＶＯＱ
の読みだしは，ＶＯＱ制御部２４からの指示に従い，セ
レクタ２３２によって選択される。ＶＯＱ制御部２４で
は，スイッチの空き出力ポート情報１４０−１〜１４０
−ｎに従って，空いている出力ポートに該当するＶＯＱ
をラウンドロビン選択などにより選択してＶＯＱ２３に
読出し指示を与える。また，ＶＯＱ制御部２４には，タ
イマ監視部２４−３が設けられている。タイマ監視部２
４−３では，出力リクエスト用の先頭セルをスイッチに
出力してから，そのリクエストに対するアクノリッジ
（ＡＣＫ）１３０−１が規定時間以内に返送されるかど
うかを監視しており，その結果をＶＯＱ選択部２４−２
に通知する。
【００２１】さらに、図４において先頭セルＡ１−Ｃ１
が出力リクエストとしてセレクタ２３１、２３２を介
し、出力ポートに対し出力された時、先頭セルは先頭セ
ル格納レジスタ２３Ｂ−１〜ｎから廃棄されず、先頭セ
ル格納レジスタにコピーされ保持されたままと成る。
が出力リクエストとしてセレクタ２３１、２３２を介
し、出力ポートに対し出力された時、先頭セルは先頭セ
ル格納レジスタ２３Ｂ−１〜ｎから廃棄されず、先頭セ
ル格納レジスタにコピーされ保持されたままと成る。
【００２２】次に再び図１を用いて本発明のパケット通
信装置のスイッチ１０について詳細を説明する。スイッ
チ１０は入力ポート毎に設けられた入力ＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ１３−１
〜１３−ｎ，ｎ×ｎのスイッチングを行うクロスバスイ
ッチ１１，スケジューラ１２，および，出力ポート毎に
設けられた出力バッファ１４−１〜１４−ｎより構成さ
れる。
信装置のスイッチ１０について詳細を説明する。スイッ
チ１０は入力ポート毎に設けられた入力ＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ１３−１
〜１３−ｎ，ｎ×ｎのスイッチングを行うクロスバスイ
ッチ１１，スケジューラ１２，および，出力ポート毎に
設けられた出力バッファ１４−１〜１４−ｎより構成さ
れる。
【００２３】入力回線インタフェース２０−１〜ｎから
受信したセルが，先頭セルの場合には入力ＦＩＦＯバッ
ファ１３に格納・保持される。先頭セルのセルヘッダは
スケジューラ１２に送られる。スケジューラ１２では，
入力された先頭セルの希望する出力ポートを解析して，
複数の先頭セルが出力を希望する出力ポートが重なった
場合には，出力ポートにつき１つの先頭セルを選択する
ようにスケジューリング処理を行う。
受信したセルが，先頭セルの場合には入力ＦＩＦＯバッ
ファ１３に格納・保持される。先頭セルのセルヘッダは
スケジューラ１２に送られる。スケジューラ１２では，
入力された先頭セルの希望する出力ポートを解析して，
複数の先頭セルが出力を希望する出力ポートが重なった
場合には，出力ポートにつき１つの先頭セルを選択する
ようにスケジューリング処理を行う。
【００２４】スケジューラ１２はセルヘッダを参照して
優先度の高い先頭セルを優先して転送する。また，複数
のパケットが同一優先度を持つ場合には，スケジューラ
１２はラウンドロビン（巡回選択）によってスイッチン
グを行う先頭セルを選択する。スケジューリング処理の
結果，出力許可を受けた先頭セルが所望の宛先に出力さ
れるように，クロスバスイッチ１１の接続を行い，先頭
セルを入力ＦＩＦＯバッファ１３から読み出して出力す
る。
優先度の高い先頭セルを優先して転送する。また，複数
のパケットが同一優先度を持つ場合には，スケジューラ
１２はラウンドロビン（巡回選択）によってスイッチン
グを行う先頭セルを選択する。スケジューリング処理の
結果，出力許可を受けた先頭セルが所望の宛先に出力さ
れるように，クロスバスイッチ１１の接続を行い，先頭
セルを入力ＦＩＦＯバッファ１３から読み出して出力す
る。
【００２５】また，同時に，選択された先頭セルの出力
元の入力回線インタフェース２０に対しては，その結果
をアクノリッジ（ＡＣＫ）１３０−１として入力回線イ
ンタフェース２０に返送する。入力回線インタフェース
２０では，ＡＣＫ１３０−１を受信するとＶＯＱ２３か
ら同一パケットを構成するセカンドセル以降の残りの後
続セル読み出してスイッチ１０に出力する。クロスバス
イッチ１１では，先頭セルの後続セルが連続的に出力さ
れて，ひとつのパケットを構成するセル全てが出力イン
タフェースに到着するまで，入出力ポートの接続を保留
する。
元の入力回線インタフェース２０に対しては，その結果
をアクノリッジ（ＡＣＫ）１３０−１として入力回線イ
ンタフェース２０に返送する。入力回線インタフェース
２０では，ＡＣＫ１３０−１を受信するとＶＯＱ２３か
ら同一パケットを構成するセカンドセル以降の残りの後
続セル読み出してスイッチ１０に出力する。クロスバス
イッチ１１では，先頭セルの後続セルが連続的に出力さ
れて，ひとつのパケットを構成するセル全てが出力イン
タフェースに到着するまで，入出力ポートの接続を保留
する。
【００２６】また，スケジューリングの結果，選択され
なかった先頭セルの出力元の入力インタフェースにおい
ては，規定時間内にＡＣＫ１３０−１が返送されないこ
とをＶＯＱ制御部２４内のタイマ監視部２４−３（図
４）で検出する。タイムオーバの場合には，これをＶＯ
Ｑ選択部２４−２（図４）に通知し，別の空き出力ポー
ト宛てのパケットがある場合には，このパケットの先頭
セルを先頭セル格納レジスタ２３Ｂより読み出して，ス
イッチ１０に送信する。新たに送信された先頭セルは，
入力ＦＩＦＯバッファ１３に格納されている先頭セルを
上書きして，次のスケジューリングに再度挑戦する。ス
イッチの出力ポート毎に設けられた出力バッファ１４−
１〜１４−ｎにおいては，パケットを構成するセルが転
送中であるかどうかを常時監視して，状態を空き出力ポ
ート情報１４０−１〜ｎとして，各入力回線インタフェ
ース２０−１〜ｎのＶＯＱ制御部２４に通知する。より
具体的には，セルヘッダ２０１に付与されているＣＥＬ
Ｌ２０１−１を監視して，有効セルの転送が終了した時
点で，空き出力ポート情報１４０−１〜ｎをＶＯＱ制御
部２４に通知する。
なかった先頭セルの出力元の入力インタフェースにおい
ては，規定時間内にＡＣＫ１３０−１が返送されないこ
とをＶＯＱ制御部２４内のタイマ監視部２４−３（図
４）で検出する。タイムオーバの場合には，これをＶＯ
Ｑ選択部２４−２（図４）に通知し，別の空き出力ポー
ト宛てのパケットがある場合には，このパケットの先頭
セルを先頭セル格納レジスタ２３Ｂより読み出して，ス
イッチ１０に送信する。新たに送信された先頭セルは，
入力ＦＩＦＯバッファ１３に格納されている先頭セルを
上書きして，次のスケジューリングに再度挑戦する。ス
イッチの出力ポート毎に設けられた出力バッファ１４−
１〜１４−ｎにおいては，パケットを構成するセルが転
送中であるかどうかを常時監視して，状態を空き出力ポ
ート情報１４０−１〜ｎとして，各入力回線インタフェ
ース２０−１〜ｎのＶＯＱ制御部２４に通知する。より
具体的には，セルヘッダ２０１に付与されているＣＥＬ
Ｌ２０１−１を監視して，有効セルの転送が終了した時
点で，空き出力ポート情報１４０−１〜ｎをＶＯＱ制御
部２４に通知する。
【００２７】最後に，図１の出力回線インタフェース３
０−１〜ｎの構成について詳細に説明する。スイッチ１
０から出力された可変長パケット単位のセルは，出力回
線インタフェース３０−１〜ｎ内の出力処理部３１に送
信される。出力処理部３１の構成を図３を用いて説明す
る。入力された固定長セルはＬ２処理部３２−３にて，
元の可変長パケットに組立てを行った後，レイヤ２の処
理が行なわれる。
０−１〜ｎの構成について詳細に説明する。スイッチ１
０から出力された可変長パケット単位のセルは，出力回
線インタフェース３０−１〜ｎ内の出力処理部３１に送
信される。出力処理部３１の構成を図３を用いて説明す
る。入力された固定長セルはＬ２処理部３２−３にて，
元の可変長パケットに組立てを行った後，レイヤ２の処
理が行なわれる。
【００２８】例えば，出力回線がイーサーネットの場合
には，次の転送先のＩＰアドレスであるネクストホップ
ＩＰアドレスから，接続先ルータのレイヤ２アドレス
（ＭＡＣアドレス）を検索して付与する処理を行なう。
ネクストホップＩＰアドレスと，接続先ルータのレイヤ
２アドレスの対応は，Ｌ２ＴＡＢＬＥ３２−５に格納さ
れている。レイヤ２処理の終了後，可変長パケットはＰ
ＨＹ３２−２にて，例えばＳＯＮＥＴフレームへマッピ
ング処理が行なわれ，その後電気・光信号変換部（Ｅ／
Ｏ）３２−１にて，光信号に変換された後，出力回線５
０へ送出される。
には，次の転送先のＩＰアドレスであるネクストホップ
ＩＰアドレスから，接続先ルータのレイヤ２アドレス
（ＭＡＣアドレス）を検索して付与する処理を行なう。
ネクストホップＩＰアドレスと，接続先ルータのレイヤ
２アドレスの対応は，Ｌ２ＴＡＢＬＥ３２−５に格納さ
れている。レイヤ２処理の終了後，可変長パケットはＰ
ＨＹ３２−２にて，例えばＳＯＮＥＴフレームへマッピ
ング処理が行なわれ，その後電気・光信号変換部（Ｅ／
Ｏ）３２−１にて，光信号に変換された後，出力回線５
０へ送出される。
【００２９】次に本発明によるパケット通信装置におい
て実際にパケットのスイッチングが行われる際のスイッ
チング動作例を文献１と比較して示す。本発明によるパ
ケット通信装置のスイッチング例を，図７〜図９を用い
て説明する。図７においては，入力回線インタフェース
２０−１に，出力回線５０−１行きのパケットＡ（セル
Ａ１，Ａ２，Ａ３，およびＡ４に分割）および，出力回
線５０−ｎ行きのパケットＣ（セルＣ１，Ｃ２，および
Ｃ３に分割）が入力され，入力回線インタフェース２０
−ｎに出力回線５０−ｎ行きのパケットＤ（セルＤ１と
Ｄ２に分割），出力回線５０−ｎ行きのパケットＥ（セ
ルＥ１とＥ２に分割）が入力されている。また，出力回
線５０−１および出力回線５０−ｎが接続されるスイッ
チポートはこの時点で空きポートであると仮定する。
て実際にパケットのスイッチングが行われる際のスイッ
チング動作例を文献１と比較して示す。本発明によるパ
ケット通信装置のスイッチング例を，図７〜図９を用い
て説明する。図７においては，入力回線インタフェース
２０−１に，出力回線５０−１行きのパケットＡ（セル
Ａ１，Ａ２，Ａ３，およびＡ４に分割）および，出力回
線５０−ｎ行きのパケットＣ（セルＣ１，Ｃ２，および
Ｃ３に分割）が入力され，入力回線インタフェース２０
−ｎに出力回線５０−ｎ行きのパケットＤ（セルＤ１と
Ｄ２に分割），出力回線５０−ｎ行きのパケットＥ（セ
ルＥ１とＥ２に分割）が入力されている。また，出力回
線５０−１および出力回線５０−ｎが接続されるスイッ
チポートはこの時点で空きポートであると仮定する。
【００３０】図８において，出力回線インタフェース３
０−１行きのスイッチ出力ポートが空いているので，入
力回線インタフェース２０−１からは，パケットＡの先
頭セルＡ１がスイッチ１０の入力ＦＩＦＯバッファ１３
−１に転送され，入力回線インタフェース２０−ｎから
はパケットＤの先頭セルＤ１が，スイッチ１０の入力Ｆ
ＩＦＯバッファ１３−ｎにそれぞれ転送されると仮定す
る。この場合，先頭セルＡ１と先頭セルＤ１は希望する
出力ポートが同一であるため，スケジューラ１２で選択
処理が行われる。
０−１行きのスイッチ出力ポートが空いているので，入
力回線インタフェース２０−１からは，パケットＡの先
頭セルＡ１がスイッチ１０の入力ＦＩＦＯバッファ１３
−１に転送され，入力回線インタフェース２０−ｎから
はパケットＤの先頭セルＤ１が，スイッチ１０の入力Ｆ
ＩＦＯバッファ１３−ｎにそれぞれ転送されると仮定す
る。この場合，先頭セルＡ１と先頭セルＤ１は希望する
出力ポートが同一であるため，スケジューラ１２で選択
処理が行われる。
【００３１】図９ではスケジューラ１２での選択処理の
結果，先頭セルＡ１が選択され，先頭セルＤ１が選択さ
れない場合の例を示している。入力回線インタフェース
２０−１には，後続転送が可能であることを示すＡＣＫ
１３０−１が通知され，これに従い，セルＡ２，Ａ３お
よびＡ４が連続的にスイッチに転送され所望の出力ポー
トに出力される。
結果，先頭セルＡ１が選択され，先頭セルＤ１が選択さ
れない場合の例を示している。入力回線インタフェース
２０−１には，後続転送が可能であることを示すＡＣＫ
１３０−１が通知され，これに従い，セルＡ２，Ａ３お
よびＡ４が連続的にスイッチに転送され所望の出力ポー
トに出力される。
【００３２】これに対して，入力回線インタフェース２
０−ｎでは，タイマ監視部２４−３（図４）によりＡＣ
Ｋ１３０−ｎが一定時間内に通知されないことを検出す
ると，リクエストが認められなかったと判断し，他の空
き出力ポートに対して，パケットＥの先頭セルＥ１を，
入力ＦＩＦＯバッファ１３−ｎに転送して，再度スケジ
ューラ１２での選択処理を行う。
０−ｎでは，タイマ監視部２４−３（図４）によりＡＣ
Ｋ１３０−ｎが一定時間内に通知されないことを検出す
ると，リクエストが認められなかったと判断し，他の空
き出力ポートに対して，パケットＥの先頭セルＥ１を，
入力ＦＩＦＯバッファ１３−ｎに転送して，再度スケジ
ューラ１２での選択処理を行う。
【００３３】次に文献１におけるパケットのスイッチン
グ例について，図１０を用いて説明する。図１０におい
て，出力回線インタフェース３０−１行きのスイッチ１
０における出力ポートが空いていると仮定した場合，入
力回線インタフェース２０−１からは，パケットＡの先
頭セルＡ１がスイッチ１０の入力ＦＩＦＯバッファ１３
−１に転送され，入力回線インタフェース２０−ｎから
はパケットＤの先頭セルＤ１が，スイッチ１０の入力Ｆ
ＩＦＯバッファ１３−ｎにそれぞれ転送されるとする。
グ例について，図１０を用いて説明する。図１０におい
て，出力回線インタフェース３０−１行きのスイッチ１
０における出力ポートが空いていると仮定した場合，入
力回線インタフェース２０−１からは，パケットＡの先
頭セルＡ１がスイッチ１０の入力ＦＩＦＯバッファ１３
−１に転送され，入力回線インタフェース２０−ｎから
はパケットＤの先頭セルＤ１が，スイッチ１０の入力Ｆ
ＩＦＯバッファ１３−ｎにそれぞれ転送されるとする。
【００３４】図１０では，スケジューラ１２での選択処
理の結果，先頭セルＡ１が選択されるものとすると，先
頭セルＤ１は長時間スイッチにスタックする可能性があ
る。
理の結果，先頭セルＡ１が選択されるものとすると，先
頭セルＤ１は長時間スイッチにスタックする可能性があ
る。
【００３５】さらに、先述した通り後続する同一出力ポ
ート宛の優先パケットや，他の空き出力ポート行きのパ
ケットが出力を待たされてしまうＨＯＬ（Ｈｅａｄ ｏ
ｆＬｉｎｅ）ブロッキングと呼ばれる現象が発生する。
その結果、入力されるトラヒックのパターンや負荷状況
によってはスイッチの使用効率およびパケットの品質ク
ラス制御性能が著しく低下する場合がある。
ート宛の優先パケットや，他の空き出力ポート行きのパ
ケットが出力を待たされてしまうＨＯＬ（Ｈｅａｄ ｏ
ｆＬｉｎｅ）ブロッキングと呼ばれる現象が発生する。
その結果、入力されるトラヒックのパターンや負荷状況
によってはスイッチの使用効率およびパケットの品質ク
ラス制御性能が著しく低下する場合がある。
【００３６】対照的に前述した図７〜図９に示す本発明
によるパケット通信装置においては，スケジューリング
処理にて選択されなかったパケットが入力ＦＩＦＯバッ
ファから廃棄されるので、スイッチにスタックするとい
う問題が解決される。さらに、他の出力可能なパケット
の優先的送出が可能となるので，スループットの高いパ
ケット通信装置を提供することができる。
によるパケット通信装置においては，スケジューリング
処理にて選択されなかったパケットが入力ＦＩＦＯバッ
ファから廃棄されるので、スイッチにスタックするとい
う問題が解決される。さらに、他の出力可能なパケット
の優先的送出が可能となるので，スループットの高いパ
ケット通信装置を提供することができる。
【００３７】本発明の第２の実施例として，スイッチ部
において品質クラス制御を行う形態について図１１を用
いて説明する。図１１に示す品質制御対応回線インタフ
ェースにおいては，図４に示した回線インタフェース２
０との差分のみを示す。品質制御対応回線インタフェー
スにおいては，ＶＯＱ２３内にｎ本の出力方路対応かつ
２クラスの品質クラス別のＶＯＱ（高優先２３ＡＨ−１
〜２３ＡＨ−ｎ，低優先２３ＡＬ−１〜２３ＡＬ−ｎ）
を有する。入力処理部２１より転送されたパケットは，
図６に示すセルヘッダ２０１内の，ＲＴＧ２０１−３お
よびＱＯＳ２０１−２に従って該当するＶＯＱに入力さ
れる。ＶＯＱ制御部２４は，例えば，高優先キューを優
先したラウンドロビン選択を行う。具体的には，ある方
路への読出し指示を受け取ると，ＳＥＬ２３２により方
路選択を行うと同時に品質クラスセレクタＳＥＬ２３１
により，高優先ＶＯＱ２３ＡＨ−ｘ（ｘは１からｎのい
ずれかを示す）にパケットが存在する場合にはそれを読
み出し，存在しない場合には，低優先ＶＯＱ２３ＡＬ−
ｘよりパケットの読み出しを行う。
において品質クラス制御を行う形態について図１１を用
いて説明する。図１１に示す品質制御対応回線インタフ
ェースにおいては，図４に示した回線インタフェース２
０との差分のみを示す。品質制御対応回線インタフェー
スにおいては，ＶＯＱ２３内にｎ本の出力方路対応かつ
２クラスの品質クラス別のＶＯＱ（高優先２３ＡＨ−１
〜２３ＡＨ−ｎ，低優先２３ＡＬ−１〜２３ＡＬ−ｎ）
を有する。入力処理部２１より転送されたパケットは，
図６に示すセルヘッダ２０１内の，ＲＴＧ２０１−３お
よびＱＯＳ２０１−２に従って該当するＶＯＱに入力さ
れる。ＶＯＱ制御部２４は，例えば，高優先キューを優
先したラウンドロビン選択を行う。具体的には，ある方
路への読出し指示を受け取ると，ＳＥＬ２３２により方
路選択を行うと同時に品質クラスセレクタＳＥＬ２３１
により，高優先ＶＯＱ２３ＡＨ−ｘ（ｘは１からｎのい
ずれかを示す）にパケットが存在する場合にはそれを読
み出し，存在しない場合には，低優先ＶＯＱ２３ＡＬ−
ｘよりパケットの読み出しを行う。
【００３８】本実施例に従うと，ある出力ポート宛て
の，例えば２３ＡＬ−１〜２３ＡＬ−ｎから成る低優先
パケットがスイッチ１０（図１）の入力ＦＩＦＯバッフ
ァ１３に格納され，スケジューラ１２で選択されなかっ
た場合に，後に到着した２３ＡＨ−１〜２３ＡＨ−ｎか
ら成る高優先パケットを再送可能になる。つまり，高優
先パケットが低優先パケットによりブロッキングされる
ことが防止できるので，動画像通信，トランザクション
処理などに必要とされる高品質サービスに対応可能なパ
ケット通信装置が提供できる。
の，例えば２３ＡＬ−１〜２３ＡＬ−ｎから成る低優先
パケットがスイッチ１０（図１）の入力ＦＩＦＯバッフ
ァ１３に格納され，スケジューラ１２で選択されなかっ
た場合に，後に到着した２３ＡＨ−１〜２３ＡＨ−ｎか
ら成る高優先パケットを再送可能になる。つまり，高優
先パケットが低優先パケットによりブロッキングされる
ことが防止できるので，動画像通信，トランザクション
処理などに必要とされる高品質サービスに対応可能なパ
ケット通信装置が提供できる。
【００３９】次に，本発明の第３の実施例について説明
する。前述した第１及び第２の実施例では，出力リクエ
スト時に，先頭セル格納レジスタ２３Ｂ−１〜ｎに格納
されている先頭セルのみをスイッチ１０の入力ＦＩＦＯ
バッファ１３に転送する例，および先頭セルのみを再送
する例を示した。
する。前述した第１及び第２の実施例では，出力リクエ
スト時に，先頭セル格納レジスタ２３Ｂ−１〜ｎに格納
されている先頭セルのみをスイッチ１０の入力ＦＩＦＯ
バッファ１３に転送する例，および先頭セルのみを再送
する例を示した。
【００４０】しかし，実装条件によってはＡＣＫ１３０
がＶＯＱ制御部２４に返送されて，後続パケットが出力
されるまで，タイムラグが生じる場合がある。そこで，
このタイムラグを解消するため，先頭セルのみならず先
頭セルからｍセル（以下，先頭セル群と呼ぶ）を単位と
して，上記と同様の処理を行う例について以下に説明す
る（ただし，ｍ≧２）。
がＶＯＱ制御部２４に返送されて，後続パケットが出力
されるまで，タイムラグが生じる場合がある。そこで，
このタイムラグを解消するため，先頭セルのみならず先
頭セルからｍセル（以下，先頭セル群と呼ぶ）を単位と
して，上記と同様の処理を行う例について以下に説明す
る（ただし，ｍ≧２）。
【００４１】具体的には，図１２に示すように，入力回
線インタフェース２０において，ＶＯＱ２３Ａ−１〜ｎ
のそれぞれに対応した先頭セル群レジスタ２３Ｃ−１〜
ｎを用意しておき，パケットがＶＯＱ２３Ａ−１〜ｎの
先頭に到着すると，そのパケットの先頭セル群を先頭セ
ル群格納レジスタ２３Ｃ−１〜ｎに転送する。先頭セル
群格納レジスタ２３Ｃ−１〜ｎはｍセル分を格納するレ
ジスタである。
線インタフェース２０において，ＶＯＱ２３Ａ−１〜ｎ
のそれぞれに対応した先頭セル群レジスタ２３Ｃ−１〜
ｎを用意しておき，パケットがＶＯＱ２３Ａ−１〜ｎの
先頭に到着すると，そのパケットの先頭セル群を先頭セ
ル群格納レジスタ２３Ｃ−１〜ｎに転送する。先頭セル
群格納レジスタ２３Ｃ−１〜ｎはｍセル分を格納するレ
ジスタである。
【００４２】図１２は，一例としてｍ＝２の場合を示し
ている。出力リクエスト時には，各入力回線インタフェ
ース２０において出力可能なパケットの先頭セル群を１
つ選択して，これらを全てスイッチ１０（図１）の入力
ＦＩＦＯバッファ１３へ送信する。
ている。出力リクエスト時には，各入力回線インタフェ
ース２０において出力可能なパケットの先頭セル群を１
つ選択して，これらを全てスイッチ１０（図１）の入力
ＦＩＦＯバッファ１３へ送信する。
【００４３】スケジューリング処理の結果，出力許可を
受けた先頭セル群を読み出して出力し，それと同時に，
後続セルを連続的に出力するように，入力回線インタフ
ェース２０に指示する。また，出力許可を受けなかった
入力インタフェース２０において，他の空き出力ポート
宛てに出力を希望するパケットがある場合には，そのパ
ケットの先頭セル群をスイッチ１０の入力ＦＩＦＯバッ
ファ１３に出力して，以前の先頭セル群を上書きし，再
度スケジューリング処理を行う。
受けた先頭セル群を読み出して出力し，それと同時に，
後続セルを連続的に出力するように，入力回線インタフ
ェース２０に指示する。また，出力許可を受けなかった
入力インタフェース２０において，他の空き出力ポート
宛てに出力を希望するパケットがある場合には，そのパ
ケットの先頭セル群をスイッチ１０の入力ＦＩＦＯバッ
ファ１３に出力して，以前の先頭セル群を上書きし，再
度スケジューリング処理を行う。
【００４４】なお，ｍの値は，スケジューリングの結
果，出力が許可された時点から，ＶＯＱ２３Ａに格納さ
れている後続セルが入力ＦＩＦＯバッファ１３に到達す
るまでの時間がｍセル時間となるように決めればよい。
これにより，入力回線インタフェース２０が出力許可を
受けた場合，後続パケットが入力ＦＩＦＯバッファ１３
に格納されている先頭セル群に追いつくことができる。
果，出力が許可された時点から，ＶＯＱ２３Ａに格納さ
れている後続セルが入力ＦＩＦＯバッファ１３に到達す
るまでの時間がｍセル時間となるように決めればよい。
これにより，入力回線インタフェース２０が出力許可を
受けた場合，後続パケットが入力ＦＩＦＯバッファ１３
に格納されている先頭セル群に追いつくことができる。
【００４５】よって，タイムラグのない連続したセルの
形式でパケットのスイッチングが行われるため，スイッ
チのスループットが向上する。さらに本実施例を拡張す
る形として，出力リクエスト時および再送時の単位を，
先頭セル群単位ではなく１パケット単位とする方法も考
えられる。
形式でパケットのスイッチングが行われるため，スイッ
チのスループットが向上する。さらに本実施例を拡張す
る形として，出力リクエスト時および再送時の単位を，
先頭セル群単位ではなく１パケット単位とする方法も考
えられる。
【００４６】最後に，本発明の第４の実施例について説
明する。前記の実施例では，スイッチの出力ポート毎に
設けられた図１に示す出力バッファ１４−１〜ｎにおい
て，セルが転送中であるかどうかを常時監視して，空き
出力ポート情報１４０−１〜ｎをＶＯＱ制御部２４に通
知している。
明する。前記の実施例では，スイッチの出力ポート毎に
設けられた図１に示す出力バッファ１４−１〜ｎにおい
て，セルが転送中であるかどうかを常時監視して，空き
出力ポート情報１４０−１〜ｎをＶＯＱ制御部２４に通
知している。
【００４７】しかし，実装条件によっては，空き出力ポ
ート情報１４０−１〜ｎがＶＯＱ制御部２４に通知され
てから，先頭セルが出力され，次の出力リクエストがス
ケジューラにエントリされるまでに時間がかかるため，
出力回線に無駄な空きタイミング（例えばｊセル時間）
が生じる場合がある。
ート情報１４０−１〜ｎがＶＯＱ制御部２４に通知され
てから，先頭セルが出力され，次の出力リクエストがス
ケジューラにエントリされるまでに時間がかかるため，
出力回線に無駄な空きタイミング（例えばｊセル時間）
が生じる場合がある。
【００４８】そこで，この空きタイミングをなくすた
め，パケットを構成する最終セルがクロスバスイッチ１
１を通過し終わる以前に，出力ポートを空きと判定する
構成とする。具体的な方法としては，図１３に示すよう
に，セルヘッダ２０１（図６）のセルフォーマットにポ
ートフリービット（ＰＦ）２０１−４を定義する
（“１”：ポート使用中，“０”：ポート開放）。入力
処理部２１（図１、図１２）では，パケットをセルに分
割するときに，パケットの最終セルを含む最後のｊセル
については，ＰＦ２０１−４＝“０”に設定し，それ以
外のセルをＰＦ２０１−４＝“１”に設定する。出力バ
ッファ１４−１〜ｎにおいては，ポート開放ビットＰＦ
２０１−４に従って，ＰＦ２０１−４＝“０”を検出し
た場合に，ポートの開放をＶＯＱ制御部２４に通知すれ
ば良い。
め，パケットを構成する最終セルがクロスバスイッチ１
１を通過し終わる以前に，出力ポートを空きと判定する
構成とする。具体的な方法としては，図１３に示すよう
に，セルヘッダ２０１（図６）のセルフォーマットにポ
ートフリービット（ＰＦ）２０１−４を定義する
（“１”：ポート使用中，“０”：ポート開放）。入力
処理部２１（図１、図１２）では，パケットをセルに分
割するときに，パケットの最終セルを含む最後のｊセル
については，ＰＦ２０１−４＝“０”に設定し，それ以
外のセルをＰＦ２０１−４＝“１”に設定する。出力バ
ッファ１４−１〜ｎにおいては，ポート開放ビットＰＦ
２０１−４に従って，ＰＦ２０１−４＝“０”を検出し
た場合に，ポートの開放をＶＯＱ制御部２４に通知すれ
ば良い。
【００４９】上述した如く空きタイミングを無くす為
に、ポートフリービットがセルヘッダに設定される。こ
のポートフリービットの設定により、従来のパケットデ
ータ転送に比べ、本実施例によるパケットデータ転送が
提供する効果を以下に説明する。
に、ポートフリービットがセルヘッダに設定される。こ
のポートフリービットの設定により、従来のパケットデ
ータ転送に比べ、本実施例によるパケットデータ転送が
提供する効果を以下に説明する。
【００５０】まず従来におけるパケットデータ転送例を
説明する。図１６（ａ）に示す様に先頭パケット１６０
１は、入力回線インターフェース２０（図１）から出力
されスイッチ部１０に到達していた。ここで先頭パケッ
ト１６０１は先頭セル１６０２及び最終セル１６０３を
含んだ後続セル１６０５から構成される。当該先頭パケ
ット１６０１がスイッチ部１０の出力ポート１４−ｎを
通過する際、最終セル１６０３をモニタしてその出力ポ
ート１４−ｎがフリーに成ったことをＶＯＱ制御部２４
（図１）に通知していた。ＶＯＱ制御部２４はその通知
信号に応じて次のパケット１６０４を送出していたが、
当該先頭パケット１６０１の送出から次のパケット１６
０４の送出まではタイムラグが生じるという問題が発生
した。
説明する。図１６（ａ）に示す様に先頭パケット１６０
１は、入力回線インターフェース２０（図１）から出力
されスイッチ部１０に到達していた。ここで先頭パケッ
ト１６０１は先頭セル１６０２及び最終セル１６０３を
含んだ後続セル１６０５から構成される。当該先頭パケ
ット１６０１がスイッチ部１０の出力ポート１４−ｎを
通過する際、最終セル１６０３をモニタしてその出力ポ
ート１４−ｎがフリーに成ったことをＶＯＱ制御部２４
（図１）に通知していた。ＶＯＱ制御部２４はその通知
信号に応じて次のパケット１６０４を送出していたが、
当該先頭パケット１６０１の送出から次のパケット１６
０４の送出まではタイムラグが生じるという問題が発生
した。
【００５１】次に、本実施例によるパケットデータ転送
例を説明する。図１６（ｂ）に示す様に先頭パケット１
６０６の内、最終セル１６０９以前の後続セル１６０８
にポートフリービットを付加する。ここで当該先頭パケ
ット１６０６は先頭セル１６０７及び最終セル１６０９
を含んだ後続セル１６０８から構成される。
例を説明する。図１６（ｂ）に示す様に先頭パケット１
６０６の内、最終セル１６０９以前の後続セル１６０８
にポートフリービットを付加する。ここで当該先頭パケ
ット１６０６は先頭セル１６０７及び最終セル１６０９
を含んだ後続セル１６０８から構成される。
【００５２】これにより，出力ポート１４−ｎにおける
ポートフリービット付セル１６０８をモニタできる。従
って，ポートフリービットを参照することにより，実際
の最終パケットが通過する以前に，ＶＯＱ制御部２４に
対して次のパケットの送出を要求することが可能とな
る。
ポートフリービット付セル１６０８をモニタできる。従
って，ポートフリービットを参照することにより，実際
の最終パケットが通過する以前に，ＶＯＱ制御部２４に
対して次のパケットの送出を要求することが可能とな
る。
【００５３】検出信号はＶＯＱ制御部２４に通知され
る。ＶＯＱ制御部２４の指示に基づく次のパケット１６
１０の送出が迅速化し、当該先頭パケット１６０６と次
のパケット１６１０との間のタイムラグが図１６（ａ）
に示す従来例の場合より短縮されるという効果が有る。
ここで、図１６（ａ），（ｂ）に示す先頭パケット１６
０１、１６０６及び次パケット１６０４、１６１０にお
いて、ＦＩＲＳＴ及びＬＡＳＴは先頭セルと最終セルを
示している。
る。ＶＯＱ制御部２４の指示に基づく次のパケット１６
１０の送出が迅速化し、当該先頭パケット１６０６と次
のパケット１６１０との間のタイムラグが図１６（ａ）
に示す従来例の場合より短縮されるという効果が有る。
ここで、図１６（ａ），（ｂ）に示す先頭パケット１６
０１、１６０６及び次パケット１６０４、１６１０にお
いて、ＦＩＲＳＴ及びＬＡＳＴは先頭セルと最終セルを
示している。
【００５４】また，別の方法としては，図１４に示すよ
うに，セルヘッダ２０１のセルフォーマットにトータル
セル数情報ビット（ＴＣＮ）２０１−５を定義する。入
力処理部２１（図１）では，パケットをセルに分割する
ときに，パケット長から分割セル数を計算して，セル数
を先頭セルのＴＣＮ２０１−５にライトする。
うに，セルヘッダ２０１のセルフォーマットにトータル
セル数情報ビット（ＴＣＮ）２０１−５を定義する。入
力処理部２１（図１）では，パケットをセルに分割する
ときに，パケット長から分割セル数を計算して，セル数
を先頭セルのＴＣＮ２０１−５にライトする。
【００５５】スイッチ部１０においては，図１５に示す
ように，出力バッファ１４−１〜ｎに接続されたセル数
カウンタ１５−１〜ｎを設けておく。出力バッファ１４
−１〜ｎにおいては，先頭セルを検出すると，ＴＣＮ２
０１−５ビットから分割セル数を取得してこれをセル数
カウンタ１５−１〜ｎに格納する。そして，後続セルの
到着毎に，セル数カウンタ１５−１〜ｎをデクリメント
し，カウンタ値がｊ以下になった時点で，ポートの開放
をＶＯＱ制御部２４に通知し，セル数カウンタ１５−１
〜ｎをリセットする構成とする。なお，ＴＣＮ２０１−
５は先頭セルについてのみ付与すれば良い。
ように，出力バッファ１４−１〜ｎに接続されたセル数
カウンタ１５−１〜ｎを設けておく。出力バッファ１４
−１〜ｎにおいては，先頭セルを検出すると，ＴＣＮ２
０１−５ビットから分割セル数を取得してこれをセル数
カウンタ１５−１〜ｎに格納する。そして，後続セルの
到着毎に，セル数カウンタ１５−１〜ｎをデクリメント
し，カウンタ値がｊ以下になった時点で，ポートの開放
をＶＯＱ制御部２４に通知し，セル数カウンタ１５−１
〜ｎをリセットする構成とする。なお，ＴＣＮ２０１−
５は先頭セルについてのみ付与すれば良い。
【００５６】以上に本発明の第１から第４の実施例に基
づくパケット通信装置の特徴について述べたが、さらに
上述した第１から第４の実施例に示すパケット通信装置
は、以下に示す項目（ａ）〜（ｉ）の特徴点を有するパ
ケット通信装置として提供することも可能である。
づくパケット通信装置の特徴について述べたが、さらに
上述した第１から第４の実施例に示すパケット通信装置
は、以下に示す項目（ａ）〜（ｉ）の特徴点を有するパ
ケット通信装置として提供することも可能である。
【００５７】（ａ）複数のパケットデータを入力する入
力インターフェース、該パケットデータの経路を切り替
え、且つ複数の入力ポート、出力ポート及びスケジュー
ラを備えるスイッチ部、及び切り替えられた前記経路を
経由した前記パケットデータを送出する出力インターフ
ェースから構成され、前記入力インターフェースには，
前記複数のパケットデータを格納する複数の入力バッフ
ァと，該複数の入力バッファに対応した複数の格納部
と、前記入力バッファ及び格納部を制御するバッファ制
御部を設け，前記入力ポートにはポートバッファを設
け、前記入力バッファの先頭に前記パケットデータが到
着した場合に，前記パケットデータの内、宛先情報を含
むデータ部を前記格納部に転送し，前記ポートバッファ
は、前記格納部から出力される前記データ部を格納し、
且つ前記スケジューラにより所定の出力ポートに対し前
記データ部の出力が許可されない場合、前記ポートバッ
ファは前記データ部を廃棄し、前記バッファ制御部から
の更なる出力要求に従い、前記格納部から再送される前
記データ部を受け付け、前記スケジューラの指示に従っ
て前記所定の出力ポートに対し前記データ部を転送する
か、否かを決定することを特徴とするパケット通信装
置。
力インターフェース、該パケットデータの経路を切り替
え、且つ複数の入力ポート、出力ポート及びスケジュー
ラを備えるスイッチ部、及び切り替えられた前記経路を
経由した前記パケットデータを送出する出力インターフ
ェースから構成され、前記入力インターフェースには，
前記複数のパケットデータを格納する複数の入力バッフ
ァと，該複数の入力バッファに対応した複数の格納部
と、前記入力バッファ及び格納部を制御するバッファ制
御部を設け，前記入力ポートにはポートバッファを設
け、前記入力バッファの先頭に前記パケットデータが到
着した場合に，前記パケットデータの内、宛先情報を含
むデータ部を前記格納部に転送し，前記ポートバッファ
は、前記格納部から出力される前記データ部を格納し、
且つ前記スケジューラにより所定の出力ポートに対し前
記データ部の出力が許可されない場合、前記ポートバッ
ファは前記データ部を廃棄し、前記バッファ制御部から
の更なる出力要求に従い、前記格納部から再送される前
記データ部を受け付け、前記スケジューラの指示に従っ
て前記所定の出力ポートに対し前記データ部を転送する
か、否かを決定することを特徴とするパケット通信装
置。
【００５８】（ｂ）前記バッファ制御部は，前記複数の
格納部の各々に含まれる複数の前記データ部の内、１つ
の前記データ部を選択して，前記格納部からコピーして
前記ポートバッファに出力することを特徴とする、上記
（ａ）に記載のパケット通信装置。
格納部の各々に含まれる複数の前記データ部の内、１つ
の前記データ部を選択して，前記格納部からコピーして
前記ポートバッファに出力することを特徴とする、上記
（ａ）に記載のパケット通信装置。
【００５９】（ｃ）前記スケジューラから前記所定の出
力ポートに対し、前記データ部の出力許可が為された場
合、前記データ部及び後続する前記パケットデータが前
記所定の出力ポートに対し切り替えられた経路を経由し
て転送されることを特徴とする、上記（ａ）に記載のパ
ケット通信装置。
力ポートに対し、前記データ部の出力許可が為された場
合、前記データ部及び後続する前記パケットデータが前
記所定の出力ポートに対し切り替えられた経路を経由し
て転送されることを特徴とする、上記（ａ）に記載のパ
ケット通信装置。
【００６０】（ｄ）前記入力インターフェースは前記入
力バッファと同数のセレクタを有し，前記セレクタは，
前記バッファ制御部からの指示により，前記入力バッフ
ァの前記データ部以外の前記パケットデータ部分，或い
は前記入力バッファに対応した前記格納部の前記データ
部の内、何れかを選択してスイッチ部へ出力することを
特徴とする、上記（ａ）に記載のパケット通信装置。
力バッファと同数のセレクタを有し，前記セレクタは，
前記バッファ制御部からの指示により，前記入力バッフ
ァの前記データ部以外の前記パケットデータ部分，或い
は前記入力バッファに対応した前記格納部の前記データ
部の内、何れかを選択してスイッチ部へ出力することを
特徴とする、上記（ａ）に記載のパケット通信装置。
【００６１】（ｅ）前記入力バッファは、前記パケット
データが有する複数のセルを列形式にて格納し、前記パ
ケットデータは先頭セル、後続セル及び最終セルを含
み、前記データ部は前記先頭セル又は前記先頭セルを含
む前記パケットデータであり、前記スイッチ部は前記出
力ポートに対応したカウンタを備え、前記データ部は前
記スイッチ部の切換えられた経路を経由し前記出力ポー
トにてモニタされ、前記パケットデータが有するセルの
合計値が前記カウンタに格納されることを特徴とする、
上記（ｄ）に記載のパケット通信装置。
データが有する複数のセルを列形式にて格納し、前記パ
ケットデータは先頭セル、後続セル及び最終セルを含
み、前記データ部は前記先頭セル又は前記先頭セルを含
む前記パケットデータであり、前記スイッチ部は前記出
力ポートに対応したカウンタを備え、前記データ部は前
記スイッチ部の切換えられた経路を経由し前記出力ポー
トにてモニタされ、前記パケットデータが有するセルの
合計値が前記カウンタに格納されることを特徴とする、
上記（ｄ）に記載のパケット通信装置。
【００６２】（ｆ）前記合計値に対し前記後続セルが前
記出力ポートにてモニタされる毎に前記合計値がデクリ
メントされ、前記カウンタ値が所定値以下に成った際
に、前記出力ポートの開放を前記バッファ制御部に通知
することを特徴とする、上記（ｅ）に記載のパケット通
信装置。
記出力ポートにてモニタされる毎に前記合計値がデクリ
メントされ、前記カウンタ値が所定値以下に成った際
に、前記出力ポートの開放を前記バッファ制御部に通知
することを特徴とする、上記（ｅ）に記載のパケット通
信装置。
【００６３】（ｇ）前記入力インターフェースには、高
優先度入力バッファ及び格納部並びに低優先度入力バッ
ファ及び格納部が設けられ、前記入力バッファ及び格納
部に格納される前記複数のセルを転送する際に優先度を
持たせることを特徴とする、上記（ａ）に記載のパケッ
ト通信装置。
優先度入力バッファ及び格納部並びに低優先度入力バッ
ファ及び格納部が設けられ、前記入力バッファ及び格納
部に格納される前記複数のセルを転送する際に優先度を
持たせることを特徴とする、上記（ａ）に記載のパケッ
ト通信装置。
【００６４】（ｈ）前記セルはセルヘッダ部とセルデー
タ部を有し、前記後続セルの前記セルヘッダ部にはポー
トフリービットが設けられ、前記出力ポートは該ポート
フリービットの状態に基づいて前記後続セルが通過する
か、否かを判定し、前記後続セルが通過する時は、前記
バッファ制御部に対し前記開放を通知することを特徴と
する、上記（ｆ）に記載のパケット通信装置。
タ部を有し、前記後続セルの前記セルヘッダ部にはポー
トフリービットが設けられ、前記出力ポートは該ポート
フリービットの状態に基づいて前記後続セルが通過する
か、否かを判定し、前記後続セルが通過する時は、前記
バッファ制御部に対し前記開放を通知することを特徴と
する、上記（ｆ）に記載のパケット通信装置。
【００６５】（ｉ）前記出力ポートは前記最終セルが通
過する以前に前記バッファ制御部に対し次のパケットデ
ータの送出を要求しうることを特徴とする、上記（ｈ）
に記載のパケット通信装置。
過する以前に前記バッファ制御部に対し次のパケットデ
ータの送出を要求しうることを特徴とする、上記（ｈ）
に記載のパケット通信装置。
【００６６】しかも、上述したパケット通信装置を利用
してパケットデータの転送を制御する方法として、以下
の項目（ｉ）〜（ｉｉｉ）の特徴を有するパケットデー
タ転送制御方法が提供可能である。
してパケットデータの転送を制御する方法として、以下
の項目（ｉ）〜（ｉｉｉ）の特徴を有するパケットデー
タ転送制御方法が提供可能である。
【００６７】（ｉ）複数のパケットデータを入力する入
力インターフェース、該パケットデータの経路を切り替
え、且つ複数の入力ポート、出力ポート及びスケジュー
ラを備えるスイッチ部、及び切り替えられた前記経路を
経由した前記パケットデータを送出する出力インターフ
ェースから構成され、前記入力インターフェースには複
数の第１記憶部、該複数の第１記憶部に対応した複数の
第２記憶部及び前記第１記憶部と第２記憶部を制御する
制御部を設け、さらに、前記入力ポートに複数の第３記
憶部を設けてなるパケット通信装置を利用したパケット
データ転送制御方法において、前記第１記憶部に前記パ
ケットデータが格納され、前記第２記憶部に前記パケッ
トデータの宛先情報を含むデータ部が転送されるステッ
プと、前記第３記憶部は前記第２記憶部から出力される
前記データ部を受信した後、前記スケジューラが前記デ
ータ部を選択し、所定の出力ポートに対し出力するステ
ップとを有し、前記スケジューラにより前記所定の出力
ポートに対し前記データ部が選択されない場合には、前
記第３記憶部が前記データ部を廃棄し、前記制御部から
の更なる出力要求に従い、前記第２記憶部は前記データ
部を再度送出するステップとを含む事を特徴とするパケ
ットデータ転送制御方法。
力インターフェース、該パケットデータの経路を切り替
え、且つ複数の入力ポート、出力ポート及びスケジュー
ラを備えるスイッチ部、及び切り替えられた前記経路を
経由した前記パケットデータを送出する出力インターフ
ェースから構成され、前記入力インターフェースには複
数の第１記憶部、該複数の第１記憶部に対応した複数の
第２記憶部及び前記第１記憶部と第２記憶部を制御する
制御部を設け、さらに、前記入力ポートに複数の第３記
憶部を設けてなるパケット通信装置を利用したパケット
データ転送制御方法において、前記第１記憶部に前記パ
ケットデータが格納され、前記第２記憶部に前記パケッ
トデータの宛先情報を含むデータ部が転送されるステッ
プと、前記第３記憶部は前記第２記憶部から出力される
前記データ部を受信した後、前記スケジューラが前記デ
ータ部を選択し、所定の出力ポートに対し出力するステ
ップとを有し、前記スケジューラにより前記所定の出力
ポートに対し前記データ部が選択されない場合には、前
記第３記憶部が前記データ部を廃棄し、前記制御部から
の更なる出力要求に従い、前記第２記憶部は前記データ
部を再度送出するステップとを含む事を特徴とするパケ
ットデータ転送制御方法。
【００６８】（ｉｉ）前記パケットデータは、先頭セ
ル、後続セル及び最終セルを含み、前記第１記憶部は入
力キューバッファであり、前記第２記憶部は前記先頭セ
ルを含む前記データ部を格納する格納バッファであり、
前記第３記憶部はポートバッファであることを特徴とす
る、上記（ｉ）に記載のパケットデータ転送制御方法。
ル、後続セル及び最終セルを含み、前記第１記憶部は入
力キューバッファであり、前記第２記憶部は前記先頭セ
ルを含む前記データ部を格納する格納バッファであり、
前記第３記憶部はポートバッファであることを特徴とす
る、上記（ｉ）に記載のパケットデータ転送制御方法。
【００６９】（ｉｉｉ）前記送出するステップにおい
て、前記第３記憶部は前記データ部の廃棄を前記制御部
に通知し、前記制御部からの前記出力要求により前記第
２記憶部から出力された前記データ部は、前記スケジュ
ーラにより前記所定の出力ポートに転送されることを特
徴とする、上記（ｉ）に記載のパケットデータ転送制御
方法。
て、前記第３記憶部は前記データ部の廃棄を前記制御部
に通知し、前記制御部からの前記出力要求により前記第
２記憶部から出力された前記データ部は、前記スケジュ
ーラにより前記所定の出力ポートに転送されることを特
徴とする、上記（ｉ）に記載のパケットデータ転送制御
方法。
【００７０】
【発明の効果】以上説明した本発明の実施例によれば，
次のような効果が期待できる。 （１）大容量のパケット通信装置を構成する場合に，少
ないハード構成で，スケジューリング処理におけるネッ
クの少ないスイッチを提供することができる。より具体
的には，スイッチのポート数の増加やポート速度の向上
に対応しやすく，かつ，高いスループットが実現可能な
パケット通信装置が提供できる。 （２）品質クラス制御が有効に働く大容量のパケット通
信装置を提供することができる。
次のような効果が期待できる。 （１）大容量のパケット通信装置を構成する場合に，少
ないハード構成で，スケジューリング処理におけるネッ
クの少ないスイッチを提供することができる。より具体
的には，スイッチのポート数の増加やポート速度の向上
に対応しやすく，かつ，高いスループットが実現可能な
パケット通信装置が提供できる。 （２）品質クラス制御が有効に働く大容量のパケット通
信装置を提供することができる。
【図１】本発明のパケット通信装置の全体構成を示すブ
ロック図である。
ロック図である。
【図２】本発明のパケット通信装置の入力回線インタフ
ェースカードの構成を示すブロック図である。
ェースカードの構成を示すブロック図である。
【図３】本発明のパケット通信装置の出力回線インタフ
ェースカードの構成を示すブロック図である。
ェースカードの構成を示すブロック図である。
【図４】本発明のパケット通信装置の回線インタフェー
スカードの構成を示すブロック図である。
スカードの構成を示すブロック図である。
【図５】本発明のパケット通信装置内部でのセル分割の
動作を示すブロック図である。
動作を示すブロック図である。
【図６】本発明のパケット通信装置で使用する，セルフ
ォーマット図である。
ォーマット図である。
【図７】本発明のパケット通信装置のスイッチング動作
を示す説明図である。
を示す説明図である。
【図８】本発明のパケット通信装置のスイッチング動作
を示す説明図である。
を示す説明図である。
【図９】本発明のパケット通信装置のスイッチング動作
を示す説明図である。
を示す説明図である。
【図１０】従来の大容量パケットスイッチのスイッチン
グ動作を示す説明図である。
グ動作を示す説明図である。
【図１１】本発明のパケット通信装置の回線インタフェ
ースカードにおける他の構成を示すブロック図である。
ースカードにおける他の構成を示すブロック図である。
【図１２】本発明のパケット通信装置の回線インタフェ
ースカードにおける他の構成を示すブロック図である。
ースカードにおける他の構成を示すブロック図である。
【図１３】本発明のパケット通信装置で使用する，他の
セルフォーマット図である。
セルフォーマット図である。
【図１４】本発明のパケット通信装置で使用する，他の
セルフォーマット図である。
セルフォーマット図である。
【図１５】本発明のパケット通信装置のスイッチにおけ
る他の構成を示すブロック図である。
る他の構成を示すブロック図である。
【図１６】図１６（ａ）は従来におけるパケットデータ
転送の際、先頭パケットと次のパケットとの間で生じる
タイムラグを示し、図１６（ｂ）は本発明のポートフリ
ービットを付加した場合の先頭パケットと次のパケット
との間で生じるタイムラグを示す図である。
転送の際、先頭パケットと次のパケットとの間で生じる
タイムラグを示し、図１６（ｂ）は本発明のポートフリ
ービットを付加した場合の先頭パケットと次のパケット
との間で生じるタイムラグを示す図である。
１１…クロスバスイッチ，１２…スケジューラ，２０…
入力回線インタフェース，３０…出力回線インタフェー
ス，２３…ＶＯＱ，２４…ＶＯＱ制御部，６０…制御
部、先頭セル格納レジスタ…２３B−１〜ｎ、入力ＦＩ
ＦＯバッファ…１３−１〜ｎ、セレクタ…２３１−１〜
ｎ。
入力回線インタフェース，３０…出力回線インタフェー
ス，２３…ＶＯＱ，２４…ＶＯＱ制御部，６０…制御
部、先頭セル格納レジスタ…２３B−１〜ｎ、入力ＦＩ
ＦＯバッファ…１３−１〜ｎ、セレクタ…２３１−１〜
ｎ。
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Ｆターム(参考） 5K030 GA03 HA08 HB16 HB28 HB29
KA03 KX09 KX11 KX18 LA03
LB05 MB04
Claims (12)
- 【請求項１】複数のパケットデータを入力する入力イン
ターフェース、該パケットデータの経路を切り替え、且
つ複数の入力ポート、出力ポート及びスケジューラを備
えるスイッチ部、及び切り替えられた前記経路を経由し
た前記パケットデータを送出する出力インターフェース
から構成され、 前記入力インターフェースには，前記複数のパケットデ
ータを格納する複数の入力バッファと，該複数の入力バ
ッファに対応した複数の格納部と、前記入力バッファ及
び格納部を制御するバッファ制御部を設け，前記入力ポ
ートにはポートバッファを設け、 前記入力バッファの先頭に前記パケットデータが到着し
た場合に，前記パケットデータの内、宛先情報を含むデ
ータ部を前記格納部に転送し，前記ポートバッファは、
前記格納部から出力される前記データ部を格納し、且つ
前記スケジューラにより所定の出力ポートに対し前記デ
ータ部の出力が許可されない場合、前記ポートバッファ
は前記データ部を廃棄し、前記バッファ制御部からの更
なる出力要求に従い、前記格納部から再送される前記デ
ータ部を受け付け、前記スケジューラの指示に従って前
記所定の出力ポートに対し前記データ部を転送するか、
否かを決定することを特徴とするパケット通信装置。 - 【請求項２】請求項１に記載のパケット通信装置におい
て，前記バッファ制御部は，前記複数の格納部の各々に
含まれる複数の前記データ部の内、１つの前記データ部
を選択して，前記格納部からコピーして前記ポートバッ
ファに出力することを特徴とするパケット通信装置。 - 【請求項３】請求項１に記載のパケット通信装置におい
て，前記スケジューラから前記所定の出力ポートに対
し、前記データ部の出力許可が為された場合、前記デー
タ部及び後続する前記パケットデータが前記所定の出力
ポートに対し切り替えられた経路を経由して転送される
ことを特徴とするパケット通信装置。 - 【請求項４】請求項１に記載のパケット通信装置であっ
て，前記入力インターフェースは前記入力バッファと同
数のセレクタを有し，前記セレクタは，前記バッファ制
御部からの指示により，前記入力バッファの前記データ
部以外の前記パケットデータ部分，或いは前記入力バッ
ファに対応した前記格納部の前記データ部の内、何れか
を選択してスイッチ部へ出力することを特徴とするパケ
ット通信装置。 - 【請求項５】請求項４に記載のパケット通信装置であっ
て，前記入力バッファは、前記パケットデータが有する
複数のセルを列形式にて格納し、前記パケットデータは
先頭セル、後続セル及び最終セルを含み、前記データ部
は前記先頭セル又は前記先頭セルを含む前記パケットデ
ータであり、前記スイッチ部は前記出力ポートに対応し
たカウンタを備え、前記データ部は前記スイッチ部の切
換えられた経路を経由し前記出力ポートにてモニタさ
れ、前記パケットデータが有するセルの合計値が前記カ
ウンタに格納されることを特徴とするパケット通信装
置。 - 【請求項６】請求項５に記載のパケット通信装置であっ
て，前記合計値に対し前記後続セルが前記出力ポートに
てモニタされる毎に前記合計値がデクリメントされ、前
記カウンタ値が所定値以下に成った際に、前記出力ポー
トの開放を前記バッファ制御部に通知することを特徴と
するパケット通信装置。 - 【請求項７】請求項１に記載のパケット通信装置であっ
て，前記入力インターフェースには、高優先度入力バッ
ファ及び格納部並びに低優先度入力バッファ及び格納部
が設けられ、前記入力バッファ及び格納部に格納される
前記複数のセルを転送する際に優先度を持たせることを
特徴とするパケット通信装置。 - 【請求項８】請求項６に記載のパケット通信装置であっ
て，前記セルはセルヘッダ部とセルデータ部を有し、前
記後続セルの前記セルヘッダ部にはポートフリービット
が設けられ、前記出力ポートは該ポートフリービットの
状態に基づいて前記後続セルが通過するか、否かを判定
し、前記後続セルが通過する時は、前記バッファ制御部
に対し前記開放を通知することを特徴とするパケット通
信装置。 - 【請求項９】請求項８に記載のパケット通信装置であっ
て，前記出力ポートは前記最終セルが通過する以前に前
記バッファ制御部に対し次のパケットデータの送出を要
求しうることを特徴とするパケット通信装置。 - 【請求項１０】複数のパケットデータを入力する入力イ
ンターフェース、該パケットデータの経路を切り替え、
且つ複数の入力ポート、出力ポート及びスケジューラを
備えるスイッチ部、及び切り替えられた前記経路を経由
した前記パケットデータを送出する出力インターフェー
スから構成され、前記入力インターフェースには複数の
第１記憶部、該複数の第１記憶部に対応した複数の第２
記憶部及び前記第１記憶部と第２記憶部を制御する制御
部を設け、さらに、前記入力ポートに複数の第３記憶部
を設けてなるパケット通信装置を利用したパケットデー
タ転送制御方法において、 前記第１記憶部に前記パケットデータが格納され、前記
第２記憶部に前記パケットデータの宛先情報を含むデー
タ部が転送されるステップと、 前記第３記憶部は前記第２記憶部から出力される前記デ
ータ部を受信した後、前記スケジューラが前記データ部
を選択し、所定の出力ポートに対し出力するステップと
を有し、 前記スケジューラにより前記所定の出力ポートに対し前
記データ部が選択されない場合には、前記第３記憶部が
前記データ部を廃棄し、前記制御部からの更なる出力要
求に従い、前記第２記憶部は前記データ部を再度送出す
るステップとを含む事を特徴とするパケットデータ転送
制御方法。 - 【請求項１１】請求項１０に記載のパケットデータ転送
制御方法において、 前記パケットデータは、先頭セル、後続セル及び最終セ
ルを含み、前記第１記憶部は入力キューバッファであ
り、前記第２記憶部は前記先頭セルを含む前記データ部
を格納する格納バッファであり、前記第３記憶部はポー
トバッファであることを特徴とするパケットデータ転送
制御方法。 - 【請求項１２】請求項１０に記載のパケットデータ転送
制御方法において、 前記送出するステップにおいて、前記第３記憶部は前記
データ部の廃棄を前記制御部に通知し、前記制御部から
の前記出力要求により前記第２記憶部から出力された前
記データ部は、前記スケジューラにより前記所定の出力
ポートに転送されることを特徴とするパケットデータ転
送制御方法。
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