JP2003204016A - 回路基板、これを用いた半導体装置及び電子機器 - Google Patents

回路基板、これを用いた半導体装置及び電子機器

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Abstract

(57)【要約】 【課題】 高速動作時においてもシグナルインテグリテ
ィを確保できる半導体装置及びその製造方法、その半導
体装置に用いられるインターポーザ基板及びその製造方
法、その半導体装置を実装してなるプリント回路板及び
その製造方法を、半導体装置の小型化の障害となること
なく、且つ低コストで提供すること。 【解決手段】 インターポーザ基板２９には、半導体チ
ップ５の出力端子６との接続部８と、外部接続端子１３
との間を接続する配線２８が形成され、その配線２８中
に、めっき法にて薄膜抵抗２７を形成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップが搭
載されるインターポーザ基板及びその製造方法、半導体
チップをインターポーザ基板に搭載してなる半導体装置
及びその製造方法、その半導体装置と、この半導体装置
からの出力信号を受ける半導体装置とが実装されたプリ
ント回路板及びその製造方法に関する。更に詳しくは、
プリント回路板上の伝送線路を介して、２つの半導体装
置間を伝送される高速デジタル信号の波形の乱れを抑制
する技術に関する。
【０００２】
【従来の技術】近年、各種デジタル機器において、それ
に用いられているＬＳＩパッケージ部品などの半導体装
置の動作周波数は増大しており、それに伴い、最近で
は、５００ＭＨｚもの周波数の高速デジタル信号が、プ
リント回路板上の伝送線路を伝送されるようになってき
ている。
【０００３】このような高速信号の伝搬では、伝送線路
における信号波形の歪みが顕著になり、シグナルインテ
グリティ（signal integrity）の確保が困難となってき
ている。シグナルインテグリティとは、出力された信号
の波形が、伝送される過程でどれだけ影響を受けないで
保たれるかといった、波形の信頼性を表す。特に、デジ
タル信号の立ち上がり／立ち下がりそれぞれの時間が５
ｎ（ナノ）秒以下の場合には、シグナルインテグリティ
の確保は回路を正常に動作させるうえで不可欠となって
くる。
【０００４】伝送線路における信号波形の歪みの原因と
して、反射が挙げられる。反射は、ドライバ素子の出力
端子から、レシーバ素子の入力端子までの伝送線路の特
性インピーダンスが不均一であることにより生じる。す
なわち、信号が伝送線路を伝搬するときに、特性インピ
ーダンスの不連続箇所があると、信号の一部が反射して
ドライバ素子に戻ってしまう。その結果、オーバーシュ
ートやアンダーシュートのようなリンギング波形が生じ
てシグナルインテグリティが劣化し、誤動作や遅延時間
の増大、更にはデバイス（半導体装置）の破壊などの原
因となってしまう。
【０００５】反射防止のためにとられる対策の１つに、
伝送線路の途中にダンピング抵抗を挿入する方法があ
る。これを図８に示す。出力端子６と、図示しない入力
端子との間に、ダンピング抵抗としてチップ抵抗４が挿
入される。
【０００６】以下、更に詳細に説明する。半導体装置１
は、インターポーザ基板７上に半導体チップ（ベアチッ
プ）５が搭載され、樹脂１０により封止されて構成され
る。インターポーザ基板７のチップ搭載面側には、ボン
ディングパッド８と配線１２が形成されている。配線１
２は、インターポーザ基板７を貫通するビアを介して、
チップ搭載面とは反対側に形成されたパッド１１及びは
んだボール１３に接続されている。
【０００７】ボンディングパッド８は、半導体チップ５
の出力端子（電極面）６との接続部として機能し、例え
ば金ワイヤ９で出力端子６と接続される。更に、ボンデ
ィングパッド８は配線１２とも接続されている。半導体
チップ５上に複数形成された出力端子（電極面）６は、
金ワイヤ９、ボンディングパッド８、配線１２を介し
て、ピッチがより拡大されたパッド１１として再配列
（再配線）されている。はんだボール１３は、半導体装
置１の外部接続端子として機能し、実装基板２への実装
を安定化させる。
【０００８】実装基板としてのプリント配線板２には、
例えば銅でなるランド１４ａ、１４ｂや伝送線路３ａ、
３ｂが形成されている。半導体装置１は、はんだボール
１３を介してランド１４ａ上に実装される。伝送線路３
ａ、３ｂ間にはチップ抵抗４が実装されている。チップ
抵抗４は、はんだ１５によって、その電極４ａをランド
１４ｂにはんだ付けされて実装されている。プリント配
線板２に、半導体装置１やチップ抵抗４などの部品が実
装されてプリント回路板が構成される。
【０００９】伝送線路３ｂの先には、図示しない他の半
導体装置が実装されている。この半導体装置は、入力端
子を有する。従って、出力端子６から出力された信号
は、金ワイヤ９、ボンディングパッド８、配線１２、パ
ッド１１、はんだボール１３、ランド１４ａ、伝送線路
３ａ、チップ抵抗４、伝送線路３ｂを介して、入力端子
に入力する。
【００１０】一般に、反射係数ｍは、以下の式により算
出される。 ｍ＝｛（Ｒｏｎ＋Ｒｄ）−Ｚ0 ｝／｛（Ｒｏｎ＋Ｒｄ）
＋Ｚ0 ｝ Ｒｏｎ；出力端子６のオン抵抗値 Ｒｄ；チップ抵抗４の抵抗値 Ｚ0 ；プリント配線板２上の伝送線路３ａ、３ｂの特性
インピーダンス
【００１１】オン抵抗値とは、半導体素子（上記例で
は、半導体チップ５内に形成され出力端子６に接続され
ている半導体素子）が、導通状態にあるときの電流・電
圧特性がほぼ直線的になっている領域での電圧と電流の
比である。例えば、飽和状態にあるバイポーラトランジ
スタのコレクタ電圧とコレクタ電流の比、あるいは、一
定のゲート電圧を加えたＭＯＳＦＥＴのドレイン電圧と
ドレイン電流の比、などである。特性インピーダンスＺ
0 は、伝送線路（銅箔パターン）３ａ、３ｂの幅や厚
さ、伝送線路３ａ、３ｂを支持する絶縁体の厚さや実効
比誘電率などによって決まる。上述の式で反射係数ｍ＝
０の場合に、反射が生じないことになる。従って、ｍ＝
０とすべき抵抗値Ｒｄを有するチップ抵抗４を選択し
て、伝送線路３ａ、３ｂに挿入する。
【００１２】
【発明が解決しようとする課題】しかし、図８に示され
る従来例では、出力端子６とチップ抵抗４との間には、
金ワイヤ９、ボンディングパッド８、配線１２、パッド
１１、はんだボール１３、ランド１４ａ、伝送線路３ａ
が存在しており、これらを１つの伝送線路とみなすと、
この伝送線路における反射の防止効果はない。図８の構
成の等価回路図を図９に示す。
【００１３】すなわち、出力端子６には、ドライバ素子
（例えばＣＭＯＳ）５ａが接続されており、そのドライ
バ素子５ａの出力信号を受けるレシーバ素子（同じくＣ
ＭＯＳ）４０との間には、チップ抵抗４が直列に挿入さ
れている。なお、出力端子６とチップ抵抗４との間の、
金ワイヤ９、ボンディングパッド８、配線１２、パッド
１１、はんだボール１３、ランド１４ａ、伝送線路３ａ
は、１つの伝送線路１７としている。また、レシーバ素
子４０は、図８に示すプリント配線板２上に実装されて
いる。ここで、図示の位置にチップ抵抗４を挿入したと
しても、伝送線路１７の特性インピーダンスと、出力端
子６のオン抵抗値が異なる場合には、チップ抵抗４の手
前側の部分で信号の反射が起きてしまう。
【００１４】既に述べたように、反射が起きると、信号
波形にリンギングが生じて信号波形が乱れる。すなわ
ち、図９に示すように、乱れた信号がドライバ素子５ａ
とチップ抵抗４間の伝送線路１７を伝搬することにな
る。更に、リンギングの発生は電流の時間変化（di／d
t）を大きくするので、伝送線路１７から放射されるＥ
ＭＩ（Electro Magnetic Interference ）ノイズやクロ
ストークノイズを増加させる。これらノイズも回路の誤
動作の原因となる。
【００１５】なお、特開平１１−７４４４９号公報に
は、モジュール基板（上述したインターポーザ基板７に
相当）上に形成されたボンディングパッドと、外部接続
端子との間を接続する信号線（上述の配線１２に相当）
に、チップ抵抗型のダンピング抵抗を挿入したメモリモ
ジュールが開示されている。この構成だと、図８に示す
構成に比べれば、半導体チップの出力端子とダンピング
抵抗との間の伝送線路が短くなり、反射やＥＭＩノイズ
の抑制に有効となる。
【００１６】しかし、ダンピング抵抗は半導体チップの
全ての出力端子に対応して配設しなければならないこと
から、上記公報のようにダンピング抵抗がチップ抵抗で
あると、以下のような問題がある。先ず、モジュール基
板に、半導体チップとチップ抵抗の双方を実装しなけれ
ばならないので、実装工程が煩雑になる。更に、多くの
チップ抵抗を必要とすることも実装時の負担となり、コ
ストも高くなる。また、モジュール基板（インターポー
ザ基板）上で、チップ抵抗の幅よりも配線密度を上げる
ことができないことも、半導体装置の小型化の障害とな
る。
【００１７】なお、チップ抵抗を用いずに反射を抑制す
る方法として、ドライバ素子（例えばＣＭＯＳ）のゲー
トの物理的寸法を修正して、オン抵抗値を調整する手法
がある。しかし、この場合には、フォトリソグラフィに
用いるマスク側の寸法も変更しなければならないなど、
各種設計変更によるコストが高いという問題がある。
【００１８】本発明は上述の問題に鑑みてなされ、その
目的とするところは、高速動作時においてもシグナルイ
ンテグリティを確保できる半導体装置及びその製造方
法、その半導体装置に用いられるインターポーザ基板及
びその製造方法、その半導体装置を実装してなるプリン
ト回路板及びその製造方法を、半導体装置の小型化の障
害となることなく、且つ低コストで提供することにあ
る。
【００１９】
【課題を解決するための手段】本発明のインターポーザ
基板は、半導体チップの出力端子との接続部と、外部接
続端子との間を接続する配線中に膜抵抗を形成したこと
を特徴としている。このような構成のため、半導体チッ
プの出力端子と、ダンピング抵抗として機能する膜抵抗
間の伝送線路で生じる反射現象を抑制することができ、
良好なシグナルインテグリティを確保できる。また、膜
抵抗は、チップ抵抗が実装される場合に比べ場所をとら
ず、インターポーザ基板の小型化にも対応できる。
【００２０】本発明のインターポーザ基板の製造方法
は、半導体チップの出力端子との接続部と、外部接続端
子との間を接続する配線中に膜抵抗を形成する工程を有
することを特徴としている。このような構成のため、半
導体チップの出力端子と、ダンピング抵抗として機能す
る膜抵抗間の伝送線路で生じる反射現象を抑制すること
ができ、良好なシグナルインテグリティを確保できる。
また、膜抵抗は、インターポーザ基板上で、配線と一体
化して形成することができ、チップ抵抗を実装する場合
に比べ工程が簡略化される。
【００２１】本発明の半導体装置は、インターポーザ基
板に半導体チップを搭載してなり、インターポーザ基板
には、半導体チップの出力端子との接続部と外部接続端
子との間を接続する配線が形成され、その配線中に膜抵
抗を形成したことを特徴としている。このような構成の
ため、半導体チップの出力端子と、ダンピング抵抗とし
て機能する膜抵抗間の伝送線路で生じる反射現象を抑制
することができ、良好なシグナルインテグリティを確保
でき、高速動作時においても安定した動作性能が得られ
る。また、膜抵抗は、チップ抵抗が実装される場合に比
べ場所をとらず、インターポーザ基板及び半導体装置全
体の小型化にも対応できる。
【００２２】本発明の半導体装置の製造方法は、半導体
チップの出力端子との接続部と、外部接続端子との間を
接続する配線中に膜抵抗を形成する工程を有することを
特徴としている。このような構成のため、半導体チップ
の出力端子と、ダンピング抵抗として機能する膜抵抗間
の伝送線路で生じる反射現象を抑制することができ、良
好なシグナルインテグリティを確保でき、高速動作時に
おいても安定した動作性能が得られる。また、膜抵抗
は、インターポーザ基板上で、配線と一体化して形成す
ることができ、チップ抵抗を実装する場合に比べ工程が
簡略化される。
【００２３】本発明のプリント回路板は、半導体チップ
がインターポーザ基板に搭載されてなる半導体装置と、
その半導体チップの出力端子から出力される信号を受け
る入力端子を有する半導体装置とが実装され、これら２
つの半導体装置間を接続する伝送線路が形成されたプリ
ント回路板であって、出力端子を有する半導体チップが
搭載されるインターポーザ基板には、出力端子との接続
部と、外部接続端子との間を接続する配線が形成され、
その配線中に膜抵抗を形成したことを特徴としている。
このような構成のため、半導体チップの出力端子と、ダ
ンピング抵抗として機能する膜抵抗間の伝送線路で生じ
る反射現象を抑制することができ、良好なシグナルイン
テグリティを確保でき、高速動作時においても安定した
動作性能が得られる。また、膜抵抗は、チップ抵抗が実
装される場合に比べ場所をとらず、インターポーザ基板
及び半導体装置全体の小型化にも対応できる。
【００２４】本発明のプリント回路板の製造方法は、実
装される半導体装置のインターポーザ基板の、半導体チ
ップの出力端子との接続部と、外部接続端子との間を接
続する配線中に膜抵抗を形成する工程を有することを特
徴としている。このような構成のため、半導体チップの
出力端子と、ダンピング抵抗として機能する膜抵抗間の
伝送線路で生じる反射現象を抑制することができ、良好
なシグナルインテグリティを確保でき、高速動作時にお
いても安定した動作性能が得られる。また、膜抵抗は、
インターポーザ基板上で、配線と一体化して形成するこ
とができ、チップ抵抗を実装する場合に比べ工程が簡略
化される。
【００２５】出力端子と膜抵抗との間の伝送線路を短く
すればするほど、その伝送線路にて生じる反射現象の抑
制作用は高まるので、膜抵抗を接続部に隣接して形成す
る構成が好ましい。
【００２６】膜抵抗を、めっき法により形成される金属
薄膜抵抗とすると、以下のような利点がある。半導体装
置のはんだ付け時などに、加熱されても抵抗値が変化せ
ず安定している。電解めっき法、無電解めっき法など
は、プリント配線板の製造工程で一般的に用いられてい
る手法であるため、インターポーザ基板上への膜抵抗や
配線の形成に適用するのも容易であるうえ、コストも比
較的安価である。
【００２７】膜抵抗は、反射現象を抑制するダンピング
抵抗として機能するように、その抵抗値が調整される。
具体的には、出力端子のオン抵抗値と、膜抵抗の抵抗値
との和が、伝送線路の特性インピーダンスと等しくなる
ように、膜抵抗の抵抗値が調整される。
【００２８】膜抵抗の抵抗値の調整の方法としては、材
料や寸法を制御する方法がある。その中でも、膜抵抗の
長さを調整することが、比較的調整の自由度が高く（例
えば幅や厚さなどは、膜抵抗が挿入される配線に合わせ
なければならない）、容易に調整が行える。
【００２９】本発明は、立ち上がりと立ち下がりの時間
が、それぞれ５ｎ秒以下であるパルス信号が、半導体チ
ップの出力端子から出力されるものに特に有効である。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、従来と同じ構成部分には同一の符号
を付し、その詳細な説明は省略する。
【００３１】図１は、本発明の実施の形態による、イン
ターポーザ基板２９と、このインターポーザ基板２９に
半導体チップ５を搭載してなる半導体装置２６と、この
半導体装置２６、更にはレシーバ素子を有する半導体装
置（図示せず）が、プリント配線板２に実装されてなる
プリント回路板の断面図を示す。
【００３２】半導体装置２６は、インターポーザ基板２
９上に半導体チップ（ベアチップ）５が搭載され、樹脂
１０により封止されて構成される。インターポーザ基板
２９のチップ搭載面側には、ボンディングパッド８と配
線２８が形成されている。配線２８は、インターポーザ
基板２９を貫通するビアを介して、チップ搭載面とは反
対側に形成されたパッド１１及びはんだボール１３に接
続されている。
【００３３】ボンディングパッド８は、半導体チップ５
の出力端子（電極面）６との接続部として機能し、例え
ば金ワイヤ９で出力端子６と接続される。更に、ボンデ
ィングパッド８は配線２８とも接続されている。半導体
チップ５上に複数形成された出力端子（電極面）６は、
金ワイヤ９、ボンディングパッド８、配線２８を介し
て、ピッチがより拡大されたパッド１１として再配列
（再配線）されている。はんだボール１３は、半導体装
置２６の外部接続端子として機能し、プリント配線板２
への実装を安定化させる。
【００３４】プリント配線板２には、例えば銅でなるラ
ンド１４ａと伝送線路３１が形成されている。半導体装
置２６は、はんだボール１３を介してランド１４ａ上に
実装される。
【００３５】本実施の形態では、半導体チップ５の出力
端子６が接続される接続部（ボンディングパッド）８に
隣接して、ダンピング抵抗として膜抵抗２７が形成さ
れ、この膜抵抗２７に隣接して配線２８が形成されてい
る。すなわち、半導体チップ５の出力端子６と、その半
導体チップ５を収容する半導体装置２６の外部接続端子
（はんだボール）１３との間に、ダンピング抵抗として
膜抵抗２７が挿入された構成となっている。なお、膜抵
抗２７は、全ての出力端子６にそれぞれ対応して、各出
力端子６に直列に接続されて形成される。
【００３６】伝送線路３１の先には、図示しない他の半
導体装置が実装されている。この半導体装置は、入力端
子を有する。従って、出力端子６から出力された信号
は、金ワイヤ９、ボンディングパッド８、膜抵抗２７、
配線２８、パッド１１、はんだボール１３、ランド１４
ａ、伝送線路３１を介して、入力端子に入力する。
【００３７】図１に示した構成を等価回路図で示すと図
２のようになる。半導体チップ５に形成されたドライバ
素子（例えばＣＭＯＳ）５ａの出力端子６と、伝送線路
３１との間に、膜抵抗２７が直列に挿入された構成であ
る。伝送線路３１の他端は、レシーバ素子（例えばＣＭ
ＯＳ）４０の入力端子２５に接続されている。
【００３８】膜抵抗２７を形成する手法は、形成される
膜抵抗２７に所望の特性が得られれば特に限定されな
い。例えば印刷法、スパッタ法、蒸着法、めっき法など
が挙げられる。
【００３９】例えば、膜抵抗２７として、めっき法でＮ
ｉＰの薄膜を形成する場合のステップの一例を以下に示
す。 インターポーザ基板２９上に、エッチングで導体パター
ンを形成 ↓ Ｐｄ触媒を全面塗布 ↓ 膜抵抗２７を形成する以外の部分をめっきレジスト（永
久レジスト） ↓ 無電解ＮｉＰめっき
【００４０】あるいは、 インターポーザ基板２９上のベタ銅箔上で、膜抵抗２７
を形成したい部分のみエッチング ↓ Ｐｄ触媒を全面塗布 ↓ 膜抵抗２７を形成する以外の部分をめっきレジスト ↓ 無電解ＮｉＰめっき ↓ めっきレジスト剥離 ↓ 導体パターンを形成する以外の部分をエッチングレジス
ト ↓ エッチングにて導体パターン形成
【００４１】あるいは、 インターポーザ基板２９上に、エッチングで導体パター
ンを形成 ↓ Ｐｄ触媒を全面塗布 ↓ 無電解ＮｉＰめっき（シード層用として薄く形成） ↓ 膜抵抗２７を形成する以外の部分をめっきレジスト ↓ 電解ＮｉＰめっき ↓ めっきレジスト剥離 ↓ ＮｉＰシード層をエッチング
【００４２】めっき法によって形成される金属薄膜抵抗
２７の材質は、所望の特性が得られれば特に限定されな
い。例えば、Niや、NiP 、NiB 、NiPB、NiWB、NiWP、Ni
MoP、NiMoB 、NiCrP 、NiReP などのNi系合金が一例と
して挙げられる。ダンピング抵抗として要求される抵抗
値や設計仕様に合わせて、適した比抵抗値を有する材料
を用いることになる。
【００４３】膜抵抗２７の抵抗値Ｒｄは、出力端子６の
オン抵抗値Ｒｏｎと、伝送線路３１の特性インピーダン
スＺ0 との不整合による反射現象を抑制するように、ダ
ンピング抵抗として設計する。理論的には、Ｒｏｎ＋Ｒ
ｄ＝Ｚｏの関係が成立すれば、反射は生じないことにな
る。
【００４４】膜抵抗２７の抵抗値Ｒは、以下の式により
決定される。 Ｒ＝（ｌ／Ｓ）ρ ｌ；膜抵抗２７の長さ Ｓ；膜抵抗２７の断面積 ρ；膜抵抗２７を構成する材料の比抵抗値
【００４５】例えば、ＮｉＰの比抵抗値としては、高Ｐ
タイプで１４０μΩｃｍのものが報告されているが（Ja
panese Journal of Applied Physics, vol.27, pp1885-
1889, 1988）、絶縁基板に導体箔を張り付けたインター
ポーザ基板２９上に無電解めっき法にてＮｉＰ膜を析出
させる場合、膜構造がポーラスになることにより、上記
の報告例よりも高い比抵抗値となり、ＮｉＰ膜（Ｐ含量
８．３％）の比抵抗値は５３０μΩｃｍである。一般的
に、ドライバ素子（ＣＭＯＳ）の出力端子のオン抵抗値
は１０〜２０Ωであり、プリント配線板２上の伝送線路
（銅パターン）の特性インピーダンスは５０〜７５Ω程
度である。よって理論的には、ダンピング抵抗の値は４
０〜５５Ω程度あれば良いことになる。
【００４６】上記のＮｉＰ膜を、幅１５０μｍ、厚さ
０．２２μｍとする場合には、２５０〜３５０μｍの範
囲でめっき長さを調整することにより、膜抵抗２７の抵
抗値を必要な値に制御することができる。また、膜抵抗
２７は、チップ抵抗と比べて占有面積も小さくなるた
め、インターポーザ基板２９及び半導体装置２６の小型
化も可能となる。
【００４７】現実的には、出力端子６や金ワイヤ９など
の周辺には、容量、インダクタンス、抵抗の寄生成分が
存在するので、上記の理論が常に当てはまるとは限らな
い。従って、例えばH-spice と呼ばれるシミュレータ等
を用いて伝送線路シミュレーションを行うことにより、
シグナルインテグリティ確保の上で最適なダンピング抵
抗値を決定することが必要である。
【００４８】膜抵抗２７は、出力端子６が接続される接
続部（ボンディングパッド）８のできるだけ近くに配置
することが好ましい。より好ましいのは、図１に示すよ
うに、ボンディングパッド８の直後に隣接して配置する
ことである。このような構成にすることにより、出力端
子６と膜抵抗２７との間の伝送線路を短くすることがで
き、その伝送線路の特性インピーダンスと出力端子６の
オン抵抗値との不整合による反射現象を抑制することが
できる。更には、出力端子６と膜抵抗２７との間の伝送
線路を短くすることにより、信号波形の急峻な立ち上が
りも抑制することができ、ＥＭＩノイズの発生を低減す
ることもできる。
【００４９】本実施の形態の効果を証明するため、H-sp
ice と呼ばれるシミュレータによるシミュレーションを
試みた。図３に、そのシミュレーションに用いた等価回
路図を示す。
【００５０】ドライバ素子５ａ、レシーバ素子４０とし
ては、それぞれＣＭＯＳトランジスタを用いた。ドライ
バ素子５ａに流す電流は４mA、８mA、２４mAの３通りを
試み、パルスの立ち上がり／立ち下がり時間はそれぞれ
2n秒とした。ドライバ素子５ａの出力端子６から出力さ
れる信号波形の観測点は、図中Ｐ１で示すように、レシ
ーバ素子４０の手前とした。本実施の形態によれば、ダ
ンピング抵抗（膜抵抗）２７がＸ１の位置に挿入される
ことになる。このモデルと、図８に示される従来例とし
て、ダンピング抵抗（チップ抵抗）４をＸ２の位置に挿
入したモデルについてシミュレーションを行った。
【００５１】図４〜６に、各電流値（４mA、８mA、２４
mA）ごとのシミュレーション結果を、従来例と本実施の
形態とを比較して示す。上段が従来例を、下段が本実施
の形態を示す。何れの電流値においても、従来例のシミ
ュレーション結果ではリンギングが発生しており、電流
値が大きいほどこの傾向は顕著である。一般的に、デジ
タル信号の立ち上がり／立ち下がり時間が5n秒以下とな
った場合に、このようなシグナルインテグリティの劣化
現象が顕著にみられる。
【００５２】一方、本実施の形態のシミュレーション結
果には、何れの電流値においてもリンギングの発生はみ
られず、本実施の形態の構成がシグナルインテグリティ
の確保に有効な手段であることが証明された。
【００５３】図７は、図３においてＰ２を観測点とし
て、上記と同様に、従来例と本実施の形態とで比較した
ものである。ドライバ素子５ａの電流は４mAとした。こ
の場合でも、本実施の形態では、従来例に比べてリンギ
ングの発生は小さく、更に波形の立ち上がりがよりなだ
らかになっていることがわかり、ＥＭＩノイズの削減に
効果的である。
【００５４】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【００５５】例えば、図１では、ダンピング抵抗（膜抵
抗）２７はボンディングパッド８に隣接して形成されて
いるが、配線２８中であればどこに形成してもよい。反
射によるリンギング等の信号波形の乱れを抑制する観点
からは、出力端子６とダンピング抵抗（膜抵抗）２７と
の間の伝送線路が短ければ短い方が好ましいが、ダンピ
ング抵抗（膜抵抗）２７をインターポーザ基板２９の配
線２８中に形成することで、出力端子６とダンピング抵
抗（膜抵抗）２７との間の伝送線路は、図８に示す従来
例に対して短くなるため、シグナルインテグリティが向
上する。
【００５６】また、膜抵抗２７として、カーボン印刷抵
抗を用いてもよい。しかし、この場合、カーボンペース
トを印刷法によりインターポーザ基板２９上に塗布する
ため、1608サイズのチップ抵抗より小型に形成させるの
が難しいという問題がある。また、カーボン印刷抵抗の
場合、例えば、半導体装置２６のリフローはんだ付け時
の熱により、抵抗値が大きく変化してしまうという問題
もある。
【００５７】その他、スパッタ法や蒸着法で膜抵抗２７
を形成してもよいが、めっき法に比べコストが高い、被
膜体のサイズに制限が生じるという問題がある。
【００５８】また、めっき法において、市販材料の「Oh
mega-Ply」（Ohmega TechnologyInc.製）を使用する方
法もある。これはCu箔の全面にNi合金系薄膜が電気めっ
きされているもので、これをCu箔/Ni合金系薄膜/インタ
ーポーザ基板という構造になるように積層する。続い
て、エッチングによりCu箔をパターンニングして、膜抵
抗が必要な箇所にはNi合金系薄膜のみを残留させる。し
かしこの方法だと、配線も膜抵抗も不要な部分では、Cu
だけでなくNiもエッチングしなければならないことにな
る。また、Cu箔/Ni合金系薄膜/インターポーザ基板とい
う構造になっているため、Cuの配線下にはNi合金系薄膜
が存在していることになる。すなわち、膜抵抗として必
要な部分以外にもNi合金系薄膜が形成されているため、
全体的にコスト高になってしまうという問題がある。
【００５９】図１において、出力端子６とボンディング
パッド８とは、金ワイヤ９によってワイヤボンディング
された構成としたが、特にこれに限定されず、例えばは
んだバンプを用いたフリップチップ式のワイヤレスボン
ディングを行ってもよい。
【００６０】半導体装置２６のパッケージ形態として
は、ボールグリッドアレイの形態を示したが、特にこれ
には限定されず、例えばランドグリッドアレイであって
も構わない。さらに、インターポーザ基板２９に半導体
チップ５を複数個搭載したマルチチップモジュールに対
しても、本発明は適用可能である。
【００６１】
【発明の効果】以上述べたように、本発明によれば、半
導体チップの出力端子との接続部と、外部接続端子との
間を接続するインターポーザ基板上の配線中に膜抵抗を
形成しているため、反射現象やＥＭＩノイズの発生を抑
制することができ、良好なシグナルインテグリティを確
保でき、半導体装置や回路の安定した正常な動作を行わ
せることができる。
【００６２】また、膜抵抗は、インターポーザ基板上の
配線と一体化して形成することができ、工程も簡略化さ
れ、手間をかけずに低コストでインターポーザ基板や半
導体装置、更にはプリント回路板を製造できる。また、
膜抵抗であるため、インターポーザ基板や半導体装置の
小型化にも容易に対応できる。さらに、膜抵抗をめっき
法により形成すれば、コストも比較的安価であるうえ、
優れた熱的安定性も得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す図で、インターポー
ザ基板と、それを用いた半導体装置と、その半導体装置
がプリント配線板に実装されてなるプリント回路板の断
面図である。
【図２】図１の等価回路図である。
【図３】本発明の実施の形態の効果を検証するためのシ
ミュレーションを行う際に用いた等価回路図である。
【図４】シミュレーションを行った結果を、従来例と本
発明の実施の形態とで比較して示した図であり、ドライ
バ素子の電流値が２４ｍＡの場合の結果を示す。
【図５】シミュレーションを行った結果を、従来例と本
発明の実施の形態とで比較して示した図であり、ドライ
バ素子の電流値が８ｍＡの場合の結果を示す。
【図６】シミュレーションを行った結果を、従来例と本
発明の実施の形態とで比較して示した図であり、ドライ
バ素子の電流値が４ｍＡの場合の結果を示す。
【図７】図６と、波形の観測点を変更した場合の、同様
な図である。
【図８】従来例を示す図で、インターポーザ基板と、そ
れを用いた半導体装置と、その半導体装置とダンピング
用のチップ抵抗がプリント配線板に実装されてなるプリ
ント回路板の断面図である。
【図９】図８の等価回路図である。
【符号の説明】
２……プリント配線板、５……半導体チップ、５ａ……
ドライバ素子、６……出力端子、８……接続部（ボンデ
ィングパッド）、９……ボンディングワイヤ、１３……
外部接続端子（はんだボール）、２５……入力端子、２
６……半導体装置、２７……膜抵抗、２８……配線、２
９……インターポーザ基板、３１……伝送線路、４０…
…レシーバ素子。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年３月１３日（２００３．３．１
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 回路基板、これを用いた半導体装置及
び電子機器
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路基板、これを
用いた半導体装置及び電子機器に関する。詳しくは、膜
抵抗によって伝送線路に伝送される高速デジタル信号の
波形の乱れを抑制する技術に関する。
【０００２】
【従来の技術】近年、各種デジタル電子機器において、
それに用いられているＬＳＩパッケージ部品などの半導
体装置の動作周波数は増大しており、それに伴い、最近
では、５００ＭＨｚもの周波数の高速デジタル信号が、
プリント回路板上の伝送線路を伝送されるようになって
きている。
【０００３】このような高速信号の伝搬では、伝送線路
における信号波形の歪みが顕著になり、シグナルインテ
グリティ（signal integrity）の確保が困難となってき
ている。シグナルインテグリティとは、出力された信号
の波形が、伝送される過程でどれだけ影響を受けないで
保たれるかといった、波形の信頼性を表す。特に、デジ
タル信号の立ち上がり／立ち下がりそれぞれの時間が５
ｎ（ナノ）秒以下の場合には、シグナルインテグリティ
の確保は回路を正常に動作させるうえで不可欠となって
くる。
【０００４】伝送線路における信号波形の歪みの原因と
して、反射が挙げられる。反射は、ドライバ素子の出力
端子から、レシーバ素子の入力端子までの伝送線路の特
性インピーダンスが不均一であることにより生じる。す
なわち、信号が伝送線路を伝搬するときに、特性インピ
ーダンスの不連続箇所があると、信号の一部が反射して
ドライバ素子に戻ってしまう。その結果、オーバーシュ
ートやアンダーシュートのようなリンギング波形が生じ
てシグナルインテグリティが劣化し、誤動作や遅延時間
の増大、更にはデバイス（半導体装置）の破壊などの原
因となってしまう。
【０００５】反射防止のためにとられる対策の１つに、
伝送線路の途中にダンピング抵抗を挿入する方法があ
る。これを図８に示す。出力端子６と、図示しない入力
端子との間に、ダンピング抵抗としてチップ抵抗４が挿
入される。
【０００６】以下、更に詳細に説明する。半導体装置１
は、インターポーザ基板７上に半導体チップ（ベアチッ
プ）５が搭載され、樹脂１０により封止されて構成され
る。インターポーザ基板７のチップ搭載面側には、ボン
ディングパッド８と配線１２が形成されている。配線１
２は、インターポーザ基板７を貫通するビアを介して、
チップ搭載面とは反対側に形成されたパッド１１及びは
んだボール１３に接続されている。
【０００７】ボンディングパッド８は、半導体チップ５
の出力端子（電極面）６との接続部として機能し、例え
ば金ワイヤ９で出力端子６と接続される。更に、ボンデ
ィングパッド８は配線１２とも接続されている。半導体
チップ５上に複数形成された出力端子（電極面）６は、
金ワイヤ９、ボンディングパッド８、配線１２を介し
て、ピッチがより拡大されたパッド１１として再配列
（再配線）されている。はんだボール１３は、半導体装
置１の外部接続端子として機能し、実装基板２への実装
を安定化させる。
【０００８】実装基板としてのプリント配線板２には、
例えば銅でなるランド１４ａ、１４ｂや伝送線路３ａ、
３ｂが形成されている。半導体装置１は、はんだボール
１３を介してランド１４ａ上に実装される。伝送線路３
ａ、３ｂ間にはチップ抵抗４が実装されている。チップ
抵抗４は、はんだ１５によって、その電極４ａをランド
１４ｂにはんだ付けされて実装されている。プリント配
線板２に、半導体装置１やチップ抵抗４などの部品が実
装されてプリント回路板が構成される。
【０００９】伝送線路３ｂの先には、図示しない他の半
導体装置が実装されている。この半導体装置は、入力端
子を有する。従って、出力端子６から出力された信号
は、金ワイヤ９、ボンディングパッド８、配線１２、パ
ッド１１、はんだボール１３、ランド１４ａ、伝送線路
３ａ、チップ抵抗４、伝送線路３ｂを介して、入力端子
に入力する。
【００１０】一般に、反射係数ｍは、以下の式により算
出される。 ｍ＝｛（Ｒｏｎ＋Ｒｄ）−Ｚｏ｝／｛（Ｒｏｎ＋Ｒｄ）
＋Ｚｏ｝ Ｒｏｎ；出力端子６のオン抵抗値 Ｒｄ；チップ抵抗４の抵抗値 Ｚｏ；プリント配線板２上の伝送線路３ａ、３ｂの特性
インピーダンス
【００１１】オン抵抗値とは、半導体素子（上記例で
は、半導体チップ５内に形成され出力端子６に接続され
ている半導体素子）が、導通状態にあるときの電流・電
圧特性がほぼ直線的になっている領域での電圧と電流の
比である。例えば、飽和状態にあるバイポーラトランジ
スタのコレクタ電圧とコレクタ電流の比、あるいは、一
定のゲート電圧を加えたＭＯＳＦＥＴのドレイン電圧と
ドレイン電流の比、などである。特性インピーダンスＺ
ｏは、伝送線路（銅箔パターン）３ａ、３ｂの幅や厚
さ、伝送線路３ａ、３ｂを支持する絶縁体の厚さや実効
比誘電率などによって決まる。上述の式で反射係数ｍ＝
０の場合に、反射が生じないことになる。従って、ｍ＝
０とすべき抵抗値Ｒｄを有するチップ抵抗４を選択し
て、伝送線路３ａ、３ｂに挿入する。
【００１２】
【発明が解決しようとする課題】しかし、図８に示され
る従来例では、出力端子６とチップ抵抗４との間には、
金ワイヤ９、ボンディングパッド８、配線１２、パッド
１１、はんだボール１３、ランド１４ａ、伝送線路３ａ
が存在しており、これらを１つの伝送線路とみなすと、
この伝送線路における反射の防止効果はない。図８の構
成の等価回路図を図９に示す。
【００１３】すなわち、出力端子６には、ドライバ素子
（例えばＣＭＯＳ）５ａが接続されており、そのドライ
バ素子５ａの出力信号を受けるレシーバ素子（同じくＣ
ＭＯＳ）４０との間には、チップ抵抗４が直列に挿入さ
れている。なお、出力端子６とチップ抵抗４との間の、
金ワイヤ９、ボンディングパッド８、配線１２、パッド
１１、はんだボール１３、ランド１４ａ、伝送線路３ａ
は、１つの伝送線路１７としている。また、レシーバ素
子４０は、図８に示すプリント配線板２上に実装されて
いる。ここで、図示の位置にチップ抵抗４を挿入したと
しても、伝送線路１７の特性インピーダンスと、出力端
子６のオン抵抗値が異なる場合には、チップ抵抗４の手
前側の部分で信号の反射が起きてしまう。
【００１４】既に述べたように、反射が起きると、信号
波形にリンギングが生じて信号波形が乱れる。すなわ
ち、図９に示すように、乱れた信号がドライバ素子５ａ
とチップ抵抗４間の伝送線路１７を伝搬することにな
る。更に、リンギングの発生は電流の時間変化（di／d
t）を大きくするので、伝送線路１７から放射されるＥ
ＭＩ（Electro Magnetic Interference ）ノイズやクロ
ストークノイズを増加させる。これらノイズも回路の誤
動作の原因となる。
【００１５】なお、特開平１１−７４４４９号公報に
は、モジュール基板（上述したインターポーザ基板７に
相当）上に形成されたボンディングパッドと、外部接続
端子との間を接続する信号線（上述の配線１２に相当）
に、チップ抵抗型のダンピング抵抗を挿入したメモリモ
ジュールが開示されている。この構成だと、図８に示す
構成に比べれば、半導体チップの出力端子とダンピング
抵抗との間の伝送線路が短くなり、反射やＥＭＩノイズ
の抑制に有効となる。
【００１６】しかし、ダンピング抵抗は半導体チップの
全ての出力端子に対応して配設しなければならないこと
から、上記公報のようにダンピング抵抗がチップ抵抗で
あると、以下のような問題がある。先ず、モジュール基
板に、半導体チップとチップ抵抗の双方を実装しなけれ
ばならないので、実装工程が煩雑になる。更に、多くの
チップ抵抗を必要とすることも実装時の負担となり、コ
ストも高くなる。また、モジュール基板（インターポー
ザ基板）上で、チップ抵抗の幅よりも配線密度を上げる
ことができないことも、半導体装置の小型化の障害とな
る。
【００１７】なお、チップ抵抗を用いずに反射を抑制す
る方法として、ドライバ素子（例えばＣＭＯＳ）のゲー
トの物理的寸法を修正して、オン抵抗値を調整する手法
がある。しかし、この場合には、フォトリソグラフィに
用いるマスク側の寸法も変更しなければならないなど、
各種設計変更によるコストが高いという問題がある。
【００１８】本発明は上述の問題に鑑みてなされ、その
目的とするところは、半導体装置などに適用させて高速
動作時においてもシグナルインテグリティを確保できる
回路基板、かかる回路基板を用いた半導体装置、かかる
半導体装置を実装してなるプリント配線板を適用させる
電子機器につき、半導体装置の小型化に対応がとれ、且
つ低コストで提供することにある。
【００１９】
【課題を解決するための手段】本発明の回路基板は、半
導体チップの出力端子との接続部と、外部接続端子との
間を接続する配線中に膜抵抗を形成してなる。このよう
な構成を採用することにより、半導体チップの出力端子
と、ダンピング抵抗として機能する膜抵抗間の伝送線路
で生じる反射現象やＥＭＩノイズを抑制することがで
き、良好なシグナルインテグリティを確保できる。ま
た、膜抵抗は、チップ抵抗が実装される場合に比べ場所
をとらず、インターポーザ基板の小型化にも対応でき
る。
【００２０】本発明の回路基板は、出力端子と膜抵抗と
の間の伝送線路を短くすればするほど、その伝送線路に
て生じる反射現象の抑制作用は高まるので、膜抵抗を接
続部に隣接して形成する構成が好ましい。すなわち、前
記膜抵抗が前記接続部に隣接して形成されることとすれ
ば、出力端子と膜抵抗との間の伝送線路を短くすること
ができ、かかる伝送線路の特性インピーダンスと出力端
子との不整合による反射現象による影響をより一層少な
くすることができるとともに、ＥＭＩノイズの発生も低
減できる。
【００２１】本発明の回路基板は、好ましくは、前記膜
抵抗は、ダンピング抵抗として要求される抵抗値を有す
る金属材料からなる金属薄膜抵抗からなる。本発明の回
路基板は、基本的には、形成される膜抵抗に所望の特性
が得られればその形成方法や材質を特に限定されないも
のである。材質が金属材料の場合には、電解めっき法や
無電解めっき法などのめっき法による手法を採用すれば
容易に実現でき、このような金属材料として、好適な例
示をするならば、ＮｉやＮｉ系合金があり、所望の特性
を得やすいと考えられる。
【００２２】このように、膜抵抗を、めっき法により形
成される金属薄膜抵抗とすると、以下のような利点があ
る。半導体装置のはんだ付け時などに、加熱されても抵
抗値が変化せず安定している。電解めっき法、無電解め
っき法などは、プリント配線板の製造工程で一般的に用
いられている手法であるため、インターポーザ基板上へ
の膜抵抗や配線の形成に適用するのも容易であるうえ、
コストも比較的安価である。
【００２３】膜抵抗は、反射現象を抑制するダンピング
抵抗として機能するように、その抵抗値が調整される。
具体的には、出力端子のオン抵抗値と、膜抵抗の抵抗値
との和が、伝送線路の特性インピーダンスと等しくなる
ように、膜抵抗の抵抗値が調整される。
【００２４】膜抵抗の抵抗値の調整の方法としては、材
料や寸法を制御する方法がある。その中でも、膜抵抗の
長さを調整することが、比較的調整の自由度が高く（例
えば幅や厚さなどは、膜抵抗が挿入される配線に合わせ
なければならない）、容易に調整が行える。
【００２５】本発明は、立ち上がりと立ち下がりの時間
が、それぞれ５ｎ秒以下であるパルス信号が、半導体チ
ップの出力端子から出力されるものに特に有効である。
【００２６】本発明の回路基板は、理論的に”Ｒｏｎ＋
Ｒｄ＝Ｚｏ”という関係式が成立するように設計されれ
ば所望の特性を得られ、現実的には、”Ｒ＝（ｌ／Ｓ）
ρ”という関係式が成立するように設計されることが好
ましい。このような構成を採用することにより、膜抵抗
の抵抗値につき、出力端子のオン抵抗値と配線の特性イ
ンピーダンスの不整合による反射現象を抑制するように
ダンピング抵抗として設計され、この際、現実的には、
出力端子や半導体装置との接続をなす金ワイヤなどの周
辺に、容量、インダクタンス、抵抗の寄生成分が発生す
ることを考慮して、シグナルインテグリティ確保のうえ
で最適なダンピング抵抗値を決定できる。
【００２７】本発明の半導体装置は、インターポーザ基
板としての回路基板に半導体チップを搭載してなり、か
かるインターポーザ基板には、半導体チップの出力端子
との接続部と外部接続端子との間を接続する配線が形成
され、その配線中に膜抵抗を形成したことを要旨として
いる。このような構成のため、半導体チップの出力端子
と、ダンピング抵抗として機能する膜抵抗間の伝送線路
で生じる反射現象を抑制することができ、良好なシグナ
ルインテグリティを確保でき、高速動作時においても安
定した動作性能が得られる。また、膜抵抗は、チップ抵
抗が実装される場合に比べ場所をとらず、インターポー
ザ基板及び半導体装置全体の小型化にも対応できる。
【００２８】本発明の電子機器は、半導体チップがイン
ターポーザ基板に搭載されてなる半導体装置と、その半
導体チップの出力端子から出力される信号を受ける入力
端子を有する半導体装置とが実装され、これら２つの半
導体装置間を接続する伝送線路が形成されたプリント配
線板を用いるものであって、出力端子を有する半導体チ
ップが搭載されるインターポーザ基板には、出力端子と
の接続部と、外部接続端子との間を接続する配線が形成
され、その配線中に膜抵抗を形成したことを要旨として
いる。このような構成のため、半導体チップの出力端子
と、ダンピング抵抗として機能する膜抵抗間の伝送線路
で生じる反射現象を抑制することができ、良好なシグナ
ルインテグリティを確保でき、高速動作時においても安
定した動作性能が得られる。また、膜抵抗は、チップ抵
抗が実装される場合に比べ場所をとらず、インターポー
ザ基板及び半導体装置全体の小型化にも対応できる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、従来と同じ構成部分には同一の符号
を付し、その詳細な説明は省略する。
【００３０】図１は、本発明の一例としての実施の形態
を示すものであって、インターポーザ基板２９と、この
インターポーザ基板２９に半導体チップ５を搭載してな
る半導体装置２６と、この半導体装置２６、更にはレシ
ーバ素子を有する半導体装置（図示せず）が、プリント
配線板２に実装されてなるプリント回路板の断面図を示
したものである。なお、図示は省略するが、プリント回
路板を適用して電子機器が構成されることはいうまでも
ない。
【００３１】ここで、特許請求の範囲で用いた抽象的概
念と発明の実施の形態で用いる具体的概念の相関関係を
示しておくと、回路基板の一例としてインターポーザ基
板２９を挙げ、接続部の一例としてボンディングパッド
８を挙げ、外部接続端子としてパッド１１を挙げてお
り、かかる外部接続端子としては、必要に応じて、パッ
ド１１にはんだボール１３を付設させることがあり、本
実施の形態では、あくまで一例として、パッド１１とは
んだボール１３の組み合わせで外部接続端子としている
にすぎない。
【００３２】半導体装置２６は、インターポーザ基板２
９上に半導体チップ（ベアチップ）５が搭載され、樹脂
１０により封止されて構成される。インターポーザ基板
２９のチップ搭載面側には、ボンディングパッド８と配
線２８が形成されている。配線２８は、インターポーザ
基板２９を貫通するビアを介して、チップ搭載面とは反
対側に形成されたパッド１１及びはんだボール１３に接
続されている。
【００３３】ボンディングパッド８は、半導体チップ５
の出力端子（電極面）６との接続部として機能し、例え
ば金ワイヤ９で出力端子６と接続される。更に、ボンデ
ィングパッド８は配線２８とも接続されている。半導体
チップ５上に複数形成された出力端子（電極面）６は、
金ワイヤ９、ボンディングパッド８、配線２８を介し
て、ピッチがより拡大されたパッド１１として再配列
（再配線）されている。はんだボール１３は、半導体装
置２６の外部接続端子として機能し、プリント配線板２
への実装を安定化させる。
【００３４】プリント配線板２には、例えば銅でなるラ
ンド１４ａと伝送線路３１が形成されている。半導体装
置２６は、はんだボール１３を介してランド１４ａ上に
実装される。
【００３５】本実施の形態では、半導体チップ５の出力
端子６が接続される接続部（ボンディングパッド）８に
隣接して、ダンピング抵抗として膜抵抗２７が形成さ
れ、この膜抵抗２７に隣接して配線２８が形成されてい
る。すなわち、半導体チップ５の出力端子６と、その半
導体チップ５を収容する半導体装置２６の外部接続端子
（はんだボール）１３との間に、ダンピング抵抗として
膜抵抗２７が挿入された構成となっている。なお、膜抵
抗２７は、全ての出力端子６にそれぞれ対応して、各出
力端子６に直列に接続されて形成される。
【００３６】伝送線路３１の先には、図示しない他の半
導体装置が実装されている。この半導体装置は、入力端
子を有する。従って、出力端子６から出力された信号
は、金ワイヤ９、ボンディングパッド８、膜抵抗２７、
配線２８、パッド１１、はんだボール１３、ランド１４
ａ、伝送線路３１を介して、入力端子に入力する。
【００３７】図１に示した構成を等価回路図で示すと図
２のようになる。半導体チップ５に形成されたドライバ
素子（例えばＣＭＯＳ）５ａの出力端子６と、伝送線路
３１との間に、膜抵抗２７が直列に挿入された構成であ
る。伝送線路３１の他端は、レシーバ素子（例えばＣＭ
ＯＳ）４０の入力端子２５に接続されている。
【００３８】膜抵抗２７を形成する手法は、形成される
膜抵抗２７に所望の特性が得られれば特に限定されな
い。例えば印刷法、スパッタ法、蒸着法、めっき法など
が挙げられる。
【００３９】例えば、膜抵抗２７として、めっき法でＮ
ｉＰの薄膜を形成する場合のステップの一例を以下に示
す。 インターポーザ基板２９上に、エッチングで導体パター
ンを形成 ↓ Ｐｄ触媒を全面塗布 ↓ 膜抵抗２７を形成する以外の部分をめっきレジスト（永
久レジスト） ↓ 無電解ＮｉＰめっき
【００４０】あるいは、 インターポーザ基板２９上のベタ銅箔上で、膜抵抗２７
を形成したい部分のみエッチング ↓ Ｐｄ触媒を全面塗布 ↓ 膜抵抗２７を形成する以外の部分をめっきレジスト ↓ 無電解ＮｉＰめっき ↓ めっきレジスト剥離 ↓ 導体パターンを形成する以外の部分をエッチングレジス
ト ↓ エッチングにて導体パターン形成
【００４１】あるいは、 インターポーザ基板２９上に、エッチングで導体パター
ンを形成 ↓ Ｐｄ触媒を全面塗布 ↓ 無電解ＮｉＰめっき（シード層用として薄く形成） ↓ 膜抵抗２７を形成する以外の部分をめっきレジスト ↓ 電解ＮｉＰめっき ↓ めっきレジスト剥離 ↓ ＮｉＰシード層をエッチング
【００４２】めっき法によって形成される金属薄膜抵抗
２７の材質は、所望の特性が得られれば特に限定されな
い。例えば、Niや、NiP 、NiB 、NiPB、NiWB、NiWP、Ni
MoP、NiMoB 、NiCrP 、NiReP などのNi系合金が一例と
して挙げられる。ダンピング抵抗として要求される抵抗
値や設計仕様に合わせて、適した比抵抗値を有する材料
を用いることになる。
【００４３】膜抵抗２７の抵抗値Ｒｄは、出力端子６の
オン抵抗値Ｒｏｎと、伝送線路３１の特性インピーダン
スＺｏとの不整合による反射現象を抑制するように、ダ
ンピング抵抗として設計する。理論的には、Ｒｏｎ＋Ｒ
ｄ＝Ｚｏの関係が成立すれば、反射は生じないことにな
る。
【００４４】膜抵抗２７の抵抗値Ｒは、以下の式により
決定される。 Ｒ＝（ｌ／Ｓ）ρ ｌ；膜抵抗２７の長さ Ｓ；膜抵抗２７の断面積 ρ；膜抵抗２７を構成する材料の比抵抗値
【００４５】例えば、ＮｉＰの比抵抗値としては、高Ｐ
タイプで１４０μΩｃｍのものが報告されているが（Ja
panese Journal of Applied Physics, vol.27, pp1885-
1889, 1988）、絶縁基板に導体箔を張り付けたインター
ポーザ基板２９上に無電解めっき法にてＮｉＰ膜を析出
させる場合、膜構造がポーラスになることにより、上記
の報告例よりも高い比抵抗値となり、ＮｉＰ膜（Ｐ含量
８．３％）の比抵抗値は５３０μΩｃｍである。一般的
に、ドライバ素子（ＣＭＯＳ）の出力端子のオン抵抗値
は１０〜２０Ωであり、プリント配線板２上の伝送線路
（銅パターン）の特性インピーダンスは５０〜７５Ω程
度である。よって理論的には、ダンピング抵抗の値は４
０〜５５Ω程度あれば良いことになる。
【００４６】上記のＮｉＰ膜を、幅１５０μｍ、厚さ
０．２２μｍとする場合には、２５０〜３５０μｍの範
囲でめっき長さを調整することにより、膜抵抗２７の抵
抗値を必要な値に制御することができる。また、膜抵抗
２７は、チップ抵抗と比べて占有面積も小さくなるた
め、インターポーザ基板２９及び半導体装置２６の小型
化も可能となる。
【００４７】現実的には、出力端子６や金ワイヤ９など
の周辺には、容量、インダクタンス、抵抗の寄生成分が
存在するので、上記の理論が常に当てはまるとは限らな
い。従って、例えばH-spice と呼ばれるシミュレータ等
を用いて伝送線路シミュレーションを行うことにより、
シグナルインテグリティ確保の上で最適なダンピング抵
抗値を決定することが必要である。
【００４８】膜抵抗２７は、出力端子６が接続される接
続部（ボンディングパッド）８のできるだけ近くに配置
することが好ましい。より好ましいのは、図１に示すよ
うに、ボンディングパッド８の直後に隣接して配置する
ことである。このような構成にすることにより、出力端
子６と膜抵抗２７との間の伝送線路を短くすることがで
き、その伝送線路の特性インピーダンスと出力端子６の
オン抵抗値との不整合による反射現象を抑制することが
できる。更には、出力端子６と膜抵抗２７との間の伝送
線路を短くすることにより、信号波形の急峻な立ち上が
りも抑制することができ、ＥＭＩノイズの発生を低減す
ることもできる。
【００４９】本実施の形態の効果を証明するため、H-sp
ice （H-Simulation Program withIntegrated Circuit
Emphasis の略）と呼ばれるシミュレータによるシミュ
レーションを試みた。図３に、そのシミュレーションに
用いた等価回路図を示す。
【００５０】ドライバ素子５ａ、レシーバ素子４０とし
ては、それぞれＣＭＯＳトランジスタを用いた。ドライ
バ素子５ａに流す電流は４mA、８mA、２４mAの３通りを
試み、パルスの立ち上がり／立ち下がり時間はそれぞれ
2n秒とした。ドライバ素子５ａの出力端子６から出力さ
れる信号波形の観測点は、図中Ｐ１で示すように、レシ
ーバ素子４０の手前とした。本実施の形態によれば、ダ
ンピング抵抗（膜抵抗）２７がＸ１の位置に挿入される
ことになる。このモデルと、図８に示される従来例とし
て、ダンピング抵抗（チップ抵抗）４をＸ２の位置に挿
入したモデルについてシミュレーションを行った。
【００５１】図４〜６に、各電流値（４mA、８mA、２４
mA）ごとのシミュレーション結果を、従来例と本実施の
形態とを比較して示す。上段が従来例を、下段が本実施
の形態を示す。何れの電流値においても、従来例のシミ
ュレーション結果ではリンギングが発生しており、電流
値が大きいほどこの傾向は顕著である。一般的に、デジ
タル信号の立ち上がり／立ち下がり時間が5n秒以下とな
った場合に、このようなシグナルインテグリティの劣化
現象が顕著にみられる。
【００５２】一方、本実施の形態のシミュレーション結
果には、何れの電流値においてもリンギングの発生はみ
られず、本実施の形態の構成がシグナルインテグリティ
の確保に有効な手段であることが証明された。
【００５３】図７は、図３においてＰ２を観測点とし
て、上記と同様に、従来例と本実施の形態とで比較した
ものである。ドライバ素子５ａの電流は４mAとした。こ
の場合でも、本実施の形態では、従来例に比べてリンギ
ングの発生は小さく、更に波形の立ち上がりがよりなだ
らかになっていることがわかり、ＥＭＩノイズの削減に
効果的である。
【００５４】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【００５５】例えば、図１では、ダンピング抵抗（膜抵
抗）２７はボンディングパッド８に隣接して形成されて
いるが、配線２８中であればどこに形成してもよい。反
射によるリンギング等の信号波形の乱れを抑制する観点
からは、出力端子６とダンピング抵抗（膜抵抗）２７と
の間の伝送線路が短ければ短い方が好ましいが、ダンピ
ング抵抗（膜抵抗）２７をインターポーザ基板２９の配
線２８中に形成することで、出力端子６とダンピング抵
抗（膜抵抗）２７との間の伝送線路は、図８に示す従来
例に対して短くなるため、シグナルインテグリティが向
上する。
【００５６】また、膜抵抗２７として、カーボン印刷抵
抗を用いてもよい。しかし、この場合、カーボンペース
トを印刷法によりインターポーザ基板２９上に塗布する
ため、1608サイズのチップ抵抗より小型に形成させるの
が難しいかもしれない。また、カーボン印刷抵抗の場
合、例えば、半導体装置２６のリフローはんだ付け時の
熱により、抵抗値が大きく変化してしまうことを考慮す
べきである。
【００５７】その他、スパッタ法や蒸着法で膜抵抗２７
を形成してもよいが、めっき法に比べコストが高くな
り、被膜体のサイズに制限が生じるかもしれない。
【００５８】また、めっき法において、市販材料の「Oh
mega-Ply」（Ohmega TechnologyInc.製）を使用する方
法もある。これはCu箔の全面にNi合金系薄膜が電気めっ
きされているもので、これをCu箔/Ni合金系薄膜/インタ
ーポーザ基板という構造になるように積層する。続い
て、エッチングによりCu箔をパターンニングして、膜抵
抗が必要な箇所にはNi合金系薄膜のみを残留させる。な
お、かかる方法を採用すると、配線も膜抵抗も不要な部
分では、CuだけでなくNiもエッチングしなければならな
いことになる。また、Cu箔/Ni合金系薄膜/インターポー
ザ基板という構造になっているため、Cuの配線下にはNi
合金系薄膜が存在していることになる。すなわち、膜抵
抗として必要な部分以外にもNi合金系薄膜が形成されて
いるため、全体的にコスト高になるかもしれない。
【００５９】図１において、出力端子６とボンディング
パッド８とは、金ワイヤ９によってワイヤボンディング
された構成としたが、特にこれに限定されず、例えばは
んだバンプを用いたフリップチップ式のワイヤレスボン
ディングを行ってもよい。
【００６０】半導体装置２６のパッケージ形態として
は、ボールグリッドアレイの形態を示したが、特にこれ
には限定されず、例えばランドグリッドアレイであって
も構わない。さらに、インターポーザ基板２９に半導体
チップ５を複数個搭載したマルチチップモジュールに対
しても、本発明は適用可能である。
【００６１】
【発明の効果】以上述べたように、本発明によれば、半
導体チップの出力端子との接続部と、外部接続端子との
間を接続する回路基板上の配線中に膜抵抗を形成してい
るため、反射現象やＥＭＩノイズの発生を抑制すること
ができ、良好なシグナルインテグリティを確保でき、半
導体装置や回路の安定した正常な動作を行わせることが
できる。
【００６２】また、膜抵抗は、回路基板上の配線と一体
化して形成することができ、工程も簡略化され、手間を
かけずに低コストで回路基板や半導体装置、更にはプリ
ント回路板を製造できる。また、膜抵抗であるため、回
路基板や半導体装置の小型化にも容易に対応できる。さ
らに、膜抵抗をめっき法により形成すれば、コストも比
較的安価であるうえ、優れた熱的安定性も得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す図で、インターポー
ザ基板と、それを用いた半導体装置と、その半導体装置
がプリント配線板に実装されてなるプリント回路板の断
面図である。
【図２】図１の等価回路図である。
【図３】本発明の実施の形態の効果を検証するためのシ
ミュレーションを行う際に用いた等価回路図である。
【図４】シミュレーションを行った結果を、従来例と本
発明の実施の形態とで比較して示した図であり、ドライ
バ素子の電流値が２４ｍＡの場合の結果を示す。
【図５】シミュレーションを行った結果を、従来例と本
発明の実施の形態とで比較して示した図であり、ドライ
バ素子の電流値が８ｍＡの場合の結果を示す。
【図６】シミュレーションを行った結果を、従来例と本
発明の実施の形態とで比較して示した図であり、ドライ
バ素子の電流値が４ｍＡの場合の結果を示す。
【図７】図６と、波形の観測点を変更した場合の、同様
な図である。
【図８】従来例を示す図で、インターポーザ基板と、そ
れを用いた半導体装置と、その半導体装置とダンピング
用のチップ抵抗がプリント配線板に実装されてなるプリ
ント回路板の断面図である。
【図９】図８の等価回路図である。
【符号の説明】 ２……プリント配線板、５……半導体チップ、５ａ……
ドライバ素子、６……出力端子、８……接続部（ボンデ
ィングパッド）、９……ボンディングワイヤ、１３……
外部接続端子（はんだボール）、２５……入力端子、２
６……半導体装置、２７……膜抵抗、２８……配線、２
９……インターポーザ基板、３１……伝送線路、４０…
…レシーバ素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 良成 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 イクオ ジミー サンオー アメリカ合衆国，カリフォルニア州，サン ディエゴ市 ウエスト バーナード ド ライブ 16450 ソニー エレクトロニク ス インコーポレイティッド内

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの出力端子との接続部と、 外部接続端子と、 前記接続部と前記外部接続端子との間を接続する配線
    と、が形成されたインターポーザ基板において、 前記配線中に膜抵抗を形成したことを特徴とするインタ
    ーポーザ基板。
  2. 【請求項２】 前記膜抵抗は、前記接続部に隣接して形
    成されていることを特徴とする請求項１に記載のインタ
    ーポーザ基板。
  3. 【請求項３】 前記膜抵抗は、めっき法により形成され
    る金属薄膜抵抗であることを特徴とする請求項１に記載
    のインターポーザ基板。
  4. 【請求項４】 半導体チップの出力端子との接続部を形
    成する工程と、 外部接続端子を形成する工程と、 前記接続部と前記外部接続端子との間を接続する配線を
    形成する工程と、を有するインターポーザ基板の製造方
    法において、 前記配線中に膜抵抗を形成する工程を有することを特徴
    とするインターポーザ基板の製造方法。
  5. 【請求項５】 前記膜抵抗を、前記接続部に隣接させて
    形成することを特徴とする請求項４に記載のインターポ
    ーザ基板の製造方法。
  6. 【請求項６】 前記膜抵抗を、めっき法により形成する
    ことを特徴とする請求項４に記載のインターポーザ基板
    の製造方法。
  7. 【請求項７】 インターポーザ基板に半導体チップを搭
    載してなり、 前記インターポーザ基板には、 前記半導体チップの出力端子との接続部と、 外部接続端子と、 前記接続部と前記外部接続端子との間を接続する配線
    と、が形成されている半導体装置において、 前記配線中に膜抵抗を形成したことを特徴とする半導体
    装置。
  8. 【請求項８】 前記膜抵抗は、前記接続部に隣接して形
    成されていることを特徴とする請求項７に記載の半導体
    装置。
  9. 【請求項９】 前記膜抵抗は、めっき法により形成され
    る金属薄膜抵抗であることを特徴とする請求項７に記載
    の半導体装置。
  10. 【請求項１０】 前記半導体チップの前記出力端子から
    は、立ち上がりと立ち下がりの時間が、それぞれ５ｎ秒
    以下であるパルス信号が出力されることを特徴とする請
    求項７に記載の半導体装置。
  11. 【請求項１１】 インターポーザ基板に、 半導体チップの出力端子との接続部を形成する工程と、 外部接続端子を形成する工程と、 前記接続部と前記外部接続端子との間を接続する配線を
    形成する工程と、 前記出力端子と前記接続部を接続させて、前記半導体チ
    ップを搭載する工程と、を有する半導体装置の製造方法
    において、 前記配線中に膜抵抗を形成する工程を有することを特徴
    とする半導体装置の製造方法。
  12. 【請求項１２】 前記膜抵抗を、前記接続部に隣接させ
    て形成することを特徴とする請求項１１に記載の半導体
    装置の製造方法。
  13. 【請求項１３】 前記膜抵抗を、めっき法により形成す
    ることを特徴とする請求項１１に記載の半導体装置の製
    造方法。
  14. 【請求項１４】 半導体チップがインターポーザ基板に
    搭載されてなる半導体装置と、 前記半導体チップの出力端子から出力される信号を受け
    る入力端子を有する半導体装置とが実装され、 前記２つの半導体装置間を接続する伝送線路が形成され
    たプリント回路板であって、 前記インターポーザ基板には、 前記出力端子との接続部と、 前記プリント回路板に実装するための外部接続端子と、 前記接続部と前記外部接続端子との間を接続する配線と
    が形成されており、 前記配線中に膜抵抗が形成されていることを特徴とする
    プリント回路板。
  15. 【請求項１５】 前記膜抵抗は、前記接続部に隣接して
    形成されていることを特徴とする請求項１４に記載のプ
    リント回路板。
  16. 【請求項１６】 前記膜抵抗は、めっき法により形成さ
    れる金属薄膜抵抗であることを特徴とする請求項１４に
    記載のプリント回路板。
  17. 【請求項１７】 前記出力端子のオン抵抗値と、前記膜
    抵抗の抵抗値との和が、前記伝送線路の特性インピーダ
    ンスと等しくなるように、前記膜抵抗の前記抵抗値が調
    整されていることを特徴とする請求項１４に記載のプリ
    ント回路板。
  18. 【請求項１８】 前記出力端子からは、立ち上がりと立
    ち下がりの時間が、それぞれ５ｎ秒以下であるパルス信
    号が出力されることを特徴とする請求項１４に記載のプ
    リント回路板。
  19. 【請求項１９】 インターポーザ基板に、 半導体チップの出力端子との接続部を形成する工程と、 外部接続端子を形成する工程と、 前記接続部と前記外部接続端子との間を接続する配線を
    形成する工程と、 前記出力端子と前記接続部を接続させて、前記半導体チ
    ップを搭載して半導体装置を得る工程と、 前記半導体装置を、前記外部接続端子を介して実装する
    工程と、 前記出力端子から出力される信号を受ける入力端子を有
    する半導体装置を実装する工程と、 前記実装された２つの半導体装置間を接続する伝送線路
    を形成する工程と、を有するプリント回路板の製造方法
    において、 前記配線中に膜抵抗を形成する工程を有することを特徴
    とするプリント回路板の製造方法。
  20. 【請求項２０】 前記膜抵抗を、前記接続部に隣接させ
    て形成することを特徴とする請求項１９に記載のプリン
    ト回路板の製造方法。
  21. 【請求項２１】 前記膜抵抗を、めっき法により形成す
    ることを特徴とする請求項１９に記載のプリント回路板
    の製造方法。
  22. 【請求項２２】 前記出力端子のオン抵抗値と、前記膜
    抵抗の抵抗値との和が、前記伝送線路の特性インピーダ
    ンスと等しくなるように、前記膜抵抗の前記抵抗値を調
    整することを特徴とする請求項１９に記載のプリント回
    路板の製造方法。
  23. 【請求項２３】 前記膜抵抗の長さを調整することで、
    前記抵抗値を調整することを特徴とする請求項２２に記
    載のプリント回路板の製造方法。
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