JP2003196225A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ＤＭＡ方式のデータ転送において、制御情報の
再設定に時間的制約があるようなシステムにおいても転
送データの欠落を防ぐ。 【解決手段】ソース領域の読み出しアドレスとディステ
ィネーション領域の書き込みアドレスの少なくとも一方
をリングバッファ方式で制御するために、ソース領域の
開始アドレスおよび終了アドレスの指定手段、読み出し
アドレスポインタ、ディスティネーション領域の開始ア
ドレスおよび終了アドレスの指定手段、書き込みアドレ
スポインタをＤＭＡ制御装置に備え、ソース領域の読み
出しアドレスポインタがソース領域の終了アドレスに一
致すると自動的にソース領域の開始アドレスに変更し、
ディスティネーション領域の書き込みアドレスポインタ
がディスティネーション領域の終了アドレスに一致する
と自動的にディスティネーション領域の開始アドレスに
変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＭＡ方式のデータ
転送制御に用いるＤＭＡ制御装置に関する。

【０００２】

【従来の技術】ＤＭＡ（Direct Memory Access）データ
転送は、マイクロコンピュータシステム等において、周
辺装置と記憶装置間のデータ転送をプログラムを介さず
に行う方式で、システムバスを使用してデータ転送を高
速に行うことができる。従来、ＤＭＡデータ転送を効率
よく処理するための専用ハードウェアとしてＤＭＡ制御
装置が使用されている。

【０００３】図７は従来のＤＭＡ制御装置の構成を示す
ブロック図である。図７を用いて従来のＤＭＡデータ転
送の概要を説明する。ＤＭＡ制御装置７００は、データ
転送制御装置７１０、ソース側制御装置７２０、ディス
ティネーション側制御装置７３０、バス要求装置７４
０、割り込み信号生成装置７５０で構成される。

【０００４】データ転送制御装置７１０は、ソース側制
御装置７２０、ディスティネーション側制御装置７３
０、バス要求装置７４０を管理してデータ転送を行う。
そのために、データ転送制御装置７１０は、転送バイト
数管理７１１を備え、外部信号７１５を受け取り、ソー
ス側／ディスティネーション側のバス幅、転送データ
数、転送モード（１語転送、バースト転送など）、ＤＭ
Ａ起動要因の制御を行う。

【０００５】ソース側制御装置７２０は、ソース側スタ
ートアドレス７２１とソース側読み出しポインタ７２２
を用いて、読み出し先であるソース領域のアドレスを管
理する。ディスティネーション側制御装置７３０は、デ
ィスティネーション側スタートアドレス７３１とディス
ティネーション側書き込みポインタ７３２を用いて、書
き込み先であるディスティネーション領域のアドレスを
管理する。バス要求装置７４０は、ＤＭＡデータ転送に
際して、バス要求信号７４１によりＣＰＵなどに通知
し、アドレスバスとデータバスを取得する。

【０００６】図７において、ＤＭＡ制御装置７００を用
いてデバイスＡからデバイスＢにデータ転送を行う場合
について説明する。まず、データ転送制御装置７１０
に、ソース側／ディスティネーション側のバス幅、転送
データ数、転送モード、ＤＭＡ起動要因の設定を行う。

【０００７】また、ソース側制御装置７２０に読み出し
ポインタの制御方法（スタートアドレスから固定、イン
クリメント、デクリメント）を設定し、ディスティネー
ション側制御装置７３０に書き込みポインタの制御方法
（スタートアドレスから固定、インクリメント、デクリ
メント）を設定する。

【０００８】さらに、ソース側スタートアドレス７２１
にデバイスＡのソース領域の先頭アドレスを設定し、デ
ィスティネーション側スタートアドレス７３１にデバイ
スＢのディスティネーション領域の先頭アドレスを設定
する。データ転送制御装置７１０の転送バイト数管理７
１１には転送バイト数を設定する。

【０００９】ＤＭＡデータ転送が起動されると、ソース
側制御装置７２０はソース側スタートアドレス７２１を
ソース側読み出しポインタ７２２にロードし、ディステ
ィネーション側制御装置７３０はディスティネーション
側スタートアドレス７３１をディスティネーション側書
き込みポインタ７３２にロードする。

【００１０】データ転送制御装置７１０は、転送モード
に応じて、バス要求装置７４０を制御し、ソース側読み
出しポインタ７２２が示すソース領域のデータをディス
ティネーション側書き込みポインタ７３２が示すディス
ティネーション領域に転送する。データが転送される度
に、ソース側制御装置７２０は、データ転送制御装置７
１０の指示に従って、自動的にソース側読み出しポイン
タ７２２を更新する。同様に、ディスティネーション側
制御装置７３０も、データ転送制御装置７１０の指示に
従って、自動的にディスティネーション側書き込みポイ
ンタ７３２を更新する。

【００１１】転送バイト数管理７１１で管理するバイト
数分のデータ転送がすべて終了すると、データ転送制御
装置７１０は、割り込み信号生成装置７５０が管理する
割り込み要求信号７５１により、ＣＰＵなどにデータ転
送の終了を通知する。この通知を受けた後で再度ＤＭＡ
データ転送を行う場合は、ＤＭＡ制御装置７００に対し
制御情報の再設定を行う。

【００１２】

【発明が解決しようとする課題】上述したように、ＤＭ
Ａ制御装置を使用することにより、装置間のデータ転送
を高速に、かつ効率よく処理することができる。しかし
ながら、リアルタイムデータ等の転送のように、ＤＭＡ
データ転送の制御情報の再設定に時間的制約があるよう
なシステムにおいては、ソフトウェアでＤＭＡデータ転
送の制御情報の再設定を行うことは大変困難である。

【００１３】例えば、外部メモリに格納された音声デー
タをＤＭＡデータ転送によりマイクロコンピュータを経
由してＣＯＤＥＣに送出する場合、あるいは逆に、ＣＯ
ＤＥＣから音声データを受け取り、ＤＭＡデータ転送に
より外部メモリに格納する場合、指定バイト数のデータ
転送が終了する度にＤＭＡデータ転送の制御情報の再設
定を行わなければならないが、その処理が制約時間を越
えてしまうと音声データが途中で欠落することになり、
音声の再生時に音とびが発生する。

【００１４】本発明は上記事情に鑑みてなされたもの
で、ＤＭＡ方式のデータ転送において、制御情報の再設
定に時間的制約があるようなシステムにおいても、転送
データに欠落が発生することを防ぐことができ、リアル
タイムデータ等のデータ転送に使用することができるＤ
ＭＡ制御装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係るＤＭＡ制御装置は、ソース
側のソース領域の読み出しアドレスとディスティネーシ
ョン側のディスティネーション領域の書き込みアドレス
の少なくとも一方をリングバッファ方式で制御する手段
を具備する。

【００１６】請求項１記載のＤＭＡ制御装置によれば、
ソース領域あるいはディスティネーション領域あるいは
その双方をリングバッファ方式で制御することにより、
制御情報の再設定を行わずＤＭＡデータ転送を連続して
行うことができるため、制御情報の再設定に時間的制約
があるようなシステムにおいても、転送データに欠落が
発生することを防ぐことができる。

【００１７】本発明の請求項２に係るＤＭＡ制御装置
は、請求項１記載のＤＭＡ制御装置において、前記リン
グバッファ方式で制御する手段が、ソース側の読み出し
アドレスを制御する場合は、ソース領域の開始アドレス
およびソース領域の終了アドレスを指定する手段と、ソ
ース領域の読み出しアドレスポインタとを具備し、前記
ソース領域の読み出しアドレスポインタが前記ソース領
域の終了アドレスに一致すると自動的に前記ソース領域
の読み出しアドレスポインタを前記ソース領域の開始ア
ドレスに変更し、ディスティネーション側の書き込みア
ドレスを制御する場合は、ディスティネーション領域の
開始アドレスおよびディスティネーション領域の終了ア
ドレスを指定する手段と、ディスティネーション領域の
書き込みアドレスポインタとを具備し、前記ディスティ
ネーション領域の書き込みアドレスポインタが前記ディ
スティネーション領域の終了アドレスに一致すると自動
的に前記ディスティネーション領域の書き込みアドレス
ポインタを前記ディスティネーション領域の開始アドレ
スに変更するものである。

【００１８】請求項２記載のＤＭＡ制御装置によれば、
ソース領域あるいはディスティネーション領域あるいは
その双方をリングバッファ方式で制御するために必要な
ハードウェアを備え、ソース領域の読み出しアドレスポ
インタあるいはディスティネーション領域の書き込みア
ドレスポインタが自動的に更新されることにより、制御
情報の再設定を行わずＤＭＡデータ転送を連続して行う
ことができるため、制御情報の再設定に時間的制約があ
るようなシステムにおいても、転送データに欠落が発生
することを防ぐことができる。

【００１９】本発明の請求項３に係るＤＭＡ制御装置
は、請求項１または２記載のＤＭＡ制御装置において、
ソース側の読み出しアドレスを制御する場合は、ソース
領域のデータ量の下限値を指定する手段を具備し、ソー
ス領域にバッファされたデータ量が前記ソース領域のデ
ータ量の下限値を下回ったあるいは一致した場合は外部
に対してデータ量の不足を通知し、ディスティネーショ
ン側の書き込みアドレスを制御する場合はディスティネ
ーション領域のデータ量の上限値を指定する手段を具備
し、ディスティネーション領域にバッファされたデータ
量が前記ディスティネーション領域のデータ量の上限値
を上回ったあるいは一致した場合は外部に対してデータ
量の過剰を通知するものである。

【００２０】通常のＤＭＡデータ転送においては、転送
されるデータを保証するために、バッファの内容が確定
した時点で、その度にＤＭＡデータ転送を起動してい
る。請求項１または２記載のＤＭＡ制御装置のような手
法を採用すると、バッファの状態を監視せずにＤＭＡデ
ータ転送を連続して行うことができるため、使用される
システムの状況によっては、バスのトラフィックが限界
を越えたりソース側やディスティネーション側で転送デ
ータの処理に遅れを生じたりした場合に転送データの欠
落が発生することが危惧される。

【００２１】請求項３記載のＤＭＡ制御装置によれば、
ソース領域のデータ量の下限値あるいはディスティネー
ション領域のデータ量の上限値を指定し、ソース領域に
バッファされたデータ量が前記下限値を下回ったあるい
は一致した場合はデータ量の不足を通知し、ディスティ
ネーション領域にバッファされたデータ量が前記上限値
を上回った場合はデータ量の過剰を通知することによ
り、制御情報の再設定を行わず、バッファの状態を監視
せずにＤＭＡデータ転送を連続して行う際にも、バッフ
ァされたデータ量の過不足状態が発生した場合には状況
に応じた処理を実施することができるため、リアルタイ
ムデータ等のデータ転送において、バスのトラフィック
状況や転送データの処理状況の問題が発生した場合にも
転送データの欠落を防ぐことができる。

【００２２】本発明の請求項４に係るＤＭＡ制御装置
は、請求項１から３のうちいずれか１項記載のＤＭＡ制
御装置において、ソース側の読み出しアドレスを制御す
る場合はソース領域の書き込みアドレスポインタを具備
し、ディスティネーション側の書き込みアドレスを制御
する場合はディスティネーション領域の読み出しアドレ
スポインタを具備するものである。

【００２３】本発明の請求項５に係るＤＭＡ制御装置
は、請求項４記載のＤＭＡ制御装置において、前記リン
グバッファ方式で制御する手段は、ソース側の読み出し
アドレスおよびディスティネーション側の書き込みアド
レスの双方を制御し、ソース側の書き込みデータレジス
タおよびディスティネーション側の読み出しデータレジ
スタを具備し、前記ソース側の書き込みデータレジスタ
に書き込まれたデータは前記ソース領域の書き込みアド
レスポインタが指すアドレスに書き込み、前記ディステ
ィネーション側の読み出しデータレジスタからの読み出
すデータは前記ディスティネーション領域の読み出しア
ドレスポインタが指すアドレスから読み出すものであ
る。

【００２４】請求項５記載のＤＭＡ制御装置によれば、
ソース側の書き込みデータレジスタに書き込まれたデー
タはソース領域にポインタに従って書き込まれ、ディス
ティネーション側の読み出しデータレジスタからの読み
出すデータはディスティネーション領域からポインタに
従って読み出されるため、ソース側の書き込みデータレ
ジスタとディスティネーション側の読み出しデータレジ
スタとを、その間のソース領域とディスティネーション
領域の間のＤＭＡデータ転送を意識せずに、ＦＩＦＯメ
モリのように使用することができる。例えば、外部メモ
リをディスティネーション領域に指定することにより、
大容量のＦＩＦＯメモリのように使用することができ
る。

【００２５】本発明の請求項６に係るＤＭＡ制御装置
は、請求項５記載のＤＭＡ制御装置において、リセット
信号入力により、前記ソース領域の読み出しアドレスポ
インタおよび前記ソース領域の書き込みアドレスポイン
タは前記ソース領域の開始アドレスにリセットされ、前
記ディスティネーション領域の書き込みアドレスポイン
タおよび前記ディスティネーション領域の読み出しアド
レスポインタは前記ディスティネーション領域の開始ア
ドレスにリセットされるものである。

【００２６】請求項６記載のＤＭＡ制御装置によれば、
リセット信号入力により容易に請求項５記載のＤＭＡ制
御装置を初期化することができる。

【００２７】本発明の請求項７に係るＤＭＡ制御装置
は、請求項１から６のうちいずれか１項記載のＤＭＡ制
御装置において、ソース領域およびディスティネーショ
ン領域は、それぞれ単一のリングバッファを使用する代
わりに、それぞれ複数のバッファをリング構造に構成し
て使用し、前記複数のバッファにそれぞれの開始アドレ
スおよび終了アドレスを備える場合は、前記ソース領域
の読み出しアドレスポインタが読み出し中のバッファの
終了アドレスに一致すると自動的に前記ソース領域の読
み出しアドレスポインタを次にリンクされたバッファの
開始アドレスに変更し、前記ディスティネーション領域
の書き込みアドレスポインタが書き込み中のバッファの
終了アドレスに一致すると自動的に前記ディスティネー
ション領域の書き込みアドレスポインタを次にリンクさ
れたバッファの開始アドレスに変更するものである。ま
た、リセット信号入力により前記ソース領域の読み出し
アドレスポインタおよび前記ソース領域の書き込みアド
レスポインタをリセットする場合は、前記ソース領域の
いずれかあるいは特定のバッファの開始アドレスにリセ
ットされ、リセット信号入力により前記ディスティネー
ション領域の書き込みアドレスポインタおよび前記ディ
スティネーション領域の読み出しアドレスポインタをリ
セットする場合は、前記ディスティネーション領域のい
ずれかあるいは特定のバッファの開始アドレスにリセッ
トされるものである。

【００２８】請求項７記載のＤＭＡ制御装置によれば、
それぞれリング構造に構成された複数のバッファをソー
ス領域およびディスティネーション領域とすることによ
り、個々のバッファのサイズやメモリ上の配置における
自由度が増し、不連続な領域でも連続したソース領域あ
るいはディスティネーション領域として使用することが
できるため、メモリ領域を有効活用することができる。

【００２９】本発明の請求項８に係るＤＭＡ制御装置
は、請求項７記載のＤＭＡ制御装置において、前記リン
グ構造に構成された複数のバッファにおけるバッファの
切り替え時に、外部に対してバッファの切り替えの発生
を通知するものである。

【００３０】請求項８記載のＤＭＡ制御装置によれば、
バッファの切り替え時に外部通知信号によりプロセッサ
割り込みなどを起すことができ、必要に応じてソフトウ
ェアがバッファの管理における追加的な制御を行うこと
ができる。

【００３１】本発明の請求項９に係る半導体集積回路
は、請求項１から８のうちいずれか１項記載のＤＭＡ制
御装置を搭載する半導体集積回路であり、これをＤＭＡ
方式のデータ転送制御に用いることにより、制御情報の
再設定に時間的制約があるようなシステムにおいても、
転送データに欠落が発生することを防ぐことができ、効
率のよいリアルタイムデータ等のデータ転送システムを
構成することができる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （実施の形態１）図１は本発明の実施の形態１に係るＤ
ＭＡ制御装置の構成を示すブロック図である。図１にお
いて、ＤＭＡ制御装置１００は、データ転送制御装置１
１０、ソース側制御装置１２０、ディスティネーション
側制御装置１３０、バス要求装置１４０、割り込み信号
生成装置１５０で構成される。

【００３３】データ転送制御装置１１０は、ソース側制
御装置１２０、ディスティネーション側制御装置１３
０、バス要求装置１４０を制御してデータ転送を行う。
そのために、データ転送制御装置１１０は、転送バイト
数管理１１１を備え、外部信号１１５を受け取り、ソー
ス側／ディスティネーション側のバス幅、転送データ
数、転送モード（１語転送、バースト転送など）、ＤＭ
Ａ起動要因の制御を行う。

【００３４】ソース側制御装置１２０は、ソース側スタ
ートアドレス１２１とソース側読み出しポインタ１２２
およびソース側エンドアドレス１２３を用いて、読み出
し先であるソース領域をリングバッファ方式で管理す
る。ディスティネーション側制御装置１３０は、ディス
ティネーション側スタートアドレス１３１とディスティ
ネーション側書き込みポインタ１３２およびディスティ
ネーション側エンドアドレス１３３を用いて、書き込み
先であるディスティネーション領域をリングバッファ方
式で管理する。バス要求装置１４０は、ＤＭＡデータ転
送に際して、バス要求信号１４１によりＣＰＵなどに通
知し、アドレスバスとデータバスを取得する。

【００３５】図２は、ソース側制御装置１２０の制御動
作により、リングバッファ方式の制御方法を説明するフ
ローチャートである。図２を用いて、ソース側制御装置
１２０におけるリングバッファ方式の制御動作を説明す
る。

【００３６】まず、データ転送制御装置１１０に、ソー
ス側／ディスティネーション側のバス幅、転送データ
数、転送モード、ＤＭＡ起動要因の設定が行われ、ＤＭ
Ａデータ転送が起動される。ソース側制御装置１２０が
データ転送制御装置１１０からＤＭＡデータ転送の起動
を要求されると、図２において、ソース側制御装置１２
０はステップＳ２００に移行し、ソース側スタートアド
レス１２１をソース側読み出しポインタ１２２にロード
する。次に、ステップＳ２１０に遷移し、データ転送が
行われるのを待つ。

【００３７】データ転送が行われると、ステップＳ２２
０に移行し、データ転送制御装置１１０の指示に従っ
て、ソース側読み出しポインタ１２２を更新する。更新
後、ステップＳ２３０に移行し、ソース側読み出しポイ
ンタ１２２をソース側エンドアドレス１２３と比較し、
アドレスが一致しない場合は再びステップＳ２２０に移
行し、データ転送が行われるのを待つ。

【００３８】アドレスが一致した場合はステップＳ２４
０に移行し、ソース側スタートアドレス１２１をソース
側読み出しポインタ１２２にロードする。その後、ステ
ップＳ２２０に遷移し、再びデータ転送が行われるのを
待つ。

【００３９】ディスティネーション側制御装置１３０に
おいても、ソース側制御装置１２０と同様の制御が行わ
れる。このようにして、転送バイト数管理１１１で管理
するバイト数分のデータ転送がすべて終了すると、デー
タ転送制御装置１１０は、割り込み信号生成装置１５０
が管理する割り込み要求信号１５１により、ＣＰＵなど
にデータ転送の終了を通知する。

【００４０】または、データ転送制御装置１１０におい
て、転送バイト数管理１１１に依存しない設定にするこ
とで、永遠にデータ転送を行うことが可能である。

【００４１】このような制御を行うことにより、ソース
領域およびディスティネーション領域をリングバッファ
方式で管理することができ、制御情報の再設定を行わず
ＤＭＡデータ転送を連続して行うことができるため、制
御情報の再設定に時間的制約があるようなシステムにお
いても、転送データに欠落が発生することを防ぐことが
できる。

【００４２】（実施の形態２）図３は本発明の実施の形
態２に係るＤＭＡ制御装置の構成を示すブロック図であ
る。図３において、ＤＭＡ制御装置３００は、データ転
送制御装置３１０、ソース側制御装置３２０、ディステ
ィネーション側制御装置３３０、バス要求装置３４０、
割り込み信号生成装置３５０で構成される。

【００４３】データ転送制御装置３１０は、ソース側制
御装置３２０、ディスティネーション側制御装置３３
０、バス要求装置３４０を制御してデータ転送を行う。
そのために、データ転送制御装置３１０は、転送バイト
数管理３１１、ソース側オールモストエンプティトリガ
３１２、ディスティネーション側オールモストフルトリ
ガ３１３を備え、外部信号３１５を受け取り、ソース側
／ディスティネーション側のバス幅、転送データ数、転
送モード（１語転送、バースト転送など）、ＤＭＡ起動
要因の制御を行う。

【００４４】ソース側制御装置３２０は、ソース側スタ
ートアドレス３２１とソース側読み出しポインタ３２２
およびソース側エンドアドレス３２３を用いて、読み出
し先であるソース領域をリングバッファ方式で管理す
る。さらに、ソース側書き込みポインタ３２４、ソース
側データ量３２５を備え、ソース側のデータ量不足状態
を監視する。

【００４５】ディスティネーション側制御装置３３０
は、ディスティネーション側スタートアドレス３３１と
ディスティネーション側書き込みポインタ３３２および
ディスティネーション側エンドアドレス３３３を用い
て、書き込み先であるディスティネーション領域をリン
グバッファ方式で管理する。さらに、ディスティネーシ
ョン側読み出しポインタ３３４、ディスティネーション
側データ量３３５を備え、ディスティネーション側のデ
ータ量過剰状態を監視する。

【００４６】バス要求装置３４０は、実施の形態１にお
けるバス要求装置１４０と同じで、ＤＭＡデータ転送に
際して、バス要求信号３４１によりＣＰＵなどに通知
し、アドレスバスとデータバスを取得する。

【００４７】ＤＭＡデータ転送は実施の形態１と同様に
行われる。まず、データ転送制御装置３１０に、ソース
側／ディスティネーション側のバス幅、転送データ数、
転送モード、ＤＭＡ起動要因の設定が行われ、ＤＭＡデ
ータ転送が起動される。

【００４８】ＤＭＡデータ転送が起動されると、ソース
側制御装置３２０およびディスティネーション側制御装
置３３０は、それぞれソース領域およびディスティネー
ション領域をリングバッファ方式で管理し、ソース領域
からディスティネーション領域へのＤＭＡデータ転送が
行われる。

【００４９】ソース側書き込みポインタ３２４はソース
領域に対するデータの書き込みアドレスを管理するため
に使用され、ソース領域へのデータの書き込みが行われ
ると次のデータ書き込みアドレスに更新される。

【００５０】ソース側読み出しポインタ３２２またはソ
ース側書き込みポインタ３２４のいずれかが更新される
と、そのタイミングで、ソース側スタートアドレス３２
１、ソース側エンドアドレス３２３、ソース側読み出し
ポインタ３２２、ソース側書き込みポインタ３２４を用
いて、ソース領域にバッファされている転送可能なデー
タ量を算出し、これをソース側データ量３２５に反映さ
せる。

【００５１】ソース側オールモストエンプティトリガ３
１２には、ソース領域のデータ量の下限値をあらかじめ
設定しておく。データ転送制御装置３１０は、ソース側
データ量３２５を常時監視し、この値がソース側オール
モストエンプティトリガ３１２に設定された下限値以下
になった場合は、割り込み信号生成装置３５０が管理す
る割り込み要求信号１５１により、ソース領域のデータ
量不足状態をＣＰＵなどに通知する。

【００５２】ディスティネーション側読み出しポインタ
３３４は、ディスティネーション領域からのデータの読
み出しアドレスを管理するために使用され、ディスティ
ネーション領域からのデータの読み出しが行われると次
のデータ読み出しアドレスに更新される。

【００５３】ディスティネーション側書き込みポインタ
３３２またはディスティネーション側読み出しポインタ
３３４のいずれかが更新されると、そのタイミングで、
ディスティネーション側スタートアドレス３３１、ディ
スティネーション側エンドアドレス３３３、ディスティ
ネーション側書き込みポインタ３３２、ディスティネー
ション側読み出しポインタ３３４を用いて、ディスティ
ネーション領域にバッファされている読み出し可能なデ
ータ量を算出し、これをディスティネーション側データ
量３２５に反映させる。

【００５４】ディスティネーション側オールモストフル
トリガ３１３には、ディスティネーション領域のデータ
量の上限値をあらかじめ設定しておく。データ転送制御
装置３１０は、ディスティネーション側データ量３３５
を常時監視し、この値がディスティネーション側オール
モストフルトリガ３１３に設定された上限値以上になっ
た場合は、割り込み信号生成装置３５０が管理する割り
込み要求信号１５１により、ディスティネーション領域
のデータ量過剰状態をＣＰＵなどに通知する。

【００５５】このような制御を行うことにより、制御情
報の再設定を行わず、バッファの状態を監視せずにＤＭ
Ａデータ転送を連続して行う際にも、バッファされたデ
ータ量の過不足状態が発生した場合には、その発生を割
り込みによりソフトウェアに通知することができるた
め、状況に応じた処理を実施することができ、バスのト
ラフィック状況や転送データの処理状況の問題が発生し
た場合にも転送データの欠落を防ぐことができる。

【００５６】（実施の形態３）ソース領域およびディス
ティネーション領域として、それぞれ単一のリングバッ
ファを使用する代わりに、それぞれ複数のバッファをリ
ング構造に構成して使用することもできる。図４は、複
数のバッファをリング構造に構成してソース領域あるい
はディスティネーション領域として使用する例として、
２面のバッファを使用したデータ領域構成を示す図であ
る。このようなバッファ構成を採用する場合を実施の形
態３として説明する。

【００５７】図５は本発明の実施の形態３に係るＤＭＡ
制御装置の構成を示すブロック図である。図５におい
て、ＤＭＡ制御装置５００は、データ転送制御装置５１
０、ソース側制御装置５２０、ディスティネーション側
制御装置５３０、バス要求装置５４０、割り込み信号生
成装置５５０で構成される。

【００５８】データ転送制御装置５１０は、ソース側制
御装置５２０、ディスティネーション側制御装置５３
０、バス要求装置５４０を制御してデータ転送を行う。
そのために、データ転送制御装置５１０は、転送バイト
数管理５１１を備え、外部信号５１５を受け取り、ソー
ス側／ディスティネーション側のバス幅、転送データ
数、転送モード（１語転送、バースト転送など）、ＤＭ
Ａ起動要因の制御を行う。

【００５９】ソース側制御装置５２０は、ソース側スタ
ートアドレス１（５２１）、ソース側エンドアドレス１
（５２２）、ソース側スタートアドレス２（５２３）、
ソース側エンドアドレス２（５２４）、ソース側読み出
しポインタ５２５を用いて、図４に示すような互いにリ
ンクされた２面のバッファで構成されるソース領域を管
理する。

【００６０】ディスティネーション側制御装置５３０
は、ディスティネーション側スタートアドレス１（５３
１）、ディスティネーション側エンドアドレス１（５３
２）、ディスティネーション側スタートアドレス２（５
３３）、ディスティネーション側エンドアドレス２（５
３４）、ディスティネーション側書き込みポインタ５３
５を用いて、図４に示すような互いにリンクされた２面
のバッファで構成されるディスティネーション領域を管
理する。

【００６１】バス要求装置５４０は、実施の形態１にお
けるバス要求装置１４０と同じで、ＤＭＡデータ転送に
際して、バス要求信号５４１によりＣＰＵなどに通知
し、アドレスバスとデータバスを取得する。

【００６２】ＤＭＡデータ転送は実施の形態１と同様に
行われる。まず、データ転送制御装置５１０に、ソース
側／ディスティネーション側のバス幅、転送データ数、
転送モード、ＤＭＡ起動要因の設定が行われ、ＤＭＡデ
ータ転送が起動される。

【００６３】ＤＭＡデータ転送が起動されると、ソース
側制御装置５２０およびディスティネーション側制御装
置５３０は、それぞれソース領域およびディスティネー
ション領域を互いにリンクされた２面のバッファで管理
し、ソース領域からディスティネーション領域へのＤＭ
Ａデータ転送が行われる。

【００６４】ＤＭＡデータ転送に際しては、ソース側読
み出しポインタ５２５がソース側エンドアドレス１（５
２２）に一致すると、ソース側スタートアドレス２（５
２３）をロードしてソース側読み出しポインタ５２５を
変更する。また、ソース側読み出しポインタ５２５がソ
ース側エンドアドレス２（５２４）に一致すると、ソー
ス側スタートアドレス１（５２１）をロードしてソース
側読み出しポインタ５２５を変更する。これにより、ソ
ース領域の２面のバッファが互いにリンクされて切り替
えられる。

【００６５】同様に、ディスティネーション側書き込み
ポインタ５３５がディスティネーション側エンドアドレ
ス１（５３２）に一致すると、ディスティネーション側
スタートアドレス２（５３３）をロードしてディスティ
ネーション側書き込みポインタ５２５を変更する。ま
た、ディスティネーション側書き込みポインタ５３５が
ディスティネーション側エンドアドレス２（５３４）に
一致すると、ディスティネーション側スタートアドレス
１（５３１）をロードしてディスティネーション側書き
込みポインタ５２５を変更する。これにより、ディステ
ィネーション領域の２面のバッファが互いにリンクされ
て切り替えられる。

【００６６】上記ソース領域またはディスティネーショ
ン領域のバッファ切り替え時に、割り込み信号生成装置
５５０が管理する割り込み要求信号５５１により、ＣＰ
Ｕなどにバッファの切り替えを通知することもでき、必
要に応じてソフトウェアがバッファの管理における追加
的な制御を行うことができる。

【００６７】上述した実施形態では、ソース領域および
ディスティネーション領域として、互いにリンクされた
２面のバッファを用いる例を示したが、これを拡張し
て、３面以上の複数のバッファをリング構造に構成した
ものにすることもできる。その管理方法としては、例え
ば、順序付けられた複数のスタートアドレスとエンドア
ドレスの組を用いることができる。

【００６８】このように、リング構造に構成された複数
のバッファをソース領域およびディスティネーション領
域とすることにより、個々のバッファのサイズやメモリ
上の配置における自由度が増し、不連続な領域でも連続
したソース領域あるいはディスティネーション領域とし
て使用することができるため、メモリ領域を有効活用す
ることができる。

【００６９】（実施の形態４）図６は本発明の実施の形
態４に係るＤＭＡ制御装置の構成を示すブロック図であ
る。図６において、ＤＭＡ制御装置６００は、データ転
送制御装置６１０、ソース側制御装置６２０、ディステ
ィネーション側制御装置６３０、バス要求装置６４０、
割り込み信号生成装置６５０、リセット装置６６０で構
成される。

【００７０】データ転送制御装置６１０は、ソース側制
御装置６２０、ディスティネーション側制御装置６３
０、バス要求装置６４０を制御してデータ転送を行う。
そのために、データ転送制御装置６１０は、転送バイト
数管理６１１を備え、外部信号６１５を受け取り、ソー
ス側／ディスティネーション側のバス幅、転送データ
数、転送モード（１語転送、バースト転送など）、ＤＭ
Ａ起動要因の制御を行う。

【００７１】さらに、データ転送制御装置６１０は、ソ
ース領域とディスティネーション領域を連結してＦＩＦ
Ｏメモリのように使用することができる機能を実現する
ために、ソース側の書き込みデータレジスタ６１２およ
びディスティネーション側の読み出しデータレジスタ６
１３を備える。

【００７２】ソース側制御装置６２０は、ソース側スタ
ートアドレス６２１とソース側読み出しポインタ６２２
およびソース側エンドアドレス６２３を用いて、読み出
し先であるソース領域をリングバッファ方式で管理す
る。さらに、ソース領域に対するデータの書き込みアド
レスを管理するソース側書き込みポインタ６２４を備え
る。

【００７３】ディスティネーション側制御装置６３０
は、ディスティネーション側スタートアドレス６３１と
ディスティネーション側書き込みポインタ６３２および
ディスティネーション側エンドアドレス６３３を用い
て、書き込み先であるディスティネーション領域をリン
グバッファ方式で管理する。さらに、ディスティネーシ
ョン領域からのデータの読み出しアドレスを管理するデ
ィスティネーション側読み出しポインタ６３４を備え
る。

【００７４】バス要求装置６４０は、実施の形態１にお
けるバス要求装置１４０と同じで、ＤＭＡデータ転送に
際して、バス要求信号６４１によりＣＰＵなどに通知
し、アドレスバスとデータバスを取得する。

【００７５】リセット装置６６０は、ＣＰＵなどからリ
セットを要求されると、リセット信号６６１により、ソ
ース側読み出しポインタ６２２およびソース側書き込み
ポインタ６２４をソース側スタートアドレスに初期化
し、ディスティネーション側書き込みポインタ６３２お
よびディスティネーション側読み出しポインタ６３４を
ディスティネーション側スタートアドレスに初期化す
る。

【００７６】ＤＭＡデータ転送は実施の形態１と同様に
行われる。まず、データ転送制御装置６１０に、ソース
側／ディスティネーション側のバス幅、転送データ数、
転送モード、ＤＭＡ起動要因の設定が行われ、ＤＭＡデ
ータ転送が起動される。

【００７７】ＤＭＡデータ転送が起動されると、ソース
側制御装置６２０およびディスティネーション側制御装
置６３０は、それぞれソース領域およびディスティネー
ション領域をリングバッファ方式で管理し、ソース領域
からディスティネーション領域へのＤＭＡデータ転送が
行われる。

【００７８】このようなＤＭＡデータ転送機能を背景に
して、ソース側の書き込みデータレジスタ６１２、ディ
スティネーション側の読み出しデータレジスタ６１３、
ソース側書き込みポインタ６２４、ディスティネーショ
ン側読み出しポインタ６３４を使用して、ソース領域と
ディスティネーション領域を連結してＦＩＦＯメモリの
ように使用することができる機能を実現する。

【００７９】まず、ソース側の書き込みデータレジスタ
６１２にデータを書き込まれると、データ転送制御装置
６１０は、ＤＭＡデータ転送により、書き込みレジスタ
６１２に書き込まれたデータをソース側書き込みポイン
タ６２４が指すソース領域のアドレスに書き込む。ソー
ス領域への書き込みによりソース側書き込みポインタ６
２４は更新される。

【００８０】一方、ディスティネーション側の読み出し
データレジスタ６１３からデータが読み出されると、デ
ータ転送制御装置６１０は、ＤＭＡデータ転送により、
ディスティネーション側読み出しポインタ６３４が指す
ディスティネーション領域のアドレスからデータを読み
出し、ディスティネーション側の読み出しデータレジス
タ６１３格納する。ディスティネーション領域からの読
み出しによりディスティネーション側読み出しポインタ
６３４は更新される。

【００８１】このような構成により、ソース側の書き込
みデータレジスタとディスティネーション側の読み出し
データレジスタとを、その間のソース領域とディスティ
ネーション領域の間のＤＭＡデータ転送を意識せずに、
ＦＩＦＯメモリのように使用することができる。例え
ば、外部メモリをディスティネーション領域に指定する
ことにより、大容量のＦＩＦＯメモリのように使用する
ことができる。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
ＤＭＡ方式のデータ転送制御に用いるＤＭＡ制御装置に
おいて、ソース領域あるいはディスティネーション領域
あるいはその双方をリングバッファ方式で制御すること
により、制御情報の再設定を行わずＤＭＡデータ転送を
連続して行うことができるため、制御情報の再設定に時
間的制約があるようなシステムにおいても、転送データ
に欠落が発生することを防ぐことができる

【００８３】さらに本発明によれば、バッファされたデ
ータ量の過不足状態を監視する機能をＤＭＡ制御装置に
備えることにより、制御情報の再設定を行わず、ソフト
ウェアからバッファの状態を監視せずにＤＭＡデータ転
送を連続して行う際にも、バッファされたデータ量の過
不足状態が発生した場合には状況に応じた処理を実施す
ることができるため、バスのトラフィック状況や転送デ
ータの処理状況の問題が発生した場合にも転送データ欠
落を防ぐことができる。

【００８４】さらに本発明によれば、リング構造に構成
された複数のバッファをソース領域およびディスティネ
ーション領域とすることにより、個々のバッファのサイ
ズやメモリ上の配置における自由度が増し、不連続な領
域でも連続したソース領域あるいはディスティネーショ
ン領域として使用することができるため、メモリ領域を
有効活用することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＤＭＡ制御装置の
構成を示すブロック図である。

【図２】リングバッファ方式の制御方法を説明するフロ
ーチャートである。

【図３】本発明の実施の形態２に係るＤＭＡ制御装置の
構成を示すブロック図である。

【図４】２面のバッファを使用したデータ領域構成を示
す図である。

【図５】本発明の実施の形態３に係るＤＭＡ制御装置の
構成を示すブロック図である。

【図６】本発明の実施の形態４に係るＤＭＡ制御装置の
構成を示すブロック図である。

【図７】従来のＤＭＡ制御装置の構成を示すブロック図
である。

【符号の説明】

１００、３００、５００、６００、７００ ＤＭＡ制御
装置 １１０、３１０、５１０、６１０、７１０ データ転送
制御装置 １１１、３１１、５１１、６１１、７１１ 転送バイト
数管理 １１５、３１５、５１５、６１５、７１５ 外部信号 １２０、３２０、５２０、６２０、７２０ ソース側制
御装置 １２１、３２１、６２１、７２１ ソース側スタートア
ドレス １２２、３２２、５２５、６２２、７２２ ソース側読
み出しポインタ １２３、３２３、６２３ ソース側エンドアドレス １３０、３３０、５３０、６３０、７３０ ディスティ
ネーション側制御装置 １３１、３３１、６３１、７３１ ディスティネーショ
ン側スタートアドレス １３２、３３２、５３５、６３２、７３２ ディスティ
ネーション側書き込みポインタ １３３、３３３、６３３ ディスティネーション側エン
ドアドレス １４０、３４０、５４０、６４０、７４０ バス要求装
置 １４１、３４１、５４１、６４１、７４１ バス要求信
号 １５０、３５０、５５０、６５０、７５０ 割り込み信
号生成装置 １５１、３５１、５５１、６５１、７５１ 割り込み要
求信号 ３１２ ソース側オールモストエンプティトリガ ３１３ ディスティネーション側オールモストフルトリ
ガ ３２４、６２４ ソース側書き込みポインタ ３２５ ソース側データ量 ３３４、６３４ ディスティネーション側読み出しポイ
ンタ ３３５ ディスティネーション側データ量 ５２１ ソース側スタートアドレス１ ５２２ ソース側エンドアドレス１ ５２３ ソース側スタートアドレス２ ５２４ ソース側エンドアドレス２ ５３１ ディスティネーション側スタートアドレス１ ５３２ ディスティネーション側エンドアドレス１ ５３３ ディスティネーション側スタートアドレス２ ５３４ ディスティネーション側エンドアドレス２ ６１２ ソース側の書き込みデータレジスタ ６１３ ディスティネーション側の読み出しデータレジ
スタ ６６０ リセット装置 ６６１ リセット信号

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＤＭＡ方式のデータ転送制御に用いるＤ
   ＭＡ制御装置において、 ソース側のソース領域の読み出しアドレスとディスティ
   ネーション側のディスティネーション領域の書き込みア
   ドレスの少なくとも一方をリングバッファ方式で制御す
   る手段を具備することを特徴とするＤＭＡ制御装置。
2. 【請求項２】 前記リングバッファ方式で制御する手段
   が、 ソース側の読み出しアドレスを制御する場合は、ソース
   領域の開始アドレスおよびソース領域の終了アドレスを
   指定する手段と、ソース領域の読み出しアドレスポイン
   タとを具備し、前記ソース領域の読み出しアドレスポイ
   ンタが前記ソース領域の終了アドレスに一致すると自動
   的に前記ソース領域の読み出しアドレスポインタを前記
   ソース領域の開始アドレスに変更し、 ディスティネーション側の書き込みアドレスを制御する
   場合は、ディスティネーション領域の開始アドレスおよ
   びディスティネーション領域の終了アドレスを指定する
   手段と、ディスティネーション領域の書き込みアドレス
   ポインタとを具備し、前記ディスティネーション領域の
   書き込みアドレスポインタが前記ディスティネーション
   領域の終了アドレスに一致すると自動的に前記ディステ
   ィネーション領域の書き込みアドレスポインタを前記デ
   ィスティネーション領域の開始アドレスに変更する、こ
   とを特徴とする請求項１記載のＤＭＡ制御装置。
3. 【請求項３】 前記リングバッファ方式で制御する手段
   において、 ソース側の読み出しアドレスを制御する場合は、ソース
   領域のデータ量の下限値を指定する手段を具備し、ソー
   ス領域にバッファされたデータ量が前記ソース領域のデ
   ータ量の下限値を下回ったあるいは一致した場合は外部
   に対してデータ量の不足を通知し、 ディスティネーション側の書き込みアドレスを制御する
   場合は、ディスティネーション領域のデータ量の上限値
   を指定する手段を具備し、ディスティネーション領域に
   バッファされたデータ量が前記ディスティネーション領
   域のデータ量の上限値を上回ったあるいは一致した場合
   は外部に対してデータ量の過剰を通知する、ことを特徴
   とする請求項１または２記載のＤＭＡ制御装置。
4. 【請求項４】 前記リングバッファ方式で制御する手段
   において、 ソース側の読み出しアドレスを制御する場合は、ソース
   領域の書き込みアドレスポインタを具備し、 ディスティネーション側の書き込みアドレスを制御する
   場合は、ディスティネーション領域の読み出しアドレス
   ポインタを具備する、ことを特徴とする請求項１から３
   のうちいずれか１項記載のＤＭＡ制御装置。
5. 【請求項５】 前記リングバッファ方式で制御する手段
   は、ソース側の読み出しアドレスおよびディスティネー
   ション側の書き込みアドレスの双方を制御し、ソース側
   の書き込みデータレジスタおよびディスティネーション
   側の読み出しデータレジスタを具備し、前記ソース側の
   書き込みデータレジスタに書き込まれたデータは前記ソ
   ース領域の書き込みアドレスポインタが指すアドレスに
   書き込み、前記ディスティネーション側の読み出しデー
   タレジスタからの読み出すデータは前記ディスティネー
   ション領域の読み出しアドレスポインタが指すアドレス
   から読み出すことを特徴とする請求項４記載のＤＭＡ制
   御装置。
6. 【請求項６】 リセット信号入力により、前記ソース領
   域の読み出しアドレスポインタおよび前記ソース領域の
   書き込みアドレスポインタは前記ソース領域の開始アド
   レスにリセットされ、前記ディスティネーション領域の
   書き込みアドレスポインタおよび前記ディスティネーシ
   ョン領域の読み出しアドレスポインタは前記ディスティ
   ネーション領域の開始アドレスにリセットされることを
   特徴とする請求項５記載のＤＭＡ制御装置。
7. 【請求項７】 前記ソース領域および前記ディスティネ
   ーション領域はそれぞれ単一のリングバッファに代えて
   それぞれリング構造にリンクされた複数のバッファで構
   成され、前記複数のバッファにそれぞれの開始アドレス
   および終了アドレスを備える場合は、前記ソース領域の
   読み出しアドレスポインタが読み出し中のバッファの終
   了アドレスに一致すると自動的に前記ソース領域の読み
   出しアドレスポインタを次にリンクされたバッファの開
   始アドレスに変更し、前記ディスティネーション領域の
   書き込みアドレスポインタが書き込み中のバッファの終
   了アドレスに一致すると自動的に前記ディスティネーシ
   ョン領域の書き込みアドレスポインタを次にリンクされ
   たバッファの開始アドレスに変更し、リセット信号入力
   により前記ソース領域の読み出しアドレスポインタおよ
   び前記ソース領域の書き込みアドレスポインタをリセッ
   トする場合は、前記ソース領域のいずれかあるいは特定
   のバッファの開始アドレスにリセットされ、リセット信
   号入力により前記ディスティネーション領域の書き込み
   アドレスポインタおよび前記ディスティネーション領域
   の読み出しアドレスポインタをリセットする場合は、前
   記ディスティネーション領域のいずれかあるいは特定の
   バッファの開始アドレスにリセットされることを特徴と
   する請求項１から６のうちいずれか１項記載のＤＭＡ制
   御装置。
8. 【請求項８】 前記リング構造に構成された複数のバッ
   ファにおけるバッファの切り替え時に、外部に対してバ
   ッファの切り替えの発生を通知することを特徴とする請
   求項７記載のＤＭＡ制御装置。
9. 【請求項９】 請求項１から８のうちいずれか１項記載
   のＤＭＡ制御装置を搭載する半導体集積回路。