JP2003163545A - 受信回路 - Google Patents
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Abstract
(57)【要約】
【課題】ノイズの発生を抑えることのできる受信回路を
提供すること。 【解決手段】プリアンプ３１は、フォトダイオード２２
が生成する受信電流ＩＰＤを電圧信号ＶＢ１に電流−電
圧（Ｉ−Ｖ）変換する。メインアンプ３２は、電圧信号
ＶＢ１を増幅した信号ＶＢ２を出力する。コンパレータ
３３は、メインアンプ３２の出力信号ＶＢ２をしきい値
電圧ＶＴＨに基づいて２値化した信号（第１受信信号）
Ｓ１を出力する。論理確定期間回路３４は、コンパレー
タ３３から出力される第１受信信号Ｓ１を入力し、第１
受信信号Ｓ１の遷移後にその遷移レベルを所定期間の間
確定して受信信号ＲＸを出力する。
提供すること。 【解決手段】プリアンプ３１は、フォトダイオード２２
が生成する受信電流ＩＰＤを電圧信号ＶＢ１に電流−電
圧（Ｉ−Ｖ）変換する。メインアンプ３２は、電圧信号
ＶＢ１を増幅した信号ＶＢ２を出力する。コンパレータ
３３は、メインアンプ３２の出力信号ＶＢ２をしきい値
電圧ＶＴＨに基づいて２値化した信号（第１受信信号）
Ｓ１を出力する。論理確定期間回路３４は、コンパレー
タ３３から出力される第１受信信号Ｓ１を入力し、第１
受信信号Ｓ１の遷移後にその遷移レベルを所定期間の間
確定して受信信号ＲＸを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は受信回路に関するも
のである。近年、ＰＤＡ(Personal Digital Assistants
)等の携帯端末、携帯電話等の電子機器には、赤外線デ
ータ通信機能が付加されている、即ち赤外線を用い空間
を介してデータの送受信を行う光通信装置が搭載されて
いる。このような光通信装置では、電子機器の低価格化
を図るために、自身の価格を低減することが要求されて
いる。また、近年の電子機器ではデータ処理の高速化が
望まれており、この光通信装置においても処理動作の高
速化が必要となっている。
のである。近年、ＰＤＡ(Personal Digital Assistants
)等の携帯端末、携帯電話等の電子機器には、赤外線デ
ータ通信機能が付加されている、即ち赤外線を用い空間
を介してデータの送受信を行う光通信装置が搭載されて
いる。このような光通信装置では、電子機器の低価格化
を図るために、自身の価格を低減することが要求されて
いる。また、近年の電子機器ではデータ処理の高速化が
望まれており、この光通信装置においても処理動作の高
速化が必要となっている。
【０００２】
【従来の技術】図２０は、従来の光通信装置に含まれる
受信回路１０のブロック図である。受信回路１０は、フ
ォトダイオード（ＰＤ）１１，光受信アンプ１２から構
成され、光受信アンプ１２は、プリアンプ１３，メイン
アンプ１４，コンパレータ１５，ＤＣ光キャンセル回路
１６，ＤＣフィードバック（ＤＣＦＢ）回路１７を備え
ている。
受信回路１０のブロック図である。受信回路１０は、フ
ォトダイオード（ＰＤ）１１，光受信アンプ１２から構
成され、光受信アンプ１２は、プリアンプ１３，メイン
アンプ１４，コンパレータ１５，ＤＣ光キャンセル回路
１６，ＤＣフィードバック（ＤＣＦＢ）回路１７を備え
ている。
【０００３】フォトダイオード１１は受信した光に対応
した受信電流ＩＰＤを生成し、プリアンプ１３は受信電
流ＩＰＤを電圧信号ＶＡ１に変換する。メインアンプ１
４は、電圧信号ＶＡ１を増幅した信号ＶＡ２を出力し、
コンパレータ１５はメインアンプ１４の出力信号ＶＡ２
をしきい値電圧ＶＴＨに基づいて２値化した受信信号Ｒ
Ｘを出力する。
した受信電流ＩＰＤを生成し、プリアンプ１３は受信電
流ＩＰＤを電圧信号ＶＡ１に変換する。メインアンプ１
４は、電圧信号ＶＡ１を増幅した信号ＶＡ２を出力し、
コンパレータ１５はメインアンプ１４の出力信号ＶＡ２
をしきい値電圧ＶＴＨに基づいて２値化した受信信号Ｒ
Ｘを出力する。
【０００４】ＤＣ光キャンセル回路１６は、太陽光等の
ＤＣ光（ＰＤ１１に流れる受信電流ＩＰＤの直流成分を
生成する光）によってＰＤ１１に流れる受信電流ＩＰＤ
に含まれる直流成分（ＤＣ成分）の影響を打ち消すため
に設けられている。このＤＣ成分は、通信周波数を含む
所定の周波数帯より低い周波数成分を含む。ＤＣ光キャ
ンセル回路１６は電圧信号ＶＡ１に含まれる直流成分に
応じてそれを打ち消すように生成した電流をプリアンプ
１３の入力にフィードバックする。
ＤＣ光（ＰＤ１１に流れる受信電流ＩＰＤの直流成分を
生成する光）によってＰＤ１１に流れる受信電流ＩＰＤ
に含まれる直流成分（ＤＣ成分）の影響を打ち消すため
に設けられている。このＤＣ成分は、通信周波数を含む
所定の周波数帯より低い周波数成分を含む。ＤＣ光キャ
ンセル回路１６は電圧信号ＶＡ１に含まれる直流成分に
応じてそれを打ち消すように生成した電流をプリアンプ
１３の入力にフィードバックする。
【０００５】ＤＣＦＢ回路１７は、メインアンプ１４の
入力オフセットの影響を打ち消すために設けられてい
る。ＤＣＦＢ回路１７は、プラス側入力端子にメインア
ンプ１４の出力信号ＶＡ２が入力され、マイナス側入力
端子に基準電圧ＶＲＥＦが入力される。ＤＣＦＢ回路１
７の出力端子はメインアンプ１４のマイナス側入力端子
に接続され、メインアンプ１４のプラス側入力端子には
電圧信号ＶＡ１が入力されている。更に、メインアンプ
１４のマイナス側入力端子には基準電圧ＶＲＥＦが抵抗
ＲＢを介して供給されている。ＤＣＦＢ回路１７は、出
力信号ＶＡ２と基準電圧ＶＲＥＦの電位差に応じた電流
を出力する。この出力電流と基準電圧ＶＲＥＦおよび抵
抗ＲＢの抵抗値によりメインアンプ１４のマイナス側入
力端子に供給する電圧を決定する。このＤＣＦＢ回路１
７は、メインアンプ１４の入力信号ＶＡ１の直流成分と
マイナス側入力端子に供給する電圧を一致させるように
動作する。即ち、ＤＣＦＢ回路１７は、メインアンプ１
４における入力オフセット電圧を解消する。
入力オフセットの影響を打ち消すために設けられてい
る。ＤＣＦＢ回路１７は、プラス側入力端子にメインア
ンプ１４の出力信号ＶＡ２が入力され、マイナス側入力
端子に基準電圧ＶＲＥＦが入力される。ＤＣＦＢ回路１
７の出力端子はメインアンプ１４のマイナス側入力端子
に接続され、メインアンプ１４のプラス側入力端子には
電圧信号ＶＡ１が入力されている。更に、メインアンプ
１４のマイナス側入力端子には基準電圧ＶＲＥＦが抵抗
ＲＢを介して供給されている。ＤＣＦＢ回路１７は、出
力信号ＶＡ２と基準電圧ＶＲＥＦの電位差に応じた電流
を出力する。この出力電流と基準電圧ＶＲＥＦおよび抵
抗ＲＢの抵抗値によりメインアンプ１４のマイナス側入
力端子に供給する電圧を決定する。このＤＣＦＢ回路１
７は、メインアンプ１４の入力信号ＶＡ１の直流成分と
マイナス側入力端子に供給する電圧を一致させるように
動作する。即ち、ＤＣＦＢ回路１７は、メインアンプ１
４における入力オフセット電圧を解消する。
【０００６】
【発明が解決しようとする課題】ところで、従来の光受
信アンプ１２は、以下に示す問題点を有している。 (１)光受信アンプ１２の入出力回り込みにより誤動作が
発生する。光受信アンプ１２のデジタル出力とアナログ
入力の間で、直接、あるいは電源ライン経由によって、
まわりこみを生じ、受信信号ＲＸにノイズが発生し、そ
のノイズは内部回路の誤動作の要因となる。
信アンプ１２は、以下に示す問題点を有している。 (１)光受信アンプ１２の入出力回り込みにより誤動作が
発生する。光受信アンプ１２のデジタル出力とアナログ
入力の間で、直接、あるいは電源ライン経由によって、
まわりこみを生じ、受信信号ＲＸにノイズが発生し、そ
のノイズは内部回路の誤動作の要因となる。
【０００７】図２１（ａ）に示すように、光入力信号に
対して受信信号ＲＸが変化する。入出力の回り込みが発
生すると、図２１（ｂ）に示すように、受信信号ＲＸの
レベル変化時にスパイク電流が流れる。このスパイク電
流は、スイッチングノイズとなって、入力端子あるいは
ＰＤ１１に影響を与える。その結果、コンパレータ１５
の入力信号ＶＡ２にノイズが発生し、受信信号ＲＸに不
要なパルス（破線で囲むパルス）が現れる。また、場合
によっては、入出力のまわりこみによって、発振するお
それがある。
対して受信信号ＲＸが変化する。入出力の回り込みが発
生すると、図２１（ｂ）に示すように、受信信号ＲＸの
レベル変化時にスパイク電流が流れる。このスパイク電
流は、スイッチングノイズとなって、入力端子あるいは
ＰＤ１１に影響を与える。その結果、コンパレータ１５
の入力信号ＶＡ２にノイズが発生し、受信信号ＲＸに不
要なパルス（破線で囲むパルス）が現れる。また、場合
によっては、入出力のまわりこみによって、発振するお
それがある。
【０００８】(２)メインアンプ１４には、高ゲインの差
動アンプが用いられる。しかし、ゲインが大きいため、
上記したように、メインアンプ１４の入力オフセットの
ばらつきをキャンセルさせるため、ＤＣ成分を帰還させ
るべくＤＣＦＢ回路１７を設けている。しかし、従来の
方法では、メインアンプ１４の入力信号ＶＡ１の大きさ
やデューティ比によって帰還量が変動し、誤動作する場
合がある。
動アンプが用いられる。しかし、ゲインが大きいため、
上記したように、メインアンプ１４の入力オフセットの
ばらつきをキャンセルさせるため、ＤＣ成分を帰還させ
るべくＤＣＦＢ回路１７を設けている。しかし、従来の
方法では、メインアンプ１４の入力信号ＶＡ１の大きさ
やデューティ比によって帰還量が変動し、誤動作する場
合がある。
【０００９】（３）上記したように、光空間通信におい
ては、太陽光等のＤＣ光によってＰＤ１１に直流成分を
持つ受信電流ＩＰＤが流れるため、それをキャンセルす
るためにＤＣ光キャンセル回路１６を設けている。この
光通信装置を備えた機器を使用する環境は、室内、室外
等変化し、そのため受信電流ＩＰＤに含まれる直流成分
の量も変化する。このため、室外等のようにＤＣ光の受
光量が多い場所では、このＤＣ光キャンセル回路１６に
よって直流成分をキャンセルする量が増え、ノイズが増
えるため、受信感度が落ちるという問題がある。
ては、太陽光等のＤＣ光によってＰＤ１１に直流成分を
持つ受信電流ＩＰＤが流れるため、それをキャンセルす
るためにＤＣ光キャンセル回路１６を設けている。この
光通信装置を備えた機器を使用する環境は、室内、室外
等変化し、そのため受信電流ＩＰＤに含まれる直流成分
の量も変化する。このため、室外等のようにＤＣ光の受
光量が多い場所では、このＤＣ光キャンセル回路１６に
よって直流成分をキャンセルする量が増え、ノイズが増
えるため、受信感度が落ちるという問題がある。
【００１０】（４）光空間通信において、至近距離で通
信する場合は、大光量がＰＤ１１に照射される。これ
は、受信信号ＲＸのパルス幅を規格外のパルス幅にする
（受信信号ＲＸのパルス幅が太る）という問題がある。
信する場合は、大光量がＰＤ１１に照射される。これ
は、受信信号ＲＸのパルス幅を規格外のパルス幅にする
（受信信号ＲＸのパルス幅が太る）という問題がある。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的はノイズの発生を抑えるこ
とのできる受信回路を提供することにある。また、帰還
量の変動を抑えることのできる受信回路を提供すること
にある。
れたものであって、その目的はノイズの発生を抑えるこ
とのできる受信回路を提供することにある。また、帰還
量の変動を抑えることのできる受信回路を提供すること
にある。
【００１２】また、受信感度の低下を抑えることのでき
る受信回路を提供することにある。また、パルス幅の広
がりを抑えることのできる受信回路を提供することにあ
る。
る受信回路を提供することにある。また、パルス幅の広
がりを抑えることのできる受信回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、前記比較器の２値信号を
入力し、該２値信号の遷移後にその遷移したレベルを所
定期間確定する論理確定期間回路を備えた。従って、受
信信号にノイズが表れない。
め、請求項１に記載の発明は、前記比較器の２値信号を
入力し、該２値信号の遷移後にその遷移したレベルを所
定期間確定する論理確定期間回路を備えた。従って、受
信信号にノイズが表れない。
【００１４】請求項２に記載の発明のように、前記論理
確定期間回路は、前記２値信号の遷移に応答してその遷
移からレベルを確定する前記所定期間に対応した所定幅
を有するパルス信号を生成するワンショット回路を備
え、前記２値信号と前記パルス信号を合成して受信信号
を生成する。
確定期間回路は、前記２値信号の遷移に応答してその遷
移からレベルを確定する前記所定期間に対応した所定幅
を有するパルス信号を生成するワンショット回路を備
え、前記２値信号と前記パルス信号を合成して受信信号
を生成する。
【００１５】請求項３に記載の発明のように、前記論理
確定期間回路は、前記２値信号が入力される積分回路を
備え、前記ワンショット回路は前記積分回路の出力信号
に基づいて前記パルス信号を生成する。
確定期間回路は、前記２値信号が入力される積分回路を
備え、前記ワンショット回路は前記積分回路の出力信号
に基づいて前記パルス信号を生成する。
【００１６】請求項４に記載の発明は、前記第２の増幅
器の出力信号を前記第２の増幅器の入力信号の大小に応
じて増幅動作又は整流動作して信号を生成する振幅制限
回路と、前記振幅制限回路にて生成した信号に基づいて
前記第２の増幅器にその入力オフセットをキャンセルす
るべく帰還する信号を生成する帰還回路と、を備えた。
従って、帰還量の変動が抑えられる。
器の出力信号を前記第２の増幅器の入力信号の大小に応
じて増幅動作又は整流動作して信号を生成する振幅制限
回路と、前記振幅制限回路にて生成した信号に基づいて
前記第２の増幅器にその入力オフセットをキャンセルす
るべく帰還する信号を生成する帰還回路と、を備えた。
従って、帰還量の変動が抑えられる。
【００１７】請求項５に記載の発明のように、前記振幅
制限回路は、整流素子と、該整流素子と並列に接続され
たスイッチング素子を備え、該スイッチング素子のオン
オフにより増幅動作と整流動作が切り替えられ、該切り
替えられた動作により前記第２の増幅器の出力信号に基
づく信号を生成する整流回路と、前記第２の増幅器の出
力信号に基づいて前記スイッチング素子を制御する制御
信号を生成する制御回路と、を備えた。
制限回路は、整流素子と、該整流素子と並列に接続され
たスイッチング素子を備え、該スイッチング素子のオン
オフにより増幅動作と整流動作が切り替えられ、該切り
替えられた動作により前記第２の増幅器の出力信号に基
づく信号を生成する整流回路と、前記第２の増幅器の出
力信号に基づいて前記スイッチング素子を制御する制御
信号を生成する制御回路と、を備えた。
【００１８】請求項６に記載の発明は、前記電圧信号に
基づいて前記受信電流のＤＣ成分をキャンセルするため
の信号を生成するキャンセル回路と、前記ＤＣ成分前記
キャンセル回路が前記キャンセル回路の入力信号にオフ
セットを与えるオフセット回路と、を備えた。従って、
キャンセル回路は与えられるオフセット量に応じて電流
を流さないので、受信感度が低下しない。
基づいて前記受信電流のＤＣ成分をキャンセルするため
の信号を生成するキャンセル回路と、前記ＤＣ成分前記
キャンセル回路が前記キャンセル回路の入力信号にオフ
セットを与えるオフセット回路と、を備えた。従って、
キャンセル回路は与えられるオフセット量に応じて電流
を流さないので、受信感度が低下しない。
【００１９】請求項７に記載の発明のように、送信信号
のある期間は前記キャンセル回路を非動作状態に制御す
る制御回路を備えた。請求項８に記載の発明は、第１の
増幅器のクランプ回路に流れる電流に対応するパルスを
有する第２受信信号を生成するクランプ検出回路と、前
記比較器から出力される第１受信信号と前記第２受信信
号が入力され、該第１受信信号と第２受信信号を合成し
て第３受信信号を生成するパルス合成回路と、を備え
た。従って、大電流時においてパルス幅が広がらない。
のある期間は前記キャンセル回路を非動作状態に制御す
る制御回路を備えた。請求項８に記載の発明は、第１の
増幅器のクランプ回路に流れる電流に対応するパルスを
有する第２受信信号を生成するクランプ検出回路と、前
記比較器から出力される第１受信信号と前記第２受信信
号が入力され、該第１受信信号と第２受信信号を合成し
て第３受信信号を生成するパルス合成回路と、を備え
た。従って、大電流時においてパルス幅が広がらない。
【００２０】請求項９に記載の発明のように、前記第２
の増幅器の入力信号と基準電圧を比較して生成した検出
信号を出力する大信号検出回路を備え、前記パルス合成
回路は、前記検出信号に基づいて前記第１受信信号又は
第２受信信号を出力する。
の増幅器の入力信号と基準電圧を比較して生成した検出
信号を出力する大信号検出回路を備え、前記パルス合成
回路は、前記検出信号に基づいて前記第１受信信号又は
第２受信信号を出力する。
【００２１】請求項１０に記載の発明は、請求項１、請
求項４、請求項６、請求項８のうちの少なくとも２項に
記載の構成を備えた受信回路である。
求項４、請求項６、請求項８のうちの少なくとも２項に
記載の構成を備えた受信回路である。
【００２２】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図面に従って説明する。図５は、光通信装置の
概略構成図である。
の形態を図面に従って説明する。図５は、光通信装置の
概略構成図である。
【００２３】光通信装置２０は、発光ダイオード２１、
フォトダイオード２２、送受信回路２３を備える。送受
信回路２３は、光送信アンプ２４、光受信アンプ２５を
含む。
フォトダイオード２２、送受信回路２３を備える。送受
信回路２３は、光送信アンプ２４、光受信アンプ２５を
含む。
【００２４】送信アンプ２４は、出力端子に発光ダイオ
ード２１が接続され、送信信号ＴＸが入力される。光送
信アンプ２４は、送信信号ＴＸに応答して生成した送信
電流ＩＬＤを発光ダイオード２１に供給する。発光ダイ
オード２１は、パルス状の送信電流ＩＬＤに基づいて発
光及び消光を繰り返す。
ード２１が接続され、送信信号ＴＸが入力される。光送
信アンプ２４は、送信信号ＴＸに応答して生成した送信
電流ＩＬＤを発光ダイオード２１に供給する。発光ダイ
オード２１は、パルス状の送信電流ＩＬＤに基づいて発
光及び消光を繰り返す。
【００２５】受信アンプ２５は、入力端子にフォトダイ
オード２２が接続される。フォトダイオード２２は、受
信した光に対応した受信電流ＩＰＤを生成する。受信ア
ンプ２５は、受信電流ＩＰＤを電流−電圧（Ｉ−Ｖ）変
換して受信電圧を生成し、その受信電圧を２値化して生
成した受信信号ＲＸを出力する。
オード２２が接続される。フォトダイオード２２は、受
信した光に対応した受信電流ＩＰＤを生成する。受信ア
ンプ２５は、受信電流ＩＰＤを電流−電圧（Ｉ−Ｖ）変
換して受信電圧を生成し、その受信電圧を２値化して生
成した受信信号ＲＸを出力する。
【００２６】図１は、光受信アンプ２５のブロック回路
図である。光受信アンプ２５は、第１の増幅器としての
プリアンプ３１、第２の増幅器としてのメインアンプ３
２、比較器としてのコンパレータ３３、論理確定期間回
路３４を有している。
図である。光受信アンプ２５は、第１の増幅器としての
プリアンプ３１、第２の増幅器としてのメインアンプ３
２、比較器としてのコンパレータ３３、論理確定期間回
路３４を有している。
【００２７】フォトダイオード２２はプリアンプ３１の
入力端子に接続されている。プリアンプ３１は、フォト
ダイオード２２が生成する受信電流ＩＰＤを電圧信号Ｖ
Ｂ１に電流−電圧（Ｉ−Ｖ）変換する。
入力端子に接続されている。プリアンプ３１は、フォト
ダイオード２２が生成する受信電流ＩＰＤを電圧信号Ｖ
Ｂ１に電流−電圧（Ｉ−Ｖ）変換する。
【００２８】メインアンプ３２は、電圧信号ＶＢ１を増
幅した信号ＶＢ２を出力する。コンパレータ３３は、メ
インアンプ３２の出力信号ＶＢ２をしきい値電圧ＶＴＨ
に基づいて２値化した信号（第１受信信号）Ｓ１を出力
する。
幅した信号ＶＢ２を出力する。コンパレータ３３は、メ
インアンプ３２の出力信号ＶＢ２をしきい値電圧ＶＴＨ
に基づいて２値化した信号（第１受信信号）Ｓ１を出力
する。
【００２９】論理確定期間回路３４は、第１受信信号Ｓ
１を波形操作して生成した受信信号ＲＸを出力する。更
に、論理確定期間回路３４は、受信信号ＲＸの論理を所
定期間確定する。従って、受信信号ＲＸは、論理を確定
する期間内に発生したノイズの影響を受けない。
１を波形操作して生成した受信信号ＲＸを出力する。更
に、論理確定期間回路３４は、受信信号ＲＸの論理を所
定期間確定する。従って、受信信号ＲＸは、論理を確定
する期間内に発生したノイズの影響を受けない。
【００３０】詳述すると、論理確定期間回路３４は、第
１受信信号Ｓ１の遷移に応答して受信信号ＲＸを遷移さ
せる。更に、論理確定期間回路３４は、第１受信信号Ｓ
１が遷移した場合に、該遷移から所定期間、受信信号Ｒ
Ｘの論理を確定したレベルに保持する。所定期間は、受
信信号ＲＸの遷移から従来の不要なパルスが発生するよ
りも長い期間に設定されている。従って、受信信号ＲＸ
の遷移により発生するスイッチングノイズが発生して
も、受信信号ＲＸの論理が論理確定期間回路３４により
レベルが保持されるため、不要なパルスが受信信号ＲＸ
に現れない。
１受信信号Ｓ１の遷移に応答して受信信号ＲＸを遷移さ
せる。更に、論理確定期間回路３４は、第１受信信号Ｓ
１が遷移した場合に、該遷移から所定期間、受信信号Ｒ
Ｘの論理を確定したレベルに保持する。所定期間は、受
信信号ＲＸの遷移から従来の不要なパルスが発生するよ
りも長い期間に設定されている。従って、受信信号ＲＸ
の遷移により発生するスイッチングノイズが発生して
も、受信信号ＲＸの論理が論理確定期間回路３４により
レベルが保持されるため、不要なパルスが受信信号ＲＸ
に現れない。
【００３１】また、光受信アンプ２５は、振幅制限回路
３５と、帰還回路としてのＤＣフィードバック（ＤＣＦ
Ｂ）回路３６を有している。振幅制限回路３５とＤＣＦ
Ｂ回路３６は、メインアンプ３２の入出力端子間に接続
され、その入力オフセットを解消する。
３５と、帰還回路としてのＤＣフィードバック（ＤＣＦ
Ｂ）回路３６を有している。振幅制限回路３５とＤＣＦ
Ｂ回路３６は、メインアンプ３２の入出力端子間に接続
され、その入力オフセットを解消する。
【００３２】振幅制限回路３５は、入力信号の大きさや
デューティ比による帰還量の変動を抑えるために設けら
れている。振幅制限回路３５には、メインアンプ３２の
出力信号ＶＢ２が入力される。振幅制限回路３５は、整
流機能とピークホールド機能を有し、入力信号ＶＢ２を
ピークホールドしたレベルに応じて整流機能の特性を可
変する。
デューティ比による帰還量の変動を抑えるために設けら
れている。振幅制限回路３５には、メインアンプ３２の
出力信号ＶＢ２が入力される。振幅制限回路３５は、整
流機能とピークホールド機能を有し、入力信号ＶＢ２を
ピークホールドしたレベルに応じて整流機能の特性を可
変する。
【００３３】詳しくは、振幅制限回路３５は、ＤＣＦＢ
回路３６に供給される基準電圧ＶＲＥＦレベルと入力信
号ＶＢ２をピークホールドしたレベルとを比較する。そ
して、振幅制限回路３５は、ピークホールドしたレベル
が基準電圧ＶＲＥＦよりも低い場合、入力信号ＶＢ２と
実質的に同じ波形を有する信号ＶＢ３を出力する。一
方、振幅制限回路３５は、ピークホールドしたレベルが
基準電圧ＶＲＥＦよりも高い場合、入力信号ＶＢ２を整
流した（マイナス側をクリップしたような）波形を持つ
信号ＶＢ３を出力する。
回路３６に供給される基準電圧ＶＲＥＦレベルと入力信
号ＶＢ２をピークホールドしたレベルとを比較する。そ
して、振幅制限回路３５は、ピークホールドしたレベル
が基準電圧ＶＲＥＦよりも低い場合、入力信号ＶＢ２と
実質的に同じ波形を有する信号ＶＢ３を出力する。一
方、振幅制限回路３５は、ピークホールドしたレベルが
基準電圧ＶＲＥＦよりも高い場合、入力信号ＶＢ２を整
流した（マイナス側をクリップしたような）波形を持つ
信号ＶＢ３を出力する。
【００３４】ＤＣＦＢ回路３６は、プラス側入力端子に
信号ＶＢ３が入力され、マイナス側入力端子に基準電圧
ＶＲＥＦが入力される。ＤＣＦＢ回路３６の出力端子は
メインアンプ３２のマイナス側入力端子に接続され、そ
の入力端子には基準電圧ＶＲＥＦが抵抗ＲＢを介して供
給されている。
信号ＶＢ３が入力され、マイナス側入力端子に基準電圧
ＶＲＥＦが入力される。ＤＣＦＢ回路３６の出力端子は
メインアンプ３２のマイナス側入力端子に接続され、そ
の入力端子には基準電圧ＶＲＥＦが抵抗ＲＢを介して供
給されている。
【００３５】ＤＣＦＢ回路３６は、信号ＶＢ３と基準電
圧ＶＲＥＦを比較し、それらの電位差に応じた電流を出
力する。このように、メインアンプ３２の出力信号ＶＢ
２の振幅が大きい場合に、その信号ＶＢ２をクリッピン
グした信号ＶＢ３を用いることで、信号レベル、デュー
ティ比による誤動作を防止する。
圧ＶＲＥＦを比較し、それらの電位差に応じた電流を出
力する。このように、メインアンプ３２の出力信号ＶＢ
２の振幅が大きい場合に、その信号ＶＢ２をクリッピン
グした信号ＶＢ３を用いることで、信号レベル、デュー
ティ比による誤動作を防止する。
【００３６】また、光受信アンプ２５は、ＤＣ光キャン
セル回路３７とオフセット回路３８を有している。ＤＣ
光キャンセル回路３７は、プリアンプ３１の入出力端子
間に接続されている。詳しくは、ＤＣ光キャンセル回路
３７は、マイナス側入力端子にプリアンプ３１が出力す
る電圧信号ＶＢ１が入力され、出力端子はプリアンプ３
１の入力端子に接続されている。ＤＣ光キャンセル回路
３７のプラス側入力端子にはオフセット回路３８が接続
されている。
セル回路３７とオフセット回路３８を有している。ＤＣ
光キャンセル回路３７は、プリアンプ３１の入出力端子
間に接続されている。詳しくは、ＤＣ光キャンセル回路
３７は、マイナス側入力端子にプリアンプ３１が出力す
る電圧信号ＶＢ１が入力され、出力端子はプリアンプ３
１の入力端子に接続されている。ＤＣ光キャンセル回路
３７のプラス側入力端子にはオフセット回路３８が接続
されている。
【００３７】ＤＣ光キャンセル回路３７は、プラス側入
力端子とマイナス側入力端子の電位差に応じた電流ＩＯ
Ｆをプリアンプ３１の入力端子に供給する。オフセット
回路３８は、ＤＣ光キャンセル回路３７の差動入力に予
めオフセットを与えるために設けられ、そのオフセット
を与えるための電圧信号ＶＦＣをＤＣ光キャンセル回路
３７に供給する。
力端子とマイナス側入力端子の電位差に応じた電流ＩＯ
Ｆをプリアンプ３１の入力端子に供給する。オフセット
回路３８は、ＤＣ光キャンセル回路３７の差動入力に予
めオフセットを与えるために設けられ、そのオフセット
を与えるための電圧信号ＶＦＣをＤＣ光キャンセル回路
３７に供給する。
【００３８】オフセット回路３８が与えるオフセット量
は、プリアンプ３１が飽和しない程度の電流量を持つ直
流（ＤＣ）成分に相当する。このＤＣ成分は、図５の光
通信装置２０をが扱う信号帯域よりも十分に低い周波数
の成分を含むものである。そして、このＤＣ成分（オフ
セット量）は、光通信装置２０を備えた携帯機器を室内
で使用した場合にフォトダイオード２２に流れる電流Ｉ
ＰＤの直流成分よりも大きく設定されている。
は、プリアンプ３１が飽和しない程度の電流量を持つ直
流（ＤＣ）成分に相当する。このＤＣ成分は、図５の光
通信装置２０をが扱う信号帯域よりも十分に低い周波数
の成分を含むものである。そして、このＤＣ成分（オフ
セット量）は、光通信装置２０を備えた携帯機器を室内
で使用した場合にフォトダイオード２２に流れる電流Ｉ
ＰＤの直流成分よりも大きく設定されている。
【００３９】ＤＣ光キャンセル回路３７は、与えられた
オフセットに応じたＤＣ成分がフォトダイオード２２に
発生する、即ちそのＤＣ成分がプリアンプ３１に供給さ
れるまで動作しない。従って、フォトダイオード２２に
発生する受信電流ＩＰＤに含まれるＤＣ成分がオフセッ
ト量に相当する電流量になるまでＤＣ光キャンセル回路
３７がＤＣ成分をキャンセルしないため、ノイズが極め
て少ない。
オフセットに応じたＤＣ成分がフォトダイオード２２に
発生する、即ちそのＤＣ成分がプリアンプ３１に供給さ
れるまで動作しない。従って、フォトダイオード２２に
発生する受信電流ＩＰＤに含まれるＤＣ成分がオフセッ
ト量に相当する電流量になるまでＤＣ光キャンセル回路
３７がＤＣ成分をキャンセルしないため、ノイズが極め
て少ない。
【００４０】また、光受信アンプ２５は、クランプ検出
回路３９、パルス合成回路４０、大信号検出回路４１を
有している。プリアンプ３１は、入力に大電流が流れる
場合にその入力電位が下がるのを抑えプリアンプ３１が
飽和するのを防ぐためのクランプ回路を有している。
回路３９、パルス合成回路４０、大信号検出回路４１を
有している。プリアンプ３１は、入力に大電流が流れる
場合にその入力電位が下がるのを抑えプリアンプ３１が
飽和するのを防ぐためのクランプ回路を有している。
【００４１】クランプ検出回路３９は、プリアンプ３１
のクランプ回路の動作状態を検出し、クランプ回路に流
れる電流に応じたパルス幅を持つ信号（第２受信信号）
Ｓ２を出力する。
のクランプ回路の動作状態を検出し、クランプ回路に流
れる電流に応じたパルス幅を持つ信号（第２受信信号）
Ｓ２を出力する。
【００４２】パルス合成回路４０は、コンパレータ３３
の出力信号（第１受信信号）Ｓ１とクランプ検出回路３
９の出力信号（第２受信信号）Ｓ２が入力される。ま
た、パルス合成回路４０は、大信号検出回路４１から出
力される検出信号Ｓ３が入力される。
の出力信号（第１受信信号）Ｓ１とクランプ検出回路３
９の出力信号（第２受信信号）Ｓ２が入力される。ま
た、パルス合成回路４０は、大信号検出回路４１から出
力される検出信号Ｓ３が入力される。
【００４３】大信号検出回路４１は、プリアンプ３１の
出力信号ＶＢ１が入力される。大信号検出回路４１は、
出力信号ＶＢ１が大信号か小信号かを検出し、その検出
結果に応じたレベルを持つ検出信号Ｓ３を出力する。
出力信号ＶＢ１が入力される。大信号検出回路４１は、
出力信号ＶＢ１が大信号か小信号かを検出し、その検出
結果に応じたレベルを持つ検出信号Ｓ３を出力する。
【００４４】パルス合成回路４０は、検出信号Ｓ３に応
じて第１受信信号Ｓ１と第２受信信号Ｓ２とを合成した
合成信号（第３受信信号）Ｓ４を出力する。詳しくは、
パルス合成回路４０は、第１のレベル（例えばＬレベ
ル）の検出信号Ｓ３に応答して第１受信信号Ｓ１と実質
的に同一のパルス幅を有する合成信号Ｓ４を出力し、第
２のレベル（例えばＨレベル）の検出信号Ｓ３に応答し
て第２受信信号Ｓ２と実質的に同一のパルス幅を有する
合成信号Ｓ４を出力する。
じて第１受信信号Ｓ１と第２受信信号Ｓ２とを合成した
合成信号（第３受信信号）Ｓ４を出力する。詳しくは、
パルス合成回路４０は、第１のレベル（例えばＬレベ
ル）の検出信号Ｓ３に応答して第１受信信号Ｓ１と実質
的に同一のパルス幅を有する合成信号Ｓ４を出力し、第
２のレベル（例えばＨレベル）の検出信号Ｓ３に応答し
て第２受信信号Ｓ２と実質的に同一のパルス幅を有する
合成信号Ｓ４を出力する。
【００４５】プリアンプ３１のクランプ回路に流れる電
流は、プリアンプ３１の入力電流の大小の影響を受けに
くく、裾引き成分が少ない。従って、クランプ回路に流
れる電流に基づいてクランプ検出回路３９が出力する第
２受信信号Ｓ２は、クランプ回路に流れる電流、即ちフ
ォトダイオード２２の受光パルスとほぼ等しいパルス幅
を持つ。
流は、プリアンプ３１の入力電流の大小の影響を受けに
くく、裾引き成分が少ない。従って、クランプ回路に流
れる電流に基づいてクランプ検出回路３９が出力する第
２受信信号Ｓ２は、クランプ回路に流れる電流、即ちフ
ォトダイオード２２の受光パルスとほぼ等しいパルス幅
を持つ。
【００４６】それに対し、プリアンプ３１の出力信号Ｖ
Ｂ１は、入力電流の大小の影響を受け、その影響により
受信信号ＲＸのパルス幅が太る（規格外のパルス幅とな
る）。即ち、プリアンプ３１の出力信号ＶＢ１に基づい
てコンパレータ３３から出力される第１受信信号Ｓ１の
パルス幅は、プリアンプ３１の入力電流、即ちフォトダ
イオード２２の受光量に応じて変化する。従って、第１
受信信号Ｓ１は、フォトダイオード２２の受光量が少な
い場合には規定内であり受光パルスとほぼ等しいパルス
幅を持ち、フォトダイオード２２の受光量が多い場合に
は規定外のパルス幅を持つ。
Ｂ１は、入力電流の大小の影響を受け、その影響により
受信信号ＲＸのパルス幅が太る（規格外のパルス幅とな
る）。即ち、プリアンプ３１の出力信号ＶＢ１に基づい
てコンパレータ３３から出力される第１受信信号Ｓ１の
パルス幅は、プリアンプ３１の入力電流、即ちフォトダ
イオード２２の受光量に応じて変化する。従って、第１
受信信号Ｓ１は、フォトダイオード２２の受光量が少な
い場合には規定内であり受光パルスとほぼ等しいパルス
幅を持ち、フォトダイオード２２の受光量が多い場合に
は規定外のパルス幅を持つ。
【００４７】従って、フォトダイオード２２の受光量が
少ない場合、第１受信信号Ｓ１を出力するようパルス合
成回路４０を制御する。一方、フォトダイオード２２の
受光量が多い場合、それを大信号検出回路４１にて検出
してクランプ検出回路３９にて生成した第２受信信号Ｓ
２を出力するようパルス合成回路４０を制御する。この
構成により、光受信アンプ２５は、フォトダイオード２
２の受光量の大小に関わらず規定内のパルス幅を持つ受
信信号ＲＸを出力する。
少ない場合、第１受信信号Ｓ１を出力するようパルス合
成回路４０を制御する。一方、フォトダイオード２２の
受光量が多い場合、それを大信号検出回路４１にて検出
してクランプ検出回路３９にて生成した第２受信信号Ｓ
２を出力するようパルス合成回路４０を制御する。この
構成により、光受信アンプ２５は、フォトダイオード２
２の受光量の大小に関わらず規定内のパルス幅を持つ受
信信号ＲＸを出力する。
【００４８】次に、上記各回路の詳細を説明する。ま
ず、論理確定期間回路３４を説明する。図２は、論理確
定期間回路３４の回路図である。
ず、論理確定期間回路３４を説明する。図２は、論理確
定期間回路３４の回路図である。
【００４９】論理確定期間回路３４は、積分回路５１、
インバータ回路５２，５５，５７、ワンショット回路５
３，５６、オア回路５４、ナンド回路５８から構成され
ている。
インバータ回路５２，５５，５７、ワンショット回路５
３，５６、オア回路５４、ナンド回路５８から構成され
ている。
【００５０】積分回路５１には、図１のパルス合成回路
４０の出力信号Ｓ１０（第１受信信号Ｓ１又は第２受信
信号Ｓ２）が入力される。積分回路５１は、抵抗Ｒ１１
とコンデンサＣ１１とからなり、コンデンサＣ１１の蓄
積電圧は抵抗Ｒ１１の抵抗値とコンデンサＣ１１の容量
値とで決まる時定数で上昇又は下降する。そして、コン
デンサＣ１１の蓄積電圧がインバータ回路５２のしきい
値電圧を超えると、インバータ回路５２は反転したレベ
ルを持つ信号Ｓ１１を出力する。その結果、信号Ｓ１１
は、信号Ｓ１０から抵抗Ｒ１１の抵抗値とコンデンサＣ
１１の容量値により定まる時間だけ遅延し反転したレベ
ルを持つ。
４０の出力信号Ｓ１０（第１受信信号Ｓ１又は第２受信
信号Ｓ２）が入力される。積分回路５１は、抵抗Ｒ１１
とコンデンサＣ１１とからなり、コンデンサＣ１１の蓄
積電圧は抵抗Ｒ１１の抵抗値とコンデンサＣ１１の容量
値とで決まる時定数で上昇又は下降する。そして、コン
デンサＣ１１の蓄積電圧がインバータ回路５２のしきい
値電圧を超えると、インバータ回路５２は反転したレベ
ルを持つ信号Ｓ１１を出力する。その結果、信号Ｓ１１
は、信号Ｓ１０から抵抗Ｒ１１の抵抗値とコンデンサＣ
１１の容量値により定まる時間だけ遅延し反転したレベ
ルを持つ。
【００５１】第１ワンショット回路５３は、第１インバ
ータ回路５２の出力信号Ｓ１１が入力される。第１ワン
ショット回路５３は、信号Ｓ１１の立ち上がりエッジ
（アップエッジトリガ）に応答して所定のパルス幅を有
する所定レベルの信号Ｓ１２を出力する。この信号Ｓ１
２のレベルは、信号Ｓ１１のレベルを保つように、該信
号Ｓ１１のレベルと実質的に同一である。
ータ回路５２の出力信号Ｓ１１が入力される。第１ワン
ショット回路５３は、信号Ｓ１１の立ち上がりエッジ
（アップエッジトリガ）に応答して所定のパルス幅を有
する所定レベルの信号Ｓ１２を出力する。この信号Ｓ１
２のレベルは、信号Ｓ１１のレベルを保つように、該信
号Ｓ１１のレベルと実質的に同一である。
【００５２】オア回路５４は、第１インバータ回路５２
の出力信号Ｓ１１と第１ワンショット回路５３の出力信
号Ｓ１２が入力される。オア回路５４は、両信号Ｓ１
１，Ｓ１２を論理和演算して生成した信号Ｓ１３を出力
する。
の出力信号Ｓ１１と第１ワンショット回路５３の出力信
号Ｓ１２が入力される。オア回路５４は、両信号Ｓ１
１，Ｓ１２を論理和演算して生成した信号Ｓ１３を出力
する。
【００５３】第２インバータ回路５５は、入力されるオ
ア回路５４の出力信号Ｓ１３を反転したレベルを持つ信
号Ｓ１４を出力する。第２ワンショット回路５６は第２
インバータ回路５５の出力信号Ｓ１４が入力される。第
２ワンショット回路５６は、信号Ｓ１４の立ち上がりエ
ッジ（アップエッジトリガ）に応答して所定のパルス幅
を有する所定レベルの信号Ｓ１５を出力する。この信号
Ｓ１５のレベルは、信号Ｓ１３のレベルを保つように、
該信号Ｓ１３の反転レベルと実質的に同一である。
ア回路５４の出力信号Ｓ１３を反転したレベルを持つ信
号Ｓ１４を出力する。第２ワンショット回路５６は第２
インバータ回路５５の出力信号Ｓ１４が入力される。第
２ワンショット回路５６は、信号Ｓ１４の立ち上がりエ
ッジ（アップエッジトリガ）に応答して所定のパルス幅
を有する所定レベルの信号Ｓ１５を出力する。この信号
Ｓ１５のレベルは、信号Ｓ１３のレベルを保つように、
該信号Ｓ１３の反転レベルと実質的に同一である。
【００５４】第３インバータ回路５７は、第２ワンショ
ット回路５６の出力信号Ｓ１５を反転したレベルを持つ
信号Ｓ１６を出力する。ナンド回路５８は、オア回路５
４の出力信号Ｓ１３とインバータ回路５７の出力信号Ｓ
１６が入力される。ナンド回路５８は、両信号Ｓ１３，
Ｓ１６を否定論理積演算して生成した受信信号ＲＸを出
力する。
ット回路５６の出力信号Ｓ１５を反転したレベルを持つ
信号Ｓ１６を出力する。ナンド回路５８は、オア回路５
４の出力信号Ｓ１３とインバータ回路５７の出力信号Ｓ
１６が入力される。ナンド回路５８は、両信号Ｓ１３，
Ｓ１６を否定論理積演算して生成した受信信号ＲＸを出
力する。
【００５５】第１及び第２ワンショット回路５３，５６
が生成する信号Ｓ１２，Ｓ１５のパルス幅は、光受信ア
ンプ２５の入力の変化が受信信号ＲＸに現れるまでの時
間よりも長い時間であり、かつ受信信号ＲＸのパルス幅
の規定値よりも短い時間に設定されている。
が生成する信号Ｓ１２，Ｓ１５のパルス幅は、光受信ア
ンプ２５の入力の変化が受信信号ＲＸに現れるまでの時
間よりも長い時間であり、かつ受信信号ＲＸのパルス幅
の規定値よりも短い時間に設定されている。
【００５６】図３は、図２の動作波形図である。積分回
路５１は、ノイズ等の規定外（通信のために規定された
幅よりも短い幅を有するパルス）を除去する（リジェク
トする）機能がある。即ち、幅の短いパルスでは、積分
回路５１の出力信号のレベルが第１インバータ回路５２
のしきい値電圧を超えないため、その第１インバータ回
路５２の出力信号Ｓ１１を反転させない。その結果、規
定外（規定未満）の幅を持つ信号Ｓ１０を受信信号ＲＸ
に出力しない。
路５１は、ノイズ等の規定外（通信のために規定された
幅よりも短い幅を有するパルス）を除去する（リジェク
トする）機能がある。即ち、幅の短いパルスでは、積分
回路５１の出力信号のレベルが第１インバータ回路５２
のしきい値電圧を超えないため、その第１インバータ回
路５２の出力信号Ｓ１１を反転させない。その結果、規
定外（規定未満）の幅を持つ信号Ｓ１０を受信信号ＲＸ
に出力しない。
【００５７】オア回路５４の出力信号Ｓ１３は、第１イ
ンバータ回路５２の出力信号Ｓ１１に対して第１ワンシ
ョット回路５３の出力信号Ｓ１２を合成することで、そ
の出力信号Ｓ１２のパルス幅に対応する期間、レベル
（図３ではＨレベル）を確定する。
ンバータ回路５２の出力信号Ｓ１１に対して第１ワンシ
ョット回路５３の出力信号Ｓ１２を合成することで、そ
の出力信号Ｓ１２のパルス幅に対応する期間、レベル
（図３ではＨレベル）を確定する。
【００５８】ナンド回路５８の出力信号ＲＸは、オア回
路５４の出力信号Ｓ１３に対して第２ワンショット回路
５６の出力信号Ｓ１５をインバータ回路５７にて反転し
た信号Ｓ１６を合成することで、その出力信号Ｓ１５の
パルス幅に対応する期間、レベル（図３においてＬレベ
ル）を確定する。従って、受信信号ＲＸの遷移後にその
論理を確定する期間を設けることで、入出力の回り込み
によるノイズの発生を防止する。
路５４の出力信号Ｓ１３に対して第２ワンショット回路
５６の出力信号Ｓ１５をインバータ回路５７にて反転し
た信号Ｓ１６を合成することで、その出力信号Ｓ１５の
パルス幅に対応する期間、レベル（図３においてＬレベ
ル）を確定する。従って、受信信号ＲＸの遷移後にその
論理を確定する期間を設けることで、入出力の回り込み
によるノイズの発生を防止する。
【００５９】このように、論理確定期間回路３４を備
え、受信信号ＲＸ（実際には第１受信信号Ｓ１又は第２
受信信号Ｓ２）の遷移に基づいて、該受信信号ＲＸの論
理を確定する期間を設けることで、入出力の回り込みに
よる誤動作を防止できる。
え、受信信号ＲＸ（実際には第１受信信号Ｓ１又は第２
受信信号Ｓ２）の遷移に基づいて、該受信信号ＲＸの論
理を確定する期間を設けることで、入出力の回り込みに
よる誤動作を防止できる。
【００６０】尚、論理確定期間回路３４の構成を適宜変
更しても良い。また、積分回路５１を適宜変更しても良
い。図４（ａ）（ｂ）は別の積分回路の例を示す回路図
である。
更しても良い。また、積分回路５１を適宜変更しても良
い。図４（ａ）（ｂ）は別の積分回路の例を示す回路図
である。
【００６１】図４（ａ）に示す積分回路５１ａは、図２
の積分回路５１と置き換えられる。この積分回路５１ａ
は、抵抗Ｒ１１、コンデンサＣ１１、ショットキバリア
ダイオードＤ１１から構成され、ダイオードＤ１１は抵
抗Ｒ１１と並列に、かつアノードに信号Ｓ１０が入力さ
れ、カソードがコンデンサＣ１１に接続されている。
の積分回路５１と置き換えられる。この積分回路５１ａ
は、抵抗Ｒ１１、コンデンサＣ１１、ショットキバリア
ダイオードＤ１１から構成され、ダイオードＤ１１は抵
抗Ｒ１１と並列に、かつアノードに信号Ｓ１０が入力さ
れ、カソードがコンデンサＣ１１に接続されている。
【００６２】ショットキバリアダイオードＤ１１は、コ
ンデンサＣ１１の蓄積電圧の変化にヒステリシスを設け
るために接続されている。従って、この積分回路５１ａ
は、入力信号Ｓ１０の立ち下がりに応答してコンデンサ
Ｃ１１の蓄積電圧を抵抗Ｒ１１の抵抗値とコンデンサＣ
１１の容量値とで決まる時定数にて下降させ、入力信号
Ｓ１０の立ち上がりに応答してコンデンサＣ１１の蓄積
電圧をすみやかに所定電位まで上昇させる（リセットす
る）。このように、ヒステリシスを設けることで、誤動
作を防止する。
ンデンサＣ１１の蓄積電圧の変化にヒステリシスを設け
るために接続されている。従って、この積分回路５１ａ
は、入力信号Ｓ１０の立ち下がりに応答してコンデンサ
Ｃ１１の蓄積電圧を抵抗Ｒ１１の抵抗値とコンデンサＣ
１１の容量値とで決まる時定数にて下降させ、入力信号
Ｓ１０の立ち上がりに応答してコンデンサＣ１１の蓄積
電圧をすみやかに所定電位まで上昇させる（リセットす
る）。このように、ヒステリシスを設けることで、誤動
作を防止する。
【００６３】抵抗Ｒ１１及びコンデンサＣ１１による積
分回路５１ａの時定数は、図３に示すように、規定より
短いパルスをリジェクトするように設定されている。従
って、コンデンサＣ１１の蓄積電圧が十分にリセットさ
れる前に次のパルスが入ると、その時点からコンデンサ
Ｃ１１の蓄積電圧を下降させるため、入力信号Ｓ１０の
立ち上がりから蓄積電圧がインバータ回路５２のしきい
値電圧を超えるまでの時間が短くなる。即ち、規定より
短いパルスをリジェクトできなくなるため、積分回路５
１ａを用いることでこれ防止する。
分回路５１ａの時定数は、図３に示すように、規定より
短いパルスをリジェクトするように設定されている。従
って、コンデンサＣ１１の蓄積電圧が十分にリセットさ
れる前に次のパルスが入ると、その時点からコンデンサ
Ｃ１１の蓄積電圧を下降させるため、入力信号Ｓ１０の
立ち上がりから蓄積電圧がインバータ回路５２のしきい
値電圧を超えるまでの時間が短くなる。即ち、規定より
短いパルスをリジェクトできなくなるため、積分回路５
１ａを用いることでこれ防止する。
【００６４】図４（ｂ）に示す積分回路５１ｂは、図２
の積分回路５１及びインバータ回路５２と置き換えられ
る。この積分回路５１ｂは、抵抗Ｒ１１、コンデンサＣ
１１、スイッチング素子としてのＰチャネルＭＯＳトラ
ンジスタＴ１１、インバータ回路５９から構成されてい
る。インバータ回路５９には信号Ｓ１０が抵抗Ｒ１１を
介して入力されている。そのインバータ回路５９の入力
端子はトランジスタＴ１１を介して高電位電源配線に接
続され、そのトランジスタＴ１１の制御端子はインバー
タ回路５９の出力信号Ｓ１１が供給される。
の積分回路５１及びインバータ回路５２と置き換えられ
る。この積分回路５１ｂは、抵抗Ｒ１１、コンデンサＣ
１１、スイッチング素子としてのＰチャネルＭＯＳトラ
ンジスタＴ１１、インバータ回路５９から構成されてい
る。インバータ回路５９には信号Ｓ１０が抵抗Ｒ１１を
介して入力されている。そのインバータ回路５９の入力
端子はトランジスタＴ１１を介して高電位電源配線に接
続され、そのトランジスタＴ１１の制御端子はインバー
タ回路５９の出力信号Ｓ１１が供給される。
【００６５】ＰチャネルＭＯＳトランジスタＴ１１は、
図４（ａ）に示すショットキバリアダイオードＤ１１と
同じ目的で設けられている。即ち、トランジスタＴ１１
は、コンデンサＣ１１の蓄積電圧が下降する場合にはイ
ンバータ回路５９の出力信号によりオフしている。そし
て、蓄積電圧がインバータ回路５９のしきい値電圧を越
える（下回る）と、インバータ回路５９の出力信号はト
ランジスタＴ１１をオンさせる。その結果、コンデンサ
Ｃ１１の蓄積電圧は高電位電源電圧まですみやかに上昇
する。
図４（ａ）に示すショットキバリアダイオードＤ１１と
同じ目的で設けられている。即ち、トランジスタＴ１１
は、コンデンサＣ１１の蓄積電圧が下降する場合にはイ
ンバータ回路５９の出力信号によりオフしている。そし
て、蓄積電圧がインバータ回路５９のしきい値電圧を越
える（下回る）と、インバータ回路５９の出力信号はト
ランジスタＴ１１をオンさせる。その結果、コンデンサ
Ｃ１１の蓄積電圧は高電位電源電圧まですみやかに上昇
する。
【００６６】尚、コンパレータ３３の入力信号、メイン
アンプ３２の入力信号にヒステリシスを与えるようにし
てもよい。図６は、メインアンプ３２とコンパレータ３
３の間にヒステリシス回路６０を挿入接続した例を示
し、図７はヒステリシス回路６０の動作波形図である。
アンプ３２の入力信号にヒステリシスを与えるようにし
てもよい。図６は、メインアンプ３２とコンパレータ３
３の間にヒステリシス回路６０を挿入接続した例を示
し、図７はヒステリシス回路６０の動作波形図である。
【００６７】ヒステリシス回路６０は、抵抗Ｒ２１，Ｒ
２２、電流スイッチとしてのトランジスタＴ２１，Ｔ２
２、電流源６１を備える。抵抗Ｒ２１，Ｒ２２は第１端
子に基準電圧ＶＲＥＦが供給され、第２端子はそれぞれ
トランジスタＴ２１，Ｔ２２に接続されている。トラン
ジスタＴ２１，Ｔ２２はＮチャネルＭＯＳトランジスタ
からなり、両トランジスタＴ２１，Ｔ２２のソースは電
流源６１に接続され、ドレインがそれぞれ抵抗Ｒ２１，
Ｒ２２に接続されている。電流源６１は低電位電源に接
続されている。
２２、電流スイッチとしてのトランジスタＴ２１，Ｔ２
２、電流源６１を備える。抵抗Ｒ２１，Ｒ２２は第１端
子に基準電圧ＶＲＥＦが供給され、第２端子はそれぞれ
トランジスタＴ２１，Ｔ２２に接続されている。トラン
ジスタＴ２１，Ｔ２２はＮチャネルＭＯＳトランジスタ
からなり、両トランジスタＴ２１，Ｔ２２のソースは電
流源６１に接続され、ドレインがそれぞれ抵抗Ｒ２１，
Ｒ２２に接続されている。電流源６１は低電位電源に接
続されている。
【００６８】第１トランジスタＴ２１のゲートには、論
理確定期間回路３４の第２ワンショット回路５６（図２
参照）から出力される信号Ｓ１５が第２制御信号として
供給される。第２トランジスタＴ２２のゲートには、論
理確定期間回路３４の第１ワンショット回路５３（図２
参照）から出力される信号Ｓ１２が第１制御信号として
供給される。
理確定期間回路３４の第２ワンショット回路５６（図２
参照）から出力される信号Ｓ１５が第２制御信号として
供給される。第２トランジスタＴ２２のゲートには、論
理確定期間回路３４の第１ワンショット回路５３（図２
参照）から出力される信号Ｓ１２が第１制御信号として
供給される。
【００６９】抵抗Ｒ２１とトランジスタＴ２１の間のノ
ードＮ１はコンパレータ３３のプラス側入力端子（メイ
ンアンプ３２の出力端子）に接続され、抵抗Ｒ２２とト
ランジスタＴ２２の間のノードＮ２はコンパレータ３３
のマイナス側入力端子に接続されている。
ードＮ１はコンパレータ３３のプラス側入力端子（メイ
ンアンプ３２の出力端子）に接続され、抵抗Ｒ２２とト
ランジスタＴ２２の間のノードＮ２はコンパレータ３３
のマイナス側入力端子に接続されている。
【００７０】図７に示すように、第１及び第２制御信号
Ｓ１２，Ｓ１５がＬレベルの場合、第１及び第２トラン
ジスタＴ２１，Ｔ２２がオフしているため第２ノードＮ
２の電圧ＶＮ２は基準電圧ＶＲＥＦと等しい。そして、
フォトダイオード２２に信号光が入射されると、それに
よりメインアンプ３２の出力電圧（第１ノードＮ１の電
圧ＶＮ１）が上昇し、論理確定期間回路３４は所定パル
ス幅を持つ第１制御信号Ｓ１２を出力する。この第１制
御信号Ｓ１２により第２トランジスタＴ２２がオンする
ため、第２ノードＮ２の電圧ＶＮ２は電流源６１が流す
電流に応じた電位だけ低くなる。この第２ノードＮ２の
電圧ＶＮ２が変化する電位差がヒステリシス量となる。
従って、コンパレータ３３は、プラス側入力端子とマイ
ナス側入力端子の電位差が広がる。この電位差は、受信
信号ＲＸの遷移により発生するノイズの振幅より大きく
なる。その結果、コンパレータ３３は、スイッチングノ
イズの影響を受けない第１受信信号Ｓ１を出力し、受信
信号ＲＸにはノイズによるパルスが表れない。
Ｓ１２，Ｓ１５がＬレベルの場合、第１及び第２トラン
ジスタＴ２１，Ｔ２２がオフしているため第２ノードＮ
２の電圧ＶＮ２は基準電圧ＶＲＥＦと等しい。そして、
フォトダイオード２２に信号光が入射されると、それに
よりメインアンプ３２の出力電圧（第１ノードＮ１の電
圧ＶＮ１）が上昇し、論理確定期間回路３４は所定パル
ス幅を持つ第１制御信号Ｓ１２を出力する。この第１制
御信号Ｓ１２により第２トランジスタＴ２２がオンする
ため、第２ノードＮ２の電圧ＶＮ２は電流源６１が流す
電流に応じた電位だけ低くなる。この第２ノードＮ２の
電圧ＶＮ２が変化する電位差がヒステリシス量となる。
従って、コンパレータ３３は、プラス側入力端子とマイ
ナス側入力端子の電位差が広がる。この電位差は、受信
信号ＲＸの遷移により発生するノイズの振幅より大きく
なる。その結果、コンパレータ３３は、スイッチングノ
イズの影響を受けない第１受信信号Ｓ１を出力し、受信
信号ＲＸにはノイズによるパルスが表れない。
【００７１】所定期間（論理確定期間）経過後、Ｌレベ
ルの第１制御信号Ｓ１２により第２トランジスタＴ２２
がオフし、第２ノードＮ２の電圧ＶＮ２は基準電圧ＶＲ
ＥＦレベルになる。
ルの第１制御信号Ｓ１２により第２トランジスタＴ２２
がオフし、第２ノードＮ２の電圧ＶＮ２は基準電圧ＶＲ
ＥＦレベルになる。
【００７２】次に、信号光が消失すると、メインアンプ
３２の出力電圧（第１ノードＮ１の電圧ＶＮ１）が下降
し、論理確定期間回路３４は所定パルス幅を持つ第２制
御信号Ｓ１５を出力する。この第２制御信号ｓ１５によ
り第１トランジスタＴ２１がオンするため、第２ノード
Ｎ２の電圧ＶＮ２は、基底の電位（第１及び第２制御信
号Ｓ１２，Ｓ１５が共にＬレベルであるときの第２ノー
ドＮ２の電圧）よりも電流源６１が流す電流に応じた電
位だけ更に低くなる。従って、コンパレータ３３は、プ
ラス側入力端子とマイナス側入力端子の電位差が広が
り、受信信号ＲＸの遷移により発生するノイズの振幅よ
り大きくなる。その結果、コンパレータ３３は、スイッ
チングノイズの影響を受けない第１受信信号Ｓ１を出力
し、受信信号ＲＸにはノイズによるパルスが表れない。
３２の出力電圧（第１ノードＮ１の電圧ＶＮ１）が下降
し、論理確定期間回路３４は所定パルス幅を持つ第２制
御信号Ｓ１５を出力する。この第２制御信号ｓ１５によ
り第１トランジスタＴ２１がオンするため、第２ノード
Ｎ２の電圧ＶＮ２は、基底の電位（第１及び第２制御信
号Ｓ１２，Ｓ１５が共にＬレベルであるときの第２ノー
ドＮ２の電圧）よりも電流源６１が流す電流に応じた電
位だけ更に低くなる。従って、コンパレータ３３は、プ
ラス側入力端子とマイナス側入力端子の電位差が広が
り、受信信号ＲＸの遷移により発生するノイズの振幅よ
り大きくなる。その結果、コンパレータ３３は、スイッ
チングノイズの影響を受けない第１受信信号Ｓ１を出力
し、受信信号ＲＸにはノイズによるパルスが表れない。
【００７３】尚、ヒステリシス回路６０をプリアンプ３
１とメインアンプ３２の間に挿入接続してもよい。ま
た、図６では、プリアンプ３１及びメインアンプ３２を
差動型としたが、シングル出力タイプのアンプを用いて
実施しても良い。更に、メインアンプ３２の差動出力を
利用する構成としても良い。
１とメインアンプ３２の間に挿入接続してもよい。ま
た、図６では、プリアンプ３１及びメインアンプ３２を
差動型としたが、シングル出力タイプのアンプを用いて
実施しても良い。更に、メインアンプ３２の差動出力を
利用する構成としても良い。
【００７４】次に、図１の振幅制限回路３５、ＤＣＦＢ
回路３６を説明する。図８は、振幅制限回路３５、ＤＣ
ＦＢ回路３６の回路図である。振幅制限回路３５は、電
圧保持回路（ピークホールド回路）７１、アンプ７２、
整流回路７３を備えている。
回路３６を説明する。図８は、振幅制限回路３５、ＤＣ
ＦＢ回路３６の回路図である。振幅制限回路３５は、電
圧保持回路（ピークホールド回路）７１、アンプ７２、
整流回路７３を備えている。
【００７５】ピークホールド回路７１には、メインアン
プ３２の出力信号ＶＢ２が入力される。ピークホールド
回路７１は、アンプ７４、ダイオードＤ３１、コンデン
サＣ３１、電流源７５を含む。アンプ７４は、プラス側
入力端子に信号ＶＢ２が入力され、出力端子はダイオー
ドＤ３１のアノードに接続され、ダイオードＤ３１のカ
ソードはアンプ７４のマイナス側入力端子に接続されて
いる。また、ダイオードＤ３１のカソードはコンデンサ
Ｃ３１と電流源７５の第１端子に接続され、コンデンサ
Ｃ３１と電流源７５の第２端子は低電位電源に接続され
ている。
プ３２の出力信号ＶＢ２が入力される。ピークホールド
回路７１は、アンプ７４、ダイオードＤ３１、コンデン
サＣ３１、電流源７５を含む。アンプ７４は、プラス側
入力端子に信号ＶＢ２が入力され、出力端子はダイオー
ドＤ３１のアノードに接続され、ダイオードＤ３１のカ
ソードはアンプ７４のマイナス側入力端子に接続されて
いる。また、ダイオードＤ３１のカソードはコンデンサ
Ｃ３１と電流源７５の第１端子に接続され、コンデンサ
Ｃ３１と電流源７５の第２端子は低電位電源に接続され
ている。
【００７６】このように構成されたピークホールド回路
７１は、入力信号ＶＢ２のピークレベルを保持した信号
Ｓ２１を出力する。アンプ７２は、プラス側入力端子に
ピークホールド回路７１の出力信号Ｓ２１が入力され、
マイナス側入力端子に基準電圧ＶＲＥＦが入力される。
アンプ７２は、両入力端子の電位差に応じた制御信号Ｓ
２２を出力する。
７１は、入力信号ＶＢ２のピークレベルを保持した信号
Ｓ２１を出力する。アンプ７２は、プラス側入力端子に
ピークホールド回路７１の出力信号Ｓ２１が入力され、
マイナス側入力端子に基準電圧ＶＲＥＦが入力される。
アンプ７２は、両入力端子の電位差に応じた制御信号Ｓ
２２を出力する。
【００７７】整流回路７３には、メインアンプ３２の出
力信号ＶＢ２が入力される。整流回路７３は、アンプ７
６、トランジスタＴ３１、ダイオードＤ３２を含む。ア
ンプ７６は、プラス入力端子に信号ＶＢ２が入力され、
出力端子はダイオードＤ３２のアノードに接続されてい
る。ダイオードＤ３２には制御信号Ｓ２２が供給される
ゲートを有するトランジスタＴ３１が並列に接続されて
いる。そして、ダイオードＤ３２のカソードはアンプ７
６のマイナス側入力端子に接続されている。
力信号ＶＢ２が入力される。整流回路７３は、アンプ７
６、トランジスタＴ３１、ダイオードＤ３２を含む。ア
ンプ７６は、プラス入力端子に信号ＶＢ２が入力され、
出力端子はダイオードＤ３２のアノードに接続されてい
る。ダイオードＤ３２には制御信号Ｓ２２が供給される
ゲートを有するトランジスタＴ３１が並列に接続されて
いる。そして、ダイオードＤ３２のカソードはアンプ７
６のマイナス側入力端子に接続されている。
【００７８】このように構成された整流回路７３は、ピ
ークホールド回路７１及びアンプ７２により整流特性が
制御される。即ち、整流回路７３は、制御信号Ｓ２２に
応答してオンしたトランジスタＴ３１にてダイオードＤ
３２の両端子間が短絡され、バッファ回路として動作す
る。従って、図９に示すように、入力信号ＶＢ２と実質
的に同じ波形を有する信号ＶＢ３を出力する。一方、整
流回路７３は、制御信号Ｓ２２に応答してトランジスタ
Ｔ３１がオフした場合、ダイオードＤ３２により整流し
た（マイナス側をクリップした）波形を持つ信号ＶＢ３
を出力する。
ークホールド回路７１及びアンプ７２により整流特性が
制御される。即ち、整流回路７３は、制御信号Ｓ２２に
応答してオンしたトランジスタＴ３１にてダイオードＤ
３２の両端子間が短絡され、バッファ回路として動作す
る。従って、図９に示すように、入力信号ＶＢ２と実質
的に同じ波形を有する信号ＶＢ３を出力する。一方、整
流回路７３は、制御信号Ｓ２２に応答してトランジスタ
Ｔ３１がオフした場合、ダイオードＤ３２により整流し
た（マイナス側をクリップした）波形を持つ信号ＶＢ３
を出力する。
【００７９】ＤＣＦＢ回路３６は、フィルタ７７とアン
プ７８を備えている。フィルタ７７は、抵抗Ｒ３１とコ
ンデンサＣ３２とから構成され、振幅制限回路３５から
出力される信号ＶＢ３から交流成分を除去した信号Ｓ２
３を出力する。アンプ７８は、プラス側入力端子に信号
Ｓ２３が入力され、マイナス側入力端子に基準電圧ＶＲ
ＥＦが供給されている。アンプ７８は、両入力端子の電
位差に応じた電流量を持つ信号ＶＦＢを出力する。
プ７８を備えている。フィルタ７７は、抵抗Ｒ３１とコ
ンデンサＣ３２とから構成され、振幅制限回路３５から
出力される信号ＶＢ３から交流成分を除去した信号Ｓ２
３を出力する。アンプ７８は、プラス側入力端子に信号
Ｓ２３が入力され、マイナス側入力端子に基準電圧ＶＲ
ＥＦが供給されている。アンプ７８は、両入力端子の電
位差に応じた電流量を持つ信号ＶＦＢを出力する。
【００８０】図１０は、メインアンプ３２の入力信号の
波形図であり、図１０（ａ）は本実施形態における入力
信号の波形図を示し、図１０（ｂ）は従来例の波形図を
示す。
波形図であり、図１０（ａ）は本実施形態における入力
信号の波形図を示し、図１０（ｂ）は従来例の波形図を
示す。
【００８１】図１のメインアンプ３２には、プリアンプ
３１から信号ＶＢ１が供給され、ＤＣＦＢ回路３６から
信号ＶＦＢが供給される。ＤＣＦＢ回路３６から供給さ
れる信号ＶＦＢは、メインアンプ３２の入力信号ＶＢ１
が大きい場合に上記の振幅制限回路３５によりマイナス
側がほぼクランプされた波形を持つ。従って、図１０
（ｂ）に示すように、メインアンプ３２から出力される
信号ＶＢ２よりもＤＣＦＢ回路３６の出力信号ＦＢが低
くなることがないので、誤動作が防止される。
３１から信号ＶＢ１が供給され、ＤＣＦＢ回路３６から
信号ＶＦＢが供給される。ＤＣＦＢ回路３６から供給さ
れる信号ＶＦＢは、メインアンプ３２の入力信号ＶＢ１
が大きい場合に上記の振幅制限回路３５によりマイナス
側がほぼクランプされた波形を持つ。従って、図１０
（ｂ）に示すように、メインアンプ３２から出力される
信号ＶＢ２よりもＤＣＦＢ回路３６の出力信号ＦＢが低
くなることがないので、誤動作が防止される。
【００８２】次に、図１のＤＣ光キャンセル回路３７と
オフセット回路３８を説明する。図１１は、ＤＣ光キャ
ンセル回路３７、オフセット回路３８の回路図である。
ＤＣ光キャンセル回路３７は、アンプ８１、コンデンサ
Ｃ４１、トランジスタＴ４１を含む。アンプ８１は、マ
イナス側入力端子にプリアンプ３１から出力される電圧
信号ＶＢ１が入力され、プラス側入力端子にオフセット
回路３８から出力される信号ＶＦＣが入力される。アン
プ８１の出力端子はコンデンサＣ４１の第１端子とトラ
ンジスタＴ４１のゲートに接続されている。コンデンサ
Ｃ４１の第２端子は高電位電源に接続されている。トラ
ンジスタＴ４１はＰチャネルＭＯＳトランジスタからな
り、ソースが高電位電源に接続され、ドレインがプリア
ンプ３１の入力端子に接続されている。
オフセット回路３８を説明する。図１１は、ＤＣ光キャ
ンセル回路３７、オフセット回路３８の回路図である。
ＤＣ光キャンセル回路３７は、アンプ８１、コンデンサ
Ｃ４１、トランジスタＴ４１を含む。アンプ８１は、マ
イナス側入力端子にプリアンプ３１から出力される電圧
信号ＶＢ１が入力され、プラス側入力端子にオフセット
回路３８から出力される信号ＶＦＣが入力される。アン
プ８１の出力端子はコンデンサＣ４１の第１端子とトラ
ンジスタＴ４１のゲートに接続されている。コンデンサ
Ｃ４１の第２端子は高電位電源に接続されている。トラ
ンジスタＴ４１はＰチャネルＭＯＳトランジスタからな
り、ソースが高電位電源に接続され、ドレインがプリア
ンプ３１の入力端子に接続されている。
【００８３】オフセット回路３８は抵抗Ｒ４１と電流源
８２を備える。抵抗Ｒ４１の第１端子には基準電圧ＶＲ
ＥＦが供給され、抵抗Ｒ４１の第２端子は電流源８２の
第１端子に接続され、電流源８１の第２端子は低電位電
源に接続されている。また、抵抗Ｒ４１の第２端子はア
ンプ８１のプラス側入力端子に接続されている。
８２を備える。抵抗Ｒ４１の第１端子には基準電圧ＶＲ
ＥＦが供給され、抵抗Ｒ４１の第２端子は電流源８２の
第１端子に接続され、電流源８１の第２端子は低電位電
源に接続されている。また、抵抗Ｒ４１の第２端子はア
ンプ８１のプラス側入力端子に接続されている。
【００８４】オフセット回路３８は、基準電圧ＶＲＥＦ
に基づいて生成したオフセット電圧ＶＦＣをＤＣ光キャ
ンセル回路３７に供給する。アンプ８１は、両入力端子
間の電位差に応じた信号Ｓ３１を出力する。トランジス
タＴ４１は信号Ｓ３１に応答してオン・オフし、オンし
たトランジスタＴ４１によりオフセット電流ＩＯＦがプ
リアンプ３１に供給される。
に基づいて生成したオフセット電圧ＶＦＣをＤＣ光キャ
ンセル回路３７に供給する。アンプ８１は、両入力端子
間の電位差に応じた信号Ｓ３１を出力する。トランジス
タＴ４１は信号Ｓ３１に応答してオン・オフし、オンし
たトランジスタＴ４１によりオフセット電流ＩＯＦがプ
リアンプ３１に供給される。
【００８５】従って、ＤＣ光キャンセル回路３７は、プ
リアンプ３１から出力される電圧信号ＶＢ１の電位がオ
フセット電圧ＶＦＣを越えるまでオフセット電流ＩＯＦ
を出力しない。
リアンプ３１から出力される電圧信号ＶＢ１の電位がオ
フセット電圧ＶＦＣを越えるまでオフセット電流ＩＯＦ
を出力しない。
【００８６】このオフセット電流ＩＯＦは、以下のよう
に設定される。入射光によりフォトダイオード２２が発
生する電流をＩpd、太陽光などのＤＣ光成分による電流
をＩdc、信号成分による電流をΔＩpdとすると、 Ｉpd＝Ｉdc＋ΔＩpd となる。
に設定される。入射光によりフォトダイオード２２が発
生する電流をＩpd、太陽光などのＤＣ光成分による電流
をＩdc、信号成分による電流をΔＩpdとすると、 Ｉpd＝Ｉdc＋ΔＩpd となる。
【００８７】ＤＣ光キャンセル回路３７は、電流ΔＩpd
のみをプリアンプ３１の入力信号とすることを目的とす
る。従って、オフセット回路３８は、ＤＣ成分の電流Ｉ
dcにてプリアンプ３１が飽和しない程度のオフセット電
圧ＶＦＣをＤＣ光キャンセル回路３７に供給する。
のみをプリアンプ３１の入力信号とすることを目的とす
る。従って、オフセット回路３８は、ＤＣ成分の電流Ｉ
dcにてプリアンプ３１が飽和しない程度のオフセット電
圧ＶＦＣをＤＣ光キャンセル回路３７に供給する。
【００８８】一例として、Ｉ−Ｖ変換のためにプリアン
プ３１の入出力端子間に接続された抵抗が２０ＫΩと
し、プリアンプ３１のＤＣバイアス変動許容量が０．２
Ｖとすると、オフセット量として０．２Ｖのオフセット
電圧ＶＦＣを供給する場合、Ｉdc＝１０μＡ（＝０．２
／２０Ｋ）のオフセットをつけたことと等価的に同じに
なる。従って、電流Ｉdc＝１０μＡまでは、ＤＣ光キャ
ンセル回路３７からオフセット電流ＩＯＦが出力されな
いため、ノイズが極めて少ない。
プ３１の入出力端子間に接続された抵抗が２０ＫΩと
し、プリアンプ３１のＤＣバイアス変動許容量が０．２
Ｖとすると、オフセット量として０．２Ｖのオフセット
電圧ＶＦＣを供給する場合、Ｉdc＝１０μＡ（＝０．２
／２０Ｋ）のオフセットをつけたことと等価的に同じに
なる。従って、電流Ｉdc＝１０μＡまでは、ＤＣ光キャ
ンセル回路３７からオフセット電流ＩＯＦが出力されな
いため、ノイズが極めて少ない。
【００８９】尚、室内で使用する場合は、フォトダイオ
ード２２のサイズにもよるが、ＤＣ成分Ｉdcが１０μＡ
以下であることが多いため、良好な通信が可能である。
尚、ＤＣ光キャンセル回路３７、オフセット回路３８の
回路構成を適宜変更してもよい。
ード２２のサイズにもよるが、ＤＣ成分Ｉdcが１０μＡ
以下であることが多いため、良好な通信が可能である。
尚、ＤＣ光キャンセル回路３７、オフセット回路３８の
回路構成を適宜変更してもよい。
【００９０】図１２は、別のオフセット回路３８ａを用
いた光受信アンプの一部回路図であり、この光受信アン
プは差動出力を持つプリアンプ３１ａ及びメインアンプ
３２ａを有している。
いた光受信アンプの一部回路図であり、この光受信アン
プは差動出力を持つプリアンプ３１ａ及びメインアンプ
３２ａを有している。
【００９１】プリアンプ３１ａは、高電位電源と低電位
電源の間に直列に接続された抵抗Ｒ４２，電流源８３
と、同様に接続された抵抗Ｒ４３，電流源８３を備え、
抵抗Ｒ４２と電流源８３の間のフォトダイオード２２が
接続されている。抵抗Ｒ４２，Ｒ４３と電流源８３，８
４の間からそれぞれ相補な電圧信号を出力する。
電源の間に直列に接続された抵抗Ｒ４２，電流源８３
と、同様に接続された抵抗Ｒ４３，電流源８３を備え、
抵抗Ｒ４２と電流源８３の間のフォトダイオード２２が
接続されている。抵抗Ｒ４２，Ｒ４３と電流源８３，８
４の間からそれぞれ相補な電圧信号を出力する。
【００９２】オフセット回路３８ａは、抵抗Ｒ４４，Ｒ
４５と電流源８５，８６を備え、プリアンプ３１ａから
出力される相補な電圧信号は、それぞれ抵抗Ｒ４４，Ｒ
４５を介してＤＣ光キャンセル回路３７のアンプ８１に
供給される。抵抗Ｒ４４とプリアンプ３１ａの出力端子
の間には電流源８５の第１端子が接続され、その電流源
８５の第２端子は低電位電源に接続されている。抵抗Ｒ
４５とアンプ８１の間には電流源８６の第１端子が接続
され、電流源８６の第２端子は低電位電源に接続されて
いる。
４５と電流源８５，８６を備え、プリアンプ３１ａから
出力される相補な電圧信号は、それぞれ抵抗Ｒ４４，Ｒ
４５を介してＤＣ光キャンセル回路３７のアンプ８１に
供給される。抵抗Ｒ４４とプリアンプ３１ａの出力端子
の間には電流源８５の第１端子が接続され、その電流源
８５の第２端子は低電位電源に接続されている。抵抗Ｒ
４５とアンプ８１の間には電流源８６の第１端子が接続
され、電流源８６の第２端子は低電位電源に接続されて
いる。
【００９３】このように構成されたオフセット回路３８
ａは、抵抗Ｒ４４，Ｒ４５の抵抗値Ｒｄと、電流源８
５，８６が流す電流Ｉｄにより決定されるオフセット電
圧ＶＦＣ（＝Ｒｄ×Ｉｄ）をＤＣ光キャンセル回路３７
に供給する。
ａは、抵抗Ｒ４４，Ｒ４５の抵抗値Ｒｄと、電流源８
５，８６が流す電流Ｉｄにより決定されるオフセット電
圧ＶＦＣ（＝Ｒｄ×Ｉｄ）をＤＣ光キャンセル回路３７
に供給する。
【００９４】図１３は、別のＤＣ光キャンセル回路３７
ａを含む回路図である。ＤＣ光キャンセル回路３７ａ
は、アンプ９２、コンデンサＣ４１、トランジスタＴ４
１、抵抗Ｒ４６、電流源９３，９４、スイッチＳＷ１，
ＳＷ２を含む。アンプ９２は、マイナス側入力端子にプ
リアンプ３１から出力される電圧信号ＶＢ１が入力さ
れ、プラス側入力端子にオフセット回路３８から出力さ
れる信号ＶＦＣが入力される。アンプ９２の出力端子は
スイッチＳＷ１を介してコンデンサＣ４１の第１端子と
トランジスタＴ４１のゲートに接続されている。コンデ
ンサＣ４１の第２端子は高電位電源に接続されている。
トランジスタＴ４１は例えばＰチャネルＭＯＳトランジ
スタからなり、ソースが抵抗Ｒ４６を介して高電位電源
に接続され、ドレインがプリアンプ３１の入力端子に接
続されている。アンプ９２には、電流源９３が接続され
るとともにスイッチＳＷ２を介して電流源９４が接続さ
れている。そして、メインアンプ３２の入力端子はスイ
ッチＳＷ３を介してプリアンプ３１に接続されている。
ａを含む回路図である。ＤＣ光キャンセル回路３７ａ
は、アンプ９２、コンデンサＣ４１、トランジスタＴ４
１、抵抗Ｒ４６、電流源９３，９４、スイッチＳＷ１，
ＳＷ２を含む。アンプ９２は、マイナス側入力端子にプ
リアンプ３１から出力される電圧信号ＶＢ１が入力さ
れ、プラス側入力端子にオフセット回路３８から出力さ
れる信号ＶＦＣが入力される。アンプ９２の出力端子は
スイッチＳＷ１を介してコンデンサＣ４１の第１端子と
トランジスタＴ４１のゲートに接続されている。コンデ
ンサＣ４１の第２端子は高電位電源に接続されている。
トランジスタＴ４１は例えばＰチャネルＭＯＳトランジ
スタからなり、ソースが抵抗Ｒ４６を介して高電位電源
に接続され、ドレインがプリアンプ３１の入力端子に接
続されている。アンプ９２には、電流源９３が接続され
るとともにスイッチＳＷ２を介して電流源９４が接続さ
れている。そして、メインアンプ３２の入力端子はスイ
ッチＳＷ３を介してプリアンプ３１に接続されている。
【００９５】このＤＣ光キャンセル回路３７ａは、図１
５に示す光通信装置２０ａに備えられたものである。光
通信装置２０ａは、発光ダイオード２１、フォトダイオ
ード２２、送受信回路２３ａを備える。送受信回路２３
ａは、光送信アンプ２４、光受信アンプ２５ａを含む。
５に示す光通信装置２０ａに備えられたものである。光
通信装置２０ａは、発光ダイオード２１、フォトダイオ
ード２２、送受信回路２３ａを備える。送受信回路２３
ａは、光送信アンプ２４、光受信アンプ２５ａを含む。
【００９６】光受信アンプ２５ａは信号生成回路９１を
有している。この信号生成回路９１は、信号生成回路９
１は遅延回路を含み、送信信号ＴＸに応答して図１４に
示すように、制御信号ＣＳ１〜ＣＳ３を生成する。詳し
くは、信号生成回路９１は、送信信号ＴＸのオン期間と
所定の第１ディレイ期間ＴＤ１の間、図１３の第１スイ
ッチＳＷ１をオフするように第１制御信号ＣＳ１を生成
する。また、信号生成回路９１は、送信信号ＴＸがオフ
してから第１ディレイ期間ＴＤ１経過後、即ち第１スイ
ッチＳＷ１をオンしてから所定の第２ディレイ期間ＴＤ
２だけ第２スイッチＳＷ２をオンするように第２制御信
号ＣＳ２を生成する。更に、信号生成回路９１は、送信
信号ＴＸがオンしてから光受信アンプ２５ａが安定する
まで第３スイッチＳＷ３をオフするように第３制御信号
ＣＳ３を生成する。
有している。この信号生成回路９１は、信号生成回路９
１は遅延回路を含み、送信信号ＴＸに応答して図１４に
示すように、制御信号ＣＳ１〜ＣＳ３を生成する。詳し
くは、信号生成回路９１は、送信信号ＴＸのオン期間と
所定の第１ディレイ期間ＴＤ１の間、図１３の第１スイ
ッチＳＷ１をオフするように第１制御信号ＣＳ１を生成
する。また、信号生成回路９１は、送信信号ＴＸがオフ
してから第１ディレイ期間ＴＤ１経過後、即ち第１スイ
ッチＳＷ１をオンしてから所定の第２ディレイ期間ＴＤ
２だけ第２スイッチＳＷ２をオンするように第２制御信
号ＣＳ２を生成する。更に、信号生成回路９１は、送信
信号ＴＸがオンしてから光受信アンプ２５ａが安定する
まで第３スイッチＳＷ３をオフするように第３制御信号
ＣＳ３を生成する。
【００９７】このように構成された光受信アンプ２５ａ
（ＤＣ光キャンセル回路３７ａ）は、半２重の光空間通
信において、送信しているときの発光ダイオード２１の
自発光による不具合を解消する。即ち、送信に用いられ
る自発光はフォトダイオード２２に入射され、結果とし
て大光量が入射された状態と等価となる。従って、送信
から受信に切り替わった場合に、正常な状態に戻るまで
に時間がかかる場合がある。
（ＤＣ光キャンセル回路３７ａ）は、半２重の光空間通
信において、送信しているときの発光ダイオード２１の
自発光による不具合を解消する。即ち、送信に用いられ
る自発光はフォトダイオード２２に入射され、結果とし
て大光量が入射された状態と等価となる。従って、送信
から受信に切り替わった場合に、正常な状態に戻るまで
に時間がかかる場合がある。
【００９８】従って、送信中（送信信号ＴＸがオンの期
間）及びそのための発光による影響がなくなるまでの
間、第１スイッチＳＷ１をオフすることで、ＤＣ光キャ
ンセル回路３７ａを非動作状態とする。その後、第２ス
イッチＳＷ２をオンすることで、アンプ９２に供給する
電流量を通常（第２スイッチＳＷ２がオフ時）より多く
することでコンデンサＣ４１の充放電を高速にし、プリ
アンプ３１の入力端子と出力端子の電位差（オフセッ
ト）を短時間で解消する。そして、光受信アンプ２５ａ
の系が安定するまで、受信信号ＲＸを無信号状態と同じ
論理に固定するよう第３スイッチＳＷ３を制御する。
間）及びそのための発光による影響がなくなるまでの
間、第１スイッチＳＷ１をオフすることで、ＤＣ光キャ
ンセル回路３７ａを非動作状態とする。その後、第２ス
イッチＳＷ２をオンすることで、アンプ９２に供給する
電流量を通常（第２スイッチＳＷ２がオフ時）より多く
することでコンデンサＣ４１の充放電を高速にし、プリ
アンプ３１の入力端子と出力端子の電位差（オフセッ
ト）を短時間で解消する。そして、光受信アンプ２５ａ
の系が安定するまで、受信信号ＲＸを無信号状態と同じ
論理に固定するよう第３スイッチＳＷ３を制御する。
【００９９】以上のように光受信アンプ２５ａを構成す
ることで、送信から受信に切り替わった時のＤＣ成分の
キャンセル時間を短縮する。尚、第３スイッチＳＷ３を
省略しても良い。また、第３スイッチＳＷ３をコンパレ
ータ３３の入力又は出力に設けても良い。
ることで、送信から受信に切り替わった時のＤＣ成分の
キャンセル時間を短縮する。尚、第３スイッチＳＷ３を
省略しても良い。また、第３スイッチＳＷ３をコンパレ
ータ３３の入力又は出力に設けても良い。
【０１００】また、図１６に示すＤＣ光キャンセル回路
３７ｂを用いて実施しても良い。このＤＣ光キャンセル
回路３７ｂは、図１３に示すＤＣ光キャンセル回路３７
ａに対して、第４スイッチＳＷ４、抵抗Ｒ４７、第２ト
ランジスタＴ４２、電流源９５が追加されている。第４
スイッチＳＷ４は、第１端子が第１トランジスタＴ４１
のゲートに接続され、第２端子が第２トランジスタＴ４
２のゲートに接続されている。第２トランジスタＴ４２
はＰチャネルＭＯＳトランジスタからなり、ソースが抵
抗Ｒ４７を介して高電位電源に接続され、ドレインが電
流源９５の第１端子に接続され、電流源９５の第２端子
は低電位電源に接続されている。
３７ｂを用いて実施しても良い。このＤＣ光キャンセル
回路３７ｂは、図１３に示すＤＣ光キャンセル回路３７
ａに対して、第４スイッチＳＷ４、抵抗Ｒ４７、第２ト
ランジスタＴ４２、電流源９５が追加されている。第４
スイッチＳＷ４は、第１端子が第１トランジスタＴ４１
のゲートに接続され、第２端子が第２トランジスタＴ４
２のゲートに接続されている。第２トランジスタＴ４２
はＰチャネルＭＯＳトランジスタからなり、ソースが抵
抗Ｒ４７を介して高電位電源に接続され、ドレインが電
流源９５の第１端子に接続され、電流源９５の第２端子
は低電位電源に接続されている。
【０１０１】第４スイッチＳＷ４は、第１スイッチＳＷ
１の反転論理でオン／オフする。例えば、図１７に示す
ように、第１スイッチＳＷ１は、Ｌレベルの第１制御信
号ＣＳ１に応答してオンし、Ｈレベルの第１制御信号Ｃ
Ｓ１に応答してオフする。一方、第４スイッチＳＷ４
は、Ｌレベルの第１制御信号ＣＳ１に応答してオフし、
Ｈレベルの第１制御信号ＣＳ１に応答してオンする。
尚、第４スイッチＳＷ４をオンオフ制御する信号を第１
制御信号ＣＳ１と別に図１５の信号生成回路９１におい
て生成する構成としても良い。
１の反転論理でオン／オフする。例えば、図１７に示す
ように、第１スイッチＳＷ１は、Ｌレベルの第１制御信
号ＣＳ１に応答してオンし、Ｈレベルの第１制御信号Ｃ
Ｓ１に応答してオフする。一方、第４スイッチＳＷ４
は、Ｌレベルの第１制御信号ＣＳ１に応答してオフし、
Ｈレベルの第１制御信号ＣＳ１に応答してオンする。
尚、第４スイッチＳＷ４をオンオフ制御する信号を第１
制御信号ＣＳ１と別に図１５の信号生成回路９１におい
て生成する構成としても良い。
【０１０２】第２トランジスタＴ４２には、電流源９５
によりアイドル電流が流れており、その電流値によって
ゲート−ソース間電圧ＶＧＳが発生している。図１５の
発光ダイオード２１を送信信号ＴＸに基づいて発光させ
ているとき、第１スイッチＳＷ１はオフし、第４スイッ
チＳＷ４がオンする。この時、第１トランジスタＴ４１
のゲートに第２トランジスタＴ４２のゲート−ソース間
電圧ＶＧＳに基づく電位が印加される。この印加電圧
は、第１トランジスタＴ４１のデート電位がＤＣ的にハ
イ・インピーダンスになるのを防ぐ。
によりアイドル電流が流れており、その電流値によって
ゲート−ソース間電圧ＶＧＳが発生している。図１５の
発光ダイオード２１を送信信号ＴＸに基づいて発光させ
ているとき、第１スイッチＳＷ１はオフし、第４スイッ
チＳＷ４がオンする。この時、第１トランジスタＴ４１
のゲートに第２トランジスタＴ４２のゲート−ソース間
電圧ＶＧＳに基づく電位が印加される。この印加電圧
は、第１トランジスタＴ４１のデート電位がＤＣ的にハ
イ・インピーダンスになるのを防ぐ。
【０１０３】送信が終了（発光ダイオード２１の発光が
停止）し、遅延時間ＴＤ１経過後に第１スイッチＳＷ１
がオンし、第４スイッチＳＷ４がオフする。そして、ア
ンプ９２は入力端子の電位差に対応する電流を第１トラ
ンジスタＴ４１のゲートに供給する。この時、第１トラ
ンジスタＴ４１は、ゲートに第２トランジスタＴ４２の
ゲート−ソース間電圧ＶＧＳに応じた電位が印加されて
いたため、該トランジスタＴ４１のゲート−ソース間電
圧ＶＧＳが所望の値に設定するまでの時間が短い。即
ち、ＤＣ光キャンセル回路３７ｂの動作を早く正常な状
態に戻すことができる。
停止）し、遅延時間ＴＤ１経過後に第１スイッチＳＷ１
がオンし、第４スイッチＳＷ４がオフする。そして、ア
ンプ９２は入力端子の電位差に対応する電流を第１トラ
ンジスタＴ４１のゲートに供給する。この時、第１トラ
ンジスタＴ４１は、ゲートに第２トランジスタＴ４２の
ゲート−ソース間電圧ＶＧＳに応じた電位が印加されて
いたため、該トランジスタＴ４１のゲート−ソース間電
圧ＶＧＳが所望の値に設定するまでの時間が短い。即
ち、ＤＣ光キャンセル回路３７ｂの動作を早く正常な状
態に戻すことができる。
【０１０４】次に、図１のクランプ検出回路３９、パル
ス合成回路４０、大信号検出回路４１を説明する。図１
８は、クランプ検出回路３９、パルス合成回路４０、大
信号検出回路４１を説明する回路図であり、図１９は、
図１８の動作波形図である。尚、図１８のクランプ回路
１０１は、プリアンプ３１が有するクランプ回路を示し
たものである。
ス合成回路４０、大信号検出回路４１を説明する。図１
８は、クランプ検出回路３９、パルス合成回路４０、大
信号検出回路４１を説明する回路図であり、図１９は、
図１８の動作波形図である。尚、図１８のクランプ回路
１０１は、プリアンプ３１が有するクランプ回路を示し
たものである。
【０１０５】クランプ回路１０１は、抵抗Ｒ５１とトラ
ンジスタＴ５１を含み、トランジスタＴ５１のベースに
はクランプバイアスが供給されている。抵抗Ｒ５１とト
ランジスタＴ５１の間のノードはクランプ検出回路３９
に接続されている。
ンジスタＴ５１を含み、トランジスタＴ５１のベースに
はクランプバイアスが供給されている。抵抗Ｒ５１とト
ランジスタＴ５１の間のノードはクランプ検出回路３９
に接続されている。
【０１０６】クランプ検出回路３９は、コンパレータ１
０２、抵抗Ｒ５２、電流源１０３を含む。コンパレータ
１０２は、プラス側入力端子がクランプ回路１０１に接
続され、該クランプ回路１０１の動作状態に応じた信号
ＶＢ５が入力される。コンパレータ１０２は、マイナス
側入力端子が抵抗Ｒ５２と電流源１０３の第１端子に接
続され、抵抗Ｒ５２の第２端子は高電位電源に接続さ
れ、電流源１０３の第２端子は低電位電源に接続されて
いる。
０２、抵抗Ｒ５２、電流源１０３を含む。コンパレータ
１０２は、プラス側入力端子がクランプ回路１０１に接
続され、該クランプ回路１０１の動作状態に応じた信号
ＶＢ５が入力される。コンパレータ１０２は、マイナス
側入力端子が抵抗Ｒ５２と電流源１０３の第１端子に接
続され、抵抗Ｒ５２の第２端子は高電位電源に接続さ
れ、電流源１０３の第２端子は低電位電源に接続されて
いる。
【０１０７】このように構成されたクランプ検出回路３
９は、クランプ回路１０１の動作状態を検出した信号Ｖ
Ｂ５と、抵抗Ｒ５２と電流源１０３により定まる基準電
圧との電位差に応じた第２受信信号Ｓ２を出力する。
９は、クランプ回路１０１の動作状態を検出した信号Ｖ
Ｂ５と、抵抗Ｒ５２と電流源１０３により定まる基準電
圧との電位差に応じた第２受信信号Ｓ２を出力する。
【０１０８】大信号検出回路４１は、電圧保持回路（ピ
ークホールド回路）１０４とコンパレータ１０５を含
む。ピークホールド回路１０４にはプリアンプ３１から
出力される電圧信号ＶＢ１が入力される。ピークホール
ド回路１０４は、電圧信号ＶＢ１のピークレベルを保持
したレベルを持つ信号Ｓ４１を出力する。コンパレータ
１０５はピークホールド回路１０４の出力信号Ｓ４１と
基準電圧ＶＲＥＦが入力され、両入力信号の電位差に基
づく検出信号Ｓ３を出力する。
ークホールド回路）１０４とコンパレータ１０５を含
む。ピークホールド回路１０４にはプリアンプ３１から
出力される電圧信号ＶＢ１が入力される。ピークホール
ド回路１０４は、電圧信号ＶＢ１のピークレベルを保持
したレベルを持つ信号Ｓ４１を出力する。コンパレータ
１０５はピークホールド回路１０４の出力信号Ｓ４１と
基準電圧ＶＲＥＦが入力され、両入力信号の電位差に基
づく検出信号Ｓ３を出力する。
【０１０９】パルス合成回路４０は、インバータ回路１
０６、ノア回路１０７〜１０９を含む。インバータ回路
１０６は、検出信号Ｓ３が入力され、該検出信号Ｓ３を
反転した信号Ｓ４２を出力する。第１ノア回路１０７に
は第１受信信号Ｓ１と検出信号Ｓ３が入力される。第１
ノア回路１０７は、第１受信信号Ｓ１と検出信号Ｓ３を
否定論理和演算して生成した信号Ｓ４３を出力する。第
２ノア回路１０８には第２受信信号Ｓ２とインバータ回
路１０６の出力信号Ｓ４２が入力される。第２ノア回路
１０８は、第２受信信号Ｓ２と信号Ｓ４２を否定論理和
演算して生成した信号Ｓ４４を出力する。第３ノア回路
１０９には第１及び第２ノア回路１０７，１０８の出力
信号Ｓ４３，Ｓ４４が入力される。第３ノア回路１０９
は、信号Ｓ４３，Ｓ４４を否定論理和演算して生成した
信号Ｓ４を出力する。
０６、ノア回路１０７〜１０９を含む。インバータ回路
１０６は、検出信号Ｓ３が入力され、該検出信号Ｓ３を
反転した信号Ｓ４２を出力する。第１ノア回路１０７に
は第１受信信号Ｓ１と検出信号Ｓ３が入力される。第１
ノア回路１０７は、第１受信信号Ｓ１と検出信号Ｓ３を
否定論理和演算して生成した信号Ｓ４３を出力する。第
２ノア回路１０８には第２受信信号Ｓ２とインバータ回
路１０６の出力信号Ｓ４２が入力される。第２ノア回路
１０８は、第２受信信号Ｓ２と信号Ｓ４２を否定論理和
演算して生成した信号Ｓ４４を出力する。第３ノア回路
１０９には第１及び第２ノア回路１０７，１０８の出力
信号Ｓ４３，Ｓ４４が入力される。第３ノア回路１０９
は、信号Ｓ４３，Ｓ４４を否定論理和演算して生成した
信号Ｓ４を出力する。
【０１１０】上記のように構成されたクランプ検出回路
３９、パルス合成回路４０、大信号検出回路４１の作用
を説明する。図１９は、上記各回路３９〜４１における
要部信号の波形図である。
３９、パルス合成回路４０、大信号検出回路４１の作用
を説明する。図１９は、上記各回路３９〜４１における
要部信号の波形図である。
【０１１１】プリアンプ３１の電圧信号ＶＢ１が小信号
の場合、ピークホールド回路１０４の出力信号Ｓ４１は
コンパレータ１０５に供給される基準電圧ＶＲＥＦを超
えない。従って、大信号検出回路４１はＬレベルの検出
信号Ｓ３を出力する。この時、コンパレータ３３が出力
する第１受信信号Ｓ１は規定内のパルス幅を持つ。パル
ス合成回路４０は、この検出信号Ｓ３に応答して第１受
信信号Ｓ１と実質的に同じ波形を持つ信号Ｓ４を出力す
る。そして、図１の論理確定期間回路３４は、この信号
Ｓ４と実質的に同じ波形を持つ受信信号ＲＸを出力す
る。
の場合、ピークホールド回路１０４の出力信号Ｓ４１は
コンパレータ１０５に供給される基準電圧ＶＲＥＦを超
えない。従って、大信号検出回路４１はＬレベルの検出
信号Ｓ３を出力する。この時、コンパレータ３３が出力
する第１受信信号Ｓ１は規定内のパルス幅を持つ。パル
ス合成回路４０は、この検出信号Ｓ３に応答して第１受
信信号Ｓ１と実質的に同じ波形を持つ信号Ｓ４を出力す
る。そして、図１の論理確定期間回路３４は、この信号
Ｓ４と実質的に同じ波形を持つ受信信号ＲＸを出力す
る。
【０１１２】次に、プリアンプ３１の電圧信号ＶＢ１が
大信号の場合、ピークホールド回路１０４の出力信号Ｓ
４１はコンパレータ１０５に供給される基準電圧ＶＲＥ
Ｆを超える。従って、大信号検出回路４１はＨレベルの
検出信号Ｓ３を出力する。この時、コンパレータ３３が
出力する第１受信信号Ｓ１は裾引きにより規定以上のパ
ルス幅を持ち、クランプ検出回路３９が出力する第２受
信信号Ｓ２は規定内のパルス幅を持つ。パルス合成回路
４０は、この検出信号Ｓ３に応答して第２受信信号Ｓ２
と実質的に同じ波形を持つ信号Ｓ４を出力する。そし
て、図１の論理確定期間回路３４は、この信号Ｓ４と実
質的に同じ波形を持つ受信信号ＲＸを出力する。
大信号の場合、ピークホールド回路１０４の出力信号Ｓ
４１はコンパレータ１０５に供給される基準電圧ＶＲＥ
Ｆを超える。従って、大信号検出回路４１はＨレベルの
検出信号Ｓ３を出力する。この時、コンパレータ３３が
出力する第１受信信号Ｓ１は裾引きにより規定以上のパ
ルス幅を持ち、クランプ検出回路３９が出力する第２受
信信号Ｓ２は規定内のパルス幅を持つ。パルス合成回路
４０は、この検出信号Ｓ３に応答して第２受信信号Ｓ２
と実質的に同じ波形を持つ信号Ｓ４を出力する。そし
て、図１の論理確定期間回路３４は、この信号Ｓ４と実
質的に同じ波形を持つ受信信号ＲＸを出力する。
【０１１３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）論理確定期間回路３４は、コンパレータ３３から
出力される第１受信信号Ｓ１を入力し、第１受信信号Ｓ
１の遷移後にその遷移レベルを所定期間の間確定して受
信信号ＲＸを出力するようにした。その結果、受信信号
ＲＸによりノイズが発生しても、そのノイズが受信信号
ＲＸに表れるのを防ぐことができ、内部回路に対するノ
イズの影響を無くすことができる。
ば、以下の効果を奏する。 （１）論理確定期間回路３４は、コンパレータ３３から
出力される第１受信信号Ｓ１を入力し、第１受信信号Ｓ
１の遷移後にその遷移レベルを所定期間の間確定して受
信信号ＲＸを出力するようにした。その結果、受信信号
ＲＸによりノイズが発生しても、そのノイズが受信信号
ＲＸに表れるのを防ぐことができ、内部回路に対するノ
イズの影響を無くすことができる。
【０１１４】（２）論理確定期間回路３４は、積分回路
５１を有している。従って、積分回路５１の時定数以下
のパルス、即ち規定未満のパルスをリジェクトすること
ができる。
５１を有している。従って、積分回路５１の時定数以下
のパルス、即ち規定未満のパルスをリジェクトすること
ができる。
【０１１５】（３）振幅制限回路３５は、メインアンプ
３２の出力信号ＶＢ２をそのメインアンプ３２の入力信
号の大小に応じて増幅動作又は整流動作して信号ＶＢ３
を生成する。ＤＣＦＢ回路３６は、その信号ＶＢ３に応
じた電流をメインアンプ３２に帰還する。従って、メイ
ンアンプ３２の入力信号に対して帰還量の変動を抑え、
メインアンプ３２のＤＣオフセットをキャンセルするこ
とができる。
３２の出力信号ＶＢ２をそのメインアンプ３２の入力信
号の大小に応じて増幅動作又は整流動作して信号ＶＢ３
を生成する。ＤＣＦＢ回路３６は、その信号ＶＢ３に応
じた電流をメインアンプ３２に帰還する。従って、メイ
ンアンプ３２の入力信号に対して帰還量の変動を抑え、
メインアンプ３２のＤＣオフセットをキャンセルするこ
とができる。
【０１１６】（４）ＤＣ光キャンセル回路３７にオフセ
ットを与えるオフセット回路３８を設けた。ＤＣ光キャ
ンセル回路３７は、与えられたオフセットに応じたＤＣ
成分を持つ電流が流れるまで動作しない。従って、所定
のＤＣ成分が発生するまでそのＤＣ成分のキャンセルを
行わないので、ノイズの増加を抑え、受信感度の低下を
防止することができる。
ットを与えるオフセット回路３８を設けた。ＤＣ光キャ
ンセル回路３７は、与えられたオフセットに応じたＤＣ
成分を持つ電流が流れるまで動作しない。従って、所定
のＤＣ成分が発生するまでそのＤＣ成分のキャンセルを
行わないので、ノイズの増加を抑え、受信感度の低下を
防止することができる。
【０１１７】（５）クランプ検出回路３９は、プリアン
プ３１のクランプ回路の電流に基づいて第２受信信号Ｓ
２を生成する。パルス合成回路４０は、コンパレータ３
３から出力される第１受信信号Ｓ１と第２受信信号Ｓ２
を合成して第３受信信号（受信信号ＲＸ）を出力する。
第２受信信号Ｓ２は、入射光の大小に影響を受けず、す
そ引きが少ない。従って、入射光が少ない場合には第１
受信信号Ｓ１を用い、入射光が多い場合には第２受信信
号Ｓ２を用いることで、受信信号ＲＸのパルスの広がり
を抑えることができる。
プ３１のクランプ回路の電流に基づいて第２受信信号Ｓ
２を生成する。パルス合成回路４０は、コンパレータ３
３から出力される第１受信信号Ｓ１と第２受信信号Ｓ２
を合成して第３受信信号（受信信号ＲＸ）を出力する。
第２受信信号Ｓ２は、入射光の大小に影響を受けず、す
そ引きが少ない。従って、入射光が少ない場合には第１
受信信号Ｓ１を用い、入射光が多い場合には第２受信信
号Ｓ２を用いることで、受信信号ＲＸのパルスの広がり
を抑えることができる。
【０１１８】尚、前記各実施の形態は、以下の態様に変
更してもよい。 ○上記各実施の形態では、大信号検出回路４１はプリア
ンプ３１の出力信号に基づいて入射光の大小（光受信ア
ンプ２５の入力信号の大小）を判断するようにしたが、
これにメインアンプ３２の出力信号ＶＢ２を用いて実施
しても良い。
更してもよい。 ○上記各実施の形態では、大信号検出回路４１はプリア
ンプ３１の出力信号に基づいて入射光の大小（光受信ア
ンプ２５の入力信号の大小）を判断するようにしたが、
これにメインアンプ３２の出力信号ＶＢ２を用いて実施
しても良い。
【０１１９】○上記実施の形態において、受信回路２５
の構成を適宜変更して実施しても良い。即ち、論理確定
期間回路３４を備えた受信回路、振幅制限回路３５を備
えた受信回路、オフセット回路３８を備えた受信回路、
クランプ検出回路３９とパルス合成回路４０と大信号検
出回路４１を備えた受信回路に具体化すること。また、
論理確定期間回路３４と振幅制限回路３５を備えた受信
回路、論理確定期間回路３４とオフセット回路３８を備
えた受信回路、論理確定期間回路３４とクランプ検出回
路３９とパルス合成回路４０と大信号検出回路４１を備
えた受信回路に具体化すること。論理確定期間回路３４
と振幅制限回路３５とオフセット回路３８を備えた受信
回路、論理確定期間回路３４と振幅制限回路３５とクラ
ンプ検出回路３９とパルス合成回路４０と大信号検出回
路４１を備えた受信回路に具体化すること。振幅制限回
路３５とオフセット回路３８を備えた受信回路、振幅制
限回路３５とクランプ検出回路３９とパルス合成回路４
０と大信号検出回路４１を備えた受信回路に具体化する
こと。オフセット回路３８とクランプ検出回路３９とパ
ルス合成回路４０と大信号検出回路４１を備えた受信回
路に具体化すること。
の構成を適宜変更して実施しても良い。即ち、論理確定
期間回路３４を備えた受信回路、振幅制限回路３５を備
えた受信回路、オフセット回路３８を備えた受信回路、
クランプ検出回路３９とパルス合成回路４０と大信号検
出回路４１を備えた受信回路に具体化すること。また、
論理確定期間回路３４と振幅制限回路３５を備えた受信
回路、論理確定期間回路３４とオフセット回路３８を備
えた受信回路、論理確定期間回路３４とクランプ検出回
路３９とパルス合成回路４０と大信号検出回路４１を備
えた受信回路に具体化すること。論理確定期間回路３４
と振幅制限回路３５とオフセット回路３８を備えた受信
回路、論理確定期間回路３４と振幅制限回路３５とクラ
ンプ検出回路３９とパルス合成回路４０と大信号検出回
路４１を備えた受信回路に具体化すること。振幅制限回
路３５とオフセット回路３８を備えた受信回路、振幅制
限回路３５とクランプ検出回路３９とパルス合成回路４
０と大信号検出回路４１を備えた受信回路に具体化する
こと。オフセット回路３８とクランプ検出回路３９とパ
ルス合成回路４０と大信号検出回路４１を備えた受信回
路に具体化すること。
【０１２０】○上記各実施の形態では、フォトダイオー
ド２２を使用したが、その他の受光素子に置換してもよ
い。 ○上記各形態では、発光ダイオード２１を使用したが、
その他の発光素子、例えば半導体レーザー等に置換して
もよい。
ド２２を使用したが、その他の受光素子に置換してもよ
い。 ○上記各形態では、発光ダイオード２１を使用したが、
その他の発光素子、例えば半導体レーザー等に置換して
もよい。
【０１２１】○上記各形態では、発光ダイオード２１と
フォトダイオード２２を光通信装置２０に備えたが、そ
れらを外部端子に接続する光通信装置に具体化しても良
い。 ○上記各形態では、送受信回路２３を含む光通信装置２
０に具体化したが、光送信アンプ２４を備えた光送信装
置と、光受信アンプ２５を備えた光受信装置の別々の装
置に具体化して実施しても良い。
フォトダイオード２２を光通信装置２０に備えたが、そ
れらを外部端子に接続する光通信装置に具体化しても良
い。 ○上記各形態では、送受信回路２３を含む光通信装置２
０に具体化したが、光送信アンプ２４を備えた光送信装
置と、光受信アンプ２５を備えた光受信装置の別々の装
置に具体化して実施しても良い。
【０１２２】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） 受信電流を電圧信号に変換する増幅器と、
その増幅器の電圧信号をしきい値に基づいて２値化した
２値信号を生成する比較器とを備えた受信回路におい
て、前記比較器の２値信号を入力し、該２値信号の遷移
後にその遷移したレベルを所定期間確定する論理確定期
間回路を備えた受信回路。（１） （付記２） 前記論理確定期間回路は、前記２値信号の
遷移に応答してその遷移からレベルを確定する前記所定
期間に対応した所定幅を有するパルス信号を生成するワ
ンショット回路を備え、前記２値信号と前記パルス信号
を合成して受信信号を生成する付記１記載の受信回路。
（２） （付記３） 前記論理確定期間回路は、前記２値信号が
入力される積分回路を備え、前記ワンショット回路は前
記積分回路の出力信号に基づいて前記パルス信号を生成
する付記１又は２記載の受信回路。（３） （付記４） 前記論理確定期間回路は、前記２値信号が
入力される積分回路と、前記積分回路の出力信号を反転
した信号を出力するインバータ回路と、前記インバータ
回路の出力信号に基づいて前記所定幅を有する第１パル
ス信号を生成する第１のワンショット回路と、前記イン
バータ回路の出力信号と前記第１パルス信号を合成する
第１の信号合成回路と、前記第１の信号合成回路の出力
信号に基づいて前記所定幅を有する第２パルス信号を生
成する第２のワンショット回路と、前記第１の信号合成
回路の出力信号と前記第２パルス信号を合成して受信信
号を生成する第２の信号合成回路と、を備えた付記１記
載の受信回路。 （付記５） 前記積分回路は、出力信号のレベルの変化
に対する時定数にヒステリシスを持つ付記３又は４記載
の受信回路。 （付記６） 前記増幅器は、前記受信電流を電圧信号に
変換する第１の増幅器と、該第１の増幅器の出力信号を
増幅する第２の増幅器とから構成され、前記第１及び第
２の増幅器の間、又は前記第２の増幅器と前記比較器の
間に、ヒステリシスを持つ信号を出力するヒステリシス
回路を挿入接続した付記１記載の受信回路。 （付記７） 前記ヒステリシス回路は、前記第２の増幅
器又は前記比較器の２つの入力信号に前記論理確定期間
に応じてヒステリシスを与える付記６記載の受信回路。 （付記８） 受信電流を電圧信号に変換する第１の増幅
器と、該第１の増幅器の出力信号を増幅する第２の増幅
器と、該第２の増幅器の出力信号をしきい値に基づいて
２値化して受信信号を生成する比較器とを備えた受信回
路において、前記第２の増幅器の出力信号を前記第２の
増幅器の入力信号の大小に応じて増幅動作又は整流動作
して信号を生成する振幅制限回路と、前記振幅制限回路
にて生成した信号に基づいて前記第２の増幅器にその入
力オフセットをキャンセルするべく帰還する信号を生成
する帰還回路と、を備えた受信回路。（４） （付記９） 前記振幅制限回路は、整流素子と、該整流
素子と並列に接続されたスイッチング素子を備え、該ス
イッチング素子のオンオフにより増幅動作と整流動作が
切り替えられ、該切り替えられた動作により前記第２の
増幅器の出力信号に基づく信号を生成する整流回路と、
前記第２の増幅器の出力信号に基づいて前記スイッチン
グ素子を制御する制御信号を生成する制御回路と、を備
えた付記８記載の受信回路。（５） （付記１０） 前記制御回路は、前記第２の増幅器の出
力信号のピーク電圧を保持する電圧保持回路と、前記電
圧保持回路の出力信号と基準電圧とを比較して前記制御
信号を生成する比較器と、を備えた付記９記載の受信回
路。 （付記１１） 受信電流を電圧信号に変換する第１の増
幅器と、該第１の増幅器の出力信号を増幅する第２の増
幅器と、該第２の増幅器の出力信号をしきい値に基づい
て２値化して受信信号を生成する比較器とを備えた受信
回路において、前記電圧信号に基づいて前記受信電流の
ＤＣ成分をキャンセルするための信号を生成するキャン
セル回路と、前記ＤＣ成分前記キャンセル回路が前記キ
ャンセル回路の入力信号にオフセットを与えるオフセッ
ト回路と、を備えた受信回路。（６） （付記１２） 送信信号のある期間は前記キャンセル回
路を非動作状態に制御する制御回路を備えた付記１１記
載の受信回路。（７） （付記１３） 前記制御回路は、前記送信信号が消失し
た後、前記キャンセル回路の電流駆動能力を所定期間増
加させるようにした付記１２記載の受信回路。（付記１
４） 前記受信電流のＤＣ成分をキャンセルするための
電流を流す第１トランジスタと並列に第２トランジスタ
を備え、非動作状態のときに前記第２トランジスタのゲ
ート電位を前記第１トランジスタのゲートに印加するよ
うにした付記１２又は１３記載の受信回路。 （付記１５） 受信電流を電圧信号に変換する第１の増
幅器と、該第１の増幅器の出力信号を増幅する第２の増
幅器と、該第２の増幅器の出力信号をしきい値に基づい
て２値化して受信信号を生成する比較器とを備えた受信
回路において、第１の増幅器のクランプ回路に流れる電
流に対応するパルスを有する第２受信信号を生成するク
ランプ検出回路と、前記比較器から出力される第１受信
信号と前記第２受信信号が入力され、該第１受信信号と
第２受信信号を合成して第３受信信号を生成するパルス
合成回路と、を備えた受信回路。（８） （付記１６） 前記第２の増幅器の入力信号と基準電圧
を比較して生成した検出信号を出力する大信号検出回路
を備え、前記パルス合成回路は、前記検出信号に基づい
て前記第１受信信号又は第２受信信号を出力する付記１
５記載の受信回路。（９） （付記１７） 前記大信号検出回路は、入力信号のピー
ク電圧を保持した保持電圧を出力する電圧保持回路と、
前記保持電圧と前記基準電圧とを比較して前記検出信号
を生成する比較器とを備えた付記１６記載の受信回路。 （付記１８） 付記１、付記８、付記１１、付記１５の
うちの少なくとも２項に記載の構成を備えた受信回路。
（１０）
下のようになる。 （付記１） 受信電流を電圧信号に変換する増幅器と、
その増幅器の電圧信号をしきい値に基づいて２値化した
２値信号を生成する比較器とを備えた受信回路におい
て、前記比較器の２値信号を入力し、該２値信号の遷移
後にその遷移したレベルを所定期間確定する論理確定期
間回路を備えた受信回路。（１） （付記２） 前記論理確定期間回路は、前記２値信号の
遷移に応答してその遷移からレベルを確定する前記所定
期間に対応した所定幅を有するパルス信号を生成するワ
ンショット回路を備え、前記２値信号と前記パルス信号
を合成して受信信号を生成する付記１記載の受信回路。
（２） （付記３） 前記論理確定期間回路は、前記２値信号が
入力される積分回路を備え、前記ワンショット回路は前
記積分回路の出力信号に基づいて前記パルス信号を生成
する付記１又は２記載の受信回路。（３） （付記４） 前記論理確定期間回路は、前記２値信号が
入力される積分回路と、前記積分回路の出力信号を反転
した信号を出力するインバータ回路と、前記インバータ
回路の出力信号に基づいて前記所定幅を有する第１パル
ス信号を生成する第１のワンショット回路と、前記イン
バータ回路の出力信号と前記第１パルス信号を合成する
第１の信号合成回路と、前記第１の信号合成回路の出力
信号に基づいて前記所定幅を有する第２パルス信号を生
成する第２のワンショット回路と、前記第１の信号合成
回路の出力信号と前記第２パルス信号を合成して受信信
号を生成する第２の信号合成回路と、を備えた付記１記
載の受信回路。 （付記５） 前記積分回路は、出力信号のレベルの変化
に対する時定数にヒステリシスを持つ付記３又は４記載
の受信回路。 （付記６） 前記増幅器は、前記受信電流を電圧信号に
変換する第１の増幅器と、該第１の増幅器の出力信号を
増幅する第２の増幅器とから構成され、前記第１及び第
２の増幅器の間、又は前記第２の増幅器と前記比較器の
間に、ヒステリシスを持つ信号を出力するヒステリシス
回路を挿入接続した付記１記載の受信回路。 （付記７） 前記ヒステリシス回路は、前記第２の増幅
器又は前記比較器の２つの入力信号に前記論理確定期間
に応じてヒステリシスを与える付記６記載の受信回路。 （付記８） 受信電流を電圧信号に変換する第１の増幅
器と、該第１の増幅器の出力信号を増幅する第２の増幅
器と、該第２の増幅器の出力信号をしきい値に基づいて
２値化して受信信号を生成する比較器とを備えた受信回
路において、前記第２の増幅器の出力信号を前記第２の
増幅器の入力信号の大小に応じて増幅動作又は整流動作
して信号を生成する振幅制限回路と、前記振幅制限回路
にて生成した信号に基づいて前記第２の増幅器にその入
力オフセットをキャンセルするべく帰還する信号を生成
する帰還回路と、を備えた受信回路。（４） （付記９） 前記振幅制限回路は、整流素子と、該整流
素子と並列に接続されたスイッチング素子を備え、該ス
イッチング素子のオンオフにより増幅動作と整流動作が
切り替えられ、該切り替えられた動作により前記第２の
増幅器の出力信号に基づく信号を生成する整流回路と、
前記第２の増幅器の出力信号に基づいて前記スイッチン
グ素子を制御する制御信号を生成する制御回路と、を備
えた付記８記載の受信回路。（５） （付記１０） 前記制御回路は、前記第２の増幅器の出
力信号のピーク電圧を保持する電圧保持回路と、前記電
圧保持回路の出力信号と基準電圧とを比較して前記制御
信号を生成する比較器と、を備えた付記９記載の受信回
路。 （付記１１） 受信電流を電圧信号に変換する第１の増
幅器と、該第１の増幅器の出力信号を増幅する第２の増
幅器と、該第２の増幅器の出力信号をしきい値に基づい
て２値化して受信信号を生成する比較器とを備えた受信
回路において、前記電圧信号に基づいて前記受信電流の
ＤＣ成分をキャンセルするための信号を生成するキャン
セル回路と、前記ＤＣ成分前記キャンセル回路が前記キ
ャンセル回路の入力信号にオフセットを与えるオフセッ
ト回路と、を備えた受信回路。（６） （付記１２） 送信信号のある期間は前記キャンセル回
路を非動作状態に制御する制御回路を備えた付記１１記
載の受信回路。（７） （付記１３） 前記制御回路は、前記送信信号が消失し
た後、前記キャンセル回路の電流駆動能力を所定期間増
加させるようにした付記１２記載の受信回路。（付記１
４） 前記受信電流のＤＣ成分をキャンセルするための
電流を流す第１トランジスタと並列に第２トランジスタ
を備え、非動作状態のときに前記第２トランジスタのゲ
ート電位を前記第１トランジスタのゲートに印加するよ
うにした付記１２又は１３記載の受信回路。 （付記１５） 受信電流を電圧信号に変換する第１の増
幅器と、該第１の増幅器の出力信号を増幅する第２の増
幅器と、該第２の増幅器の出力信号をしきい値に基づい
て２値化して受信信号を生成する比較器とを備えた受信
回路において、第１の増幅器のクランプ回路に流れる電
流に対応するパルスを有する第２受信信号を生成するク
ランプ検出回路と、前記比較器から出力される第１受信
信号と前記第２受信信号が入力され、該第１受信信号と
第２受信信号を合成して第３受信信号を生成するパルス
合成回路と、を備えた受信回路。（８） （付記１６） 前記第２の増幅器の入力信号と基準電圧
を比較して生成した検出信号を出力する大信号検出回路
を備え、前記パルス合成回路は、前記検出信号に基づい
て前記第１受信信号又は第２受信信号を出力する付記１
５記載の受信回路。（９） （付記１７） 前記大信号検出回路は、入力信号のピー
ク電圧を保持した保持電圧を出力する電圧保持回路と、
前記保持電圧と前記基準電圧とを比較して前記検出信号
を生成する比較器とを備えた付記１６記載の受信回路。 （付記１８） 付記１、付記８、付記１１、付記１５の
うちの少なくとも２項に記載の構成を備えた受信回路。
（１０）
【０１２３】
【発明の効果】以上詳述したように、請求項１〜３，１
０に記載の発明によれば、ノイズの発生を抑えることの
できる受信回路を提供することができる。
０に記載の発明によれば、ノイズの発生を抑えることの
できる受信回路を提供することができる。
【０１２４】また、請求項４，５，１０に記載の発明に
よれば、帰還量の変動を抑えることのできる受信回路を
提供することができる。また、請求項６，７，１０に記
載の発明によれば、受信感度の低下を抑えることのでき
る受信回路を提供することができる。
よれば、帰還量の変動を抑えることのできる受信回路を
提供することができる。また、請求項６，７，１０に記
載の発明によれば、受信感度の低下を抑えることのでき
る受信回路を提供することができる。
【０１２５】また、請求項８〜１０に記載の発明によれ
ば、パルス幅の広がりを抑えることのできる受信回路を
提供することができる。
ば、パルス幅の広がりを抑えることのできる受信回路を
提供することができる。
【図１】 本実施形態の光受信アンプのブロック回路図
である。
である。
【図２】 論理確定期間回路の回路図である。
【図３】 図２の動作波形図である。
【図４】 別の積分回路の回路図である。
【図５】 光通信装置の概略構成図である。
【図６】 ヒステリシス回路を説明する回路図である。
【図７】 図６の動作波形図である。
【図８】 振幅制限回路、ＤＣＦＢ回路の回路図であ
る。
る。
【図９】 振幅制限回路の動作波形図である。
【図１０】 メインアンプの入力波形図である。
【図１１】 ＤＣ光キャンセル回路、オフセット回路の
回路図である。
回路図である。
【図１２】 別のオフセット回路の回路図である。
【図１３】 別のＤＣ光キャンセル回路の回路図であ
る。
る。
【図１４】 図１３の動作波形図である。
【図１５】 別の光通信装置の概略構成図である。
【図１６】 別のＤＣ光キャンセル回路の回路図であ
る。
る。
【図１７】 図１６の動作波形図である。
【図１８】 クランプ検出回路、大信号検出回路、パル
ス合成回路の回路図である。
ス合成回路の回路図である。
【図１９】 図１８の動作波形図である。
【図２０】 従来例の光受信アンプの回路図である。
【図２１】 従来例の動作波形図である。
２２ 受光素子（フォトダイオード）
２５ 光受信アンプ
３１ プリアンプ
３２ メインアンプ
３３ コンパレータ
３４ 論理確定期間回路
３５ 振幅制限回路
３６ 帰還回路（ＤＣＦＢ回路）
３７ ＤＣ光キャンセル回路
３８ オフセット回路
３９ クランプ検出回路
４０ パルス合成回路
４１ 大信号検出回路
１０１ クランプ回路
ＩＰＤ 受信電流
ＲＸ 受信信号
Ｓ１ 第１受信信号（２値信号）
Ｓ２ 第２受信信号
Ｓ３ 検出信号
ＶＢ１ 受信電圧
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｂ 10/06
10/14
10/26
10/28
Ｆターム(参考） 5J030 CB03 CB08 CC02 CC04 CC08
5J090 AA01 AA56 CA35 CA41 DN02
FA18 HA02 HA10 HA19 HA20
HA25 HA29 HA38 HA44 KA00
KA02 KA04 KA05 KA17 KA19
KA21 KA31 KA33 KA38 MA08
MA11 MN01 MN04 NN11 SA13
TA01 TA06
5J092 AA01 AA56 CA35 CA41 FA18
HA02 HA10 HA19 HA20 HA25
HA29 HA38 HA44 KA00 KA02
KA04 KA05 KA17 KA19 KA21
KA31 KA33 KA38 MA08 MA11
SA13 TA01 TA06 UL02
5J500 AA01 AA56 AC35 AC41 AF18
AH02 AH10 AH19 AH20 AH25
AH29 AH38 AH44 AK00 AK02
AK04 AK05 AK17 AK19 AK21
AK31 AK33 AK38 AM08 AM11
AS13 AT01 AT06 LU02 ND02
NM01 NM04 NN11
5K002 AA03 CA02 CA08 FA03
Claims (10)
- 【請求項１】 受信電流を電圧信号に変換する増幅器
と、その増幅器の電圧信号をしきい値に基づいて２値化
した２値信号を生成する比較器とを備えた受信回路にお
いて、 前記比較器の２値信号を入力し、該２値信号の遷移後に
その遷移したレベルを所定期間確定する論理確定期間回
路を備えた受信回路。 - 【請求項２】 前記論理確定期間回路は、前記２値信号
の遷移に応答してその遷移からレベルを確定する前記所
定期間に対応した所定幅を有するパルス信号を生成する
ワンショット回路を備え、 前記２値信号と前記パルス信号を合成して受信信号を生
成する請求項１記載の受信回路。 - 【請求項３】 前記論理確定期間回路は、前記２値信号
が入力される積分回路を備え、 前記ワンショット回路は前記積分回路の出力信号に基づ
いて前記パルス信号を生成する請求項１又は２記載の受
信回路。 - 【請求項４】 受信電流を電圧信号に変換する第１の増
幅器と、該第１の増幅器の出力信号を増幅する第２の増
幅器と、該第２の増幅器の出力信号をしきい値に基づい
て２値化して受信信号を生成する比較器とを備えた受信
回路において、 前記第２の増幅器の出力信号を前記第２の増幅器の入力
信号の大小に応じて増幅動作又は整流動作して信号を生
成する振幅制限回路と、 前記振幅制限回路にて生成した信号に基づいて前記第２
の増幅器にその入力オフセットをキャンセルするべく帰
還する信号を生成する帰還回路と、を備えた受信回路。 - 【請求項５】 前記振幅制限回路は、 整流素子と、該整流素子と並列に接続されたスイッチン
グ素子を備え、該スイッチング素子のオンオフにより増
幅動作と整流動作が切り替えられ、該切り替えられた動
作により前記第２の増幅器の出力信号に基づく信号を生
成する整流回路と、 前記第２の増幅器の出力信号に基づいて前記スイッチン
グ素子を制御する制御信号を生成する制御回路と、を備
えた請求項４記載の受信回路。 - 【請求項６】 受信電流を電圧信号に変換する第１の増
幅器と、該第１の増幅器の出力信号を増幅する第２の増
幅器と、該第２の増幅器の出力信号をしきい値に基づい
て２値化して受信信号を生成する比較器とを備えた受信
回路において、 前記電圧信号に基づいて前記受信電流のＤＣ成分をキャ
ンセルするための信号を生成するキャンセル回路と、 前記ＤＣ成分前記キャンセル回路が前記キャンセル回路
の入力信号にオフセットを与えるオフセット回路と、を
備えた受信回路。 - 【請求項７】 送信信号のある期間は前記キャンセル回
路を非動作状態に制御する制御回路を備えた請求項６記
載の受信回路。 - 【請求項８】 受信電流を電圧信号に変換する第１の増
幅器と、該第１の増幅器の出力信号を増幅する第２の増
幅器と、該第２の増幅器の出力信号をしきい値に基づい
て２値化して受信信号を生成する比較器とを備えた受信
回路において、 第１の増幅器のクランプ回路に流れる電流に対応するパ
ルスを有する第２受信信号を生成するクランプ検出回路
と、 前記比較器から出力される第１受信信号と前記第２受信
信号が入力され、該第１受信信号と第２受信信号を合成
して第３受信信号を生成するパルス合成回路と、 を備えた受信回路。 - 【請求項９】 前記第２の増幅器の入力信号と基準電圧
を比較して生成した検出信号を出力する大信号検出回路
を備え、 前記パルス合成回路は、前記検出信号に基づいて前記第
１受信信号又は第２受信信号を出力する請求項８記載の
受信回路。 - 【請求項１０】 請求項１、請求項４、請求項６、請求
項８のうちの少なくとも２項に記載の構成を備えた受信
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001361298A JP4046987B2 (ja) | 2001-11-27 | 2001-11-27 | 受信回路 |
| US10/278,902 US6867623B2 (en) | 2001-11-27 | 2002-10-24 | Receiving circuit |
| DE10253333.4A DE10253333B4 (de) | 2001-11-27 | 2002-11-14 | Empfangsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001361298A JP4046987B2 (ja) | 2001-11-27 | 2001-11-27 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
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|---|---|---|---|---|
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|---|---|---|---|---|
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Family Cites Families (6)
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|---|---|---|---|---|
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| US5804997A (en) * | 1995-09-19 | 1998-09-08 | Fujitsu Limited | Current-to-voltage converting device and light receiver |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157476A (ja) * | 2004-11-30 | 2006-06-15 | Sumitomo Electric Ind Ltd | 光データリンク |
| JP4561335B2 (ja) * | 2004-11-30 | 2010-10-13 | 住友電気工業株式会社 | 光データリンク |
| JP2007195059A (ja) * | 2006-01-20 | 2007-08-02 | Fuji Electric Device Technology Co Ltd | クランプ回路 |
| JP2011041058A (ja) * | 2009-08-12 | 2011-02-24 | Rohm Co Ltd | 受信回路 |
| JP2015053607A (ja) * | 2013-09-06 | 2015-03-19 | ソニー株式会社 | 電流電圧変換回路、光受信装置、および、光伝送システム |
| JP2016208144A (ja) * | 2015-04-17 | 2016-12-08 | キヤノン株式会社 | 電流電圧変換回路、受信装置及び撮像システム |
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