JP2003158263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003158263A JP2003158263A JP2001358969A JP2001358969A JP2003158263A JP 2003158263 A JP2003158263 A JP 2003158263A JP 2001358969 A JP2001358969 A JP 2001358969A JP 2001358969 A JP2001358969 A JP 2001358969A JP 2003158263 A JP2003158263 A JP 2003158263A
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Abstract
(57)【要約】
【課題】 ダミーゲートプロセスによって形成されるＭ
ＩＳＦＥＴの製造工程を簡略化する。 【解決手段】 ｎ型不純物がドープされた酸化膜４にゲ
ート溝５を形成した後、酸化膜４からのｎ型不純物の固
相拡散によりソース、ドレインとして機能するｎ型半導
体領域６を形成し、さらにゲート溝５の内部に高誘電体
材料７および低抵抗金属膜８を埋め込むことでそれぞれ
ゲート絶縁膜およびゲート電極を形成する。
ＩＳＦＥＴの製造工程を簡略化する。 【解決手段】 ｎ型不純物がドープされた酸化膜４にゲ
ート溝５を形成した後、酸化膜４からのｎ型不純物の固
相拡散によりソース、ドレインとして機能するｎ型半導
体領域６を形成し、さらにゲート溝５の内部に高誘電体
材料７および低抵抗金属膜８を埋め込むことでそれぞれ
ゲート絶縁膜およびゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ゲート絶縁膜が高誘電体材料で構成
され、ゲート電極が低抵抗金属で構成されるＭＩＳＦＥ
Ｔ（metal insulator semiconductor field effect tra
nsistor）を有する半導体装置に適用して有効な技術に
関する。
技術に関し、特に、ゲート絶縁膜が高誘電体材料で構成
され、ゲート電極が低抵抗金属で構成されるＭＩＳＦＥ
Ｔ（metal insulator semiconductor field effect tra
nsistor）を有する半導体装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】以下は、本発明者によって検討されたダ
マシンゲートプロセスであり、その概要は次のとおりで
ある。
マシンゲートプロセスであり、その概要は次のとおりで
ある。
【０００３】まず、基板上にダミーゲート絶縁膜、ダミ
ーゲートおよびソース・ドレインを順次形成し、続いて
基板上に層間絶縁膜を形成する。次いで、たとえばＣＭ
Ｐ（chemical mechanical polishing）法を用いてダミ
ーゲートの上面が露出するまで層間絶縁膜を研磨し、さ
らにダミーゲートを選択的に除去した後、ゲート溝の内
部にゲート絶縁膜およびゲート電極を埋め込み、ＭＩＳ
ＦＥＴを形成する。
ーゲートおよびソース・ドレインを順次形成し、続いて
基板上に層間絶縁膜を形成する。次いで、たとえばＣＭ
Ｐ（chemical mechanical polishing）法を用いてダミ
ーゲートの上面が露出するまで層間絶縁膜を研磨し、さ
らにダミーゲートを選択的に除去した後、ゲート溝の内
部にゲート絶縁膜およびゲート電極を埋め込み、ＭＩＳ
ＦＥＴを形成する。
【０００４】このように、前記ダマシンゲートプロセス
では、ソース・ドレインを形成した後に、ゲート絶縁膜
およびゲート電極を形成するので、ゲート絶縁膜に耐熱
性の低い高誘電体材料を用いることができ、またゲート
電極に低抵抗金属、たとえばアルミニウム、チタンまた
は銅などを用いることができて、ＭＩＳＦＥＴの高性能
化、高速化を実現することができる。
では、ソース・ドレインを形成した後に、ゲート絶縁膜
およびゲート電極を形成するので、ゲート絶縁膜に耐熱
性の低い高誘電体材料を用いることができ、またゲート
電極に低抵抗金属、たとえばアルミニウム、チタンまた
は銅などを用いることができて、ＭＩＳＦＥＴの高性能
化、高速化を実現することができる。
【０００５】なお、ダマシンゲートプロセスを用いて形
成されたＭＩＳＦＥＴについては、たとえば2000 Sympo
sium on VLSI Technology Digest of Technical Papers
"Damascene Metal Gate MOSFETs with Co Silicided S
ource/Drain and High-k Gate electrics" などに記載
がある。
成されたＭＩＳＦＥＴについては、たとえば2000 Sympo
sium on VLSI Technology Digest of Technical Papers
"Damascene Metal Gate MOSFETs with Co Silicided S
ource/Drain and High-k Gate electrics" などに記載
がある。
【０００６】
【発明が解決しようとする課題】ところが、前記ダマシ
ンゲートプロセスを用いたＭＩＳＦＥＴの形成方法で
は、ダミーゲート絶縁膜およびダミーゲートを除去した
後、ゲート溝の内部にゲート絶縁膜およびゲート電極を
形成するため、ゲート絶縁膜およびゲート電極を形成し
た後にソース、ドレインを形成するＭＩＳＦＥＴの形成
方法よりも製造工程数が増加するという問題点があるこ
とを本発明者は見いだした。
ンゲートプロセスを用いたＭＩＳＦＥＴの形成方法で
は、ダミーゲート絶縁膜およびダミーゲートを除去した
後、ゲート溝の内部にゲート絶縁膜およびゲート電極を
形成するため、ゲート絶縁膜およびゲート電極を形成し
た後にソース、ドレインを形成するＭＩＳＦＥＴの形成
方法よりも製造工程数が増加するという問題点があるこ
とを本発明者は見いだした。
【０００７】本発明の目的は、ダミーゲートプロセスに
よって形成されるＭＩＳＦＥＴの製造工程を簡略化する
ことのできる技術を提供することにある。
よって形成されるＭＩＳＦＥＴの製造工程を簡略化する
ことのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明は、第１導電型の基板上に第２導電
型の不純物がドープされた酸化膜を形成した後、酸化膜
にテーパ形状のゲート溝を形成する工程と、基板に熱処
理を施すことにより、基板へ上記不純物を固相拡散させ
て、ソース、ドレインとして機能する第２導電型の半導
体領域を形成する工程と、ゲート溝の内部にゲート絶縁
膜を構成する高誘電体材料およびゲート電極を構成する
低抵抗金属を埋め込む工程とを有する製造プロセスによ
りＭＩＳＦＥＴを形成するものである。
型の不純物がドープされた酸化膜を形成した後、酸化膜
にテーパ形状のゲート溝を形成する工程と、基板に熱処
理を施すことにより、基板へ上記不純物を固相拡散させ
て、ソース、ドレインとして機能する第２導電型の半導
体領域を形成する工程と、ゲート溝の内部にゲート絶縁
膜を構成する高誘電体材料およびゲート電極を構成する
低抵抗金属を埋め込む工程とを有する製造プロセスによ
りＭＩＳＦＥＴを形成するものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）本実施の形態１であるｎ
チャネルＭＩＳＦＥＴの製造方法を図１〜図８に示す半
導体基板の要部断面図を用いて工程順に説明する。
チャネルＭＩＳＦＥＴの製造方法を図１〜図８に示す半
導体基板の要部断面図を用いて工程順に説明する。
【００１３】まず、図１に示すように、比抵抗が１０Ω
ｃｍ程度のｐ型のシリコン単結晶で構成される半導体基
板１を用意し、この半導体基板１の主面に浅溝２を形成
する。次いで半導体基板１に熱酸化処理を施してシリコ
ン酸化膜を形成し、さらに半導体基板１上にシリコン酸
化膜３を堆積した後、これをＣＭＰ法により研磨して浅
溝２の内部にシリコン酸化膜３を残すことにより、素子
分離領域を形成する。
ｃｍ程度のｐ型のシリコン単結晶で構成される半導体基
板１を用意し、この半導体基板１の主面に浅溝２を形成
する。次いで半導体基板１に熱酸化処理を施してシリコ
ン酸化膜を形成し、さらに半導体基板１上にシリコン酸
化膜３を堆積した後、これをＣＭＰ法により研磨して浅
溝２の内部にシリコン酸化膜３を残すことにより、素子
分離領域を形成する。
【００１４】次に、半導体基板１上にｎ型不純物、たと
えばリンがドープされた酸化膜４、たとえばＰＳＧ（ph
osphosilicate glass）膜を形成する。酸化膜４は、た
とえば熱ＣＶＤ（chemical vapor deposition）法によ
り堆積することができ、その厚さは、たとえば１００〜
２００ｎｍ程度である。
えばリンがドープされた酸化膜４、たとえばＰＳＧ（ph
osphosilicate glass）膜を形成する。酸化膜４は、た
とえば熱ＣＶＤ（chemical vapor deposition）法によ
り堆積することができ、その厚さは、たとえば１００〜
２００ｎｍ程度である。
【００１５】次に、図２に示すように、パターニングさ
れたフォトレジスト膜をマスクとしたドライエッチング
によって、酸化膜４にゲート溝５を形成する。ここで、
ゲート溝５の側壁にテーパ形状を生じさせる。また、ゲ
ート溝５の最小幅Ｌｇ１は、たとえば０.１μｍ程度で
ある。
れたフォトレジスト膜をマスクとしたドライエッチング
によって、酸化膜４にゲート溝５を形成する。ここで、
ゲート溝５の側壁にテーパ形状を生じさせる。また、ゲ
ート溝５の最小幅Ｌｇ１は、たとえば０.１μｍ程度で
ある。
【００１６】次に、図３に示すように、半導体基板１
に、たとえば１０００℃程度の熱処理を施し、酸化膜４
から半導体基板１へｎ型不純物を固相拡散させて、ｎ型
半導体領域６を形成する。ｎ型半導体領域６は、ゲート
溝５に対して自己整合的に形成され、ｎチャネルＭＩＳ
ＦＥＴのソース・ドレインとして機能し、その接合深さ
は、たとえば０.１μｍ程度である。
に、たとえば１０００℃程度の熱処理を施し、酸化膜４
から半導体基板１へｎ型不純物を固相拡散させて、ｎ型
半導体領域６を形成する。ｎ型半導体領域６は、ゲート
溝５に対して自己整合的に形成され、ｎチャネルＭＩＳ
ＦＥＴのソース・ドレインとして機能し、その接合深さ
は、たとえば０.１μｍ程度である。
【００１７】次に、図４に示すように、ゲート溝５の内
部を含む半導体基板１の全面に高誘電体材料７、たとえ
ばアルミナ（Ａｌ2Ｏ3）膜などを形成する。半導体基板
１上に堆積される高誘電体材料７の厚さは、４〜６ｎｍ
程度であり、比誘電率を考慮したＳｉＯ2換算膜厚で２
〜３ｎｍ程度となるように、高誘電体材料７の厚さは設
定される。
部を含む半導体基板１の全面に高誘電体材料７、たとえ
ばアルミナ（Ａｌ2Ｏ3）膜などを形成する。半導体基板
１上に堆積される高誘電体材料７の厚さは、４〜６ｎｍ
程度であり、比誘電率を考慮したＳｉＯ2換算膜厚で２
〜３ｎｍ程度となるように、高誘電体材料７の厚さは設
定される。
【００１８】次に、図５に示すように、ゲート溝５の内
部を含む半導体基板１の全面に低抵抗金属膜８、たとえ
ばアルミニウム膜、チタン膜または胴膜などを形成す
る。低抵抗金属膜８は、たとえばＣＶＤ法により堆積す
ることができる。
部を含む半導体基板１の全面に低抵抗金属膜８、たとえ
ばアルミニウム膜、チタン膜または胴膜などを形成す
る。低抵抗金属膜８は、たとえばＣＶＤ法により堆積す
ることができる。
【００１９】次に、図６に示すように、ゲート溝５以外
の領域の高誘電体材料７および低抵抗金属膜８を、たと
えばＣＭＰ法により除去して、ゲート溝５の内部に、ゲ
ート絶縁膜を構成する高誘電体材料７およびゲート電極
を構成する低抵抗金属膜８を形成する。
の領域の高誘電体材料７および低抵抗金属膜８を、たと
えばＣＭＰ法により除去して、ゲート溝５の内部に、ゲ
ート絶縁膜を構成する高誘電体材料７およびゲート電極
を構成する低抵抗金属膜８を形成する。
【００２０】次に、図７に示すように、パターニングさ
れたフォトレジスト膜をマスクとしたドライエッチング
によって酸化膜４に接続孔９を形成する。この接続孔９
は、ｎ型半導体領域６上などの必要部分に形成する。
れたフォトレジスト膜をマスクとしたドライエッチング
によって酸化膜４に接続孔９を形成する。この接続孔９
は、ｎ型半導体領域６上などの必要部分に形成する。
【００２１】次に、図８に示すように、接続孔９の内部
を含む半導体基板１の全面にチタン窒化膜を、たとえば
ＣＶＤ法で堆積し、さらに接続孔９を埋め込むタングス
テン膜を、たとえばＣＶＤ法で堆積する。その後、接続
孔９以外の領域のチタン窒化膜およびタングステン膜
を、たとえばＣＭＰ法により除去して接続孔９の内部に
プラグ１０を形成する。
を含む半導体基板１の全面にチタン窒化膜を、たとえば
ＣＶＤ法で堆積し、さらに接続孔９を埋め込むタングス
テン膜を、たとえばＣＶＤ法で堆積する。その後、接続
孔９以外の領域のチタン窒化膜およびタングステン膜
を、たとえばＣＭＰ法により除去して接続孔９の内部に
プラグ１０を形成する。
【００２２】続いて、半導体基板１上に、たとえばタン
グステン膜を形成した後、パターニングされたフォトレ
ジスト膜をマスクとしたエッチングによってタングステ
ン膜を加工し、配線１１を形成する。タングステン膜
は、ＣＶＤ法またはスパッタ法により堆積できる。
グステン膜を形成した後、パターニングされたフォトレ
ジスト膜をマスクとしたエッチングによってタングステ
ン膜を加工し、配線１１を形成する。タングステン膜
は、ＣＶＤ法またはスパッタ法により堆積できる。
【００２３】その後、さらにパッシベーション膜で半導
体基板１の全面を覆うことにより、本実施の形態１のｎ
チャネルＭＩＳＦＥＴが完成する。
体基板１の全面を覆うことにより、本実施の形態１のｎ
チャネルＭＩＳＦＥＴが完成する。
【００２４】なお、本実施の形態１では、ｎチャネルＭ
ＩＳＦＥＴの製造方法に適用した場合について説明した
が、ｐチャネルＭＩＳＦＥＴの製造方法にも適用するこ
とができる。この際、半導体基板１はｎ型のシリコン単
結晶で構成され、半導体基板１上にはｐ型不純物、たと
えばボロンがドープされた酸化膜、たとえばＢＳＧ（bo
rosilicate glass）膜が堆積される。これにより、半導
体基板１に施される熱処理によって、酸化膜から半導体
基板１へｐ型不純物が固相拡散して、ｐチャネルＭＩＳ
ＦＥＴのソース・ドレインとして機能するｐ型半導体領
域が形成される。
ＩＳＦＥＴの製造方法に適用した場合について説明した
が、ｐチャネルＭＩＳＦＥＴの製造方法にも適用するこ
とができる。この際、半導体基板１はｎ型のシリコン単
結晶で構成され、半導体基板１上にはｐ型不純物、たと
えばボロンがドープされた酸化膜、たとえばＢＳＧ（bo
rosilicate glass）膜が堆積される。これにより、半導
体基板１に施される熱処理によって、酸化膜から半導体
基板１へｐ型不純物が固相拡散して、ｐチャネルＭＩＳ
ＦＥＴのソース・ドレインとして機能するｐ型半導体領
域が形成される。
【００２５】このように、本実施の形態１によれば、半
導体基板１上に堆積された酸化膜４にゲート溝５を形成
した後、そのゲート溝５の内部に高誘電体材料７および
低抵抗金属膜８を埋め込むことでそれぞれゲート絶縁膜
およびゲート電極を形成し、さらに酸化膜４からのｎ型
不純物の固相拡散によりｎ型半導体領域６を形成するの
で、ダミーゲート絶縁膜およびダミー電極を用いる従来
のダマシンゲートプロセスよりも製造工程を簡略化する
ことができる。
導体基板１上に堆積された酸化膜４にゲート溝５を形成
した後、そのゲート溝５の内部に高誘電体材料７および
低抵抗金属膜８を埋め込むことでそれぞれゲート絶縁膜
およびゲート電極を形成し、さらに酸化膜４からのｎ型
不純物の固相拡散によりｎ型半導体領域６を形成するの
で、ダミーゲート絶縁膜およびダミー電極を用いる従来
のダマシンゲートプロセスよりも製造工程を簡略化する
ことができる。
【００２６】また、ゲート溝５をテーパ形状とすること
で、高誘電体材料７および低抵抗金属膜８の埋め込み性
を向上することができる。
で、高誘電体材料７および低抵抗金属膜８の埋め込み性
を向上することができる。
【００２７】（実施の形態２）本実施の形態２であるＣ
ＭＯＳ（complementary metal oxide semiconductor）
デバイスの製造方法を図９〜図１５に示す半導体基板の
要部断面図を用いて工程順に説明する。
ＭＯＳ（complementary metal oxide semiconductor）
デバイスの製造方法を図９〜図１５に示す半導体基板の
要部断面図を用いて工程順に説明する。
【００２８】まず、図９に示すように、前記実施の形態
１において前記図１を用いて説明した製造方法と同様
に、半導体基板１に素子分離領域を形成する。次いでパ
ターニングされたフォトレジスト膜をマスクとして不純
物をイオン注入し、ｐウェル１２およびｎウェル１３を
形成する。ｐウェル１２にはｐ型不純物、たとえばボロ
ンをイオン注入し、ｎウェル１３にはｎ型不純物、たと
えばリンをイオン注入する。この後、半導体基板１上に
ｎ型不純物、たとえばリンがドープされた酸化膜１４、
たとえばＰＳＧ膜を堆積する。酸化膜１４の厚さは、た
とえば１００〜２００ｎｍ程度である。
１において前記図１を用いて説明した製造方法と同様
に、半導体基板１に素子分離領域を形成する。次いでパ
ターニングされたフォトレジスト膜をマスクとして不純
物をイオン注入し、ｐウェル１２およびｎウェル１３を
形成する。ｐウェル１２にはｐ型不純物、たとえばボロ
ンをイオン注入し、ｎウェル１３にはｎ型不純物、たと
えばリンをイオン注入する。この後、半導体基板１上に
ｎ型不純物、たとえばリンがドープされた酸化膜１４、
たとえばＰＳＧ膜を堆積する。酸化膜１４の厚さは、た
とえば１００〜２００ｎｍ程度である。
【００２９】次に、図１０に示すように、ｎチャネルＭ
ＩＳＦＥＴ形成領域に、パターニングされたフォトレジ
スト膜１５を形成する。
ＩＳＦＥＴ形成領域に、パターニングされたフォトレジ
スト膜１５を形成する。
【００３０】次に、図１１に示すように、フォトレジス
ト膜１５をマスクとしたエッチングによって、ｐチャネ
ルＭＩＳＦＥＴ形成領域の酸化膜１４を除去した後、フ
ォトレジスト膜１５を除去する。
ト膜１５をマスクとしたエッチングによって、ｐチャネ
ルＭＩＳＦＥＴ形成領域の酸化膜１４を除去した後、フ
ォトレジスト膜１５を除去する。
【００３１】次に、図１２に示すように、半導体基板１
上にｐ型不純物、たとえばボロンがドープされた酸化膜
１６、たとえばＢＳＧ膜を形成する。酸化膜１６は、た
とえば熱ＣＶＤ法により堆積することができ、その厚さ
は、たとえば１００〜２００ｎｍ程度である。
上にｐ型不純物、たとえばボロンがドープされた酸化膜
１６、たとえばＢＳＧ膜を形成する。酸化膜１６は、た
とえば熱ＣＶＤ法により堆積することができ、その厚さ
は、たとえば１００〜２００ｎｍ程度である。
【００３２】次に、図１３に示すように、酸化膜１４上
の酸化膜１６を、たとえばＣＭＰ法を用いて研磨除去す
ることにより、ｎチャネルＭＩＳＦＥＴ形成領域にｎ型
不純物がドープされた酸化膜１４を形成し、ｐチャネル
ＭＩＳＦＥＴ形成領域にｐ型不純物がドープされた酸化
膜１６を形成する。
の酸化膜１６を、たとえばＣＭＰ法を用いて研磨除去す
ることにより、ｎチャネルＭＩＳＦＥＴ形成領域にｎ型
不純物がドープされた酸化膜１４を形成し、ｐチャネル
ＭＩＳＦＥＴ形成領域にｐ型不純物がドープされた酸化
膜１６を形成する。
【００３３】次に、図１４に示すように、パターニング
されたフォトレジスト膜をマスクとしたドライエッチン
グによって、酸化膜１４，１６にゲート溝１７を形成す
る。ここで、ゲート溝１７の側壁にテーパ形状を生じさ
せる。続いて、半導体基板１に、たとえば１０００℃程
度の熱処理を施す。これにより、酸化膜１４から半導体
基板１へｎ型不純物を固相拡散させて、ソース・ドレイ
ンとして機能するｎ型半導体領域１８を形成し、同時に
酸化膜１６から半導体基板１へｐ型不純物を固相拡散さ
せて、ソース・ドレインとして機能するｐ型半導体領域
１９を形成する。
されたフォトレジスト膜をマスクとしたドライエッチン
グによって、酸化膜１４，１６にゲート溝１７を形成す
る。ここで、ゲート溝１７の側壁にテーパ形状を生じさ
せる。続いて、半導体基板１に、たとえば１０００℃程
度の熱処理を施す。これにより、酸化膜１４から半導体
基板１へｎ型不純物を固相拡散させて、ソース・ドレイ
ンとして機能するｎ型半導体領域１８を形成し、同時に
酸化膜１６から半導体基板１へｐ型不純物を固相拡散さ
せて、ソース・ドレインとして機能するｐ型半導体領域
１９を形成する。
【００３４】その後、前記実施の形態１において前記図
４〜図６を用いて説明した製造方法と同様に、ゲート溝
１７の内部にゲート絶縁膜を構成する高誘電体材料２０
およびゲート電極を構成する低抵抗金属膜２１を形成
し、さらに酸化膜１４，１６に接続孔２２を形成する。
４〜図６を用いて説明した製造方法と同様に、ゲート溝
１７の内部にゲート絶縁膜を構成する高誘電体材料２０
およびゲート電極を構成する低抵抗金属膜２１を形成
し、さらに酸化膜１４，１６に接続孔２２を形成する。
【００３５】次に、図１５に示すように、接続孔２２の
内部に、たとえばタングステン膜を主導体層とするプラ
グ２３を形成する。続いて、たとえばタングステン膜か
らなる第１配線層の配線２４を形成した後、さらに上層
の配線を形成し、パッシベーション膜で半導体基板１の
全面を覆うことにより、本実施の形態２のＣＭＯＳデバ
イスが略完成する。
内部に、たとえばタングステン膜を主導体層とするプラ
グ２３を形成する。続いて、たとえばタングステン膜か
らなる第１配線層の配線２４を形成した後、さらに上層
の配線を形成し、パッシベーション膜で半導体基板１の
全面を覆うことにより、本実施の形態２のＣＭＯＳデバ
イスが略完成する。
【００３６】このように、本実施の形態２によれば、ゲ
ート溝１７が形成される酸化膜を、ｎ型不純物がドープ
された酸化膜１４とｐ型不純物がドープされた酸化膜１
６との２種類に作り分けることにより、前記実施の形態
１に示した製造方法を用いてＣＭＯＳデバイスを形成す
ることができる。
ート溝１７が形成される酸化膜を、ｎ型不純物がドープ
された酸化膜１４とｐ型不純物がドープされた酸化膜１
６との２種類に作り分けることにより、前記実施の形態
１に示した製造方法を用いてＣＭＯＳデバイスを形成す
ることができる。
【００３７】（実施の形態３）本実施の形態３であるｎ
チャネルＭＩＳＦＥＴの製造方法を図１６〜図２７に示
す半導体基板の要部断面図を用いて工程順に説明する。
チャネルＭＩＳＦＥＴの製造方法を図１６〜図２７に示
す半導体基板の要部断面図を用いて工程順に説明する。
【００３８】まず、図１６に示すように、前記実施の形
態１において図１を用いて説明した製造方法と同様にし
て、半導体基板１に素子分離領域を形成し、次いで半導
体基板１上にｎ型不純物、たとえばリンがドープされた
酸化膜２５、たとえばＰＳＧ膜を堆積する。
態１において図１を用いて説明した製造方法と同様にし
て、半導体基板１に素子分離領域を形成し、次いで半導
体基板１上にｎ型不純物、たとえばリンがドープされた
酸化膜２５、たとえばＰＳＧ膜を堆積する。
【００３９】次に、図１７に示すように、パターニング
されたフォトレジスト膜をマスクとしたドライエッチン
グによって酸化膜２５を加工し、０.２５μｍ程度の幅
を有するダミーゲート２６を形成する。
されたフォトレジスト膜をマスクとしたドライエッチン
グによって酸化膜２５を加工し、０.２５μｍ程度の幅
を有するダミーゲート２６を形成する。
【００４０】次に、図１８に示すように、ダミーゲート
２６をマスクとして、半導体基板１にｎ型不純物、たと
えばリンまたはヒ素をイオン注入し、ダミーゲート２６
の両側の半導体基板１にｎ型拡散領域２７を形成する。
ｎ型拡散領域２７は、ダミーゲート２６に対して自己整
合的に形成され、ｎチャネルＭＩＳＦＥＴのソース・ド
レインの一部として機能し、その接合深さは、たとえば
０.１μｍ程度である。
２６をマスクとして、半導体基板１にｎ型不純物、たと
えばリンまたはヒ素をイオン注入し、ダミーゲート２６
の両側の半導体基板１にｎ型拡散領域２７を形成する。
ｎ型拡散領域２７は、ダミーゲート２６に対して自己整
合的に形成され、ｎチャネルＭＩＳＦＥＴのソース・ド
レインの一部として機能し、その接合深さは、たとえば
０.１μｍ程度である。
【００４１】次に、図１９に示すように、半導体基板１
上に、ダミーゲート２６とほぼ同じ厚さの膜厚またはそ
れよりも厚い膜厚の層間絶縁膜２８を形成する。層間絶
縁膜２８は、たとえばシリコン酸化膜であって、ＣＶＤ
法により堆積することができる。
上に、ダミーゲート２６とほぼ同じ厚さの膜厚またはそ
れよりも厚い膜厚の層間絶縁膜２８を形成する。層間絶
縁膜２８は、たとえばシリコン酸化膜であって、ＣＶＤ
法により堆積することができる。
【００４２】次に、図２０に示すように、半導体基板１
上にシリコン窒化膜２９を堆積した後、たとえばダミー
ゲート２６の反転パターンからなるフォトレジスト膜を
マスクとしたドライエッチングによってシリコン窒化膜
２９を加工する。
上にシリコン窒化膜２９を堆積した後、たとえばダミー
ゲート２６の反転パターンからなるフォトレジスト膜を
マスクとしたドライエッチングによってシリコン窒化膜
２９を加工する。
【００４３】次に、図２１に示すように、シリコン窒化
膜２９をストッパとして層間絶縁膜２８をＣＭＰ法で研
磨し、その表面をほぼ平坦化する。
膜２９をストッパとして層間絶縁膜２８をＣＭＰ法で研
磨し、その表面をほぼ平坦化する。
【００４４】次に、図２２に示すように、ダミーゲート
２６の上面を露出させた後、シリコン窒化膜２９をマス
クとして、たとえばμ波プラズマエッチング装置を用い
てダミーゲート２６をテーパエッチングする。これによ
り、ゲート溝３０を形成すると同時に、層間絶縁膜２８
の側壁にテーパ形状のサイドウォール２６ａが形成され
て、ゲート溝３０をテーパ形状とすることができる。ゲ
ート溝３０の最小幅Ｌｇ２は、たとえば０.１μｍ程
度、サイドウォール２６ａの最大幅Ｌｓは、たとえば
０.０７μｍ程度である。
２６の上面を露出させた後、シリコン窒化膜２９をマス
クとして、たとえばμ波プラズマエッチング装置を用い
てダミーゲート２６をテーパエッチングする。これによ
り、ゲート溝３０を形成すると同時に、層間絶縁膜２８
の側壁にテーパ形状のサイドウォール２６ａが形成され
て、ゲート溝３０をテーパ形状とすることができる。ゲ
ート溝３０の最小幅Ｌｇ２は、たとえば０.１μｍ程
度、サイドウォール２６ａの最大幅Ｌｓは、たとえば
０.０７μｍ程度である。
【００４５】次に、図２３に示すように、シリコン窒化
膜２９を除去した後、半導体基板１に、たとえば１００
０℃程度の熱処理を施し、サイドウォール２６ａから半
導体基板１へｎ型不純物を固相拡散させて、ｎ型拡張領
域３１を形成する。ｎ型拡張領域３１は、ｎチャネルＭ
ＩＳＦＥＴのソース・ドレインの他の一部として機能
し、その接合深さは、たとえば０.０５μｍ程度であ
る。
膜２９を除去した後、半導体基板１に、たとえば１００
０℃程度の熱処理を施し、サイドウォール２６ａから半
導体基板１へｎ型不純物を固相拡散させて、ｎ型拡張領
域３１を形成する。ｎ型拡張領域３１は、ｎチャネルＭ
ＩＳＦＥＴのソース・ドレインの他の一部として機能
し、その接合深さは、たとえば０.０５μｍ程度であ
る。
【００４６】次に、図２４に示すように、ゲート溝３０
の内部を含む半導体基板１の全面に高誘電体材料３２を
堆積し、続いて低抵抗金属膜３３を堆積する。
の内部を含む半導体基板１の全面に高誘電体材料３２を
堆積し、続いて低抵抗金属膜３３を堆積する。
【００４７】次に、図２５に示すように、ゲート溝３０
以外の領域の高誘電体材料３２および低抵抗金属膜３３
を、たとえばＣＭＰ法により除去して、ゲート溝３０の
内部に、ゲート絶縁膜を構成する高誘電体材料３２およ
びゲート電極を構成する低抵抗金属膜３３を形成する。
以外の領域の高誘電体材料３２および低抵抗金属膜３３
を、たとえばＣＭＰ法により除去して、ゲート溝３０の
内部に、ゲート絶縁膜を構成する高誘電体材料３２およ
びゲート電極を構成する低抵抗金属膜３３を形成する。
【００４８】次に、図２６に示すように、パターニング
されたフォトレジスト膜をマスクとしたドライエッチン
グによって層間絶縁膜２８に接続孔３４を形成する。こ
の接続孔３４は、ｎ型拡散領域２７上などの必要部分に
形成する。
されたフォトレジスト膜をマスクとしたドライエッチン
グによって層間絶縁膜２８に接続孔３４を形成する。こ
の接続孔３４は、ｎ型拡散領域２７上などの必要部分に
形成する。
【００４９】次に、図２７に示すように、接続孔３４の
内部にプラグ３５を形成し、続いて、たとえばタングス
テン膜からなる配線３６を形成する。その後、さらにパ
ッシベーション膜で半導体基板１の全面を覆うことによ
り、本実施の形態３のｎチャネルＭＩＳＦＥＴが完成す
る。
内部にプラグ３５を形成し、続いて、たとえばタングス
テン膜からなる配線３６を形成する。その後、さらにパ
ッシベーション膜で半導体基板１の全面を覆うことによ
り、本実施の形態３のｎチャネルＭＩＳＦＥＴが完成す
る。
【００５０】このように、本実施の形態３によれば、ダ
ミーゲート２６のテーパエッチングにより形成されたサ
イドウォール２６ａからのｎ型不純物の固相拡散により
ｎ型拡張領域３１が形成できるので、ｎチャネルＭＩＳ
ＦＥＴの短チャネル効果が改善されて信頼性を向上する
ことができる。
ミーゲート２６のテーパエッチングにより形成されたサ
イドウォール２６ａからのｎ型不純物の固相拡散により
ｎ型拡張領域３１が形成できるので、ｎチャネルＭＩＳ
ＦＥＴの短チャネル効果が改善されて信頼性を向上する
ことができる。
【００５１】また、ゲート溝３０をテーパ形状とするこ
とで、高誘電体材料３２および低抵抗金属膜３３の埋め
込み性を向上することができる。
とで、高誘電体材料３２および低抵抗金属膜３３の埋め
込み性を向上することができる。
【００５２】（実施の形態４）本実施の形態４であるＣ
ＭＯＳデバイスの製造方法を図２８〜図３０に示す半導
体基板の要部断面図を用いて工程順に説明する。
ＭＯＳデバイスの製造方法を図２８〜図３０に示す半導
体基板の要部断面図を用いて工程順に説明する。
【００５３】まず、前記実施の形態２において前記図９
〜図１３を用いて説明した製造方法と同様に、素子分離
領域、ｐウェル１２およびｎウェル１３が形成された半
導体基板１上に、ｎ型不純物がドープされた酸化膜１４
（ｎチャネルＭＩＳＦＥＴ形成領域）と、ｐ型不純物が
ドープされた酸化膜１６（ｐチャネルＭＩＳＦＥＴ形成
領域）とを形成する。
〜図１３を用いて説明した製造方法と同様に、素子分離
領域、ｐウェル１２およびｎウェル１３が形成された半
導体基板１上に、ｎ型不純物がドープされた酸化膜１４
（ｎチャネルＭＩＳＦＥＴ形成領域）と、ｐ型不純物が
ドープされた酸化膜１６（ｐチャネルＭＩＳＦＥＴ形成
領域）とを形成する。
【００５４】次に、図２８に示すように、前記実施の形
態３において前記図１７〜図２３を用いて説明した製造
方法と同様にして、ｎ型拡散領域３７、ｐ型拡散領域３
８、層間絶縁膜３９、ゲート溝４０およびサイドウォー
ル１４ａ，１６ａを形成する。さらにサイドウォール１
４ａからｐ型ウェル１２へｎ型不純物を固相拡散させて
ｎ型拡張領域４１を形成し、同時にサイドウォール１６
ａからｎ型ウェル１３へｐ型不純物を固相拡散させてｐ
型拡張領域４２を形成する。
態３において前記図１７〜図２３を用いて説明した製造
方法と同様にして、ｎ型拡散領域３７、ｐ型拡散領域３
８、層間絶縁膜３９、ゲート溝４０およびサイドウォー
ル１４ａ，１６ａを形成する。さらにサイドウォール１
４ａからｐ型ウェル１２へｎ型不純物を固相拡散させて
ｎ型拡張領域４１を形成し、同時にサイドウォール１６
ａからｎ型ウェル１３へｐ型不純物を固相拡散させてｐ
型拡張領域４２を形成する。
【００５５】次に、図２９に示すように、ゲート溝４０
の内部に、ゲート絶縁膜を構成する高誘電体材料４３お
よびゲート電極を構成する低抵抗金属膜４４を形成す
る。次いで層間絶縁膜３９に接続孔４５を形成する。
の内部に、ゲート絶縁膜を構成する高誘電体材料４３お
よびゲート電極を構成する低抵抗金属膜４４を形成す
る。次いで層間絶縁膜３９に接続孔４５を形成する。
【００５６】次に、図３０に示すように、接続孔４５の
内部にプラグ４６を形成し、続いて、たとえばタングス
テン膜からなる第１配線層の配線４６を形成する。その
後、さらに上層の配線を形成し、パッシベーション膜で
半導体基板１の全面を覆うことにより、本実施の形態４
のＣＭＯＳデバイスが略完成する。
内部にプラグ４６を形成し、続いて、たとえばタングス
テン膜からなる第１配線層の配線４６を形成する。その
後、さらに上層の配線を形成し、パッシベーション膜で
半導体基板１の全面を覆うことにより、本実施の形態４
のＣＭＯＳデバイスが略完成する。
【００５７】このように、本実施の形態４によれば、ｎ
型不純物がドープされた酸化膜とｐ型不純物がドープさ
れた酸化膜との２種類に作り分けることにより、前記実
施の形態３に示した製造方法を用いてＣＭＯＳデバイス
を形成することができる。
型不純物がドープされた酸化膜とｐ型不純物がドープさ
れた酸化膜との２種類に作り分けることにより、前記実
施の形態３に示した製造方法を用いてＣＭＯＳデバイス
を形成することができる。
【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５９】たとえば、前記実施の形態では、高誘電体
材料にアルミナを例示したが、その他の高誘電体材料、
たとえば酸化チタンなどを用いてもよい。
材料にアルミナを例示したが、その他の高誘電体材料、
たとえば酸化チタンなどを用いてもよい。
【００６０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６１】ダミーゲートプロセスによって形成される
ＭＩＳＦＥＴの製造工程を簡略化することができる。ま
た、ゲート溝をテーパ形状とすることで埋め込み性のよ
いゲート絶縁膜およびゲート電極が形成されるので半導
体装置の信頼度を向上することができる。
ＭＩＳＦＥＴの製造工程を簡略化することができる。ま
た、ゲート溝をテーパ形状とすることで埋め込み性のよ
いゲート絶縁膜およびゲート電極が形成されるので半導
体装置の信頼度を向上することができる。
【図面の簡単な説明】
【図１】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図２】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図３】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図４】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図６】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図７】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図８】本実施の形態１であるｎチャネルＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図９】本実施の形態２であるＣＭＯＳデバイスの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１０】本実施の形態２であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１１】本実施の形態２であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１２】本実施の形態２であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１３】本実施の形態２であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１４】本実施の形態２であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１５】本実施の形態２であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１６】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図１７】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図１８】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図１９】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２０】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２１】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２２】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２３】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２４】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２５】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２６】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２７】本実施の形態３であるｎチャネルＭＩＳＦＥ
Ｔの製造方法を示す半導体基板の要部断面図である。
Ｔの製造方法を示す半導体基板の要部断面図である。
【図２８】本実施の形態４であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２９】本実施の形態４であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３０】本実施の形態４であるＣＭＯＳデバイスの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板
２ 浅溝
３ シリコン酸化膜
４ 酸化膜
５ ゲート溝
６ ｎ型半導体領域
７ 高誘電体材料
８ 低抵抗金属膜
９ 接続孔
１０ プラグ
１１ 配線
１２ ｐウェル
１３ ｎウェル
１４ 酸化膜
１４ａ サイドウォール
１５ フォトレジスト膜
１６ 酸化膜
１６ａ サイドウォール
１７ ゲート溝
１８ ｎ型半導体領域
１９ ｐ型半導体領域
２０ 高誘電体材料
２１ 低抵抗金属膜
２２ 接続孔
２３ プラグ
２４ 配線
２５ 酸化膜
２６ ダミーゲート
２６ａ サイドウォール
２７ ｎ型拡散領域
２８ 層間絶縁膜
２９ シリコン窒化膜
３０ ゲート溝
３１ ｎ型拡張領域
３２ 高誘電体材料
３３ 低抵抗金属膜
３４ 接続孔
３５ プラグ
３６ 配線
３７ ｎ型拡散領域
３８ ｐ型拡散領域
３９ 層間絶縁膜
４０ ゲート溝
４１ ｎ型拡張領域
４２ ｐ型拡張領域
４３ 高誘電体材料
４４ 低抵抗金属膜
４５ 接続孔
４６ プラグ
４７ 配線
Ｌｇ１ 最小幅
Ｌｇ２ 最小幅
Ｌｓ 幅
フロントページの続き
(72)発明者 野中 裕介
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 4M104 AA01 BB02 BB04 BB14 BB18
BB30 CC05 DD04 DD08 DD16
DD26 DD37 DD43 DD65 DD75
EE01 EE03 EE15 EE16 EE20
FF08 FF22 GG09 GG10 GG14
HH12 HH14 HH16 HH20
5F048 AA01 AA07 AA09 AC03 BA01
BB01 BB04 BB09 BB11 BB13
BC01 BC06 BF01 BF07 BF16
BG14 DA25 DA27 DB02 DB03
DB06
5F140 AA40 AB03 BA01 BD11 BF01
BF05 BF07 BG05 BG28 BG36
BG40 BH15 BJ10 BJ11 BJ17
BJ27 BK03 BK16 BK29 CB04
CE07
Claims (4)
- 【請求項１】 ＭＩＳＦＥＴを形成する半導体装置の製
造方法であって、（ａ）第１導電型の基板上に第２導電
型の不純物がドープされた酸化膜を形成した後、前記酸
化膜にゲート溝を形成する工程と、（ｂ）前記不純物を
前記基板へ固相拡散させて、ソース、ドレインとして機
能する第２導電型の半導体領域を形成する工程と、
（ｃ）前記ゲート溝の内部にゲート絶縁膜を構成する高
誘電体材料およびゲート電極を構成する低抵抗金属を埋
め込む工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 ＭＩＳＦＥＴを形成する半導体装置の製
造方法であって、（ａ）第１導電型の基板上に第２導電
型の不純物がドープされた酸化膜を形成した後、前記酸
化膜にテーパ形状のゲート溝を形成する工程と、（ｂ）
前記不純物を前記基板へ固相拡散させて、ソース、ドレ
インとして機能する第２導電型の半導体領域を形成する
工程と、（ｃ）前記ゲート溝の内部にゲート絶縁膜を構
成する高誘電体材料およびゲート電極を構成する低抵抗
金属を埋め込む工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項３】 ＭＩＳＦＥＴを形成する半導体装置の製
造方法であって、（ａ）第１導電型の基板上に第２導電
型の不純物がドープされた酸化膜を形成した後、前記酸
化膜にテーパ形状のゲート溝を形成する工程と、（ｂ）
前記不純物を前記基板へ固相拡散させて、ソース、ドレ
インとして機能する第２導電型の半導体領域を形成する
工程と、（ｃ）前記ゲート溝の内部にゲート絶縁膜を構
成する高誘電体材料およびゲート電極を構成する低抵抗
金属を埋め込む工程とを有し、 前記高誘電体材料はアルミナまたは酸化チタン、前記低
抵抗金属はアルミニウム、チタンまたは銅であることを
特徴とする半導体装置の製造方法。 - 【請求項４】 ＭＩＳＦＥＴを形成する半導体装置の製
造方法であって、（ａ）第１導電型の基板上に第２導電
型の不純物がドープされた酸化膜を形成した後、前記酸
化膜を加工して前記酸化膜からなるダミーゲートを形成
する工程と、（ｂ）前記ダミーゲートに対して自己整合
的に第２導電型の不純物を前記基板に導入して、ソー
ス、ドレインの一部として機能する第２導電型の拡散領
域を形成する工程と、（ｃ）前記基板上に層間絶縁膜を
形成した後、前記層間絶縁膜の表面を平坦化し、さらに
前記ダミーゲートの上面を露出させる工程と、（ｄ）前
記ダミーゲートをテーパエッチングして、前記層間絶縁
膜の側壁に前記酸化膜からなるテーパ形状のサイドウォ
ールを残してゲート溝を形成する工程と、（ｅ）前記サ
イドウォール中の不純物を前記基板へ固相拡散させて、
ソース、ドレインの他の一部として機能する第２導電型
の拡張領域を形成する工程と、（ｆ）前記ゲート溝の内
部にゲート絶縁膜を構成する高誘電体材料およびゲート
電極を構成する低抵抗金属を埋め込む工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358969A JP2003158263A (ja) | 2001-11-26 | 2001-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003158263A true JP2003158263A (ja) | 2003-05-30 |
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|---|---|---|---|
| JP2001358969A Pending JP2003158263A (ja) | 2001-11-26 | 2001-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003158263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013026243A1 (zh) * | 2011-08-19 | 2013-02-28 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| JP2014513416A (ja) * | 2011-03-31 | 2014-05-29 | 東京エレクトロン株式会社 | 固相拡散により極浅ドーピング領域を形成する方法 |
| JP2020102649A (ja) * | 2015-03-13 | 2020-07-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2001
- 2001-11-26 JP JP2001358969A patent/JP2003158263A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101932897B1 (ko) * | 2011-03-31 | 2018-12-27 | 도쿄엘렉트론가부시키가이샤 | 고상 확산에 의해 극히 얕은 도핑 영역을 형성하기 위한 방법 |
| WO2013026243A1 (zh) * | 2011-08-19 | 2013-02-28 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN102956454A (zh) * | 2011-08-19 | 2013-03-06 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| JP2020102649A (ja) * | 2015-03-13 | 2020-07-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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