JP2003158182A - 半導体集積回路のレイアウト設計装置、半導体集積回路のレイアウト設計方法、及び半導体集積回路のレイアウト設計プログラム - Google Patents

Abstract

(57)【要約】 【課題】 電子ビームテスタを用いた所望の信号線の観
測を可能とする半導体集積回路のレイアウト設計装置を
提供する。 【解決手段】 所定の回路データから、半導体素子相互
間を接続する信号線のレイアウトを設計するレイアウト
設計部と、信号線のうちで故障解析の対象となる信号線
（対象信号線）が、多層配線構造における最上層配線層
を経由して配線されているか否かを検証する信号線検証
部と、最上層配線層を経由して配線されていない対象信
号線のレイアウトを変更して、最上層配線層を経由して
配線する信号線改善部と、対象信号線の最上層配線層に
おける座標を出力する出力装置とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計装置、半導体集積回路のレイアウト設計
方法、及び半導体集積回路のレイアウト設計プログラム
に関わり、特に、電子ビームテスタを用いた故障解析の
容易性を考慮したレイアウト設計技術に関する。

【０００２】

【従来の技術】半導体集積回路の分野においては、シス
テムの高性能化、複雑化、大規模化、或いはプロセスの
微細化などの進展に伴い、製造途中に不良品が発生する
確率が増加し、その故障モード或いは故障メカニズムは
複雑さを呈している。よって、一旦発生した故障につい
て故障解析を行い、その故障原因を解明することは大変
に困難と成ってきている。

【０００３】従来から、故障解析の主な手段の１つとし
て、チップ表面に電子ビームを照射して、チップ上の金
属配線を直接プロービングする電子ビーム（ＥＢ（Elec
tronBeam）テスタ）がある。電子ビームテスタは、半導
体デバイスの入力端子などから信号を入力し、その結果
出てくる出力信号を半導体基板上の金属配線（信号線）
から直接観測することができるテスティング装置であ
り、大規模化した半導体デバイスにおいて出力端子には
現れないデバイス内部の信号を観測することができる、
テスト対象の範囲が広い（テスタビリティの高い）装置
である。

【０００４】なお、電子ビームテスタは、電子ビームが
照射される信号線の電位によって変化する２次電子の電
流量を検出することで出力信号を観測する。また、プロ
ーブとしての電子ビームは低エネルギーの荷電ビームで
あり、到達することできる距離（チップ表面からの深
さ）には自ずから限界がある。従って、一般的に電子ビ
ームテスタがテスト対象とできる信号線は、多層配線構
造における最上層配線層に位置する信号線に限られてし
まう。

【０００５】

【発明が解決しようとする課題】ところが、半導体集積
回路の信号線のレイアウトを設計する際、電子ビームテ
スタによる上述の故障解析容易性を考慮して、信号線の
一部を最上層配線層配線層に割り当てるなどの配慮は行
われていないのが現状である。従って、故障解析の対象
となる信号線であっても、その信号線が最上層配線層を
全く経由しない場合が頻繁に起こりうる。最上層配線層
に存在しない信号線は電子ビームテスタによって観測で
きないため、故障解析が非常に困難になる。

【０００６】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、電子ビ
ームテスタを用いた所望の信号線の観測を可能とする半
導体集積回路のレイアウト設計装置、この装置を用いた
レイアウト設計方法、及びこの方法を実現する為のコン
ピュータプログラムを提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体集積回路のレイアウト設計装置
は、所定の回路データから、半導体素子相互間を接続す
る信号線のレイアウトを設計するレイアウト設計部と、
信号線のうちで故障解析の対象となる対象信号線が、多
層配線構造における最上層配線層を経由して配線されて
いるか否かを検証する信号線検証部と、最上層配線層を
経由して配線されていない対象信号線のレイアウトを変
更して、最上層配線層を経由して配線する信号線改善部
と、対象信号線の最上層配線層における座標を出力する
出力装置とを有する。

【０００８】本発明に係る半導体集積回路のレイアウト
設計方法は、所定の回路データから、半導体素子相互間
を接続する信号線のレイアウトを設計するステップと、
信号線のうちで故障解析の対象となる対象信号線が、多
層配線構造における最上層配線層を経由して配線されて
いるか否かを検証するステップと、最上層配線層を経由
して配線されていない対象信号線のレイアウトを変更し
て、最上層配線層を経由して配線するステップと、対象
信号線の最上層配線層における座標を出力するステップ
とを有する。

【０００９】本発明に係る半導体集積回路のレイアウト
設計プログラムは、所定の回路データから、半導体素子
相互間を接続する信号線のレイアウトを設計するステッ
プと、信号線のうちで故障解析の対象となる対象信号線
が、多層配線構造における最上層配線層を経由して配線
されているか否かを検証するステップと、最上層配線層
を経由して配線されていない対象信号線のレイアウトを
変更して、最上層配線層を経由して配線するステップ
と、対象信号線の最上層配線層における座標を出力する
ステップとをコンピュータに実行させる。

【００１０】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、パターンの形状、パ
ターン相互間の比率などは現実のものとは異なることに
留意すべきである。また、図面の相互間においても互い
の寸法の関係や比率が異なる部分が含まれていることは
もちろんである。

【００１１】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体集積回路のレイアウト設計
装置の構成を示すブロック図である。図１に示すよう
に、半導体集積回路のレイアウト設計装置は、一連のレ
イアウト設計作業を実行するための機能手段を備えた処
理制御系１と、半導体集積回路（ＬＳＩ）のレイアウト
設計に必要なＬＳＩ設計データを格納したデータ記憶部
２と、レイアウト設計プログラムを格納したプログラム
記憶部３とから少なくとも構成されている。ＬＳＩ設計
データには、ＬＳＩの回路構成を示す回路データ、半導
体集積回路のレイアウトデータ、故障解析の対象となる
信号線に関する情報が含まれる。処理制御系１は、通常
のコンピュータシステムの中央処理装置（ＣＰＵ）の一
部を構成している。データ記憶部２及びプログラム記憶
部３はＣＰＵの内部の主記憶装置で構成しても良く、こ
のＣＰＵに接続された半導体ＲＯＭや半導体ＲＡＭなど
の半導体メモリ、或いは磁気ディスク装置などの記憶装
置で構成してもよい。

【００１２】処理制御部１は、所定の回路データから、
半導体素子相互間を接続する信号線のレイアウトを設計
するレイアウト設計部７と、信号線のうちで故障解析の
対象となる信号線（以後、「対象信号線」という）が、
多層配線構造における最上層配線層を経由して配線され
ているか否かを検証する信号線検証部８と、最上層配線
層を経由して配線されていない対象信号線のレイアウト
を変更して、最上層配線層を経由して配線する信号線改
善部９とを有する。レイアウト設計部７、信号線検証部
８、及び信号線改善部９はそれぞれ専用のハードウェア
で構成しても良く、通常のコンピュータシステムのＣＰ
Ｕを用いて、ソフトウェアで実質的に等価な機能を有す
る機能手段としてそれぞれを構成してもよい。

【００１３】レイアウト設計部７は、与えられた回路デ
ータから最適なレイアウトパターンを選択して自動的に
レイアウトデータを作成する周知のレイアウト機能を有
する。例えば、複数の機能ブロック、ランダムロジック
などを、１つのチップ上に配置し、これらの間を配線
（信号線）によって接続する自動配置配線ツールなどを
そのまま適用することができる。

【００１４】信号検証部８は、信号線の中から対象信号
線を特定する手段１０と、対象信号線の少なくとも一部
が最上層配線層を経由しているか否かを判定する手段１
１と、最上層配線層を経由していない対象信号線に対し
てフラグを立てる手段１２とを有する。

【００１５】信号線改善部９は、最上層配線層を経由し
て配線されていない対象信号線のレイアウトを変更する
手段１３を有する。

【００１６】また、半導体集積回路のレイアウト設計装
置は、回路パターン、レイアウトパターン、或いはレイ
アウトパターン中の対象信号線の位置などをグラフィッ
クス表示する為の表示装置４と、レイアウト設計作業に
必要な情報を入力する為の入力装置５と、対象信号線の
最上層配線層における座標などを出力する出力装置６と
を更に有する。

【００１７】次に、図１に示した半導体集積回路のレイ
アウト設計装置を用いた設計方法を図２乃至図４を参照
して示す。図２は、本発明の第１の実施の形態に係るレ
イアウト設計方法を示すフローチャートである。また、
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）は、信号
線の検証／改善が行われる前及びその後の事例を示すレ
イアウト図である。

【００１８】（イ）まず、ステップＳ１において、通常
の自動配置配線ツールなどを用いて、データ記憶部２に
保存されている所定の回路データから、半導体素子相互
間を接続する信号線のレイアウトを設計する。設計され
たレイアウトの一例を図３（ａ）に示す。信号線（２
０、２１）は、半導体素子（２６、２７）の間を接続す
る。信号線（２０、２１）は、３層配線層構造における
第１配線層（最も基板側の配線層）に配置された信号線
２０と、第２配線層に配置された信号線２１とからな
る。信号線（２０、２１）は、最上層配線層である第３
配線層を全く経由していない。なお、図示は省略した
が、信号線２０と信号線２１との間は所定のヴィアコン
タクトによって接続されている。

【００１９】（ロ）次に、対象信号線が、多層配線構造
における最上層配線層を経由して配線されているか否か
を検証する。「対象信号線」とは、前述したように、ス
テップＳ１において設計されたレイアウトパターンの中
に含まれる複数の信号線の内、故障解析の対象となる信
号線を示す。また、「多層配線構造における最上層配線
層」とは、半導体基板上に形成される金属配線が複数の
層に分けて配置された構造における、最も半導体基板か
ら遠い層を示す。図３及び図４に示した事例において
は、第１乃至第３の３層配線層構造における第３配線層
が相当する。

【００２０】具体的には、まず、ステップＳ２におい
て、信号線の中から対象信号線を特定する。ここでは、
図３（ａ）に示した信号線（２０、２１）が対象信号線
として特定された場合について説明を続ける。

【００２１】そして、ステップＳ３において、対象信号
線の少なくとも一部が最上層配線層を経由しているか否
かを判定する。図３（ａ）に示す対象信号線（２０、２
１）は、第１配線層に配置された部分２０と第２配線層
に配置された部分２１とからなるため、「最上層配線層
（第３配線層）を経由して配線されていない。」と判定
される。

【００２２】そして、ステップＳ４において、最上層配
線層を経由していない対象信号線に対してフラグを立て
る。図４（ａ）に示すように、対象信号線（２０、２
１）のうちの第２配線層に配置された部分にフラグ２３
を立てる。

【００２３】（ハ）次に、最上層配線層を経由して配線
されていない対象信号線のレイアウトを変更して、最上
層配線層を経由して配線する。具体的には、ステップＳ
５において、フラグが立てられた対象信号線のレイアウ
トを変更して、対象信号線の少なくとも一部を最上層配
線層に配置する。図４（ａ）に示したフラグ２３が立て
られた部分の対象信号線２１の配線経路を変更して、図
３（ｂ）及び図４（ｂ）に示すように対象信号線２１の
一部分２２を第３配線層に配置する。

【００２４】（ニ）次に、対象信号線の最上層配線層に
おける座標を出力する。即ち、配線経路が変更されて第
３配線層に配置されることになった対象信号線の一部分
２２のレイアウト上での座標を出力装置６を用いて出力
する。

【００２５】なお、上述した半導体集積回路のレイアウ
ト設計方法は、時系列的につながった一連の処理又は操
作、即ち「手順」として表現することができる。従っ
て、このレイアウト設計方法を、コンピュータシステム
を用いて実行するために、コンピュータシステム内のプ
ロセッサーなどが果たす複数の機能を特定するコンピュ
ータプログラムとして構成することができる。また、こ
のコンピュータプログラムは、コンピュータ読み取り可
能な記録媒体に保存することができる。この記録媒体を
コンピュータシステムによって読み込ませ、前記プログ
ラムを実行してコンピュータを制御しながら上述したレ
イアウト設計方法を実現することができる。ここで、前
記記録媒体としては、メモリ装置、磁気ディスク装置、
光ディスク装置、その他のプログラムを記録することが
できるような装置が含まれる。

【００２６】図２のフローチャートで示した一連の処理
又は操作は、コンピュータを用いて実行させるためのコ
ンピュータプログラムとして、コンピュータシステムが
読み取り可能な記録媒体に記録されている。記録媒体と
しては例えば半導体メモリ、磁気ディスク、光ディス
ク、磁気テープなどのプログラムを記録できるような記
録媒体が含まれる。

【００２７】図５は、本発明の第１の実施の形態に係る
半導体集積回路のレイアウト設計プログラムを読み取
り、そこに記述された手順に従ってコンピュータシステ
ムが果たす複数の機能を制御することにより、レイアウ
ト設計を行うレイアウト設計装置の一例を示す外観図で
ある。このコンピュータシステム８０の本体前面には、
フロッピー（登録商標）ディスクドライブ８１、および
ＣＤ−ＲＯＭドライブ８２が設けられており、フロッピ
ーディスク８３、またはＣＤ−ＲＯＭ８４を各ドライブ
へ挿入し、所定の読み出し操作を行うことにより、これ
らの記録媒体に記録されているコンピュータプログラム
をシステム内にインストールすることができる。さら
に、このシステムに所定のドライブ装置８７を接続する
ことにより、例えばゲームパックなどに使用されている
半導体メモリとしてのＲＯＭ８５や磁気テープとしての
カセットテープ８６を用いることもできる。

【００２８】以上説明したように、故障解析の対象とな
る信号線の少なくとも一部が最上層配線層を経由して配
線されるため、電子ビームテスタによる観測が可能とな
る。即ち、電子ビームテスタにおける故障解析容易性を
考慮した配線層割り当てを実行することができる。換言
すれば、電子ビームテスタが有する、「大規模化した半
導体デバイスにおいて出力端子には現れないデバイス内
部の信号を観測することができる、テスト対象の範囲が
広い（テスタビリティの高い）装置」としての特性を十
分に発揮することができる。よって、電子ビームテスタ
を用いた故障解析を容易に行うことができる。

【００２９】また、最上層配線層における対象信号線の
座標が出力される為、観測対象となる信号線の位置検索
が容易になる。

【００３０】（第２の実施の形態）一般的に、電子ビー
ムテスタは、観測対象の信号線と当該信号線の周囲との
コントラスト差によって信号線の電位を判断する。従っ
て、対象信号線の配線経路の一部を最上層配線層へ変更
しても、対象信号線の周囲に他の信号線があっては信号
線の電位を正確に判断することが困難な場合がある。特
に、ラインアンドスペースの縮小により、微細化の進ん
だ高密度配線に対しては顕著である。

【００３１】そこで、本発明の第２の実施の形態におい
ては、第１の実施の形態で示したレイアウト設計におい
て、対象信号線のレイアウト変更と同時に、最上層配線
層における対象信号線に隣接する他の信号線のレイアウ
ト変更を行う場合について説明する。

【００３２】第２の実施の形態に係る半導体装置のレイ
アウト設計装置は、図１に示したレイアウト設計装置と
同様な構成を有する。但し、信号線改善部９の構成が異
なる。即ち、図６に示すように、信号線改善部９は、最
上層配線層を経由して配線されていない対象信号線のレ
イアウトを変更する手段１３との他に、対象信号線に隣
接して配置される他の信号線のレイアウトを変更して、
対象信号線の周囲に無配線領域を形成する手段１４を更
に有する。ここで、「無配線領域」とは、電子ビームの
観測対象となる最上層配線層において、金属配線、キャ
パシタ電極膜、シールド膜などを含む導電性材料から成
る信号線あるいは膜が形成されずに、絶縁物のみが形成
された領域を示す。

【００３３】第２の実施の形態に係る半導体装置のレイ
アウト設計方法も、図２に示したレイアウト設計方法と
同様な構成を有している。但し、図１に示したステップ
Ｓ１〜Ｓ６を実施した後、更に、最上層配線層におい
て、フラグが立てられた対象信号線に隣接して配置され
ている他の信号線のレイアウトを変更して、対象信号線
の周囲に無配線領域を形成する（ステップＳ７）。具体
的には、図８（ａ）に示すように、ステップＳ６におい
て第３配線層へ配置変更された信号線の一部分２２に隣
接して他の信号線２４が配置されている場合においてス
テップＳ７を実行する。ステップＳ７では、予め定めら
れた大きさの無配線領域（スペース）２５が、信号線の
一部分２２の周囲に形成されているか否かを判定し、形
成されていない場合、無配線領域２５が形成されるよう
に、他の配線層のレイアウトを変更する。

【００３４】以上説明したように、第２の実施の形態に
よれば、故障解析の対象となる信号線を最上層配線層を
経由して配線する際、隣接する他の信号配線との十分な
スペース（無配線領域）をとることができる。従って、
故障解析の対象となる信号線を電子ビームテスタで観測
する際、電子ビームテスタの解像度の問題で隣接する他
の信号との区別がつきにくくなることが防げる。ひいて
は電子ビームテスタを用いた故障解析をより容易なもの
とすることができる。

【００３５】なお、上述した第２の実施の形態で示した
レイアウト設計方法も、時系列的につながった一連の処
理又は操作、即ち「手順」として表現することができ、
この方法を、コンピュータシステムを用いて実行するた
めに、コンピュータシステム内のプロセッサーなどが果
たす複数の機能を特定するコンピュータプログラムとし
て構成することができる。また、このコンピュータプロ
グラムは、コンピュータ読み取り可能な記録媒体に保存
することができる。この記録媒体を図５に示したコンピ
ュータシステムによって読み込ませ、プログラムを実行
してコンピュータを制御しながら上述した方法を実現す
ることができる。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
電子ビームテスタを用いた所望の信号線の観測を可能と
する半導体集積回路のレイアウト設計装置、この装置を
用いたレイアウト設計方法、及びこの方法を実現する為
のコンピュータプログラムを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路のレイアウト設計装置の構成を示すブロック図であ
る。

【図２】本発明の第１の実施の形態に係る半導体集積回
路のレイアウト設計方法の構成を示すフローチャートで
ある。

【図３】図３（ａ）は、図２に示した半導体集積回路の
レイアウト設計方法による信号線の改善処理前のレイア
ウトを示す平面図である。図３（ｂ）は、図２に示した
半導体集積回路のレイアウト設計方法による信号線の改
善処理後のレイアウトを示す平面図である。

【図４】図４（ａ）は、図２に示した半導体集積回路の
レイアウト設計方法においてフラグを立てた状態を示す
平面図である。図４（ｂ）は、図２に示した半導体集積
回路のレイアウト設計方法による信号線の改善処理後の
レイアウトを示す平面図である。

【図５】図５は、本発明の第１の実施の形態に係る半導
体集積回路のレイアウト設計プログラムを読み取り、そ
こに記述された手順に従ってコンピュータシステムが果
たす複数の機能を制御することにより、レイアウト設計
を行うレイアウト設計装置の一例を示す外観図である。

【図６】本発明の第２の実施の形態に係る半導体集積回
路のレイアウト設計装置の構成の一部分を示すブロック
図である。

【図７】本発明の第２の実施の形態に係る半導体集積回
路のレイアウト設計方法の構成の一部分を示すフローチ
ャートである。

【図８】図８（ａ）は、図７に示した半導体集積回路の
レイアウト設計方法において、他の信号線のレイアウト
変更を行う前の状態を示す平面図である。図８（ｂ）
は、図７に示した半導体集積回路のレイアウト設計方法
によって対象信号線の周囲に無配線領域が形成されたレ
イアウトを示す平面図である。

【符号の説明】

１ 処理制御系 ２ データ記憶部 ３ プログラム記憶部 ４ 表示装置 ５ 入力装置 ６ 出力装置 ７ レイアウト設計部 ８ 信号線検証部 ９ 信号線改善部 ２０ 信号線（第１配線層） ２１ 信号線（第２配線層） ２２ 信号線（第３配線層） ２３ フラグ ２４ 他の信号線 ２５ 無配線領域 ２６、２７ 半導体素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｔ 27/04 Ｄ Ｆターム(参考） 5B046 AA08 BA06 5F038 CD05 DT04 DT10 DT15 EZ09 EZ20 5F064 EE02 EE03 EE22 EE26 HH06 HH10

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定の回路データから、半導体素子相互
   間を接続する信号線のレイアウトを設計するレイアウト
   設計部と、 前記信号線のうちで故障解析の対象となる対象信号線
   が、多層配線構造における最上層配線層を経由して配線
   されているか否かを検証する信号線検証部と、 前記最上層配線層を経由して配線されていない前記対象
   信号線のレイアウトを変更して、当該最上層配線層を経
   由して配線する信号線改善部と、 前記対象信号線の前記最上層配線層における座標を出力
   する出力装置とを有することを特徴とする半導体集積回
   路のレイアウト設計装置。
2. 【請求項２】 前記信号線検証部は、 前記信号線の中から前記対象信号線を特定する手段と、 前記対象信号線の少なくとも一部が前記最上層配線層を
   経由しているか否かを判定する手段と、 前記最上層配線層を経由していない前記対象信号線に対
   してフラグを立てる手段とを有することを特徴とする請
   求項１記載の半導体集積回路のレイアウト設計装置。
3. 【請求項３】 前記信号線改善部は、 前記最上層配線層を経由して配線されていない前記対象
   信号線のレイアウトを変更する手段と、 前記対象信号線に隣接して配置される他の前記信号線の
   レイアウトを変更して、当該対象信号線の周囲に無配線
   領域を形成する手段とを有することを特徴とする請求項
   １記載の半導体集積回路のレイアウト設計装置。
4. 【請求項４】 所定の回路データから、半導体素子相互
   間を接続する信号線のレイアウトを設計するステップ
   と、 前記信号線のうちで故障解析の対象となる対象信号線
   が、多層配線構造における最上層配線層を経由して配線
   されているか否かを検証するステップと、 前記最上層配線層を経由して配線されていない前記対象
   信号線のレイアウトを変更して、当該最上層配線層を経
   由して配線するステップと、 前記対象信号線の前記最上層配線層における座標を出力
   するステップとを有することを特徴とする半導体集積回
   路のレイアウト設計方法。
5. 【請求項５】 前記対象信号線が前記多層配線構造にお
   ける前記最上層配線層を経由して配線されているか否か
   を検証するステップは、 前記信号線の中から前記対象信号線を特定する行為と、 前記対象信号線の少なくとも一部が前記最上層配線層を
   経由しているか否かを判定する行為と、 前記最上層配線層を経由していない前記対象信号線に対
   してフラグを立てる行為とを有することを特徴とする請
   求項４記載の半導体集積回路のレイアウト設計方法。
6. 【請求項６】 前記最上層配線層を経由して配線されて
   いない前記対象信号線のレイアウトを変更して、当該最
   上層配線層を経由して配線するステップは、 前記最上層配線層を経由して配線されていない前記対象
   信号線のレイアウトを変更する行為と、 前記対象信号線に隣接して配置される他の前記信号線の
   レイアウトを変更して、当該対象信号線の周囲に無配線
   領域を形成する行為とを有することを特徴とする請求項
   ４記載の半導体集積回路のレイアウト設計方法。
7. 【請求項７】 所定の回路データから、半導体素子相互
   間を接続する信号線のレイアウトを設計するステップ
   と、 前記信号線のうちで故障解析の対象となる対象信号線
   が、多層配線構造における最上層配線層を経由して配線
   されているか否かを検証するステップと、 前記最上層配線層を経由して配線されていない前記対象
   信号線のレイアウトを変更して、当該最上層配線層を経
   由して配線するステップと、 前記対象信号線の最上層配線層における座標を出力する
   ステップとをコンピュータに実行させることを特徴とす
   る半導体集積回路のレイアウト設計プログラム。
8. 【請求項８】 前記対象信号線が前記多層配線構造にお
   ける前記最上層配線層を経由して配線されているか否か
   を検証するステップは、 前記信号線の中から前記対象信号線を特定する行為と、 前記対象信号線の少なくとも一部が前記最上層配線層を
   経由しているか否かを判定する行為と、 前記最上層配線層を経由していない前記対象信号線に対
   してフラグを立てる行為とを有することを特徴とする請
   求項７記載の半導体集積回路のレイアウト設計プログラ
   ム。
9. 【請求項９】 前記最上層配線層を経由して配線されて
   いない前記対象信号線のレイアウトを変更して、当該最
   上層配線層を経由して配線するステップは、 前記最上層配線層を経由して配線されていない前記対象
   信号線のレイアウトを変更する行為と、 前記対象信号線に隣接して配置される他の前記信号線の
   レイアウトを変更して、当該対象信号線の周囲に無配線
   領域を形成する行為とを有することを特徴とする請求項
   ７記載の半導体集積回路のレイアウト設計プログラム。