JP2003152543A

JP2003152543A - アナログデジタル変換器

Info

Publication number: JP2003152543A
Application number: JP2001351198A
Authority: JP
Inventors: Makoto Takeuchi; 誠竹内
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2001-11-16
Filing date: 2001-11-16
Publication date: 2003-05-23
Anticipated expiration: 2021-11-16
Also published as: JP3815607B2

Abstract

(57)【要約】【課題】アナログ信号に大きなレベルのノイズが重畳す
ると、積分器が飽和して、正確なデジタル値が得られな
くなり、また見かけ上正常動作をするという課題を解決
する。【解決手段】ノイズが重畳して積分器が飽和すると、前
段のアンプのゲインを下げて飽和しないようにした。ま
た、積分器の飽和を検出して、自動的に前段アンプのゲ
インを設定するようにした。ノイズが重畳しても正確な
デジタル値を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、耐ノイズ性が高
いアナログデジタル変換器に関し、特に温度伝送器など
の信号伝送器に用いて好適なアナログデジタル変換器に
関するものである。

【０００２】

【従来の技術】図８に温度伝送器の構成を示す。この温
度伝送器は熱電対と測温抵抗体の両方を使用できるよう
に構成されている。図８において、８１は測温抵抗体で
あり、入力端子７１の１〜３番端子に接続され、リファ
レンス部７２からこの測温抵抗体８１に流す電流（例え
ば０．２ｍＡ）が供給される。また、８２は熱電対であ
り、入力端子７１の２と３に接続される。

【０００３】入力端子７１から入力された信号はフィル
タ７３で主として商用周波数のノイズが除去され、マル
チプレクサ７４に入力される。マルチプレクサ７４には
またリファレンス部から校正用の信号Ｖｒが入力され
る。マルチプレクサ７４はこれらの信号を選択してプリ
アンプ７５に出力する。

【０００４】プリアンプ７５で増幅された信号はＡ／Ｄ
コンバータ７６でデジタル信号に変換され、ＣＰＵ７７
で演算処理された後出力回路７８から外部に出力され
る。また、ＣＰＵ７７はマルチプレクサ７４を制御し
て、適当な信号を選択する。

【０００５】温度伝送器の場合、入力電圧範囲が−１０
〜８０ｍＶになるように設計される場合が多い。これ
は、熱電対８２の起電力の範囲が−１０〜８０ｍＶであ
ること、および測温抵抗体８１の出力電圧範囲が０．４
〜６６ｍＶ（Ｐｔ１００を使用して抵抗値範囲２０〜３
３０Ωとし、０．２ｍＡの電流を流した場合）であるた
めである。大きくても、入力電圧範囲はこれの２倍、す
なわち−２０〜１６０ｍＡ程度で設計される場合が多
い。

【０００６】一方、一般的なＡ／Ｄコンバータの入力電
圧範囲は１〜２．５Ｖ程度のものが多い。そのため、Ａ
／Ｄコンバータ７６の前段にプリアンプ７５を設置し
て、１０〜２０倍程度増幅するようにしている。

【０００７】Ａ／Ｄコンバータ７６としては２重積分方
式、デルタシグマ方式、電荷平衡方式など比較的高精度
が得やすい方式のものが用いられる。図９に電荷平衡方
式のＡ／Ｄコンバータの構成を示す。なお、図８と同じ
要素には同一符号を付し、説明を省略する。

【０００８】図９では、プリアンプとして利得が可変出
来る可変ゲインアンプ７９を用いている。すなわち、Ｆ
ＥＴＱ１、Ｑ２をオンオフすることにより、ゲインを変
化させることができる。マルチプレクサ７４の出力は可
変ゲインアンプ７９で１０〜２０倍に増幅され、Ａ／Ｄ
コンバータ７６に出力される。

【０００９】Ａ／Ｄコンバータ７６は積分器７６１、コ
ンパレータ７６２およびコントローラ７６３から構成さ
れる。積分器７６１で可変ゲインアンプ７９の出力電圧
および信号ＲＥＦＳＷを積分し、この積分器７６１の出
力をコンパレータ７６２で比較して、その比較結果ＣＯ
ＭＰＩＮからコントローラ７６３でデジタル信号ＤＡＴ
Ａに変換する。コントローラ７６３はまた可変ゲインア
ンプ７９の利得の制御も行う。

【００１０】なお、コントローラ７６３内のCounter1は
総積分時間を測定するカウンタ、Counter2は信号ＲＥＦ
ＳＷが高レベルである時間を測定するカウンタ、Timer1
は１００ｍ秒を測定するタイマである。

【００１１】次に、図１０に基づいてＡ／Ｄコンバータ
７６の変換原理を説明する。図１０（Ａ）は入力電圧が
小さいとき、同図（Ｂ）は入力電圧が大きいときの場合
であり、は積分器７６１の出力Ｖｏ、は信号ＲＥＦ
ＳＷである。

【００１２】積分器７６１の出力ＶｏがＶｉｈになる
と、リファレンス信号ＲＥＦＳＷの極性が反転するの
で、Ｖｏは低下していく。ＶｏがＶｉｌになるとＲＥＦ
ＳＷの極性が再度反転するので、Ｖｏは増加していく。
積分器７６１はこの動作を繰り返す。信号ＲＥＦＳＷが
高レベルの時間をＳＷｏｎ時間とする。

【００１３】図１０に示すように、最初に積分器７６１
の出力ＶｏがＶｉｈになってから１００ｍＳ経過した後
に、Ｖｏが最初にＶｉｈなるまでの時間を総積分時間と
し、ＳＷｏｎ時間の合計をこの総積分時間で割った値か
らデジタル変換した値を求める。

【００１４】なお、図１０の（Ａ）と（Ｂ）とでは本質
的な違いはないが、（Ａ）の入力電圧が小さいときはＳ
Ｗｏｎ時間が比較的長くてＶｏが減少する時間が長いの
に対して、入力電圧が大きい（Ｂ）ではこれらの時間の
割合が逆転している点が異なる。

【００１５】

【発明が解決しようとする課題】しかしながら、このよ
うなＡ／Ｄコンバータには、次のような課題があった。

【００１６】このようなＡ／Ｄコンバータは、入力信号
に入力電圧範囲を越える過大なノイズ、例えば５０Ｈｚ
のような商用周波数のノイズが重畳すると、Ａ／Ｄコン
バータが飽和して正常なデジタル値が得られなくなると
いう課題があった。

【００１７】図１１にＡ／Ｄコンバータ７６の動作波形
を示す。同図（Ａ）はノイズが重畳していない正常な波
形である。右側の波形は左側の波形を拡大したものであ
り、鋸波状の波形になっていることがわかる。

【００１８】同図（Ｂ）は５０Ｈｚのノイズが重畳して
いるが、積分器７６１が飽和していない場合の波形であ
る。積分器７６１の出力は２０ｍＳの周期で異常値を示
しているが、積分時間を調整することによりこのノイズ
の影響は平均化されて変換後のデジタル値には影響しな
い。

【００１９】同図（Ｃ）は５０Ｈｚのノイズによって積
分器７６１が飽和した場合の波形である。右側の拡大し
た波形は、正常な（Ａ）の右側の波形とは全く異なって
おり、正常なデジタル値が得られないことは明らかであ
る。

【００２０】また、積分器７６１が飽和するような過大
なノイズが重畳した場合でも、ノイズは正負の両方向に
振られるために、あたかも正常な変換が行われているよ
うな動作をしてしまうという課題もあった。

【００２１】従って本発明が解決しようとする課題は、
ノイズが重畳しても正確にアナログデジタル変換を行う
ことができるアナログデジタル変換器を提供することに
ある。

【００２２】

【課題を解決するための手段】このような課題を解決す
るために、本発明のうち請求項１記載の発明は、アナロ
グ信号が入力される可変ゲインアンプ１と、この可変ゲ
インアンプ１の出力が入力され、この入力信号をデジタ
ル信号に変換するアナログデジタル変換部２とを有し、
前記アナログ信号にノイズが重畳したときに、前記可変
ゲインアンプ１のゲインを下げるようにしたものであ
る。信号にノイズが重畳しても正確なデジタル信号を得
ることができる。

【００２３】請求項２記載の発明は、請求項１記載の発
明において、アナログデジタル変換部２は、入力信号を
積分し、この積分結果に基づいてデジタル信号を生成す
る構成のアナログデジタル変換部であることを特徴とし
たものである。ノイズの影響が平均化される変換方式で
特に効果が大きい。

【００２４】請求項３記載の発明は、請求項２記載の発
明において、アナログデジタル変換部２は、電荷平衡方
式のアナログデジタル変換部であることを特徴としたも
のである。よく用いられる変換方式のアナログデジタル
変換器で構成できる。

【００２５】請求項４記載の発明は、請求項１ないし請
求項３記載の発明において、可変ゲインアンプ１のゲイ
ンを決定する抵抗として可変抵抗を用いたことを特徴と
したものである。正確にゲインを設定することができ
る。

【００２６】請求項５記載の発明は、アナログ信号が入
力される可変ゲインアンプ１と、この可変ゲインアンプ
１の出力が入力され、この出力を積分する積分部２１を
有するアナログデジタル変換部２とを有し、この積分部
２１の動作に基づいてアナログデジタル変換部２の動作
が異常であることを検出すると共に、このアナログデジ
タル変換部２の動作が異常であることを検出したとき
に、可変ゲインアンプ１のゲインを下げるようにしたも
のである。自動的に最適のゲインを設定できる。

【００２７】請求項６記載の発明は、請求項５記載の発
明において、積分部２１の積分時間を測定して、前記ア
ナログデジタル変換部の動作が異常であると判定するよ
うにしたものである。自動的に最適のゲインを設定でき
る。

【００２８】請求項７記載の発明は、請求項５記載の発
明において、積分部２１の出力のレベルと所定の電圧と
を比較する比較部５を有し、この比較部５の出力によっ
て前記アナログデジタル変換部の動作が異常であること
を検出するようにしたものである。自動的に最適のゲイ
ンを設定できる。

【００２９】請求項８記載の発明は、請求項５ないし請
求項７記載の発明において、アナログデジタル変換部２
は、電荷平衡方式のアナログデジタル変換部であること
を特徴としたものである。よく用いられる変換方式のア
ナログデジタル変換器で構成できる。

【００３０】

【発明の実施の形態】以下に、図に基づいて本発明を詳
細に説明する。図１は本発明に係るアナログデジタル変
換器の一実施例を示す構成図である。なお、図９と同じ
要素には同一符号を付し、説明を省略する。図１におい
て、１は可変ゲインアンプであり、その出力はＡ／Ｄコ
ンバータ７６１とほぼ同様の構成を有する電荷平衡方式
Ａ／Ｄコンバータ２に入力される。

【００３１】可変ゲインアンプ１は図９の可変ゲインア
ンプ７９と同様の構成を有するが、抵抗ＲｘとＦＥＴＱ
ｘが追加されている。この抵抗ＲｘとＦＥＴＱｘは直列
接続され、抵抗Ｒ６とＦＥＴＱ１の直列回路に並列に接
続されている。ＦＥＴＱｘはＦＥＴＱ１およびＱ２と同
様にＡ／Ｄコンバータ２内のコントローラ２３によって
そのオンオフが制御される。

【００３２】２は電荷平衡方式のＡ／Ｄコンバータであ
り、可変ゲインアンプ１の出力が入力され、この信号を
積分する積分器２１、この積分器２１の出力レベルを判
定するコンパレータ２２およびこのコンパレータ２２の
出力が入力され、全体を制御するコントローラ２３から
構成されている。動作は図９のＡ／Ｄコンパレータ７６
とほぼ同じなので、説明を省略する。

【００３３】コントローラ２３は可変ゲインアンプ１内
のＦＥＴＱ１，Ｑ２およびＱｘのオンオフを制御してそ
のゲインを変化させる。図２に可変ゲインアンプ１の特
性の一例を示す。可変ゲインアンプ１はＡ，Ｂ，Ｃの３
つのレンジが設定できるようになっており、それぞれＦ
ＥＴＱｘ、Ｑ１，Ｑ２をオンした場合に対応する。

【００３４】レンジＡはゲインが１であり、可変ゲイン
アンプ１の入力での入力電圧範囲が−２５０ｍＶ〜７９
０ｍＶであり、Ｐｔ２００などのセンサに対応するレン
ジである。同様に、レンジＢはゲインが３．７であり−
７０ｍＶ〜２１０ｍＶの入力電圧範囲、レンジＣはゲイ
ンが９でありー３０ｍＶ〜８０ｍＶの入力電圧範囲にな
る。各レンジの詳細な特性を図２表に示す。

【００３５】同じレベルのノイズが信号に重畳した場
合、可変ゲインアンプ１のゲインが高いほど積分器２１
が飽和しやすい。従って、レンジＣが一番ノイズに弱
く、レンジＡが一番強い。例えば、レンジＢでは２７０
ｍＶ以上のノイズが重畳すると、出力に影響が出る。

【００３６】この実施例では、商用周波のノイズなどの
ノイズが入力電圧に重畳して積分器２１が飽和したとき
に、可変ゲインアンプ１のゲインを下げて、積分器２１
が飽和しないようにするものである。

【００３７】すなわち、レンジＢを使用していた場合に
おいて積分器２１が飽和するとレンジをＡに切り替えて
飽和しないようにする。また。レンジＣを使用していた
ときに積分器２１が飽和すると、レンジをＢに変更し、
それでも飽和すると更にレンジをＡに変更する。

【００３８】このようにすると、測定精度は若干悪くな
るが、ノイズのために積分器２１が飽和して測定不可能
になることがなくなる。これらのレンジ変更はユーザが
できるようにしてもよく、また耐ノイズを向上させるオ
プションとして準備するようにしてもよい。

【００３９】図３に本発明の他の実施例を示す。なお、
図１と同じ要素には同一符号を付し、説明を省略する。
図３において、３は可変ゲインアンプであり、入力電圧
Ｖｉｎを増幅してＡ／Ｄコンバータ２に出力する。この
実施例では可変ゲインアンプ３のゲインを決める抵抗Ｒ
７として可変抵抗を用いて、最適なゲインが設定できる
ようにしている。

【００４０】なお、実際には図１と同様に可変抵抗Ｒ７
とＦＥＴＱ２の直列回路に並列に抵抗Ｒ６とＦＥＴＱ１
および抵抗ＲｘとＦＥＴＱｘと直列回路が接続される
が、この図では省略している。抵抗Ｒ６およびＲｘも可
変抵抗にしてもよい。

【００４１】ノイズはいつ入ってくるか予測できないの
で、積分器２１が飽和したことを検出して、可変ゲイン
アンプ１のゲインを自動的に変更することができると効
果が大きい。図４以下にこのような実施例について説明
する。

【００４２】図４に積分器２１が飽和したことを検出す
ることができるＡ／Ｄコンバータの構成を示す。なお、
図１と同じ要素には同一符号を付し、説明を省略する。
図４において、２４はコントローラである。このコント
ローラ２４は図１のコントローラ２３とほぼ同様の動作
を行うが、タイマｔｉｍｅｒ２が追加されている。この
タイマｔｉｍｅｒ２は信号ＲＥＦＳＷが変化する時間間
隔を計測する。

【００４３】この実施例の動作を説明するために、電荷
平衡方式のＡ／Ｄコンバータの動作を説明する。図４に
示すように、信号ＲＥＦＳＷによってコントローラ２４
から積分器２１の入力端子に流れ込む電流をＩｒｅｆ＋
とし、逆方向に流れる電流をＩｒｅｆ−とする。また、
積分コンデンサＣ１から流れ出す電流をＩｉｎｔ＋、流
れ込む電流をＩｉｎｔ−、積分器２１の入力端子から流
れ出す電流をＩｉｎとする。

【００４４】このようにすると、このＡ／Ｄコンバータ
が正常に動作するためには、下記（１）、（２）式の関
係がなければならない。なお、ABS()は絶対値を求める
関数である。 Iint+＝ABS(Iref-)−ABS(Iin) ・・・・・・（１） Iint-＝ABS(Iref+)−ABS(Iin) ・・・・・・（２）

【００４５】また、積分器２１の出力Ｖｏの鋸波の周期
ｔは、コンパレータ２２のスレッシュホールド電圧の値
をＶｔｈ、Ｖｔｌとすると、 t＝(C1*(Vth−Vtl))／Iint- ＋ (C1*(Vtl−Vth))／Iint
+ になる。なお、Ｃ１は積分器２１の積分コンデンサの容
量である。

【００４６】前記（１）、（２）式より、下記（３）、
（４）式が成立すれば、積分器２１の出力Ｖｏが鋸波に
なる。 ABS(Iin)＜ABS(Iref+) ・・・・・・（３） ABS(Iin)＞ABS(Iref-) ・・・・・・（４）

【００４７】積分器２１のオフセット電圧をＶｏｆｆ、
積分抵抗をＲ１とすると、 Iin＝(Voff−Vin)／R1 であるので、積分器２１が正常に動作する入力電圧Ｖｉ
ｎの範囲は下記（５）式で表される。 Voff−ABS(Iref-)*R1＞Vin＞Voff−ABS(Iref+)*R1 ・・・・（５）

【００４８】アナログデジタル変換を行っている途中
で、積分器２１の入力電圧Ｖｉｎが前記（５）式の範囲
を越えると、正常なアナログデジタル変換が行われなく
なる。また、積分器２１の出力電圧が飽和すると、積分
コンデンサに蓄えられる電荷量の連続性が崩れて、大き
な変換誤差が発生する。図１１の（Ｃ）はこのような場
合の波形である。

【００４９】図５にコントローラ２４の内部構成を示
す。図５において、４１はコンパレータ２２の出力COMP
INが入力され、信号ＲＥＦＳＷを発生するフリップフロ
ップ、４２，４３は変換されたデジタル信号を発生する
カウンタ、４５はこれらを制御するコントローラであ
る。

【００５０】カウンタ４３は総積分時間を測定するカウ
ンタ、カウンタ４２は信号ＲＥＦＳＷが高レベルである
時間を測定するカウンタ、タイマ４６は１００ｍ秒を測
定するタイマである。これらは電荷平衡方式Ａ／Ｄコン
バータの一般的な構成であるので、詳細な説明を省略す
る。

【００５１】この実施例では、タイマ４４が追加されて
いる。このタイマ４４によって信号ＲＥＦＳＷが変化す
る時間間隔を測定し、エラー信号ＥＲＲを発生する。こ
のエラー信号ＥＲＲによって可変ゲインアンプ１のゲイ
ンを下げるようにする。

【００５２】図１１の波形図から明らかなように、アナ
ログデジタル変換が正常に行われている（Ａ）、（Ｂ）
では、信号ＲＥＦＳＷは５００μ秒以下の時間で変化し
ているが、ノイズが重畳した（Ｃ）では、２〜５ｍ秒と
長くなっている。そのため、タイマ４４で信号ＲＥＦＳ
Ｗが変化する時間間隔を測定し、例えば２ｍ秒以上にな
るとエラー信号ＥＲＲを発生するようにする。信号ＲＥ
ＦＳＷが変化する時間間隔は積分部２１の積分時間に関
係している。

【００５３】図６に他の実施例を示す。なお、図１と同
じ要素には同一符号を付し、説明書省略する。図６にお
いて、５はＶｏ飽和監視コンパレータであり、積分器２
１の出力Ｖｏが入力される。Ｖｏ飽和監視コンパレータ
５は積分部２１の出力Ｖｏと所定の電圧Ｖｓを比較し、
ＶｏがＶｓより大きくなるとエラー信号ＥＲＲを出力す
る。

【００５４】前述したように、積分部２１の出力Ｖｏが
前記（５）式を満たしている場合に限り、正常なアナロ
グデジタル変換が実行される。そのため、Ｖｏ飽和監視
コンパレータ５でＶｏが前記（５）式の範囲内に入って
いるかを監視し、外れたときにエラー信号ＥＲＲを出力
する。

【００５５】このエラー信号ＥＲＲによって可変ゲイン
アンプ１のゲインを下げるようにすると、入力信号にノ
イズが重畳しても、正常なアナログデジタル変換を実行
することができる。なお、図６では積分器２１の出力Ｖ
ｏが所定の電圧Ｖｓより大きいときにエラー信号ＥＲＲ
を出力するようにしたが、小さい方にはずれたときにも
エラー信号を出すようにしてもよい。

【００５６】図７に可変ゲインアンプとＡ／Ｄコンバー
タを組み合わせた構成を示す。図７において、１は図１
で説明した可変ゲインアンプ、６は図４あるいは図６の
構成を有するＡ／Ｄコンバータである。Ａ／Ｄコンバー
タ６が正常にアナログデジタル変換できなかったことを
示すエラー信号ＥＲＲによって、ＦＥＴＱｘをオンし、
ゲインが最低になるように制御している。

【００５７】なお、これらの実施例では、可変ゲインア
ンプ１は３段階でゲインを可変できる構成としたが、２
段階あるいは４段階以上可変出来るようにしてもよい。
また、連続的にゲインを可変出来るような構成であって
もよい。

【００５８】また、これらの実施例では温度伝送器に用
いるＡ／Ｄコンバータとして説明したが、他の信号伝送
器、あるいは他の用途に用いることもできる。また、Ａ
／Ｄコンバータも電荷平衡方式だけでなく、他の方式の
Ａ／Ｄコンバータを用いることもできる。

【００５９】

【発明の効果】以上説明したことから明らかなように、
本発明によれば、次の効果が期待できる。請求項１の
発明によれば、アナログ信号が入力される可変ゲインア
ンプ１と、この可変ゲインアンプ１の出力が入力され、
この入力信号をデジタル信号に変換するアナログデジタ
ル変換部２とを有し、前記アナログ信号にノイズが重畳
したときに、前記可変ゲインアンプ１のゲインを下げる
ようにした。

【００６０】信号に商用電源周波数などのノイズが重畳
してもアナログデジタル変換部が飽和することがなくな
るので、常に正確なデジタル信号を得ることができると
いう効果がある。客先とのトラブル事例から、ノイズの
電圧レベルは５００ｍＶｐ−ｐ以下が大部分なので、信
号の変換精度をそれほど落とすことなく、ノイズの影響
を除去することができる。

【００６１】また、モータの起動ノイズが回り込むよう
なノイズに対しても対応することができるという効果も
ある。

【００６２】請求項２記載の発明によれば、請求項１記
載の発明において、アナログデジタル変換部２は、入力
信号を積分し、この積分結果に基づいてデジタル信号を
生成する構成のアナログデジタル変換部であることを特
徴とした。積分器が飽和することがなくなるので、正確
かつ信頼性の高いデジタル値を得ることができるという
効果がある。

【００６３】請求項３記載の発明によれば、請求項２記
載の発明において、アナログデジタル変換部２は、電荷
平衡方式のアナログデジタル変換部であることを特徴と
した。一般的なアナログデジタル変換器に用いることが
できるという効果がある。

【００６４】請求項４記載の発明によれば、請求項１な
いし請求項３記載の発明において、可変アンプ１のゲイ
ンを決定する抵抗として可変抵抗を用いたことを特徴と
した。可変抵抗を調整することにより、正確にゲインを
設定することができるという効果がある。

【００６５】請求項５記載の発明によれば、アナログ信
号が入力される可変ゲインアンプ１と、この可変ゲイン
アンプ１の出力が入力され、この出力を積分する積分部
２１を有するアナログデジタル変換部２とを有し、この
積分部２１の動作に基づいてアナログデジタル変換部２
の動作が異常であることを検出すると共に、このアナロ
グデジタル変換部２の動作が異常であることを検出した
ときに、可変ゲインアンプ１のゲインを下げるようにし
た。

【００６６】積分部２１が飽和したことを検出して自動
的にゲインを下げることができるので、取り扱いが容易
でかつ信頼性の高いアナログデジタル変換器を実現する
ことができるという効果がある。また、モータの起動ノ
イズなど突発的なノイズに対しても自動的に対応するこ
とができるという効果もある。

【００６７】請求項６記載の発明によれば、請求項５記
載の発明において、積分部２１の積分時間を測定して、
前記アナログデジタル変換部の動作が異常であると判定
するようにした。

【００６８】全てデジタル的に処理をすることができる
ので、ゲートアレイなどのカスタムＩＣを用いた場合に
コストアップの要因にならないという効果もある。

【００６９】請求項７記載の発明によれば、請求項５記
載の発明において、積分部の出力のレベルと所定の電圧
とを比較する比較部５を有し、この比較部５の出力によ
って前記アナログデジタル変換部の動作が異常であるこ
とを検出するようにした。簡単に積分部２１の異常を検
出することができるという効果がある。

【００７０】請求項８記載の発明によれば、請求項５な
いし請求項７記載の発明において、アナログデジタル変
換部２は、電荷平衡方式のアナログデジタル変換部であ
ることを特徴とした。一般的なアナログデジタル変換器
に用いることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】可変レンジアンプの各レンジと特性を説明した
表である。

【図３】本発明の他の実施例を示す構成図である。

【図４】本発明の他の実施例を示す構成図である。

【図５】本発明の他の実施例を示す構成図である。

【図６】本発明の他の実施例を示す構成図である。

【図７】本発明の他の実施例を示す構成図である。

【図８】温度伝送器の構成図である。

【図９】電荷平衡方式アナログデジタル変換器の構成図
である。

【図１０】電荷平衡方式アナログデジタル変換器の動作
を説明するための図である。

【図１１】電荷平衡方式アナログデジタル変換器の波形
図である。

【符号の説明】

１、３可変ゲインアンプ２、６Ａ／Ｄコンバータ２１積分部２２コンパレータ２３、２４コントローラ４２，４３カウンタ４４，４６タイマ５Ｖｏ飽和監視コンパレータ

Claims

【特許請求の範囲】

【請求項１】アナログ信号が入力される可変ゲインアン
プと、この可変ゲインアンプの出力が入力され、この入
力信号をデジタル信号に変換するアナログデジタル変換
部とを有し、前記アナログ信号にノイズが重畳したとき
に、前記可変ゲインアンプのゲインを下げるようにした
ことを特徴とするアナログデジタル変換器。
【請求項２】前記アナログデジタル変換部は、入力信号
を積分し、この積分結果に基づいてデジタル信号を生成
する構成のアナログデジタル変換部であることを特徴と
する請求項１記載のアナログデジタル変換器。
【請求項３】前記アナログデジタル変換部は、電荷平衡
方式のアナログデジタル変換部であることを特徴とする
請求項２記載のアナログデジタル変換器。
【請求項４】前記可変ゲインアンプのゲインを決定する
抵抗として可変抵抗を用いたことを特徴とする請求項１
ないし請求項３記載のアナログデジタル変換器。
【請求項５】アナログ信号が入力される可変ゲインアン
プと、この可変ゲインアンプの出力が入力され、この出
力を積分する積分部を有するアナログデジタル変換部と
を有し、この積分部の動作に基づいて前記アナログデジ
タル変換部の動作が異常であることを検出すると共に、
このアナログデジタル変換部の動作が異常であることを
検出したときに、前記可変ゲインアンプのゲインを下げ
るようにしたことを特徴とするアナログデジタル変換
器。
【請求項６】前記積分部の積分時間を測定して、前記ア
ナログデジタル変換部の動作が異常であると判定するよ
うにしたことを特徴とする請求項５記載のアナログデジ
タル変換器。
【請求項７】前記積分部の出力のレベルと所定の電圧と
を比較する比較部を有し、この比較部の出力によって前
記アナログデジタル変換部の動作が異常であることを検
出するようにしたことを特徴とする請求項５記載のアナ
ログデジタル変換器。
【請求項８】前記アナログデジタル変換部は、電荷平衡
方式のアナログデジタル変換部であることを特徴とする
請求項５ないし請求項７記載のアナログデジタル変換
器。