JP2003143118A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリの異常を監視するビット位相同期回路
を提供する。 【解決手段】 入力データ30とパリティビット発生回路
10で生成されたパリティビット38は、書込みアドレスカ
ウンタ16で生成された書込みアドレス46に従ってメモリ
12のアドレス０〜７に順次書き込まれ、読出しアドレス
カウンタ20で生成された読出しアドレス50に従ってデー
タ40およびパリティビット42として順次読み出される。
パリティビット検出回路14では、出力データ40からパリ
ティビットを生成してパリティビット42と比較し一致し
ないときパリティアラーム44を出力する。保護回路22で
は、メモリ12の同一アドレスに対してパリティアラーム
44が３フレーム連続して出力されたときパリティアラー
ム56を出力する。ただし、読出しアドレスカウンタ20か
ら書込みアドレス46と読出しアドレス50の位相の異常接
近を通知する禁止位相検出信号52が出力されたときパリ
ティアラーム44の入力を禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力ビットに同期
する入力データを入力クロックから独立した位相を持つ
装置内クロックに同期させるビット位相同期回路に関す
る。

【０００２】

【従来の技術】従来、ビット位相同期回路として、メモ
リと、入力データに同期する第１のクロックに従って入
力データをメモリに書き込む書込みカウンタと、第１の
クロックとは独立した位相を持つ第２のクロックの周波
数を分周して第１のクロックと同一周波数のクロックを
生成する分周回路と、分周回路で生成されたクロックに
従ってメモリに書き込まれたデータを読み出す読出しカ
ウンタとを有し、入力データを第２のクロックに同期さ
せるものがあった（たとえば、特開平2-76332 号公
報）。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うなビット位相同期回路はメモリの異常を監視する機能
を備えていないので、メモリに異常が発生した場合にメ
モリの異常を通知する警報を出力できないという問題が
あった。この問題を解決するために、パリティビット発
生回路、パリティビット検出回路等を設けてパリティチ
ェックすることによりメモリの異常を検出するビット位
相同期回路が提案されているが、データの書込みと読出
しのタイミングが異常に接近した場合に不必要なパリテ
ィ警報を出力してしまうという問題があった。

【０００４】本発明は、このような従来の技術の課題を
解決するもので、データの書込みと読出しのタイミング
が異常接近した場合に不必要なパリティ警報を出力する
ことのないビット位相同期回路を提供することを目的と
する。

【０００５】

【課題を解決するための手段】本発明は上記の問題を解
決するために、入力データのパリティビットをワード毎
に生成するパリティビット発生手段と、入力データおよ
びパリティビット発生手段で生成されたパリティビット
をワード毎に書込みアドレスに従って書き込み、読出し
アドレスに従って読み出すメモリと、書込みアドレスを
入力クロックに基づいて生成する書込みアドレス生成手
段と、読出しアドレスを入力クロックから独立した位相
を有するクロックに基づいて生成する読出しアドレス生
成手段と、メモリから読み出されたデータのパリティビ
ットをワード毎に生成し、このパリティビットがメモリ
から読み出されたパリティビットと異なるとき第１のパ
リティアラームを出力するパリティビット検出手段と、
パリティビット検出手段から出力される第１のパリティ
アラームをメモリのアドレス毎に監視し、同一アドレス
に対する第１のパリティアラームが連続して所定の回数
出力されたとき第２のパリティアラームを出力する保護
手段とを含むことを特徴とする。

【０００６】また、本発明は、読出しアドレスの位相が
書込みアドレスから所定値だけ遅れるように読出しアド
レスの位相を制御し、読出しアドレスの位相を制御によ
り変化させたとき禁止位相検出信号を出力するクロック
乗せ換え手段を含み、保護手段は、クロック乗せ換え手
段から禁止位相検出信号が出力されたとき第１のパリテ
ィアラームの入力を禁止することを特徴とする。

【０００７】なお、保護手段は、第２のパリティアラー
ムをメモリのアドレス毎に出力してもよい。 ［発明の詳細な説明］

【発明の実施の形態】次に添付図面を参照して本発明に
よるビット位相同期回路の実施例を詳細に説明する。図
１は本実施例を示すブロック図である。なお、信号の参
照符号はその現れる接続線の参照番号で表わす。この実
施例は、入力データ30とそのパリティビット38をメモリ
12に書き込み、書き込んだデータとパリティビットを読
み出すとき、読み出した出力データ40からパリティビッ
トを生成して読み出したパリティビット42と比較し、両
パリティビットがメモリ12の同一アドレスについて連続
して複数回相違したときメモリ12の異常発生を表わすパ
リティアラーム56を出力するものである。

【０００８】図１のビット位相同期回路には、外部から
入力データ40、入力クロック32および装置内クロック34
が入力される。入力データ30は、たとえば、伝送路によ
り伝送されてきたデータであり、本実施例では、１フレ
ームが８ワード（１ワードは８ビット）から構成され
る。入力クロック32は、入力データ30の各ワードに同期
する、たとえば、周波数が10ＭＨz の伝送路クロックで
ある。装置内クロック34は、入力クロック32から独立し
た位相を有する、たとえば、周波数が80ＭＨz （入力ク
ロック32の周波数の整数倍）のクロックである。入力デ
ータ30は８ビットパラレルでパリティビット発生回路10
とメモリ12に、入力クロック32はメモリ12と書込みアド
レスカウンタ16に、装置内クロック34はメモリ12、クロ
ック乗せ換え回路18、読出しアドレスカウンタ20および
保護回路22に、それぞれ入力される。

【０００９】パリティビット発生回路10は、入力データ
30の各ワードについてパリティビット38を生成する回路
であり、たとえば、排他的論理和回路（E-OR）と一致回
路（E-NOR ）を用いて構成することができる。なお、本
実施例では、パリティビット38として偶数パリティビッ
ト38-1および奇数パリティビット38-2を用いることによ
りメモリ12の異常に対する監視を確実なものとしてい
る。パリティビット発生回路10にはメモリ12が接続され
ている。

【００１０】メモリ12は、入力データ30およびパリティ
ビット38を一時格納するメモリであり、本実施例では、
10ビット×８領域のメモリ容量を有し１フレーム分の入
力データを格納する。ここで、10ビットのうち８ビット
は入力データ30の格納に、２ビットはパリティビット38
の格納にそれぞれ使用される。メモリ12は、図２のタイ
ムチャートに示すように、入力データ30とパリティビッ
ト38を入力クロック32および書込みアドレスカウンタ14
から供給される書込みアドレス46に従って書き込み、装
置内クロック32および読出しアドレスカウンタ18から供
給される読出しアドレス50に従って出力データ40とパリ
ティビット42とを読み出す。なお、メモリ12は、電源立
ち上げ時に等に、メモリ初期化信号36により初期化され
る。

【００１１】メモリ12にはパリティビット検出回路14が
接続されている。パリティビット検出回路14は、メモリ
12から読み出された出力データ40についてパリティチェ
ックを行なうパリティチェック回路であり、たとえば、
E-OR、E-NOR および論理和回路（OR）を用いて構成する
ことができる。本実施例では、メモリ12から読み出され
た出力データ40の偶数パリティビットおよび奇数パリテ
ィビットをワード毎に生成し、出力データ40と共に読み
出された偶数パリティビット42-1および奇数パリティビ
ット42-2と偶数パリティビット同士、奇数パリティビッ
ト同士で比較する。そして、少なくとも一方のパリティ
ビット同士が不一致のとき、メモリ12の異常を示すパリ
ティアラーム（ハイレベルＨ）44を出力する。パリティ
ビット検出回路14には保護回路22が接続されている。

【００１２】一方、書込みアドレスカウンタ16は、入力
データ30およびパリティビット38をワード毎にメモリ12
に書き込むための書込みアドレス46を入力クロック32に
基づいて生成する書込みアドレス生成回路である。本実
施例では、メモリ12内の８個のメモリ領域を順々に繰返
して指定する書込みアドレス46（たとえば、アドレス０
〜７）を生成する。図３はこの書込みアドレスカウンタ
16の構成例である。

【００１３】図３の書込みアドレスカウンタ16は、組み
合わせ回路200 と、入力端および出力端が組み合わせ回
路200 の出力端および入力端にそれぞれ接続された３個
のＤ型フリップフロップ（D-FF）202 〜206 から構成さ
れる８進カウンタであり、入力クロック32を計数するこ
とにより、たとえば、アドレス０〜７を指定する書込み
アドレス46を繰返し生成する。この場合、書込みアドレ
ス46は３ビットの書込みアドレス46-1〜46-3からなる。
書込みアドレスカウンタ16にはメモリ12とクロック乗せ
換え回路18が接続されている。

【００１４】クロック乗せ換え回路18は、入力クロック
32に同期している書込みアドレス46（46-1〜46-3）を装
置内クロック34に乗せ換えて装置内クロック34に同期し
た書込みアドレスを生成する回路であり、生成されたア
ドレスはクロック乗せ換え後の書込みアドレス48（48-1
〜48-3）として出力される。図４はクロック乗せ換え回
路18の構成例である。

【００１５】図４のクロック乗せ換え回路18は、書込み
アドレスカウンタ16からの書込みアドレス46-1〜46-3が
それぞれ入力されるＤ型フリップフロップ（D-FF）300
〜304 と、これらのD-FFに接続されたD-FF306 〜310
と、それぞれの２入力端子がD-FF300 と306 に、D-FF30
2 と308 に、D-FF304 と310 に接続されたE-NOR312〜31
6 と、３入力端子がそれぞれE-NOR312〜316 に接続され
たAND 回路（AND ）318と、それぞれの２入力端子がD-F
F306 と326 に、D-FF308 と328 に、D-FF310 と330 に
接続されたセレクタ320 〜324 と、セレクタ320 〜324
にそれぞれ接続された上記のD-FF326 〜330 とから構成
され、セレクタ320 〜324 はAND318の出力に従って２入
力のいずれかを選択する。

【００１６】このように構成されたクロック乗せ換え回
路18の動作を説明すると、D-FF300〜304 では、印加さ
れた書込みアドレス46-1〜46-3を装置内クロック34に従
って入力し１クロック後に出力する。これにより、D-FF
300 〜304 から装置内クロック34に同期した書込みアド
レスが出力される。ところで、D-FF300 〜304 では、た
とえば、図５に示すように入力クロック32と装置内クロ
ック34の立上り位相が互いに極めて接近したとき、印加
される書込みアドレス46の値を間違えて入力する場合が
生じる（セットアップホールドエラー）。

【００１７】そこで、クロック乗せ換え回路18では、互
いに１クロックずれた書込みアドレスの不一致を検出す
ることにより上記セットアップホールドエラーを検出す
る。具体的には、D-FF306 〜310 の出力はD-FF300 〜30
4 の出力より１クロック遅延するので、E-NOR 312 〜31
6 によりD-FF300 と306 の出力の不一致、D-FF302 と30
8 の出力の不一致、D-FF304 と310 の出力の不一致をそ
れぞれ検出する。そして、E-NOR312〜316 は不一致のと
き出力をローレベル（Ｌ）にする。

【００１８】AND318では、E-NOR312〜316 の出力の少な
くとも１つがＬになると、出力をＬにする。たとえば、
図５のようにD-FF300 〜304 に印加される書込みアドレ
ス46が３から４に切り替わる際に、D-FF300 〜304 がア
ドレス値３を間違えて５として入力したとき、D-FF300
〜304 とD-FF306 〜310 の出力は、期間T1、T2では互い
に異なるのでAND318の出力はＬになる。セレクタ320〜3
24では、AND318の出力がＨのときD-FF306 〜310 からの
出力をそれぞれ選択し、ＬのときD-FF326 〜330 からの
出力をそれぞれ選択するので、この場合、D-FF326 〜33
0 の出力を選択する。

【００１９】この時、D-FF326 〜330 の出力は３である
ので、D-FF306 〜310 の出力の値は３、５になるがD-FF
326 〜330 の出力の値は３に保持される。これにより、
セットアップホールドエラーが生じた場合でも、クロッ
ク乗せ換えは正常に実行される。なお、たとえば、書込
みアドレスが値４から５に切り替わったときAND318の出
力はT3の期間でＬになるが、セレクタ320 〜324 はD-FF
326 〜330 の出力を選択するので、D-FF306 〜310 の出
力の値は５になってもD-FF326 〜330 の出力は値４に保
持され問題は生じない。このように、クロック乗せ換え
回路18は、セットアップホールドエラーが生じた場合で
も、正常にクロックの乗せ換えを実行する。

【００２０】図１に戻って、クロック乗せ換え回路18に
は読出しアドレスカウンタ20が接続されている。読出し
アドレスカウンタ20は、メモリ12から出力データ40およ
びパリティビット42を読み出すための読出しアドレス50
を装置内クロック34に基づいて生成する読出しアドレス
生成回路である。また、読出しアドレスカウンタ20は、
後述する禁止位相検出信号52および警報保持時間54（54
-1〜54-8）を生成して出力する。図５はこの読出しアド
レスカウンタ20の構成例である。

【００２１】図５の読出しアドレスカウンタ20は、装置
内クロック34を計数する64進カウンタであり、組み合わ
せ回路400 と、入力端および出力端が組み合わせ回路40
0 の出力端および入力端にそれぞれ接続される６個のＤ
型フリップフロップ（D-FF）402 〜412 から構成され
る。組み合わせ回路400 は、装置内クロック34を計数す
るD-FF402 〜412 の出力に基づいてメモリ12内の８メモ
リ領域のアドレスを順々に繰返して指定する読出しアド
レス50（50-1〜50-3）を生成する。また、たとえば、ア
ドレス０〜７にそれぞれ同期する１クロック幅の警報保
持時間54（54-1〜54-8）を出力する。

【００２２】組み合わせ回路400 は、さらに、メモリ12
に書き込んだデータを確実に読み出すことができるよう
に、読出しアドレス50が書込みアドレス46から所定の時
間遅れるように読出しアドレス50の位相を制御する。具
体的には、入力されるクロック乗せ換え後の書込みアド
レス48と出力する読出しアドレス50との位相差であるア
ドレスギャップギャップを監視し、アドレスギャップが
所定値（最小アドレスギャップ）からずれたときD-FF40
2 〜412 のカウント値を所定値にカウントアップまたは
カウントダウンさせてアドレスギャップを最小アドレス
ギャップに維持する。

【００２３】組み合わせ回路400 の上記動作を図７〜図
９のタイムチャートで説明する。ただし、上記のアドレ
スギャップは、１フレーム毎に、D-FF402 〜412 の出力
が(08)_８ の値になる時点（アドレス比較位相）で検出
するものとし、最小アドレスギャップは３に設定されて
いるものとする。図７はアドレスギャップが３に維持さ
れている通常の場合である。この場合、アドレスギャッ
プ検出時における書込みアドレス48の値は４、読出しア
ドレス50の値は１でありアドレスギャップは設定値３に
等しいので、組み合わせ回路400 はD-FF402 〜412 に対
して加算、減算は行なわない。したがって、D-FF402 〜
412 のカウント値は１クロック毎に１だけ増加する。

【００２４】しかし、図８に示すように検出されるアド
レスギャップが２であるとき、組み合わせ回路400 は、
アドレスギャップが異常と判断し、D-FF402 〜412 のカ
ウンタ値から７を減算する。これにより、カウンタ値は
(08)_８ から(01)_８ に変化するので、読出しアドレス50
の値は１から０に転じる。したがって、アドレスギャッ
プは、２から３に戻り最小アドレスギャップ３と等しい
値になる。なお、組み合わせ回路400 は、D-FF402 〜41
2 を制御してそのカウント値をカウントアップまたはカ
ウントダウンしたとき、読出しアドレス50が通常ではな
いことを示す禁止位相検出信号52（ハイレベルＨ）を出
力する。

【００２５】また、図９に示すようにアドレスギャップ
検出時における書込みアドレス48-1〜48-3が７、読出し
アドレス50が１の場合、アドレスギャップは２になるの
で、組み合わせ回路400 は、D-FF502 〜512 のカウンタ
値に９を加算する。これにより、カウンタ値は(08)_８
から(11)_８ に変化するので、読出しアドレス50の値は
１から２に転じる。したがって、アドレスギャップは２
から３に戻り、アドレスギャップは最小アドレスギャッ
プ３に維持される。この場合も、組み合わせ回路400 は
禁止位相検出信号52を出力する。

【００２６】図１に戻って、読出しアドレスカウンタ20
にはメモリ12と保護回路22が接続され、読出しアドレス
カウンタ20で生成された読出しアドレス50（50-1〜50-
3）はメモリ22に、禁止位相検出信号52および警報保持
時間54（54-1〜54-8）は保護回路22にそれぞれ入力され
る。保護回路22は、パリティビット検出回路14からのパ
リティアラーム44がメモリ12の同一アドレスに対して、
たとえば３フレーム連続して入力されたとき、メモリ12
の異常を知らせるパリティアラーム56を出力するパリテ
ィアラーム生成回路である。図10はこの保護回路22の構
成例である。

【００２７】図10の保護回路22は、８個の同一構成の保
護回路500-1 〜500-8 とこれらの保護回路に接続された
AND 502 とから構成される。なお、保護回路500 はメモ
リ12のアドレス数に応じて設けられる。本実施例では、
メモリ12のアドレス０〜７に対応して８つの保護回路50
0-1 〜500-8 が設けられている。これにより、メモリ12
の異常をアドレス毎に検出する。保護回路500-1 〜500-
8 には、パリティビット検出回路14からのパリティアラ
ーム44、読出しアドレスカウンタ20からの禁止位相検出
信号52および装置内クロック34が共通に入力され、対応
する警報保持時間54-1〜54-8がそれぞれ入力される。

【００２８】保護回路500-1 を例にとると、AND504は、
パリティアラーム44が与えられたとき、禁止位相検出信
号52が入力されないことを条件にその出力をハイレベル
（Ｈ）にするインヒビット回路である。禁止位相検出信
号52は読出しアドレス50の異常を示すので、パリティア
ラーム44の入力を禁止することにより誤ったパリティア
ラーム56の出力を防止している。AND504にはセレクタ50
6 、AND510およびAND516の一方の入力端子が接続され、
セレクタ506 にはD-FF508 が接続され、D-FF508 にはセ
レクタ506 の他方の入力端子が接続されている。

【００２９】セレクタ506 は、警報保持時間54-1が与え
られたときAND504の出力を選択し、与えられないときD-
FF508 の出力を選択してD-FF508 に出力する選択回路で
ある。警報保持時間54-1はデータF0を読み出すアドレス
に同期しているので、セレクタ506 はデータF0の読出し
時に発生するパリティアラーム44に対してのみ動作する
ことになる。なお、警報保持時間54-1は、この場合、デ
ータF0に対するアドレス出力期間の最終のクロックに同
期して出力される。D-FF508 は、セレクタ506の出力を
装置内クロック34に従って遅延させるＤ型フリップフロ
ップである。したがって、D-FF508 は、警報保持時間54
-1がセレクタ506 に与えられたときAND504の出力を入力
して１クロック後に出力し、次の警報保持時間54-1が与
えられるまでその出力を保持する。

【００３０】D-FF508 にはAND510の他方の入力端子が接
続されている。AND510は、AND504の出力とD-FF508 の出
力の論理積を演算し、AND504の出力がＨのときD-FF508
の出力を次段に送るゲート回路である。AND510にはセレ
クタ512 の一方の入力端子が、セレクタ512 にはD-FF51
4 が、さらにD-FF514 にはセレクタ512 の他方の入力端
子がそれぞれ接続されている。セレクタ512 は、警報保
持時間54-1が与えられたときAND510の出力を選択し、D-
FF514 は、AND510の出力を装置内クロック34に従って入
出力し、次の警報保持時間54-1が与えられるまでその出
力を保持する。

【００３１】D-FF514 にはAND516の他方の入力端子が接
続されている。AND516は、AND504の出力がＨのときD-FF
514 の出力を次段に送るゲート回路である。AND516には
セレクタ518 の一方の入力端子が、セレクタ518 にはD-
FF520 が、さらにD-FF520 にはセレクタ518 の他方の入
力端子がそれぞれ接続されている。セレクタ518 は、警
報保持時間54-1が与えられたときAND516の出力を選択
し、D-FF520 は、AND518の出力を装置内クロック34に従
って入出力し、次の警報保持時間54-1が与えられるまで
その出力を保持する。D-FF520 の出力は、Ｈのときパリ
ティアラーム522-1 として出力される。

【００３２】したがって、保護回路500-1 は、メモリ12
のアドレス０からデータを読み出すときにパリティアラ
ーム44が３フレーム以上連続して発生した場合、パリテ
ィアラーム500-1 を出力する。しかし、パリティアラー
ム44が３フレーム以上連続して発生しない場合にはパリ
ティアラーム522-1 を出力しない。他の保護回路500-2
〜500-8 も保護回路500-1 と同様に、メモリ12のアドレ
ス１〜７からデータを読み出すときにパリティアラーム
44が３フレーム以上連続して発生した場合、それぞれパ
リティアラーム522-2 〜522-8 を出力する。

【００３３】保護回路500-1 〜500-8 の各D-FF520 には
AND502が接続されている。AND502は８入力の論理和を演
算する回路であり、保護回路500-1 〜500-8 の少なくと
も１つからパリティアラームが出力されたとき外部にパ
リティアラーム56を出力する。なお、セレクタ、FF-Dお
よびAND の数を増減することにより、パリティアラーム
522-1 を出力する条件であるパリティアラーム44の連続
入力数を所望の値に設定することができる。また、AND5
02を削除してパリティアラームをアドレス毎に外部に出
力してもよい。

【００３４】このように構成された図１のビット位相同
期回路の動作について、パリティビット検出回路14およ
び保護回路22を中心に説明する。ただし、入力データ30
の各フレームはデータF0〜F7から構成され、データF0〜
F7はそれぞれメモリ12のアドレス０〜７に書き込まれる
ものとする。メモリ12では、入力データ30およびパリテ
ィビット発生回路10で生成されたパリティビット38をワ
ード毎に、書込みアドレスカウンタ16で生成された書込
みアドレス46に従ってアドレス０〜７のメモリ領域に順
次繰返し書き込む。

【００３５】また、メモリ12では、書き込んだデータお
よびパリティビットを、読出しアドレスカウンタ20で生
成された読出しアドレス50に従って読み出す。読み出さ
れた出力データ40およびパリティビット42はパリティビ
ット検出回路14に入力される。パリティビット検出回路
14では、出力データ40の偶数パリティビットおよび奇数
パリティビットをワード毎に生成し、メモリ12から読み
出されたパリティビット42と比較する。そして、生成し
た偶数パリティビットが読み出された偶数パリティビッ
ト42-1に一致しないとき、および生成した奇数パリティ
ビットが読み出された奇数パリティビット42-2に一致し
ないときパリティアラーム44を保護回路22に出力する。

【００３６】たとえば、図11に示すようにメモリ12のア
ドレス０からフレームＡのデータF0が読み出されるとき
にパリティビット検出回路14からパリティアラーム44が
出力された場合、保護回路500-1 におけるAND504の出力
は、禁止位相検出信号52がＬであるのでＨになる。AND5
04の出力は、セレクタ506 に警報保持時間54-1が供給さ
れたときセレクタ506 により選択されてD-FF508 に送ら
れる。D-FF508 では、セレクタ508 の出力を装置内クロ
ック34に従って入出力する。これにより、D-FF508 の出
力はＨに保持される。

【００３７】図11の例では、フレームＡに続くフレーム
ＢのデータF0が読み出されるとき、パリティビット検出
回路14からパリティアラーム44が出力されないのでAND5
04の出力はＬになる。警報保持時間54-1がセレクタ506
に供給されると、AND504の出力がセレクタ506 により選
択されてD-FF508 に送られるので、D-FF508 の出力はＬ
になる。一方、AND510 では、AND504の出力がＬである
のでＬを出力する。これにより、D-FF508 の出力はセレ
クタ512 には入力されず、D-FF514 の出力はＬに維持さ
れる。したがって、図11の場合、保護回路500-1 はパリ
ティアラーム522-1 を出力しない。

【００３８】次に、図12に示すようにメモリ12のアドレ
ス０からフレームＡ〜ＣのデータF0が読み出される度
に、パリティビット検出回路14からパリティアラーム44
が出力される場合、最初のパリティアラーム44が保護回
路500-1 に入力されたとき、D-FF508 の出力は前述した
ようにＨに保持される。２番目のパリティアラーム44が
保護回路500-1 に入力されたとき、AND504の出力はＨに
なるのでAND510のゲートが開き、警報保持時間54-1が供
給されたときD-FF508 の出力がセレクタ512 により選択
されてD-FF514 に印加される。これにより、D-FF514 の
出力はＨになる。なお、D-FF508 も引き続きＨを保持す
る。

【００３９】次いで、３番目のパリティアラーム44が保
護回路500-1 に入力されたとき、AND506の出力はＨにな
るのでAND516のゲートが開き、警報保持時間54-1が供給
されたとき、D-FF514 の出力がセレクタ518 により選択
されてD-FF520 に印加される。これにより、D-FF520 の
出力はＨになり、その出力はパリティアラーム500-1と
して出力される。このように、保護回路500-1 は、パリ
ティアラーム44が３回以上連続して入力された場合にパ
リティアラーム500-1 を出力する。これにより、パリテ
ィアラームの信頼性が高くなる。

【００４０】なお、D-FF508 〜D-FF520 の出力は、パリ
ティアラーム44が入力されなくなったとき（あるいは、
禁止位相検出信号52がＨになったとき）ＨからＬに転じ
る。たとえば、図12において３番目のパリティアラーム
に続くパリティアラームが保護回路500-1 に入力されな
いとき、AND504の出力はＬになり、AND510および516の
出力がＬになるので、警報保持時間54-1が供給されたと
きAND504〜516 の出力がそれぞれセレクタ506 〜518 に
より選択されてD-FF508 〜520 に印加され、各D-FFの出
力はＨからＬに転じる。

【００４１】本発明は、入力クロック（伝送路クロッ
ク）に同期した入力データを、入力クロックから独立し
た位相を持つ出力クロック（装置内クロック）に同期さ
せるビット位相同期回路を必要とする伝送装置、多重化
装置、交換装置等に広く利用することができる。

【００４２】

【発明の効果】本発明によるビット位相同期回路によれ
ば、パリティビット発生手段とパリティビット検出手段
を設け、入力データと共にパリティビットをメモリに書
き込み、メモリから読み出したデータからパリティビッ
トを生成して読み出したパリティビットと比較している
のでメモリの異常を常時監視できる。また、保護手段に
より、パリティビット検出手段から同一アドレスに対し
て複数回連続して第１のパリティアラームが出力された
とき第２のパリティアラームを生成しているので第２の
パリティアラームの信頼性を高めることができる。さら
に、書込みアドレスが異常になった場合、保護手段では
第１のパリティアラームの入力を禁止しているので、不
必要な第２のパリティアラームの出力を防止できる。

【図面の簡単な説明】

【図１】本発明によるビット位相同期回路の実施例を示
すブロック図である。

【図２】図１に示すビット位相同期回路におけるメモリ
の動作を示すタイムチャートである。

【図３】図１に示すビット位相同期回路における書込み
アドレスカウンタの構成例を示すブロック図である。

【図４】図１に示すビット位相同期回路におけるクロッ
ク乗せ換え回路の構成例を示すブロック図である。

【図５】図４に示すクロック乗せ換え回路の動作を示す
タイムチャートである。

【図６】図１に示すビット位相同期回路における読出し
アドレスカウンタの構成例を示すブロック図である。

【図７】図６に示す読出しアドレスカウンタの通常時に
おける動作を示すタイムチャートである。

【図８】図６に示す読出しアドレスカウンタの異常時１
における動作を示すタイムチャートである。

【図９】図６に示す読出しアドレスカウンタの異常時２
における動作を示すタイムチャートである。

【図１０】図１に示すビット位相同期回路における保護
回路の構成例を示すブロック図である。

【図１１】図10に示す保護回路にパリティアラームが１
回入力された場合における該保護回路の動作を示すタイ
ムチャートである。

【図１２】図10に示す保護回路にパリティアラームが連
続して３回入力された場合における該保護回路の動作を
示すタイムチャートである。

【符号の説明】

10 パリティビット発生回路 12 メモリ 14 パリティビット検出回路 16 書込みアドレスカウンタ 18 クロック乗せ換え回路 20 読出しアドレスカウンタ 22 保護回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力データのパリティビットをワード毎
   に生成するパリティビット発生手段と、 前記入力データおよび前記パリティビット発生手段で生
   成されたパリティビットをワード毎に書込みアドレスに
   従って書き込み、読出しアドレスに従って読み出すメモ
   リと、 前記書込みアドレスを入力クロックに基づいて生成する
   書込みアドレス生成手段と、 前記読出しアドレスを入力クロックから独立した位相を
   有するクロックに基づいて生成する読出しアドレス生成
   手段と、 前記メモリから読み出されたデータのパリティビットを
   ワード毎に生成し、該パリティビットが前記メモリから
   読み出されたパリティビットと異なるとき第１のパリテ
   ィアラームを出力するパリティビット検出手段と、 該パリティビット検出手段から出力される第１のパリテ
   ィアラームをメモリのアドレス毎に監視し、同一アドレ
   スに対する第１のパリティアラームが連続して所定の回
   数出力されたとき第２のパリティアラームを出力する保
   護手段とを含むことを特徴とするビット位相同期回路。
2. 【請求項２】 請求項１に記載のビット位相同期回路
   は、さらに、前記読出しアドレスの位相が前記書込みア
   ドレスから所定値だけ遅れるように該読出しアドレスの
   位相を制御し、該読出しアドレスの位相を制御により変
   化させたとき禁止位相検出信号を出力するクロック乗せ
   換え手段を含み、 前記保護手段は、前記クロック乗せ換え手段から禁止位
   相検出信号が出力されたとき第１のパリティアラームの
   入力を禁止することを特徴とするビット位相同期回路。
3. 【請求項３】 請求項１または２に記載のビット位相同
   期回路において、前記パリティビットは、偶数パリティ
   ビットおよび奇数パリティビットからなることを特徴と
   するビット位相同期回路。
4. 【請求項４】 請求項１または２に記載のビット位相同
   期回路において、前記メモリは、１フレーム分の前記入
   力データと該入力データに対応するパリティビットとを
   格納できるメモリ容量を備えていることを特徴とするビ
   ット位相同期回路。
5. 【請求項５】 請求項１または２に記載のビット位相同
   期回路において、前記保護手段は、前記第２のパリティ
   アラームを前記メモリのアドレス毎に出力することを特
   徴とするビット位相同期回路。