JP2003141897A - Memory test device and method, program storage medium, and program - Google Patents

Memory test device and method, program storage medium, and program

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JP2003141897A
JP2003141897A JP2001334203A JP2001334203A JP2003141897A JP 2003141897 A JP2003141897 A JP 2003141897A JP 2001334203 A JP2001334203 A JP 2001334203A JP 2001334203 A JP2001334203 A JP 2001334203A JP 2003141897 A JP2003141897 A JP 2003141897A
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JP
Japan
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memory
inspection
pattern group
data pattern
bits
Prior art date
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Application number
JP2001334203A
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Japanese (ja)
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Manabu Umado
学 馬戸
Toshihiro Kuroki
俊博 黒木
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a memory test device and method, program recording medium, and a program for shortening the time required for a test even for a memory to be tested of which data bus width is large. SOLUTION: This memory test device is provided with: a memory 3 for test program storing a program for testing a memory 2 to be tested; and a memory 4 for test data pattern group storing a test data pattern group used for a test. A bit column generated by repeating division into two parts of a binary number column consisting of the same bits as the data bus width of the memory 2 to be tested is used for the test data pattern group.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、マイコンシステム
に搭載したメモリまたはメモリを内蔵した半導体集積回
路の検査装置と、その検査方法と、その検査プログラム
記録媒体および検査プログラムに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inspection apparatus for a memory mounted in a microcomputer system or a semiconductor integrated circuit incorporating the memory, an inspection method therefor, an inspection program recording medium and an inspection program.

【0002】[0002]

【従来の技術】図12は、従来のメモリ検査装置で用い
られる検査データパタン群を示す。
2. Description of the Related Art FIG. 12 shows an inspection data pattern group used in a conventional memory inspection device.

【0003】従来のメモリの検査においては、メモリデ
ータバスの全ビット間相互のショートがないかどうかを
検査するとき、図12に示す様な、一般的にWalki
ng”0”、Walking”1”と呼ばれる単純な検
査データパタン群を1パタンずつメモリの全領域に対し
て書き込み、その後読み出して書き込んだデータパタン
と照合することが行われていた。
In the conventional inspection of a memory, when inspecting for a short circuit between all bits of a memory data bus, generally, a Walki as shown in FIG. 12 is used.
It has been performed that a simple inspection data pattern group called ng "0" and Walking "1" is written to the entire area of the memory one by one, and then read and collated with the written data pattern.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、従来の
メモリの検査に用いられる検査データパタン群では、被
検査メモリのデータバス幅のビット数と同数の検査デー
タパタンが必要であり、このためデータバス幅が大きい
メモリほど、検査に必要なデータパタン数が多くなるた
め、結果として検査に多くの時間を必要とするという欠
点を有していた。
However, in the test data pattern group used in the conventional memory test, the test data patterns of the same number as the number of bits of the data bus width of the memory under test are required. The larger the width of the memory, the larger the number of data patterns required for the inspection, and as a result, there is a drawback in that the inspection requires more time.

【0005】本発明は、上記従来の問題を解決するため
になされたもので、データバス幅が大きい被検査メモリ
でも、検査に必要な時間を短縮することができるメモリ
の検査装置および方法およびプログラム記録媒体および
プログラムを提供するものである。
The present invention has been made in order to solve the above-mentioned conventional problems, and a memory inspection apparatus, method and program capable of shortening the time required for inspection even in a memory under inspection having a large data bus width. A recording medium and a program are provided.

【0006】[0006]

【課題を解決するための手段】本発明のメモリの検査装
置は、被検査メモリを検査するプログラムを記憶する検
査プログラム用メモリと、前記検査に用いる検査データ
パタン群を記憶する検査データパタン群用メモリとを備
え、前記検査データパタン群は、前記被検査メモリのデ
ータバス幅と同数のビットからなる2進数列の二分割を
繰り返して生成したビット列を用いることとした。
SUMMARY OF THE INVENTION A memory inspection device according to the present invention includes an inspection program memory for storing a program for inspecting a memory to be inspected and an inspection data pattern group for storing an inspection data pattern group used for the inspection. The test data pattern group includes a memory, and a bit string generated by repeatedly dividing a binary number string having the same number of bits as the data bus width of the memory under test into two.

【0007】この構成により、少ない検査データパタン
数で、メモリデータバスの全ビット間で相互に発生する
ショートの有無が検査でき、検査時間を短縮することが
できる。
With this configuration, it is possible to inspect the presence or absence of a short circuit that occurs between all bits of the memory data bus with a small number of inspection data patterns, and it is possible to shorten the inspection time.

【0008】本発明のメモリの検査装置は、被検査メモ
リを検査するプログラムを記憶する検査プログラム用メ
モリと、前記検査に用いる検査データパタン群を記憶す
る検査データパタン群用メモリとを備え、前記検査デー
タパタン群は、前記被検査メモリのデータバス幅と同数
のビットからなる2進数列の二分割を繰り返して生成し
たビット列および、前記生成したビット列から任意に選
択した1つのビット列について全ビットを反転したビッ
ト列を用いることとした。
A memory inspection apparatus of the present invention comprises an inspection program memory for storing a program for inspecting a memory to be inspected, and an inspection data pattern group memory for storing an inspection data pattern group used for the inspection. The test data pattern group includes all the bits of a bit string generated by repeatedly dividing a binary number string having the same number of bits as the data bus width of the memory under test into two, and one bit string arbitrarily selected from the generated bit string. It was decided to use the inverted bit string.

【0009】この構成により、メモリデータバスの全ビ
ット間で相互に発生するショートの有無の検査と、ビッ
トの値が”0”または”1”に固定となる不良であ
る、”0”固定不良、”1”固定不良の検査を別個に実
施するよりも少ないパタン数で両者の検査ができ、さら
に検査時間を短縮することができる。
With this configuration, the presence or absence of a short circuit that occurs between all the bits of the memory data bus is checked, and the value of the bit is fixed to "0" or "1". , "1" fixing failure can be inspected with a smaller number of patterns than if inspection is performed separately, and the inspection time can be further shortened.

【0010】本発明のメモリの検査装置は、被検査メモ
リを検査するプログラムを記憶する検査プログラム用メ
モリと、前記検査に用いる検査データパタン群を記憶す
る検査データパタン群用メモリとを備え、前記検査デー
タパタン群は、前記被検査メモリのデータバス幅と同数
のビットからなる2進数列の二分割を繰り返して生成し
たビット列および、前記生成したビット列から任意に選
択した1つのビット列について全ビットを反転したビッ
ト列を用い、前記任意に選択した1つのビット列を再び
用いることとした。
A memory inspection apparatus of the present invention comprises an inspection program memory for storing a program for inspecting a memory to be inspected, and an inspection data pattern group memory for storing an inspection data pattern group used for the inspection. The test data pattern group includes all the bits of a bit string generated by repeatedly dividing a binary number string having the same number of bits as the data bus width of the memory under test into two, and one bit string arbitrarily selected from the generated bit string. An inverted bit string is used, and one arbitrarily selected bit string is used again.

【0011】この構成により、メモリデータバスの全ビ
ット間で相互に発生するショートの有無の検査と、ビッ
トの”0”固定不良、”1”固定不良の検出と、電源投
入後、一度”0”または”1”をビットに書き込むと以
後ビットが”0”固定または”1”固定となる不良であ
る、”0”書き込み後固定不良の検査と、”1”書き込
み後固定不良の検査を別個に実施するよりも少ないパタ
ン数で3者の検査ができ、より一層検査時間を短縮する
ことができる。
With this configuration, the presence / absence of a short circuit that occurs between all bits of the memory data bus is checked, the "0" fixing defect and the "1" fixing defect of the bit are detected, and once the power is turned on, "0" is set once. Separates the inspection of the fixed defect after writing "0" and the fixed defect after writing "1", which is a defect in which the bit is fixed at "0" or fixed at "1" when "or" is written to the bit. It is possible to inspect three persons with a smaller number of patterns than that performed in the above, and it is possible to further shorten the inspection time.

【0012】前記検査終了後に検査結果を表示するメモ
リ検査結果表示手段をさらに備えることとした。
A memory inspection result display means for displaying an inspection result after the completion of the inspection is further provided.

【0013】この構成により、メモリの検査結果が容易
に判断でき、検査時間の短縮と誤判定の防止を図ること
ができる。
With this configuration, the inspection result of the memory can be easily determined, and the inspection time can be shortened and erroneous determination can be prevented.

【0014】前記被検査メモリのデータバス幅、容量、
アドレスマッピングの全部または一部の情報を設定する
被検査メモリ情報設定手段をさらに備えることとした。
The data bus width, capacity of the memory under test,
The inspected memory information setting means for setting all or part of the address mapping information is further provided.

【0015】この構成により、被検査メモリのデータバ
ス幅、容量、アドレスマッピングなどが複数種類あり得
る場合でも、被検査メモリ情報の設定を変更するだけで
対応でき、検査プログラムの変更も不要とすることがで
きる。
With this configuration, even if there are plural kinds of data bus widths, capacities, address mappings, etc. of the memory under test, it can be dealt with only by changing the setting of the memory information under test, and the inspection program need not be changed. be able to.

【0016】前記検査データパタン群用メモリは、特定
のデータバス幅のメモリを検査できる検査データパタン
群を予め記憶して用いることとした。
As the inspection data pattern group memory, an inspection data pattern group capable of inspecting a memory having a specific data bus width is stored in advance and used.

【0017】この構成により、検査データパタン群用メ
モリに記憶しておく検査データパタン群は、特定のバス
幅のメモリが検査できるパタンだけでよいため、検査デ
ータパタン群生成のための回路やプログラムが不要であ
り、また検査データパタン群用メモリの容量も少なくす
ることができる。
With this configuration, the test data pattern group stored in the test data pattern group memory need only be a pattern that can be tested by a memory having a specific bus width. Therefore, a circuit and a program for generating the test data pattern group can be used. Is unnecessary, and the capacity of the inspection data pattern group memory can be reduced.

【0018】前記検査データパタン群用メモリは、前記
被検査メモリ情報設定手段に設定された被検査メモリの
データバス幅の情報を基にして前記検査データパタン群
を生成し記憶することとした。
The inspection data pattern group memory is adapted to generate and store the inspection data pattern group based on the information of the data bus width of the memory to be inspected set in the inspected memory information setting means.

【0019】この構成により、被検査メモリのデータバ
ス幅、容量、アドレスマッピングなどが複数種類あり得
る場合でも、被検査メモリ情報の設定を変更するだけで
対応でき、検査データパタン群用メモリ内容や検査プロ
グラムの手動変更を必要とせずに、様々な仕様のメモリ
の検査を行うことができる。
With this configuration, even if there are a plurality of types of data bus width, capacity, address mapping, etc. of the memory under test, this can be dealt with by simply changing the setting of the memory data under test, and the memory contents for the group of test data patterns and It is possible to inspect a memory having various specifications without requiring a manual change of the inspection program.

【0020】前記検査データパタン群は、前記2進数列
の二分割を繰り返して行うとき、被検査メモリのデータ
バス幅のビット数が2のn乗(nは2以上の整数)より
少なく、2の(n−1)乗より大きいときに、ビット数
が2のn乗になるように元々の2進数列にビットを補っ
た2進数列の二分割を繰り返し、最後に補ったビットを
削除し残ったビット列を用いて生成されることとした。
In the test data pattern group, the number of bits of the data bus width of the memory under test is smaller than 2 to the n-th power (n is an integer of 2 or more) when the binary sequence is repeatedly divided into two. When it is larger than the (n-1) th power of, the binary number sequence of the original binary number sequence is supplemented with bits so that the number of bits becomes 2 to the nth power, and the last supplemented bit is deleted. It was decided to generate using the remaining bit string.

【0021】この構成により、被検査メモリのデータバ
ス幅が何ビットであっても同じ方法で検査が可能であ
り、また、ビット補正は最初に一回だけ行えばよいの
で、簡単、単純な方法で生成することができる。
With this configuration, no matter how many bits the data bus width of the memory to be inspected is, the same method can be used for the inspection, and since the bit correction needs to be performed only once at the beginning, a simple and simple method is possible. Can be generated with.

【0022】前記検査データパタン群は、前記2進数列
の二分割を繰り返して行うとき、被検査メモリのデータ
バス幅のビット数が奇数のときに、または二分割の過程
で分割した数列のビット数が奇数になったときに、ビッ
ト数が偶数となるように元々の2進数列にビットを補い
ながら2進数列の二分割を繰り返し、最後に補ったビッ
トを削除し残ったビット列を用いて生成されることとし
た。
The test data pattern group is formed by repeatedly dividing the binary number sequence into two, when the number of bits of the data bus width of the memory under test is an odd number, or when the number of bits of the number sequence divided in the process of dividing into two. When the number becomes an odd number, the binary number sequence is divided into two parts by supplementing the original binary number sequence so that the bit number becomes an even number, and the last supplemented bit is deleted and the remaining bit sequence is used. It was decided to be generated.

【0023】この構成により、被検査メモリのデータバ
ス幅が何ビットであっても同じ方法で検査が可能であ
り、また、追加補正するビットは最小限にすることがで
きる。
With this configuration, no matter how many bits the data bus width of the memory to be inspected is, the same method can be used for the inspection, and the number of bits to be additionally corrected can be minimized.

【0024】前記検査データパタン群の生成をLSIな
どのハードウェアで実現する検査データパタン群生成手
段をさらに備えることとした。
An inspection data pattern group generation means for realizing the generation of the inspection data pattern group by hardware such as an LSI is further provided.

【0025】この構成により、検査データパタン群の生
成時間の高速化を図ることができる。
With this configuration, it is possible to speed up the generation time of the inspection data pattern group.

【0026】前記検査データパタン群は、前記検査プロ
グラム用メモリに記憶されたプログラムで生成されるこ
ととした。
The inspection data pattern group is generated by the program stored in the inspection program memory.

【0027】この構成により、生成に特別なハードウェ
アが不要となり、パタン生成方法や生成内容の変更も容
易にすることができる。
With this configuration, no special hardware is required for generation, and it is possible to easily change the pattern generation method and generation content.

【0028】前記検査データパタン群用メモリは、前記
被検査メモリのデータバス幅のビット数が、2のn乗
(nは2以上の整数)の場合に用いる特定のデータバス
幅のメモリを検査できる検査データパタン群を予め記憶
し、前記被検査メモリ情報設定手段に設定された被検査
メモリのデータバス幅の情報を基にして、予め記憶され
た前記検査データパタン群の中から選択して用いること
とした。
The inspection data pattern group memory inspects a memory of a specific data bus width used when the number of bits of the data bus width of the inspected memory is 2n (n is an integer of 2 or more). A group of possible inspection data patterns is stored in advance, and based on the information on the data bus width of the memory to be inspected set in the inspected memory information setting means, it is selected from the group of inspection data patterns stored in advance. I decided to use it.

【0029】この構成により、2のn乗(nは2以上の
整数)という、よく使われるデータバス幅のメモリの検
査は検査データパタン群を生成せずに検査でき、検査デ
ータパタン生成の手段と時間を不要とすることができ
る。
With this configuration, the inspection of the memory having the data bus width of 2 raised to the n-th power (n is an integer of 2 or more), which is often used, can be performed without generating the inspection data pattern group. And time can be unnecessary.

【0030】前記検査データパタン群用メモリは、被検
査メモリのデータバス幅のビット数が、2のn乗(nは
2以上の整数)の場合に用いる特定のデータバス幅のメ
モリを検査できる検査データパタン群を予め記憶し、前
記被検査メモリ情報設定手段に設定された被検査メモリ
のデータバス幅のビット数が2のn乗(nは2以上の整
数)のときには、予め記憶された検査データパタン群の
中から選択して用い、データバス幅のビット数が2のn
乗(nは2以上の整数)以外の場合は、検査データパタ
ン群を生成して用いることとした。
The test data pattern group memory can test a memory having a specific data bus width used when the number of bits of the data bus width of the memory under test is 2n (n is an integer of 2 or more). An inspection data pattern group is stored in advance, and is stored in advance when the number of bits of the data bus width of the inspected memory set in the inspected memory information setting means is 2n (n is an integer of 2 or more). N selected when the number of bits of the data bus width is 2 selected from the inspection data pattern group
In the cases other than the power (n is an integer of 2 or more), the inspection data pattern group is generated and used.

【0031】この構成により、2のn乗(nは2以上の
整数)という、よく使われるデータバス幅のメモリの検
査は検査データパタン群を生成せずに検査でき、検査デ
ータパタン生成の手段と時間が不要となり、また、それ
以外のデータバス幅のメモリに対しても検査データパタ
ンを生成して検査でき、被検査メモリのデータバス幅に
よらず検査を行うことができる。
With this configuration, a memory having a data bus width of 2 (n is an integer of 2 or more), which is often used, can be inspected without generating an inspection data pattern group. Therefore, the inspection data pattern can be generated and inspected for the memories having other data bus widths, and the inspection can be performed regardless of the data bus width of the inspected memory.

【0032】前記被検査メモリ情報設定手段は、複数の
前記被検査メモリにそれぞれ情報を設定することとし
た。
The inspected memory information setting means sets information in each of the plurality of inspected memories.

【0033】この構成により、複数の被検査メモリを個
別または連続で検査でき、検査の効率化を図ることがで
きる。
With this configuration, a plurality of memories to be inspected can be individually or continuously inspected, and the efficiency of inspection can be improved.

【0034】本発明のメモリの検査方法は、被検査メモ
リを検査するプログラムを記憶し、前記検査に用いる予
め定めた検査データパタン群を記憶し、前記検査データ
パタン群は、前記被検査メモリのデータバス幅と同数の
ビットからなる2進数列の二分割を繰り返して生成した
ビット列を用いることとした。
A memory inspection method of the present invention stores a program for inspecting a memory to be inspected, stores a predetermined inspection data pattern group used for the inspection, and the inspection data pattern group is stored in the memory to be inspected. It is decided to use the bit string generated by repeatedly dividing the binary number string having the same number of bits as the data bus width into two.

【0035】この方法により、少ない検査データパタン
数で、メモリデータバスの全ビット間で相互に発生する
ショートの有無が検査でき、検査時間を短縮することが
できる。
With this method, it is possible to inspect the presence or absence of a short circuit that occurs between all the bits of the memory data bus with a small number of inspection data patterns, and the inspection time can be shortened.

【0036】本発明のメモリの検査プログラム記憶媒体
は、被検査メモリを検査するプログラムを記憶する検査
プログラム用メモリと、前記検査に用いる予め定めた検
査データパタン群を記憶する検査データパタン群用メモ
リとを備え、前記検査データパタン群は、前記被検査メ
モリのデータバス幅と同数のビットからなる2進数列の
二分割を繰り返して生成したビット列を用いることとし
た。
An inspection program storage medium for a memory according to the present invention is an inspection program memory for storing a program for inspecting a memory to be inspected and an inspection data pattern group memory for storing a predetermined inspection data pattern group used for the inspection. The test data pattern group includes a bit string generated by repeatedly dividing a binary number string having the same number of bits as the data bus width of the memory under test into two.

【0037】この構成により、少ない検査データパタン
数で、メモリデータバスの全ビット間で相互に発生する
ショートの有無が検査でき、検査時間を短縮することが
できる。
With this configuration, it is possible to inspect the presence or absence of a short circuit that occurs between all the bits of the memory data bus with a small number of inspection data patterns, and it is possible to shorten the inspection time.

【0038】本発明のメモリの検査プログラムは、被検
査メモリの検査に用いる検査データパタン群を有し、前
記検査データパタン群は、前記被検査メモリのデータバ
ス幅と同数のビットからなる2進数列の二分割を繰り返
して生成したビット列を用いることとした。
The memory inspection program of the present invention has an inspection data pattern group used for inspection of the inspected memory, and the inspection data pattern group is a binary number having the same number of bits as the data bus width of the inspected memory. It is decided to use a bit string generated by repeatedly dividing the string into two parts.

【0039】この検査プログラムにより、少ない検査デ
ータパタン数で、メモリデータバスの全ビット間で相互
に発生するショートの有無が検査でき、検査時間を短縮
することができる。
With this inspection program, it is possible to inspect with a small number of inspection data patterns whether or not a short circuit occurs between all bits of the memory data bus, and the inspection time can be shortened.

【0040】[0040]

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【0041】図1は、本発明の第1の実施形態における
メモリの検査装置の構成図を示す。
FIG. 1 is a block diagram of a memory inspection device according to the first embodiment of the present invention.

【0042】図1に示す第1の実施形態におけるメモリ
の検査装置は、マイクロプロセッサ1、被検査メモリ
2、マイクロプロセッサ1が被検査メモリ2を検査する
ためのプログラムを記憶する検査プログラム用メモリ
3、検査に用いる検査データパタン群を記憶する検査デ
ータパタン群用メモリ4より構成されている。
The memory inspection device according to the first embodiment shown in FIG. 1 includes a microprocessor 1, an inspected memory 2, and an inspection program memory 3 for storing a program for the microprocessor 1 to inspect the inspected memory 2. An inspection data pattern group memory 4 for storing an inspection data pattern group used for inspection.

【0043】マイクロプロセッサ1は、検査プログラム
用メモリ3に記憶されている検査プログラムによって動
作し、検査データパタン群用メモリ4に記憶されている
検査データパタン群の中から1つ目の検査データパタン
を読み込み、それを被検査メモリ2の被検査領域に書き
込む。次に、マイクロプロセッサ1は、被検査メモリ2
の被検査領域から値を読み出し、書き込んだデータパタ
ンと一致しているか、照合を行う。以後、全てのデータ
パタンについて同様の動作で照合を行う。このようにし
てメモリの検査を実現する。
The microprocessor 1 operates according to the inspection program stored in the inspection program memory 3, and the first inspection data pattern is selected from the inspection data pattern group stored in the inspection data pattern memory 4. Is read and written in the area under test of the memory under test 2. Next, the microprocessor 1
The value is read from the area to be inspected, and whether or not it matches the written data pattern is verified. After that, all data patterns are collated by the same operation. In this way, the inspection of the memory is realized.

【0044】図2は、第1の実施形態において被検査メ
モリ2の検査に用いる検査データパタン群の生成方法の
フローチャートを示す。また、図3は、第1の実施形態
におけるメモリの検査装置で用いられる被検査メモリ2
のデータバス幅が16ビットである場合の検査データパ
タン群を示す。
FIG. 2 shows a flow chart of a method of generating an inspection data pattern group used for inspection of the memory under inspection 2 in the first embodiment. Further, FIG. 3 shows the memory under test 2 used in the memory inspection apparatus according to the first embodiment.
3 shows a group of inspection data patterns when the data bus width of is 16 bits.

【0045】検査データパタン群用メモリ4に記憶する
検査データパタン群の生成方法について、被検査メモリ
2のデータバス幅が16ビットである場合を例にとっ
て、図3を参照し図2に示すフローチャートに従って説
明する。
Regarding the method of generating the inspection data pattern group to be stored in the inspection data pattern group memory 4, the flow chart shown in FIG. 3 with reference to FIG. 3 will be described taking the case where the data bus width of the memory under inspection 2 is 16 bits as an example. Follow the instructions below.

【0046】まず、ステップS1で、被検査メモリ2の
データバス幅と同数の16ビットからなる数列(xxx
xxxxxxxxxxxxx)を生成する。次にステッ
プS2で数列を中央で二分割(xxxxxxxx/xx
xxxxxx)する。ステップS3で、ここでは左半分
の全ビットを”0”の数列、右半分の全ビットを”1”
の数列(00000000/11111111)とす
る。ステップS4で、全数列を並べたもの(00000
00011111111)を検査データパタンの一つと
する。ここではこれが図3に示すパタンNo.1になる。
分割してできた数列(00000000および1111
1111)は1ビットではないため(ここでは、8ビッ
ト)ステップS5はNoとなり、ステップS2へ遷移す
る。
First, in step S1, a sequence (xxx) consisting of 16 bits, which is the same number as the data bus width of the memory under test 2, is formed.
xxxxxxxxxxxxxx) is generated. Next, in step S2, the sequence is divided into two at the center (xxxxxxxxxx / xx).
xxxxxxx). In step S3, all the bits in the left half are "0" in sequence, and all the bits in the right half are "1".
Of the number (00000000/11111111). In step S4, an array of all sequences (00000
00011111111) as one of the inspection data patterns. Here, this is the pattern No. 1 shown in FIG.
Sequences created by division (00000000 and 1111)
1111) is not 1 bit (here, 8 bits), the result of step S5 is No, and the process proceeds to step S2.

【0047】ステップS2で数列を中央で二分割(00
00/0000および1111/1111)する。ステ
ップS3で、ここでは左半分の全ビットを”0”、右半
分の全ビットを”1”の数列(0000/1111およ
び0000/1111)とする。ステップS4で、全数
列を並べたもの(0000111100001111)
を検査データパタンの一つとする。ここではこれが図3
に示すパタンNo.2になる。分割してできた数列(00
00、1111、0000および1111)は1ビット
ではないためステップS5はNoとなり、ステップS2
へ遷移する。
In step S2, the number sequence is divided into two at the center (00
00/0000 and 1111/1111). In step S3, all bits in the left half are set to "0", and all bits in the right half are set to "1" (0000/1111 and 0000/1111). In step S4, an array of all sequences (0000111100001111)
Is one of the inspection data patterns. Here is this
It becomes the pattern No. 2 shown in. The sequence of numbers (00
00, 1111, 0000, and 1111) are not 1 bit, so step S5 is No, and step S2
Transition to.

【0048】ステップS2で数列を中央で二分割(00
/00、00/00、11/11および11/11)す
る。ステップS3で、ここでは左半分の全ビットを”
0”、右半分の全ビットを”1”の数列(00/11、
00/11、00/11および00/11)とする。ス
テップS4で、全数列を並べたもの(00110011
00110011)を検査データパタンの一つとする。
ここではこれが図3に示すパタンNo.3になる。分割し
てできた数列(00、11、00、11、00、11、
00および11)は1ビットではないためステップS5
はNoとなり、ステップS2へ遷移する。
In step S2, the number sequence is divided into two at the center (00
/ 00, 00/00, 11/11 and 11/11). In step S3, all bits in the left half are
0 ", all bits in the right half are a sequence of" 1 "(00/11,
00/11, 00/11 and 00/11). In step S4, an array of all sequences (00110011
00110011) is one of the inspection data patterns.
Here, this is pattern No. 3 shown in FIG. Sequences created by division (00, 11, 00, 11, 00, 11,
00 and 11) are not 1 bit, so step S5
Is No, and the process proceeds to step S2.

【0049】ステップS2で数列を中央で二分割(0/
0、0/0、0/0、0/0、1/1、1/1、1/1
および1/1)する。ステップS3で、ここでは左半分
の全ビットを”0”、右半分の全ビットを”1”の数列
(0/1、0/1、0/1、0/1、0/1、0/1、
0/1および0/1)とする。ステップS4で、全数列
を並べたもの(0101010101010101)を
検査データパタンの一つとする。ここではこれが図3に
示すパタンNo.4になる。分割してできた数列(0、
1、0、1、0、1、0、1、0、1、0、1、0、
1、0および1)は1ビットであるためステップS5は
Yesとなり、終了とする。以上により、検査データパ
タン群が生成できる。
In step S2, the number sequence is divided into two at the center (0 /
0, 0/0, 0/0, 0/0, 1/1, 1/1, 1/1
And 1/1). In step S3, here, all the bits in the left half are "0", and all the bits in the right half are "1" (0/1, 0/1, 0/1, 0/1, 0/1, 0 / 1,
0/1 and 0/1). In step S4, an array of all sequences (0101010101010101) is set as one of the inspection data patterns. Here, this is pattern No. 4 shown in FIG. Sequences (0,
1, 0, 1, 0, 1, 0, 1, 0, 1, 0, 1, 0,
Since 1, 0 and 1) are 1 bit, step S5 becomes Yes and is ended. As described above, the inspection data pattern group can be generated.

【0050】このような構成にしたことにより、一般的
にWalking”0”、Walking”1”と呼ば
れる検査データパタン群を用いる方法よりも、少ないデ
ータパタン数でメモリデータバスの全ビット間相互のシ
ョートの有無が検査できる。
With this configuration, all the bits of the memory data bus can be compared with each other with a smaller number of data patterns than the method using the check data pattern groups generally called Walking "0" and Walking "1". Can be inspected for short circuit.

【0051】なお、マイクロプロセッサはDSPなどの
集積回路であっても構わない。また、上記実施例では、
検査プログラム用メモリと検査データパタン群用メモリ
と被検査メモリは別のメモリとして説明しているが、同
一メモリの別の領域であっても構わない。また、これら
のメモリやバスはマイクロプロセッサやDSPの内部に
存在しても構わない。
The microprocessor may be an integrated circuit such as DSP. Further, in the above embodiment,
Although the inspection program memory, the inspection data pattern group memory, and the inspected memory are described as different memories, they may be different areas of the same memory. Further, these memories and buses may exist inside the microprocessor or DSP.

【0052】図4は、本発明の第2の実施形態における
メモリの検査装置で用いられる被検査メモリ2のデータ
バス幅が16ビットである場合の検査データパタン群を
示す。
FIG. 4 shows a test data pattern group when the data bus width of the memory under test 2 used in the memory testing device according to the second embodiment of the present invention is 16 bits.

【0053】第2の実施形態におけるメモリの検査装置
の構成は、第1の実施形態と同じであり、動作について
も第1の実施形態と同様である。
The configuration of the memory inspection device according to the second embodiment is the same as that of the first embodiment, and the operation is also the same as that of the first embodiment.

【0054】図4は被検査メモリ2のデータバス幅が1
6ビットである場合についての検査データパタン群を示
したものである。ここで図4の検査データパタン群の生
成方法について、被検査メモリ2のデータバス幅が16
ビットである場合を例にとって説明する。パタンNo.4
の生成までは、第1の実施形態と同じ手順である。本第
2の実施形態では、引き続きもう一パタン生成する。
In FIG. 4, the data bus width of the memory under test 2 is 1
9 shows a group of inspection data patterns in the case of 6 bits. In the method of generating the inspection data pattern group shown in FIG. 4, the data bus width of the memory under inspection 2 is 16
The case of a bit will be described as an example. Pattern No.4
The procedure is the same as that of the first embodiment up to the generation of. In the second embodiment, another pattern is continuously generated.

【0055】生成方法は次の通りである。ここまで生成
したパタンNo.1からパタンNo.4の検査データパタンの
うち、いずれかのパタンを全ビット論理反転した数列を
パタンNo.5とする。ここでは、パタンNo.4(0101
010101010101)を全ビット論理反転した数
列(1010101010101010)が図4のパタ
ンNo.5になる。
The generation method is as follows. Of the inspection data patterns of pattern No. 1 to pattern No. 4 generated up to this point, a sequence in which any bit is logically inverted in all bits is defined as pattern No. 5. Here, pattern No. 4 (0101
A sequence (1010101010101010) obtained by logically inverting all bits of (0101010101101) becomes pattern No. 5 in FIG.

【0056】このような構成にしたことにより、メモリ
データバスの全ビット相互間ショートの有無の検査と、
ビットの値が”0”または”1”に固定となる不良であ
る、”0”固定不良、”1”固定不良の検査を別個に実
施するよりも少ないパタン数で両者の検査ができる。
With this configuration, it is possible to check whether or not there is a short circuit between all bits of the memory data bus.
Both of the inspections can be performed with a smaller number of patterns than the inspections of the defect in which the bit value is fixed to "0" or "1", the "0" fixed defect, and the "1" fixed defect are separately performed.

【0057】本発明の第3の実施形態におけるメモリの
検査装置の構成は、第2の実施形態と同じであり、動作
についても第2の実施形態と同様である。
The configuration of the memory inspection device according to the third embodiment of the present invention is the same as that of the second embodiment, and the operation is also the same as that of the second embodiment.

【0058】図5は、第3の実施形態におけるメモリの
検査装置で用いられる被検査メモリ2のデータバス幅が
16ビットである場合の検査データパタン群を示す。
FIG. 5 shows a test data pattern group in the case where the data bus width of the memory under test 2 used in the memory testing device according to the third embodiment is 16 bits.

【0059】図5の検査データパタン群の生成方法につ
いて、被検査メモリ2のデータバス幅が16ビットであ
る場合を例にとって説明する。パタンNo.5の生成まで
は、第2の実施形態と同じ手順である。本第3の実施形
態では、引き続きもう一パタン生成する。
The method of generating the inspection data pattern group shown in FIG. 5 will be described by taking the case where the data bus width of the memory under inspection 2 is 16 bits as an example. The procedure up to the generation of pattern No. 5 is the same as that of the second embodiment. In the third embodiment, another pattern is continuously generated.

【0060】生成方法は次の通りである。パタンNo.5
を生成するために全ビットを論理反転したパタンを、パ
タンNo.6として再度用いる。ここでは、パタンNo.4
(0101010101010101)を全ビット論理
反転した数列(1010101010101010)を
パタンNo.5としたので、パタンNo.4(0101010
101010101)をパタンNo.6として再度用い
る。
The generation method is as follows. Pattern No.5
The pattern in which all the bits are logically inverted to generate is used again as pattern No. 6. Here, pattern No. 4
Since the number sequence (1010101010101010) obtained by logically inverting all bits of (0101010101010101) is set as pattern No. 5, pattern No. 4 (0101010).
10101010) is used again as pattern No. 6.

【0061】このような構成にしたことにより、メモリ
データバスの全ビット相互間ショートの有無の検査と、
ビットの”0”固定不良、”1”固定不良の検出と、電
源投入後、一度”0”または”1”をビットに書き込む
と以後ビットが”0”固定または”1”固定となる不良
である、”0”書き込み後固定不良、”1”書き込み後
固定不良の検査を別個に実施するよりも少ないパタン数
で3者の検査ができる。
With this structure, it is possible to check whether or not there is a short circuit between all bits of the memory data bus.
Detecting "0" fixing failure or "1" fixing failure of the bit, and after writing "0" or "1" to the bit after turning on the power, the bit becomes "0" fixing or "1" fixing. It is possible to carry out the inspection of three persons with a smaller number of patterns than the case where the inspection of the fixed defect after writing "0" and the fixed defect after writing "1" is separately performed.

【0062】図6は、本発明の第4の実施形態における
メモリの検査装置の構成図を示す。
FIG. 6 is a block diagram of a memory inspection device according to the fourth embodiment of the present invention.

【0063】第4の実施形態のメモリの検査装置は、図
1に示す第1の実施形態のメモリの検査装置に検査結果
表示手段5を加えた構成である。
The memory inspection device according to the fourth embodiment has a configuration in which an inspection result display means 5 is added to the memory inspection device according to the first embodiment shown in FIG.

【0064】次に、第4の実施形態におけるメモリの検
査装置の動作について図6を参照して説明する。
Next, the operation of the memory inspection device according to the fourth embodiment will be described with reference to FIG.

【0065】まず、マイクロプロセッサ1は、検査プロ
グラム用メモリ3に記憶されている検査プログラムによ
って動作する。マイクロプロセッサ1は検査データパタ
ン群用メモリ4に記憶されている検査データパタン群の
中から1つ目の検査データパタンを読み込み、それを被
検査メモリ2の被検査領域に書き込む。次にマイクロプ
ロセッサ1は、被検査メモリ2の被検査領域から値を読
み出し、書き込んだデータパタンと一致しているか、照
合を行う。以後、全てのデータパタンについて同様の動
作で照合を行う。マイクロプロセッサ1は照合の結果を
検査結果表示手段5に表示する。
First, the microprocessor 1 operates according to the inspection program stored in the inspection program memory 3. The microprocessor 1 reads the first test data pattern from the test data pattern group stored in the test data pattern group memory 4 and writes it into the test area of the test memory 2. Next, the microprocessor 1 reads a value from the inspected area of the inspected memory 2 and verifies whether the value matches the written data pattern. After that, all data patterns are collated by the same operation. The microprocessor 1 displays the collation result on the inspection result display means 5.

【0066】このような構成にしたことにより、メモリ
の検査結果が容易に判断できるため、検査時間の短縮を
図ることができる。
With such a structure, the inspection result of the memory can be easily determined, so that the inspection time can be shortened.

【0067】なお、検査結果表示手段はモニタ画面に結
果を表示してもよいし、音または音声で結果を示しても
よい。また、LEDなどの光学表示素子を用いてもよい。
The inspection result display means may display the result on the monitor screen, or may show the result by sound or voice. Also, an optical display element such as an LED may be used.

【0068】図7は、本発明の第5の実施形態における
メモリの検査装置の構成図を示す。
FIG. 7 is a block diagram of a memory inspection device according to the fifth embodiment of the present invention.

【0069】第5の実施形態におけるメモリの検査装置
は、図6に示すメモリの検査装置に被検査メモリ情報設
定手段6を加えた構成である。
The memory inspection device according to the fifth embodiment has a configuration in which the inspected memory information setting means 6 is added to the memory inspection device shown in FIG.

【0070】次に、第5の実施形態におけるメモリの検
査装置の動作について図7を参照して説明する。
Next, the operation of the memory inspection device according to the fifth embodiment will be described with reference to FIG.

【0071】まず、マイクロプロセッサ1は、検査プロ
グラム用メモリ3に記憶されている検査プログラムによ
って動作する。マイクロプロセッサ1は被検査メモリ情
報設定手段6に設定する。例えばデータバス幅、容量、
アドレスマッピングなどの被検査メモリの情報を元に、
検査データパタン群用メモリ4に記憶されている検査デ
ータパタン群から1つ目の検査データパタンを読み込
む。また、被検査メモリ2の被検査領域に書き込む。次
にマイクロプロセッサ1は、被検査メモリ2の被検査領
域から値を読み出し、書き込んだデータパタンと一致し
ているか、照合を行う。以後、使用した全てのデータパ
タンについて同様の動作で照合を行う。マイクロプロセ
ッサ1は照合の結果を検査結果表示手段5に表示する。
First, the microprocessor 1 operates according to the inspection program stored in the inspection program memory 3. The microprocessor 1 sets the inspected memory information setting means 6. For example, data bus width, capacity,
Based on the information of the memory under test such as address mapping,
The first inspection data pattern is read from the inspection data pattern group stored in the inspection data pattern group memory 4. Further, the data is written in the inspected area of the inspected memory 2. Next, the microprocessor 1 reads a value from the inspected area of the inspected memory 2 and verifies whether the value matches the written data pattern. After that, all the used data patterns are collated by the same operation. The microprocessor 1 displays the collation result on the inspection result display means 5.

【0072】このような構成にしたことにより、被検査
メモリのデータバス幅、容量、アドレスマッピングなど
が複数種類あり得る場合でも、被検査メモリ情報の設定
を変更するだけで対応でき、検査プログラムの変更も不
要となる。
With this configuration, even if there are a plurality of types of data bus width, capacity, address mapping, etc. of the memory under test, it can be dealt with by simply changing the setting of the memory under test information. No change is required.

【0073】本発明の第6の実施形態におけるメモリの
検査装置の構成は、第1の実施形態、第2の実施形態、
第3の実施形態、第4の実施形態および第5の実施形態
と同じである。第6の実施形態の動作についても第1の
実施形態、第2の実施形態、第3の実施形態、第4の実
施形態および第5の実施形態と同様であるが、検査デー
タパタン群用メモリ4には検査開始前に予め特定のデー
タバス幅のメモリを検査できる検査データパタン群だけ
を記憶しておく。
The configuration of the memory inspection apparatus according to the sixth embodiment of the present invention is the same as that of the first embodiment, the second embodiment,
This is the same as the third, fourth and fifth embodiments. The operation of the sixth embodiment is similar to that of the first embodiment, the second embodiment, the third embodiment, the fourth embodiment and the fifth embodiment, but the inspection data pattern group memory is used. Only the test data pattern group capable of inspecting the memory having the specific data bus width is stored in advance in the memory 4 before the test is started.

【0074】このような構成にしたことにより、検査デ
ータパタン群用メモリに記憶しておく検査データパタン
群は、特定のバス幅のメモリが検査できるパタンだけで
よいため、検査データパタン群生成のための回路やプロ
グラムが不要であり、また検査データパタン群用メモリ
の容量も少なくて済む。
With such a configuration, the inspection data pattern group stored in the inspection data pattern group memory need only be the patterns that can be inspected by the memory having the specific bus width. Therefore, a circuit and a program therefor are unnecessary, and the capacity of the inspection data pattern group memory is small.

【0075】本発明の第7の実施形態におけるメモリの
検査装置の構成は、第5の実施形態と同じである。第7
の実施形態の動作についても第5の実施形態と同様であ
るが、検査データパタン群用メモリ4には検査開始前に
予め被検査メモリ情報設定手段6に設定された情報を元
に検査データパタン群を生成し、記憶しておく。
The structure of the memory inspection device according to the seventh embodiment of the present invention is the same as that of the fifth embodiment. 7th
The operation of this embodiment is the same as that of the fifth embodiment, but the inspection data pattern group memory 4 is stored in the inspection data pattern group memory 4 based on the information previously set in the inspected memory information setting means 6 before the inspection is started. Create and remember groups.

【0076】このような構成にしたことにより、被検査
メモリのデータバス幅、容量、アドレスマッピングなど
が複数種類あり得る場合でも、被検査メモリ情報の設定
を変更するだけで対応でき、検査データパタン群用メモ
リ内容や検査プログラムの、手動による変更を必要とせ
ずに様々な仕様のメモリの検査が行える。
With this configuration, even if there are a plurality of types of data bus width, capacity, address mapping, etc. of the memory under test, it can be dealt with by simply changing the setting of the memory data under test, and the test data pattern can be obtained. Memory of various specifications can be inspected without the need to manually change the group memory contents or inspection program.

【0077】本発明の第8の実施形態におけるメモリの
検査装置の構成は、第7の実施形態と同じである。第8
の実施形態の動作についても第7の実施形態と同様であ
るが、検査データパタン群用メモリ4に記憶するため、
検査開始前に予め行う検査データパタン群の生成につい
て、ここでは被検査メモリ2のデータバス幅が9ビット
である場合を例にとって説明する。
The structure of the memory inspection device according to the eighth embodiment of the present invention is the same as that of the seventh embodiment. 8th
The operation of this embodiment is similar to that of the seventh embodiment, but is stored in the inspection data pattern group memory 4,
The generation of the inspection data pattern group that is performed before the inspection is started will be described here by taking as an example the case where the data bus width of the memory under inspection 2 is 9 bits.

【0078】図8は、第8の実施形態において被検査メ
モリのデータバス幅が9ビットである場合の検査データ
パタン群の生成方法のフローチャートを示す。
FIG. 8 is a flow chart of a method of generating a test data pattern group when the data bus width of the memory under test is 9 bits in the eighth embodiment.

【0079】まず、ステップS11で、被検査メモリ2
のデータバス幅と同数のビットからなる数列(xxxx
xxxxx)を生成する。次にステップS12で、生成
した数列のビット数が2のn乗(nは2以上の整数)か
どうかを判定する。ここでは生成した数列のビット数は
9であり、2のn乗(nは2以上の整数)ではないの
で、ステップS12はNoとなり、ステップS13へ遷
移する。
First, in step S11, the memory under test 2
Sequence consisting of the same number of bits as the data bus width of (xxxx
xxxxxx) is generated. Next, in step S12, it is determined whether the number of bits of the generated sequence is 2 to the n-th power (n is an integer of 2 or more). Here, the number of bits of the generated sequence is 9, which is not the n-th power of 2 (n is an integer of 2 or more). Therefore, step S12 is No, and the process proceeds to step S13.

【0080】ステップS13では生成した数列のビット
数が2のn乗(nは2以上の整数)となるようにビット
数を追加補正する。ここでは数列(xxxxxxxx
x)に7ビット(zzzzzzz)追加補正し、(xx
xxxxxxxzzzzzzz)と、16ビットの数列
にする。
In step S13, the number of bits is additionally corrected so that the number of bits of the generated sequence becomes 2 to the n-th power (n is an integer of 2 or more). Here, the sequence (xxxxxxxxx
7 bit (zzzzzzz) is additionally corrected to (x), and (xx
xxxxxxxxxxzzzz) and a 16-bit sequence.

【0081】次にステップS14で数列を中央で二分割
(xxxxxxxx/xzzzzzzz)する。ステッ
プS15で、ここでは左半分の全ビットを”0”、右半
分の全ビットを”1”の数列(00000000/11
111111)とする。ステップS16で、全数列を並
べたもの(0000000011111111)から、
補正したビットを削除したもの(000000001)
を検査データパタンの一つ目とする。分割してできた数
列(00000000および11111111)は1ビ
ットではないため、ステップS17はNoとなり、ステ
ップS14へ遷移する。
Next, in step S14, the number sequence is divided into two at the center (xxxxxxxxx / xzzzzzzzz). In step S15, all the bits in the left half are "0", and all the bits in the right half are "1" (00000000/11).
111111). In step S16, from the array of all sequences (0000000011111111),
Deleted corrected bits (00000001)
Is the first inspection data pattern. Since the sequence of numbers (00000000 and 11111111) formed by division is not 1 bit, step S17 becomes No and the process proceeds to step S14.

【0082】ステップS14で数列を中央で二分割(0
000/0000および1111/1111)する。ス
テップS15で、ここでは左半分の全ビットを”0”、
右半分の全ビットを”1”の数列(0000/1111
および0000/1111)とする。ステップS16
で、全数列を並べたもの(0000111100001
111)から、補正したビットを削除したもの(000
011110)を検査データパタンの二つ目とする。分
割してできた数列(0000、1111、0000およ
び1111)は1ビットではないためステップS17は
Noとなり、ステップS14へ遷移する。
In step S14, the number sequence is divided into two at the center (0
000/0000 and 1111/1111). In step S15, all bits in the left half are "0",
All bits in the right half are a sequence of "1" (0000/1111
And 0000/1111). Step S16
Then, an array of all sequences (0000111100001
111) with the corrected bits deleted (000
011110) is the second inspection data pattern. Since the sequence of numbers (0000, 1111, 0000, and 1111) formed by division is not 1 bit, step S17 becomes No and the process proceeds to step S14.

【0083】ステップS14で数列を中央で二分割(0
0/00、00/00、11/11および11/11)
する。ステップS15で、ここでは左半分の全ビット
を”0”、右半分の全ビットを”1”の数列(00/1
1、00/11、00/11および00/11)とす
る。ステップS16で、全数列を並べたもの(0011
001100110011)から、補正したビットを削
除したもの(001100110)を検査データパタン
の三つ目とする。分割してできた数列(00、11、0
0、11、00、11、00および11)は1ビットで
はないためステップS17はNoとなり、ステップS1
4へ遷移する。
In step S14, the number sequence is divided into two at the center (0
0/00, 00/00, 11/11 and 11/11)
To do. In step S15, all the bits in the left half are "0", and all the bits in the right half are "1" (00/1).
1, 00/11, 00/11 and 00/11). In step S16, a series of all numerical sequences (0011
001100110011) from which the corrected bit is deleted (001100110) is the third inspection data pattern. Sequences created by division (00, 11, 0
0, 11, 00, 11, 00 and 11) are not 1 bit, the step S17 is No and the step S1
Transition to 4.

【0084】ステップS14で数列を中央で二分割(0
/0、0/0、0/0、0/0、1/1、1/1、1/
1および1/1)する。ステップS15で、ここでは左
半分の全ビットを”0”、右半分の全ビットを”1”の
数列(0/1、0/1、0/1、0/1、0/1、0/
1、0/1および0/1)とする。ステップS16で、
全数列を並べたもの(010101010101010
1)から、補正したビットを削除したもの(01010
1010)を検査データパタンの四つ目とする。分割し
てできた数列(0、1、0、1、0、1、0、1、0、
1、0、1、0、1、0および1)は1ビットであるた
めステップS17はYesとなり、終了とする。
In step S14, the number sequence is divided into two at the center (0
/ 0, 0/0, 0/0, 0/0, 1/1, 1/1, 1 /
1 and 1/1). In step S15, here, all the bits in the left half are "0", and all the bits in the right half are "1" (0/1, 0/1, 0/1, 0/1, 0/1, 0 /
1, 0/1 and 0/1). In step S16,
An array of all number sequences (01010101010101010)
The corrected bit is deleted from (1) (01010
1010) is the fourth inspection data pattern. The sequence of numbers (0, 1, 0, 1, 0, 1, 0, 1, 0,
Since 1, 0, 1, 0, 1, 0 and 1) are 1 bit, step S17 is Yes, and the process ends.

【0085】以上により、検査データパタン群がここで
は最初に一回、7ビット補正するだけで、(00000
0001)、(000011110)、(001100
110)、(010101010)の4パタンが生成で
きる。
As described above, the inspection data pattern group here only needs to be corrected once by 7 bits to obtain (00000
0001), (000011110), (001100)
110) and four patterns of (010101010) can be generated.

【0086】さらに、ビットの”0”固定不良、”1”
固定不良の検出と、電源投入後、一度”0”または”
1”をビットに書き込むと以後ビットが”0”固定また
は”1”固定となる不良である、”0”書き込み後固定
不良、”1”書き込み後固定不良の検査を行う場合は、
第2の実施形態および第3の実施形態に記載の方法で五
つ目および六つ目のパタンを生成すればよい。
Further, bit "0" fixation failure, "1"
Detecting improper fixing and once turning on the power, "0" or "
When testing "1" is a defect in which the bit is fixed to "0" or "1" after that, "0" is fixed after writing, and "1" is fixed after fixing,
The fifth and sixth patterns may be generated by the methods described in the second and third embodiments.

【0087】このような構成にしたことにより、被検査
メモリのデータバス幅が何ビットであっても同じ方法で
検査が可能であり、また、数列へのビット補正は最初に
一回だけ行えばよいので、簡単、単純である。
With such a configuration, the same method can be used for testing regardless of the number of bits of the data bus of the memory under test, and the bit correction to the number sequence can be performed only once at the beginning. Good, easy, simple.

【0088】本発明の第9の実施形態におけるメモリの
検査装置の構成は、第7の実施形態と同じである。第9
の実施形態の動作についても第7の実施形態と同様であ
るが、検査データパタン群用メモリ4に記憶するため、
検査開始前に予め行う検査データパタン群の生成につい
て、ここでは被検査メモリ2のデータバス幅が9ビット
である場合を例にとって説明する。
The structure of the memory inspection device according to the ninth embodiment of the present invention is the same as that of the seventh embodiment. 9th
The operation of this embodiment is similar to that of the seventh embodiment, but is stored in the inspection data pattern group memory 4,
The generation of the inspection data pattern group that is performed before the inspection is started will be described here by taking as an example the case where the data bus width of the memory under inspection 2 is 9 bits.

【0089】図9は、第9の実施形態において被検査メ
モリのデータバス幅が9ビットである場合の検査データ
パタン群の生成方法のフローチャートを示す。
FIG. 9 shows a flow chart of a method of generating a test data pattern group when the data bus width of the memory under test is 9 bits in the ninth embodiment.

【0090】まず、ステップS21で、被検査メモリ2
のデータバス幅と同数のビットからなる数列(xxxx
xxxxx)を生成する。次にステップS22で、補正
したビットを削除した2ビット以上の数列のビット数が
偶数かどうかを判定する。ここでは生成した数列に対し
てまだビットの補正は行っていないので、生成した数列
のビット数をそのままカウントする。生成した数列のビ
ット数は9であり、偶数ではないので、ステップS22
はNoとなり、ステップS23へ遷移する。ステップS
23では生成した数列のビット数が偶数となるように1
ビット追加し、補正する。ここでは数列(xxxxxx
xxx)に1ビット(z)追加補正し、(xxxxxx
xxxz)と、10ビットの数列にする。
First, in step S21, the memory under test 2
Sequence consisting of the same number of bits as the data bus width of (xxxx
xxxxxx) is generated. Next, in step S22, it is determined whether or not the number of bits in the sequence of two or more bits with the corrected bits deleted is even. Since the bits are not yet corrected in the generated sequence, the number of bits in the generated sequence is counted as it is. Since the number of bits of the generated sequence is 9 and is not an even number, step S22
Is No, and the process proceeds to step S23. Step S
In 23, set 1 so that the number of bits in the generated sequence is even.
Add a bit and correct. Here, the sequence (xxxxxxxxx
1 bit (z) is additionally corrected to (xxxx), and (xxxxxxxxx
xxxz) and a 10-bit sequence.

【0091】ステップS24で数列を中央で二分割(x
xxxx/xxxxz)する。ステップS25で、ここ
では左半分の全ビットを”0”、右半分の全ビットを”
1”の数列(00000/11111)とする。ステッ
プS26で、全数列を並べたもの(000001111
1)から、補正したビットを削除したもの(00000
1111)を検査データパタンの一つ目とする。分割し
てできた数列(00000および11111)は1ビッ
トではないため、ステップS27はNoとなり、ステッ
プS22へ遷移する。
In step S24, the number sequence is divided into two at the center (x
xxxx / xxxxxx). In step S25, here all bits in the left half are "0" and all bits in the right half are "."
1 ”number sequence (00000/11111). In step S26, all number sequences are arranged (0000001111).
The corrected bit is deleted from (1) (00000
1111) is the first inspection data pattern. Since the sequence of numbers (00000 and 11111) formed by division is not 1 bit, step S27 becomes No and the process proceeds to step S22.

【0092】ステップS22で、補正したビットを削除
した2ビット以上の数列のビット数が偶数かどうかを判
定する。ここでは分割してできた数列(00000およ
び11111)から補正したビットを削除した数列は
(00000および1111)となり、数列(0000
0)が5ビットと、偶数ではないので、ステップS22
はNoとなり、ステップS23へ遷移する。ステップS
23では数列のビット数が偶数となるように1ビット追
加し、補正する。ここでは数列(00000)に1ビッ
ト(z)追加補正し、(00000z)と、6ビットの
数列にする。
In step S22, it is determined whether or not the number of bits in the sequence of two or more bits with the corrected bits deleted is even. Here, the sequence obtained by deleting the corrected bits from the sequence (00000 and 11111) formed by division becomes (00000 and 1111), and the sequence (0000
0) is 5 bits, which is not an even number, so step S22
Is No, and the process proceeds to step S23. Step S
In 23, one bit is added and corrected so that the number of bits in the sequence is even. Here, 1 bit (z) is additionally corrected to the number sequence (00000) to obtain a number sequence of (00000z) and 6 bits.

【0093】ステップS24で各数列を中央で二分割
(000/00zおよび11/11)する。ステップS
25で、ここでは左半分の全ビットを”0”、右半分の
全ビットを”1”の数列(000/111および00/
11)とする。ステップS26で、全数列を並べたもの
(0001110011)から、補正したビットを削除
したもの(000110011)を検査データパタンの
二つ目とする。分割してできた数列(000、111、
00および11)は1ビットではないため、ステップS
27はNoとなり、ステップS22へ遷移する。
In step S24, each number sequence is divided into two at the center (000 / 00z and 11/11). Step S
25, where all bits in the left half are "0" and all bits in the right half are "1" (000/111 and 00 /
11). In step S26, the second inspection data pattern is the one in which the corrected bits are deleted (000110011) from the one in which all sequences are arranged (0001110011). The sequence of numbers (000, 111,
00 and 11) are not 1 bit, so step S
27 is No, and the process proceeds to step S22.

【0094】ステップS22で、補正したビットを削除
した2ビット以上の数列のビット数が偶数かどうかを判
定する。ここでは分割してできた数列(000、11
1、00および11)から補正したビットを削除した数
列は(000、11、00および11)となり、数列
(000)が3ビットと、偶数ではないので、ステップ
S22はNoとなり、ステップS23へ遷移する。ステ
ップS23では数列のビット数が偶数となるように1ビ
ット追加し、補正する。ここでは数列(000)に1ビ
ット(z)追加補正し、(000z)と、4ビットの数
列にする。
In step S22, it is determined whether or not the number of bits in the sequence of two or more bits from which the corrected bits have been deleted is even. Here, the sequence of numbers (000, 11
The sequence obtained by deleting the corrected bits from (1, 00 and 11) becomes (000, 11, 00 and 11). Since the sequence (000) is 3 bits and is not an even number, step S22 becomes No and the process proceeds to step S23. To do. In step S23, 1 bit is added and corrected so that the number of bits in the sequence is even. Here, 1 bit (z) is additionally corrected to the number sequence (000) to obtain a number sequence of (000z) and 4 bits.

【0095】ステップS24で各数列を中央で二分割
(00/0z、1/1、0/0および1/1)する。ス
テップS25で、ここでは左半分の全ビットを”0”、
右半分の全ビットを”1”の数列(00/11、0/
1、0/1および0/1)とする。ステップS26で、
全数列を並べたもの(0011010101)から、補
正したビットを削除したもの(001010101)を
検査データパタンの三つ目とする。分割してできた数列
(00、11、0、1、0、1、0および1)は全ては
1ビットではないため、ステップS27はNoとなり、
ステップS22へ遷移する。
In step S24, each number sequence is divided into two at the center (00 / 0z, 1/1, 0/0 and 1/1). In step S25, all bits in the left half are set to "0",
Set all bits in the right half to a sequence of "1" (00/11, 0 /
1, 0/1 and 0/1). In step S26,
A third inspection data pattern is obtained by arranging all the numerical sequences (0011010101) and deleting the corrected bits (001010101). The sequence of numbers (00, 11, 0, 1, 0, 1, 0, and 1) created by division is not all 1-bit, so step S27 is No,
The process proceeds to step S22.

【0096】ステップS22で、補正したビットを削除
した2ビット以上の数列のビット数が偶数かどうかを判
定する。ここでは分割してできた数列(00、11、
0、1、0、1、0および1)から補正したビットを削
除した数列は(00、1、0、1、0、1、0および
1)となり、2ビット以上の数列(00)は2ビット
と、偶数なので、ステップS22はYesとなり、ステ
ップS24へ遷移する。
In step S22, it is determined whether or not the number of bits in the sequence of two or more bits from which the corrected bits have been deleted is even. Here, the sequence of numbers (00, 11,
The sequence obtained by deleting the corrected bits from (0, 1, 0, 1, 0 and 1) becomes (00, 1, 0, 1, 0, 1, 0 and 1), and the sequence (00) of 2 bits or more becomes 2 Since it is an even number of bits, step S22 is Yes and the process proceeds to step S24.

【0097】ステップS24で2ビット以上の数列を中
央で二分割(0/0、1、0、1、0、1、0および
1)する。ステップS25で、ここでは左半分の全ビッ
トを”0”、右半分の全ビットを”1”の数列(0/
1、1、0、1、0、1、0および1)とする。ビット
補正は行わなかったので、ステップS26で、全数列を
並べたもの(011010101)を検査データパタン
の四つ目とする。分割してできた数列(0、1、1、
0、1、0、1、0および1)は全て1ビットであるた
め、ステップS27はYesとなり、終了とする。以上
により、検査データパタン群がここでは合計で4ビット
補正するだけで、(000001111)、(0001
10011)、(001010101)、(01101
0101)の4パタン生成できる。さらにビットの”
0”固定不良、”1”固定不良の検出と、電源投入後、
一度”0”または”1”をビットに書き込むと以後ビッ
トが”0”固定または”1”固定となる不良である、”
0”書き込み後固定不良、”1”書き込み後固定不良の
検査を行う場合は、第2の実施形態および第3の実施形
態に記載の方法で五つ目および六つ目のパタンを生成す
ればよい。
In step S24, a sequence of two or more bits is divided into two at the center (0/0, 1, 0, 1, 0, 1, 0 and 1). In step S25, all the bits in the left half are "0" and all the bits in the right half are "1" (0 /
1, 1, 0, 1, 0, 1, 0 and 1). Since no bit correction has been performed, in step S26, a line in which all sequences are arranged (011010101) is set as the fourth inspection data pattern. A sequence of numbers (0, 1, 1,
Since 0, 1, 0, 1, 0, and 1) are all 1 bit, step S27 is Yes, and the process ends. From the above, the inspection data pattern group here is corrected by a total of 4 bits, and (000011111), (0001
10011), (001010101), (01101)
4 patterns of 0101) can be generated. A bit more
After detecting the 0 "fixing defect and the" 1 "fixing defect and turning on the power,
Once "0" or "1" is written to the bit, the bit is fixed to "0" or "1" after that.
In the case of inspecting the fixed defect after writing 0 "and the fixed defect after writing" 1 ", the fifth and sixth patterns are generated by the method described in the second and third embodiments. Good.

【0098】このような構成にしたことにより、被検査
メモリのデータバス幅が何ビットであっても同じ方法で
検査が可能であり、また、生成過程での数列へのビット
補正が最小限で済む。
With such a configuration, the same method can be used for testing regardless of the number of bits of the data bus of the memory under test, and the bit correction to the sequence in the generation process can be minimized. I'm done.

【0099】図10は、本発明の第10の実施形態にお
けるメモリの検査装置の構成図を示す。
FIG. 10 is a block diagram of a memory inspection device according to the tenth embodiment of the present invention.

【0100】第10の実施形態におけるメモリの検査装
置は、LSIなどのハードウェアで実現された検査デー
タパタン群生成手段7を図7に示すメモリの検査装置に
加えた構成である。
The memory inspection device according to the tenth embodiment has a configuration in which the inspection data pattern group generation means 7 realized by hardware such as an LSI is added to the memory inspection device shown in FIG.

【0101】次に、第10の実施形態におけるメモリの
検査装置の動作について図10を参照して説明する。
Next, the operation of the memory inspection device according to the tenth embodiment will be described with reference to FIG.

【0102】まず、検査データパタン群生成手段7は被
検査メモリ情報設定手段6に設定された例えばデータバ
ス幅、容量、アドレスマッピングなどの被検査メモリの
情報を元に、検査データパタンを生成し、検査データパ
タン群用メモリ4に記憶する。マイクロプロセッサ1
は、検査プログラム用メモリ3に記憶されている検査プ
ログラムによって動作する。マイクロプロセッサ1は検
査データパタン群用メモリ4に記憶されている検査デー
タパタン群から1つ目の検査データパタンを読み込む。
First, the inspection data pattern group generation means 7 generates an inspection data pattern based on the information of the inspection memory such as the data bus width, capacity and address mapping set in the inspection memory information setting means 6. , In the inspection data pattern group memory 4. Microprocessor 1
Operates according to the inspection program stored in the inspection program memory 3. The microprocessor 1 reads the first inspection data pattern from the inspection data pattern group stored in the inspection data pattern group memory 4.

【0103】また、被検査メモリ2の被検査領域に書き
込む。次にマイクロプロセッサ1は、被検査メモリ2の
被検査領域から値を読み出し、書き込んだデータパタン
と一致しているか、照合を行う。以後、使用した全ての
データパタンについて同様の動作で照合を行う。マイク
ロプロセッサ1は照合の結果を検査結果表示手段5に表
示する。
Further, the data is written in the inspected area of the inspected memory 2. Next, the microprocessor 1 reads a value from the inspected area of the inspected memory 2 and verifies whether the value matches the written data pattern. After that, all the used data patterns are collated by the same operation. The microprocessor 1 displays the collation result on the inspection result display means 5.

【0104】このような構成にしたことにより、検査デ
ータパタン群の生成はLSIなどのハードウェアで実現
でき、生成時間の高速化を図ることができる。
With such a configuration, the inspection data pattern group can be generated by hardware such as an LSI, and the generation time can be shortened.

【0105】本発明の第11の実施形態におけるメモリ
の検査装置の構成は、第7の実施形態と同じである。第
11の実施形態の動作についても第7の実施形態と同様
であるが、検査データパタン群用メモリ4に記憶する検
査データパタン群の生成は、検査プログラム用メモリ3
に記憶されているプログラムで実現する。
The structure of the memory inspection device according to the eleventh embodiment of the present invention is the same as that of the seventh embodiment. The operation of the eleventh embodiment is similar to that of the seventh embodiment, but the inspection data pattern group to be stored in the inspection data pattern group memory 4 is generated by the inspection program memory 3
It is realized by the program stored in.

【0106】このような構成にしたことにより、検査デ
ータパタン群用の生成はソフトウェアで実現するため、
生成に特別なハードウェアが不要となる。また、パタン
生成方法や生成内容の変更も容易である。
With this configuration, the generation of the inspection data pattern group is realized by software,
No special hardware is required for generation. Moreover, it is easy to change the pattern generation method and the generation contents.

【0107】本発明の第12の実施形態におけるメモリ
の検査装置の構成は、第5の実施形態と同じである。第
12の実施形態の動作についても第5の実施形態と同様
であるが、検査データパタン群用メモリ4に予め記憶す
る検査データパタン群は、データバス幅が2のn乗(n
は2以上の整数)のメモリを検査できるパタン群を1ま
たは数種類とし、被検査メモリ情報設定手段6に設定さ
れた被検査メモリ2のデータバス幅情報を元に選択して
用いる。
The structure of the memory inspection apparatus according to the twelfth embodiment of the present invention is the same as that of the fifth embodiment. The operation of the twelfth embodiment is similar to that of the fifth embodiment, but the inspection data pattern group stored in advance in the inspection data pattern group memory 4 has a data bus width of 2 to the n-th power (n
1 or several types of pattern groups capable of inspecting memories of 2 or more) are selected and used based on the data bus width information of the memory 2 to be inspected set in the memory information setting means 6 to be inspected.

【0108】このような構成にしたことにより、2のn
乗(nは2以上の整数)という、よく使われるデータバ
ス幅のメモリの検査は検査データパタン群を生成せずに
検査できるため、検査データパタン生成の手段と時間が
不要となる。
With such a configuration, n of 2
The inspection of a memory having a data bus width, which is a commonly used power (n is an integer of 2 or more), can be inspected without generating an inspection data pattern group, so that means and time for generating inspection data patterns are unnecessary.

【0109】本発明の第13の実施形態におけるメモリ
の検査装置の構成は、第7の実施形態と同じである。第
13の実施形態の動作についても第7の実施形態と同様
であるが、検査データパタン群用メモリ4に予めデータ
バス幅が2のn乗(nは2以上の整数)のメモリを検査
できる検査データパタン群を1または数種類記憶してお
き、被検査メモリ情報設定手段6に設定された被検査メ
モリ2のデータバス幅情報が2のn乗(nは2以上の整
数)のときはこれを選択して用い、それ以外のデータバ
ス幅の場合はパタンを生成し、それを検査に用いる。
The structure of the memory inspection apparatus according to the thirteenth embodiment of the present invention is the same as that of the seventh embodiment. The operation of the thirteenth embodiment is the same as that of the seventh embodiment, but a memory having a data bus width of 2 to the n-th power (n is an integer of 2 or more) can be inspected in advance in the inspection data pattern group memory 4. One or several kinds of inspection data pattern groups are stored, and when the data bus width information of the inspection memory 2 set in the inspection memory information setting means 6 is 2 to the n-th power (n is an integer of 2 or more), this is set. Is selected and used, and for other data bus widths, a pattern is generated and used for inspection.

【0110】このような構成にしたことにより、2のn
乗(nは2以上の整数)という、よく使われるデータバ
ス幅のメモリの検査は検査データパタン群を生成せずに
検査できるため、検査データパタン生成の手段と時間が
不要となる。また、それ以外のデータバス幅のメモリに
対しても検査データパタンを生成して検査できるため、
被検査メモリのデータバス幅によらず検査が可能であ
る。
With such a configuration, n of 2
The inspection of a memory having a data bus width, which is a commonly used power (n is an integer of 2 or more), can be inspected without generating an inspection data pattern group, so that means and time for generating inspection data patterns are unnecessary. In addition, since inspection data patterns can be generated and inspected for memories with other data bus widths,
Inspection is possible regardless of the data bus width of the memory under test.

【0111】本発明の第14の実施形態におけるメモリ
の検査装置の構成は、第5の実施形態、第6の実施形
態、第7の実施形態、第8の実施形態、第9の実施形
態、第10の実施形態、第11の実施形態、第12の実
施形態、第13の実施形態の構成で被検査メモリが複数
存在する構成である。
The structure of the memory inspection device according to the fourteenth embodiment of the present invention is as follows: the fifth embodiment, the sixth embodiment, the seventh embodiment, the eighth embodiment, the ninth embodiment, This is a configuration in which a plurality of memories under test exist in the configurations of the tenth embodiment, the eleventh embodiment, the twelfth embodiment, and the thirteenth embodiment.

【0112】図11は、第10の実施形態におけるメモ
リの検査装置の構成に第2被検査メモリ8を加えた構成
図を示す。
FIG. 11 is a block diagram showing the structure of the memory inspection device according to the tenth embodiment, in which the second memory 8 to be inspected is added.

【0113】次に、第14の実施形態におけるメモリの
検査装置の動作について図11を参照して説明する。
Next, the operation of the memory inspection device according to the fourteenth embodiment will be described with reference to FIG.

【0114】第14の実施形態の動作についても第5の
実施形態、第6の実施形態、第7の実施形態、第8の実
施形態、第9の実施形態、第10の実施形態、第11の
実施形態、第12の実施形態、第13の実施形態と同様
であるが、被検査メモリ情報設定手段6にはここでは被
検査メモリ2および第2被検査メモリ8の2つの被検査
メモリ情報を設定する。マイクロプロセッサ1はこの情
報を用いて、被検査メモリ2および第2被検査メモリ8
を個別または連続して検査する。
Regarding the operation of the fourteenth embodiment, the fifth embodiment, the sixth embodiment, the seventh embodiment, the eighth embodiment, the ninth embodiment, the tenth embodiment and the eleventh embodiment. The second embodiment, the twelfth embodiment, and the thirteenth embodiment are the same, but the inspected memory information setting means 6 has here two inspected memory information of the inspected memory 2 and the second inspected memory 8. To set. The microprocessor 1 uses this information to inspect the memory 2 and the second memory 8 to be inspected.
Are tested individually or consecutively.

【0115】このような構成にしたことにより、複数の
被検査メモリを連続して検査でき、検査の効率化を図る
ことができる。
With such a structure, a plurality of memories under inspection can be continuously inspected, and the efficiency of inspection can be improved.

【0116】なお、検査できるメモリが複数でなくても
被検査メモリ情報設定手段に複数の被検査メモリの情報
を設定できる構成としてもよい。この場合、既に設定し
た被検査メモリ情報がそのまま使用できる場合は、改め
て登録し直すことなく検査を行うことができる。
Even if there are not a plurality of inspectable memories, the inspected memory information setting means may be capable of setting information of a plurality of inspected memories. In this case, if the already-set memory information to be inspected can be used as it is, the inspection can be performed without re-registering.

【0117】以上、第1から第14の実施形態では、本
発明のメモリの検査装置について述べたが、メモリの検
査方法、メモリの検査プログラム記憶媒体およびメモリ
の検査プログラムの発明とすることもできる。
Although the memory inspection device of the present invention has been described in the first to fourteenth embodiments, the invention can also be an invention of a memory inspection method, a memory inspection program storage medium, and a memory inspection program. .

【0118】[0118]

【発明の効果】本発明により、メモリデータバスの全ビ
ット間で相互に発生するショートの有無の検査と、ビッ
トの値が”0”または”1”に固定となる不良であ
る、”0”固定不良、”1”固定不良の検査を別個に実
施するよりも少ないパタン数で両者の検査ができ、さら
に検査時間を短縮することができる。
According to the present invention, the presence or absence of a short circuit that occurs between all the bits of the memory data bus is checked, and the value of the bit is fixed at "0" or "1". Both the fixed defect and the "1" fixed defect can be inspected with a smaller number of patterns than when the inspection is performed separately, and the inspection time can be further shortened.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施形態におけるメモリの検査
装置の構成図
FIG. 1 is a configuration diagram of a memory inspection device according to a first embodiment of the present invention.

【図2】第1の実施形態において被検査メモリの検査に
用いる検査データパタン群の生成方法のフローチャート
を示す図
FIG. 2 is a diagram showing a flowchart of a method of generating an inspection data pattern group used for inspection of a memory under inspection in the first embodiment.

【図3】第1の実施形態におけるメモリの検査装置で用
いられる被検査メモリのデータバス幅が16ビットであ
る場合の検査データパタン群を示す図
FIG. 3 is a diagram showing a test data pattern group when the data bus width of the memory under test used in the memory test device according to the first embodiment is 16 bits.

【図4】第2の実施形態におけるメモリの検査装置で用
いられる被検査メモリのデータバス幅が16ビットであ
る場合の検査データパタン群を示す図
FIG. 4 is a diagram showing a test data pattern group when the data bus width of the memory under test used in the memory test device according to the second embodiment is 16 bits;

【図5】第3の実施形態におけるメモリの検査装置で用
いられる被検査メモリのデータバス幅が16ビットであ
る場合の検査データパタン群を示す図
FIG. 5 is a diagram showing a test data pattern group when the data bus width of the memory under test used in the memory test device according to the third embodiment is 16 bits;

【図6】本発明の第4の実施形態におけるメモリの検査
装置の構成図
FIG. 6 is a configuration diagram of a memory inspection device according to a fourth embodiment of the present invention.

【図7】本発明の第5の実施形態におけるメモリの検査
装置の構成図
FIG. 7 is a configuration diagram of a memory inspection device according to a fifth embodiment of the present invention.

【図8】第8の実施形態において被検査メモリのデータ
バス幅が9ビットである場合の検査データパタン群の生
成方法のフローチャートを示す図
FIG. 8 is a diagram showing a flowchart of a method of generating a test data pattern group when the data bus width of the memory under test is 9 bits in the eighth embodiment.

【図9】第9の実施形態において被検査メモリのデータ
バス幅が9ビットである場合の検査データパタン群の生
成方法のフローチャートを示す図
FIG. 9 is a diagram showing a flowchart of a method of generating a test data pattern group when the data bus width of the memory under test is 9 bits in the ninth embodiment.

【図10】本発明の第10の実施形態におけるメモリの
検査装置の構成図
FIG. 10 is a configuration diagram of a memory inspection device according to a tenth embodiment of the present invention.

【図11】第10の実施形態におけるメモリの検査装置
の構成に第2被検査メモリを加えた構成図
FIG. 11 is a configuration diagram in which a second inspected memory is added to the configuration of the memory inspection device according to the tenth embodiment.

【図12】従来のメモリ検査装置で用いられる検査デー
タパタン群を示す図
FIG. 12 is a diagram showing an inspection data pattern group used in a conventional memory inspection device.

【符号の説明】[Explanation of symbols]

1 マイクロプロセッサ 2 被検査メモリ 3 検査プログラム用メモリ 4 検査データパタン群用メモリ 5 検査結果表示手段 6 被検査メモリ情報設定手段 7 検査データパタン群生成手段 8 第2被検査メモリ 1 microprocessor 2 Inspected memory 3 Inspection program memory 4 Memory for inspection data pattern group 5 Inspection result display means 6 Inspected memory information setting means 7 Inspection data pattern group generation means 8 Second inspected memory

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Claims (17)

【特許請求の範囲】[Claims] 【請求項1】 被検査メモリを検査するプログラムを記
憶する検査プログラム用メモリと、前記検査に用いる検
査データパタン群を記憶する検査データパタン群用メモ
リとを備え、前記検査データパタン群は、前記被検査メ
モリのデータバス幅と同数のビットからなる2進数列の
二分割を繰り返して生成したビット列を用いることを特
徴とするメモリの検査装置。
1. An inspection program memory for storing a program for inspecting a memory to be inspected, and an inspection data pattern group memory for storing an inspection data pattern group used for the inspection, wherein the inspection data pattern group comprises: An inspection device for a memory, which uses a bit string generated by repeatedly dividing a binary sequence consisting of the same number of bits as the data bus width of the memory under test into two.
【請求項2】 被検査メモリを検査するプログラムを記
憶する検査プログラム用メモリと、前記検査に用いる検
査データパタン群を記憶する検査データパタン群用メモ
リとを備え、前記検査データパタン群は、前記被検査メ
モリのデータバス幅と同数のビットからなる2進数列の
二分割を繰り返して生成したビット列および、前記生成
したビット列から任意に選択した1つのビット列につい
て全ビットを反転したビット列を用いることを特徴とす
るメモリの検査装置。
2. An inspection program memory for storing a program for inspecting a memory to be inspected, and an inspection data pattern group memory for storing an inspection data pattern group used for the inspection, wherein the inspection data pattern group comprises: It is possible to use a bit string that is generated by repeatedly dividing a binary number string consisting of the same number of bits as the data bus width of the memory under test into two, and a bit string that has all bits inverted for one bit string arbitrarily selected from the generated bit string. Characteristic memory inspection device.
【請求項3】 被検査メモリを検査するプログラムを記
憶する検査プログラム用メモリと、前記検査に用いる検
査データパタン群を記憶する検査データパタン群用メモ
リとを備え、前記検査データパタン群は、前記被検査メ
モリのデータバス幅と同数のビットからなる2進数列の
二分割を繰り返して生成したビット列および、前記生成
したビット列から任意に選択した1つのビット列につい
て全ビットを反転したビット列を用い、前記任意に選択
した1つのビット列を再び用いることを特徴とするメモ
リの検査装置。
3. An inspection program memory for storing a program for inspecting a memory to be inspected, and an inspection data pattern group memory for storing an inspection data pattern group used for the inspection, wherein the inspection data pattern group comprises: Using a bit string generated by repeatedly dividing a binary number string having the same number of bits as the data bus width of the memory under test into two and a bit string in which all bits are inverted for one bit string arbitrarily selected from the generated bit string, An inspection device for a memory, wherein one arbitrarily selected bit string is used again.
【請求項4】 前記検査終了後に検査結果を表示するメ
モリ検査結果表示手段をさらに備えたことを特徴とする
請求項1から3のいずれか1項に記載のメモリ検査装
置。
4. The memory inspection apparatus according to claim 1, further comprising a memory inspection result display unit that displays an inspection result after the inspection is completed.
【請求項5】 前記被検査メモリのデータバス幅、容
量、アドレスマッピングの全部または一部の情報を設定
する被検査メモリ情報設定手段をさらに備えたことを特
徴とする請求項1から4のいずれか1項に記載のメモリ
検査装置。
5. The inspected memory information setting means for setting information of all or part of a data bus width, capacity, and address mapping of the inspected memory, further comprising: The memory inspection device according to item 1.
【請求項6】 前記検査データパタン群用メモリは、特
定のデータバス幅のメモリを検査できる検査データパタ
ン群を予め記憶して用いることを特徴とする請求項1か
ら5のいずれか1項に記載のメモリの検査装置。
6. The test data pattern group memory stores a test data pattern group capable of testing a memory having a specific data bus width in advance and uses the test data pattern group. The inspection device for the described memory.
【請求項7】 前記検査データパタン群用メモリは、前
記被検査メモリ情報設定手段に設定された被検査メモリ
のデータバス幅の情報を基にして前記検査データパタン
群を生成し記憶することを特徴とする請求項5に記載の
メモリの検査装置。
7. The inspection data pattern group memory generates and stores the inspection data pattern group based on the information of the data bus width of the inspected memory set in the inspected memory information setting means. The memory inspection device according to claim 5, wherein the inspection device is a memory.
【請求項8】 前記検査データパタン群は、前記2進数
列の二分割を繰り返して行うとき、被検査メモリのデー
タバス幅のビット数が2のn乗(nは2以上の整数)よ
り少なく、2の(n−1)乗より大きいときに、ビット
数が2のn乗になるように元々の2進数列にビットを補
った2進数列の二分割を繰り返し、最後に補ったビット
を削除し残ったビット列を用いて生成されることを特徴
とする請求項7に記載のメモリの検査装置。
8. The test data pattern group has a number of bits of a data bus width of a memory under test less than 2 to the n-th power (n is an integer of 2 or more) when the binary sequence is repeatedly divided into two. 2 is larger than the (n-1) th power, the binary number sequence in which the original binary number sequence is supplemented with bits is repeated so that the number of bits becomes 2 to the nth power. The memory inspection device according to claim 7, wherein the inspection device is generated by using a bit string that has been deleted and remains.
【請求項9】 前記検査データパタン群は、前記2進数
列の二分割を繰り返して行うとき、被検査メモリのデー
タバス幅のビット数が奇数のときに、または二分割の過
程で分割した数列のビット数が奇数になったときに、ビ
ット数が偶数となるように元々の2進数列にビットを補
いながら2進数列の二分割を繰り返し、最後に補ったビ
ットを削除し残ったビット列を用いて生成されることを
特徴とする請求項7に記載のメモリの検査装置。
9. The test data pattern group is configured by repeatedly dividing the binary number sequence into two, when the number of bits of the data bus width of the memory under test is an odd number, or a number sequence divided in the process of dividing into two. When the number of bits of is an odd number, the binary number sequence is divided into two so that the original binary number sequence is supplemented with bits so that the number of bits becomes an even number. The memory inspection device according to claim 7, wherein the inspection device is generated by using the memory inspection device.
【請求項10】 前記検査データパタン群の生成をLS
Iなどのハードウェアで実現する検査データパタン群生
成手段をさらに備えたことを特徴とする請求項7に記載
のメモリの検査装置。
10. The generation of the inspection data pattern group is performed by LS.
The memory inspection device according to claim 7, further comprising an inspection data pattern group generation unit realized by hardware such as I.
【請求項11】 前記検査データパタン群は、前記検査
プログラム用メモリに記憶されたプログラムで生成され
ることを特徴とする請求項7に記載のメモリの検査装
置。
11. The memory inspection apparatus according to claim 7, wherein the inspection data pattern group is generated by a program stored in the inspection program memory.
【請求項12】 前記検査データパタン群用メモリは、
前記被検査メモリのデータバス幅のビット数が、2のn
乗(nは2以上の整数)の場合に用いる特定のデータバ
ス幅のメモリを検査できる検査データパタン群を予め記
憶し、前記被検査メモリ情報設定手段に設定された被検
査メモリのデータバス幅の情報を基にして、予め記憶さ
れた前記検査データパタン群の中から選択して用いるこ
とを特徴とする請求項5に記載のメモリの検査装置。
12. The inspection data pattern group memory comprises:
The number of bits of the data bus width of the memory under test is n of 2
In the case of a power (n is an integer of 2 or more), a test data pattern group capable of inspecting a memory having a specific data bus width is stored in advance, and the data bus width of the memory under test set in the memory information setting means under test is set. 6. The memory inspection device according to claim 5, wherein the inspection device is selected from the inspection data pattern groups stored in advance based on the information of 1.
【請求項13】 前記検査データパタン群用メモリは、
被検査メモリのデータバス幅のビット数が、2のn乗
(nは2以上の整数)の場合に用いる特定のデータバス
幅のメモリを検査できる検査データパタン群を予め記憶
し、前記被検査メモリ情報設定手段に設定された被検査
メモリのデータバス幅のビット数が2のn乗(nは2以
上の整数)のときには、予め記憶された検査データパタ
ン群の中から選択して用い、データバス幅のビット数が
2のn乗(nは2以上の整数)以外の場合は、検査デー
タパタン群を生成して用いることを特徴とする請求項5
に記載のメモリ検査装置。
13. The inspection data pattern group memory comprises:
The inspection data pattern group that can inspect the memory of the specific data bus width used when the number of bits of the data bus width of the inspection memory is 2 n (n is an integer of 2 or more) is stored in advance, and the inspection target When the number of bits of the data bus width of the memory to be inspected set in the memory information setting means is 2 to the n-th power (n is an integer of 2 or more), it is used by selecting from a pre-stored inspection data pattern group, 6. The inspection data pattern group is generated and used when the number of bits of the data bus width is other than 2 to the n-th power (n is an integer of 2 or more).
The memory inspection device according to 1.
【請求項14】 前記被検査メモリ情報設定手段は、複
数の前記被検査メモリにそれぞれ情報を設定することを
特徴とする請求項5から13のいずれか1項に記載のメ
モリ検査装置。
14. The memory inspection device according to claim 5, wherein the inspected memory information setting means sets information in each of the plurality of inspected memories.
【請求項15】 被検査メモリを検査するプログラムを
記憶し、前記検査に用いる予め定めた検査データパタン
群を記憶し、前記検査データパタン群は、前記被検査メ
モリのデータバス幅と同数のビットからなる2進数列の
二分割を繰り返して生成したビット列を用いることを特
徴とするメモリの検査方法。
15. A program for inspecting a memory under test is stored, and a predetermined test data pattern group used for the test is stored, wherein the test data pattern group has the same number of bits as the data bus width of the memory under test. A method of inspecting a memory, which uses a bit string generated by repeatedly dividing a binary number sequence consisting of
【請求項16】 被検査メモリを検査するプログラムを
記憶する検査プログラム用メモリと、前記検査に用いる
予め定めた検査データパタン群を記憶する検査データパ
タン群用メモリとを備え、前記検査データパタン群は、
前記被検査メモリのデータバス幅と同数のビットからな
る2進数列の二分割を繰り返して生成したビット列を用
いることを特徴とするメモリの検査プログラム記憶媒
体。
16. The inspection data pattern group comprising: an inspection program memory for storing a program for inspecting a memory to be inspected; and an inspection data pattern group memory for storing a predetermined inspection data pattern group used for the inspection. Is
An inspection program storage medium for a memory, which uses a bit string generated by repeatedly dividing a binary number sequence having the same number of bits as the data bus width of the inspected memory into two parts.
【請求項17】 被検査メモリの検査に用いる検査デー
タパタン群を有し、前記検査データパタン群は、前記被
検査メモリのデータバス幅と同数のビットからなる2進
数列の二分割を繰り返して生成したビット列を用いるこ
とを特徴とするメモリの検査プログラム。
17. A test data pattern group used for testing a memory under test is provided, wherein the test data pattern group repeats two divisions of a binary sequence consisting of the same number of bits as the data bus width of the memory under test. A memory inspection program using the generated bit string.
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* Cited by examiner, † Cited by third party
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CN100446129C (en) * 2006-09-07 2008-12-24 华为技术有限公司 Method and system for RAM fault testing
US7966531B2 (en) 2005-11-14 2011-06-21 Mitsubishi Electric Corporation Memory diagnosis apparatus

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