JP2003124842A - マッチドフィルタおよびマッチドフィルタにおける相関演算方法 - Google Patents

Abstract

(57)【要約】 【課題】 マッチドフィルタの低消費電力を実現す
ること。 【解決手段】 オーバーサンプリングデータの相関検出
を行う場合に、オーバーサンプリングの倍数に対応させ
て複数のシフトレジスタ（１００，２００）を並列に設
け、それぞれのシフト状態を、シフト制御信号（ＳＥ
Ｌ）やシフトクロック（ＣＬＫ等）にて各シフトレジス
タ毎に制御すると共に、そのシフト制御信号（ＳＥＬ）
やシフトクロックを利用して、データ選択部３００にお
けるセレクタ（３０ａ〜３０ｎ）の切換を連動させて行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトル拡散通
信（ＣＤＭＡ通信）の同期確立処理において使用される
マッチドフィルタに関する。

【０００２】

【従来の技術】ＣＤＭＡ通信では、送信側は、拡散符号
（ＰＮ符号）を用いて、情報レートよりも高速なチップ
レートで拡散変調を行い、その拡散信号を送信する。受
信側では、拡散符号のレプリカであるレプリカ符号（逆
拡散符号）を生成し、受信した信号の逆拡散を行う。

【０００３】ここで、レプリカ符号（逆拡散符号）のタ
イミングは、拡散符号のタイミングと正確に一致してい
る必要がある。正確なタイミングのレプリカ符号を生成
するためには、まず、拡散符号のタイミングを厳密に検
出する必要がある。この拡散符号のタイミング検出処理
は、チップレートの数倍（例えば、２倍）で、高速に行
う必要がある。

【０００４】このために、受信側では、オーバーサンプ
リングを行う。つまり、受信信号をＡ／Ｄ変換する際、
チップレートの数倍の高速なレートでオーバーサンプリ
ングし、１つのチップについて、複数のサンプリング結
果から相関値を演算する。これにより、タイミング検出
精度（時間分解能）を高めることができる。

【０００５】

【発明が解決しようとする課題】マッチドフィルタで
は、受信データを一時的に蓄積するためにシフトレジス
タを用いるが、オーバーサンプリングによりデータ数が
ｍ倍となると、これに合わせてシフトレジスタのタップ
数（段数）もｍ倍となり、シフトクロックの周波数もｍ
倍となる。

【０００６】シフトレジスタは、シフトクロックのタイ
ミングで、全タップのデータが一斉にシフトするため、
これに伴って信号線等の充放電が発生し、消費電力が増
大する。

【０００７】消費電力の増大は、携帯電話等の移動体通
信機器に厳しく求められる、低消費電力化の要請に反す
る。

【０００８】本発明は、このような問題点を解決し、マ
ッチドフィルタの低消費電力化を達成することを目的と
する。

【０００９】

【課題を解決するための手段】本発明のマッチドフィル
タでは、オーバーサンプリングの各位相に対応した複数
本の独立したシフトレジスタを並列に設け、これらに各
位相のデータ系列を分配し、各シフトレジスタのシフト
状態を、シフト制御信号あるいはシフトクロックを用い
て各々毎に制御する。

【００１０】そして、各シフトレジスタから出力され
る、オーバーサンプリングの各位相に対応したデータ系
列のいずれかをセレクタにより時分割方式で順次選択す
る。このとき、セレクタの切換制御を行う信号として、
シフトレジスタのシフト状態を制御するシフト制御信号
あるいはシフトクロックの少なくとも一部を共用する。
そして、セレクタにより選択されたデータ系列を、逆拡
散および相関演算を行う回路に入力して相関値を求め
る。

【００１１】つまり、オーバーサンプリングの各位相の
データ系列を個別にシフトさせ、１つの位相のデータ系
列のみをシフトさせ、他の位相のデータ系列について
は、実質的なシフト動作を停止させて充放電電流を削減
し、あるいは、各シフトレジスタトを、オーバーサンプ
リングが無い場合の基本動作クロック（チップクロッ
ク）で低速で動作させることで回路の消費電力を大幅に
削減する。

【００１２】一方、シフトレジスタの制御とセレクタの
制御を共通の制御信号を用いて連動させて行うことで、
最も少ない回路で効率的にオーバーサンプリングデータ
の転送処理を行うことができ、回路規模を抑制すること
ができる。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１４】（実施の形態１）図１は、本発明のマッチ
ドフィルタの一例の構成を示す回路図である。図１のマ
ッチドフィルタでは、Ｉ(同相)およびＱ（直交）の２つ
の成分の、２倍オーバーサンプリングデータ（ＣＤＭＡ
受信データなど）が入力される。

【００１５】データ蓄積部５０ａはＩ成分のデータ系列
（ＤＩi）の蓄積用であり、データ蓄積部５０ｂはＱ成
分のデータ系列（ＤＩq）の蓄積用である。どちらも構
成は同じであるので、図１では、データ蓄積部５０ａの
構成のみを記載している。

【００１６】データ蓄積部５０ａは、２倍オーバーサン
プリングデータの前半の位相のデータ系列を蓄積するた
めのシフトレジスタ１００と、後半の位相のデータ系列
を蓄積するためのシフトレジスタ２００と、データ選択
部３００とを有する。

【００１７】データ蓄積部５０ａ，５０ｂから出力され
るデータ列は、逆拡散・相関演算部４００に与えられ、
逆拡散および累積加算演算がなされ、相関値ＤＯｉおよ
びＤＯｑが得られる。なお、逆拡散・相関演算部４００
は、入力されたデータ列に逆拡散符号（ＰＮ１ｉ〜ＰＮ
ｎｉ，ＰＮ２ｉ〜ＰＮｎｑ）を乗算するための乗算器
（４１ａ〜４１ｎ，４２ａ〜４２ｎ）と、累積加算器６
１ａ，６１ｂとを有している。

【００１８】図１のデータ蓄積部５０ａに含まれるシフ
トレジスタ１００，２００は、相互に独立したレジスタ
である。

【００１９】ここで注意すべきことは、各シフトレジス
タ１００，２００の構成は、通常のシフトレジスタと異
なり、２入力／１出力のセレクタ（１０ａ〜１０ｎ，２
０ａ〜２０ｎ）と、Ｄ型フリップフロップ等からなる遅
延要素（１２ａ〜１２ｎ，２２ａ〜２２ｎ）とを組み合
わせて構成されている点である。つまり、一対のセレク
タと遅延要素を基本回路とし、この基本回路をシリアル
に接続してシフトレジスタ１００，２００が構成されて
いる。

【００２０】各シフトレジスタ１００，２００は、チッ
プクロック（オーバーサンプリングが無い場合の基本動
作クロックである）の２倍の周波数をもつシフトクロッ
クＣＬＫ１により動作する。

【００２１】また、各シフトレジスタ１００，２００の
構成要素の一つであるセレクタ（１０ａ〜１０ｎ，２０
ａ〜２０ｎ）が２つの入力のうちのいずれを選択するか
は、シフト制御信号（ＳＥＬ）により制御される。この
シフト制御信号（ＳＥＬ）は、データ選択部３００を構
成するセレクタ３０ａ〜３０ｎにも与えられ、これらの
セレクタの切換制御信号としての役割も果たす。

【００２２】ここで注目すべきことは、シフトレジスタ
１００の構成要素であるセレクタ１０ａ〜１０ｎと、シ
フトレジスタ２００の構成要素であるセレクタ２０ａ〜
２０ｎとでは、シフト制御信号（ＳＥＬ）により選択さ
れる入力が、互いに逆になっていることである。

【００２３】図１では、セレクタ１０ａ〜１０ｎとセレ
クタ２０ａ〜２０ｎの論理が反転していることを明確に
示すために、図３（ａ），（ｂ）に示すような表記が用
いられている。この表記の意味は、以下のとおりであ
る。

【００２４】すなわち、セレクタの入力端子としては
“ａ”および“ｂ”の２つがあり、シフト制御信号（つ
まり、セレクタの切換えを制御するための信号）が
“１”か“０”により、ａ，ｂのどちらの端子の入力を
選択するかが決定される。このとき、図３（ａ）のよう
に、セレクタに（１，０）と表記されている場合には、
シフト制御信号が“１”のとき、１側の端子ａの入力が
選択される。同様に、図３（ｂ）のようにシフト制御信
号が“０”のときは、０側の端子ｂの入力が選択され
る。

【００２５】図１のセレクタ１０ａ〜１０ｎは、シフト
制御信号が“０”のとき、ｂ端子の入力が選択される。
これとは反対に、セレクタ２０ａ〜２０ｎは、シフト制
御信号が“０”のとき、ａ端子の入力が選択される。

【００２６】図１のデータ選択部３００を構成する各セ
レクタ３０ａ，３０ｂ，３０ｎも同様であり、シフト制
御信号（切換制御信号を兼ねる）ＳＥＬが“１”のと
き、ａ端子側の入力が選択され、“０”のとき、ｂ端子
側の入力が選択される。

【００２７】図２は、図１のデータ蓄積部５０ａの動作
を示すタイミング図である。図示されるように、２つの
シフトレジスタ１００，２００は、チップクロックの２
倍（ｍ倍オーバーサンプリングの場合にはｍ倍）の周波
数のシフトクロックＣＬＫ１で動作する。すなわち、各
遅延要素１２ａ〜１２ｎ，２２ａ〜２２ｎは、シフトク
ロック（ＣＬＫ１）のポジティブエッジで入力データを
ラッチし、そのラッチしたデータを次のエッジタイミン
グまで保持する。

【００２８】２倍のオーバーサンプリングの結果とし
て、データ列ＤＩiは、１Ａ，２Ａ，３Ａ…という位相
（以下、Ａ位相という）のデータ系列と、１Ｂ，２Ｂ，
３Ｂ…という位相（以下、Ｂ位相という）のデータ系列
とを含む。

【００２９】図１の上段のシフトレジスタ１００は、Ｂ
位相のデータ系列のみを蓄積してシフトし、下段のシフ
トレジスタ２００は、Ａ位相のデータ系列のみを蓄積し
てシフトする。

【００３０】シフト制御信号（ＳＥＬ）は、図２に示さ
れるように、チップクロックの周期と同じ周期で電圧レ
ベル（ハイレベルが“１”に相当し、ローレベルが
“０”に相当する）が変化する。

【００３１】図２の信号Ｄは、図１の遅延要素２２ａの
出力信号であり、信号Ｅは、図１の遅延要素１２ａの出
力信号である。また、信号Ｆは、セレクタ３０ａの出力
信号である。

【００３２】図２のタイミング図から明らかなように、
セレクタ３０ａの出力信号Ｆに着目すると、０Ａ，０
Ｂ，１Ａ，１Ｂ，２Ａ，２Ｂ…というふうに、チップク
ロックの１／２の間隔で、順次、２倍オーバーサンプリ
ングデータが出力されており、これは、本発明を用いず
に１本のシフトレジスタの段数を２倍とした場合と同様
の結果である。

【００３３】また、図１の回路の場合、シフトレジスタ
１００，２００は共に、チップクロックの２倍の周波数
のシフトクロックで動作する。この点、本発明を用いず
に１本のシフトレジスタの段数を２倍とした従来の回路
と同じであり、一見、図１の回路では、消費電力を削減
できないように見える。しかし、実際は、図１の回路
は、図４に示すような特別なシフト動作を行い、これに
より、従来よりも、消費電力を大幅に削減できる。

【００３４】つまり、図４（ａ）に太線で示されるよう
に、Ａ位相のデータ系列についてシフト動作が行われて
いるとき（セレクタ２０ａ，遅延要素２２ａ，セレクタ
２０ｂ，遅延要素２２ｂを経由してデータがシフトされ
ているとき）は、Ｂ位相のデータ系列については、その
時点で保持しているデータを再度、保持しなおす（例え
ば、遅延要素１２ａの保持データがセレクタ１０ａを介
して帰還し、再び遅延要素１２にラッチされる）だけで
あり、実質的にデータのシフト動作は行われない。

【００３５】したがって、Ｂ位相のデータ系列について
は、シフトクロックが入力されるものの、データの移動
がないため、データの反転に伴う信号線の充放電が発生
せず、この分、消費電力を削減することができる。

【００３６】そして、図４（ａ）の場合、データのシフ
トが行われないＢ位相のデータ（遅延要素１２ａの出力
信号（Ｅ）が、セレクタ３０ａを介して出力され、逆拡
散・相関演算を行う回路４００（図１）に供給される。

【００３７】一方、図４（ｂ）の場合には、Ｂ位相のデ
ータ系列のシフトが行われ、Ａ位相のデータ系列につい
ては、シフト動作が行われない。そして、データのシフ
トが行われないＡ位相のデータ（遅延要素２２ａの出力
信号（Ｄ）が、セレクタ３０ａを介して出力され、逆拡
散・相関演算を行う回路４００に供給される。

【００３８】このように、オーバーサンプリングに伴う
各位相毎に、独立にデータシフト動作を制御し、一方の
シフトが行われているときは、他方のシフトを禁止して
無駄な充放電電流が流れるのを防止して消費電力を削減
する。一方、シフト動作を制御するためのシフト制御信
号（ＳＥＬ）を、データ選択部（セレクタ３０ａ）の切
換制御信号としても兼用し、最小限の回路で、最も効率
的に各位相のデータを交互に取り出すことにより、回路
のコンパクト化を図っている。

【００３９】図４（ａ），（ｂ）で示したデータ転送の
タイミングを、図２を用いて具体的に説明する。

【００４０】シフトクロックＣＬＫ１が時刻ｔ１にロー
レベルからハイレベルに立ち上がる。この立ち上がりの
エッジタイミングで、各遅延要素（Ｄ型フリップフロッ
プ）は入力信号をラッチするが、このとき、直前までシ
フト制御信号ＳＥＬは、ローレベル（“０”）であった
ため、Ａ位相のデータ（Ｄ）については、シフトされて
きたデータがラッチされ、一方、Ｂ位相のデータ（Ｅ）
については、自己の出力信号が帰還してきたものを再
度、ラッチすることになる。

【００４１】一方、時刻ｔ１〜ｔ２では、シフト制御信
号ＳＥＬはハイレベル（“１”）であるから、データ選
択部３００のセレクタ３０ａはａ端子側の入力を選択す
る。これにより、Ｂ位相のデータ０Ｂが出力される。こ
れが、図４（ａ）に示した動作である。

【００４２】逆に、時刻ｔ２〜ｔ３においては、Ｂ位相
のデータがシフトし、Ａ位相のデータがシフトせず、セ
レクタ３０ａからはＡ位相のデータ１Ａが出力される。
これが、図４（ｂ）に示した動作である。

【００４３】（実施の形態２）図５は、本発明のマッチ
ドフィルタの他の例の構成を示す回路図である。図５の
マッチドフィルタの回路構成は、全体の構成は図１の回
路構成と同様である。

【００４４】つまり、Ｉ信号，Ｑ信号のそれぞれに対応
したデータ蓄積部５２ａ，５２ｂを有し、データ蓄積部
５２ａは、２倍オーバーサンプリングの各位相に対応し
た、独立したシフトレジスタ１１０，２１０を有し、ま
た、データ選択部３１０により、いすれかの位相のデー
タを選択して逆拡散・相関演算回路４００に供給する構
成をもつ。

【００４５】ただし、図１の回路の場合、２本のシフト
レジスタは、セレクタと遅延要素を組み合わせた回路を
単位として構成されていたが、図５の場合、通常の遅延
要素（４０ａ〜４０ｎ，６０ａ〜６０ｎ）のみのシフト
レジスタである。

【００４６】その代わりに、図５の回路では、各シフト
レジスタ１１０，２１０に供給されるシフトクロックの
位相が、チップクロックの周期の１／２（ｍ倍のオーバ
ーサンプリングなら、１／ｍ）だけずれている。そし
て、その位相がずれているシフトクロックの一方をデー
タ選択部３１０のセレクタ７０ａ〜７０ｎの切換制御信
号（ＳＥＬ）としても利用する。

【００４７】チップクロックの周期の１／２だけ位相が
ずれているシフトクロックＣＬＫ２は、基準となるシフ
トクロックＣＬＫ１をインバータ９２ａで反転すること
により作成される。

【００４８】シフトクロックＣＬＫ２は、データ選択部
３１０のセレクタ７０ａ〜７０ｎの切換制御信号（ＳＥ
Ｌ）としても使用される。ただし、図５の回路では、イ
ンバータ９２ａのドライブ能力を考慮して、別にインバ
ータ９２ｂを設け、このインバータ９２ｂで、クロック
ＣＬＫ１のレベルを反転させて切換制御信号（ＳＥＬ）
を作成している。

【００４９】図１の回路では、オーバーサンプリングに
対応して高速化されたクロック（チップクロックの周波
数の２倍のシフトクロック）で動作したが、図５の回路
では、２本のシフトレジスタ１１０，２１０は、オーバ
ーサンプリング率に関係なくチップクロックで動作す
る。つまり、低速で動作するのであり、これによって、
オーバーサンプリング率を“ｍ”とすると、消費電力を
従来の１／ｍにすることができる。

【００５０】図６は、図５に示されるデータ蓄積部５２
ａの、基本的な動作を示すタイミング図である。

【００５１】２本のシフトレジスタ１１０，２１０の各
々に供給されるシフトクロックＣＬＫ１，ＣＬＫ２の周
期は共に、チップクロックの周期と同じであるが、位相
がチップクロックの周期の１／２だけずれている。上述
のように、切換制御信号（ＳＥＬ）としては、シフトク
ロックＣＬＫ２と同相のクロックが用いられる。

【００５２】シフトレジスタ１１０，２１０を構成する
遅延要素（Ｄ型フリップフロップ）４０ａ〜４０ｎ，６
０ａ〜６０ｎは、それぞれ、シフトクロックＣＬＫ１，
ＣＬＫ２のポジティブエッジで、２倍のオーバーサンプ
リングデータＤＩiをサンプリングする。

【００５３】シフトレジスタ１１０はＢ位相のデータ系
列のみを保持・シフトし、一方、シフトレジスタ２１０
はＡ位相のデータ系列のみを保持・シフトする。

【００５４】そして、データ選択部３１０のセレクタ７
０ａは、例えば、時刻ｔ１〜ｔ２の期間では、切換制御
信号（ＳＥＬ）が、ハイレベル（“１”）であることか
ら、ａ端子の入力を選択し、これにより、Ｂ系列のデー
タ０Ｂが出力される（出力信号Ｆ）。

【００５５】同様に、データ選択部３１０のセレクタ７
０ａは、時刻ｔ２〜ｔ３の期間では、切換制御信号（Ｓ
ＥＬ）が、ローレベル（“０”）であることから、ｂ端
子の入力を選択し、これにより、Ａ系列のデータ１Ａが
出力される（出力信号Ｆ）。

【００５６】このようにして、各位相のデータが、チッ
プクロックの１／２の周期で交互に出力される。

【００５７】以上の例では、２倍のオーバーサンプリン
グの場合を想定していたが、これに限定されるものでは
なく、本発明の考え方は、ｍ倍のオーバーサンプリング
の場合にも同様に適用することができる。

【００５８】図７（ａ）は、４倍のオーバーサンプリン
グデータの場合に、４本のシフトレジスタ（それぞれ、
遅延要素４４ａ，４４ｂ…，６４ａ，６４ｂ…，７４
ａ，７４ｂ…，８４ａ，８４ｂ…をもつ）を設け、それ
ぞれに、チップクロックの周期の１／４ずつ位相がずれ
たシフトクロックＣＬＫ３〜ＣＬＫ６を供給する。シフ
トクロックＣＬＫ３〜ＣＬＫ６の各々の時間軸に対する
レベルの変化の様子を、図７（ｂ）に示す。

【００５９】一方、シフトクロックＣＬＫ３，ＣＬＫ４
を、セレクタ９４ａの切換制御信号（ＳＥＬ）として使
用して、いずれかの位相のデータ系列を順番に選択する
ように構成している。

【００６０】セレクタ９４ａは、シフトクロックＣＬＫ
３，ＣＬＫ４の２ビットの入力をデコードし、“１０”
のときはａ端子の入力を選択し、“１１”のときはｂ端
子の入力を選択し、“０１”のときはｃ端子の入力を選
択し、“００”のときはｄ端子の入力を選択する。

【００６１】このようにして、４倍のオーバーサンプリ
ングデータを処理する場合にも対応でき、同様の手法を
用いれば、ｍ倍のオーバーサンプリングデータを処理す
ることもできる。

【００６２】（実施の形態３）図８は、前掲の実施の形
態で説明したマッチドフィルタを搭載したＣＤＭＡ受信
機の基本的な構成を示すブロック図である。

【００６３】この受信機は、受信アンテナ７０１と、所
定のフィルタリング及び増幅する高周波信号処理部７０
２と、Ａ／Ｄ変換器７０３と、復調器７０４と、復号器
７０５と、復号された信号を音声に換えるＣＯＤＥＣ部
７０６と、マッチドフィルタ７０７と、クロック発生器
７０８とを有している。

【００６４】スペクトラム拡散された受信信号は、クロ
ック発生器７０８から出力されるクロック信号に基づい
て動作するマッチドフィルタ７０７で相関演算され相関
結果を出力する。

【００６５】マッチドフィルタ７０７では、クロック発
生器７０８から入力されたクロック信号に基づいて、従
来よりも低い消費電力でもって所定の相関検出演算を行
う。すなわち、マッチドフィルタの消費電力が低減され
ていることから、システム全体としても消費電力を削減
でき、このことは、携帯電話の電池の寿命を長く保つこ
とに寄与する。

【００６６】また、本発明のマッチドフィルタは、制御
信号やシフトクロックを共用化し、最も効率的な回路構
成となっており、回路規模が抑制されている。このこと
は、携帯電話の小型化の傾向に適する。

【００６７】

【発明の効果】以上説明したように本発明によれば、オ
ーバーサンプリングの各位相のデータ系列に対応するシ
フトレジスタを設け、１つの位相のデータ系列のみをシ
フトさせ、他の位相のデータ系列については実質的なシ
フト動作を停止させて充放電電流を削減させたり、ある
いは、各シフトレジスタトを、オーバーサンプリングが
無い場合の基本動作クロック（チップクロック）で低速
で動作させることで、回路の消費電力を大幅に削減する
ことができる。一方、シフトレジスタの制御とセレクタ
の制御を共通の制御信号を用いて連動させて行うこと
で、最も少ない回路で効率的にオーバーサンプリングデ
ータの転送（および取り出し）を行うことができ、回路
規模を抑制することができる。

【図面の簡単な説明】

【図１】本発明のマッチドフィルタの一例の構成を示す
回路図

【図２】図１に示されるデータ蓄積部の動作を説明する
ためのタイミング図

【図３】（ａ）図１で使用されているセレクタの表記に
ついて説明するための図 （ｂ）図１で使用されているセレクタの表記について説
明するための図

【図４】（ａ）図１に示されるデータ蓄積部の動作を具
体的に説明するための図 （ｂ）図１に示されるデータ蓄積部の動作を具体的に説
明するための図

【図５】本発明のマッチドフィルタの他の例の構成を示
す回路図

【図６】図５に示されるデータ蓄積部の動作を説明する
ためのタイミング図

【図７】（ａ）本発明のマッチドフィルタの、さらに他
の例の要部構成を示す回路図 （ｂ）シフトクロックの時間軸に対する変化の様子を示
す図

【図８】本発明のマッチドフィルタを搭載したＣＤＭＡ
受信機の全体構成を示すブロック図

【符号の説明】

１０ａ〜１０ｎ，２０ａ〜２０ｎ セレクタ １２ａ〜１２ｎ，２２ａ〜２２ｎ 遅延要素（Ｄ型フリ
ップフロップ） ３０ａ〜３０ｎ セレクタ ４１ａ〜４１ｎ，４２ａ〜４２ｎ 乗算器 ６１ａ，６１ｂ 累積加算器 １００，２００ シフトレジスタ ３００ データ選択部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｍ倍（ｍは２以上の自然数）のオーバー
   サンプリングがなされたデータ系列を、オーバーサンプ
   リングの各位相毎に、ｍ本の独立したシフトレジスタの
   それぞれに分配供給し、前記ｍ本のシフトレジスタの各
   々のシフト状態を、シフト制御信号あるいはシフトクロ
   ックを用いて各々独立に制御すると共に、前記ｍ本のシ
   フトレジスタの各々から出力される、オーバーサンプリ
   ングの各位相に対応したデータ系列のいずれかをセレク
   タにより時分割方式で順次選択し、かつ、前記セレクタ
   の切換制御を行う信号として、前記シフト制御信号ある
   いはシフトクロックの少なくとも一部を共用し、前記セ
   レクタにより選択されたデータ系列を、逆拡散および相
   関演算を行う回路に入力して相関値を求めることを特徴
   とするマッチドフィルタにおける相関演算方法。
2. 【請求項２】 ｍ倍（ｍは２以上の自然数）のオーバー
   サンプリングがなされたデータ系列を一時的に蓄積部に
   保持しつつ、前記蓄積部から、オーバーサンプリングの
   ｍ個の各位相毎に、時分割方式によりデータを取り出し
   て相関検出部に供給し、前記相関検出部において相関検
   出演算を行って相関を検出するマッチドフィルタであっ
   て、 前記蓄積部は、 オーバーサンプリングのｍ個の各位相に対応して設けら
   れ、各々が共通のシフトクロックで動作するｍ本の相互
   に独立したシフトレジスタであって、これらのｍ本のシ
   フトレジスタの各々が、遅延要素とその遅延要素の前段
   に配置された２入力１出力のセレクタとを基本単位とす
   る回路を直列に接続して構成されており、かつ、外部か
   ら与えられるシフト制御信号により前記セレクタを切り
   替えることで、各遅延要素の保持データを次段の遅延要
   素に伝達するか、あるいは、各遅延要素が保持している
   データをもう一度保持しなおすかを選択し、これによ
   り、前記ｍ本のシフトレジスタの各々に、前記オーバー
   サンプリングの各位相のデータを振り分けて蓄積するよ
   うになっているｍ本のシフトレジスタと、 前記ｍ本のシフトレジスタから並行的に出力されるデー
   タの中から、１本のシフトレジスタからのデータのみ
   を、前記シフト制御信号に基づいて選択するデータ選択
   部と、 を有することを特徴とするマッチドフィルタ。
3. 【請求項３】 ｍ倍のオーバーサンプリングがなされた
   データ系列を一時的に蓄積部に保持しつつ、前記蓄積部
   から、オーバーサンプリングのｍ個の各位相毎に、時分
   割方式によりデータを取り出して相関検出部に供給し、
   前記相関検出部において相関検出演算を行って相関を検
   出するマッチドフィルタであって、 前記蓄積部は、 前記オーバーサンプリングのｍ個の各位相に対応して設
   けられ、各々に供給されるシフトクロックの位相が、オ
   ーバーサンプリングが無い場合の基本クロックの周期の
   １／ｍずつずれているｍ本のシフトレジスタと、 前記ｍ本のシフトレジスタから並行的に出力されるデー
   タの中から、１本のシフトレジスタからのデータのみを
   選択するデータ選択部と、を有し、 前記データ選択部を切換制御するための信号として、前
   記ｍ本のシフトシフトレジスタの各々に供給される複数
   の前記シフトクロックの少なくとも１つが共用されるこ
   とを特徴とするマッチドフィルタ。
4. 【請求項４】 請求項３または請求項４に記載のマッチ
   ドフィルタを搭載したＣＤＭＡ通信装置。