JP2003110426A - アナログ・ディジタル変換回路及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロック周波数の低いパルス信号を用いて、
高速でアナログ・ディジタル変換できるアナログ・ディ
ジタル変換回路を提供する。 【解決手段】 第１の入力端に第１のアナログ信号が供
給される減算回路部と、減算回路部の出力信号が供給さ
れる検出回路部と、検出回路部の出力信号が供給され、
複数の累算モードのうち、検出回路部の出力信号に応じ
て決定されるいずれかの累算モードを選択し、選択され
た累算モードに応じた時間間隔及び増分値を用いて累算
を行う制御回路部と、制御回路部の出力信号が供給さ
れ、制御回路部の出力信号を第２のアナログ信号に変換
し、減算回路部の第２の入力端に供給するディジタル・
アナログ変換回路部と、を具備することを特徴とするア
ナログ・ディジタル変換回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばアナログ・
ディジタル変換回路に関し、詳しくは、入力されたアナ
ログ信号をディジタル変換した後、再びアナログ変換
し、入力信号と比較して、両者がほぼ等しくなったとき
のディジタル信号を出力信号とするアナログ・ディジタ
ル変換回路に関する。

【０００２】

【従来の技術】携帯電話等に代表される携帯機器に用い
られる二次電池の充放電を制御する際、この二次電池の
充放電電流を測定し、測定値に基づいて制御がなされ
る。電流を測定する場合、電流の積分値が重要であるた
め、電流値を時間的に離散的ではなく連続値として測定
できることが望ましい。また、放電電流は、一般に急激
に変化するため、高速に動作するアナログ・ディジタル
（以下、Ａ／Ｄと称す）変換回路が必要である。これら
の要求を満たすＡ／Ｄ変換回路として、ΔΣ型Ａ／Ｄ変
換回路が適当である。通常、Ａ／Ｄ変換回路は、一定の
周波数のクロックパルス信号に同期して動作する。ΔΣ
型Ａ／Ｄ変換回路のクロックパルス信号の周波数は、信
号帯域幅の１００倍以上であり、例えば、オーディオ機
器においては１ＭＨｚである。

【０００３】一方、二次電池を使用する携帯機器の内部
回路は、低消費電力であることが要求される。したがっ
て、上記した充放電電流の計測回路を構成するために必
要な各種回路の消費電力も少ないことが必要である。こ
のため、クロック周波数が低く制限される場合があり、
例えば３２．７６８ｋＨｚ等が使用される。

【０００４】

【発明が解決しようとする課題】ところで、上記したよ
うに、Ａ／Ｄ変換回路１１０は、クロックパルスの動作
タイミングに基づいて各動作が行われる。したがって、
上記したようにクロックパルスの周波数が低く制限され
る場合、Ａ／Ｄ変換回路は高速に動作できず、電流値を
連続的に測定することができない。

【０００５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、クロック周
波数の低いパルス信号を用いて、高速でＡ／Ｄ変換でき
るＡ／Ｄ変換回路を提供しようとするものである。

【０００６】

【課題を解決するための手段】本発明のアナログ・ディ
ジタル変換回路は、上記課題を解決するため、第１の入
力端に第１のアナログ信号が供給される減算回路部と、
前記減算回路部の出力信号が供給される検出回路部と、
前記検出回路部の出力信号が供給され、複数の累算モー
ドのうち、前記検出回路部の出力信号に応じて決定され
るいずれかの累算モードを選択し、選択された累算モー
ドに応じた時間間隔及び増分値を用いて累算を行う制御
回路部と、前記制御回路部の出力信号が供給され、前記
制御回路部の出力信号を第２のアナログ信号に変換し、
前記減算回路部の第２の入力端に供給するディジタル・
アナログ変換回路部と、を具備することを特徴とする。

【０００７】本発明の別の観点によれば、入力された第
１のアナログ信号の値に応じて予め規定された時間間隔
ごとに予め規定された増分値を累算した累算値をディジ
タル信号とする工程と、このディジタル信号を第２のア
ナログ信号へと変換する工程と、前記第２のアナログ信
号と前記第１のアナログ信号とを減算した後、この減算
結果に応じた検出信号を生成する工程と、前記検出信号
に応じて、複数の累算モードのうちの何れかを選択する
工程と、前記選択された累算モードに応じた時間間隔及
び増分値を用いて累算を行う工程と、を具備することを
特徴とするアナログ・ディジタル変換回路の制御方法を
提供できる。

【０００８】更に、本発明に係る実施の形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。

【０００９】

【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。

【００１０】図１は、本発明に係るＡ／Ｄ変換回路の構
成を示すブロック図である。図１に示すように、本発明
に係るＡ／Ｄ変換回路１は、減算回路２、検出回路部
３、制御回路部４、ディジタルローパスフィルタ回路部
５、ディジタル・アナログ（以下、Ｄ／Ａと称す）変換
回路部７を有する。

【００１１】アナログ入力信号１１は、減算回路２の非
反転入力端子（加算入力端子）に供給される。この減算
回路２は、後述するＤ／Ａ変換回路部６の出力信号をア
ナログ入力信号１１から減算し、その結果を出力する。
減算回路２の出力信号２１は、検出回路部３に供給され
る。この検出回路部３は、例えば、抵抗素子とコンデン
サにより構成される通常のローパスフィルタからなるア
ナログローパスフィルタ回路部３ａと、このアナログロ
ーパスフィルタ回路部３ａの出力信号が供給される比較
回路部とにより構成される。アナログローパスフィルタ
回路部３ａは、入力信号を濾波する。

【００１２】比較回路部３ｂは、アナログローパスフィ
ルタ回路部３ａの出力信号に応じて正または負の極性を
有する出力信号３１を出力する。アナログローパスフィ
ルタ回路部３ａの出力信号が正の場合、すなわち、アナ
ログ入力信号１１の絶対値がＤ／Ａ変換回路部６の出力
信号６１の絶対値より大きい場合、比較回路部３ｂは、
出力信号３１として＋１を出力する。一方、出力信号３
が負の場合、すなわち、アナログ入力信号１の絶対値が
Ｄ／Ａ変換回路部６の出力信号６１の絶対値より小さい
場合、比較回路部３ｂは出力信号３１として−１を出力
する。

【００１３】比較回路部３ｂの出力信号３１は、アキュ
ムレータ制御回路部４ａ及びアキュムレータ４ｂからな
る制御回路部４に供給される。アキュムレータ制御回路
部４ａは、比較回路部３ｂの出力信号３１に応じて、順
次、アキュムレータ４ｂでの累算動作を制御する。この
制御回路部４は、通常モード、加速モード、減速モード
からなる３つの累算モードを有しており、何れのモード
となるかは、比較回路部３ｂの出力信号３１の極性に応
じてアキュムレータ制御回路部４ａにより決定される。

【００１４】制御回路部４は、概略、以下のように動作
する。制御回路部４は、通常時、通常モードとされてい
る。通常モードの場合、アキュムレータ制御回路部４ａ
の制御によりアキュムレータ４ｂは、例えばクロックパ
ルス等の予め設定された時間間隔、及び所定の増分に従
って累算を行う。後述する一定の条件を満たすと制御回
路部４は加速モードに移行する。加速モードにおいて、
アキュムレータの累算動作速度は加速度的に速くなる。

【００１５】また、上記加速モードにおいて、後述する
一定の条件を満たすとＤ／Ａ変換制御回路部４は減速モ
ードに移行する。減速モードでは、アキュムレータ４ｂ
は、通常モードでの時間間隔より通常モードでの増分よ
り少ない増分に従って累算を行う。かつ、減速モードに
おいて、アキュムレータの累算動作速度は加速度的に遅
くなる。この後、一定の条件を満たすことにより通常モ
ードへと移行する。なお、制御回路部４の詳しい動作、
条件については、後に詳述する。

【００１６】上記制御回路部４の出力信号４１は、ディ
ジタルローパスフィルタ回路部５に供給されるととも
に、Ｄ／Ａ変換回路部６に供給される。ディジタルロー
パスフィルタ回路部５は、入力信号を濾波する。

【００１７】Ｄ／Ａ変換回路部６は、入力信号をアナロ
グ信号へ変換し、その結果としての出力信号６１を出力
する。この出力信号は、上記減算器回路部２の反転入力
端子（減算入力端子）に供給され、帰還回路を形成す
る。

【００１８】上記したように、アナログ入力信号１１
が、検出回路部３、制御回路部４、Ｄ／Ａ変換回路部６
を介して、アナログ信号６１減算回路部２の反転入力端
子に供給される。減算回路部２において、これらアナロ
グ入力信号１１とアナログ信号６１とが減算される。こ
の動作が繰り返され、減算した結果が所定の範囲内に収
まったときのディジタルローパスフィルタ回路部５の出
力信号５１が、Ａ／Ｄ変換回路１の出力信号とされる。

【００１９】また、ＡＤ変換回路１の外部に設けられた
パルス生成回路７により生成されたクロックパルスが制
御回路部４及びディジタルローパスフィルタ回路部５に
供給される。この制御回路部４及びディジタルローパス
フィルタ回路部５の各動作タイミングは、クロックパル
スに同期している。

【００２０】図２乃至図４は、上記制御回路部４の動作
を示すフローチャートである。以下、図２乃至図４を参
照して、上記制御回路部４の動作を説明する。

【００２１】図２は、制御回路部４の通常モードにおけ
る動作を示している。この通常モードにおいて、累算さ
れてから次に累算されるまでの時間間隔はクロックパル
スの周期と等しい。以下、この時間間隔を時間間隔ｔと
表す。図２に示すように、通常モードのステップＳ１に
おいて、比較回路部３ｂの出力信号である入力信号３１
の極性が変わったか否かが判定される。極性が変わった
場合、すなわちアナログ入力信号１とＤ／Ａ変換回路部
６の出力信号６１の大小関係が反転した場合、増分ΔＶ
＝１×極性がアキュムレータ４ｂに累算される（ステッ
プＳ２）。この後、通常モードが維持される（ステップ
Ｓ３）。

【００２２】一方、入力信号４１の極性が変わらない場
合、 ΔＶ＝（同極性の連続数／（ｔ×極性））の整数部 により表される増分ΔＶがアキュムレータ４ｂに累算さ
れる（ステップＳ４）。次に、同極性の連続数が閾値Ｔ
ｈ（例えば３２）を越えているか否かが判定される（ス
テップＳ５）。連続数が閾値Ｔｈ以下の場合、ステップ
Ｓ３へ移行する。連続数が閾値Ｔｈ以上の場合、時間間
隔ｔが２分の１とされ（ステップＳ６）、制御回路部４
は加速モードへ移行する（ステップＳ７）。

【００２３】上記したように、通常モードでは、制御回
路部４の入力信号３１の極性が変わった場合、増分ΔＶ
は所定の値のままとされ、通常モードが維持される。同
じ極性が連続した場合、連続した回数に応じて増分が大
きくされる。さらに極性の連続数が所定の回数（閾値Ｔ
ｈ）を越えた場合、時間間隔ｔは、以後２分の１とさ
れ、この後、制御回路部４は加速モードへ移行する。

【００２４】図３は、制御回路部４の加速モードにおけ
る動作を示している。図３に示すように、加速モードの
ステップＳ１１において、制御回路部４の入力信号３１
の極性が変わったか否かが判定される。極性が変わった
場合、最後に加算された増分ΔＶの逆極性がアキュムレ
ータ４ｂに累算され（ステップＳ１２）、制御回路部４
は減速モードに移行する（ステップＳ１３）。

【００２５】一方、入力信号３１の極性が変わらない場
合、 ΔＶ＝（同極性の連続数／（ｔ×極性））の整数部 により表される増分ΔＶがアキュムレータ４ｂに加算さ
れる（ステップＳ１４）。次に、同極性の連続数が閾値
Ｔｈを越えているか否かが判定される（ステップＳ１
５）。連続数が閾値Ｔｈ以下の場合、制御回路部４は減
速モードへ移行する（ステップＳ１３）。連続数が閾値
Ｔｈ以上の場合、時間間隔ｔは、以後２分の１とされ
（ステップＳ１６）、加速モードが維持される（ステッ
プＳ１７）。

【００２６】上記したように、加速モードでは、制御回
路部４の入力信号３１の極性が変わった場合、最後に累
算された増分ΔＶが減算されるとともに、制御回路部４
は減速モードに移行する。同じ極性が連続した場合、連
続した回数に応じて増分ΔＶが大きくされ、さらに極性
の連続数が所定の回数（閾値Ｔｈ）を越えた場合、時間
間隔ｔが２分の１とされた後、加速モードが維持され
る。

【００２７】図４は、制御回路部４の減速モードにおけ
る動作を示している。図４に示すように、減速モードの
ステップＳ２１において、制御回路部４の入力信号３１
の極性が変わったか否かが判定される。極性が変わった
場合、最後に累算された増分ΔＶの２分の１の逆極性
が、アキュムレータ４ｂに累算された後（ステップＳ２
２）、時間間隔ｔが、以後２倍とされる（ステップＳ２
３）。

【００２８】一方、入力信号３１の同じ極性が連続した
場合、 ΔＶ＝（同極性の連続数／（ｔ×極性））の整数部 により表される増分ΔＶがアキュムレータ４ｂに累算さ
れる（ステップＳ２４）。次に、同極性の連続数が閾値
Ｔｈを越えているか否かが判定される（ステップＳ２
５）。制御回路部４は、連続数が閾値Ｔｈを越えている
場合、ステップＳ２３へ移行する。連続数が閾値Ｔｈを
越えていない場合、減速モードが維持される（ステップ
２６）。

【００２９】ステップＳ２３の後、時間間隔ｔが、通常
モード時の時間間隔ｔ、すなわちクロックパルスの周期
と等しい時間間隔ｔを越えているか否かが判定される
（ステップＳ２７）。時間間隔ｔが通常モード時の時間
間隔ｔを超えている場合、制御回路部４は、制御回路部
４は、通常モードに移行する（ステップＳ２８）。一
方、時間間隔ｔが通常モード時の時間間隔ｔを超えてい
ない場合、ステップＳ２６へ移行し、減速モードが維持
される。

【００３０】上記したように、減速モードでは、制御回
路部４の入力信号３１の極性が変わった場合、加速モー
ドにおいて最後に加算された増分の２分の１の逆極性を
累算（最後に累算された増分の２分の１を減算）した
後、時間間隔ｔが２倍とされる。一方、同じ極性が連続
した場合、連続した回数に応じて増分ΔＶが小さくされ
る。さらに極性の連続数が所定の回数（閾値Ｔｈ）以上
の場合、時間間隔ｔが２倍とされ、所定の回数以下の場
合、減速モードが維持される。

【００３１】また、時間間隔ｔが２倍とされた後、この
時間間隔ｔが通常モード時の時間間隔ｔを超えている場
合、制御回路部４は通常モードに移行する。一方、時間
間隔ｔが通常モード時の時間間隔ｔ以下の場合、減速モ
ードが維持される。

【００３２】図５，６は、上記Ａ／Ｄ変換回路１の動作
を実現するプログラムを、ａｗｋ言語を用いて記述した
例である。

【００３３】図７は（ａ）〜（ｃ）は、上記Ａ／Ｄ変換
回路１の動作を示す波形図であり、図５，６に示すプロ
グラムを用いてＡ／Ｄ変換回路１の動作をシミュレート
したものである。

【００３４】図７（ａ）において、実線にて示されるア
ナログ入力信号１１は、時刻１０００及び２０００クロ
ックにおいてステップ状に変化する。破線はアナログロ
ーパスフィルタ回路部３ａの出力信号２１を示してお
り、アナログ入力信号１１が濾波された結果である。一
点鎖線は、Ｄ／Ａ変換回路部６の出力信号６１を示して
いる。

【００３５】図７（ａ）に示すように、出力信号６１
は、アナログ入力信号１１より遅れて変化し始める。時
刻約１１２０クロックから時刻１２００クロック周辺ま
での間が上記加速モードであり、この後、１２２０クロ
ック周辺までが減速モードである。

【００３６】図７（ｂ）は、図７（ａ）における動作の
加速係数を示している。この加速係数が１以上で増加し
ている範囲が加速モードである。すなわち、図７（ｂ）
に示すように、時刻１０６０クロックから１１６０クロ
ックまでの間、次の累算動作までの時間間隔が徐々に短
くなる。この後、時刻１１６０クロックで加速モードに
移行して、加速度的に累算速度が増加する。一方、時刻
１２００クロックから１２２０クロックまでの間は減速
モードであり、加速度的に累算速度が減少する。この
後、次の累算動作までの時間間隔が徐々に長くなる。

【００３７】図７（ｃ）は、図７（ａ）における動作の
アナログ入力信号１１と、Ａ／Ｄ変換回路１の出力信号
５１の誤差を拡大して表示したものである。図７（ｃ）
に示すように、誤差がフルスケールの０．６２５％まで
収まるのに要する時間が約３００クロックである。すな
わち、従来のＡ／Ｄ変換回路においては、同様に誤差が
フルスケールの０．６２５％まで収まるのに要する時間
は、例えば約６００クロックであり、従来のＡ／Ｄ変換
回路に比べ、追従性が良好である。

【００３８】本発明に係るＡ／Ｄ変換回路１によれば、
制御回路部４は、比較回路部３ｂの出力信号４１の極性
の変化、及び連続数に応じて通常モード、加速モード、
減速モードの何れかとなる。通常時の通常モードでは、
予め規定された増分及び時間間隔に従って累算動作を行
う。通常モードにおいて、一定の条件を満たすと加速モ
ードに移行し、加速モードでは、累算動作速度は加速度
的に増加する。さらに、加速モードにおいて、一定の条
件を満たすと減速モードに移行し、減速モードでは、累
算動作速度は加速度的に減少する。また、減速モードに
おいて、一定の条件の下、通常モードに移行する。

【００３９】上記したように、例えばアナログ入力信号
がステップ状に変化した場合、制御回路部４は加速モー
ドに移行し、Ｄ／Ａ変換回路部６の出力信号６１は、短
期間にアナログ入力信号１１の値まで累算される。加速
モードにおいて、Ｄ／Ａ変換回路部６の出力信号６１
が、アナログ入力信号１１の値を越えると、制御回路部
４は減速モードに移行し、Ｄ／Ａ変換回路部６の出力信
号６１とアナログ入力信号１１との誤差が、短期間でフ
ルスケールの０．６２５％となる。したがって、Ａ／Ｄ
変換動作の追従性が良好となる。このため、クロックパ
ルスの周波数が低い場合でも、高速にＡ／Ｄ変換するこ
とができる。

【００４０】なお、上記実施形態において、加速モード
においては、増分ΔＶを増大するとともに時間間隔ｔを
減少し、減速モードにおいては、増分ΔＶを減少すると
ともに時間間隔ｔを増大する。しかし、これに限らず、
例えば、加速モードにおいては、増分ΔＶを増大する
か、あるいは時間間隔ｔを減少するのみとし、減速モー
ドにおいては、増分ΔＶを減少するか、あるいは時間間
隔ｔを増大するのみとすることもできる。

【００４１】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。

【００４２】

【発明の効果】以上、詳述したように本発明によれば、
クロック周波数の低いパルス信号を用いて高速でＡ／Ｄ
変換できるＡ／Ｄ変換回路を提供できる。

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄ変換回路の回路構成を示す
図。

【図２】図１に示す制御回路部の通常モードの動作を簡
略に示すフローチャート。

【図３】図１に示す制御回路部の加速モードの動作を簡
略に示すフローチャート。

【図４】図１に示す制御回路部の減速モードの動作を簡
略に示すフローチャート。

【図５】本発明に係るＡ／Ｄ変換回路の動作を示すａｗ
ｋ言語で記述したプログラムを示す図。

【図６】図５に続くプログラムを示す図。

【図７】本発明に係るＡ／Ｄ変換回路の動作例を示す波
形図。

【符号の説明】

１…Ａ／Ｄ変換回路、 ２…減算回路、 ３…検出回路部 ３ａ…アナログローパスフィル回路部、 ３ｂ…比較回路部 ４…制御回路部、 ４ａ…アキュムレータ制御回路部 ４ｂ…アキュムレータ ５…ディジタルローパスフィルタ、 ６…Ｄ／Ａ変換回路、 ７…パルス生成回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】第１の入力端に第１のアナログ信号が供給
   される減算回路部と、 前記減算回路部の出力信号が供給される検出回路部と、 前記検出回路部の出力信号が供給され、複数の累算モー
   ドのうち、前記検出回路部の出力信号に応じて決定され
   るいずれかの累算モードを選択し、選択された累算モー
   ドに応じた時間間隔及び増分値を用いて累算を行う制御
   回路部と、 前記制御回路部の出力信号が供給され、前記制御回路部
   の出力信号を第２のアナログ信号に変換し、前記減算回
   路部の第２の入力端に供給するディジタル・アナログ変
   換回路部と、を具備することを特徴とするアナログ・デ
   ィジタル変換回路。
2. 【請求項２】前記制御回路部は、 累算を行うアキュムレータ回路部と、 前記アキュムレータ回路部における累算を制御するアキ
   ュムレータ制御回路部と、 を具備することを特徴とする請求項１に記載のアナログ
   ・ディジタル変換回路。
3. 【請求項３】前記検出回路部は、 前記減算回路部の出力信号を濾波するローパスフィルタ
   回路部と、 前記ローパスフィルタ回路部の信号が供給され、この信
   号と基準値とを比較する比較回路部と、 を具備することを特徴とする請求項１に記載のアナログ
   ・ディジタル変換回路。
4. 【請求項４】前記減算回路部は前記第１のアナログ信号
   から前記第２のアナログ信号を減算し、その結果前記第
   １のアナログ信号と前記第２のアナログ信号との電位差
   が所定の範囲内となったとき、前記制御回路部の出力信
   号を前記アナログ・ディジタル変換回路の出力信号とす
   ることを特徴とする請求項１に記載のアナログ・ディジ
   タル変換回路。
5. 【請求項５】前記検出回路部は正または負の極性の信号
   を出力し、 前記複数の累算モードは第１乃至第３の累算モードから
   なり、前記制御回路部は、 前記第１の累算モードにおいて予め規定された時間間隔
   ごとに予め規定された増分値を累算し、前記検出回路部
   の出力信号の同一極性が閾値と等しい回数以上連続した
   場合、前記第２の累算モードに移行し、前記検出回路部
   の前記出力信号の前記極性が変化した場合、前記第１の
   累算モードを維持し、 前記第２の累算モードにおいて前記検出回路部の前記出
   力信号の同一極性が連続した場合、前記増分値を増大さ
   せ、前記時間間隔を減少させた後、前記第２の累算モー
   ドを維持し、前記検出回路部の前記出力信号の前記極性
   が変化した場合、前記第３の累算モードに移行し、 前記第３の累算モードにおいて前記増分値を減少させ、
   前記時間間隔を増大させた後、前記時間間隔が前記第１
   の累算モードにおける前記時間間隔以上となった場合、
   前記第１の累算モードに移行し、前記時間間隔が前記第
   １の累算モードにおける前記時間間隔以下の場合、前記
   第３の累算モードを維持することを特徴とする請求項１
   に記載のアナログ・ディジタル変換回路。
6. 【請求項６】前記制御回路部は、 前記第２の累算モードにおいて、前記検出回路部の前記
   出力信号の同一極性が連続した場合、前記増分値を増大
   させるか、あるいは前記時間間隔を減少させ、 前記第３の累算モードにおいて、前記増分値を減少させ
   るか、あるいは前記時間間隔を増大させることを特徴と
   する請求項５に記載のアナログ・ディジタル変換回路。
7. 【請求項７】前記制御回路部は、 前記第２の累算モードにおいて、前記検出回路部の前記
   出力信号の同一極性が連続した回数が前記閾値以下の場
   合、前記増分値を増大させた後、前記第３の累算モード
   に移行し、 前記第３の累算モードにおいて、前記検出回路部の前記
   出力信号の同一極性が連続した回数が前記閾値以下の場
   合、前記増分値を減少させた後、前記第３の累算モード
   を維持することを特徴とする請求項５に記載のアナログ
   ・ディジタル変換回路。
8. 【請求項８】入力された第１のアナログ信号の値に応じ
   て予め規定された時間間隔ごとに予め規定された増分値
   を累算した累算値をディジタル信号とする工程と、 このディジタル信号を第２のアナログ信号へと変換する
   工程と、 前記第２のアナログ信号と前記第１のアナログ信号とを
   減算した後、この減算結果に応じた検出信号を生成する
   工程と、 前記検出信号に応じて、複数の累算モードのうちの何れ
   かを選択する工程と、 前記選択された累算モードに応じた時間間隔及び増分値
   を用いて累算を行う工程と、 を具備することを特徴とするアナログ・ディジタル変換
   回路の制御方法。
9. 【請求項９】前記検出信号は、正または負の極性の信号
   であって、 前記アナログ・ディジタル変換回路の制御方法は、 予め規定された時間間隔及び予め規定された増分値を用
   いて累算する第１の累算モードにおいて、前記検出信号
   の同一極性が閾値と等しい回数以上連続した場合、前記
   時間間隔が減少するとともに前記増分値が増大する第２
   の累算モードへ移行する工程と、 前記第２の累算モードにおいて、前記検出信号の同一極
   性が連続した場合、前記時間間隔が増大するとともに前
   記増分値が減少する第３の累算モードへ移行する工程
   と、 前記第３の累算モードにおいて、前記時間間隔が前記第
   １の累算モードにおける前記時間間隔以上となった場
   合、前記第１の累算モードへと移行し、前記時間間隔が
   前記第１の累算モードにおける前記時間間隔以下の場
   合、前記第３の累算モードを維持する工程とを具備する
   ことを特徴とする請求項８に記載のアナログ・ディジタ
   ル変換回路の制御方法。
10. 【請求項１０】前記アナログ・ディジタル変換回路の制
    御方法は、前記減算の結果、前記第１のアナログ信号と
    前記第２のアナログ信号との電位差が所定の範囲内とな
    ったときの前記ディジタル信号を前記アナログ・ディジ
    タル変換回路の出力信号とすることを特徴とする請求項
    ９に記載のアナログ・ディジタル変換回路の制御方法。
11. 【請求項１１】前記アナログ・ディジタル変換回路の制
    御方法は、 前記第２の累算モードにおいて、前記検出信号の同一極
    性が連続した場合、前記増分値を増大させるか、あるい
    は前記時間間隔を減少させ、 前記第３の累算モードにおいて、前記増分値を減少させ
    るか、あるいは前記時間間隔を増大させることを特徴と
    する請求項９に記載のアナログ・ディジタル変換回路の
    制御方法。
12. 【請求項１２】前記アナログ・ディジタル変換回路の制
    御方法は、 前記第２の累算モードにおいて、前記検出信号の同一極
    性が連続した回数が前記閾値以下の場合、前記増分値を
    増大させた後、前記第３の累算モードに移行し、 前記第３の累算モードにおいて、前記検出信号の同一極
    性が連続した回数が前記閾値以下の場合、前記増分値を
    減少させた後、前記第３の累算モードを維持することを
    特徴とする請求項９に記載のアナログ・ディジタル変換
    回路の制御方法。