JP2003092351A - 半導体装置及びヒューズ素子切断方法 - Google Patents
半導体装置及びヒューズ素子切断方法Info
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- JP2003092351A JP2003092351A JP2001283056A JP2001283056A JP2003092351A JP 2003092351 A JP2003092351 A JP 2003092351A JP 2001283056 A JP2001283056 A JP 2001283056A JP 2001283056 A JP2001283056 A JP 2001283056A JP 2003092351 A JP2003092351 A JP 2003092351A
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Abstract
(57)【要約】
【課題】 隣接ダメージの程度を簡便に評価することが
できるトリミングモニタ回路を含む半導体装置及びこの
トリミングモニタ回路を含む半導体装置におけるヒュー
ズ素子の切断方法を提供する。 【解決手段】 ＨＴＭ回路１００は第２ヒューズブロッ
ク部１０１を備え、この第２ヒューズブロック部１０１
は第２ヒューズ素子であるヒューズCF１〜CF４と第１モ
ニタヒューズ素子であるヒューズMF１〜MF４を含んでい
る。ヒューズMF１〜MF４については、ヒューズMF１の一
端を電極３と、ヒューズMF１の他端とヒューズMF２の一
端を、ヒューズMF２の他端とヒューズMF３の一端を、ヒ
ューズMF３の他端とヒューズMF４の一端を、ヒューズMF
４の他端を電極５とそれぞれ接続する。又、ヒューズCF
１〜CF４とヒューズMF１〜MF４は交互に配置される。
できるトリミングモニタ回路を含む半導体装置及びこの
トリミングモニタ回路を含む半導体装置におけるヒュー
ズ素子の切断方法を提供する。 【解決手段】 ＨＴＭ回路１００は第２ヒューズブロッ
ク部１０１を備え、この第２ヒューズブロック部１０１
は第２ヒューズ素子であるヒューズCF１〜CF４と第１モ
ニタヒューズ素子であるヒューズMF１〜MF４を含んでい
る。ヒューズMF１〜MF４については、ヒューズMF１の一
端を電極３と、ヒューズMF１の他端とヒューズMF２の一
端を、ヒューズMF２の他端とヒューズMF３の一端を、ヒ
ューズMF３の他端とヒューズMF４の一端を、ヒューズMF
４の他端を電極５とそれぞれ接続する。又、ヒューズCF
１〜CF４とヒューズMF１〜MF４は交互に配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にレーザ照射等により溶断するヒューズ素子を有
する半導体装置及びそのヒューズ素子の切断方法に関す
る。
し、特にレーザ照射等により溶断するヒューズ素子を有
する半導体装置及びそのヒューズ素子の切断方法に関す
る。
【０００２】
【従来の技術】例えば半導体メモリ等の半導体装置は、
メモリセルブロックを冗長回路として内蔵し、不良のメ
モリセルを含むメモリセルブロックを冗長メモリセルブ
ロックに置き換えるために、レーザ照射により溶断する
ヒューズ素子を設けることが一般的に行われている。こ
のようなヒューズ素子を用いた半導体装置においては、
所望のヒューズ素子を確実に切断すると共にヒューズ素
子の下地部へ与えるダメージを最小限にとどめることが
肝要である。従来からこのようなヒューズ素子の切断状
態と下地部のダメージの検査には色々な工夫がされてい
る。
メモリセルブロックを冗長回路として内蔵し、不良のメ
モリセルを含むメモリセルブロックを冗長メモリセルブ
ロックに置き換えるために、レーザ照射により溶断する
ヒューズ素子を設けることが一般的に行われている。こ
のようなヒューズ素子を用いた半導体装置においては、
所望のヒューズ素子を確実に切断すると共にヒューズ素
子の下地部へ与えるダメージを最小限にとどめることが
肝要である。従来からこのようなヒューズ素子の切断状
態と下地部のダメージの検査には色々な工夫がされてい
る。
【０００３】例えば、特開平３−２２２４６０号公報
（以下、公知例１とする）には、冗長回路用のヒューズ
と同一材質で線幅が高々ヒューズと同一の十字状配線の
先端に導通チェック用のパッドを有するレーザトリミン
グ用アライメントチェックパターンを備えた半導体集積
回路装置が開示されている。図１４は、この公知例１に
開示された半導体集積回路装置が備えるアライメントチ
ェックパターンの平面図である。この公知例１のアライ
メントチェックパターンは、ヒューズと材質及び線幅が
同一の例えばポリシリコンからなる十字状配線１０１１
と、この十字状配線の各先端にＡｌもしくはＡｌ系合金
からなる導通チェック用のパッド１０１２ａ〜１０１２
ｄを有している。十字状配線１０１１とパッド１０１２
ａ〜１０１２ｄとは、それぞれコンタクトホール１０１
３ａ〜１０１３ｄにより接続される。この十字状配線１
０１１の十字の中心をアライメント用の照準にすると共
に、一番最初に切断するファーストヒューズとして使用
し、実際のヒューズ切断後に各パッド１０１２ａ〜１０
１２ｄ間の導通をチェックすることで正確なアライメン
トと同時に、アライメント後のヒューズカットチェック
を可能にしている。
（以下、公知例１とする）には、冗長回路用のヒューズ
と同一材質で線幅が高々ヒューズと同一の十字状配線の
先端に導通チェック用のパッドを有するレーザトリミン
グ用アライメントチェックパターンを備えた半導体集積
回路装置が開示されている。図１４は、この公知例１に
開示された半導体集積回路装置が備えるアライメントチ
ェックパターンの平面図である。この公知例１のアライ
メントチェックパターンは、ヒューズと材質及び線幅が
同一の例えばポリシリコンからなる十字状配線１０１１
と、この十字状配線の各先端にＡｌもしくはＡｌ系合金
からなる導通チェック用のパッド１０１２ａ〜１０１２
ｄを有している。十字状配線１０１１とパッド１０１２
ａ〜１０１２ｄとは、それぞれコンタクトホール１０１
３ａ〜１０１３ｄにより接続される。この十字状配線１
０１１の十字の中心をアライメント用の照準にすると共
に、一番最初に切断するファーストヒューズとして使用
し、実際のヒューズ切断後に各パッド１０１２ａ〜１０
１２ｄ間の導通をチェックすることで正確なアライメン
トと同時に、アライメント後のヒューズカットチェック
を可能にしている。
【０００４】特開平６−６９４４４号公報（以下、公知
例２とする）には、レーザで溶断する第１導電膜からな
るヒューズ素子を有する冗長回路を備えた集積回路装置
で、ヒューズ素子に隣接して第２導電膜を設けると共に
この第２導電膜の両端に一対のプロービングパッドを有
する例が開示されている。図１５は、この公知例２に開
示された半導体集積回路装置が備えるヒューズ素子部の
概略平面図である。この公知例２では、第１導電膜及び
第２導電膜としていずれも例えばポリシリコン膜を用
い、複数のヒューズ素子（厚さ０．３μｍ，幅１．０μ
ｍ，長さ４．０μｍのストライプ状のポリシリコン膜１
１０１，その両端に接続された金属配線層１１０４−
１，１１０４−２からできている。）が４．０μｍのピ
ッチで設けられ、厚さ０．３μｍ，幅１．０μｍのポリ
シコン膜１１０５がポリシリコン膜１１０１の間を通っ
て蛇行して設けられている。ポリシリコン膜１１０５の
両端にはプロービングパッド１１０６，１１０７が接続
されている。この構成により、所望のヒューズ素子を切
断後、プロービングパッド１１０６，１１０７間の導
通、非導通をモニタすることでヒューズ素子が正しく切
断できたか判定することを可能にしている。
例２とする）には、レーザで溶断する第１導電膜からな
るヒューズ素子を有する冗長回路を備えた集積回路装置
で、ヒューズ素子に隣接して第２導電膜を設けると共に
この第２導電膜の両端に一対のプロービングパッドを有
する例が開示されている。図１５は、この公知例２に開
示された半導体集積回路装置が備えるヒューズ素子部の
概略平面図である。この公知例２では、第１導電膜及び
第２導電膜としていずれも例えばポリシリコン膜を用
い、複数のヒューズ素子（厚さ０．３μｍ，幅１．０μ
ｍ，長さ４．０μｍのストライプ状のポリシリコン膜１
１０１，その両端に接続された金属配線層１１０４−
１，１１０４−２からできている。）が４．０μｍのピ
ッチで設けられ、厚さ０．３μｍ，幅１．０μｍのポリ
シコン膜１１０５がポリシリコン膜１１０１の間を通っ
て蛇行して設けられている。ポリシリコン膜１１０５の
両端にはプロービングパッド１１０６，１１０７が接続
されている。この構成により、所望のヒューズ素子を切
断後、プロービングパッド１１０６，１１０７間の導
通、非導通をモニタすることでヒューズ素子が正しく切
断できたか判定することを可能にしている。
【０００５】特開平１０−１０７１１０号公報（以下、
公知例３とする）には、半導体装置におけるレーザヒュ
ーズの確実な切断とヒューズ部の下地へのダメージの有
無等の切断処理異常を確認することを可能としたモニタ
パターンが開示されている。図１６，１７は、いずれも
この公知例３に開示されたレーザヒューズ切断状態モニ
タパターンの概略平面図である。
公知例３とする）には、半導体装置におけるレーザヒュ
ーズの確実な切断とヒューズ部の下地へのダメージの有
無等の切断処理異常を確認することを可能としたモニタ
パターンが開示されている。図１６，１７は、いずれも
この公知例３に開示されたレーザヒューズ切断状態モニ
タパターンの概略平面図である。
【０００６】図１６の例は、梯子型の形状の切断用パタ
ーンに、その脇を通る細い蛇行形状のパターン７４１，
７５１を設けるようにしたものである。脇を通る細い蛇
行形状のパターン７４１，７５１の幅ｇは０．５μｍ程
度とし、又、脇を通る細いパターン７４１，７５１の蛇
行形状部の最小間隔ｈは使用レーザ径（通常、２．７〜
６．０μｍ）以上となっている。この例では、図１６で
×を付して示す切断箇所を全て切断する。そして、パッ
ド（Ｐａｄ）１とパッド（Ｐａｄ）２、パッド（Ｐａ
ｄ）１とパッド（Ｐａｄ）３、パッド（Ｐａｄ）４とパ
ッド（Ｐａｄ）５の導通をチェックする。その導通チェ
ックの結果により、ヒューズが完全に切断されたか、他
に異常が無いかを判定する。一般にヒューズ切断の際に
一箇所でもレーザ径（通常２．７〜６．０μｍ）が大き
くなると、第１及び第２のヒューズ部７０１，７０２が
切断されるだけにとどまらず、その脇を通る細いパター
ン７４１，７５１も切断されてしまう。この場合、図１
６に示すパッド（Ｐａｄ）４とパッド（Ｐａｄ）５の導
通をチェックすることによって、レーザ径が大きくなり
過ぎる異常を検出することが可能となっている。
ーンに、その脇を通る細い蛇行形状のパターン７４１，
７５１を設けるようにしたものである。脇を通る細い蛇
行形状のパターン７４１，７５１の幅ｇは０．５μｍ程
度とし、又、脇を通る細いパターン７４１，７５１の蛇
行形状部の最小間隔ｈは使用レーザ径（通常、２．７〜
６．０μｍ）以上となっている。この例では、図１６で
×を付して示す切断箇所を全て切断する。そして、パッ
ド（Ｐａｄ）１とパッド（Ｐａｄ）２、パッド（Ｐａ
ｄ）１とパッド（Ｐａｄ）３、パッド（Ｐａｄ）４とパ
ッド（Ｐａｄ）５の導通をチェックする。その導通チェ
ックの結果により、ヒューズが完全に切断されたか、他
に異常が無いかを判定する。一般にヒューズ切断の際に
一箇所でもレーザ径（通常２．７〜６．０μｍ）が大き
くなると、第１及び第２のヒューズ部７０１，７０２が
切断されるだけにとどまらず、その脇を通る細いパター
ン７４１，７５１も切断されてしまう。この場合、図１
６に示すパッド（Ｐａｄ）４とパッド（Ｐａｄ）５の導
通をチェックすることによって、レーザ径が大きくなり
過ぎる異常を検出することが可能となっている。
【０００７】又、図１７の例は、梯子型の形状の切断用
パターンに、その脇を通る細いパターン７６１〜７７
５，７８１〜７９５を設けるようにしたものである。こ
の例の脇を通る細いパターン７６１〜７７５，７８１〜
７９５の幅ｉは、０．５μｍ程度であり、そのパターン
７６１〜７７５，７８１〜７９５のパターン間隔ｊは
０．３μｍ程度となっている。尚、パターン７６１〜７
７５，７８１〜７９５には、それぞれパッド（Ｐａｄ）
１１〜パッド（Ｐａｄ）２５，パッド（Ｐａｄ）３１〜
パッド（Ｐａｄ）４５がそれぞれ設けられている。この
構成により、この例の場合も図１６の例と同様に、図１
７で×を付して示す切断箇所を全て切断する。そして、
パッド（Ｐａｄ）１とパッド（Ｐａｄ）２、パッド（Ｐ
ａｄ）１とパッド（Ｐａｄ）３、パッド（Ｐａｄ）４と
細いパターンから引き出された各パッド（Ｐａｄ）１１
〜２５，３１〜４５の導通をチェックする。その導通チ
ェックの結果により、ヒューズが完全に切断されたか、
他に異常が無いかを判定する。この例によれば、ヒュー
ズ切断の際に一箇所でもレーザ径（通常２．７〜６．０
μｍ）が大きくなると、ヒューズが切断されるだけにと
どまらず、その脇を通る細いパターンも切断してしま
う。この場合、パッド（Ｐａｄ）４と細いパターンから
引き出された各パッド（Ｐａｄ）１１〜２５，３１〜４
５の導通をチェックすることによって、レーザ径が大き
くなり過ぎる異常を定量的に検出することが可能となっ
ている。
パターンに、その脇を通る細いパターン７６１〜７７
５，７８１〜７９５を設けるようにしたものである。こ
の例の脇を通る細いパターン７６１〜７７５，７８１〜
７９５の幅ｉは、０．５μｍ程度であり、そのパターン
７６１〜７７５，７８１〜７９５のパターン間隔ｊは
０．３μｍ程度となっている。尚、パターン７６１〜７
７５，７８１〜７９５には、それぞれパッド（Ｐａｄ）
１１〜パッド（Ｐａｄ）２５，パッド（Ｐａｄ）３１〜
パッド（Ｐａｄ）４５がそれぞれ設けられている。この
構成により、この例の場合も図１６の例と同様に、図１
７で×を付して示す切断箇所を全て切断する。そして、
パッド（Ｐａｄ）１とパッド（Ｐａｄ）２、パッド（Ｐ
ａｄ）１とパッド（Ｐａｄ）３、パッド（Ｐａｄ）４と
細いパターンから引き出された各パッド（Ｐａｄ）１１
〜２５，３１〜４５の導通をチェックする。その導通チ
ェックの結果により、ヒューズが完全に切断されたか、
他に異常が無いかを判定する。この例によれば、ヒュー
ズ切断の際に一箇所でもレーザ径（通常２．７〜６．０
μｍ）が大きくなると、ヒューズが切断されるだけにと
どまらず、その脇を通る細いパターンも切断してしま
う。この場合、パッド（Ｐａｄ）４と細いパターンから
引き出された各パッド（Ｐａｄ）１１〜２５，３１〜４
５の導通をチェックすることによって、レーザ径が大き
くなり過ぎる異常を定量的に検出することが可能となっ
ている。
【０００８】
【発明が解決しようとする課題】近年の半導体装置にお
ける素子の微細化、高集積度化、高密度化には著しいも
のがある。ヒューズ素子及びその配置間隔についても例
外ではなく、特に複数のヒューズ素子が互いに隣接して
配置された半導体装置で、切断対象であるヒューズ素子
（以下、被切断ヒューズ素子とする）の切断処理を施し
た際に、この被切断ヒューズ素子に隣接し且つ切断しな
いまま残す切断対象外のヒューズ素子（以下、非切断ヒ
ューズ素子とする）がその時点では断線には到らないダ
メージを受け、後に実使用状態でこの非切断ヒューズ素
子が断線し、当該半導体装置が機能不良になってしまう
という信頼性上の問題が生じてきている。従って、この
ように複数のヒューズ素子が互いに隣接して配置された
半導体装置においては、被切断ヒューズ素子を確実に切
断すること、被切断ヒューズ素子部の下地にダメージを
与えないことに加えて、切断されずに残る非切断ヒュー
ズ素子を含む他の周辺素子に与える損傷（以下、隣接ダ
メージとする）を最小限にとどめることが肝要である。
ける素子の微細化、高集積度化、高密度化には著しいも
のがある。ヒューズ素子及びその配置間隔についても例
外ではなく、特に複数のヒューズ素子が互いに隣接して
配置された半導体装置で、切断対象であるヒューズ素子
（以下、被切断ヒューズ素子とする）の切断処理を施し
た際に、この被切断ヒューズ素子に隣接し且つ切断しな
いまま残す切断対象外のヒューズ素子（以下、非切断ヒ
ューズ素子とする）がその時点では断線には到らないダ
メージを受け、後に実使用状態でこの非切断ヒューズ素
子が断線し、当該半導体装置が機能不良になってしまう
という信頼性上の問題が生じてきている。従って、この
ように複数のヒューズ素子が互いに隣接して配置された
半導体装置においては、被切断ヒューズ素子を確実に切
断すること、被切断ヒューズ素子部の下地にダメージを
与えないことに加えて、切断されずに残る非切断ヒュー
ズ素子を含む他の周辺素子に与える損傷（以下、隣接ダ
メージとする）を最小限にとどめることが肝要である。
【０００９】上述した各公知例に開示された技術では、
レーザ光を確実にヒューズ素子に照射せしめると共にヒ
ューズ素子を確実に切断すること、又ヒューズ素子部の
下地へのダメージの有無を検知すること等は可能になっ
ているが、隣接ダメージについてはほとんど考慮されて
いなかった。公知例２に開示された集積回路装置や公知
例３に開示されたレーザヒューズ切断状態モニタパター
ンのように被切断ヒューズ素子の間に切断処理異常を検
知する所定のパターンを形成することができれば、この
パターンの導通の有無を確認することで隣接ダメージの
有無を検知することができる。しかし、ヒューズ素子及
びその配置間隔が微細化しており、実際の機能回路に用
いられるヒューズ素子の間にこのような切断処理異常を
検知するパターンを配置しようとすると、ヒューズ素子
の配置間隔を広くする必要があり、チップサイズが大き
くなってコスト高になるという問題がある。
レーザ光を確実にヒューズ素子に照射せしめると共にヒ
ューズ素子を確実に切断すること、又ヒューズ素子部の
下地へのダメージの有無を検知すること等は可能になっ
ているが、隣接ダメージについてはほとんど考慮されて
いなかった。公知例２に開示された集積回路装置や公知
例３に開示されたレーザヒューズ切断状態モニタパター
ンのように被切断ヒューズ素子の間に切断処理異常を検
知する所定のパターンを形成することができれば、この
パターンの導通の有無を確認することで隣接ダメージの
有無を検知することができる。しかし、ヒューズ素子及
びその配置間隔が微細化しており、実際の機能回路に用
いられるヒューズ素子の間にこのような切断処理異常を
検知するパターンを配置しようとすると、ヒューズ素子
の配置間隔を広くする必要があり、チップサイズが大き
くなってコスト高になるという問題がある。
【００１０】本発明は、レーザ光の照射により溶断して
切断するヒューズ素子を含む半導体装置において、被切
断ヒューズ素子に隣接し且つ切断されずに残る非切断ヒ
ューズ素子が当該被切断ヒューズ素子の切断時に受ける
隣接ダメージの程度を簡便に評価することができるトリ
ミングモニタ回路を含む半導体装置及びこのトリミング
モニタ回路を含む半導体装置におけるヒューズ素子の切
断方法を提供しようとするものである。これにより、複
数のヒューズ素子を含む半導体装置において、非切断ヒ
ューズ素子が劣化して断線に到る等の信頼性低下を抑制
できるという効果が得られる。
切断するヒューズ素子を含む半導体装置において、被切
断ヒューズ素子に隣接し且つ切断されずに残る非切断ヒ
ューズ素子が当該被切断ヒューズ素子の切断時に受ける
隣接ダメージの程度を簡便に評価することができるトリ
ミングモニタ回路を含む半導体装置及びこのトリミング
モニタ回路を含む半導体装置におけるヒューズ素子の切
断方法を提供しようとするものである。これにより、複
数のヒューズ素子を含む半導体装置において、非切断ヒ
ューズ素子が劣化して断線に到る等の信頼性低下を抑制
できるという効果が得られる。
【００１１】
【課題を解決するための手段】そのため、本発明による
半導体装置は、少なくとも複数の第１ヒューズ素子を有
する所定の機能回路とトリミングモニタ回路（以下、Ｈ
ＴＭ回路とする）と第１電極と第２電極とを含む半導体
チップを有し、前記ＨＴＭ回路は第２ヒューズ素子及び
第１モニタヒューズ素子をそれぞれ複数個少なくとも備
え、前記第２ヒューズ素子と前記第１モニタヒューズ素
子とを交互に且つ前記第１ヒューズ素子の配置間隔と同
じ間隔で配置し、更に全ての前記第１モニタヒューズ素
子をいずれも前記第１電極と前記第２電極との間に直列
に接続したことを特徴とする。このとき、前記第１モニ
タヒューズ素子を、必要に応じて切断する被切断領域と
該被切断領域の両側に他の素子と接続するための接続領
域を備え且つ少なくとも前記被切断領域にスリットを有
する第２モニタヒューズ素子に置き換えることもでき
る。
半導体装置は、少なくとも複数の第１ヒューズ素子を有
する所定の機能回路とトリミングモニタ回路（以下、Ｈ
ＴＭ回路とする）と第１電極と第２電極とを含む半導体
チップを有し、前記ＨＴＭ回路は第２ヒューズ素子及び
第１モニタヒューズ素子をそれぞれ複数個少なくとも備
え、前記第２ヒューズ素子と前記第１モニタヒューズ素
子とを交互に且つ前記第１ヒューズ素子の配置間隔と同
じ間隔で配置し、更に全ての前記第１モニタヒューズ素
子をいずれも前記第１電極と前記第２電極との間に直列
に接続したことを特徴とする。このとき、前記第１モニ
タヒューズ素子を、必要に応じて切断する被切断領域と
該被切断領域の両側に他の素子と接続するための接続領
域を備え且つ少なくとも前記被切断領域にスリットを有
する第２モニタヒューズ素子に置き換えることもでき
る。
【００１２】又、本発明の他の半導体装置は、少なくと
も複数の第１ヒューズ素子を有する所定の機能回路とＨ
ＴＭ回路と第１電極と第２電極とを含む半導体チップを
有し、前記ＨＴＭ回路は第２ヒューズ素子及び第１モニ
タヒューズ素子をそれぞれ複数個と容量素子とを少なく
とも備え、前記第２ヒューズ素子と前記第１モニタヒュ
ーズ素子とを交互に且つ前記第１ヒューズ素子の配置間
隔と同じ間隔で配置し、更に全ての前記第１モニタヒュ
ーズ素子をいずれも前記第１電極と前記第２電極との間
に直列に接続すると共に、前記第１モニタヒューズ素子
の共通接続点と共通電位配線との間に前記容量素子を接
続したことを特徴とする。
も複数の第１ヒューズ素子を有する所定の機能回路とＨ
ＴＭ回路と第１電極と第２電極とを含む半導体チップを
有し、前記ＨＴＭ回路は第２ヒューズ素子及び第１モニ
タヒューズ素子をそれぞれ複数個と容量素子とを少なく
とも備え、前記第２ヒューズ素子と前記第１モニタヒュ
ーズ素子とを交互に且つ前記第１ヒューズ素子の配置間
隔と同じ間隔で配置し、更に全ての前記第１モニタヒュ
ーズ素子をいずれも前記第１電極と前記第２電極との間
に直列に接続すると共に、前記第１モニタヒューズ素子
の共通接続点と共通電位配線との間に前記容量素子を接
続したことを特徴とする。
【００１３】又、本発明の他の半導体装置は、少なくと
も複数の第１ヒューズ素子を有する所定の機能回路とＨ
ＴＭ回路と第１電極と第２電極とを含む半導体チップを
有し、前記ＨＴＭ回路はそれぞれ複数個の第２ヒューズ
素子，第１モニタヒューズ素子及び容量素子を少なくと
も備え、前記第２ヒューズ素子と前記第１モニタヒュー
ズ素子とを交互に且つ前記第１ヒューズ素子の配置間隔
と同じ間隔で配置し、更に全ての前記容量素子を前記第
１電極と前記第２電極との間に直列に接続すると共に、
隣接する前記容量素子の共通接続点と共通電位配線との
間に前記第１モニタヒューズ素子を接続したことを特徴
とする。
も複数の第１ヒューズ素子を有する所定の機能回路とＨ
ＴＭ回路と第１電極と第２電極とを含む半導体チップを
有し、前記ＨＴＭ回路はそれぞれ複数個の第２ヒューズ
素子，第１モニタヒューズ素子及び容量素子を少なくと
も備え、前記第２ヒューズ素子と前記第１モニタヒュー
ズ素子とを交互に且つ前記第１ヒューズ素子の配置間隔
と同じ間隔で配置し、更に全ての前記容量素子を前記第
１電極と前記第２電極との間に直列に接続すると共に、
隣接する前記容量素子の共通接続点と共通電位配線との
間に前記第１モニタヒューズ素子を接続したことを特徴
とする。
【００１４】このとき、前記容量素子は、電界効果トラ
ンジスタのゲートにより構成することができる。
ンジスタのゲートにより構成することができる。
【００１５】又、前記第１モニタヒューズ素子及び前記
第２ヒューズ素子は、いずれも前記第１ヒューズ素子と
同一形状、同一サイズであることが望ましい。
第２ヒューズ素子は、いずれも前記第１ヒューズ素子と
同一形状、同一サイズであることが望ましい。
【００１６】又、前記第１モニタヒューズ素子及び前記
第２ヒューズ素子は、いずれも前記第１ヒューズ素子と
同一材料で構成され、更に前記第１モニタヒューズ素子
及び前記第２ヒューズ素子は、いずれも前記第１ヒュー
ズ素子と同一工程で形成するのが望ましい。
第２ヒューズ素子は、いずれも前記第１ヒューズ素子と
同一材料で構成され、更に前記第１モニタヒューズ素子
及び前記第２ヒューズ素子は、いずれも前記第１ヒュー
ズ素子と同一工程で形成するのが望ましい。
【００１７】又、本発明の半導体装置のヒューズ素子切
断方法は、少なくとも前記第２ヒューズ素子を切断する
前に前記第１電極と前記第２電極との間の抵抗値Ｒ０を
求める第１ステップと、所望の前記第１ヒューズ素子を
切断する所定の切断条件で前記第２ヒューズ素子を切断
する第２ステップと、前記第２ヒューズ素子を切断後
に、前記第１電極と前記第２電極との間の抵抗値Ｒ１を
求め、更にｒ＝（Ｒ１−Ｒ０）／Ｒ０を算出する第３ス
テップと、このｒを予め設定された所定の規格値と比較
し、ｒが該規格値よりも小さいとき前記第１ヒューズ素
子を切断する前記切断条件は正常であったと判定する第
４ステップと、を少なくとも含むことを特徴とする。
断方法は、少なくとも前記第２ヒューズ素子を切断する
前に前記第１電極と前記第２電極との間の抵抗値Ｒ０を
求める第１ステップと、所望の前記第１ヒューズ素子を
切断する所定の切断条件で前記第２ヒューズ素子を切断
する第２ステップと、前記第２ヒューズ素子を切断後
に、前記第１電極と前記第２電極との間の抵抗値Ｒ１を
求め、更にｒ＝（Ｒ１−Ｒ０）／Ｒ０を算出する第３ス
テップと、このｒを予め設定された所定の規格値と比較
し、ｒが該規格値よりも小さいとき前記第１ヒューズ素
子を切断する前記切断条件は正常であったと判定する第
４ステップと、を少なくとも含むことを特徴とする。
【００１８】又、本発明の半導体装置の他のヒューズ素
子切断方法は、少なくとも前記第２ヒューズ素子を切断
する前に前記第１電極と前記第２電極との間の信号遅延
時間Ｔd1を測定する第１ステップと、所望の前記第１ヒ
ューズ素子を切断する所定の切断条件で前記第２ヒュー
ズ素子を切断する第２ステップと、前記第２ヒューズ素
子を切断後に、前記第１電極と前記第２電極との間の信
号遅延時間Ｔd2を測定し、更にｒtd＝（Ｔd2−Ｔd1）／
Ｔd1を算出する第３ステップと、このｒtdを予め設定さ
れた所定の規格値と比較し、ｒtdが該規格値よりも小さ
いとき前記第１ヒューズ素子を切断する切断条件は正常
であったと判定する第４ステップと、を少なくとも含む
ことを特徴とする。
子切断方法は、少なくとも前記第２ヒューズ素子を切断
する前に前記第１電極と前記第２電極との間の信号遅延
時間Ｔd1を測定する第１ステップと、所望の前記第１ヒ
ューズ素子を切断する所定の切断条件で前記第２ヒュー
ズ素子を切断する第２ステップと、前記第２ヒューズ素
子を切断後に、前記第１電極と前記第２電極との間の信
号遅延時間Ｔd2を測定し、更にｒtd＝（Ｔd2−Ｔd1）／
Ｔd1を算出する第３ステップと、このｒtdを予め設定さ
れた所定の規格値と比較し、ｒtdが該規格値よりも小さ
いとき前記第１ヒューズ素子を切断する切断条件は正常
であったと判定する第４ステップと、を少なくとも含む
ことを特徴とする。
【００１９】このとき、少なくとも所望の前記第１ヒュ
ーズ素子の切断処理と前記第２ヒューズ素子の切断処理
は連続して実施するのが好ましい。
ーズ素子の切断処理と前記第２ヒューズ素子の切断処理
は連続して実施するのが好ましい。
【００２０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２１】図１は本発明の半導体装置が有する半導体
チップの模式的な概略平面ブロック図であり、図２は本
発明の半導体装置が含むＨＴＭ回路の第１の実施形態及
びその関連部分の模式的な回路図である。
チップの模式的な概略平面ブロック図であり、図２は本
発明の半導体装置が含むＨＴＭ回路の第１の実施形態及
びその関連部分の模式的な回路図である。
【００２２】図１を参照すると、本発明の半導体装置が
有するチップ１は、複数の第１ヒューズ素子を有する所
定の機能回路１０を含む内部回路部６とこの内部回路部
６を外部と接続する図示されていない複数の電極とＨＴ
Ｍ回路１００とこのＨＴＭ回路１００を外部と接続する
第１電極と第２電極である電極３と電極５とを含む。機
能回路１０としては、特に限定されないが、冗長メモリ
セルブロック（図示せず）を有するメモリ半導体装置に
おいて不良メモリセルブロック（図示せず）を冗長メモ
リセルブロックに切り換えるための冗長アドレス判定回
路が代表的な例である。図２を参照すると、例えばアド
レスがｎ（ｎ≧１の正整数）ビットの冗長アドレス判定
回路１０ａに第１ヒューズブロック部１２が設けられて
いる。具体的には、例えばヒューズRFｘは、共通接続線
ＣＯＭＯＲとＮチャネル電界効果トランジスタ（以下、
ＮＭＯＳとする）ＮＭＯＳQAｘのドレイン端子間に挿入
され、ヒューズRF０〜RFｎは、共通接続線ＣＯＭＯＲと
ＮＭＯＳQA０〜QAｎのドレイン間にそれぞれ挿入されて
いる。又、ＮＭＯＳQAｘのゲート端子は高電位側電源
（以下、ＶCCとする）電位固定で、ソース端子は接地電
位（以下、ＧＮＤとする）に接続されている。ＮＭＯＳ
QA０〜QAｎのゲート端子にはそれぞれ各アドレスビット
数に対応した信号で、外部アドレス信号又はその反転信
号のいずれかが入力され、ソース端子は全てＧＮＤに接
続されている。更に、共通接続線ＣＯＭＯＲには、ｐチ
ャネル電界効果トランジスタ（以下、ＰＭＯＳとする）
Q1及びＰＭＯＳQ2のドレイン端子と、インバ−タＩＮＶ
の入力端が接続されている。又、ＰＭＯＳQ1のソース端
子はＶCCに接続され、ゲート端子にはＰＲＥＤ信号が入
力される。入力端を共通接続線ＣＯＭＯＲに接続したイ
ンバ−タＩＮＶは、ＲＥＤ信号を出力する。ＰＭＯＳQ2
のソース端子はＶCCに接続され、ゲート端子はインバー
タＩＮＶの出力端と接続し、ＲＥＤ信号が入力される。
有するチップ１は、複数の第１ヒューズ素子を有する所
定の機能回路１０を含む内部回路部６とこの内部回路部
６を外部と接続する図示されていない複数の電極とＨＴ
Ｍ回路１００とこのＨＴＭ回路１００を外部と接続する
第１電極と第２電極である電極３と電極５とを含む。機
能回路１０としては、特に限定されないが、冗長メモリ
セルブロック（図示せず）を有するメモリ半導体装置に
おいて不良メモリセルブロック（図示せず）を冗長メモ
リセルブロックに切り換えるための冗長アドレス判定回
路が代表的な例である。図２を参照すると、例えばアド
レスがｎ（ｎ≧１の正整数）ビットの冗長アドレス判定
回路１０ａに第１ヒューズブロック部１２が設けられて
いる。具体的には、例えばヒューズRFｘは、共通接続線
ＣＯＭＯＲとＮチャネル電界効果トランジスタ（以下、
ＮＭＯＳとする）ＮＭＯＳQAｘのドレイン端子間に挿入
され、ヒューズRF０〜RFｎは、共通接続線ＣＯＭＯＲと
ＮＭＯＳQA０〜QAｎのドレイン間にそれぞれ挿入されて
いる。又、ＮＭＯＳQAｘのゲート端子は高電位側電源
（以下、ＶCCとする）電位固定で、ソース端子は接地電
位（以下、ＧＮＤとする）に接続されている。ＮＭＯＳ
QA０〜QAｎのゲート端子にはそれぞれ各アドレスビット
数に対応した信号で、外部アドレス信号又はその反転信
号のいずれかが入力され、ソース端子は全てＧＮＤに接
続されている。更に、共通接続線ＣＯＭＯＲには、ｐチ
ャネル電界効果トランジスタ（以下、ＰＭＯＳとする）
Q1及びＰＭＯＳQ2のドレイン端子と、インバ−タＩＮＶ
の入力端が接続されている。又、ＰＭＯＳQ1のソース端
子はＶCCに接続され、ゲート端子にはＰＲＥＤ信号が入
力される。入力端を共通接続線ＣＯＭＯＲに接続したイ
ンバ−タＩＮＶは、ＲＥＤ信号を出力する。ＰＭＯＳQ2
のソース端子はＶCCに接続され、ゲート端子はインバー
タＩＮＶの出力端と接続し、ＲＥＤ信号が入力される。
【００２３】この冗長アドレス判定回路１０ａの動作は
次のようになる。初期不良になっている不良メモリセル
ブロックを救済するには、冗長アドレス判定回路１０ａ
内部にあるヒューズを、置換先となる冗長メモリセルブ
ロックを選択するための領域番号に対応させて切断す
る。尚、この領域番号は置換先となるアドレスと常に対
応することから、以後の説明では置換先アドレスと呼ぶ
ことにする。冗長アドレス判定回路１０ａはＰＲＥＤ信
号によって、共通接続線ＣＯＭＯＲのプリチャ−ジを行
い、後にアドレス信号Ａ０〜アドレス信号Ａｎを入力
し、置換先アドレスに対応させて切断されたヒューズと
の照合を行う。切断されたヒューズとハイレベルとなる
アドレスが不一致の場合は、共通接続線ＣＯＭＯＲのプ
リチャ−ジレベルがロウレベルに引き抜かれるため、判
定出力となるＲＥＤ信号は置換先アドレスではないこと
を意味するハイレベルを出力する。一方、切断されたヒ
ューズとハイレベルとなるアドレスが一致の場合は、共
通接続線ＣＯＭＯＲのプリチャ−ジレベルが保持される
ため、判定出力となるＲＥＤ信号は置換先アドレスであ
ることを意味するロウレベルを出力する。又、置換先ア
ドレスによって切断すべきヒューズは異なるため、切断
処理異常の影響を大きく受ける場合と、そうではない場
合が生じてくる。例えば、アドレス信号がハイレベルと
なるヒューズを切断する方式の場合、置換先アドレスが
０番地のときは、Ａ０〜Ａｎまで全てのアドレス信号が
ロウレベルのため、冗長判定回路１０ａを有効とするた
めのヒューズRFｘだけを切断する。これに対して置換先
アドレスが１０番地のときは、Ａ１と図示されていない
Ａ３がハイレベルで、その他のアドレス信号は全てロウ
レベルとなるので、切断すべきヒューズは、冗長判定回
路１０ａを有効とするためのヒューズRFｘと、Ａ１とＡ
３に対応しているヒューズRF１及び、図示されていない
ヒューズRF３の３本である。尚、図示されていない本体
メモリ回路部の不良メモリセルブロックを非活性化する
ため、図示されていない制御回路に含まれるヒューズ素
子も併せて切断されるの通常である。
次のようになる。初期不良になっている不良メモリセル
ブロックを救済するには、冗長アドレス判定回路１０ａ
内部にあるヒューズを、置換先となる冗長メモリセルブ
ロックを選択するための領域番号に対応させて切断す
る。尚、この領域番号は置換先となるアドレスと常に対
応することから、以後の説明では置換先アドレスと呼ぶ
ことにする。冗長アドレス判定回路１０ａはＰＲＥＤ信
号によって、共通接続線ＣＯＭＯＲのプリチャ−ジを行
い、後にアドレス信号Ａ０〜アドレス信号Ａｎを入力
し、置換先アドレスに対応させて切断されたヒューズと
の照合を行う。切断されたヒューズとハイレベルとなる
アドレスが不一致の場合は、共通接続線ＣＯＭＯＲのプ
リチャ−ジレベルがロウレベルに引き抜かれるため、判
定出力となるＲＥＤ信号は置換先アドレスではないこと
を意味するハイレベルを出力する。一方、切断されたヒ
ューズとハイレベルとなるアドレスが一致の場合は、共
通接続線ＣＯＭＯＲのプリチャ−ジレベルが保持される
ため、判定出力となるＲＥＤ信号は置換先アドレスであ
ることを意味するロウレベルを出力する。又、置換先ア
ドレスによって切断すべきヒューズは異なるため、切断
処理異常の影響を大きく受ける場合と、そうではない場
合が生じてくる。例えば、アドレス信号がハイレベルと
なるヒューズを切断する方式の場合、置換先アドレスが
０番地のときは、Ａ０〜Ａｎまで全てのアドレス信号が
ロウレベルのため、冗長判定回路１０ａを有効とするた
めのヒューズRFｘだけを切断する。これに対して置換先
アドレスが１０番地のときは、Ａ１と図示されていない
Ａ３がハイレベルで、その他のアドレス信号は全てロウ
レベルとなるので、切断すべきヒューズは、冗長判定回
路１０ａを有効とするためのヒューズRFｘと、Ａ１とＡ
３に対応しているヒューズRF１及び、図示されていない
ヒューズRF３の３本である。尚、図示されていない本体
メモリ回路部の不良メモリセルブロックを非活性化する
ため、図示されていない制御回路に含まれるヒューズ素
子も併せて切断されるの通常である。
【００２４】次にＨＴＭ回路について説明する。第１の
実施形態のＨＴＭ回路１００ａは第２ヒューズブロック
部１０１を備え、この第２ヒューズブロック部１０１は
第２ヒューズ素子であるヒューズCF１〜CF４と、第１モ
ニタヒューズ素子であるヒューズMF１〜MF４を含んでい
る。尚、以下では分かり易くするため第２ヒューズブロ
ック部は、第２ヒューズ素子及び第１モニタヒューズ素
子をそれぞれ４個で構成した例で説明するが、これらの
個数はこれに限定されるものでなく、通常はそれぞれも
っと多数により構成される。ヒューズMF１〜MF４につい
ては、ヒューズMF１の一端を電極３と、ヒューズMF１の
他端とヒューズMF２の一端を、ヒューズMF２の他端とヒ
ューズMF３の一端を、ヒューズMF３の他端とヒューズMF
４の一端を、ヒューズMF４の他端を電極５とそれぞれ接
続して電極３と電極５との間でヒューズMF１〜MF４を全
て直列に接続している。又、ヒューズCF１〜CF４とヒュ
ーズMF１〜MF４は交互に配置される。図３は第１ヒュー
ズ素子、第２ヒューズ素子及び第１モニタヒューズ素子
の配置を説明するための図で、（ａ），（ｂ），（ｃ）
はそれぞれヒューズCF１〜CF４を切断する前の第２ヒュ
ーズブロック部１０１、ヒューズCF１〜CF４を切断した
後の第２ヒューズブロック部１０１及び第１ヒューズブ
ロック部１２の模式的なパターン平面図である。ヒュー
ズCF１〜CF４及びヒューズMF１〜MF４は、ヒューズRFと
同一材料、同一形状且つ同一工程で形成されている。図
４は、同一材料、同一工程で同一形状に形成されている
第１ヒューズ素子、第２ヒューズ素子及び第１モニタヒ
ューズ素子のパターン構造を具体的に説明するための模
式的な平面図である。図４を参照すると、ヒューズ素子
１１は例えばチップ１の図示されていない所定の層間絶
縁膜上に厚さｔの第１導電膜で幅ｄ、長さＬのストライ
プ部１３とこの両端に接続電極部１６，１７を備える。
尚、第１導電膜としては、必要に応じて所望の不純物を
所望の濃度で注入したポリシリコン膜やタングステン
（Ｗ）等の高融点金属のシリサイド膜等を用いることが
できる。又、ストライプ部１３の長手方向を第１の方向
とすると、第１ヒューズブロック部１２に含まれるヒュ
ーズRF並びに第２ヒューズブロック部１０１に含まれる
ヒューズCF１〜CF４及びヒューズMF１〜MF４は第１の方
向に平行に配置され、且つ第２ヒューズブロック部１０
１における隣接ヒューズ素子のストライプ部の間隔は第
１ヒューズブロック部１２における隣接ヒューズ素子の
ストライプ部の間隔ｓと同じ間隔で構成している。更
に、第２ヒューズブロック部１０１はヒューズCF１〜CF
４とヒューズMF１〜MF４を交互に、すなわち図３の例で
はヒューズMF１，ヒューズCF１，ヒューズMF２，ヒュー
ズCF２，ヒューズMF３，ヒューズCF３，ヒューズMF４，
ヒューズCF４の順に配置されている。ヒューズRF、ヒュ
ーズMF１〜MF４については、それぞれの接続電極部１
６，１７において接続孔３２を介して金属配線３１に接
続し、それぞれ所定の端子或いは素子と接続している。
又、ヒューズRF、ヒューズCF１〜CF４及びヒューズMF１
〜MF４はいずれも表面を所定の層間絶縁膜（図示せず）
で被覆され、更に金属配線３１も保護絶縁膜（図示せ
ず）で被覆されるが、ヒューズ素子を切断し易くするた
め各ヒューズ素子のストライプ部１３の中央部の幅Ｗの
領域の層間絶縁膜及び保護絶縁膜を除去して開口１５、
開口２１を設け、各ヒューズ素子の表面を露出させてい
る。
実施形態のＨＴＭ回路１００ａは第２ヒューズブロック
部１０１を備え、この第２ヒューズブロック部１０１は
第２ヒューズ素子であるヒューズCF１〜CF４と、第１モ
ニタヒューズ素子であるヒューズMF１〜MF４を含んでい
る。尚、以下では分かり易くするため第２ヒューズブロ
ック部は、第２ヒューズ素子及び第１モニタヒューズ素
子をそれぞれ４個で構成した例で説明するが、これらの
個数はこれに限定されるものでなく、通常はそれぞれも
っと多数により構成される。ヒューズMF１〜MF４につい
ては、ヒューズMF１の一端を電極３と、ヒューズMF１の
他端とヒューズMF２の一端を、ヒューズMF２の他端とヒ
ューズMF３の一端を、ヒューズMF３の他端とヒューズMF
４の一端を、ヒューズMF４の他端を電極５とそれぞれ接
続して電極３と電極５との間でヒューズMF１〜MF４を全
て直列に接続している。又、ヒューズCF１〜CF４とヒュ
ーズMF１〜MF４は交互に配置される。図３は第１ヒュー
ズ素子、第２ヒューズ素子及び第１モニタヒューズ素子
の配置を説明するための図で、（ａ），（ｂ），（ｃ）
はそれぞれヒューズCF１〜CF４を切断する前の第２ヒュ
ーズブロック部１０１、ヒューズCF１〜CF４を切断した
後の第２ヒューズブロック部１０１及び第１ヒューズブ
ロック部１２の模式的なパターン平面図である。ヒュー
ズCF１〜CF４及びヒューズMF１〜MF４は、ヒューズRFと
同一材料、同一形状且つ同一工程で形成されている。図
４は、同一材料、同一工程で同一形状に形成されている
第１ヒューズ素子、第２ヒューズ素子及び第１モニタヒ
ューズ素子のパターン構造を具体的に説明するための模
式的な平面図である。図４を参照すると、ヒューズ素子
１１は例えばチップ１の図示されていない所定の層間絶
縁膜上に厚さｔの第１導電膜で幅ｄ、長さＬのストライ
プ部１３とこの両端に接続電極部１６，１７を備える。
尚、第１導電膜としては、必要に応じて所望の不純物を
所望の濃度で注入したポリシリコン膜やタングステン
（Ｗ）等の高融点金属のシリサイド膜等を用いることが
できる。又、ストライプ部１３の長手方向を第１の方向
とすると、第１ヒューズブロック部１２に含まれるヒュ
ーズRF並びに第２ヒューズブロック部１０１に含まれる
ヒューズCF１〜CF４及びヒューズMF１〜MF４は第１の方
向に平行に配置され、且つ第２ヒューズブロック部１０
１における隣接ヒューズ素子のストライプ部の間隔は第
１ヒューズブロック部１２における隣接ヒューズ素子の
ストライプ部の間隔ｓと同じ間隔で構成している。更
に、第２ヒューズブロック部１０１はヒューズCF１〜CF
４とヒューズMF１〜MF４を交互に、すなわち図３の例で
はヒューズMF１，ヒューズCF１，ヒューズMF２，ヒュー
ズCF２，ヒューズMF３，ヒューズCF３，ヒューズMF４，
ヒューズCF４の順に配置されている。ヒューズRF、ヒュ
ーズMF１〜MF４については、それぞれの接続電極部１
６，１７において接続孔３２を介して金属配線３１に接
続し、それぞれ所定の端子或いは素子と接続している。
又、ヒューズRF、ヒューズCF１〜CF４及びヒューズMF１
〜MF４はいずれも表面を所定の層間絶縁膜（図示せず）
で被覆され、更に金属配線３１も保護絶縁膜（図示せ
ず）で被覆されるが、ヒューズ素子を切断し易くするた
め各ヒューズ素子のストライプ部１３の中央部の幅Ｗの
領域の層間絶縁膜及び保護絶縁膜を除去して開口１５、
開口２１を設け、各ヒューズ素子の表面を露出させてい
る。
【００２５】次に、このＨＴＭ回路１００ａを有する半
導体装置におけるヒューズ素子の切断方法について説明
する。
導体装置におけるヒューズ素子の切断方法について説明
する。
【００２６】先ず、第１ステップでヒューズ素子の切断
前に電極３と電極５の間の抵抗値Ｒ10を求め記録する。
次に、第２ステップでヒューズRFを切断する切断条件
（レーザ光の強度、照射スポット径、照射時間等）と同
一切断条件でヒューズCF１〜CF４を全て切断する。この
場合、出来るだけ所望のヒューズRFとヒューズCF１〜CF
４は連続して切断するのが好ましい。次に、第３ステッ
プで電極３と電極５の間の抵抗値Ｒ11を求め、更に例え
ば抵抗値変動率 ｒ１＝（Ｒ11−Ｒ10）／Ｒ10 を算出する。次に、第４ステップでこの算出した抵抗値
変動率ｒ１を予め設定してある所定の規格値Ｒｒと比較
し、例えばｒ１＜Ｒｒであれば、ヒューズ素子の切断条
件は正常であり、問題となる隣接ダメージは無かったと
判定する。尚、電極３と電極５の間の抵抗値は、具体的
には例えば電極３と電極５の間に所定の定電圧を印加し
たとき流れる電流，又は逆に電極３と電極５の間に所定
の定電流を印加したとき電極３と電極５の間の電位差を
測定し、測定した電流値又は電圧値から抵抗値が求めら
れる。
前に電極３と電極５の間の抵抗値Ｒ10を求め記録する。
次に、第２ステップでヒューズRFを切断する切断条件
（レーザ光の強度、照射スポット径、照射時間等）と同
一切断条件でヒューズCF１〜CF４を全て切断する。この
場合、出来るだけ所望のヒューズRFとヒューズCF１〜CF
４は連続して切断するのが好ましい。次に、第３ステッ
プで電極３と電極５の間の抵抗値Ｒ11を求め、更に例え
ば抵抗値変動率 ｒ１＝（Ｒ11−Ｒ10）／Ｒ10 を算出する。次に、第４ステップでこの算出した抵抗値
変動率ｒ１を予め設定してある所定の規格値Ｒｒと比較
し、例えばｒ１＜Ｒｒであれば、ヒューズ素子の切断条
件は正常であり、問題となる隣接ダメージは無かったと
判定する。尚、電極３と電極５の間の抵抗値は、具体的
には例えば電極３と電極５の間に所定の定電圧を印加し
たとき流れる電流，又は逆に電極３と電極５の間に所定
の定電流を印加したとき電極３と電極５の間の電位差を
測定し、測定した電流値又は電圧値から抵抗値が求めら
れる。
【００２７】本実施形態のＨＴＭ回路１００ａの場合、
図３（ａ）のようにヒューズCF１〜CF４とヒューズMF１
〜MF４と交互に配置し、ヒューズCF１〜CF４を全て切断
しているので、レーザ光の強度、照射スポット径、照射
時間等の切断条件やレーザ光の照射位置の位置ズレ等に
より、図３（ｂ）のヒューズCF１、CF３の切断跡Ｌ１，
Ｌ３ように隣接するヒューズMF１〜MF４に隣接ダメージ
を与えると、その抵抗値が変動（増大）する。従って、
ヒューズCF１〜CF４の切断前後に電極３と電極５の間の
抵抗値を測定し、その変化率を調べることで隣接ダメー
ジの有無を検出することができる。図５はこの測定をＬ
ＳＩテスタ等により実施する場合の測定状態を示す模式
図である。ＬＳＩテスタを用いる場合は、電極３と電極
５の間に所定の定電圧を印加したときの電流値で測定す
るのが実際的である。すなわち、ＬＳＩテスタ３００の
ドライバ３０１から所定の定電圧を例えば電極３に印加
し、電極５をテスタ３００の電流測定手段３０２に接続
して電流値を検出する。以下、ヒューズMFの抵抗値変化
がどの程度まで検出可能かを電流値に置き換えて数値例
で検証する。例えば、ヒューズMFとヒューズCFをそれぞ
れ３０個で第２ヒューズブロック部が構成され、ヒュー
ズMFの１個当たりの初期抵抗値が平均２００Ωで、ヒュ
ーズCFを全て切断後に隣接ダメージにより抵抗値が１０
％増大したヒューズMFが２個発生した場合を検出するこ
とを想定する。電極３と電極５の間に３Ｖの電圧を印加
したときの初期電流値は５００μＡ、ヒューズCFを切断
後の電流値は４９６．７μＡであり、その差は３．３μ
Ａである。ＬＳＩテスタであっても、直流テスタを用い
れば電流測定誤差は０．１％以下であり、この程度の差
があれば変化を十分検出可能である。すなわち、本実施
形態のＨＴＭ回路を含む半導体装置及びヒューズ素子の
切断方法によれば、隣接ダメージによる第１モニタヒュ
ーズ素子の抵抗値変化をＬＳＩテスタで検知でき、隣接
ダメージの有無に関する全数検査の実施、作業効率の向
上、判定基準の均一化等々が可能になる。
図３（ａ）のようにヒューズCF１〜CF４とヒューズMF１
〜MF４と交互に配置し、ヒューズCF１〜CF４を全て切断
しているので、レーザ光の強度、照射スポット径、照射
時間等の切断条件やレーザ光の照射位置の位置ズレ等に
より、図３（ｂ）のヒューズCF１、CF３の切断跡Ｌ１，
Ｌ３ように隣接するヒューズMF１〜MF４に隣接ダメージ
を与えると、その抵抗値が変動（増大）する。従って、
ヒューズCF１〜CF４の切断前後に電極３と電極５の間の
抵抗値を測定し、その変化率を調べることで隣接ダメー
ジの有無を検出することができる。図５はこの測定をＬ
ＳＩテスタ等により実施する場合の測定状態を示す模式
図である。ＬＳＩテスタを用いる場合は、電極３と電極
５の間に所定の定電圧を印加したときの電流値で測定す
るのが実際的である。すなわち、ＬＳＩテスタ３００の
ドライバ３０１から所定の定電圧を例えば電極３に印加
し、電極５をテスタ３００の電流測定手段３０２に接続
して電流値を検出する。以下、ヒューズMFの抵抗値変化
がどの程度まで検出可能かを電流値に置き換えて数値例
で検証する。例えば、ヒューズMFとヒューズCFをそれぞ
れ３０個で第２ヒューズブロック部が構成され、ヒュー
ズMFの１個当たりの初期抵抗値が平均２００Ωで、ヒュ
ーズCFを全て切断後に隣接ダメージにより抵抗値が１０
％増大したヒューズMFが２個発生した場合を検出するこ
とを想定する。電極３と電極５の間に３Ｖの電圧を印加
したときの初期電流値は５００μＡ、ヒューズCFを切断
後の電流値は４９６．７μＡであり、その差は３．３μ
Ａである。ＬＳＩテスタであっても、直流テスタを用い
れば電流測定誤差は０．１％以下であり、この程度の差
があれば変化を十分検出可能である。すなわち、本実施
形態のＨＴＭ回路を含む半導体装置及びヒューズ素子の
切断方法によれば、隣接ダメージによる第１モニタヒュ
ーズ素子の抵抗値変化をＬＳＩテスタで検知でき、隣接
ダメージの有無に関する全数検査の実施、作業効率の向
上、判定基準の均一化等々が可能になる。
【００２８】次に、第１の実施形態の変形例について説
明する。上述したＨＴＭ回路１００ａの第２ヒューズブ
ロック部１０１が含むヒューズCF１〜CF４とヒューズMF
１〜MF４は、ヒューズRFと同一材料、同一形状且つ同一
工程で形成されてたが、ヒューズMF１〜MF４を隣接ダメ
ージによる抵抗値変化がディジタル的になる形状の第２
モニタヒューズ素子に変更することもできる。図６は、
変形例の第２ヒューズブロック部１０３における第１ヒ
ューズ素子、第２ヒューズ素子及び第２モニタヒューズ
素子の配置を説明するための図で、（ａ）は第２ヒュー
ズ素子を切断する前の図３（ａ）に相当する模式的な平
面図であり、（ｂ）は隣接ダメージによる抵抗値変化が
ディジタル的になる形状にした第２モニタヒューズ素子
であるヒューズMSF1〜MSF4の形状を説明するための模式
的な平面図である。尚、この変形例の場合も第１ヒュー
ズ素子、第２ヒューズ素子、第２モニタヒューズ素子を
同一材料、同一工程で形成する点は第１の実施形態と同
様であるので、以下は第２モニタヒューズ素子の平面形
状を中心に説明する。図６（ｂ）を参照すると、第２モ
ニタヒューズ素子６０は、第１の方向に長さＬのストラ
イプ部６３とこの両端に接続電極部６６，６７を備え
る。又、ストライプ部６３は、第１の方向に幅がそれぞ
れｈの二つのスリット６１，６２を設けてあり、導電膜
部がそれぞれ幅がｄ１，ｄ２，ｄ１のサブストライプ６
３ａ，６３ｂ，６３ｃに分割されている。第２ヒューズ
ブロック部１０３は、この構成の第２モニタヒューズ素
子であるヒューズMSF1〜MSF4と第２ヒューズ素子である
ヒューズCF１〜CF４とをそれぞれのヒューズ素子の第１
の方向が平行になるように、且つ図６（ａ）に示すよう
に交互に、すなわちヒューズMSF1，ヒューズCF１，ヒュ
ーズMSF2，ヒューズCF２，ヒューズMSF3，ヒューズCF
３，ヒューズMSF4，ヒューズCF４の順に配置されてい
る。この変形例においてもヒューズMSF1〜MSF4について
は、それぞれの接続電極部６６，６７において接続孔３
２を介して金属配線３１に接続し、それぞれ所定の端子
或いは素子と接続している。又、ヒューズMSF1〜MSF4に
ついても表面が所定の層間絶縁膜（図示せず）で被覆さ
れ、ヒューズ素子を切断し易くするためストライプ部６
３の中央部の幅Ｗの領域の層間絶縁膜及び保護絶縁膜を
除去して開口２３を設け、ヒューズ素子の表面を露出さ
せている。又、ヒューズMSF1〜MSF4は電極３と電極５の
間で全て直列に接続してある。具体的にはヒューズMSF1
の一方の接続電極を電極３と、ヒューズMSF1の他方の接
続電極をヒューズMSF2の一方の電極と、ヒューズMSF2の
他方の接続電極をヒューズMSF3の一方の電極と、ヒュー
ズMSF3の他方の接続電極をヒューズMSF4の一方の電極
と、ヒューズMSF4の他方の接続電極を電極５と、それぞ
れ接続する。この第２ヒューズブロック部１０３を含む
変形例のＨＴＭ回路を有する半導体装置おけるヒューズ
素子の切断方法は第１の実施形態の場合と全く同様であ
るので詳細な説明は省略する。この変形例が含む第２ヒ
ューズブロック部１０３の第２モニタヒューズ素子であ
るヒューズMSF1〜MSF4は、上述のとおりストライプ部６
３にスリットを設けてあるので、隣接ダメージによりサ
ブストライプ６３ａ，６３ｃが切断されると当該ヒュー
ズ素子の抵抗値はディジタル的に変化する。従って、例
えばサブストライプ６３ａ，６３ｃの幅ｄ１を適切に
（例えば検出したい隣接ダメージに相当する幅）定めて
おけば、問題となるような隣接ダメージの有無の判定が
より容易になる。
明する。上述したＨＴＭ回路１００ａの第２ヒューズブ
ロック部１０１が含むヒューズCF１〜CF４とヒューズMF
１〜MF４は、ヒューズRFと同一材料、同一形状且つ同一
工程で形成されてたが、ヒューズMF１〜MF４を隣接ダメ
ージによる抵抗値変化がディジタル的になる形状の第２
モニタヒューズ素子に変更することもできる。図６は、
変形例の第２ヒューズブロック部１０３における第１ヒ
ューズ素子、第２ヒューズ素子及び第２モニタヒューズ
素子の配置を説明するための図で、（ａ）は第２ヒュー
ズ素子を切断する前の図３（ａ）に相当する模式的な平
面図であり、（ｂ）は隣接ダメージによる抵抗値変化が
ディジタル的になる形状にした第２モニタヒューズ素子
であるヒューズMSF1〜MSF4の形状を説明するための模式
的な平面図である。尚、この変形例の場合も第１ヒュー
ズ素子、第２ヒューズ素子、第２モニタヒューズ素子を
同一材料、同一工程で形成する点は第１の実施形態と同
様であるので、以下は第２モニタヒューズ素子の平面形
状を中心に説明する。図６（ｂ）を参照すると、第２モ
ニタヒューズ素子６０は、第１の方向に長さＬのストラ
イプ部６３とこの両端に接続電極部６６，６７を備え
る。又、ストライプ部６３は、第１の方向に幅がそれぞ
れｈの二つのスリット６１，６２を設けてあり、導電膜
部がそれぞれ幅がｄ１，ｄ２，ｄ１のサブストライプ６
３ａ，６３ｂ，６３ｃに分割されている。第２ヒューズ
ブロック部１０３は、この構成の第２モニタヒューズ素
子であるヒューズMSF1〜MSF4と第２ヒューズ素子である
ヒューズCF１〜CF４とをそれぞれのヒューズ素子の第１
の方向が平行になるように、且つ図６（ａ）に示すよう
に交互に、すなわちヒューズMSF1，ヒューズCF１，ヒュ
ーズMSF2，ヒューズCF２，ヒューズMSF3，ヒューズCF
３，ヒューズMSF4，ヒューズCF４の順に配置されてい
る。この変形例においてもヒューズMSF1〜MSF4について
は、それぞれの接続電極部６６，６７において接続孔３
２を介して金属配線３１に接続し、それぞれ所定の端子
或いは素子と接続している。又、ヒューズMSF1〜MSF4に
ついても表面が所定の層間絶縁膜（図示せず）で被覆さ
れ、ヒューズ素子を切断し易くするためストライプ部６
３の中央部の幅Ｗの領域の層間絶縁膜及び保護絶縁膜を
除去して開口２３を設け、ヒューズ素子の表面を露出さ
せている。又、ヒューズMSF1〜MSF4は電極３と電極５の
間で全て直列に接続してある。具体的にはヒューズMSF1
の一方の接続電極を電極３と、ヒューズMSF1の他方の接
続電極をヒューズMSF2の一方の電極と、ヒューズMSF2の
他方の接続電極をヒューズMSF3の一方の電極と、ヒュー
ズMSF3の他方の接続電極をヒューズMSF4の一方の電極
と、ヒューズMSF4の他方の接続電極を電極５と、それぞ
れ接続する。この第２ヒューズブロック部１０３を含む
変形例のＨＴＭ回路を有する半導体装置おけるヒューズ
素子の切断方法は第１の実施形態の場合と全く同様であ
るので詳細な説明は省略する。この変形例が含む第２ヒ
ューズブロック部１０３の第２モニタヒューズ素子であ
るヒューズMSF1〜MSF4は、上述のとおりストライプ部６
３にスリットを設けてあるので、隣接ダメージによりサ
ブストライプ６３ａ，６３ｃが切断されると当該ヒュー
ズ素子の抵抗値はディジタル的に変化する。従って、例
えばサブストライプ６３ａ，６３ｃの幅ｄ１を適切に
（例えば検出したい隣接ダメージに相当する幅）定めて
おけば、問題となるような隣接ダメージの有無の判定が
より容易になる。
【００２９】次に、本発明の第２の実施形態について説
明する。
明する。
【００３０】図７は本発明の半導体装置が含むＨＴＭ回
路の第２の実施形態及びその関連部分の模式的な回路図
である。尚、機能回路１０は図２に示した第１の実施形
態における例と同じものであり説明は省略する。
路の第２の実施形態及びその関連部分の模式的な回路図
である。尚、機能回路１０は図２に示した第１の実施形
態における例と同じものであり説明は省略する。
【００３１】図７を参照すると、本実施形態のＨＴＭ回
路１００ｂは、第２ヒューズブロック部１１１とＭＯＳ
素子部１１３を含む。第２ヒューズブロック部１１１が
含むヒューズ素子の形状、配置等の構成は第１の実施形
態の第２ヒューズブロック部１０１が含むヒューズ素子
の形状、配置等と同じ構成となっている。具体的には、
の第２ヒューズブロック部１０１のヒューズCF１〜CF４
及びヒューズMF１〜MF４を、それぞれ第２ヒューズブロ
ック部１１１のヒューズCF11〜CF14及びヒューズMF11〜
MF14と読み替えればよいので詳細な説明は省略する。Ｍ
ＯＳ素子部１１３は、例えば第２ヒューズブロック部１
１１に含まれる各ヒューズ素子に対応させてＮＭＯＳＱ
11〜Ｑ18を設けてある。これらの第２ヒューズブロック
部１１１とＭＯＳ素子部１１３は、例えば冗長アドレス
判定回路１０ａの第１ヒューズブロック部１２とＮＭＯ
ＳQAｘ，ＮＭＯＳQA０〜QAｎの部分を流用すれば、少な
くとも素子単体部分はＨＴＭ回路のために新たに設計す
る必要はなくなりＨＴＭ回路を容易に設計できる構成に
なっている。第２ヒューズブロック部１１１の第１モニ
タヒューズ素子であるヒューズMF11〜MF14も電極３と電
極５との間で全て直列に接続してある。具体的にはヒュ
ーズMF11の一方の接続電極を電極３と、ヒューズMF11の
他方の接続電極をヒューズMF12の一方の電極と、ヒュー
ズMF12の他方の接続電極をヒューズMF13の一方の電極
と、ヒューズMF13の他方の接続電極をヒューズMF14の一
方の電極と、ヒューズMF14の他方の接続電極を電極５
と、それぞれ接続する。更に本実施形態のＨＴＭ回路１
００ｂでは、ヒューズMF11の他方の接続電極とヒューズ
MF12の一方の電極との共通接続点であるノードＮ１を例
えばソース電極及びドレイン電極をＧＮＤに接続したＮ
ＭＯＳＱ13のゲート電極と接続し、ヒューズMF13の他方
の接続電極とヒューズMF14の一方の電極との共通接続点
であるノードＮ２を例えばソース電極及びドレイン電極
をＧＮＤに接続したＮＭＯＳＱ17のゲート電極と接続す
る。尚、他のＮＭＯＳＱ11，12，14，15，16，18につい
ては、それぞれのゲート電極，ソース電極及びドレイン
電極を全てＧＮＤに接続してあるが、これらのＮＭＯＳ
は無くてもよい。図８はこのＨＴＭ回路１００ｂの電極
３と電極５の間の等価回路図である。図８から分かると
おり、ＨＴＭ回路１００ｂでは、ヒューズMF11〜MF14を
抵抗素子とし、ＮＭＯＳＱ13とＮＭＯＳＱ17のゲート容
量をそれぞれ容量素子Ｃ１，Ｃ２とする一般的な受動型
低域通過フィルタによる時定数回路が構成されている。
この時定数回路による信号遅延時間、すなわち例えば電
極３から入力した信号Ｓ１を電極５から信号Ｓ４として
出力する迄の時間は抵抗素子の抵抗値が増大すれば大き
くなる。従って、第２ヒューズ素子であるヒューズCF11
〜CF14を所定の切断条件で切断する前後にＨＴＭ回路１
００ｂによる信号遅延時間の変化を検出すればヒューズ
MF11〜MF14に対する隣接ダメージの有無を検出すること
ができる。図９はＨＴＭ回路１００ｂの遅延時間の測定
を、例えばメモリテスタを用いて実施する場合の測定状
態を示す模式図である。メモリテスタ５００のドライバ
５０１の出力端とコンパレータ５０２の入力端をそれぞ
れチップ１の電極３，５と接続し、ドライバ５０１から
所定の周波数の例えば原クロック信号を出力して、コン
パレータ５０２に入力するクロック信号の原クロック信
号からの遅延時間すなわちＨＴＭ回路１００ｂでの信号
遅延時間を容易に検出できる。
路１００ｂは、第２ヒューズブロック部１１１とＭＯＳ
素子部１１３を含む。第２ヒューズブロック部１１１が
含むヒューズ素子の形状、配置等の構成は第１の実施形
態の第２ヒューズブロック部１０１が含むヒューズ素子
の形状、配置等と同じ構成となっている。具体的には、
の第２ヒューズブロック部１０１のヒューズCF１〜CF４
及びヒューズMF１〜MF４を、それぞれ第２ヒューズブロ
ック部１１１のヒューズCF11〜CF14及びヒューズMF11〜
MF14と読み替えればよいので詳細な説明は省略する。Ｍ
ＯＳ素子部１１３は、例えば第２ヒューズブロック部１
１１に含まれる各ヒューズ素子に対応させてＮＭＯＳＱ
11〜Ｑ18を設けてある。これらの第２ヒューズブロック
部１１１とＭＯＳ素子部１１３は、例えば冗長アドレス
判定回路１０ａの第１ヒューズブロック部１２とＮＭＯ
ＳQAｘ，ＮＭＯＳQA０〜QAｎの部分を流用すれば、少な
くとも素子単体部分はＨＴＭ回路のために新たに設計す
る必要はなくなりＨＴＭ回路を容易に設計できる構成に
なっている。第２ヒューズブロック部１１１の第１モニ
タヒューズ素子であるヒューズMF11〜MF14も電極３と電
極５との間で全て直列に接続してある。具体的にはヒュ
ーズMF11の一方の接続電極を電極３と、ヒューズMF11の
他方の接続電極をヒューズMF12の一方の電極と、ヒュー
ズMF12の他方の接続電極をヒューズMF13の一方の電極
と、ヒューズMF13の他方の接続電極をヒューズMF14の一
方の電極と、ヒューズMF14の他方の接続電極を電極５
と、それぞれ接続する。更に本実施形態のＨＴＭ回路１
００ｂでは、ヒューズMF11の他方の接続電極とヒューズ
MF12の一方の電極との共通接続点であるノードＮ１を例
えばソース電極及びドレイン電極をＧＮＤに接続したＮ
ＭＯＳＱ13のゲート電極と接続し、ヒューズMF13の他方
の接続電極とヒューズMF14の一方の電極との共通接続点
であるノードＮ２を例えばソース電極及びドレイン電極
をＧＮＤに接続したＮＭＯＳＱ17のゲート電極と接続す
る。尚、他のＮＭＯＳＱ11，12，14，15，16，18につい
ては、それぞれのゲート電極，ソース電極及びドレイン
電極を全てＧＮＤに接続してあるが、これらのＮＭＯＳ
は無くてもよい。図８はこのＨＴＭ回路１００ｂの電極
３と電極５の間の等価回路図である。図８から分かると
おり、ＨＴＭ回路１００ｂでは、ヒューズMF11〜MF14を
抵抗素子とし、ＮＭＯＳＱ13とＮＭＯＳＱ17のゲート容
量をそれぞれ容量素子Ｃ１，Ｃ２とする一般的な受動型
低域通過フィルタによる時定数回路が構成されている。
この時定数回路による信号遅延時間、すなわち例えば電
極３から入力した信号Ｓ１を電極５から信号Ｓ４として
出力する迄の時間は抵抗素子の抵抗値が増大すれば大き
くなる。従って、第２ヒューズ素子であるヒューズCF11
〜CF14を所定の切断条件で切断する前後にＨＴＭ回路１
００ｂによる信号遅延時間の変化を検出すればヒューズ
MF11〜MF14に対する隣接ダメージの有無を検出すること
ができる。図９はＨＴＭ回路１００ｂの遅延時間の測定
を、例えばメモリテスタを用いて実施する場合の測定状
態を示す模式図である。メモリテスタ５００のドライバ
５０１の出力端とコンパレータ５０２の入力端をそれぞ
れチップ１の電極３，５と接続し、ドライバ５０１から
所定の周波数の例えば原クロック信号を出力して、コン
パレータ５０２に入力するクロック信号の原クロック信
号からの遅延時間すなわちＨＴＭ回路１００ｂでの信号
遅延時間を容易に検出できる。
【００３２】次に、このＨＴＭ回路１００ｂを有する半
導体装置におけるヒューズ素子の切断方法について説明
する。
導体装置におけるヒューズ素子の切断方法について説明
する。
【００３３】先ず、第１ステップでヒューズ素子の切断
前に電極３と電極５の間の信号遅延時間Ｔｄ10を測定し
記録する。次に、第２ステップでヒューズRFを切断する
切断条件（レーザ光の強度、照射スポット径、照射時間
等）と同一切断条件でヒューズCF11〜CF14を全て切断す
る。この場合、出来るだけヒューズRFとヒューズCF11〜
CF14は連続して切断するのが好ましい。次に、第３ステ
ップで電極３と電極５の間の信号遅延時間Ｔｄ11を測定
し、更に例えば遅延時間変動率 ｒtd１＝（Ｔｄ11−Ｔｄ10）／Ｔｄ10 を算出する。次に、第４ステップでこの算出した遅延時
間変動率ｒtd１を予め設定してある所定の規格値Ｒtdと
比較し、例えばｒtd１＜Ｒtdであれば、ヒューズ素子の
切断条件は正常であり、問題となる隣接ダメージは無か
ったと判定する。
前に電極３と電極５の間の信号遅延時間Ｔｄ10を測定し
記録する。次に、第２ステップでヒューズRFを切断する
切断条件（レーザ光の強度、照射スポット径、照射時間
等）と同一切断条件でヒューズCF11〜CF14を全て切断す
る。この場合、出来るだけヒューズRFとヒューズCF11〜
CF14は連続して切断するのが好ましい。次に、第３ステ
ップで電極３と電極５の間の信号遅延時間Ｔｄ11を測定
し、更に例えば遅延時間変動率 ｒtd１＝（Ｔｄ11−Ｔｄ10）／Ｔｄ10 を算出する。次に、第４ステップでこの算出した遅延時
間変動率ｒtd１を予め設定してある所定の規格値Ｒtdと
比較し、例えばｒtd１＜Ｒtdであれば、ヒューズ素子の
切断条件は正常であり、問題となる隣接ダメージは無か
ったと判定する。
【００３４】本実施形態のＨＴＭ回路１００ｂは上述の
とおりヒューズMF11〜MF14と例えばＮＭＯＳＱ13及びＮ
ＭＯＳＱ17のゲート容量によりＲＣ低域通過フィルタに
よる時定数回路を形成し、ヒューズCF11〜CF14を切断し
たときヒューズMF11〜MF14に与えた隣接ダメージによる
抵抗値変化をこの時定数回路を通過する信号の遅延時間
の変化として検知している。
とおりヒューズMF11〜MF14と例えばＮＭＯＳＱ13及びＮ
ＭＯＳＱ17のゲート容量によりＲＣ低域通過フィルタに
よる時定数回路を形成し、ヒューズCF11〜CF14を切断し
たときヒューズMF11〜MF14に与えた隣接ダメージによる
抵抗値変化をこの時定数回路を通過する信号の遅延時間
の変化として検知している。
【００３５】第１の実施形態のＨＴＭ回路１００ａは、
実質的に単なる抵抗回路の抵抗値変化を検知するだけで
構成は簡単であるが、測定手段として高精度の電流値等
の直流パラメータを測定できるテスタが必要である。し
かし、ヒューズ素子を含む冗長回路等を多数搭載する半
導体メモリ装置の検査・測定を行うメモリテスタにおい
ては、タイミング測定精度は高いが、電流値等の直流パ
ラメータの測定精度はあまり高くないのが通常である。
本実施形態のＨＴＭ回路１００ｂは、上述のとおり隣接
ダメージによる抵抗値変化を遅延時間の変化として検知
できる構成にしたので、検査・測定にメモリテスタを適
用する冗長回路ブロックを有する半導体装置に搭載して
好適な構成となっている。すなわち、例えば半導体メモ
リ装置において冗長回路ブロックを使用する際のヒュー
ズ素子切断処理では、事前に各チップ毎の初期不良アド
レスの情報を収集し、切断処理後には置換確認を行うの
が一般的である。本実施形態のＨＴＭ回路１００ｂを搭
載する半導体装置では、各チップ毎に収集される初期不
良アドレス情報と共に切断処理前のＨＴＭ回路１００ｂ
の遅延時間デ−タを同時採取する。又、ヒューズCF11〜
CF14を含むヒューズ素子の切断処理後は置換確認と共に
ＨＴＭ回路１００ｂの遅延時間データを採取する。遅延
時間の測定は一般的な半導体メモリにおける、アクセス
タイムを測定する方法を用いて行うことができるので、
ＨＴＭ回路１００ｂの遅延時間の測定に関しては特別な
回路や測定装置、技術を必要としない。このように、メ
モリテスタによる測定を可能としたことで、隣接ダメー
ジの検出を自動化することができ、全数検査の実施、作
業効率の向上、判定基準の均一化等々が可能になった。
実質的に単なる抵抗回路の抵抗値変化を検知するだけで
構成は簡単であるが、測定手段として高精度の電流値等
の直流パラメータを測定できるテスタが必要である。し
かし、ヒューズ素子を含む冗長回路等を多数搭載する半
導体メモリ装置の検査・測定を行うメモリテスタにおい
ては、タイミング測定精度は高いが、電流値等の直流パ
ラメータの測定精度はあまり高くないのが通常である。
本実施形態のＨＴＭ回路１００ｂは、上述のとおり隣接
ダメージによる抵抗値変化を遅延時間の変化として検知
できる構成にしたので、検査・測定にメモリテスタを適
用する冗長回路ブロックを有する半導体装置に搭載して
好適な構成となっている。すなわち、例えば半導体メモ
リ装置において冗長回路ブロックを使用する際のヒュー
ズ素子切断処理では、事前に各チップ毎の初期不良アド
レスの情報を収集し、切断処理後には置換確認を行うの
が一般的である。本実施形態のＨＴＭ回路１００ｂを搭
載する半導体装置では、各チップ毎に収集される初期不
良アドレス情報と共に切断処理前のＨＴＭ回路１００ｂ
の遅延時間デ−タを同時採取する。又、ヒューズCF11〜
CF14を含むヒューズ素子の切断処理後は置換確認と共に
ＨＴＭ回路１００ｂの遅延時間データを採取する。遅延
時間の測定は一般的な半導体メモリにおける、アクセス
タイムを測定する方法を用いて行うことができるので、
ＨＴＭ回路１００ｂの遅延時間の測定に関しては特別な
回路や測定装置、技術を必要としない。このように、メ
モリテスタによる測定を可能としたことで、隣接ダメー
ジの検出を自動化することができ、全数検査の実施、作
業効率の向上、判定基準の均一化等々が可能になった。
【００３６】ここで、ＨＴＭ回路１００ｂの構成による
遅延時間の変化について、シミュレーションによる数値
例を用いて検証する。図１０は３０個の第１モニタヒュ
ーズ素子を直列に接続した場合を想定したときのモデル
回路である。端子２０３，２０５の間に直列接続された
抵抗素子Ｒ１〜抵抗素子Ｒ３０が、第１モニタヒューズ
素子であるＨＴＭ回路１００ｂのヒューズMF11〜MF14に
相当する。又、容量素子Ｃ11〜容量素子Ｃ15が、ＨＴＭ
回路１００ｂの容量素子Ｃ１，Ｃ２に相当する。図１１
は、抵抗素子Ｒ１〜抵抗素子Ｒ３０の初期値をいずれも
実際のヒューズ素子の抵抗値例に近い例えば２００Ω、
容量素子Ｃ11〜容量素子Ｃ15をいずれもＮＭＯＳのゲー
ト容量に近い１ｐＦとし、例えば端子２０３から振幅が
１Ｖで４ＭＨｚの正弦波信号Ｓ０Ａを入力したとき端子
２０５から出力する信号Ｓ４Ａの波形、及び隣接ダメー
ジとして第１モニタヒューズ素子１本当たりの抵抗値の
１０％に相当する隣接ダメージが３０本中２本の第１モ
ニタヒューズ素子に存在した場合すなわち抵抗素子Ｒ１
〜抵抗素子Ｒ３０の中で２個の抵抗素子例えばＲ４，Ｒ
５の抵抗値が１０％増加した場合に端子２０３に信号Ｓ
０Ａと同じ振幅が１Ｖで４ＭＨｚの正弦波信号Ｓ０Ｂを
入力したとき端子２０５から出力する信号Ｓ４Ｂの波形
を入力側信号Ｓ０Ａ，Ｓ０Ｂの波形と共に示すシミュレ
ーション波形図で、（ａ）は全体波形図、（ｂ）は
（ａ）の丸で囲まれた部分の拡大波形図である。
遅延時間の変化について、シミュレーションによる数値
例を用いて検証する。図１０は３０個の第１モニタヒュ
ーズ素子を直列に接続した場合を想定したときのモデル
回路である。端子２０３，２０５の間に直列接続された
抵抗素子Ｒ１〜抵抗素子Ｒ３０が、第１モニタヒューズ
素子であるＨＴＭ回路１００ｂのヒューズMF11〜MF14に
相当する。又、容量素子Ｃ11〜容量素子Ｃ15が、ＨＴＭ
回路１００ｂの容量素子Ｃ１，Ｃ２に相当する。図１１
は、抵抗素子Ｒ１〜抵抗素子Ｒ３０の初期値をいずれも
実際のヒューズ素子の抵抗値例に近い例えば２００Ω、
容量素子Ｃ11〜容量素子Ｃ15をいずれもＮＭＯＳのゲー
ト容量に近い１ｐＦとし、例えば端子２０３から振幅が
１Ｖで４ＭＨｚの正弦波信号Ｓ０Ａを入力したとき端子
２０５から出力する信号Ｓ４Ａの波形、及び隣接ダメー
ジとして第１モニタヒューズ素子１本当たりの抵抗値の
１０％に相当する隣接ダメージが３０本中２本の第１モ
ニタヒューズ素子に存在した場合すなわち抵抗素子Ｒ１
〜抵抗素子Ｒ３０の中で２個の抵抗素子例えばＲ４，Ｒ
５の抵抗値が１０％増加した場合に端子２０３に信号Ｓ
０Ａと同じ振幅が１Ｖで４ＭＨｚの正弦波信号Ｓ０Ｂを
入力したとき端子２０５から出力する信号Ｓ４Ｂの波形
を入力側信号Ｓ０Ａ，Ｓ０Ｂの波形と共に示すシミュレ
ーション波形図で、（ａ）は全体波形図、（ｂ）は
（ａ）の丸で囲まれた部分の拡大波形図である。
【００３７】このシミュレーション結果から初期遅延時
間として３２．０ｎＳの時間差が、又隣接ダメージが３
０本中２本の第１モニタヒューズ素子に生じた場合の遅
延時間として３４．２ｎＳの時間差が得られた。従っ
て、抵抗値増大前後の遅延時間の差は、３４．２ｎＳ−
３２．０ｎＳ＝２．２ｎＳとなり、この値が例えば３０
個中の２個の第１モニタヒューズ素子に１０％の抵抗値
増大を生じる隣接ダメージの影響として検出される結果
である。メモリテスタのタイミング測定精度は±０．２
ｎＳであり、１０％の隣接ダメージとして得られた２．
２ｎＳは十分判読可能である。
間として３２．０ｎＳの時間差が、又隣接ダメージが３
０本中２本の第１モニタヒューズ素子に生じた場合の遅
延時間として３４．２ｎＳの時間差が得られた。従っ
て、抵抗値増大前後の遅延時間の差は、３４．２ｎＳ−
３２．０ｎＳ＝２．２ｎＳとなり、この値が例えば３０
個中の２個の第１モニタヒューズ素子に１０％の抵抗値
増大を生じる隣接ダメージの影響として検出される結果
である。メモリテスタのタイミング測定精度は±０．２
ｎＳであり、１０％の隣接ダメージとして得られた２．
２ｎＳは十分判読可能である。
【００３８】次に、本実施形態の変形例について説明す
る。第２の実施形態ではＨＴＭ回路１００ｂがヒューズ
MF11〜MF14を抵抗素子とし、ＮＭＯＳＱ13とＮＭＯＳＱ
17のゲート容量をそれぞれ容量素子Ｃ１，Ｃ２とするＲ
Ｃ低域通過フィルタによる時定数回路として構成された
が、ＲＣ広域通過フィルタによる時定数回路とすること
もできる。図１２はこの変形例のＨＴＭ回路１００ｃの
模式的な回路図であり、図１３はその等価回路図であ
る。図１２を参照すると、この変形例のＨＴＭ回路１０
０ｃは、第２ヒューズブロック部１２１とＭＯＳ素子部
１２３を含む。第２ヒューズブロック部１２１が含むヒ
ューズ素子の形状、配置等の構成も第１の実施形態の第
２ヒューズブロック部１０１が含むヒューズ素子の形
状、配置等と同じ構成となっている。具体的には、の第
２ヒューズブロック部１０１のヒューズCF１〜CF４及び
ヒューズMF１〜MF４を、或いは第２ヒューズブロック部
１１１のヒューズCF11〜CF14及びヒューズMF11〜MF14
を、それぞれ第２ヒューズブロック部１２１のヒューズ
CF21〜CF24及びヒューズMF21〜MF24と読み替えればよい
ので詳細な説明は省略する。ＭＯＳ素子部１２３は、Ｈ
ＴＭ回路１００ｂの場合と同様、第２ヒューズブロック
部１２１に含まれる各ヒューズ素子に対応させてＮＭＯ
ＳＱ21〜Ｑ28を設けてある。従って、これらの第２ヒュ
ーズブロック部１２１とＭＯＳ素子部１２３も、ＨＴＭ
回路１００ｂの場合と同様、例えば冗長アドレス判定回
路１０ａの第１ヒューズブロック部１２とＮＭＯＳQA
ｘ，ＮＭＯＳQA０〜QAｎの部分を流用することができ、
ＨＴＭ回路を容易に設計できる。ＨＴＭ回路１００ｃが
ＨＴＭ回路１００ｂと異なるのは第２ヒューズブロック
部１２１の第１モニタヒューズ素子であるヒューズMF21
〜MF24の接続であり、以下その点を中心に説明する。変
形例のＨＴＭ回路１００ｃでは、第２ヒューズブロック
部１２１のヒューズMF21〜MF24の一端を全てＧＮＤと接
続し、例えばＮＭＯＳＱ21のゲート電極を電極３と、MF
21の他端をＮＭＯＳＱ21のソース電極、ドレイン電極及
びＮＭＯＳＱ23のゲート電極との共通接続点であるノー
ドＮ３と、MF22の他端をＮＭＯＳＱ23のソース電極、ド
レイン電極及びＮＭＯＳＱ25のゲート電極との共通接続
点であるノードＮ４と、MF23の他端をＮＭＯＳＱ25のソ
ース電極、ドレイン電極及びＮＭＯＳＱ27のゲート電極
との共通接続点であるノードＮ５と、MF24の他端をＮＭ
ＯＳＱ27のソース電極、ドレイン電極及び電極５との共
通接続点であるノードＮ６と、それぞれ接続してある。
尚、他のＮＭＯＳＱ22，24，26，28については、それぞ
れのゲート電極，ソース電極及びドレイン電極を全てＧ
ＮＤに接続してあるが、これらのＮＭＯＳは無くてもよ
い。この構成により、図１３から分かるとおり、ＨＴＭ
回路１００ｃでは、ヒューズMF21〜MF24を抵抗素子と
し、ＮＭＯＳＱ21、ＮＭＯＳＱ23、ＮＭＯＳＱ25及びＮ
ＭＯＳＱ27のゲート容量をそれぞれ容量素子Ｃ６〜Ｃ９
とするＲＣ高域通過フィルタによる時定数回路が構成さ
れている。この構成により、第２ヒューズ素子であるヒ
ューズCF21〜CF24を所定の切断条件で切断する前後にＨ
ＴＭ回路１００ｃによる信号遅延時間の変化を検出すれ
ばヒューズMF21〜MF24に対する隣接ダメージの有無を検
出することができること、その測定方法及びそのメリッ
トはＨＴＭ回路１００ｂの場合と同様であり、詳細な説
明省略する。
る。第２の実施形態ではＨＴＭ回路１００ｂがヒューズ
MF11〜MF14を抵抗素子とし、ＮＭＯＳＱ13とＮＭＯＳＱ
17のゲート容量をそれぞれ容量素子Ｃ１，Ｃ２とするＲ
Ｃ低域通過フィルタによる時定数回路として構成された
が、ＲＣ広域通過フィルタによる時定数回路とすること
もできる。図１２はこの変形例のＨＴＭ回路１００ｃの
模式的な回路図であり、図１３はその等価回路図であ
る。図１２を参照すると、この変形例のＨＴＭ回路１０
０ｃは、第２ヒューズブロック部１２１とＭＯＳ素子部
１２３を含む。第２ヒューズブロック部１２１が含むヒ
ューズ素子の形状、配置等の構成も第１の実施形態の第
２ヒューズブロック部１０１が含むヒューズ素子の形
状、配置等と同じ構成となっている。具体的には、の第
２ヒューズブロック部１０１のヒューズCF１〜CF４及び
ヒューズMF１〜MF４を、或いは第２ヒューズブロック部
１１１のヒューズCF11〜CF14及びヒューズMF11〜MF14
を、それぞれ第２ヒューズブロック部１２１のヒューズ
CF21〜CF24及びヒューズMF21〜MF24と読み替えればよい
ので詳細な説明は省略する。ＭＯＳ素子部１２３は、Ｈ
ＴＭ回路１００ｂの場合と同様、第２ヒューズブロック
部１２１に含まれる各ヒューズ素子に対応させてＮＭＯ
ＳＱ21〜Ｑ28を設けてある。従って、これらの第２ヒュ
ーズブロック部１２１とＭＯＳ素子部１２３も、ＨＴＭ
回路１００ｂの場合と同様、例えば冗長アドレス判定回
路１０ａの第１ヒューズブロック部１２とＮＭＯＳQA
ｘ，ＮＭＯＳQA０〜QAｎの部分を流用することができ、
ＨＴＭ回路を容易に設計できる。ＨＴＭ回路１００ｃが
ＨＴＭ回路１００ｂと異なるのは第２ヒューズブロック
部１２１の第１モニタヒューズ素子であるヒューズMF21
〜MF24の接続であり、以下その点を中心に説明する。変
形例のＨＴＭ回路１００ｃでは、第２ヒューズブロック
部１２１のヒューズMF21〜MF24の一端を全てＧＮＤと接
続し、例えばＮＭＯＳＱ21のゲート電極を電極３と、MF
21の他端をＮＭＯＳＱ21のソース電極、ドレイン電極及
びＮＭＯＳＱ23のゲート電極との共通接続点であるノー
ドＮ３と、MF22の他端をＮＭＯＳＱ23のソース電極、ド
レイン電極及びＮＭＯＳＱ25のゲート電極との共通接続
点であるノードＮ４と、MF23の他端をＮＭＯＳＱ25のソ
ース電極、ドレイン電極及びＮＭＯＳＱ27のゲート電極
との共通接続点であるノードＮ５と、MF24の他端をＮＭ
ＯＳＱ27のソース電極、ドレイン電極及び電極５との共
通接続点であるノードＮ６と、それぞれ接続してある。
尚、他のＮＭＯＳＱ22，24，26，28については、それぞ
れのゲート電極，ソース電極及びドレイン電極を全てＧ
ＮＤに接続してあるが、これらのＮＭＯＳは無くてもよ
い。この構成により、図１３から分かるとおり、ＨＴＭ
回路１００ｃでは、ヒューズMF21〜MF24を抵抗素子と
し、ＮＭＯＳＱ21、ＮＭＯＳＱ23、ＮＭＯＳＱ25及びＮ
ＭＯＳＱ27のゲート容量をそれぞれ容量素子Ｃ６〜Ｃ９
とするＲＣ高域通過フィルタによる時定数回路が構成さ
れている。この構成により、第２ヒューズ素子であるヒ
ューズCF21〜CF24を所定の切断条件で切断する前後にＨ
ＴＭ回路１００ｃによる信号遅延時間の変化を検出すれ
ばヒューズMF21〜MF24に対する隣接ダメージの有無を検
出することができること、その測定方法及びそのメリッ
トはＨＴＭ回路１００ｂの場合と同様であり、詳細な説
明省略する。
【００３９】以上説明したとおり、本発明の半導体装置
及びヒューズ素子の切断方法は、機能回路で実際に用い
られている第１ヒューズ素子と形状，サイズ，材料，製
造工程等が同一の第１モニタヒューズ素子及び第２ヒュ
ーズ素子とを備えたＨＴＭ回路、或いは第１ヒューズ素
子と材料，製造工程等が同一の第２モニタヒューズ素子
と第１ヒューズ素子と形状，サイズ，材料，製造工程等
が同一の第２モニタヒューズ素子とを備えたＨＴＭ回路
のいずれかを搭載し、第１又は第２モニタヒューズ素子
のいずれかと第２ヒューズ素子とを交互に且つ第１ヒュ
ーズ素子の配置間隔と同じ間隔で配置し、所望の第１ヒ
ューズ素子を切断する際に同じ切断条件で同時に第２ヒ
ューズ素子も切断して、第１又は第２モニタヒューズ素
子の抵抗値変化をＬＳＩテスタで検知できるようにした
ので、隣接ダメージの検出を自動化することができ、全
数検査の実施、作業効率の向上、判定基準の均一化等々
の効果が得られる。又、特に第２の実施形態及びその変
形例では、ＨＴＭ回路を第１モニタヒューズ素子と例え
ばＮＭＯＳのゲート容量による時定数回路として構成す
ることで、隣接ダメージによる第１モニタヒューズ素子
の抵抗値変化を電流等の直流パラメータの測定精度が比
較的低いメモリテスタでも測定可能となったので、冗長
回路の使用が一般的な半導体メモリ装置においても隣接
ダメージの検出を自動化することができ、全数検査、作
業効率の向上、判定基準の均一化という効果が得られ
る。
及びヒューズ素子の切断方法は、機能回路で実際に用い
られている第１ヒューズ素子と形状，サイズ，材料，製
造工程等が同一の第１モニタヒューズ素子及び第２ヒュ
ーズ素子とを備えたＨＴＭ回路、或いは第１ヒューズ素
子と材料，製造工程等が同一の第２モニタヒューズ素子
と第１ヒューズ素子と形状，サイズ，材料，製造工程等
が同一の第２モニタヒューズ素子とを備えたＨＴＭ回路
のいずれかを搭載し、第１又は第２モニタヒューズ素子
のいずれかと第２ヒューズ素子とを交互に且つ第１ヒュ
ーズ素子の配置間隔と同じ間隔で配置し、所望の第１ヒ
ューズ素子を切断する際に同じ切断条件で同時に第２ヒ
ューズ素子も切断して、第１又は第２モニタヒューズ素
子の抵抗値変化をＬＳＩテスタで検知できるようにした
ので、隣接ダメージの検出を自動化することができ、全
数検査の実施、作業効率の向上、判定基準の均一化等々
の効果が得られる。又、特に第２の実施形態及びその変
形例では、ＨＴＭ回路を第１モニタヒューズ素子と例え
ばＮＭＯＳのゲート容量による時定数回路として構成す
ることで、隣接ダメージによる第１モニタヒューズ素子
の抵抗値変化を電流等の直流パラメータの測定精度が比
較的低いメモリテスタでも測定可能となったので、冗長
回路の使用が一般的な半導体メモリ装置においても隣接
ダメージの検出を自動化することができ、全数検査、作
業効率の向上、判定基準の均一化という効果が得られ
る。
【００４０】尚、本発明は上記実施形態の説明に限定さ
れるものでなく、その要旨の範囲内で種々変更が可能で
ある。例えば第１又は第２モニタヒューズ素子の測定に
際しては、電極３を入力側、電極５を出力側として説明
したが、その逆であってもよい。又、第２の実施形態及
びその変形例でＮＭＯＳのゲート容量を容量素子として
用いたがこれはＰＭＯＳであってもよく、又複数のＮＭ
ＯＳ又はＰＭＯＳを並列に接続した構成とすることもで
きる。
れるものでなく、その要旨の範囲内で種々変更が可能で
ある。例えば第１又は第２モニタヒューズ素子の測定に
際しては、電極３を入力側、電極５を出力側として説明
したが、その逆であってもよい。又、第２の実施形態及
びその変形例でＮＭＯＳのゲート容量を容量素子として
用いたがこれはＰＭＯＳであってもよく、又複数のＮＭ
ＯＳ又はＰＭＯＳを並列に接続した構成とすることもで
きる。
【００４１】
【発明の効果】以上説明したように、本発明の半導体装
置及びヒューズ素子の切断方法は、メモリテスタを含む
ＬＳＩテスタを用いて隣接ダメージを検出することがで
き、ヒューズ素子の切断処理に伴う隣接ダメージの有無
に関する全数検査の実施、作業効率の向上、判定基準の
均一化という効果が得られる。
置及びヒューズ素子の切断方法は、メモリテスタを含む
ＬＳＩテスタを用いて隣接ダメージを検出することがで
き、ヒューズ素子の切断処理に伴う隣接ダメージの有無
に関する全数検査の実施、作業効率の向上、判定基準の
均一化という効果が得られる。
【図１】本発明の半導体装置が有する半導体チップの模
式的な概略平面ブロック図である。
式的な概略平面ブロック図である。
【図２】本発明の半導体装置が含むＨＴＭ回路の第１の
実施形態及びその関連部分の模式的な回路図である。
実施形態及びその関連部分の模式的な回路図である。
【図３】図２の第１ヒューズ素子、第２ヒューズ素子及
び第１モニタヒューズ素子の配置を説明するための図
で、（ａ），（ｂ），（ｃ）はそれぞれ第２ヒューズ素
子を切断する前の第２ヒューズブロック部、第２ヒュー
ズ素子を切断した後の第２ヒューズブロック部及び第１
ヒューズブロック部の模式的なパターン平面図である。
び第１モニタヒューズ素子の配置を説明するための図
で、（ａ），（ｂ），（ｃ）はそれぞれ第２ヒューズ素
子を切断する前の第２ヒューズブロック部、第２ヒュー
ズ素子を切断した後の第２ヒューズブロック部及び第１
ヒューズブロック部の模式的なパターン平面図である。
【図４】図２，３のヒューズ素子のパターン構造を説明
するための模式的な平面図である。
するための模式的な平面図である。
【図５】図１，２のＨＴＭ回路の測定をＬＳＩテスタ等
により実施する場合の測定状態を示す模式図である。
により実施する場合の測定状態を示す模式図である。
【図６】第１の実施形態の変形例の第２ヒューズブロッ
ク部における第１ヒューズ素子、第２ヒューズ素子及び
第２モニタヒューズ素子の配置を説明するための図で、
（ａ）は第２ヒューズ素子を切断する前の図３（ａ）に
相当する模式的な平面図であり、（ｂ）は隣接ダメージ
による抵抗値変化がディジタル的になる形状にした第２
モニタヒューズ素子を説明するための模式的な平面図で
ある。
ク部における第１ヒューズ素子、第２ヒューズ素子及び
第２モニタヒューズ素子の配置を説明するための図で、
（ａ）は第２ヒューズ素子を切断する前の図３（ａ）に
相当する模式的な平面図であり、（ｂ）は隣接ダメージ
による抵抗値変化がディジタル的になる形状にした第２
モニタヒューズ素子を説明するための模式的な平面図で
ある。
【図７】本発明の半導体装置が含むＨＴＭ回路の第２の
実施形態及びその関連部分の模式的な回路図である。
実施形態及びその関連部分の模式的な回路図である。
【図８】図７のＨＴＭ回路の等価回路図である。
【図９】第２の実施形態のＨＴＭ回路の遅延時間の測定
を、メモリテスタを用いて実施する場合の測定状態を示
す模式図である。
を、メモリテスタを用いて実施する場合の測定状態を示
す模式図である。
【図１０】図７のＨＴＭ回路を想定したときのシミュレ
ーション用のモデル回路である。
ーション用のモデル回路である。
【図１１】図１０のモデル回路で抵抗素子の抵抗値が変
化する前後の出力側のシミュレーション結果波形を入力
波形と共に示す図で、（ａ）は全体波形図、（ｂ）は
（ａ）の丸で囲まれた部分の拡大波形図である。
化する前後の出力側のシミュレーション結果波形を入力
波形と共に示す図で、（ａ）は全体波形図、（ｂ）は
（ａ）の丸で囲まれた部分の拡大波形図である。
【図１２】第２の実施形態の変形例のＨＴＭ回路の模式
的な回路図である。
的な回路図である。
【図１３】図１２のＨＴＭ回路の等価回路図である。
【図１４】特開平３−２２２４６０号公報に開示された
半導体集積回路装置が備えるアライメントチェックパタ
ーンの平面図である。
半導体集積回路装置が備えるアライメントチェックパタ
ーンの平面図である。
【図１５】特開平６−６９４４４号公報に開示された半
導体集積回路装置が備えるヒューズ素子部の概略平面図
である。
導体集積回路装置が備えるヒューズ素子部の概略平面図
である。
【図１６】特開平１０−１０７１１０号公報に開示され
たレーザヒューズ切断状態モニタパターンの概略平面図
である。
たレーザヒューズ切断状態モニタパターンの概略平面図
である。
【図１７】特開平１０−１０７１１０号公報に開示され
たレーザヒューズ切断状態モニタパターンの概略平面図
である。
たレーザヒューズ切断状態モニタパターンの概略平面図
である。
１ チップ
３，５ 電極
６ 内部回路部
１０ 機能回路
１０ａ 冗長アドレス判定回路
１１ ヒューズ素子
１２ 第１ヒューズブロック部
１３，６３ ストライプ部
１５，２１，２３ 開口
１６，１７ 接続電極部
３１ 金属配線
３２ 接続孔
６０ 第２モニタヒューズ素子
６１，６２ スリット
６３ａ，６３ｂ，６３ｃ サブストライプ
１００，１００ａ，１００ｂ，１００ｃ ＨＴＭ回路
１０１，１１１，１２１ 第２ヒューズブロック部
１１３，１２３ ＭＯＳ素子部
２０３，２０５ 端子
３００ ＬＳＩテスタ
３０１，５０１ ドライバ
３０２ 電流測定手段
５００ メモリテスタ
５０２ コンパレータ
CF１〜CF４，CF11〜CF14，CF21〜CF24 ヒューズ
MF１〜MF４，MF11〜MF14，MF21〜MF24，MSF1〜MSF4
ヒューズ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６ ノード QAｘ，QA０〜QAｎ，Ｑ11〜Ｑ18，Ｑ21〜Ｑ28 ＮＭＯ
Ｓ
ヒューズ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６ ノード QAｘ，QA０〜QAｎ，Ｑ11〜Ｑ18，Ｑ21〜Ｑ28 ＮＭＯ
Ｓ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4E068 AC00
5F038 AC03 AC05 AV03 AV06 AV15
DF05 DT14 EZ20
5F064 BB12 CC12 CC23 FF02 FF27
FF30 FF33 FF34 FF42 FF60
Claims (14)
- 【請求項１】 少なくとも複数の第１ヒューズ素子を有
する所定の機能回路とトリミングモニタ回路と第１電極
と第２電極とを含む半導体チップを有し、前記トリミン
グモニタ回路は第２ヒューズ素子及び第１モニタヒュー
ズ素子をそれぞれ複数個少なくとも備え、前記第２ヒュ
ーズ素子と前記第１モニタヒューズ素子とを交互に且つ
前記第１ヒューズ素子の配置間隔と同じ間隔で配置し、
更に全ての前記第１モニタヒューズ素子をいずれも前記
第１電極と前記第２電極との間に直列に接続したことを
特徴とする半導体装置。 - 【請求項２】 少なくとも複数の第１ヒューズ素子を有
する所定の機能回路とトリミングモニタ回路と第１電極
と第２電極とを含む半導体チップを有し、前記トリミン
グモニタ回路は第２ヒューズ素子及び第１モニタヒュー
ズ素子をそれぞれ複数個と容量素子とを少なくとも備
え、前記第２ヒューズ素子と前記第１モニタヒューズ素
子とを交互に且つ前記第１ヒューズ素子の配置間隔と同
じ間隔で配置し、更に全ての前記第１モニタヒューズ素
子をいずれも前記第１電極と前記第２電極との間に直列
に接続すると共に、前記第１モニタヒューズ素子の共通
接続点と共通電位配線との間に前記容量素子を接続した
ことを特徴とする半導体装置。 - 【請求項３】 少なくとも複数の第１ヒューズ素子を有
する所定の機能回路とトリミングモニタ回路と第１電極
と第２電極とを含む半導体チップを有し、前記トリミン
グモニタ回路はそれぞれ複数個の第２ヒューズ素子，第
１モニタヒューズ素子及び容量素子を少なくとも備え、
前記第２ヒューズ素子と前記第１モニタヒューズ素子と
を交互に且つ前記第１ヒューズ素子の配置間隔と同じ間
隔で配置し、更に全ての前記容量素子を前記第１電極と
前記第２電極との間に直列に接続すると共に、隣接する
前記容量素子の共通接続点と共通電位配線との間に前記
第１モニタヒューズ素子を接続したことを特徴とする半
導体装置。 - 【請求項４】 前記容量素子は、電界効果トランジスタ
のゲートにより構成されている請求項２又は３に記載の
半導体装置。 - 【請求項５】 前記第１モニタヒューズ素子及び前記第
２ヒューズ素子は、いずれも前記第１ヒューズ素子と同
一形状、同一サイズである請求項１乃至４いずれか１項
に記載の半導体装置。 - 【請求項６】 前記第１モニタヒューズ素子及び前記第
２ヒューズ素子は、いずれも前記第１ヒューズ素子と同
一材料で構成されている請求項１乃至５いずれか１項に
記載の半導体装置。 - 【請求項７】 前記第１モニタヒューズ素子及び前記第
２ヒューズ素子は、いずれも前記第１ヒューズ素子と同
一工程で形成された請求項１乃至６いずれか１項に記載
の半導体装置。 - 【請求項８】 少なくとも複数の第１ヒューズ素子を有
する所定の機能回路とトリミングモニタ回路と第１電極
と第２電極とを含む半導体チップを有し、前記トリミン
グモニタ回路は第２ヒューズ素子及び第２モニタヒュー
ズ素子をそれぞれ複数個少なくとも備え、前記第２ヒュ
ーズ素子と前記第２モニタヒューズ素子とを交互に且つ
前記第１ヒューズ素子の配置間隔と同じ間隔で配置し、
全ての前記第２モニタヒューズ素子をいずれも前記第１
電極と前記第２電極との間に直列に接続し、且つ前記第
２モニタヒューズ素子は必要に応じて切断する被切断領
域と該被切断領域の両側に他の素子と接続するための接
続領域を備え且つ少なくとも前記被切断領域にスリット
を有することを特徴とする半導体装置。 - 【請求項９】 前記第２ヒューズ素子は、前記第１ヒュ
ーズ素子と同一形状、同一サイズである請求項８に記載
の半導体装置。 - 【請求項１０】 前記第２モニタヒューズ素子及び前記
第２ヒューズ素子は、いずれも前記第１ヒューズ素子と
同一材料で構成されている請求項８又は９に記載の半導
体装置。 - 【請求項１１】 前記第２モニタヒューズ素子及び前記
第２ヒューズ素子は、いずれも前記第１ヒューズ素子と
同一工程で形成された請求項８乃至１０いずれか１項に
記載の半導体装置。 - 【請求項１２】 請求項１又は８に記載の半導体装置の
ヒューズ素子切断方法であって、少なくとも前記第２ヒ
ューズ素子を切断する前に前記第１電極と前記第２電極
との間の抵抗値Ｒ０を求める第１ステップと、所望の前
記第１ヒューズ素子を切断する所定の切断条件で前記第
２ヒューズ素子を切断する第２ステップと、前記第２ヒ
ューズ素子を切断後に、前記第１電極と前記第２電極と
の間の抵抗値Ｒ１を求め、更にｒ＝（Ｒ１−Ｒ０）／Ｒ
０を算出する第３ステップと、このｒを予め設定された
所定の規格値と比較し、ｒが該規格値よりも小さいとき
前記第１ヒューズ素子を切断する前記切断条件は正常で
あったと判定する第４ステップと、を少なくとも含むこ
とを特徴とするヒューズ素子切断方法。 - 【請求項１３】 請求項２乃至４いずれか１項に記載の
半導体装置のヒューズ素子切断方法であって、少なくと
も前記第２ヒューズ素子を切断する前に前記第１電極と
前記第２電極との間の信号遅延時間Ｔd1を測定する第１
ステップと、所望の前記第１ヒューズ素子を切断する所
定の切断条件で前記第２ヒューズ素子を切断する第２ス
テップと、前記第２ヒューズ素子を切断後に、前記第１
電極と前記第２電極との間の信号遅延時間Ｔd2を測定
し、更にｒtd＝（Ｔd2−Ｔd1）／Ｔd1を算出する第３ス
テップと、このｒtdを予め設定された所定の規格値と比
較し、ｒtdが該規格値よりも小さいとき前記第１ヒュー
ズ素子を切断する切断条件は正常であったと判定する第
４ステップと、を少なくとも含むことを特徴とするヒュ
ーズ素子切断方法。 - 【請求項１４】 少なくとも所望の前記第１ヒューズ素
子の切断処理と前記第２ヒューズ素子の切断処理は連続
して実施される請求項１２又は１３記載のヒューズ素子
切断方法。
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|---|---|---|---|
| JP2001283056A JP2003092351A (ja) | 2001-09-18 | 2001-09-18 | 半導体装置及びヒューズ素子切断方法 |
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| JP (1) | JP2003092351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103493320A (zh) * | 2011-04-21 | 2014-01-01 | Abb有限公司 | 用于监视dc电路状态的装置 |
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2001
- 2001-09-18 JP JP2001283056A patent/JP2003092351A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103493320A (zh) * | 2011-04-21 | 2014-01-01 | Abb有限公司 | 用于监视dc电路状态的装置 |
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