JP2003084030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003084030A JP2003084030A JP2001278994A JP2001278994A JP2003084030A JP 2003084030 A JP2003084030 A JP 2003084030A JP 2001278994 A JP2001278994 A JP 2001278994A JP 2001278994 A JP2001278994 A JP 2001278994A JP 2003084030 A JP2003084030 A JP 2003084030A
- Authority
- JP
- Japan
- Prior art keywords
- burn
- semiconductor device
- test
- board
- radiator unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 ベストデバイスとワーストデバイスとの温度
差を少なくして正常な電気特性試験を可能とし、また複
数のヒートシンクを１ユニット化してバーンイン装置へ
の脱着を可能にし、さらに改造コストの削減や装置のフ
レキシブル性を損なわない装置構成を実現することがで
きる半導体装置の製造方法を提供する。 【解決手段】 シンクロナスＳＲＡＭなどの半導体デバ
イスのバーンイン選別工程に適用され、バーンイン装置
の各段には複数枚のバーンインボード１１と複数枚の放
熱器ユニット１２とが交互に、かつ垂直に、それぞれが
脱着可能に配置され、放熱器ユニット１２の各ヒートシ
ンク３１は、通常、半導体デバイス２３からくし型フィ
ン４１が離れた開放状態となっており、スライド機構に
よりベース３２を移動することで、半導体デバイス２３
にくし型フィン４１が所定の押圧力で接触した状態とな
り、この接触状態において電気特性試験が実行される。
差を少なくして正常な電気特性試験を可能とし、また複
数のヒートシンクを１ユニット化してバーンイン装置へ
の脱着を可能にし、さらに改造コストの削減や装置のフ
レキシブル性を損なわない装置構成を実現することがで
きる半導体装置の製造方法を提供する。 【解決手段】 シンクロナスＳＲＡＭなどの半導体デバ
イスのバーンイン選別工程に適用され、バーンイン装置
の各段には複数枚のバーンインボード１１と複数枚の放
熱器ユニット１２とが交互に、かつ垂直に、それぞれが
脱着可能に配置され、放熱器ユニット１２の各ヒートシ
ンク３１は、通常、半導体デバイス２３からくし型フィ
ン４１が離れた開放状態となっており、スライド機構に
よりベース３２を移動することで、半導体デバイス２３
にくし型フィン４１が所定の押圧力で接触した状態とな
り、この接触状態において電気特性試験が実行される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に電気特性試験において、電流の流れ性
が異なる複数のデバイスを同一バーンイン条件下でテス
トを行う場合に好適な半導体装置の製造方法に適用して
有効な技術に関する。
技術に関し、特に電気特性試験において、電流の流れ性
が異なる複数のデバイスを同一バーンイン条件下でテス
トを行う場合に好適な半導体装置の製造方法に適用して
有効な技術に関する。
【０００２】
【従来の技術】本発明者が検討したところによれば、半
導体装置の電気特性試験に関しては、以下のような技術
が考えられる。
導体装置の電気特性試験に関しては、以下のような技術
が考えられる。
【０００３】たとえば、ウェハから切断されて個別に分
離されたチップを、外部端子となるボールが設けられた
基板上に実装した半導体デバイスの選別工程では、デバ
イスをバーンインボード上のソケットに実装し、バーン
イン装置で高温環境下のもとでマーチングテストなどの
電気特性試験を実行する方法が一般に知られている。
離されたチップを、外部端子となるボールが設けられた
基板上に実装した半導体デバイスの選別工程では、デバ
イスをバーンインボード上のソケットに実装し、バーン
イン装置で高温環境下のもとでマーチングテストなどの
電気特性試験を実行する方法が一般に知られている。
【０００４】なお、このような半導体装置の電気特性試
験に関する技術としては、たとえば１９９４年１１月３
０日、日刊工業新聞社発行、日本半導体製造装置協会編
集の「半導体製造装置用語辞典−第３版−」Ｐ３１９〜
Ｐ３２３に記載される技術などが挙げられる。
験に関する技術としては、たとえば１９９４年１１月３
０日、日刊工業新聞社発行、日本半導体製造装置協会編
集の「半導体製造装置用語辞典−第３版−」Ｐ３１９〜
Ｐ３２３に記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
な半導体装置の電気特性試験に関する技術について、本
発明者が検討した結果、以下のようなことが明らかとな
った。
な半導体装置の電気特性試験に関する技術について、本
発明者が検討した結果、以下のようなことが明らかとな
った。
【０００６】たとえば、半導体デバイスのバーンインテ
スト時、電流の流れやすいデバイス（以下ベストデバイ
スと呼ぶ）と、電流が流れにくいデバイス（以下ワース
トデバイスと呼ぶ）とで自己発熱温度が異なり、両者を
同一バーンイン条件下で正常にテストを行うことができ
ない。
スト時、電流の流れやすいデバイス（以下ベストデバイ
スと呼ぶ）と、電流が流れにくいデバイス（以下ワース
トデバイスと呼ぶ）とで自己発熱温度が異なり、両者を
同一バーンイン条件下で正常にテストを行うことができ
ない。
【０００７】すなわち、ベストデバイスは、ワーストデ
バイスに比べて自己発熱量が高く、バーンインテスト時
に熱暴走を起こし、正常なマーチングテストができな
い。これに対して、バーンイン温度を低く設定する方法
があるが、バーンイン温度を低く設定すると、ベストデ
バイスは救済できるが、ワーストデバイスのバーンイン
温度が低くなり、解決策には至らない。
バイスに比べて自己発熱量が高く、バーンインテスト時
に熱暴走を起こし、正常なマーチングテストができな
い。これに対して、バーンイン温度を低く設定する方法
があるが、バーンイン温度を低く設定すると、ベストデ
バイスは救済できるが、ワーストデバイスのバーンイン
温度が低くなり、解決策には至らない。
【０００８】また、前記の問題を回避する方法として、
ヒートシンク付きソケットを製作する方法があるが、こ
の場合は、新規ソケットの開発費用が高価である。ま
た、ヒートシンク付きソケットを採用することにより、
デバイスのソケット着脱作業の自動化が困難となる。さ
らに、バーンイン装置内に放熱機構を直接取り付ける
と、他品種で使用できなくなり、装置稼働率が低下する
ため、さらなる改善策が要求されている。
ヒートシンク付きソケットを製作する方法があるが、こ
の場合は、新規ソケットの開発費用が高価である。ま
た、ヒートシンク付きソケットを採用することにより、
デバイスのソケット着脱作業の自動化が困難となる。さ
らに、バーンイン装置内に放熱機構を直接取り付ける
と、他品種で使用できなくなり、装置稼働率が低下する
ため、さらなる改善策が要求されている。
【０００９】そのために、本発明者は、バーンインボー
ドをバーンイン装置に供給した状態で、ソケット内のデ
バイスにヒートシンクを接触させる機構を備えた放熱器
ユニットを考え付いた。すなわち、バーンインテスト時
のデバイスにヒートシンクを接触させ、ベストデバイス
とワーストデバイスとの温度差を少なくすることを可能
にしたものである。
ドをバーンイン装置に供給した状態で、ソケット内のデ
バイスにヒートシンクを接触させる機構を備えた放熱器
ユニットを考え付いた。すなわち、バーンインテスト時
のデバイスにヒートシンクを接触させ、ベストデバイス
とワーストデバイスとの温度差を少なくすることを可能
にしたものである。
【００１０】そこで、本発明の目的は、ベストデバイス
とワーストデバイスとの温度差を少なくして、正常な電
気特性試験を可能とし、また複数のヒートシンクを１ユ
ニット化し、バーンインボードのサイズに集結すること
によってバーンイン装置への脱着を可能にし、さらに改
造コストの削減や装置のフレキシブル性を損なわない装
置構成を実現することができる半導体装置の製造方法を
提供するものである。
とワーストデバイスとの温度差を少なくして、正常な電
気特性試験を可能とし、また複数のヒートシンクを１ユ
ニット化し、バーンインボードのサイズに集結すること
によってバーンイン装置への脱着を可能にし、さらに改
造コストの削減や装置のフレキシブル性を損なわない装
置構成を実現することができる半導体装置の製造方法を
提供するものである。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明は、前記目的を達成するために、バ
ーンインボードをバーンイン装置に供給した状態で、ソ
ケット内のデバイスにヒートシンクを接触させる機構を
備えた放熱器ユニットを用いるものである。この放熱器
ユニットは、バーンインボードとほぼ同一外形寸法で、
複数の各ヒートシンクをバーンインボード上の各ソケッ
トの位置に合わせて配置したベースをスライド可能と
し、バーンインボードと同様にバーンイン装置への脱着
を可能とするものである。
ーンインボードをバーンイン装置に供給した状態で、ソ
ケット内のデバイスにヒートシンクを接触させる機構を
備えた放熱器ユニットを用いるものである。この放熱器
ユニットは、バーンインボードとほぼ同一外形寸法で、
複数の各ヒートシンクをバーンインボード上の各ソケッ
トの位置に合わせて配置したベースをスライド可能と
し、バーンインボードと同様にバーンイン装置への脱着
を可能とするものである。
【００１４】すなわち、本発明による半導体装置の製造
方法は、試験対象の複数の半導体デバイスと、電気特性
試験を行うための試験装置および試験用ボードと、放熱
を行うための放熱器ユニットとを用意し、試験用ボード
上の各ソケットに各半導体デバイスをそれぞれ実装し、
試験用ボードを試験装置に供給し、試験用ボードを試験
装置に供給した状態で、試験用ボード上の各ソケット内
の各半導体デバイスに放熱器ユニットの各ヒートシンク
を接触させ、各半導体デバイスに放熱器ユニットの各ヒ
ートシンクを接触させた状態で、各半導体デバイスの電
気特性試験を行い、電気特性試験の結果、良品の半導体
デバイスを製品として出荷する、各工程を有するもので
ある。
方法は、試験対象の複数の半導体デバイスと、電気特性
試験を行うための試験装置および試験用ボードと、放熱
を行うための放熱器ユニットとを用意し、試験用ボード
上の各ソケットに各半導体デバイスをそれぞれ実装し、
試験用ボードを試験装置に供給し、試験用ボードを試験
装置に供給した状態で、試験用ボード上の各ソケット内
の各半導体デバイスに放熱器ユニットの各ヒートシンク
を接触させ、各半導体デバイスに放熱器ユニットの各ヒ
ートシンクを接触させた状態で、各半導体デバイスの電
気特性試験を行い、電気特性試験の結果、良品の半導体
デバイスを製品として出荷する、各工程を有するもので
ある。
【００１５】さらに、前記半導体装置の製造方法におい
て、電気特性試験は、バーンイン試験に適用するもので
ある。
て、電気特性試験は、バーンイン試験に適用するもので
ある。
【００１６】また、前記半導体装置の製造方法におい
て、放熱器ユニットは、複数のヒートシンクと、各ヒー
トシンクを試験用ボード上の各ソケットの位置に合わせ
て配置したベースと、各ヒートシンクを各半導体デバイ
スに対して開放／接触状態にするためのスライド機構と
を有するものである。さらに、放熱器ユニットは、試験
用ボードのスロットに対応させて試験装置へ脱着可能に
取り付けられるようにしたものである。
て、放熱器ユニットは、複数のヒートシンクと、各ヒー
トシンクを試験用ボード上の各ソケットの位置に合わせ
て配置したベースと、各ヒートシンクを各半導体デバイ
スに対して開放／接触状態にするためのスライド機構と
を有するものである。さらに、放熱器ユニットは、試験
用ボードのスロットに対応させて試験装置へ脱着可能に
取り付けられるようにしたものである。
【００１７】また、前記半導体装置の製造方法におい
て、半導体デバイスは、ウェハから切断されて個別に分
離されたチップと、チップの表面を実装し、外部端子が
設けられた基板と、チップと基板との電気的な接続部分
を封止する封止材と、チップの裏面に貼り付けられた放
熱板とを有するものである。
て、半導体デバイスは、ウェハから切断されて個別に分
離されたチップと、チップの表面を実装し、外部端子が
設けられた基板と、チップと基板との電気的な接続部分
を封止する封止材と、チップの裏面に貼り付けられた放
熱板とを有するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体装置の製造方法を示すフロー図、図２は本実
施の形態において、半導体デバイスを示す断面図、図３
はバーンイン試験を行う場合のバーンイン装置を示す概
略図、図４はバーンインボードを示す概略図、図５は放
熱器ユニットを示す概略図、図６はヒートシンクを示す
概略図、図７および図８はバーンインボードと放熱器ユ
ニットとの配置において、半導体デバイスに対するヒー
トシンクの開放／接触を示す説明図である。
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体装置の製造方法を示すフロー図、図２は本実
施の形態において、半導体デバイスを示す断面図、図３
はバーンイン試験を行う場合のバーンイン装置を示す概
略図、図４はバーンインボードを示す概略図、図５は放
熱器ユニットを示す概略図、図６はヒートシンクを示す
概略図、図７および図８はバーンインボードと放熱器ユ
ニットとの配置において、半導体デバイスに対するヒー
トシンクの開放／接触を示す説明図である。
【００１９】まず、図１により、本実施の形態の半導体
装置の製造方法の製造フローの一例を説明する。本実施
の形態の半導体装置の製造方法は、たとえばシンクロナ
スＳＲＡＭなどの半導体デバイスのバーンイン選別製品
に適用され、選別工程が以下のようにして実行される。
装置の製造方法の製造フローの一例を説明する。本実施
の形態の半導体装置の製造方法は、たとえばシンクロナ
スＳＲＡＭなどの半導体デバイスのバーンイン選別製品
に適用され、選別工程が以下のようにして実行される。
【００２０】（１）用意工程（ステップＳ１）
この工程において、試験対象の複数の半導体デバイス
と、バーンイン試験（電気特性試験）を行うためのバー
ンイン装置（試験装置）およびバーンインボード（試験
用ボード）と、放熱を行うための放熱器ユニットとを用
意する。
と、バーンイン試験（電気特性試験）を行うためのバー
ンイン装置（試験装置）およびバーンインボード（試験
用ボード）と、放熱を行うための放熱器ユニットとを用
意する。
【００２１】この工程で用意する半導体デバイスは、た
とえば図２に一例を示すように、ウェハから切断されて
個別に分離されたチップ１と、チップ１の表面を実装
し、ボール状の外部端子２が設けられた基板３と、チッ
プ１と基板３との電気的な接続部分を封止する封止材４
と、チップ１の裏面に貼り付けられた放熱板５などから
構成されている。ここではＢＧＡの半導体デバイスを例
に示したが、これに限られものではない。
とえば図２に一例を示すように、ウェハから切断されて
個別に分離されたチップ１と、チップ１の表面を実装
し、ボール状の外部端子２が設けられた基板３と、チッ
プ１と基板３との電気的な接続部分を封止する封止材４
と、チップ１の裏面に貼り付けられた放熱板５などから
構成されている。ここではＢＧＡの半導体デバイスを例
に示したが、これに限られものではない。
【００２２】この半導体デバイスは、ウエハ処理工程が
繰り返されて所望の集積回路が形成されたウェハをチッ
プ毎に分離するダイシング（ステップＳ１１）、短冊状
の基板に外部端子となるボールを搭載する基板ボール付
け（ステップＳ１２）、チップをフェイスダウンで基板
に実装するチップマウント（ステップＳ１３）、チップ
の電極と基板との接続部分、電気的な露出部分にアンダ
ーフィル材などの封止材を塗布して封止する封止材塗布
（ステップＳ１４）、チップの裏面に放熱板を貼り付け
る放熱板貼り付け（ステップＳ１５）、基板をチップ毎
に個別に分離する基板切断（ステップＳ１６）、などの
各工程を経て完成される。
繰り返されて所望の集積回路が形成されたウェハをチッ
プ毎に分離するダイシング（ステップＳ１１）、短冊状
の基板に外部端子となるボールを搭載する基板ボール付
け（ステップＳ１２）、チップをフェイスダウンで基板
に実装するチップマウント（ステップＳ１３）、チップ
の電極と基板との接続部分、電気的な露出部分にアンダ
ーフィル材などの封止材を塗布して封止する封止材塗布
（ステップＳ１４）、チップの裏面に放熱板を貼り付け
る放熱板貼り付け（ステップＳ１５）、基板をチップ毎
に個別に分離する基板切断（ステップＳ１６）、などの
各工程を経て完成される。
【００２３】（２）半導体デバイス実装工程（ステップ
Ｓ２） この工程において、バーンインボード上の各ソケットに
各半導体デバイスをそれぞれ実装し、バーンインボード
をバーンイン装置に供給する。
Ｓ２） この工程において、バーンインボード上の各ソケットに
各半導体デバイスをそれぞれ実装し、バーンインボード
をバーンイン装置に供給する。
【００２４】（３）ヒートシンク接触工程（ステップＳ
３） この工程において、バーンインボードをバーンイン装置
に供給した状態で、バーンインボード上の各ソケット内
の各半導体デバイスに放熱器ユニットの各ヒートシンク
を一斉に接触させる。
３） この工程において、バーンインボードをバーンイン装置
に供給した状態で、バーンインボード上の各ソケット内
の各半導体デバイスに放熱器ユニットの各ヒートシンク
を一斉に接触させる。
【００２５】（４）バーンイン試験工程（ステップＳ
４） この工程において、各半導体デバイスに放熱器ユニット
の各ヒートシンクを接触させた状態で、各半導体デバイ
スのバーンイン試験を行う。このバーンイン試験では、
たとえば定格を越える温度および電圧ストレスを印加し
て、将来不良に到る可能性のあるチップがスクリーニン
グされる。
４） この工程において、各半導体デバイスに放熱器ユニット
の各ヒートシンクを接触させた状態で、各半導体デバイ
スのバーンイン試験を行う。このバーンイン試験では、
たとえば定格を越える温度および電圧ストレスを印加し
て、将来不良に到る可能性のあるチップがスクリーニン
グされる。
【００２６】このバーンイン試験において、電流の流れ
やすいデバイス、いわゆるベストデバイスと、電流が流
れにくいデバイス、いわゆるワーストデバイスとが存在
した場合、従来は自己発熱温度が異なるために両者を同
一バーンイン条件下で正常に試験を行うことができなか
ったが、本実施の形態においては、各半導体デバイスに
各ヒートシンクを一斉に接触させることで、ベストデバ
イスとワーストデバイスとの温度差を少なくして、両者
を同一バーンイン条件下で正常にマーチングテストなど
の電気特性試験を行うことができる。
やすいデバイス、いわゆるベストデバイスと、電流が流
れにくいデバイス、いわゆるワーストデバイスとが存在
した場合、従来は自己発熱温度が異なるために両者を同
一バーンイン条件下で正常に試験を行うことができなか
ったが、本実施の形態においては、各半導体デバイスに
各ヒートシンクを一斉に接触させることで、ベストデバ
イスとワーストデバイスとの温度差を少なくして、両者
を同一バーンイン条件下で正常にマーチングテストなど
の電気特性試験を行うことができる。
【００２７】たとえば一例として、バーンイン試験の設
定温度を１２５℃程度とした場合に、ベストデバイスで
は＋３０〜４０℃程度まで上昇するものをヒートシンク
の接触により１３０℃程度まで下げ、一方、ワーストデ
バイスでは＋１０℃程度までしか上昇しないものをヒー
トシンクの接触により１３０℃程度まで下げて、どちら
も１３０℃程度の温度条件で、両者の温度差を少なくし
て正常に試験を行うことができる。
定温度を１２５℃程度とした場合に、ベストデバイスで
は＋３０〜４０℃程度まで上昇するものをヒートシンク
の接触により１３０℃程度まで下げ、一方、ワーストデ
バイスでは＋１０℃程度までしか上昇しないものをヒー
トシンクの接触により１３０℃程度まで下げて、どちら
も１３０℃程度の温度条件で、両者の温度差を少なくし
て正常に試験を行うことができる。
【００２８】（５）機能試験工程（ステップＳ５）
この工程において、各半導体デバイスの機能試験を行
う。この機能試験では、たとえばライトおよびリード動
作により所定のテストパターンを用いてメモリ機能を試
験し、所定の機能通りに動作するか否かを確認するテス
トや、入出力端子間のオープン／ショート検査、リーク
電流検査、電源電流の測定などのＤＣテスト、メモリ制
御のＡＣタイミングを試験するＡＣテストなどが行われ
る。
う。この機能試験では、たとえばライトおよびリード動
作により所定のテストパターンを用いてメモリ機能を試
験し、所定の機能通りに動作するか否かを確認するテス
トや、入出力端子間のオープン／ショート検査、リーク
電流検査、電源電流の測定などのＤＣテスト、メモリ制
御のＡＣタイミングを試験するＡＣテストなどが行われ
る。
【００２９】（６）出荷工程（ステップＳ６）
この工程において、バーンイン試験、機能試験による電
気特性試験の結果、良品の半導体デバイスを製品として
出荷する。
気特性試験の結果、良品の半導体デバイスを製品として
出荷する。
【００３０】次に、図３〜図６により、本実施の形態に
おいて、バーンイン試験を行う場合のバーンイン装置、
バーンインボード、放熱器ユニット、ヒートシンクのそ
れぞれの概略構成の一例を説明する。
おいて、バーンイン試験を行う場合のバーンイン装置、
バーンインボード、放熱器ユニット、ヒートシンクのそ
れぞれの概略構成の一例を説明する。
【００３１】バーンイン装置は、たとえば図３に一例を
示すように、筐体内が上下方向に複数段からなり、各段
に複数枚のバーンインボード１１と複数枚の放熱器ユニ
ット１２とが交互に、かつ垂直に、それぞれが脱着可能
に配置されている。図３では、各段にそれぞれ３枚のバ
ーンインボード１１と放熱器ユニット１２を配置した例
を示したが、これに限定されるものではない。このバー
ンイン装置は、筐体の上方向から下方向に向けて送風さ
れ、内部が高温環境となっている。この高温環境の条件
のもとで半導体デバイスのマーチングテストなどの電気
特性試験が実行される。
示すように、筐体内が上下方向に複数段からなり、各段
に複数枚のバーンインボード１１と複数枚の放熱器ユニ
ット１２とが交互に、かつ垂直に、それぞれが脱着可能
に配置されている。図３では、各段にそれぞれ３枚のバ
ーンインボード１１と放熱器ユニット１２を配置した例
を示したが、これに限定されるものではない。このバー
ンイン装置は、筐体の上方向から下方向に向けて送風さ
れ、内部が高温環境となっている。この高温環境の条件
のもとで半導体デバイスのマーチングテストなどの電気
特性試験が実行される。
【００３２】バーンインボード１１は、たとえば図４に
一例を示すように、基板２１と、この基板２１上に搭載
された複数のソケット２２などから構成されている。図
４では、４×４＝１６個のソケット２２を基板２１上に
搭載した例を示したが、これに限定されるものではな
い。このバーンインボード１１において、各ソケット２
２には前記図２に示した構造の半導体デバイス２３が実
装される。
一例を示すように、基板２１と、この基板２１上に搭載
された複数のソケット２２などから構成されている。図
４では、４×４＝１６個のソケット２２を基板２１上に
搭載した例を示したが、これに限定されるものではな
い。このバーンインボード１１において、各ソケット２
２には前記図２に示した構造の半導体デバイス２３が実
装される。
【００３３】放熱器ユニット１２は、たとえば図５に一
例を示すように、複数のヒートシンク３１と、各ヒート
シンク３１をバーンインボード１１上の各ソケット２２
の位置に合わせて配置したベース３２と、各ヒートシン
ク３１を各半導体デバイス２３に対して開放／接触状態
にするためのスライド機構３３などから構成されてい
る。図５では、バーンインボード１１に対応して、４×
４＝１６個のヒートシンク３１をベース３２に配置した
例を示したが、これに限定されるものではない。この放
熱器ユニット１２は、バーンインボード１１のスロット
に対応させてバーンイン装置へ脱着可能に取り付けられ
る。
例を示すように、複数のヒートシンク３１と、各ヒート
シンク３１をバーンインボード１１上の各ソケット２２
の位置に合わせて配置したベース３２と、各ヒートシン
ク３１を各半導体デバイス２３に対して開放／接触状態
にするためのスライド機構３３などから構成されてい
る。図５では、バーンインボード１１に対応して、４×
４＝１６個のヒートシンク３１をベース３２に配置した
例を示したが、これに限定されるものではない。この放
熱器ユニット１２は、バーンインボード１１のスロット
に対応させてバーンイン装置へ脱着可能に取り付けられ
る。
【００３４】ヒートシンク３１は、たとえば図６（ａ：
開放状態の側面図、ｂ：開放状態の正面図、ｃ：接触状
態の正面図）に一例を示すように、くし型フィン４１
と、このくし型フィン４１にねじ４２により固定される
シャフト４３と、このシャフト４３にワッシャ４４、ば
ね４５、ベース３２を介して固定されるナット４６など
から構成されている。このヒートシンク３１も、図６に
示す構造および形状に限定されるものではない。この各
ヒートシンク３１は、通常、図６（ｂ）のように半導体
デバイス２３からくし型フィン４１が離れた開放状態と
なっており、スライド機構３３によりばね４５の付勢力
に抗してベース３２を半導体デバイス２３の方向に移動
することで、図６（ｃ）のように半導体デバイス２３に
くし型フィン４１が所定の押圧力で接触した状態とな
り、この接触状態において電気特性試験が実行される。
開放状態の側面図、ｂ：開放状態の正面図、ｃ：接触状
態の正面図）に一例を示すように、くし型フィン４１
と、このくし型フィン４１にねじ４２により固定される
シャフト４３と、このシャフト４３にワッシャ４４、ば
ね４５、ベース３２を介して固定されるナット４６など
から構成されている。このヒートシンク３１も、図６に
示す構造および形状に限定されるものではない。この各
ヒートシンク３１は、通常、図６（ｂ）のように半導体
デバイス２３からくし型フィン４１が離れた開放状態と
なっており、スライド機構３３によりばね４５の付勢力
に抗してベース３２を半導体デバイス２３の方向に移動
することで、図６（ｃ）のように半導体デバイス２３に
くし型フィン４１が所定の押圧力で接触した状態とな
り、この接触状態において電気特性試験が実行される。
【００３５】次に、図７および図８により、バーンイン
ボードと放熱器ユニットとの配置において、半導体デバ
イスに対するヒートシンクの開放／接触を詳細に説明す
る。
ボードと放熱器ユニットとの配置において、半導体デバ
イスに対するヒートシンクの開放／接触を詳細に説明す
る。
【００３６】図７は、放熱器ユニット１２のヒートシン
ク３１が半導体デバイス２３に対して開放状態となって
いる一例を示しており、バーンイン装置の各段のスロッ
ト５１に、バーンインボード１１が１スロット置きに脱
着可能に配置され、この空きスロットに対応した位置に
放熱器ユニット１２がスライド機構３３のスロット５２
に脱着可能に配置されている。このスライド機構３３の
各スロット５２は、スライド軸５３により右方向、すな
わち図７の状態から図８の状態へ移動可能となってい
る。また、放熱器ユニット１２のベース３２には、バー
ンイン装置の筐体の上方向から下方向に向けて送られる
風の流れをよくするためのプレート５４が設けられてい
る。
ク３１が半導体デバイス２３に対して開放状態となって
いる一例を示しており、バーンイン装置の各段のスロッ
ト５１に、バーンインボード１１が１スロット置きに脱
着可能に配置され、この空きスロットに対応した位置に
放熱器ユニット１２がスライド機構３３のスロット５２
に脱着可能に配置されている。このスライド機構３３の
各スロット５２は、スライド軸５３により右方向、すな
わち図７の状態から図８の状態へ移動可能となってい
る。また、放熱器ユニット１２のベース３２には、バー
ンイン装置の筐体の上方向から下方向に向けて送られる
風の流れをよくするためのプレート５４が設けられてい
る。
【００３７】この図７の状態では、放熱器ユニット１２
の各ヒートシンク３１が、バーンインボード１１上の各
ソケット２２に実装された各半導体デバイス２３から離
れて、開放状態となっている。この開放状態では、放熱
器ユニット１２のベース３２が、ヒートシンク３１のナ
ット４６に当接する位置までばね４５の付勢力により押
されて、くし型フィン４１と最も離れた状態となってい
る。
の各ヒートシンク３１が、バーンインボード１１上の各
ソケット２２に実装された各半導体デバイス２３から離
れて、開放状態となっている。この開放状態では、放熱
器ユニット１２のベース３２が、ヒートシンク３１のナ
ット４６に当接する位置までばね４５の付勢力により押
されて、くし型フィン４１と最も離れた状態となってい
る。
【００３８】図８は、放熱器ユニット１２のヒートシン
ク３１が半導体デバイス２３に対して接触状態となって
いる一例を示しており、放熱器ユニット１２が脱着可能
に配置されたスライド機構３３のスロット５２が、スラ
イド軸５３により前記図７の状態から右方向に移動され
ている。
ク３１が半導体デバイス２３に対して接触状態となって
いる一例を示しており、放熱器ユニット１２が脱着可能
に配置されたスライド機構３３のスロット５２が、スラ
イド軸５３により前記図７の状態から右方向に移動され
ている。
【００３９】この図８の状態では、放熱器ユニット１２
のベース３２が、バーンインボード１１を１スロット置
きに配置した空きスロット５１とほぼ同じ位置になり、
放熱器ユニット１２の各ヒートシンク３１が、バーンイ
ンボード１１上の各ソケット２２に実装された各半導体
デバイス２３に一斉に接触した状態となっている。この
接触状態では、放熱器ユニット１２のベース３２が、ヒ
ートシンク３１のばね４５の付勢力に抗して反発して、
くし型フィン４１と最も近い状態となっている。この状
態において、各半導体デバイス２３が各ヒートシンク３
１を通じて放熱され、電気特性試験が実行される。
のベース３２が、バーンインボード１１を１スロット置
きに配置した空きスロット５１とほぼ同じ位置になり、
放熱器ユニット１２の各ヒートシンク３１が、バーンイ
ンボード１１上の各ソケット２２に実装された各半導体
デバイス２３に一斉に接触した状態となっている。この
接触状態では、放熱器ユニット１２のベース３２が、ヒ
ートシンク３１のばね４５の付勢力に抗して反発して、
くし型フィン４１と最も近い状態となっている。この状
態において、各半導体デバイス２３が各ヒートシンク３
１を通じて放熱され、電気特性試験が実行される。
【００４０】従って、本実施の形態によれば、バーンイ
ンボード１１をバーンイン装置に供給した状態で、各ソ
ケット２２内の複数の半導体デバイス２３に複数のヒー
トシンク３１を一斉に接触させる機構を備えた放熱器ユ
ニット１２を用いることにより、以下のような効果を得
ることができる。
ンボード１１をバーンイン装置に供給した状態で、各ソ
ケット２２内の複数の半導体デバイス２３に複数のヒー
トシンク３１を一斉に接触させる機構を備えた放熱器ユ
ニット１２を用いることにより、以下のような効果を得
ることができる。
【００４１】（１）半導体デバイス２３のベストデバイ
スとワーストデバイスとの温度差を少なくできる。この
結果、正常なマーチングテストなどの電気特性試験を行
うことができる。特に、シンクロナスＳＲＡＭのような
半導体デバイス２３は、多くの電流を消費して発熱量が
大きいので、電気特性試験時に温度差を少なくすること
は重要となる。
スとワーストデバイスとの温度差を少なくできる。この
結果、正常なマーチングテストなどの電気特性試験を行
うことができる。特に、シンクロナスＳＲＡＭのような
半導体デバイス２３は、多くの電流を消費して発熱量が
大きいので、電気特性試験時に温度差を少なくすること
は重要となる。
【００４２】（２）既存のバーンインボード１１を使用
できる。これにより、バーンインボード１１およびそれ
に搭載されるソケット２２の新規開発費用が不要とな
る。
できる。これにより、バーンインボード１１およびそれ
に搭載されるソケット２２の新規開発費用が不要とな
る。
【００４３】（３）放熱器ユニット１２を抜き出すこと
により、バーンイン装置の他品種への展開が可能とな
る。すなわち、バーンイン装置のフレキシブル性が損な
われない。これにより、改造コストの削減や装置のフレ
キシブル性を損なわない装置構成が実現できる。
により、バーンイン装置の他品種への展開が可能とな
る。すなわち、バーンイン装置のフレキシブル性が損な
われない。これにより、改造コストの削減や装置のフレ
キシブル性を損なわない装置構成が実現できる。
【００４４】（４）放熱器ユニット１２のヒートシンク
３１の着脱時間が短縮できる。すなわち、複数のヒート
シンク３１を１ユニット化し、バーンインボード１１の
サイズに集結することにより、バーンイン装置への脱着
が可能になる。
３１の着脱時間が短縮できる。すなわち、複数のヒート
シンク３１を１ユニット化し、バーンインボード１１の
サイズに集結することにより、バーンイン装置への脱着
が可能になる。
【００４５】（５）電気特性試験時に、半導体デバイス
２３が必要以上に高温になることがなくなり、外部端子
となるボールが溶けることがないので、ボールの変形不
良を防止できる。
２３が必要以上に高温になることがなくなり、外部端子
となるボールが溶けることがないので、ボールの変形不
良を防止できる。
【００４６】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００４７】たとえば、前記実施の形態においては、Ｂ
ＧＡの半導体デバイスを例に説明したが、半導体デバイ
スの種類や構造については種々変更可能である。また、
シンクロナスＳＲＡＭに限らず、バーンイン試験による
選別が必要なマイコン、ＤＲＡＭなど、特に電気特性試
験時に多くの電流を消費して発熱量が大きい製品に良好
に適用することができる。
ＧＡの半導体デバイスを例に説明したが、半導体デバイ
スの種類や構造については種々変更可能である。また、
シンクロナスＳＲＡＭに限らず、バーンイン試験による
選別が必要なマイコン、ＤＲＡＭなど、特に電気特性試
験時に多くの電流を消費して発熱量が大きい製品に良好
に適用することができる。
【００４８】また、バーンイン装置に配置されるバーン
インボード、放熱器ユニットの数量や、バーンインボー
ドに搭載されるソケット、放熱器ユニットに配置される
ヒートシンクの数量、さらにバーンインボード、放熱器
ユニット、ヒートシンクの構造および形状なども種々変
更可能であることはいうまでもない。
インボード、放熱器ユニットの数量や、バーンインボー
ドに搭載されるソケット、放熱器ユニットに配置される
ヒートシンクの数量、さらにバーンインボード、放熱器
ユニット、ヒートシンクの構造および形状なども種々変
更可能であることはいうまでもない。
【００４９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５０】（１）半導体デバイスのベストデバイスと
ワーストデバイスとの温度差を少なくすることができる
ので、正常な電気特性試験を行うことが可能となる。
ワーストデバイスとの温度差を少なくすることができる
ので、正常な電気特性試験を行うことが可能となる。
【００５１】（２）複数のヒートシンクを１ユニット化
し、バーンインボードのサイズに集結した放熱器ユニッ
トを用いることで、バーンイン装置への脱着が可能とな
り、さらに他品種への展開も可能となる。
し、バーンインボードのサイズに集結した放熱器ユニッ
トを用いることで、バーンイン装置への脱着が可能とな
り、さらに他品種への展開も可能となる。
【００５２】（３）バーンイン装置において、既存のバ
ーンインボードを使用することができるので、改造コス
トの削減や装置のフレキシブル性を損なわない装置構成
を実現することが可能となる。
ーンインボードを使用することができるので、改造コス
トの削減や装置のフレキシブル性を損なわない装置構成
を実現することが可能となる。
【図１】本発明の一実施の形態の半導体装置の製造方法
を示すフロー図である。
を示すフロー図である。
【図２】本発明の一実施の形態において、半導体デバイ
スを示す断面図である。
スを示す断面図である。
【図３】本発明の一実施の形態において、バーンイン試
験を行う場合のバーンイン装置を示す概略図である。
験を行う場合のバーンイン装置を示す概略図である。
【図４】本発明の一実施の形態において、バーンインボ
ードを示す概略図である。
ードを示す概略図である。
【図５】本発明の一実施の形態において、放熱器ユニッ
トを示す概略図である。
トを示す概略図である。
【図６】（ａ），（ｂ），（ｃ）は本発明の一実施の形
態において、ヒートシンクを示す概略図である。
態において、ヒートシンクを示す概略図である。
【図７】本発明の一実施の形態において、バーンインボ
ードと放熱器ユニットとの配置において、半導体デバイ
スに対するヒートシンクの開放を示す説明図である。
ードと放熱器ユニットとの配置において、半導体デバイ
スに対するヒートシンクの開放を示す説明図である。
【図８】本発明の一実施の形態において、バーンインボ
ードと放熱器ユニットとの配置において、半導体デバイ
スに対するヒートシンクの接触を示す説明図である。
ードと放熱器ユニットとの配置において、半導体デバイ
スに対するヒートシンクの接触を示す説明図である。
１ チップ
２ 外部端子
３ 基板
４ 封止材
５ 放熱板
１１ バーンインボード
１２ 放熱器ユニット
２１ 基板
２２ ソケット
２３ 半導体デバイス
３１ ヒートシンク
３２ ベース
３３ スライド機構
４１ くし型フィン
４２ ねじ
４３ シャフト
４４ ワッシャ
４５ ばね
４６ ナット
５１ スロット
５２ スロット
５３ スライド軸
５４ プレート
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐藤 浩治
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 2G003 AA00 AB00 AC01 AD03 AF06
AG01 AG08 AH05
4M106 AA02 BA14 CA56 CA60 CA70
DH02 DH11 DJ34
5F036 BB01 BB05 BC09
Claims (5)
- 【請求項１】 試験対象の複数の半導体デバイスと、電
気特性試験を行うための試験装置および試験用ボード
と、放熱を行うための放熱器ユニットとを用意する工程
と、 前記試験用ボード上の各ソケットに前記複数の各半導体
デバイスをそれぞれ実装し、前記試験用ボードを前記試
験装置に供給する工程と、 前記試験用ボードを前記試験装置に供給した状態で、前
記試験用ボード上の各ソケット内の各半導体デバイスに
前記放熱器ユニットの各ヒートシンクを接触させる工程
と、 前記各半導体デバイスに前記放熱器ユニットの各ヒート
シンクを接触させた状態で、前記各半導体デバイスの電
気特性試験を行う工程と、 前記電気特性試験の結果、良品の半導体デバイスを製品
として出荷する工程と、を有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記電気特性試験は、バーンイン試験であることを特徴
とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記放熱器ユニットは、複数のヒートシンクと、前記複
数の各ヒートシンクを前記試験用ボード上の各ソケット
の位置に合わせて配置したベースと、前記各ヒートシン
クを前記各半導体デバイスに対して開放／接触状態にす
るためのスライド機構とを有することを特徴とする半導
体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記放熱器ユニットは、前記試験用ボードのスロットに
対応させて前記試験装置へ脱着可能に取り付けられるこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体デバイスは、ウェハから切断されて個別に分
離されたチップと、前記チップの表面を実装し、外部端
子が設けられた基板と、前記チップと前記基板との電気
的な接続部分を封止する封止材と、前記チップの裏面に
貼り付けられた放熱板とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278994A JP2003084030A (ja) | 2001-09-14 | 2001-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278994A JP2003084030A (ja) | 2001-09-14 | 2001-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003084030A true JP2003084030A (ja) | 2003-03-19 |
Family
ID=19103266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278994A Pending JP2003084030A (ja) | 2001-09-14 | 2001-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003084030A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283931B2 (en) | 2003-06-23 | 2007-10-16 | Samsung Electronics Co., Ltd. | Inspecting apparatus for semiconductor device |
| JP2008020257A (ja) * | 2006-07-11 | 2008-01-31 | Fujitsu Ltd | 高温試験加熱構造 |
| KR100807985B1 (ko) | 2007-01-31 | 2008-02-27 | 주식회사 아이에스시테크놀러지 | 반도체 디바이스의 냉각장치 |
| WO2008051058A1 (en) * | 2006-10-26 | 2008-05-02 | Jt Corporation | Apparatus for sorting semiconductor device |
| JP2008128935A (ja) * | 2006-11-24 | 2008-06-05 | Mitsubishi Electric Corp | バーイン装置槽内ラック |
| JP2010066091A (ja) * | 2008-09-10 | 2010-03-25 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| KR101394246B1 (ko) | 2012-08-20 | 2014-05-16 | (주) 예스티 | 수직 구조의 번인보드 랙 |
| JP2021519928A (ja) * | 2018-04-24 | 2021-08-12 | テラダイン、 インコーポレイテッド | 試験システムにおける熱制御 |
-
2001
- 2001-09-14 JP JP2001278994A patent/JP2003084030A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283931B2 (en) | 2003-06-23 | 2007-10-16 | Samsung Electronics Co., Ltd. | Inspecting apparatus for semiconductor device |
| JP2008020257A (ja) * | 2006-07-11 | 2008-01-31 | Fujitsu Ltd | 高温試験加熱構造 |
| WO2008051058A1 (en) * | 2006-10-26 | 2008-05-02 | Jt Corporation | Apparatus for sorting semiconductor device |
| JP2008128935A (ja) * | 2006-11-24 | 2008-06-05 | Mitsubishi Electric Corp | バーイン装置槽内ラック |
| JP4646037B2 (ja) * | 2006-11-24 | 2011-03-09 | 三菱電機株式会社 | バーイン装置槽内ラック |
| KR100807985B1 (ko) | 2007-01-31 | 2008-02-27 | 주식회사 아이에스시테크놀러지 | 반도체 디바이스의 냉각장치 |
| JP2010066091A (ja) * | 2008-09-10 | 2010-03-25 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| KR101394246B1 (ko) | 2012-08-20 | 2014-05-16 | (주) 예스티 | 수직 구조의 번인보드 랙 |
| JP2021519928A (ja) * | 2018-04-24 | 2021-08-12 | テラダイン、 インコーポレイテッド | 試験システムにおける熱制御 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7659738B2 (en) | Test sockets having peltier elements, test equipment including the same and methods of testing semiconductor packages using the same | |
| TWI384088B (zh) | 半導體裝置之檢查裝置 | |
| US7132841B1 (en) | Carrier for test, burn-in, and first level packaging | |
| JPH08330372A (ja) | 半導体装置の検査方法 | |
| CA2098416C (en) | Method and apparatus for stressing, burning in and reducing leakage current of electronic devices using microwave radiation | |
| US8427187B2 (en) | Probe wafer, probe device, and testing system | |
| JPH0817198B2 (ja) | バーンイン試験用の回路チップと一時キャリアとの間の接続を行うための方法及び装置 | |
| US8198725B2 (en) | Heat sink and integrated circuit assembly using the same | |
| JP2003084030A (ja) | 半導体装置の製造方法 | |
| JP2014169964A (ja) | 半導体装置の製造方法 | |
| US6459285B1 (en) | Burn-in apparatus for screening plurality of semiconductor devices | |
| JPH03120742A (ja) | 半導体装置のエージング方法、及び、同装置 | |
| US6121063A (en) | Method of testing a ball grid array IC | |
| CN209640378U (zh) | 测试治具的转接座结构 | |
| US10319648B2 (en) | Conditions for burn-in of high power semiconductors | |
| KR100868452B1 (ko) | 유니버셜 패키지 테스트 보드 어셈블리 | |
| JPS59161833A (ja) | 集積回路装置のエ−ジング試験用治具 | |
| CN217278463U (zh) | 一种coc老化检测设备的热沉块结构 | |
| JPH04262551A (ja) | ウェハ試験方法及びこれによって試験された半導体装置 | |
| JPH03102848A (ja) | 半導体装置のエージング方法 | |
| JPH0529418A (ja) | 半導体装置のバーイン方法及びそれに用いるバーインボード | |
| US20240103069A1 (en) | Method of testing semiconductor device and method of manufacturing semiconductor device | |
| CN209894849U (zh) | 激光芯片用高精度检测夹具 | |
| JP2917553B2 (ja) | 半導体装置のエージング方法 | |
| TWI220785B (en) | Memory module with directly chip-attaching and method for making thereof |