JP2003078363A - Ｄ級増幅器 - Google Patents
Ｄ級増幅器Info
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- JP2003078363A JP2003078363A JP2002243583A JP2002243583A JP2003078363A JP 2003078363 A JP2003078363 A JP 2003078363A JP 2002243583 A JP2002243583 A JP 2002243583A JP 2002243583 A JP2002243583 A JP 2002243583A JP 2003078363 A JP2003078363 A JP 2003078363A
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- control current
- circuit
- terminal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 無線周波数帯域における干渉を大幅に減少
し、パルス幅変調器の動作周波数を入力電圧とは独立と
して一定に保持するＤ級増幅器を提供する。 【構成】 ヒステリシス電圧供給源４２は、第１の差動
増幅器４４と、第２の差動増幅器４６と、乗算器４８と
を有している。入力電圧Ｖi は、第１の差動増幅器４４
の（＋）入力端子と第２の差動増幅器４６の（−）入力
端子とに接続されている。第１及び第２の差動増幅器４
４、４６の出力端子に現れる信号は、それぞれＫ（Ｖs
＋Ｖi ）、Ｋ（Ｖs −Ｖi ）となる。（Ｋは第１及び第
２の差動増幅器４４、４６のゲイン）これらの信号は、
乗算器４８の２つの入力端子に接続され、Ｋ２（Ｖs −
Ｖi ）（Ｖs ＋Ｖi ）なるヒステリシス電圧信号をウイ
ンドウ比較器２２に供給する。増幅器３２の駆動段に
は、電流切り換わり時の過大電流を抑制する可飽和リア
クトルが設けられている。
し、パルス幅変調器の動作周波数を入力電圧とは独立と
して一定に保持するＤ級増幅器を提供する。 【構成】 ヒステリシス電圧供給源４２は、第１の差動
増幅器４４と、第２の差動増幅器４６と、乗算器４８と
を有している。入力電圧Ｖi は、第１の差動増幅器４４
の（＋）入力端子と第２の差動増幅器４６の（−）入力
端子とに接続されている。第１及び第２の差動増幅器４
４、４６の出力端子に現れる信号は、それぞれＫ（Ｖs
＋Ｖi ）、Ｋ（Ｖs −Ｖi ）となる。（Ｋは第１及び第
２の差動増幅器４４、４６のゲイン）これらの信号は、
乗算器４８の２つの入力端子に接続され、Ｋ２（Ｖs −
Ｖi ）（Ｖs ＋Ｖi ）なるヒステリシス電圧信号をウイ
ンドウ比較器２２に供給する。増幅器３２の駆動段に
は、電流切り換わり時の過大電流を抑制する可飽和リア
クトルが設けられている。
Description
【０００１】
【産業上の利用分野】この発明は、Ｄ級増幅器に関する
ものである。以下においては、音響用Ｄ級増幅器に関し
て説明するが、本発明は、他の用途に用いられるＤ級増
幅器に対しても適用可能なものである。
ものである。以下においては、音響用Ｄ級増幅器に関し
て説明するが、本発明は、他の用途に用いられるＤ級増
幅器に対しても適用可能なものである。
【０００２】
【従来の技術】音響用Ｄ級増幅器の構成において、ヒス
テリシス型パルス幅変調器は、低ひずみ、高電力供給の
阻止性能、及び理想的な特性を持っていない構成部材に
よって発生されるスイッチング波形の乱れを自動補償す
る性能の面で独特の利点を有している。
テリシス型パルス幅変調器は、低ひずみ、高電力供給の
阻止性能、及び理想的な特性を持っていない構成部材に
よって発生されるスイッチング波形の乱れを自動補償す
る性能の面で独特の利点を有している。
【０００３】
【発明が解決しようとする課題】しかしながら、Ｄ級増
幅技術を用いた回路の動作周波数は、入力信号電圧に応
じて急激に変化する。図１に示す従来の回路の動作周波
数は、以下の式（１）で表される。
幅技術を用いた回路の動作周波数は、入力信号電圧に応
じて急激に変化する。図１に示す従来の回路の動作周波
数は、以下の式（１）で表される。
【０００４】
【数１】
ここで、±Ｖs は供給電圧、Ｖi は入力信号電圧、Ｖh
はヒステリシス電圧、Ｃは積分コンデンサの容量（単
位：Ｆ）、Ｒはフィードバック抵抗及び入力抵抗の抵抗
値（単位：Ω）である。なお、以下においては説明を容
易とするために、入力抵抗とフィードバック抵抗は、等
しいもの（ゲイン１）とする。しかしながら、以下に説
明する原理は、いかなるゲインに対しても適用されるも
のである。
はヒステリシス電圧、Ｃは積分コンデンサの容量（単
位：Ｆ）、Ｒはフィードバック抵抗及び入力抵抗の抵抗
値（単位：Ω）である。なお、以下においては説明を容
易とするために、入力抵抗とフィードバック抵抗は、等
しいもの（ゲイン１）とする。しかしながら、以下に説
明する原理は、いかなるゲインに対しても適用されるも
のである。
【０００５】図１の回路の動作において、式（１）の右
辺の項は、音響入力信号電圧であるＶi を除いてすべて
一定である。入力信号電圧が瞬間的に供給電圧（±Ｖs
）のいずれかに近づくと、式（１）の分子のいずれか
一方の項はゼロに近づく。動作周波数は、これによって
低下する。このように動作周波数が急激に低下すると、
パルス幅変調器自体のスイッチング周波数が低下して、
出力信号中における可聴帯域の変化として現れるように
なる。
辺の項は、音響入力信号電圧であるＶi を除いてすべて
一定である。入力信号電圧が瞬間的に供給電圧（±Ｖs
）のいずれかに近づくと、式（１）の分子のいずれか
一方の項はゼロに近づく。動作周波数は、これによって
低下する。このように動作周波数が急激に低下すると、
パルス幅変調器自体のスイッチング周波数が低下して、
出力信号中における可聴帯域の変化として現れるように
なる。
【０００６】Ｄ級増幅器は、小型、軽量、低価格、高効
率、低発熱等多くの利点を有している。しかしながら、
この種の増幅器は、動作中に望ましくない無線周波数帯
の放射を生じる可能性がある。この無線周波数帯の放射
は、Ｄ級増幅器において不可避な電流及び電圧の高速ス
イッチングによって生じるものである。こうした無線周
波数帯の放射は、無線通信の障害となるおそれがある。
率、低発熱等多くの利点を有している。しかしながら、
この種の増幅器は、動作中に望ましくない無線周波数帯
の放射を生じる可能性がある。この無線周波数帯の放射
は、Ｄ級増幅器において不可避な電流及び電圧の高速ス
イッチングによって生じるものである。こうした無線周
波数帯の放射は、無線通信の障害となるおそれがある。
【０００７】本発明の目的は、上記の従来技術における
欠点を解消し、無線周波数帯域における干渉を大幅に減
少することができるＤ級増幅器を提供することにある。
さらに、本発明のもう一つの目的は、パルス幅変調器の
動作周波数を入力電圧とは独立として、一定に保持する
ことができるＤ級増幅器を提供することにある。
欠点を解消し、無線周波数帯域における干渉を大幅に減
少することができるＤ級増幅器を提供することにある。
さらに、本発明のもう一つの目的は、パルス幅変調器の
動作周波数を入力電圧とは独立として、一定に保持する
ことができるＤ級増幅器を提供することにある。
【０００８】
【課題を解決するための手段とその作用】本発明の一の
構成によれば、各々第１の端子と第２の端子とを備えた
制御電流導通経路と少なくとも第３の端子を有する制御
電流導通経路とを有する第１及び第２の固体回路素子
（solid state device）と、前記固体回路素子の一方の
制御電流導通経路に対して逆並列に設けられる非制御電
流導通経路とを備え、増幅器の動作によって生じる前記
固体回路素子の一方の制御電流導通経路から非制御電流
導通経路への電流の切り換わり時に、非制御電流導通経
路に流れる電流を制限するために、該非制御電流導通経
路と直列に可飽和リアクトルを設けたことを特徴とする
増幅器が提供される。
構成によれば、各々第１の端子と第２の端子とを備えた
制御電流導通経路と少なくとも第３の端子を有する制御
電流導通経路とを有する第１及び第２の固体回路素子
（solid state device）と、前記固体回路素子の一方の
制御電流導通経路に対して逆並列に設けられる非制御電
流導通経路とを備え、増幅器の動作によって生じる前記
固体回路素子の一方の制御電流導通経路から非制御電流
導通経路への電流の切り換わり時に、非制御電流導通経
路に流れる電流を制限するために、該非制御電流導通経
路と直列に可飽和リアクトルを設けたことを特徴とする
増幅器が提供される。
【０００９】上記の本発明の一の構成における好適実施
形態によれば、前記両素子の制御電流導通経路に対して
逆並列に前記非制御電流導通経路を複数設けるととも
に、複数の可飽和リアクトルをそれぞれ各非制御電流導
通経路に直列に設けて、増幅器の動作によって生じる前
記両素子の制御電流導通経路から両非制御電流導通経路
への電流の切り換わり時に、両非制御電流導通経路に流
れる電流を制限するように構成することができる。
形態によれば、前記両素子の制御電流導通経路に対して
逆並列に前記非制御電流導通経路を複数設けるととも
に、複数の可飽和リアクトルをそれぞれ各非制御電流導
通経路に直列に設けて、増幅器の動作によって生じる前
記両素子の制御電流導通経路から両非制御電流導通経路
への電流の切り換わり時に、両非制御電流導通経路に流
れる電流を制限するように構成することができる。
【００１０】上記の本発明の構成において、前記両素子
は、例えば第１及び第２の電界効果トランジスタ（ＦＥ
Ｔ）であり、第１及び第２の端子は、そのＦＥＴのドレ
イン及びソース端子であり、第３の端子がＦＥＴのゲー
ト端子であり、第１のＦＥＴのソース端子は第２のＦＥ
Ｔのドレイン端子と音響増幅器の負荷とに接続するよう
に構成することができる。
は、例えば第１及び第２の電界効果トランジスタ（ＦＥ
Ｔ）であり、第１及び第２の端子は、そのＦＥＴのドレ
イン及びソース端子であり、第３の端子がＦＥＴのゲー
ト端子であり、第１のＦＥＴのソース端子は第２のＦＥ
Ｔのドレイン端子と音響増幅器の負荷とに接続するよう
に構成することができる。
【００１１】さらに、非制御電流導通経路は、例えば、
第１及び第２のＦＥＴのソース端子にアノードが接続さ
れ、第１及び第２のＦＥＴのドレイン端子にカソードが
接続された第１及び第２のダイオードによって構成する
ことができる。また、この第１及び第２のダイオード
は、前記第１及び第２のＦＥＴの製造過程において第１
及び第２のＦＥＴの本体に内蔵される第１及び第２の本
体ダイオードとすることも可能である。なお、上記の構
成において、前記各ダイオードに並列にＲＣ回路を設け
ることも可能である。さらに、前記音響用増幅器は、Ｄ
級増幅器とすることができる。また更に、前記可飽和リ
アクトルは、前記非制御電流導通経路に直列に接続され
た導体を受容する通路を有するビーズで構成することが
できる。
第１及び第２のＦＥＴのソース端子にアノードが接続さ
れ、第１及び第２のＦＥＴのドレイン端子にカソードが
接続された第１及び第２のダイオードによって構成する
ことができる。また、この第１及び第２のダイオード
は、前記第１及び第２のＦＥＴの製造過程において第１
及び第２のＦＥＴの本体に内蔵される第１及び第２の本
体ダイオードとすることも可能である。なお、上記の構
成において、前記各ダイオードに並列にＲＣ回路を設け
ることも可能である。さらに、前記音響用増幅器は、Ｄ
級増幅器とすることができる。また更に、前記可飽和リ
アクトルは、前記非制御電流導通経路に直列に接続され
た導体を受容する通路を有するビーズで構成することが
できる。
【００１２】
【発明の実施の形態】以下に、本発明の実施形態につき
添付図面を参照しながら説明する。まず、従来技術にお
けるＤ級増幅器の構成について図１を参照して説明す
る。図１において、差動増幅器１０は、例えばナショナ
ル・セミコンダクタ社製ＬＭ８３３の中の１回路分の比
較器を用いたもので、積分型増幅器構成であり、その反
転入力端子（（−）入力端子）に、入力抵抗器１２を介
して入力電圧信号Ｖiが入力される。差動増幅器１０の
非反転入力端子（（＋）入力端子）は、接地されてい
る。積分コンデンサ１４は、差動増幅器１０の出力端子
と（−）入力端子との間に介挿される。差動増幅器１０
の出力端子は、差動増幅器１６の（＋）入力端子と差動
増幅器１８の（−）入力端子とにそれぞれ結合される。
差動増幅器１６の（−）入力端子は、一定の出力電圧Ｖ
h を供給するヒステリシス電圧源２０（電池として示
す）の一方の端子に結合されている。ヒステリシス電圧
源２０の他方の端子は、差動増幅器１８の（＋）入力端
子に接続されるとともに接地されている。差動増幅器１
６、１８は、それぞれ例えばナショナル・セミコンダク
タ社製ＬＭ３１９の中の１回路分の差動増幅器で構成さ
れる。差動増幅器１６、１８をこのように接続すること
によってウインドウ比較器２２が構成される。このウイ
ンドウ比較器２２の出力端子２４、２６は、差動増幅器
１０からの出力信号がＶh よりも高いか、または接地レ
ベルよりも低いかに応じて、ＳＲフリップフロップ２８
のＳ入力端子及びＲ入力端子に正に立ち上がるパルスを
供給する。フリップフロップ２８のＱ出力端子には、図
１のパルス幅変調器３０の変調幅パルスが出力される。
フリップフロップ２８は、例えばアール・シイ・エイ
（ＲＣＡ）社製ＣＤ４０１１の４回路のＮＡＮＤゲート
の中の２回路分で構成される。音響用Ｄ級増幅器におい
て、これらの信号は、基本増幅器、すなわち電力増幅器
３２に供給される。電力増幅器３２の出力は、主抵抗負
荷３８に対して直列接続されたインダクタ３４と並列接
続されたコンデンサ３６とからなるローパスフィルタを
介して供給される。なお、主抵抗負荷３８は、例えば可
動コイル型スピーカのボイスコイルで構成される。電力
増幅器３２の出力端子は、フィードバック抵抗器３９を
介して差動増幅器１０の（−）入力端子に接続される。
この回路の問題点は上述の通りである。パルス幅変調器
３０の低下した動作周波数ｆpwm は、ローパスフィルタ
３４、３６を通過して、トランスデューサであるボイス
コイル３８の音声出力に現れる可能性がある。
添付図面を参照しながら説明する。まず、従来技術にお
けるＤ級増幅器の構成について図１を参照して説明す
る。図１において、差動増幅器１０は、例えばナショナ
ル・セミコンダクタ社製ＬＭ８３３の中の１回路分の比
較器を用いたもので、積分型増幅器構成であり、その反
転入力端子（（−）入力端子）に、入力抵抗器１２を介
して入力電圧信号Ｖiが入力される。差動増幅器１０の
非反転入力端子（（＋）入力端子）は、接地されてい
る。積分コンデンサ１４は、差動増幅器１０の出力端子
と（−）入力端子との間に介挿される。差動増幅器１０
の出力端子は、差動増幅器１６の（＋）入力端子と差動
増幅器１８の（−）入力端子とにそれぞれ結合される。
差動増幅器１６の（−）入力端子は、一定の出力電圧Ｖ
h を供給するヒステリシス電圧源２０（電池として示
す）の一方の端子に結合されている。ヒステリシス電圧
源２０の他方の端子は、差動増幅器１８の（＋）入力端
子に接続されるとともに接地されている。差動増幅器１
６、１８は、それぞれ例えばナショナル・セミコンダク
タ社製ＬＭ３１９の中の１回路分の差動増幅器で構成さ
れる。差動増幅器１６、１８をこのように接続すること
によってウインドウ比較器２２が構成される。このウイ
ンドウ比較器２２の出力端子２４、２６は、差動増幅器
１０からの出力信号がＶh よりも高いか、または接地レ
ベルよりも低いかに応じて、ＳＲフリップフロップ２８
のＳ入力端子及びＲ入力端子に正に立ち上がるパルスを
供給する。フリップフロップ２８のＱ出力端子には、図
１のパルス幅変調器３０の変調幅パルスが出力される。
フリップフロップ２８は、例えばアール・シイ・エイ
（ＲＣＡ）社製ＣＤ４０１１の４回路のＮＡＮＤゲート
の中の２回路分で構成される。音響用Ｄ級増幅器におい
て、これらの信号は、基本増幅器、すなわち電力増幅器
３２に供給される。電力増幅器３２の出力は、主抵抗負
荷３８に対して直列接続されたインダクタ３４と並列接
続されたコンデンサ３６とからなるローパスフィルタを
介して供給される。なお、主抵抗負荷３８は、例えば可
動コイル型スピーカのボイスコイルで構成される。電力
増幅器３２の出力端子は、フィードバック抵抗器３９を
介して差動増幅器１０の（−）入力端子に接続される。
この回路の問題点は上述の通りである。パルス幅変調器
３０の低下した動作周波数ｆpwm は、ローパスフィルタ
３４、３６を通過して、トランスデューサであるボイス
コイル３８の音声出力に現れる可能性がある。
【００１３】図２の回路において、ヒステリシス電圧Ｖ
h は、パルス幅変調器３０の動作周波数ｆpwm が入力電
圧Ｖi の範囲にわたって一定に保持されるように、Ｖi
に対して補償するように変化される。図２に示すよう
に、アナログ乗算器が、以下に示す関係に従って変化す
るヒステリシス電圧Ｖh´を供給するために用いられ
る。
h は、パルス幅変調器３０の動作周波数ｆpwm が入力電
圧Ｖi の範囲にわたって一定に保持されるように、Ｖi
に対して補償するように変化される。図２に示すよう
に、アナログ乗算器が、以下に示す関係に従って変化す
るヒステリシス電圧Ｖh´を供給するために用いられ
る。
【００１４】
【数２】
ここで、Ｋは定数である。乗算器に対する入力は、Ｋ
（Ｖs −Ｖi ）及びＫ（Ｖs ＋Ｖi ）であり、これらは
容易に求めることができる。Ｖh´を上記の式（１）に
代入すると、図２に示す回路の動作周波数ｆpwm は、以
下の式で表される。
（Ｖs −Ｖi ）及びＫ（Ｖs ＋Ｖi ）であり、これらは
容易に求めることができる。Ｖh´を上記の式（１）に
代入すると、図２に示す回路の動作周波数ｆpwm は、以
下の式で表される。
【００１５】
【数３】
最終的な形の式（３）において、すべての項が定数とな
ることが分かる。従って、ｆpwm は、Ｖi に関わらず一
定となる。
ることが分かる。従って、ｆpwm は、Ｖi に関わらず一
定となる。
【００１６】図２に示した改良されたＤ級増幅器におい
て、図１に示した構成部材と同一または同様の機能を行
う構成部材は、図１と同一の参照符号で示されている。
ヒステリシス電圧（Ｖh ´）供給源４２は、第１の差動
増幅器４４と、第２の差動増幅器４６と、乗算器４８と
を有している。入力電圧Ｖi は、第１の差動増幅器４４
の（＋）入力端子と第２の差動増幅器４６の（−）入力
端子とに接続されている。第１の差動増幅器４４の
（−）入力端子は、−Ｖs 端子に接続される。第２の差
動増幅器４６の（＋）入力端子は、＋Ｖs 端子に接続さ
れる。従って、第１及び第２の差動増幅器４４、４６の
出力端子に現れる信号は、それぞれＫ（Ｖs＋Ｖi ）、
Ｋ（Ｖs −Ｖi ）となる。なお、Ｋは第１及び第２の差
動増幅器４４、４６のゲインを示す定数である。これら
の信号は、乗算器４８の二つの入力端子に接続され、上
記の式（３）で必要とされるＫ２（Ｖs −Ｖi ）（Ｖs
＋Ｖi）すなわちヒステリシス電圧信号Ｖh ´をウイン
ドウ比較器２２に供給する。従って、図２に示す実施形
態において、パルス幅変調器４０の動作周波数ｆpwm は
一定となり、入力電圧Ｖi によって変化しないものとな
る。第１及び第２の差動増幅器４４、４６及び乗算器４
８は、例えば、ローム（ROHM）社製ＢＡ６１１０相互コ
ンダクタンス演算増幅器によって、一体化して実現する
ことができる。
て、図１に示した構成部材と同一または同様の機能を行
う構成部材は、図１と同一の参照符号で示されている。
ヒステリシス電圧（Ｖh ´）供給源４２は、第１の差動
増幅器４４と、第２の差動増幅器４６と、乗算器４８と
を有している。入力電圧Ｖi は、第１の差動増幅器４４
の（＋）入力端子と第２の差動増幅器４６の（−）入力
端子とに接続されている。第１の差動増幅器４４の
（−）入力端子は、−Ｖs 端子に接続される。第２の差
動増幅器４６の（＋）入力端子は、＋Ｖs 端子に接続さ
れる。従って、第１及び第２の差動増幅器４４、４６の
出力端子に現れる信号は、それぞれＫ（Ｖs＋Ｖi ）、
Ｋ（Ｖs −Ｖi ）となる。なお、Ｋは第１及び第２の差
動増幅器４４、４６のゲインを示す定数である。これら
の信号は、乗算器４８の二つの入力端子に接続され、上
記の式（３）で必要とされるＫ２（Ｖs −Ｖi ）（Ｖs
＋Ｖi）すなわちヒステリシス電圧信号Ｖh ´をウイン
ドウ比較器２２に供給する。従って、図２に示す実施形
態において、パルス幅変調器４０の動作周波数ｆpwm は
一定となり、入力電圧Ｖi によって変化しないものとな
る。第１及び第２の差動増幅器４４、４６及び乗算器４
８は、例えば、ローム（ROHM）社製ＢＡ６１１０相互コ
ンダクタンス演算増幅器によって、一体化して実現する
ことができる。
【００１７】図３に示すように、Ｄ級増幅器は、一般に
プッシュプル型出力段を採用している。図示の形式のプ
ッシュプル構成における各ＦＥＴは、実際には逆並列に
結合されたＦＥＴスイッチとダイオードとの組合せで構
成される。スイッチング動作中に、閉じられているスイ
ッチは、しばしば、そのスイッチの反対側の順バイアス
ダイオードに逆電圧を印加しようとする。ダイオードに
蓄積された電荷により、ダイオードは瞬間的に短絡され
たと同様の機能をはたし、ダイオードに電荷がなくなる
まで非常に大きな逆電流（「シュートスルー(shoot thr
ough) 」電流）を発生する。電荷が消失すると、大電流
が非常に急激に停止され、無線周波数帯域のエネルギー
が送出される。このエネルギーは、こうした回路の動作
に付随する望ましくない無線周波干渉（ＲＦＩ）を生じ
る主な要因となる。
プッシュプル型出力段を採用している。図示の形式のプ
ッシュプル構成における各ＦＥＴは、実際には逆並列に
結合されたＦＥＴスイッチとダイオードとの組合せで構
成される。スイッチング動作中に、閉じられているスイ
ッチは、しばしば、そのスイッチの反対側の順バイアス
ダイオードに逆電圧を印加しようとする。ダイオードに
蓄積された電荷により、ダイオードは瞬間的に短絡され
たと同様の機能をはたし、ダイオードに電荷がなくなる
まで非常に大きな逆電流（「シュートスルー(shoot thr
ough) 」電流）を発生する。電荷が消失すると、大電流
が非常に急激に停止され、無線周波数帯域のエネルギー
が送出される。このエネルギーは、こうした回路の動作
に付随する望ましくない無線周波干渉（ＲＦＩ）を生じ
る主な要因となる。
【００１８】この問題を解消するために、図３に示すＤ
級増幅器は、例えば東芝アモビーズ（Toshiba Amobead
、登録商標）等の超高透磁性可飽和リアクトルビーズ
を各スイッチング用ＭＯＳＦＥＴのドレイン側導線に備
えている。これは、可飽和リアクトルを、各スイッチ及
びダイオードの組に対して直列に配置するものである。
動作中、スイッチング周期のほとんどの期間で、超高透
磁性可飽和リアクトルは、ゼロ電流にさらされるか若し
くは飽和状態となって、回路中において動作しない状態
となる。しかしながら、いずれかのダイオードが順接続
状態からゼロ電流状態を経て逆バイアス状態に変化する
場合、これに直列に接続された超高透磁性可飽和リアク
トルは非飽和状態となり、一時的にシュートスルー電流
の経路に十分なインピーダンスを与え、ダイオードに蓄
積された電荷がより小さい電流で放出されるようにす
る。ＲＦＩは、これにより劇的に低減される。さらに、
小さなＲＣスナバ回路を付加することにより、残りのリ
ンギング傾向を抑えることができる。
級増幅器は、例えば東芝アモビーズ（Toshiba Amobead
、登録商標）等の超高透磁性可飽和リアクトルビーズ
を各スイッチング用ＭＯＳＦＥＴのドレイン側導線に備
えている。これは、可飽和リアクトルを、各スイッチ及
びダイオードの組に対して直列に配置するものである。
動作中、スイッチング周期のほとんどの期間で、超高透
磁性可飽和リアクトルは、ゼロ電流にさらされるか若し
くは飽和状態となって、回路中において動作しない状態
となる。しかしながら、いずれかのダイオードが順接続
状態からゼロ電流状態を経て逆バイアス状態に変化する
場合、これに直列に接続された超高透磁性可飽和リアク
トルは非飽和状態となり、一時的にシュートスルー電流
の経路に十分なインピーダンスを与え、ダイオードに蓄
積された電荷がより小さい電流で放出されるようにす
る。ＲＦＩは、これにより劇的に低減される。さらに、
小さなＲＣスナバ回路を付加することにより、残りのリ
ンギング傾向を抑えることができる。
【００１９】ＲＦＩ生成エネルギーの発生を大幅に減少
することによって、従来の音響用Ｄ級増幅器に用いられ
ていたシールドされた金属収容体やフィードスルー(fee
dthrough) コンデンサを用いることなく優れたＲＦＩ性
能を得ることができる。
することによって、従来の音響用Ｄ級増幅器に用いられ
ていたシールドされた金属収容体やフィードスルー(fee
dthrough) コンデンサを用いることなく優れたＲＦＩ性
能を得ることができる。
【００２０】再度図３について説明すれば、本発明によ
る基本増幅器３２には、適切に予備増幅あるいは処理さ
れた信号が、論理駆動源５０より入力される。論理駆動
源５０は、図１及び図２のＳＲフリップフロップ２８を
有している。増幅器３２の駆動段は、最終の駆動反転増
幅器５２及び一対のＭＯＳＦＥＴスイッチ５４、５６を
有している。スイッチ５４、５６としては、例えば、モ
トローラ社製ＭＴＰ５０Ｎ０６Ｅ型ＭＯＳＦＥＴを使用
することができる。スイッチ５４、５６は、プッシュプ
ル構成で、信号を反転させる反転増幅器５２に接続され
ている。すなわち反転増幅器５２は、スイッチ５４のゲ
ートに入力される信号を反転するとともに、その反転さ
れた駆動信号をスイッチ５６のゲートに供給する。各ス
イッチ５４、５６には、それぞれ本体ダイオード５８、
６０が設けられている。ダイオード５８、６０は、スイ
ッチ５４、５６の形成時にこれらのスイッチ５４、５６
を形成する材料によって形成されるので、素子５４、５
８は同一のパッケージ内に形成され、素子５６、６０も
同一のパッケージ内に形成される。この結果、素子５
４、５８間または素子５６、６０間には外部導線は不要
である。ＭＯＳＦＥＴスイッチ５４のドレイン側導線と
ダイオード５８のカソードとは、適当な導体６２を介し
て＋Ｖs 供給端子に接続されている。ＭＯＳＦＥＴスイ
ッチ５４のソース側導線とダイオード５８のアノードと
は、直列インダクタ３４を介してコンデンサ３６と負荷
３８の並列回路に接続される。ＭＯＳＦＥＴスイッチ５
４のソース側導線とダイオード５８のアノードとは、適
当な導体６４によりＭＯＳＦＥＴスイッチ５６のドレイ
ン側導線及びダイオード６０のカソードにも接続されて
いる。ＭＯＳＦＥＴスイッチ５６のソース側導線とダイ
オード６０のアノードとは、−Ｖs 供給端子に接続され
ている。高透磁性ビーズ６６は、各導体６２、６４上に
配設される。ＭＯＳＦＥＴスイッチ５４、５６のスイッ
チング動作中に、ダイオード５８、６０の両端にかかる
電圧の極性が反転し、この反転の結果としてキャリアが
ダイオード５８、６０から放出され始めると、制御され
ないままに導体６２、６４に突入しようとするダイオー
ド５８、６０中の電流は、可飽和リアクトル６６によっ
て緩衝される。リアクトル６６は比較的低電流で飽和す
るので、導体６２、６４中の電流が影響を受けるのは、
導体６２、６４の電流の流れの方向が反転する期間のみ
となる。残りの期間、すなわち大きな電流が流れている
か、または導体６２、６４に電流が流れていない期間に
おいては、可飽和リアクトル６６は、図３の回路につい
て設けられていないのと同じである。
る基本増幅器３２には、適切に予備増幅あるいは処理さ
れた信号が、論理駆動源５０より入力される。論理駆動
源５０は、図１及び図２のＳＲフリップフロップ２８を
有している。増幅器３２の駆動段は、最終の駆動反転増
幅器５２及び一対のＭＯＳＦＥＴスイッチ５４、５６を
有している。スイッチ５４、５６としては、例えば、モ
トローラ社製ＭＴＰ５０Ｎ０６Ｅ型ＭＯＳＦＥＴを使用
することができる。スイッチ５４、５６は、プッシュプ
ル構成で、信号を反転させる反転増幅器５２に接続され
ている。すなわち反転増幅器５２は、スイッチ５４のゲ
ートに入力される信号を反転するとともに、その反転さ
れた駆動信号をスイッチ５６のゲートに供給する。各ス
イッチ５４、５６には、それぞれ本体ダイオード５８、
６０が設けられている。ダイオード５８、６０は、スイ
ッチ５４、５６の形成時にこれらのスイッチ５４、５６
を形成する材料によって形成されるので、素子５４、５
８は同一のパッケージ内に形成され、素子５６、６０も
同一のパッケージ内に形成される。この結果、素子５
４、５８間または素子５６、６０間には外部導線は不要
である。ＭＯＳＦＥＴスイッチ５４のドレイン側導線と
ダイオード５８のカソードとは、適当な導体６２を介し
て＋Ｖs 供給端子に接続されている。ＭＯＳＦＥＴスイ
ッチ５４のソース側導線とダイオード５８のアノードと
は、直列インダクタ３４を介してコンデンサ３６と負荷
３８の並列回路に接続される。ＭＯＳＦＥＴスイッチ５
４のソース側導線とダイオード５８のアノードとは、適
当な導体６４によりＭＯＳＦＥＴスイッチ５６のドレイ
ン側導線及びダイオード６０のカソードにも接続されて
いる。ＭＯＳＦＥＴスイッチ５６のソース側導線とダイ
オード６０のアノードとは、−Ｖs 供給端子に接続され
ている。高透磁性ビーズ６６は、各導体６２、６４上に
配設される。ＭＯＳＦＥＴスイッチ５４、５６のスイッ
チング動作中に、ダイオード５８、６０の両端にかかる
電圧の極性が反転し、この反転の結果としてキャリアが
ダイオード５８、６０から放出され始めると、制御され
ないままに導体６２、６４に突入しようとするダイオー
ド５８、６０中の電流は、可飽和リアクトル６６によっ
て緩衝される。リアクトル６６は比較的低電流で飽和す
るので、導体６２、６４中の電流が影響を受けるのは、
導体６２、６４の電流の流れの方向が反転する期間のみ
となる。残りの期間、すなわち大きな電流が流れている
か、または導体６２、６４に電流が流れていない期間に
おいては、可飽和リアクトル６６は、図３の回路につい
て設けられていないのと同じである。
【００２１】次に、より詳細な図４について説明する。
図示された集積回路及び素子中に示されたピン番号は、
既に特定されまたはここで特定される特定の集積回路及
び素子についてのものを示している。しかしながら、こ
れは、特定された集積回路及び素子による機能を実現す
るために、図示の集積回路及び素子以外に採用できる集
積回路及び素子がないことを示すものではなく、またそ
れを示唆するものでもない。
図示された集積回路及び素子中に示されたピン番号は、
既に特定されまたはここで特定される特定の集積回路及
び素子についてのものを示している。しかしながら、こ
れは、特定された集積回路及び素子による機能を実現す
るために、図示の集積回路及び素子以外に採用できる集
積回路及び素子がないことを示すものではなく、またそ
れを示唆するものでもない。
【００２２】入力信号Ｖi におけるコモンモードノイズ
除去は、例えばナショナル・セミコンダクタ社製ＬＭ８
３３の中の１回路分の入力差動増幅器８０によって行わ
れる。Ｖi は、差動増幅器８０の（＋）及び（−）入力
端子に接続される。同じ１０ｋΩの入力抵抗器１２'
は、Ｖi 端子と差動増幅器８０の（＋）及び（−）入力
端子との間にそれぞれ直列に設けられる。２２．１ｋΩ
の抵抗器及び４７ｐＦのコンデンサの並列回路を含むフ
ィードバック回路は、差動増幅器８０の出力端子とその
（−）入力端子との間に介挿されている。同一のＲＣ並
列回路は、差動増幅器８０の（＋）入力端子と共通信号
線との間に接続されている。
除去は、例えばナショナル・セミコンダクタ社製ＬＭ８
３３の中の１回路分の入力差動増幅器８０によって行わ
れる。Ｖi は、差動増幅器８０の（＋）及び（−）入力
端子に接続される。同じ１０ｋΩの入力抵抗器１２'
は、Ｖi 端子と差動増幅器８０の（＋）及び（−）入力
端子との間にそれぞれ直列に設けられる。２２．１ｋΩ
の抵抗器及び４７ｐＦのコンデンサの並列回路を含むフ
ィードバック回路は、差動増幅器８０の出力端子とその
（−）入力端子との間に介挿されている。同一のＲＣ並
列回路は、差動増幅器８０の（＋）入力端子と共通信号
線との間に接続されている。
【００２３】差動増幅器８０の出力端子及び共通信号線
は、同じ３．６５ｋΩの抵抗器を介してそれぞれ積分差
動増幅器１０の（−）及び（＋）入力端子に接続されて
いる。前述のように、積分差動増幅器１０もまた、例え
ばＬＭ８３３の中の１回路分、例えば図示の回路にあっ
ては、同一のＬＭ８３３素子の中の差動増幅器８０とし
て使用されるものの残りの１回路分で構成される。従っ
て、＋Ｖs は、差動増幅器８０の８番ピンに接続されて
いるものとして示され、図示の実施形態においてはシャ
シー電圧である−Ｖs は、差動増幅器１０の４番ピンに
接続されるものとして示されている。これらの差動増幅
器に対する残りの電源接続は、これらが実現される集積
回路チップに対して行われる。０．００３３μＦの積分
コンデンサ１４は、差動増幅器１０の出力端子とその
（−）入力端子間に介挿される。差動増幅器１０の
（＋）入力端子は、０．００１５μＦのコンデンサを介
して差動増幅器１６の（−）入力端子に接続され、０．
００１５μＦのコンデンサを介して共通信号線に接続さ
れる。前述の通り、差動増幅器１６、１８は、ウインド
ウ比較器２２として構成され、ナショナル・セミコンダ
クタ社製ＬＭ３１９集積回路を用いて実現される。この
集積回路の電源供給端子である１１番ピンは＋Ｖs供給
端子に、３，６，８番ピンは−Ｖs 供給端子（シャシ
ー）にそれぞれ接続されている。
は、同じ３．６５ｋΩの抵抗器を介してそれぞれ積分差
動増幅器１０の（−）及び（＋）入力端子に接続されて
いる。前述のように、積分差動増幅器１０もまた、例え
ばＬＭ８３３の中の１回路分、例えば図示の回路にあっ
ては、同一のＬＭ８３３素子の中の差動増幅器８０とし
て使用されるものの残りの１回路分で構成される。従っ
て、＋Ｖs は、差動増幅器８０の８番ピンに接続されて
いるものとして示され、図示の実施形態においてはシャ
シー電圧である−Ｖs は、差動増幅器１０の４番ピンに
接続されるものとして示されている。これらの差動増幅
器に対する残りの電源接続は、これらが実現される集積
回路チップに対して行われる。０．００３３μＦの積分
コンデンサ１４は、差動増幅器１０の出力端子とその
（−）入力端子間に介挿される。差動増幅器１０の
（＋）入力端子は、０．００１５μＦのコンデンサを介
して差動増幅器１６の（−）入力端子に接続され、０．
００１５μＦのコンデンサを介して共通信号線に接続さ
れる。前述の通り、差動増幅器１６、１８は、ウインド
ウ比較器２２として構成され、ナショナル・セミコンダ
クタ社製ＬＭ３１９集積回路を用いて実現される。この
集積回路の電源供給端子である１１番ピンは＋Ｖs供給
端子に、３，６，８番ピンは−Ｖs 供給端子（シャシ
ー）にそれぞれ接続されている。
【００２４】各差動増幅器１６、１８の出力端子２４、
２６は、ＳＲフリップフロップ２８のＳ及びＲ入力端子
にそれぞれ接続されている。フリップフロップ２８は、
ＲＣＡ社製ＣＤ４０１１Ｂ型２入力ＮＡＮＤゲート集積
回路の中の２回路分の２入力ＮＡＮＤゲート８４、８６
で構成される。３ｋΩのプルアップ抵抗器は、フリップ
フロップ２８のＳ及びＲ入力端子、６及び１番ピンを、
スイッチと連動した＋Ｖs に接続している。フリップフ
ロップ２８の１４番ピンもまた、スイッチと連動した＋
Ｖs に接続されている。フリップフロップ２８の７番ピ
ンは、−Ｖs （シャシー）に接続される。ＮＡＮＤゲー
ト８４の出力端子は、ＮＡＮＤゲート８６の残りの入力
端子に接続され、ＮＡＮＤゲート８６の出力端子は、Ｎ
ＡＮＤゲート８４の残りの入力端子に接続される。ＣＤ
４０１１Ｂの残りの２回路分のＮＡＮＤゲートのそれぞ
れの入力端子は−Ｖs に接続され、その出力端子はオー
プンとなっている。
２６は、ＳＲフリップフロップ２８のＳ及びＲ入力端子
にそれぞれ接続されている。フリップフロップ２８は、
ＲＣＡ社製ＣＤ４０１１Ｂ型２入力ＮＡＮＤゲート集積
回路の中の２回路分の２入力ＮＡＮＤゲート８４、８６
で構成される。３ｋΩのプルアップ抵抗器は、フリップ
フロップ２８のＳ及びＲ入力端子、６及び１番ピンを、
スイッチと連動した＋Ｖs に接続している。フリップフ
ロップ２８の１４番ピンもまた、スイッチと連動した＋
Ｖs に接続されている。フリップフロップ２８の７番ピ
ンは、−Ｖs （シャシー）に接続される。ＮＡＮＤゲー
ト８４の出力端子は、ＮＡＮＤゲート８６の残りの入力
端子に接続され、ＮＡＮＤゲート８６の出力端子は、Ｎ
ＡＮＤゲート８４の残りの入力端子に接続される。ＣＤ
４０１１Ｂの残りの２回路分のＮＡＮＤゲートのそれぞ
れの入力端子は−Ｖs に接続され、その出力端子はオー
プンとなっている。
【００２５】出力ＦＥＴは、２回路の相互に同一の出力
駆動回路８８、９０により駆動される。なお、以下の説
明においては、一方の出力駆動回路のみに関して詳述す
る。フリップフロップ２８のＱ出力である４番ピンは、
ＦＥＴ９２のゲート電極に接続される。このＦＥＴ９２
は、例えば２Ｎ７０００型ＦＥＴで構成される。ＦＥＴ
９２のソースは−Ｖs に接続され、ドレインは１ｋΩの
抵抗器を介して、以下に説明する要領で発生される＋３
Ｖs に接続される。ＦＥＴ９２のドレインはまた、８２
Ωの抵抗器を介して、相補形ＮＰＮ及びＰＮＰトランジ
スタ９４、９６の結合されたベースに接続される。これ
らのＮＰＮ及びＰＮＰトランジスタ９４、９６は、例え
ば２Ｎ４４０１及び２Ｎ４４０３型トランジスタでそれ
ぞれ構成される。トランジスタ９４のコレクタは＋３Ｖ
s に接続される。トランジスタ９６のコレクタは、−Ｖ
s に接続される。これらのトランジスタ９４、９６のエ
ミッタは、相互に接続されて駆動回路８８の出力端子９
８を構成する。駆動回路９０の対応する出力端子は、参
照符号１００で示されている。
駆動回路８８、９０により駆動される。なお、以下の説
明においては、一方の出力駆動回路のみに関して詳述す
る。フリップフロップ２８のＱ出力である４番ピンは、
ＦＥＴ９２のゲート電極に接続される。このＦＥＴ９２
は、例えば２Ｎ７０００型ＦＥＴで構成される。ＦＥＴ
９２のソースは−Ｖs に接続され、ドレインは１ｋΩの
抵抗器を介して、以下に説明する要領で発生される＋３
Ｖs に接続される。ＦＥＴ９２のドレインはまた、８２
Ωの抵抗器を介して、相補形ＮＰＮ及びＰＮＰトランジ
スタ９４、９６の結合されたベースに接続される。これ
らのＮＰＮ及びＰＮＰトランジスタ９４、９６は、例え
ば２Ｎ４４０１及び２Ｎ４４０３型トランジスタでそれ
ぞれ構成される。トランジスタ９４のコレクタは＋３Ｖ
s に接続される。トランジスタ９６のコレクタは、−Ｖ
s に接続される。これらのトランジスタ９４、９６のエ
ミッタは、相互に接続されて駆動回路８８の出力端子９
８を構成する。駆動回路９０の対応する出力端子は、参
照符号１００で示されている。
【００２６】図３の実施形態における各出力トランジス
タ５４、５６及びこれに接続されるフライバックダイオ
ード５８、６０は、図４の実施形態においてはそれぞれ
対のＦＥＴ５４−１と５４−２、及びＦＥＴ５６−１と
５６−２で構成される。前述のように、フライバックダ
イオードは、ＦＥＴの製造過程でＦＥＴ内に内蔵され
る。ＦＥＴ５４−１、５４−２は、第１の状態で（ＦＥ
Ｔ５４−１のソースの正電位がＦＥＴ５４−２のドレイ
ンの電位よりも高くなる時に）、＋Ｖs と−Ｖs端子間
の０．０１μＦのコンデンサ１０２を充電するための経
路として機能する。ＦＥＴ５６−１及び５６−２は、第
１の状態で、コンデンサ１０２の放電経路を形成し、第
２の状態で（ＦＥＴ５６−２のソースの正電位がＦＥＴ
５６−１のドレインの電位よりも高くなる時に）、＋Ｖ
s と−Ｖs 端子間のコンデンサ１０２を充電するための
経路として機能する。ＦＥＴ５４−１及び５６−２のド
レインは＋Ｖs に接続される。ＦＥＴ５４−２及び５６
−１のソースは、−Ｖs に接続される。ＦＥＴ５４−１
のソース及び５６−１のドレインは、それぞれコンデン
サ１０２及び１Ωのリンギング抑制用直列抵抗器１０４
を介してＦＥＴ５４−２のドレイン及び５６−２のソー
スに接続されている。ＦＥＴ５４−１及び５４−２のゲ
ートは、端子１００に接続されている。ＦＥＴ５６−１
及び５６−２のゲートは、端子９８に接続されている。
このようにＦＥＴ５４−１、５４−２、５６−１及び５
６−２は、フリップフロップ２８のＱ端子（４番ピン）
及び反転Ｑ端子（３番ピン）におけるスイッチング電圧
に基づいて、＋Ｖs 及び−Ｖs 端子間でコンデンサ１０
２の電圧を昇降駆動する。ＦＥＴ５４−１のソース及び
ＦＥＴ５４−２のドレインから１０ｋΩのフィードバッ
ク抵抗器３９´、３９´を介して差動増幅器１０の
（＋）及び（−）入力端子へのフィードバック回路がそ
れぞれ形成される。
タ５４、５６及びこれに接続されるフライバックダイオ
ード５８、６０は、図４の実施形態においてはそれぞれ
対のＦＥＴ５４−１と５４−２、及びＦＥＴ５６−１と
５６−２で構成される。前述のように、フライバックダ
イオードは、ＦＥＴの製造過程でＦＥＴ内に内蔵され
る。ＦＥＴ５４−１、５４−２は、第１の状態で（ＦＥ
Ｔ５４−１のソースの正電位がＦＥＴ５４−２のドレイ
ンの電位よりも高くなる時に）、＋Ｖs と−Ｖs端子間
の０．０１μＦのコンデンサ１０２を充電するための経
路として機能する。ＦＥＴ５６−１及び５６−２は、第
１の状態で、コンデンサ１０２の放電経路を形成し、第
２の状態で（ＦＥＴ５６−２のソースの正電位がＦＥＴ
５６−１のドレインの電位よりも高くなる時に）、＋Ｖ
s と−Ｖs 端子間のコンデンサ１０２を充電するための
経路として機能する。ＦＥＴ５４−１及び５６−２のド
レインは＋Ｖs に接続される。ＦＥＴ５４−２及び５６
−１のソースは、−Ｖs に接続される。ＦＥＴ５４−１
のソース及び５６−１のドレインは、それぞれコンデン
サ１０２及び１Ωのリンギング抑制用直列抵抗器１０４
を介してＦＥＴ５４−２のドレイン及び５６−２のソー
スに接続されている。ＦＥＴ５４−１及び５４−２のゲ
ートは、端子１００に接続されている。ＦＥＴ５６−１
及び５６−２のゲートは、端子９８に接続されている。
このようにＦＥＴ５４−１、５４−２、５６−１及び５
６−２は、フリップフロップ２８のＱ端子（４番ピン）
及び反転Ｑ端子（３番ピン）におけるスイッチング電圧
に基づいて、＋Ｖs 及び−Ｖs 端子間でコンデンサ１０
２の電圧を昇降駆動する。ＦＥＴ５４−１のソース及び
ＦＥＴ５４−２のドレインから１０ｋΩのフィードバッ
ク抵抗器３９´、３９´を介して差動増幅器１０の
（＋）及び（−）入力端子へのフィードバック回路がそ
れぞれ形成される。
【００２７】スピーカ（ボイスコイル）３８及びこれに
関連する回路１０６は、コンデンサ１０２と抵抗器１０
４とからなるＲＣ直列回路に対して並列に接続される。
関連する回路１０６は、ＦＥＴ５４−２及び５６−２の
各々のドレインと直列の１回巻きの可飽和リアクトル６
６を含んでいる。リアクトル６６は、相互に逆向きに設
けられ、回路１０６中において電流の流れに変化が生じ
た場合に、リアクトル６６中の磁界が相互に打ち消し合
うように構成される。９回巻きのインダクタ３４−１、
３４−２は各リアクトル６６とスピーカ３８の各端子と
の間に直列に接続される。一対の０．３９μＦのコンデ
ンサ３６−１、３６−２は、スピーカ３８の両端子間に
直列に接続される。２．２μＦのコンデンサ３６−３
は、直列のコンデンサ３６−１、３６−２と並列に接続
される。コンデンサ３６−１と３６−２との接続点は、
−Ｖs 端子に接続される。
関連する回路１０６は、コンデンサ１０２と抵抗器１０
４とからなるＲＣ直列回路に対して並列に接続される。
関連する回路１０６は、ＦＥＴ５４−２及び５６−２の
各々のドレインと直列の１回巻きの可飽和リアクトル６
６を含んでいる。リアクトル６６は、相互に逆向きに設
けられ、回路１０６中において電流の流れに変化が生じ
た場合に、リアクトル６６中の磁界が相互に打ち消し合
うように構成される。９回巻きのインダクタ３４−１、
３４−２は各リアクトル６６とスピーカ３８の各端子と
の間に直列に接続される。一対の０．３９μＦのコンデ
ンサ３６−１、３６−２は、スピーカ３８の両端子間に
直列に接続される。２．２μＦのコンデンサ３６−３
は、直列のコンデンサ３６−１、３６−２と並列に接続
される。コンデンサ３６−１と３６−２との接続点は、
−Ｖs 端子に接続される。
【００２８】動作中には、インダクタ３４−１、３４−
２の磁界に蓄積されるエネルギーの回生によって抵抗器
１０４とコンデンサ１０２とのＲＣ直列回路にスイッチ
ングパルスが生じる。これらのパルスは、１８μＦ，Ｄ
Ｃ３５Ｖのコンデンサ１１４、１１６を介してダイオー
ドブリッジ全波整流器１１７に接続される。この整流器
１１７は、２０Ωの抵抗器を介してスイッチと連動した
＋Ｖs 端子に接続されている。整流器１１７は、これら
のパルスを整流して＋３Ｖs の電源を供給する。＋３Ｖ
s の電源は、１２０μＦ，ＤＣ３５Ｖのコンデンサ１１
８により濾波され、蓄積される。このコンデンサ１１８
から、＋３Ｖs が駆動回路８８、９０に供給される。
２の磁界に蓄積されるエネルギーの回生によって抵抗器
１０４とコンデンサ１０２とのＲＣ直列回路にスイッチ
ングパルスが生じる。これらのパルスは、１８μＦ，Ｄ
Ｃ３５Ｖのコンデンサ１１４、１１６を介してダイオー
ドブリッジ全波整流器１１７に接続される。この整流器
１１７は、２０Ωの抵抗器を介してスイッチと連動した
＋Ｖs 端子に接続されている。整流器１１７は、これら
のパルスを整流して＋３Ｖs の電源を供給する。＋３Ｖ
s の電源は、１２０μＦ，ＤＣ３５Ｖのコンデンサ１１
８により濾波され、蓄積される。このコンデンサ１１８
から、＋３Ｖs が駆動回路８８、９０に供給される。
【００２９】次に、Ｋ２（Ｖs ＋Ｖi ）（Ｖs −Ｖi ）
発生器４２に関して説明する。Ｋ２（Ｖs ＋Ｖi ）（Ｖ
s −Ｖi ）発生器４２は、相互コンダクタンス演算増幅
器１２０を含んでおり、この相互コンダクタンス演算増
幅器は、例えばローム社製ＢＡ６１１０集積回路１２２
で構成される。集積回路１２２のＩabc 端子である４番
ピンは、１０ｋΩの直列抵抗器を介して差動増幅器８０
の出力端子に接続されて、Ｖi 信号を受ける。さらに、
Ｖi は、１０ｋΩの直列抵抗器を介して差動増幅器８０
の出力端子から集積回路１２２の（＋）入力端子（１番
ピン）に接続される。＋Ｖs は、１０ｋΩの直列抵抗器
を介して集積回路１２２のＩd 端子（３番ピン）に接続
されるとともに、２個直列の順バイアスダイオード（例
えば１ＳＳ１３３型ダイオード）と１０ｋΩの直列抵抗
器とを介して集積回路１２２の（−）入力端子（２番ピ
ン）に接続される。＋Ｖs はまた、集積回路１２２の７
及び９番ピンに接続される。一方、−Ｖs は、集積回路
１２２の５番ピンに接続される。相互コンダクタンス演
算増幅器１２０の出力端子である６番ピンは、１５ｋΩ
の抵抗器を介して回路の共通信号線に、２０ｐＦのコン
デンサを介して−Ｖs （シャシー）に、３００ｋΩの抵
抗器を介して＋Ｖs に、そしてゲイン１のバッファ増幅
器として構成される差動増幅器１２４の（＋）入力端子
に接続されている。すなわち、増幅器１２４の出力端子
は、それ自身の（−）入力端子に接続されている。差動
増幅器１２４からの出力信号は、差動増幅器１６の
（−）入力端子に入力される。差動増幅器１２４は、例
えば、モトローラ社製のＭＣ３４０７４型４回路入り集
積回路演算増幅器の１回路分で構成することができる。
発生器４２に関して説明する。Ｋ２（Ｖs ＋Ｖi ）（Ｖ
s −Ｖi ）発生器４２は、相互コンダクタンス演算増幅
器１２０を含んでおり、この相互コンダクタンス演算増
幅器は、例えばローム社製ＢＡ６１１０集積回路１２２
で構成される。集積回路１２２のＩabc 端子である４番
ピンは、１０ｋΩの直列抵抗器を介して差動増幅器８０
の出力端子に接続されて、Ｖi 信号を受ける。さらに、
Ｖi は、１０ｋΩの直列抵抗器を介して差動増幅器８０
の出力端子から集積回路１２２の（＋）入力端子（１番
ピン）に接続される。＋Ｖs は、１０ｋΩの直列抵抗器
を介して集積回路１２２のＩd 端子（３番ピン）に接続
されるとともに、２個直列の順バイアスダイオード（例
えば１ＳＳ１３３型ダイオード）と１０ｋΩの直列抵抗
器とを介して集積回路１２２の（−）入力端子（２番ピ
ン）に接続される。＋Ｖs はまた、集積回路１２２の７
及び９番ピンに接続される。一方、−Ｖs は、集積回路
１２２の５番ピンに接続される。相互コンダクタンス演
算増幅器１２０の出力端子である６番ピンは、１５ｋΩ
の抵抗器を介して回路の共通信号線に、２０ｐＦのコン
デンサを介して−Ｖs （シャシー）に、３００ｋΩの抵
抗器を介して＋Ｖs に、そしてゲイン１のバッファ増幅
器として構成される差動増幅器１２４の（＋）入力端子
に接続されている。すなわち、増幅器１２４の出力端子
は、それ自身の（−）入力端子に接続されている。差動
増幅器１２４からの出力信号は、差動増幅器１６の
（−）入力端子に入力される。差動増幅器１２４は、例
えば、モトローラ社製のＭＣ３４０７４型４回路入り集
積回路演算増幅器の１回路分で構成することができる。
【００３０】図４の回路の適当な位置にミュートトラン
ジスタを配置することができる。これらは、コレクタ及
びエミッタがコンデンサ１４の両端に接続され、ベース
が１０ｋΩの抵抗器を介して適当なミュート信号源に接
続されたトランジスタ１２６を含んでいる。トランジス
タ１２６のベースにミュート信号が与えられると、コン
デンサ１４の両端の電圧が短絡される。ミュートトラン
ジスタ１２８のコレクタは、相互コンダクタンス演算増
幅器１２０のＩabc 端子に接続される。トランジスタ１
２８のベースは、１００ｋΩの抵抗器を介してミュート
信号源に接続され、さらに０．０４７μＦのコンデンサ
を介して−Ｖs に接続される。トランジスタ１２８のエ
ミッタも−Ｖs に接続されている。トランジスタ１２８
のベースにミュート信号が与えられると、相互コンダク
タンス演算増幅器１２０のＩabc信号（４番ピン）が−
Ｖs に短絡される。トランジスタ１２６及び１２８は、
例えば２Ｎ３９０４型トランジスタで構成される。
ジスタを配置することができる。これらは、コレクタ及
びエミッタがコンデンサ１４の両端に接続され、ベース
が１０ｋΩの抵抗器を介して適当なミュート信号源に接
続されたトランジスタ１２６を含んでいる。トランジス
タ１２６のベースにミュート信号が与えられると、コン
デンサ１４の両端の電圧が短絡される。ミュートトラン
ジスタ１２８のコレクタは、相互コンダクタンス演算増
幅器１２０のＩabc 端子に接続される。トランジスタ１
２８のベースは、１００ｋΩの抵抗器を介してミュート
信号源に接続され、さらに０．０４７μＦのコンデンサ
を介して−Ｖs に接続される。トランジスタ１２８のエ
ミッタも−Ｖs に接続されている。トランジスタ１２８
のベースにミュート信号が与えられると、相互コンダク
タンス演算増幅器１２０のＩabc信号（４番ピン）が−
Ｖs に短絡される。トランジスタ１２６及び１２８は、
例えば２Ｎ３９０４型トランジスタで構成される。
【００３１】もう一つのミュートトランジスタ１３０の
コレクタは、例えば１ＳＳ１３３型ダイオード等の適当
なダイオードを介して、各駆動回路８８及び９０のＦＥ
Ｔ９２のドレイン端子に接続される。トランジスタ１３
０のエミッタは、−Ｖs に接続される。トランジスタ１
３０のベースは、１０ｋΩの抵抗器を介してミュート信
号源に接続される。ミュート信号が与えられると、各駆
動回路８８、９０のトランジスタ９４、９６の駆動信号
が−Ｖs に短絡される。トランジスタ１３０は、例えば
２Ｎ４４０１型トランジスタで構成される。
コレクタは、例えば１ＳＳ１３３型ダイオード等の適当
なダイオードを介して、各駆動回路８８及び９０のＦＥ
Ｔ９２のドレイン端子に接続される。トランジスタ１３
０のエミッタは、−Ｖs に接続される。トランジスタ１
３０のベースは、１０ｋΩの抵抗器を介してミュート信
号源に接続される。ミュート信号が与えられると、各駆
動回路８８、９０のトランジスタ９４、９６の駆動信号
が−Ｖs に短絡される。トランジスタ１３０は、例えば
２Ｎ４４０１型トランジスタで構成される。
【００３２】図４の増幅器に好適な電源部の構成が図５
に示されている。多重ＬＣフィルタ１３２は、ＤＣ１２
Ｖの車両用電池等の２Ｖs 供給源に接続される。供給源
の負極端子は−Ｖs で示されている。フィルタ１３２
は、供給源両極間に介挿された０．０４７μＦのコンデ
ンサ１３４と、コンデンサ１３４の両端に接続された直
列の１００μＨのインダクタ１３６と１５００μＦ，Ｄ
Ｃ１６Ｖのコンデンサ１３８、及びコンデンサ１３４の
両端に接続された直列の１０μＨのインダクタ１４０と
３０００μＦ，ＤＣ１６Ｖのコンデンサ１４２とを有し
ている。インダクタ１４０とコンデンサ１４２との共通
端子に現れる電圧は、＋Ｖs として示されている。イン
ダクタ１４０とコンデンサ１４２との共通端子と−Ｖs
との間に設けられる１ｋΩの抵抗器１４４及びツェナー
ダイオード１４６（例えば１Ｎ５２４６Ｂ型ツェナーダ
イオード）の直列回路によって過電圧が防止される。抵
抗器１４４とツェナーダイオード１４６との接続点は、
１ｋΩの抵抗器を介してＰＮＰトランジスタ１４８のベ
ースに接続される。トランジスタ１４８は、例えば２Ｎ
３９０６型トランジスタで構成される。トランジスタ１
４８のエミッタは＋Ｖs に接続され、コレクタはＰＮＰ
トランジスタ１５０のベースに接続される。このＰＮＰ
トランジスタ１５０は、例えばモトローラ社製ＭＰＳ−
Ａ５６型トランジスタで構成される。トランジスタ１５
０のエミッタは＋Ｖs に接続される。トランジスタ１５
０のベースも、２ｋΩの抵抗器を介して＋Ｖs に接続さ
れるとともに、２ｋΩの抵抗器を介してＮＰＮトランジ
スタ１５２のコレクタに接続される。トランジスタ１５
２のエミッタは−Ｖs に接続される。トランジスタ１５
２のベースは、１０ｋΩの抵抗器を介してＯＮ／ＯＦＦ
信号供給源に接続される。トランジスタ１５２は、例え
ばモトローラ社製ＭＰＳ−Ａ０６型トランジスタで構成
される。
に示されている。多重ＬＣフィルタ１３２は、ＤＣ１２
Ｖの車両用電池等の２Ｖs 供給源に接続される。供給源
の負極端子は−Ｖs で示されている。フィルタ１３２
は、供給源両極間に介挿された０．０４７μＦのコンデ
ンサ１３４と、コンデンサ１３４の両端に接続された直
列の１００μＨのインダクタ１３６と１５００μＦ，Ｄ
Ｃ１６Ｖのコンデンサ１３８、及びコンデンサ１３４の
両端に接続された直列の１０μＨのインダクタ１４０と
３０００μＦ，ＤＣ１６Ｖのコンデンサ１４２とを有し
ている。インダクタ１４０とコンデンサ１４２との共通
端子に現れる電圧は、＋Ｖs として示されている。イン
ダクタ１４０とコンデンサ１４２との共通端子と−Ｖs
との間に設けられる１ｋΩの抵抗器１４４及びツェナー
ダイオード１４６（例えば１Ｎ５２４６Ｂ型ツェナーダ
イオード）の直列回路によって過電圧が防止される。抵
抗器１４４とツェナーダイオード１４６との接続点は、
１ｋΩの抵抗器を介してＰＮＰトランジスタ１４８のベ
ースに接続される。トランジスタ１４８は、例えば２Ｎ
３９０６型トランジスタで構成される。トランジスタ１
４８のエミッタは＋Ｖs に接続され、コレクタはＰＮＰ
トランジスタ１５０のベースに接続される。このＰＮＰ
トランジスタ１５０は、例えばモトローラ社製ＭＰＳ−
Ａ５６型トランジスタで構成される。トランジスタ１５
０のエミッタは＋Ｖs に接続される。トランジスタ１５
０のベースも、２ｋΩの抵抗器を介して＋Ｖs に接続さ
れるとともに、２ｋΩの抵抗器を介してＮＰＮトランジ
スタ１５２のコレクタに接続される。トランジスタ１５
２のエミッタは−Ｖs に接続される。トランジスタ１５
２のベースは、１０ｋΩの抵抗器を介してＯＮ／ＯＦＦ
信号供給源に接続される。トランジスタ１５２は、例え
ばモトローラ社製ＭＰＳ−Ａ０６型トランジスタで構成
される。
【００３３】トランジスタ１５０のコレクタは、スイッ
チと連動した＋Ｖs 供給源を形成する。トランジスタ１
５０のコレクタは、直列に接続された３３．２ｋΩの抵
抗器１５６及び６８．１ｋΩの抵抗器１５８を介して−
Ｖs （増幅器のシャシー）に接続される。抵抗器１５
６、１５８の共通端子は、差動増幅器１６０の（−）入
力端子に接続される。差動増幅器１６０の出力端子は、
６８０ｐＦのコンデンサを介してそれ自身の（−）入力
端子に接続されて出力のフィードバック回路を構成す
る。直列に接続された１ｋΩの抵抗器１６２及び５．１
ｋΩの抵抗器１６４は、トランジスタ１５０のコレクタ
を演算増幅器１６０の出力端子に接続する。トランジス
タ１６６（例えば２Ｎ４４０３型トランジスタ）のエミ
ッタは、トランジスタ１５０のコレクタに接続される。
トランジスタ１６６のベースは、抵抗器１６２、１６４
の共通端子に接続される。トランジスタ１６６のコレク
タは、１２０ｋΩの抵抗器１６５及び２．７ｋΩの抵抗
器１６７を含む直列分圧回路を介して−Ｖs に接続され
る。抵抗器１６５、１６７の接続点は、トランジスタ１
５２のベースに接続される。トランジスタ１６６のコレ
クタは、４個直列の順バイアスダイオード（例えば１Ｓ
Ｓ１３３型ダイオード）１６８及び５．１ｋΩの抵抗１
７０を介して−Ｖs に接続されている。ダイオード１６
８と抵抗器１７０の共通端子は、増幅器１６０の（＋）
入力端子に接続される。トランジスタ１６６のコレクタ
は、図５の安定化された＋Ｖs 供給端子を形成する。同
一のＲＣ並列回路１７１は、それぞれ１０ｋΩの抵抗器
１７２と０．０４７μＦのコンデンサ１７４とを有して
おり、安定化された＋Ｖs 端子と−Ｖs 端子との間に直
列に接続されている。これら２つのＲＣ回路１７１の共
通端子は差動増幅器１７６の（＋）入力端子に接続され
る。ＲＣ回路１７１は、＋Ｖs と−Ｖs との間の電圧を
１／２ずつに分割する。この電圧は、ゲイン１の増幅器
として構成されている増幅器１７６によって緩衝され、
図４、図５の回路の共通信号として増幅器１７６の出力
端子より供給される。
チと連動した＋Ｖs 供給源を形成する。トランジスタ１
５０のコレクタは、直列に接続された３３．２ｋΩの抵
抗器１５６及び６８．１ｋΩの抵抗器１５８を介して−
Ｖs （増幅器のシャシー）に接続される。抵抗器１５
６、１５８の共通端子は、差動増幅器１６０の（−）入
力端子に接続される。差動増幅器１６０の出力端子は、
６８０ｐＦのコンデンサを介してそれ自身の（−）入力
端子に接続されて出力のフィードバック回路を構成す
る。直列に接続された１ｋΩの抵抗器１６２及び５．１
ｋΩの抵抗器１６４は、トランジスタ１５０のコレクタ
を演算増幅器１６０の出力端子に接続する。トランジス
タ１６６（例えば２Ｎ４４０３型トランジスタ）のエミ
ッタは、トランジスタ１５０のコレクタに接続される。
トランジスタ１６６のベースは、抵抗器１６２、１６４
の共通端子に接続される。トランジスタ１６６のコレク
タは、１２０ｋΩの抵抗器１６５及び２．７ｋΩの抵抗
器１６７を含む直列分圧回路を介して−Ｖs に接続され
る。抵抗器１６５、１６７の接続点は、トランジスタ１
５２のベースに接続される。トランジスタ１６６のコレ
クタは、４個直列の順バイアスダイオード（例えば１Ｓ
Ｓ１３３型ダイオード）１６８及び５．１ｋΩの抵抗１
７０を介して−Ｖs に接続されている。ダイオード１６
８と抵抗器１７０の共通端子は、増幅器１６０の（＋）
入力端子に接続される。トランジスタ１６６のコレクタ
は、図５の安定化された＋Ｖs 供給端子を形成する。同
一のＲＣ並列回路１７１は、それぞれ１０ｋΩの抵抗器
１７２と０．０４７μＦのコンデンサ１７４とを有して
おり、安定化された＋Ｖs 端子と−Ｖs 端子との間に直
列に接続されている。これら２つのＲＣ回路１７１の共
通端子は差動増幅器１７６の（＋）入力端子に接続され
る。ＲＣ回路１７１は、＋Ｖs と−Ｖs との間の電圧を
１／２ずつに分割する。この電圧は、ゲイン１の増幅器
として構成されている増幅器１７６によって緩衝され、
図４、図５の回路の共通信号として増幅器１７６の出力
端子より供給される。
【００３４】図４のトランジスタ１２６、１２８及び１
３０に対するミュート信号は、４．７ＭΩの抵抗器１８
０と０．３３μＦのコンデンサ１８２とからなる直列Ｒ
Ｃ時定数回路を介して安定化された＋Ｖs 電源より生成
される。この直列回路は、安定化された＋Ｖs 端子と−
Ｖs 端子との間に接続され、抵抗器１８０とコンデンサ
１８２との共通端子は、差動増幅器１８４の（＋）入力
端子に接続される。共通信号線は、増幅器１８４の
（−）入力端子に接続される。増幅器１８４の出力端子
は、１０ｋΩの抵抗器１８６及び１ｋΩの抵抗器１８８
からなる直列分圧抵抗回路を介して−Ｖs に接続され
る。抵抗器１８６、１８８の共通端子は、例えば２Ｎ３
９０４型トランジスタで構成されるＮＰＮトランジスタ
１９０のベースに接続される。トランジスタ１９０のエ
ミッタは、−Ｖs に接続される。ミュート信号は、トラ
ンジスタ１９０のコレクタに発生される。このトランジ
スタ１９０のコレクタは、５．１ｋΩの抵抗器を介して
＋３Ｖs 供給源（図４参照）に接続されている。増幅器
１６０、１７６、及び１８４は、例えばバッファ増幅器
１２４（図４参照）を実現するモトローラ社製ＭＣ３４
０７４型４回路入り演算増幅器集積回路の中の３回路で
構成することができる。
３０に対するミュート信号は、４．７ＭΩの抵抗器１８
０と０．３３μＦのコンデンサ１８２とからなる直列Ｒ
Ｃ時定数回路を介して安定化された＋Ｖs 電源より生成
される。この直列回路は、安定化された＋Ｖs 端子と−
Ｖs 端子との間に接続され、抵抗器１８０とコンデンサ
１８２との共通端子は、差動増幅器１８４の（＋）入力
端子に接続される。共通信号線は、増幅器１８４の
（−）入力端子に接続される。増幅器１８４の出力端子
は、１０ｋΩの抵抗器１８６及び１ｋΩの抵抗器１８８
からなる直列分圧抵抗回路を介して−Ｖs に接続され
る。抵抗器１８６、１８８の共通端子は、例えば２Ｎ３
９０４型トランジスタで構成されるＮＰＮトランジスタ
１９０のベースに接続される。トランジスタ１９０のエ
ミッタは、−Ｖs に接続される。ミュート信号は、トラ
ンジスタ１９０のコレクタに発生される。このトランジ
スタ１９０のコレクタは、５．１ｋΩの抵抗器を介して
＋３Ｖs 供給源（図４参照）に接続されている。増幅器
１６０、１７６、及び１８４は、例えばバッファ増幅器
１２４（図４参照）を実現するモトローラ社製ＭＣ３４
０７４型４回路入り演算増幅器集積回路の中の３回路で
構成することができる。
【００３５】
【発明の効果】上記のように本発明によれば、無線周波
数帯域における干渉を大幅に減少することができるＤ級
増幅器を提供することができる。また、本発明によれ
ば、パルス幅変調器の動作周波数を入力電圧とは独立と
して、一定に保持することができるＤ級増幅器を提供す
ることができる。
数帯域における干渉を大幅に減少することができるＤ級
増幅器を提供することができる。また、本発明によれ
ば、パルス幅変調器の動作周波数を入力電圧とは独立と
して、一定に保持することができるＤ級増幅器を提供す
ることができる。
【図１】従来技術によるヒステリシスパルス幅変調器を
搭載したＤ級増幅器の概略を示す回路図である。
搭載したＤ級増幅器の概略を示す回路図である。
【図２】本発明によるヒステリシスパルス幅変調器を搭
載したＤ級増幅器の概略を示す回路図である。
載したＤ級増幅器の概略を示す回路図である。
【図３】本発明によるＤ級増幅器の駆動回路及び出力段
回路を示す概略回路図である。
回路を示す概略回路図である。
【図４】本発明の一実施形態の一部をより詳細に示す回
路図である。
路図である。
【図５】本発明の一実施形態の一部をより詳細に示す回
路図である。
路図である。
１６ 差動増幅器（第１の比較器）
１８ 差動増幅器（第２の比較器）
２２ ウインドウ比較器
３８ 抵抗負荷（ボイスコイル）
４０ パルス幅変調器
４２ ヒステリシス電圧供給源
４４ 差動増幅器（和電圧発生手段）
４６ 差動増幅器（差電圧発生手段）
４８ 乗算器
５４、５６ 電界効果トランジスタ（第１及び第２の固
体回路素子） ５８、６０ ダイオード ６２、６４ 導体 ６６ 高透磁性ビーズ
体回路素子） ５８、６０ ダイオード ６２、６４ 導体 ６６ 高透磁性ビーズ
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フロントページの続き
Ｆターム(参考） 5J091 AA02 AA19 AA41 AA66 CA00
CA41 FA04 HA00 HA08 HA09
HA18 HA19 HA25 HA29 HA33
HA39 KA00 KA01 KA02 KA04
KA17 KA25 KA31 KA33 KA36
KA42 KA51 KA53 KA62 MA09
MA23 SA05 TA01 UW10
Claims (20)
- 【請求項１】 第１の端子と第２の端子と少なくとも第
３の端子を有する制御電流導通経路とを有する制御電流
導通経路をそれぞれ有する第１及び第２の固体回路素子
と、前記素子の一方の制御電流導通経路に対して逆並列
に設けられる非制御電流導通経路とを備えたプッシュプ
ル型音響用増幅器の出力段回路であって、前記非制御電
流導通経路に直列に可飽和リアクトルを設け、前記増幅
器の動作によって生じる前記素子の一方の制御電流導通
経路から非制御電流導通経路への電流切り換わり時に前
記非制御電流導通経路に流れる電流を制限することを特
徴とするプッシュプル型音響用増幅器の出力段回路。 - 【請求項２】 前記第１及び第２の固体回路素子のそれ
ぞれの制御電流導通経路に対して逆並列に接続された非
制御電流導通経路と、該非制御電流導通経路のそれぞれ
に直列に設けられた可飽和リアクトルとを備え、前記増
幅器の動作によって生じる前記それぞれの素子の制御電
流導通経路から両非制御電流導通経路への電流の切り換
わり時に前記それぞれの非制御電流導通経路に流れる電
流を制限することを特徴とする請求項１に記載のプッシ
ュプル型音響用増幅器の出力段回路。 - 【請求項３】 前記第１及び第２の固体回路素子は、そ
れぞれ第１及び第２の電界効果トランジスタ（ＦＥＴ）
であり、前記第１及び第２の端子は該ＦＥＴのドレイン
及びソース端子であり、前記第３の端子は前記ＦＥＴの
ゲート端子であって、前記第１のＦＥＴのソース端子
は、前記第２のＦＥＴのドレイン端子と前記音響用増幅
器の負荷とに接続されていることを特徴とする請求項２
に記載のプッシュプル型音響用増幅器の出力段回路。 - 【請求項４】 前記非制御電流導通経路は第１及び第２
のダイオードを備え、該ダイオードのアノードは前記第
１及び第２のＦＥＴのソース端子にそれぞれ接続され、
該ダイオードのカソードは前記第１及び第２のＦＥＴの
ドレイン端子にそれぞれ接続されていることを特徴とす
る請求項３に記載のプッシュプル型音響用増幅器の出力
段回路。 - 【請求項５】 前記第１及び第２のダイオードは、前記
第１及び第２のＦＥＴの製造過程において該第１及び第
２のＦＥＴの本体に内蔵される第１及び第２の本体ダイ
オードであることを特徴とする請求項４に記載のプッシ
ュプル型音響用増幅器の出力段回路。 - 【請求項６】 前記ダイオードの各々と並列にＲＣ回路
を設けたことを特徴とする請求項５に記載のプッシュプ
ル型音響用増幅器の出力段回路。 - 【請求項７】 前記音響用増幅器は音響用Ｄ級増幅器で
ある請求項６に記載のプッシュプル型音響用増幅器の出
力段回路。 - 【請求項８】 前記第１の固体回路素子は電界効果トラ
ンジスタ（ＦＥＴ）であり、該第１の固体回路素子の第
１及び第２の端子はそれぞれ前記ＦＥＴのドレイン及び
ソース端子であり、前記第１の固体回路素子の第３の端
子は前記ＦＥＴのゲート端子であって、前記ＦＥＴのソ
ース及びドレイン端子の一方は、前記音響用増幅器の負
荷に接続される請求項１に記載のプッシュプル型音響用
増幅器の出力段回路。 - 【請求項９】 前記第１の固体回路素子の制御電流導通
経路と逆並列に接続された非制御電流導通経路はダイオ
ードを備え、該ダイオードのアノードは前記ＦＥＴのソ
ース端子に接続され、該ダイオードのカソードは前記Ｆ
ＥＴのドレイン端子に接続されている請求項８に記載の
プッシュプル型音響用増幅器の出力段回路。 - 【請求項１０】 前記ダイオードは、前記ＦＥＴの製造
過程で該ＦＥＴ本体に内蔵される本体ダイオードである
請求項９に記載のプッシュプル型音響用増幅器の出力段
回路。 - 【請求項１１】 前記ダイオードに並列にＲＣ回路を設
けたことを特徴とする請求項１０に記載のプッシュプル
型音響用増幅器の出力段回路。 - 【請求項１２】 前記音響用増幅器は音響用Ｄ級増幅器
である請求項１１に記載のプッシュプル型音響用増幅器
の出力段回路。 - 【請求項１３】 前記第１の固体回路素子の制御電流導
通経路に逆並列に設けられる非制御電流導通経路はダイ
オードを備え、該ダイオードのカソードが前記第１の固
体回路素子の第１の端子に接続され、該ダイオードのア
ノードが前記第１の固体回路素子の第２の端子に接続さ
れる請求項１に記載のプッシュプル型音響用増幅器の出
力段回路。 - 【請求項１４】 前記ダイオードは、前記第１の固体回
路素子の製造過程において、該第１の固体回路素子に内
蔵される請求項１３に記載のプッシュプル型音響用増幅
器の出力段回路。 - 【請求項１５】 前記ダイオードと並列にＲＣ回路を設
けた請求項１４に記載のプッシュプル型音響用増幅器の
出力段回路。 - 【請求項１６】 前記音響用増幅器はＤ級音響用増幅器
である請求項１５に記載のプッシュプル型音響用増幅器
の出力段回路。 - 【請求項１７】 前記第１及び第２の固体回路素子の制
御電流導通経路の一方に逆並列に設けられる非制御電流
導通経路は、前記第１及び第２の固体回路素子の一方の
製造過程において該第１及び第２の固体回路素子の一方
の本体に内蔵される請求項１に記載のプッシュプル型音
響用増幅器の出力段回路。 - 【請求項１８】 前記第１の固体回路素子の制御電流導
通経路に逆並列に設けられる非制御電流導通経路に並列
にＲＣ回路が設けられる請求項１７に記載のプッシュプ
ル型音響用増幅器の出力段回路。 - 【請求項１９】 前記音響用増幅器はＤ級音響用増幅器
である請求項１８に記載のプッシュプル型音響用増幅器
の出力段回路。 - 【請求項２０】 前記可飽和リアクトルは、前記非制御
電流導通経路に直列に接続された導体を受容する通路を
有するビーズを備えている請求項１乃至１９のいずれか
に記載のプッシュプル型音響用増幅器の出力段回路。
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